KR20230063912A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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KR20230063912A
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이봉용
이승원
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판을 포함하는 하부 구조물 상에 차례로 적층되는 제1 게이트층, 제1 층간 절연층, 및 제2 게이트층을 포함하는 적층 구조물, 및 상기 적층 구조물을 관통하여 상기 하부 구조물과 접촉하며, 채널층, 채널층을 둘러싸는 수직 터널링층, 상기 수직 터널링층의 외측면에 배치되는 전하 저장 패턴, 및 상기 전하 저장 패턴의 외측면에 배치되는 블록킹 패턴을 포함하는 채널 구조물을 포함하고, 상기 전하 저장 패턴은 상기 기판의 상면의 수직 방향으로 서로 이격되고 각각 제1 및 제2 게이트층들과 인접하게 배치되는 제1 및 제2 전하 저장 물질층들을 포함하고, 상기 블록킹 패턴은 상기 제1 전하 저장 물질층과 상기 제1 게이트층의 사이에 배치되는 제1 블록킹 물질층 및 상기 제1 블록킹 물질층과 상기 수직 방향으로 이격되어 배치되며 상기 제2 전하 저장 물질층과 상기 제2 게이트층의 사이에 배치되는 제2 블록킹 물질층을 포함하며, 상기 블록킹 패턴은 상기 전하 저장 패턴의 외측면과 접촉하고, 상기 수직 방향으로 상기 외측면보다 길게 연장되는 수직 돌출부들을 포함한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치 및 데이터 저장 시스템을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치의 제조방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판을 포함하는 하부 구조물 상에 차례로 적층되는 제1 게이트층, 제1 층간 절연층, 및 제2 게이트층을 포함하는 적층 구조물, 및 상기 적층 구조물을 관통하여 상기 하부 구조물과 접촉하며, 채널층, 채널층을 둘러싸는 수직 터널링층, 상기 수직 터널링층의 외측면에 배치되는 전하 저장 패턴, 및 상기 전하 저장 패턴의 외측면에 배치되는 블록킹 패턴을 포함하는 채널 구조물을 포함하고, 상기 전하 저장 패턴은 상기 기판의 상면의 수직 방향으로 서로 이격되고 각각 제1 및 제2 게이트층들과 인접하게 배치되는 제1 및 제2 전하 저장 물질층들을 포함하고, 상기 블록킹 패턴은 상기 제1 전하 저장 물질층과 상기 제1 게이트층의 사이에 배치되는 제1 블록킹 물질층 및 상기 제1 블록킹 물질층과 상기 수직 방향으로 이격되어 배치되며 상기 제2 전하 저장 물질층과 상기 제2 게이트층의 사이에 배치되는 제2 블록킹 물질층을 포함하며, 상기 블록킹 패턴은 상기 전하 저장 패턴의 외측면과 접촉하고, 상기 수직 방향으로 상기 외측면보다 길게 연장되는 수직 돌출부들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 상기 기판의 상면의 수직 방향으로 서로 이격되어 적층되는 게이트층들, 및 상기 게이트층들을 관통하며 상기 수직 방향으로 연장되고, 채널층 및 상기 채널층의 외측면 및 하면을 덮는 채널 유전층을 각각 포함하는 채널 구조물들을 포함하고, 상기 채널 유전층은 상기 채널층의 상기 외측면 및 상기 하면 상에 순차적으로 적층되는 수직 터널링층, 전하 저장 패턴, 및 블록킹 패턴을 포함하고, 상기 전하 저장 패턴은 상기 수직 터널링층의 외측면 상에서 배치되고, 상기 수직 방향으로 이격되어 배치되는 제1 전하 저장 물질층 및 제2 전하 저장 물질층을 포함하고, 상기 제1 및 제2 전하 저장 물질층들 각각은 상기 수직 터널링층의 외측면과 접촉하는 제1 측면과 상기 제1 측면과 마주보는 제2 측면을 포함하며, 상기 블록킹 패턴은 상기 제1 전하 저장 물질층의 상기 제2 측면 상에 배치되는 제1 블록킹 물질층 및 상기 제1 전하 저장 물질층과 상기 수직 방향으로 이격되고 제2 전하 저장 물질층의 상기 제2 측면 상에 배치되는 제2 블록킹 물질층을 포함하고, 상기 제1 및 제2 블록킹 물질층들 각각은 상기 전하 저장 패턴과 접촉하는 제3 측면과 상기 제3 측면과 마주보는 제4 측면을 포함하며, 상기 제1 측면의 상기 수직 방향으로의 제1 길이는 상기 게이트층들 각각의 두께보다 크고, 상기 제2 측면의 상기 수직 방향으로의 제2 길이와 상기 제3 측면의 상기 수직 방향으로의 제3 길이는 다를 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 하부 기판, 상기 하부 기판 상의 회로 소자들, 및 상기 회로 소자들 상에 배치되는 상부 기판을 포함하는 하부 구조물, 상기 하부 구조물 상에 차례로 적층되는 제1 게이트층, 제1 층간 절연층, 및 제2 게이트층을 포함하는 적층 구조물, 상기 적층 구조물을 관통하여 상기 하부 구조물과 접촉하며, 채널층, 채널층을 둘러싸는 수직 터널링층, 상기 수직 터널링층의 외측면에 배치되는 전하 저장 패턴, 및 상기 전하 저장 패턴의 외측면에 배치되는 블록킹 패턴을 포함하는 채널 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하고, 상기 전하 저장 패턴은 상기 기판의 상면의 수직 방향으로 서로 이격되고 각각 제1 및 제2 게이트층들과 인접하게 배치되는 제1 및 제2 전하 저장 물질층들을 포함하고, 상기 블록킹 패턴은 상기 제1 전하 저장 물질층 및 상기 제1 게이트층과 접촉하는 제1 블록킹 물질층 및 상기 제1 블록킹 물질층과 상기 수직 방향으로 이격되어 배치되며 상기 제2 전하 저장 물질층 및 상기 제2 게이트층과 접촉하는 제2 블록킹 물질층을 포함하며, 상기 블록킹 패턴은 상기 전하 저장 패턴의 외측면과 접촉하고, 상기 수직 방향으로 상기 외측면보다 길게 연장되는 수직 돌출부들을 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에서 상기 기판과 수직 방향으로 이격되어 적층되고 각각 제1 두께를 가지는 제1 물질층들 및 상기 제1 물질층들과 교대로 적층되며 각각 제2 두께를 가지는 제2 물질층들을 포함하는 몰드 구조물을 형성하는 단계, 상기 몰드 구조물을 관통하는 홀을 형성하고, 상기 홀 내에 예비 블록킹 패턴, 예비 전하 저장 패턴, 수직 터널링층, 및 채널층을 차례로 형성하는 단계, 상기 몰드 구조물을 관통하는 트렌치들을 형성하는 단계, 상기 트렌치들을 통해 상기 제2 물질층들을 상기 제1 물질층들에 대하여 선택적으로 제거하여 제1 터널부들을 형성하는 단계, 상기 제1 터널부들을 통해 노출된 상기 예비 블록킹 패턴의 적어도 일부를 제거하여 블록킹 패턴을 형성하는 단계, 및 제거된 상기 예비 블록킹 패턴에 의해 노출된 상기 예비 전하 저장 패턴의 적어도 일부를 제거하여 복수의 전하 저장 물질층들을 포함하는 전하 저장 패턴을 형성하는 단계를 포함하되, 상기 전하 저장 패턴을 형성하는 단계는 상기 예비 전하 저장 패턴과 함께 상기 제1 물질층들의 일부를 제거하는 단계를 포함하고, 상기 수직 방향으로 제거된 상기 제1 물질층들 각각의 제3 두께는 상기 제1 두께보다 작고, 상기 복수의 전하 저장 물질층들 각각의 상기 수직 방향으로의 길이보다 작을 수 있다.
서로 이격된 복수의 전하 저장 물질층 각각의 두께가 게이트층 각각의 두께보다 상대적으로 두꺼워 전기적 특성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3a 내지 도 3e는 예시적인 실시예들에 따른 반도체 장치의 다양한 예를 나타내는 부분 확대 단면도들이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 9는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 10은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서를 도시하는 흐름도이다.
도 12a 내지 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 도시하는 평면도이고, 도 2는 예시적인 실시예들에 따른 반도체 장치(100)를 도시하는 단면도이다. 도 2는 도 1의 반도체 장치(100)를 절단선 I-I' 선을 따라 절단한 단면을 도시한다. 도 3a는 도 2의 반도체 장치(100)의 'A' 영역에 대응되는 영역을 나타내는 부분 확대도이다.
도 1 내지 도 3a을 참조하면, 반도체 장치(100)는 기판(101), 제1 수평 도전층(102), 제2 수평 도전층(104), 기판(101) 상에 적층된 게이트층들(130), 기판(101) 상에 게이트층들(130)과 교대로 적층되는 층간 절연층들(120), 게이트층들(130)과 층간 절연층들(120)을 포함하는 적층 구조물(GS)을 관통하며 연장되는 분리 구조물들(MS), 적층 구조물(GS)을 관통하며 채널층(140)을 각각 포함하는 채널 구조물들(CH), 및 상부 절연층(180)을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
제1 및 제2 수평 도전층들(102, 104)은 기판(101)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 적어도 일부로 기능할 수 있으며, 예를 들어, 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 2에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 접촉하여 전기적으로 연결될 수 있다. 제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 예시적인 실시예에서, 제1 수평 도전층(102)은 기판(101)과 동일한 도전형의 불순물들로 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않는다.
예시적인 실시예에서, 반도체 장치(100)는 수평 절연층을 더 포함할 수 있다. 상기 수평 절연층은 기판(101)의 상면 상에서 제1 수평 도전층(102)과 이격되어 제1 수평 도전층(102)과 나란하게 배치될 수 있다. 상기 수평 절연층은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replacement)된 후 잔존하는 층들일 수 있다. 제2 수평 도전층(104)은 제1 수평 도전층(102) 및 상기 수평 절연층을 덮을 수 있다. 상기 수평 절연층은 순차적으로 적층된 제1 내지 제3 수평 절연층들을 포함할 수 있다. 상기 수평 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 상기 제1 및 제3 수평 절연층들은 상기 제2 수평 절연층들과 서로 다른 절연 물질을 포함할 수 있다. 상기 제1 및 제3 수평 절연층들은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제3 수평 절연층들은 층간 절연층들(120)과 동일한 물질로 이루어지고, 상기 제2 수평 절연층은 희생층들(118, 도 11a 참조)과 동일한 물질로 이루어질 수 있다.
본 실시예에서, 하부 구조물은 기판(101), 제1 수평 도전층(102), 제2 수평 도전층(104), 및 상기 수평 절연층을 포함할 수 있다. 다만, 실시예들에 따라 상기 하부 구조물은 제1 및 제2 수평 도전층들(102, 104) 및 상기 수평 절연층을 포함하지 않을 수도 있다.
게이트층들(130)은 상기 하부 구조물 상에서 상기 하부 구조물의 상면과 수직 방향인 z 방향으로 이격되어 적층되어 적층 구조물(GS)을 이룰 수 있다. 게이트층들(130)은 제1 영역에서 수직하게 서로 이격되어 적층되며, 제2 영역에서 상기 제1 영역으로부터 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 상기 제1 영역은 메모리 어레이 영역에 해당할 수 있고, 상기 제2 영역은 상기 메모리 어레이 영역의 워드라인들과 전기적 연결을 위한 영역일 수 있다. 상기 제1 영역은 '메모리 셀 영역' 또는 '메모리 셀 어레이 영역'으로 지칭될 수 있고, 상기 제2 영역은 '계단 영역', '연결 영역'으로 지칭될 수 있다. 예시적인 실시예들에서, 게이트층들(130) 중 적어도 일부는, 일정 개수, 예를 들어 두 개 내지 여섯 개의 게이트층들(130)이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다.
게이트층들(130)은 접지 선택 트랜지스터의 게이트를 포함하는 하부 게이트 전극, 복수의 메모리 셀들의 게이트를 이루는 중간 게이트 전극들, 및 스트링 선택 트랜지스터의 게이트들을 포함하는 상부 게이트 전극을 포함할 수 있다. 상기 하부 게이트 전극은 접지 선택 라인일 수 있고, 상기 상부 게이트 전극은 스트링 선택 라인일 수 있으며, 상기 중간 게이트 전극들은 워드라인들일 수 있다. 반도체 장치(100)의 용량에 따라서 상기 복수의 메모리 셀들을 이루는 상기 중간 게이트 전극들의 개수가 결정될 수 있다. 실시예들에 따라, 상기 상부 및 하부 게이트 전극들은 각각 1개 또는 2개 이상일 수 있으며, 상기 중간 게이트 전극들과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트층들(130)은 상기 상부 게이트 전극의 상부 및/또는 상기 하부 게이트 전극의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극을 더 포함할 수 있다. 또한, 일부 게이트층들(130), 예를 들어, 상기 상부 또는 하부 게이트 전극들에 인접한 상기 중간 게이트 전극들은 더미 게이트 전극들일 수 있다.
예시적인 실시예에서, 게이트층들(130) 각각은 게이트 도전층(131) 및 게이트 유전층(132)을 포함할 수 있다. 게이트 도전층(131)은 게이트 전극들일 수 있다. 게이트 유전층(132)은 게이트 도전층(131)의 상부면 및 하부면을 덮으면서 채널 구조물들(CH)과 마주보는 게이트 도전층(131)의 측면을 덮을 수 있다. 이에 따라, 게이트 유전층(132)은 게이트 도전층(131) 및 채널 구조물들(CH) 사이에 배치되면서 게이트 도전층(131) 및 층간 절연층들(120) 사이로 연장될 수 있다. 게이트 도전층(131)은 도전성 물질, 예를 들어 텅스텐(W)을 포함할 수 있다. 실시예들에 따라, 게이트 도전층(131)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수도 있다. 게이트 유전층(132)은 유전체 물질로 이루어질 수 있고, 예를 들어, 알루미늄 산화물(AlO)을 포함할 수 있다. 게이트 유전층(132)은 블록킹 패턴(143)과 함께 전하 저장 패턴(142) 내의 전하가 게이트 도전층(141)으로 이동하는 것을 방지하기 위한 블록킹층의 역할을 수행할 수 있다. 실시예에 따라, 반도체 장치(100)는 게이트 유전층(132)과 달리 게이트 도전층(131)을 둘러싸는 확산 방지막(diffusion barrier)을 포함할 수 있으며, 상기 확산 방지막은 실리콘 질화물, 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 또한, 실시예들에 따라, 반도체 장치(100)의 게이트층들(130)은 게이트 도전층, 확산 방지막, 및 상기 확산 방지막을 둘러싸는 게이트 유전층을 모두 포함할 수도 있다.
층간 절연층들(120)은 게이트층들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)은 게이트층들(130)과 서로 교대로 적층되어 적층 구조물(GS)을 이룰 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
예시적인 실시예에서, 게이트층들(130)은 인접하게 배치되는 제1 게이트층(130-1) 및 제2 게이트층(130-2)을 포함하고, 층간 절연층들(120)은 제1 게이트층(130-1) 및 제2 게이트층(130-2) 사이 레벨에 배치되는 제1 층간 절연층(120-1)을 포함할 수 있다. 이에 따라, 적층 구조물(GS)은 차례로 적층되는 제1 게이트층(130-1), 제1 층간 절연층(120-1), 및 제2 게이트층(130-2)을 포함할 수 있다.
분리 구조물들(MS)은 게이트층들(130), 층간 절연층들(120), 제1 및 제2 수평 도전층들(102, 104)을 관통하여 기판(101)과 연결될 수 있다. 예시적인 실시예에서, 분리 구조물들(MS)은 기판(101) 내로 연장하여 기판(101)과 접촉할 수 있으나, 이에 한정되지 않고 기판(101)을 관통하지 않으면서 기판(101)의 상면에 접촉하거나 기판(101)으로부터 이격될 수도 있다. 분리 구조물들(MS)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소하는 형상을 가질 수 있으나, 분리 구조물들(MS)의 형상은 이에 한정되지 않는다. 분리 구조물들(MS)은 x 방향을 따라 연장되는 트렌치들 내에 각각 위치할 수 있다. 분리 구조물들(MS)은 서로 y 방향으로 이격되어 배치될 수 있다. 즉, 분리 구조물들(MS)은 게이트층들(130)을 y 방향을 따라 서로 분리할 수 있다. 예시적인 실시예에서, 분리 구조물들(MS)은 상기 트렌치 내에 금속 물질 및/또는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 분리 구조물들(MS) 각각은 분리 패턴 및 상기 분리 패턴의 측면들 상의 스페이서들을 포함할 수 있다. 상기 분리 패턴은 도전성 물질을 포함하고, 상기 스페이서들은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
상부 분리 구조물들(SS)은 y 방향을 따라 인접하는 분리 구조물들(MS)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 구조물들(SS)은 게이트층들(130) 중 최상부 게이트층(130U)을 포함한 일부의 게이트층들(130U)을 관통하도록 배치될 수 있다. 상부 분리 구조물들(SS)은 도 2에서 도시된 것과 같이, 예를 들어 하나의 게이트층(130U)을 y 방향에서 서로 분리시킬 수 있으나, 상부 분리 구조물들(SS)에 의해 분리되는 게이트층의 개수는 실시예들에서 다양하게 변경될 수 있다. 스트링 선택 라인의 개수에 따라 분리되는 게이트층(130)의 개수가 결정될 수 있다. 상부 분리 구조물들(SS)은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 게이트층들(130) 및 층간 절연층들(120)을 포함하는 상기 적층 구조물(GS)을 관통할 수 있다. 예시적인 실시예에서, 채널 구조물들(CH)은 제1 및 제2 수평 도전층들(102, 104)을 관통하여 기판(101) 내로 연장할 수 있다. 채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 홀 모양이고 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 도 2 및 도 3a의 확대도에 도시된 것과 같이, 채널 구조물들(CH) 각각은, 채널층(140) 외에, 채널층(140)을 둘러싸는 채널 유전층(141), 및 상단의 채널 패드(145)를 더 포함할 수 있다. 예시적인 실시예에서, 채널 구조물들(CH) 각각은 채널층(140)의 내측면을 덮는 채널 매립 절연층(144)을 더 포함할 수 있다.
채널층(140)은 내부의 채널 매립 절연층(144)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(144)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
채널 유전층(141)은 채널층(140)의 외측면을 덮는 수직 터널링층(141a), 상기 수직 터널링층(141a)의 외측면에 배치되는 전하 저장 패턴(141b), 및 상기 전하 저장 패턴(141b)의 외측면에 배치되는 블록킹 패턴(141c)을 포함할 수 있다. z 방향과 수직인 수평 방향에서, 수직 터널링층(141a), 전하 저장 패턴(141b), 및 블록킹 패턴(141c) 각각은 균일한 두께를 가질 수 있다.
수직 터널링층(141)은 채널층(140)을 둘러싸는 환형일 수 있다. 즉, 수직 터널링층(141a)은 채널층(140)의 측면 및 하면을 덮는 형상일 수 있다. 이에 따라, 수직 터널링층(141a)의 내측면은 채널층(140)과 접촉할 수 있다. 수직 터널링층(141a)의 외측면은 전하 저장 패턴(141b) 및 층간 절연층들(120)과 접촉할 수 있다. 수직 터널링층(141a)은 채널층(140)의 전하를 전하 저장 패턴(141b)으로 터널링시킬 수 있으며, 예를 들어 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
전하 저장 패턴(141b)은 수직 터널링층(141a)의 외측면 상에 배치될 수 있다. 전하 저장 패턴(141b)은 수직 터널링층(141a) 및 블록킹 패턴(141c) 사이에 배치될 수 있다. 전하 저장 패턴(141b)은 균일한 두께를 가지고 수직 터널링층(141a)을 둘러쌀 수 있다. 전하 저장 패턴(141b)의 상면 및 하면은 곡면일 수 있으나 이에 한정되는 것은 아니다. 전하 저장 패턴(141b)은 전하 트랩층일 수 있다. 예를 들어, 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 채널층(140)으로부터 터널링층(141)을 통하여 상기 복수의 도전층들 내로 주입된 전자를 트랩하여 보유(retention)하거나, 또는 상기 복수의 도전층들 내에 트랩된 전자를 소거할 수 있다. 전하 저장 패턴(142)은 기판(101)의 상면과 수직한 z 방향으로 서로 이격되어 배치되는 복수의 전하 저장 물질층들을 포함할 수 있다. 상기 복수의 전하 저장 물질층들의 각각은 층간 절연층들(120)에 의해 전기적으로 분리될 수 있다. 상기 복수의 전하 저장 물질층들이 서로 이격되어 배치됨에 따라, z 방향으로 발생할 수 있는 전하 손실 문제가 개선될 수 있다.
예시적인 실시예에서, 상기 복수의 전하 저장 물질층들은 z 방향으로 서로 인접하는 제1 전하 저장 물질층(141b-1) 및 제2 전하 저장 물질층(141b-2)을 포함할 수 있다. 제1 및 제2 전하 저장 물질층들(141b-1, 141b-2) 각각의 z 방향으로의 최대 길이(L1)은 제1 및 제2 게이트층들(130-1, 130-2) 각각의 z 방향으로의 최대 길이(L3)보다 클 수 있다. 이는, 전하 저장 패턴(141b)이 게이트층들(130)에 대응되는 영역에 배치되는 제1 물질층들(118, 도 11a 참조)보다 특정 식각 조건에서 식각 속도가 느리게 제어될 수 있는 물질을 포함하기 때문일 수 있다. 실시예들에 따라, 제1 및 제2 게이트층들(130-1, 130-2) 각각의 z 방향으로의 최대 길이(L3)는 게이트 도전층(131)의 z 방향으로의 최대 길이를 의미할 수도 있다. z 방향과 수직인 수평 방향에서, 제1 및 제2 게이트층들(130-1, 130-2)은 제1 및 제2 전하 저장 물질층들(141b-1, 141b-2)에 중첩될 수 있다. 이에 따라, 상기 수평 방향으로 발생할 수 있는 전하 손실 문제가 개선될 수 있다.
전하 저장 패턴(141b)은 질화물, 실리콘 질화물, 또는 질화물 계열의 물질 중 적어도 하나를 포함할 수 있다. 전하 저장 패턴(141b)은 특정 식각 조건에서 제1 물질층(118, 도 11a 참조)보다 식각 속도(etch rate)가 낮은 물질을 포함할 수 있다. 전하 저장 패턴(141b)과 제1 물질층(118)은 동일한 식각 공정에서 식각되는 층일 수 있다. 예시적인 실시예에서, 전하 저장 패턴(141b)은 제1 물질층(118)과 동일한 물질을 포함할 수 있으나, 조성비가 다를 수 있다.
블록킹 패턴(141c)은 전하 저장 패턴(141b) 및 게이트층들(130) 사이에 배치될 수 있다. 블록킹 패턴(141c)은 전하 저장 패턴(141b)의 외측면 상에서 균일한 두께를 가지고 배치될 수 있다. 블록킹 패턴(141c)의 상면 및 하면은 곡면일 수 있으나 이에 한정되는 것은 아니다. 블록킹 패턴(141c)은 전하 저장 패턴(141b)에 트랩된 전하가 게이트층들(130)로 이동하는 것을 방지하는 블록킹층일 수 있다. 예시적인 실시예에서, 상기 블록킹층은 전하 저장 패턴(141b) 및 게이트 유전층(132)을 포함할 수 있다. 예시적인 실시예에서, 블록킹 패턴(141c)은 z 방향에서 서로 이격되어 배치되는 복수의 블록킹 물질층들을 포함할 수 있다.
예시적인 실시예에서, 상기 복수의 블록킹 물질층들은 z 방향에서 서로 인접하는 제1 블록킹 물질층(141c-1) 및 제2 블록킹 물질층(141c-2)을 포함할 수 있다. 제1 블록킹 물질층(141c-1)은 제1 전하 저장 물질층(141b-1)과 제1 게이트층(130-1) 사이에 배치될 수 있고, 제2 블록킹 물질층(141c-2)은 제2 전하 저장 물질층(141b-2)과 제2 게이트층(130-2) 사이에 배치될 수 있다. 제1 블록킹 물질층(141c-1)은 제1 전하 물질층(141b-1) 및 제1 게이트층(130-1)과 접촉하고, 제2 블록킹 물질층(141c-2)은 제2 전하 저장 물질층(141b-2) 및 제2 게이트층(130-2)과 접촉할 수 있다. 제1 및 제2 블록킹 물질층들(141c-1, 141c-2) 각각의 z 방향으로의 최대 길이(L2)은 제1 및 제2 게이트층들(130-1, 130-2) 각각의 z 방향으로의 최대 길이(L3)보다 클 수 있다. z 방향과 수직인 수평 방향에서, 제1 및 제2 게이트층들(130-1, 130-2)은 제1 및 제2 전하 저장 물질층들(141b-1, 141b-2)에 중첩될 수 있다. 예시적인 실시예에서, 제1 및 제2 블록킹 물질층들(141c-1, 141c-2) 각각의 z 방향으로의 최대 길이(L2)는 제1 및 제2 전하 저장 패턴(141b-1, 141b-2) 각각의 z 방향으로의 최대 길이(L1)와 실질적으로 동일할 수 있으나, 이에 한정되는 것은 아니고, 제1 및 제2 전하 저장 패턴(141b-1, 141b-2) 각각의 z 방향으로의 최대 길이(L1)보다 작을 수도 있다.
블록킹 패턴(141c)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예에서, 제1 및 제2 전하 물질층들(141b-1, 141b-2)의 각각은 수직 터널링층(141a)의 외측면과 접촉하는 제1 측면(S1) 및 제1 측면(S1)과 마주보는 외측면인 제2 측면(S2)을 포함할 수 있다. 제1 측면(S1)의 z 방향으로의 제1 길이는 제2 측면(S2)의 z 방향으로의 제2 길이보다 클 수 있다. 상기 제1 길이는 게이트층들(130) 각각의 두께보다 클 수 있다. 제1 및 제2 블록킹 물질층들(141c-1, 141c-2)의 각각은 전하 저장 패턴(141b-1)과 접촉하는 제3 측면(S3) 및 제3 측면(S3)과 마주보는 외측면이고 게이트층들(130)과 접촉하는 제4 측면(S4)을 포함할 수 있다. 제3 측면(S3)의 z 방향으로의 제3 길이는 제4 측면(S4)의 z 방향으로의 제4 길이보다 클 수 있다. 제2 측면(S2)의 상기 제2 길이는 제3 측면(S3)의 상기 제3 길이보다 작을 수 있다. 즉, 블록킹 패턴(141c)은 전하 저장 패턴(141b)과 접촉하는 면으로부터 z 방향으로 연장하는 수직 돌출부(141VP)를 더 포함할 수 있다. 이에 따라, 채널 유전층(141)은 전하 저장 패턴(141b)과 블록킹 패턴(141c) 간의 단차들을 포함할 수 있다. 수직 돌출부(141VP) 내지 상기 단차들은, 블록킹 패턴(141c)에 대한 식각 공정 및 전하 저장 패턴(141b)에 대한 식각 공정을 두 단계로 수행하여 발생한 구조일 수 있다. 블록킹 패턴(141c)은 전하 저장 패턴(141b)의 외측면과 접촉하고, 수직 돌출부(141VP)는 z 방향으로 상기 외측면보다 길게 연장될 수 있다.
예시적인 실시예에서, 제1 게이트층(130-1)은 제1 블록킹 물질층(141c-1)과 접촉하고, 제2 게이트층(130-2)은 제2 블록킹 물질층(141c-2)과 접촉하며, 제1 층간 절연층(120-1)은 제1 게이트층(130-1) 및 제2 게이트층(130-2) 사이 레벨에 배치될 수 있다. 제1 층간 절연층(120-1)은 제1 게이트층(130-1) 및 제2 게이트층(130-2)의 사이로부터 연장하여 제1 및 제2 블록킹 물질층들(141c-1, 141c-2) 및 제1 및 제2 전하 저장 물질층들(141b-1, 141b-2)을 덮고, 수직 터널링층(141a)과 접촉할 수 있다.
제1 층간 절연층(120-1)은 수직 터널링층(141a)을 향하는 방향으로 연장하는 제1 수평 돌출부(120PP1) 및 제1 수평 돌출부(120PP1)로부터 수직 터널링층(141a)을 향하는 방향으로 연장하는제2 수평 돌출부(120PP2)을 포함할 수 있다. 제1 수평 돌출부(120PP1)는 제1 블록킹 물질층(141c-1)과 제2 블록킹 물질층(141c-2)을 분리하고, 제2 수평 돌출부(120PP2)는 제1 전하 저장 물질층(141b-1)과 제2 전하 저장 물질층(141b-2)을 분리할 수 있다. 제1 및 제2 수평돌출부들(120PP1, 102PP2) 각각은 수직 터널링층(141a)을 향하는 방향으로 볼록한 모양을 가질 수 있다. 제1 층간 절연층(120-1)은, 제2 수평 돌출부(120PP2)의 제1 두께(W1)가 제1 게이트층(130-1) 및 제2 게이트층(130-2) 사이 영역에서의 제2 두께(W2)보다 클 수 있다. 즉, 제1 및 제2 전하 저장 물질층들(141b-1, 141b-2) 간 이격된 거리는 제1 및 제2 게이트층들(130-1, 130-2) 간 이격된 거리보다 작을 수 있다. 이는, 전하 저장 패턴(141b)이 특정 식각 조건에서 게이트층들(130)에 대응되는 영역에 배치되는 제1 물질층들(118, 도 11a 참조)보다 식각 속도가 느리게 제어될 수 있는 물질, 즉 제1 물질층들(118, 도 11a 참조)과 다른 물질을 포함하기 때문일 수 있다. 제1 및 제2 블록킹 물질층들(141c-1, 141c-2)의 수직 돌출부(141VP)의 적어도 일부는 제1 수평 돌출부(120PP1) 및 제2 수평 돌출부(120PP2)와 접촉할 수 있다.
채널 패드(145)는 채널 구조물들(CH) 각각에서 채널층(140)의 상부에 배치될 수 있다. 채널 패드(145)는 채널 매립 절연층(144)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(145)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
예시적인 실시예에서, 반도체 장치(100)는 채널 구조물들(CH)과 동일한 구조의 더미 채널 구조물들(DCH)을 더 포함할 수 있다. 더미 채널 구조물들(DCH)은 기판(101) 상에서 채널 구조물들(CH)과 행과 열을 이루면서 서로 이격되어 배치될 수 있고, 예를 들어, 상부 분리 구조물들(SS)과 중첩되는 영역에 배치될 수 있다. 즉, 더미 채널 구조물들(DCH)은 게이트층들(130) 및 상부 분리 구조물들(SS)을 관통할 수 있다. 다만, 더미 채널 구조물들(DCH)의 배치 관계 및 구조는 이에 한정되지 않으며 다양하게 변경될 수 있다.
상부 절연층(180)은 게이트층들(130) 및 층간 절연층들(120)을 포함하는 적층 구조물(GS) 및 채널 구조물들(CH)을 덮도록 배치될 수 있다. 상부 절연층(180)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 상부 절연층(180)은 제1 상부 절연층(181), 제1 상부 절연층(181) 상의 제2 상부 절연층(182), 및 제2 상부 절연층(182) 상의 제3 상부 절연층(183)을 포함할 수 있다. 제1 상부 절연층(181)은 적층 구조물(GS)을 덮으며, 제2 상부 절연층(182)은 채널 구조물들(CH), 더미 채널 구조물들(DCH) 및 제1 상부 절연층(181)을 덮으며, 제3 상부 절연층(183)은 분리 구조물들(MS) 및 제2 상부 절연층(182)을 덮을 수 있다. 분리 구조물들(MS)은 제2 상부 절연층(182)을 관통하고, 제3 상부 절연층(183)의 상면과 공면을 이루는 상면을 가질 수 있다.
예시적인 실시예에서, 반도체 장치(100)는, 상부 콘택 구조물들(191) 및 상부 배선 패턴(192)을 포함하는 상부 배선 구조(190)를 더 포함할 수 있다. 상부 콘택 구조물들(191)은 제2 및 제3 상부 절연층들(182, 183)을 관통하여 채널 구조물들(CH)과 연결될 수 있다. 상부 콘택 구조물들(191)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 상부 배선 패턴(192)은 제3 상부 절연층(183) 상에 배치되고, 채널 구조물들(CH)과 전기적으로 연결되는 상부 배선 구조물을 이룰 수 있다. 상부 배선 패턴(192)은 비트라인들일 수 있다. 상부 배선 패턴(192)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 예시적인 실시예에서, 상부 콘택 구조물들(191)과 상부 배선 패턴(192)은 동일한 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. 예시적인 실시예에서, 상부 배선 패턴(192)과 상부 콘택 구조물들(191)은 서로 다른 공정에 의해 형성될 수도 있으나, 실시예들에 따라 일체로 형성될 수도 있다.
도 3b는 예시적인 실시예들에 따른 반도체 장치(100a)의 변형예를 나타내는 부분 확대 단면도이다. 도 3b는 도 2의 'A' 영역에 대응되는 영역을 나타내는 부분 확대도이다.
도 3b를 참조하면, 제1 블록킹 물질층(141c-1)의 z 방향으로의 최대 길이(L2)는 제1 전하 저장 물질층(141b-1)의 z 방향으로의 최대 길이(L1) 및 제1 게이트층(130-1)의 z 방향으로의 최대 길이(L3)보다 클 수 있다. 이는, 도 3a의 실시예와 비교하여, 전하 저장 패턴(141b)과 제1 게이트층(130-1)에 대응되는 영역에 배치되는 제1 물질층(118, 도 11a)의 식각 속도 차이가 상대적으로 작음에 따라 발생한 구조일 수 있다. 제1 전하 저장 물질층(141b-1)은 특정 식각 조건에서 제1 물질층들(118)보다 식각 속도가 느린 물질을 포함할 수 있다. 다만, 제1 물질층들(118)의 일부를 식각하여 제1 게이트층(130-1)의 z 방향으로의 최대 길이(L3)에 해당하는 영역을 잔존시키기 위한 공정 상에서, 도 3a의 실시예와 비교하여 제1 전하 저장 물질층(141b)에 대한 식각 속도가 상대적으로 증가하여 제1 전하 저장 물질층(141b)의 z 방향으로의 최대 길이가 감소할 수 있다.
예시적인 실시예에서, 제1 및 제2 전하 물질층들(141b-1, 141b-2)의 각각은 수직 터널링층(141a)의 외측면과 접촉하는 제1 측면(S1) 및 제1 측면(S1)과 마주보는 외측면인 제2 측면(S2)을 포함할 수 있다. 제1 측면(S1)의 z 방향으로의 제1 길이는 제2 측면(S2)의 z 방향으로의 제2 길이보다 클 수 있다. 상기 제1 길이는 게이트층들(130) 각각의 두께보다 클 수 있다. 제1 및 제2 블록킹 물질층들(141c-1, 141c-2)의 각각은 전하 저장 패턴(141b-1)과 접촉하는 제3 측면(S3) 및 제3 측면(S3)과 마주보는 외측면이고 게이트층들(130)과 접촉하는 제4 측면(S4)을 포함할 수 있다. 제3 측면(S3)의 z 방향으로의 제3 길이는 제4 측면(S4)의 z 방향으로의 제4 길이보다 클 수 있다. 제2 측면(S2)의 상기 제2 길이는 제3 측면(S3)의 상기 제3 길이보다 작을 수 있다. 제1 측면(S1)의 상기 제1 길이는 상기 제3 길이 및/또는 상기 제4 길이보다 작을 수 있다.
예시적인 실시예에서, 제1 층간 절연층(120-1)은, 제2 수평 돌출부(120PP2)의 제1 두께(W1)가 제1 게이트층(130-1) 및 제2 게이트층(130-2) 사이 영역에서의 제2 두께(W2)보다 클 수 있다. 또한, 제1 두께(W1)는 제1 수평 돌출부(120PP1)의 z 방향으로의 두께보다 클 수 있다.
제2 전하 저장 물질층(141b-2)은 제1 전하 저장 물질층(141b-1)과 동일한 구조를 가질 수 있고, 제2 블록킹 패턴(141c-2)은 제1 블록킹 패턴(141c-1)과 동일한 구조를 가질 수 있고, 제2 게이트층(130-2)은 제1 게이트층(130-1)과 동일한 구조를 가질 수 있으므로 중복된 설명은 생략한다.
도 3c는 예시적인 실시예들에 따른 반도체 장치(100b)의 변형예를 나타내는 부분 확대 단면도이다. 도 3c는 도 2의 'A' 영역에 대응되는 영역을 나타내는 부분 확대도이다.
도 3c를 참조하면, 반도체 장치(100b)는 게이트층들(130)의 구조를 제외하고 도 3a의 반도체 장치(100)와 동일한 구조를 포함할 수 있다.
게이트층들(130)은 블록킹 패턴(141c)과 접촉하는 영역에서의 두께(L4)가 나머지 영역에서의 두께(L3)보다 클 수 있다. 게이트층들(130)은 상기 나머지 영역에서는 균일한 두께를 가지면서 상기 블록킹 패턴(141c)과 접촉하는 영역에서 블록킹 패턴(141c)을 향하는 방향으로 두께가 증가할 수 있다. 이는, 게이트층들(130)에 대응되는 영역에 배치된 제1 물질층들(118, 도 11a 참조)을 식각하는 공정 상에서 균일한 두께를 갖도록 식각하지 못하고 잔존하는 제1 물질층들(118)에 의한 구조일 수 있다.
도 3d는 예시적인 실시예들에 따른 반도체 장치(100c)의 변형예를 나타내는 부분 확대 단면도이다. 도 3d는 도 2의 'A' 영역에 대응되는 영역을 나타내는 부분 확대도이다.
도 3d를 참조하면, 반도체 장치(100c)는 전하 저장 패턴(141b)의 구조를 제외하고 도 3a의 반도체 장치(100)와 동일한 구조를 포함할 수 있다.
전하 저장 패턴(141b)은 연속적으로 연장되는 전하 저장 물질층일 수 있다. 상기 전하 저장 물질층은 서로 이격되어 배치되는 복수의 전하 저장 물질층이 아니라, 일정하지 않은 두께를 갖고 수직 터널링층(141a)의 외측면 상에 배치되는 하나의 전하 저장 물질층일 수 있다. 상기 전하 저장 물질층은 블록킹 패턴(141c)과 접촉하는 영역에서 상대적으로 굵은 두께를 갖고 층간 절연층들(120)과 접촉하는 영역에서 상대적으로 얇은 두께를 가질 수 있다. 이는, 제2 돌출부(120PP2)에 대응되는 영역의 개구부를 형성하는 공정 상에서, 상기 개구부가 전하 저장 패턴(141b)을 관통하여 수직 터널링층(141a)과 접촉하도록 형성되지 못하여 발생한 구조일 수 있다.
도 3e는 예시적인 실시예들에 따른 반도체 장치(100d)의 변형예를 나타내는 부분 확대 단면도이다. 도 3e는 도 2의 'A' 영역에 대응되는 영역을 나타내는 부분 확대도이다.
도 3e를 참조하면, 반도체 장치(100d)는 도 3a와 다른 전하 저장 패턴(141b)의 구조를 포함할 수 있다. 전하 저장 패턴(141b)은 전하 저장 패턴(141b)의 내부를 향하여 볼록한 상면 및 하면을 가질 수 있다. 이는, 도 3a와 다른 식각 공정 혹은 식각 물질을 이용함에 따라 발생한 구조일 수 있다. 다만, 이러한 경우에도 도 3a에서 설명한 것과 같이 전하 저장 패턴(141b) 및 제1 물질층들(118, 도 11a 참조)은 동일한 식각 공정 상에서 식각되며, 제1 및 제2 전하 저장 물질층들(141b-1, 141b-2) 각각의 z 방향으로의 최대 길이(L1)는 제1 및 제2 게이트층들(130-1, 130-2) 각각의 z 방향으로의 최대 길이(L3)보다 클 수 있다.
예시적인 실시예에서, 블록킹 패턴(141c)의 상면 및 하면은 전하 저장 패턴(141b)의 상면 및 하면과 유사하게, 블록킹 패턴(141c)의 내부를 향하여 볼록한 상면 및 하면을 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 블록킹 패턴(141c)은 전하 저장 패턴(141b)과 달리 도 3a의 상면 및 하면의 구조를 포함할 수도 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치(100e)를 도시하는 단면도이다. 도 4는 반도체 장치(100e)를 도 1의 절단선 I-I' 선을 따라 절단한 단면에 대응되는 영역을 도시한다.
도 4를 참조하면, 반도체 장치(100e)는 도 1 내지 도 3a의 반도체 장치(100)와 다른 하부 구조물 및 채널 구조물들의 구조를 가질 수 있다. 이에 따라, 도 1 내지 도 3a에서 설명한 것과 유사한 구조에 관한 중복된 설명은 생략한다.
하부 구조물은 도 2와 달리, 기판(101)을 포함하되 제1 수평 도전층(102), 제2 수평 도전층(104), 및 상기 수평 절연층을 포함하지 않을 수 있다. 반도체 장치(100e)는 상기 하부 구조물 상에서 서로 이격되어 교대로 적층되는 층간 절연층들(120) 및 게이트층들(130)을 포함하는 적층 구조물(GS)을 포함할 수 있다.
채널 구조물들(CH) 각각은, 채널층(140), 수직 터널링층(141a), 전하 저장 패턴(141b), 블록킹 패턴(141c), 채널 매립 절연층(144), 및 채널 패드(145)와 함께 하부 에피택셜층(146)을 더 포함할 수 있다.
하부 에피택셜층(146)은 채널 구조물들(CH)의 하단에서 기판(101)의 상면 상에 배치되며, 적어도 하나의 하부 게이트층(130)의 측면에 배치될 수 있다. 하부 에피택셜층(146)은 채널층(140)과 연결될 수 있다. 하부 에피택셜층(146)은 기판(101)의 리세스된 영역에 배치될 수 있다. 하부 에피택셜층(146)과 하부 게이트층(130) 사이에 절연층(147)이 배치될 수 있다. 실시예들에 따라, 하부 에피택셜층(146)은 생략될 수도 있으며, 이 경우, 채널층(140)은 기판(101)과 직접 연결되거나 기판(101) 상의 별도의 도전층과 연결될 수 있다.
채널층(140)은 채널 매립 절연층(144)의 하면 및 측면을 덮고, 하부 에피택셜층(146) 상에서 에피택셜층(146)의 상면과 접촉할 수 있다. 수직 터널링층(141a)은 채널층(140)의 측면을 덮을 수 있다. 즉, 수직 터널링층(141a)은 채널층(140)의 하면을 덮지 않을 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(100f)를 도시하는 단면도이다. 도 5는 반도체 장치(100f)를 도 1의 절단선 I-I' 선을 따라 절단한 단면에 대응되는 영역을 도시한다.
도 5를 참조하면, 반도체 장치(100f)에서는, 적층 구조물(GS)은 하부 적층 구조물(GS1) 및 하부 적층 구조물(GS1) 상의 상부 적층 구조물(GS2)을 포함하고, 채널 구조물들(CH) 각각은 하부 채널 구조물(CH1) 및 하부 채널 구조물(CH1) 상의 상부 채널 구조물(CH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CH)의 구조는, 상대적으로 적층된 게이트층들(130)의 개수가 많은 경우에 채널 구조물들(CH)을 안정적으로 형성하기 위하여 도입될 수 있다. 실시예들에 따라, 적층된 채널 구조물들의 개수는 다양하게 변경될 수 있다.
하부 적층 구조물(GS1)은 기판(101) 상에서 교대로 적층되는 하부 층간 절연층들(120a) 및 하부 게이트층들(130a)을 포함할 수 있고, 상부 적층 구조물(GS2)은 하부 적층 구조물(GS1) 상에서 교대로 적층되는 상부 층간 절연층들(120b) 및 상부 게이트층들(130b)을 포함할 수 있다. 예시적인 실시예에서, 하부 적층 구조물(GS1)은 최상단에 배치되고 층간 절연층들(120)보다 상대적으로 두께가 두꺼운 연결 절연층(125)을 더 포함할 수 있다. 연결 절연층(121)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 연결 절연층(121)은 층간 절연층들(120)과 동일한 물질을 포함할 수 있다.
채널 구조물들(CH) 각각은 하부 적층 구조물(GS1)을 관통하는 하부 채널 구조물(CH1)과 상부 적층 구조물(GS2)을 관통하는 상부 채널 구조물(CH2)을 포함할 수 있다. 상부 채널 구조물(CH2)은 상부 몰드 구조물(GS2)을 관통하여 하부 채널 구조물(CH1)과 연결될 수 있다. 즉, 하부 채널 구조물(CH1)과 상부 채널 구조물(CH2)은 연결된 형태를 가질 수 있다. 하부 채널 구조물(CH1)과 상부 채널 구조물(CH2)의 사이에서 채널층(140), 수직 터널링층(141), 및 채널 매립 절연층(144)은 연결된 형태를 가질 수 있다. 채널 패드(145)는 상부 채널 구조물(CH2) 상단에만 배치될 수 있으나, 실시예들에 따라, 하부 채널 구조물(CH1) 및 상부 채널 구조물(CH2)은 각각 채널 패드(145)를 포함하고 하부 채널 구조물(CH1)의 채널 패드(145)는 상부 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다.
하부 채널 구조물(CH1)과 상부 채널 구조물(CH2) 각각은 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예에서, 하부 채널 구조물(CH1)의 최상부의 폭은 상부 채널 구조물(CH2)의 최하부의 폭보다 클 수 있다. 이에 따라, 채널 구조물들(CH)은 하부 채널 구조물(CH1)과 상부 채널 구조물(CH2)이 연결되는 영역의 레벨에서, 폭이 변경됨에 따라 형성된 절곡부를 포함할 수 있다.
이와 같이 복수 개가 적층된 채널 구조물들(CH)의 형태는 도 1 내지 도 5의 실시예들에도 적용될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치(100g)를 도시하는 단면도이다. 도 6은 반도체 장치(100g)를 도 1의 절단선 I-I' 선을 따라 절단한 단면에 대응되는 영역을 도시한다.
도 6을 참조하면, 반도체 장치(100g)는, 상하로 적층된 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예를 들어, 도 2의 반도체 장치(100)의 경우, 도시되지 않은 영역에서 기판(101) 상에 주변 회로 영역(PERI)이 배치되거나, 본 실시예의 반도체 장치(100g)에서와 같이, 하부에 주변 회로 영역(PERI)이 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다. 메모리 셀 영역(CELL)에 대한 설명은 도 1 내지 도 5를 참조한 설명이 동일하게 적용될 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 베이스 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 본 실시예에서, 상부의 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
회로 소자들(220)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다. 회로 소자들(220)은 게이트층들(130) 및/또는 채널 구조물들(CH)과 전기적으로 연결될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자들(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자들(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
반도체 장치(100g)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 베이스 기판(201)과 동일한 크기를 갖거나, 베이스 기판(201)보다 작게 형성될 수 있다. 본 실시예에서, 하부 구조물은 주변 회로 영역(PERI) 및 기판(101)을 포함하는 것을 의미할 수 있다. 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트층들(130)의 y 방향에서의 일단은 회로 소자들(220)과 전기적으로 연결될 수 있다. 이와 같이 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)이 수직하게 적층된 형태는, 도 1 내지 도 5의 실시예들에도 적용될 수 있을 것이다.
도 7은 예시적인 실시예들에 따른 반도체 장치(100h)를 도시하는 단면도이다. 도 7은 반도체 장치(100h)를 도 1의 절단선 I-I' 선을 따라 절단한 단면에 대응되는 영역을 도시한다.
도 7을 참조하면, 반도체 장치(100h)는, 웨이퍼 본딩 방식으로 접합된 제1 구조물(S1) 및 제2 구조물(S2)을 포함할 수 있다.
제1 구조물(S1)에 대해서는 도 6을 참조하여 상술한 주변 회로 영역(PERI)에 대한 설명이 적용될 수 있다. 다만, 제1 구조물(S1)은, 본딩 구조물인, 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)을 더 포함할 수 있다.
제1 본딩 비아들(298)은 최상부의 회로 배선 라인들(280)의 상부에 배치되어, 회로 배선 라인들(280)과 연결될 수 있다. 제1 본딩 패드들(299)은 적어도 일부가 제1 본딩 비아들(298) 상에서 제1 본딩 비아들(298)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 구조물(S2)의 제2 본딩 패드들(199)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 본딩 패드들(199)과 함께 제1 구조물(S1)과 제2 구조물(S2)의 접합에 따른 전기적 연결 경로를 제공할 수 있다. 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 구조물(S2)에 대해서는, 다른 설명이 없는 경우, 도 1 내지 도 6을 참조한 설명이 동일하게 적용될 수 있다. 제2 구조물(S2)은 본딩 구조물인 제2 본딩 비아들(198), 및 제2 본딩 패드들(199)을 더 포함할 수 있다. 제2 구조물(S2)은 기판(101)의 상면을 덮는 보호층을 더 포함할 수 있다.
제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 최하부의 배선 라인들의 하부에 배치될 수 있다. 제2 본딩 비아들(198)은 상기 배선 라인들 및 제2 본딩 패드들(199)과 연결되고, 제2 본딩 패드들(199)은 제1 구조물(S1)의 제1 본딩 패드들(299)과 접합될 수 있다. 제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제1 구조물(S1) 및 제2 구조물(S2)은, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199)에 의한 구리(Cu)-구리(Cu) 본딩에 의해 접합될 수 있다. 상기 구리(Cu)-구리(Cu) 본딩 외에, 제1 구조물(S1) 및 제2 구조물(S2)은 추가적으로 유전체-유전체 본딩에 의해서도 접합될 수 있다. 상기 유전체-유전체 본딩은, 주변 영역 절연층(290) 및 상부 절연층(180) 각각의 일부를 이루며, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199) 각각을 둘러싸는 유전층들에 의한 접합일 수 있다. 이에 의해, 제1 구조물(S1) 및 제2 구조물(S2)은 별도의 접착층 없이 접합될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템(1000)을 개략적으로 나타낸 도면이다.
도 8을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 7을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 반도체 구조물(1100F) 및 제1 반도체 구조물(1100F) 상의 제2 반도체 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 구조물(1100F)은 제2 반도체 구조물(1100S)의 옆에 배치될 수도 있다. 제1 반도체 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 반도체 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 반도체 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극층들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 9는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 9를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 8의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 몰드 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 7을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 10은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 10은 도 9의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 9의 반도체 패키지(2003)를 절단선 Ⅱ-Ⅱ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 10을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 9 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 9와 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 반도체 구조물(3100) 및 제2 반도체 구조물(3200)을 포함할 수 있다. 제1 반도체 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 반도체 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 몰드 구조물(3210), 게이트 몰드 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 몰드 구조물(3210)의 워드라인들(WL)(도 8 참조)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 7를 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각은 전하 저장 패턴(141b) 및 블록킹 패턴(141c)을 포함하는 채널 구조물들(CH)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 반도체 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 몰드 구조물(3210)의 외측에 배치될 수 있으며, 게이트 몰드 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 9 참조)를 더 포함할 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위하여 공정 순서를 도시하는 흐름도이다. 도 12a 내지 도 16은 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 12a, 도 13a, 도 14a, 도 15, 및 도 16은 도 2에 대응하는 영역을 나타내고, 도 12b는 도 12a의 'B' 영역에 대응되는 영역을 나타내며, 도 13b는 도 13a의 'C' 영역에 대응되는 영역을 나타내며, 도 14b는 도 14a의 'D' 영역에 대응되는 영역을 나타낸다.
도 11, 도 12a 및 도 12b를 참조하면, 기판(101) 상에 수평 절연층(110) 및 제2 수평 도전층(104)을 순차적으로 형성하고, 제1 물질층들(118) 및 제2 물질층들(120)을 교대로 적층하여 제1 예비 적층 구조물(GS')을 형성하며, 제1 예비 적층 구조물(GS')을 관통하는 홀 내에 예비 블록킹 패턴(141c), 예비 전하 저장 패턴(141b), 수직 터널링층(141a)을 포함하는 예비 채널 유전층(141'), 채널층(140), 채널 매립 절연층(144), 및 채널 패드(145)를 차례로 형성할 수 있다. (S10)
먼저, 기판(101) 상에 수평 절연층(110) 및 제2 수평 도전층(104)을 형성할 수 있다. 수평 절연층(110)은 제1 내지 제3 수평 절연층을 포함할 수 있고, 상기 제1 수평 절연층 및 상기 제3 수평 절연층은 동일한 물질을 포함할 수 있다. 상기 제1 수평 절연층과 상기 제2 수평 절연층은 서로 다른 물질을 포함할 수 있다. 예를 들어, 상기 제1 수평 절연층 및 상기 제3 수평 절연층은 층간 절연층들(120)과 동일한 물질로 이루어지고, 상기 제2 수평 절연층은 제1 물질층들(118)과 동일한 물질로 이루어질 수 있다. 수평 절연층(110)은 후속 공정을 통해 일부가 제1 수평 도전층(102, 도 2 참조)으로 교체되는 층일 수 있다. 하부 구조물은 기판(101), 수평 절연층(110) 및 제2 수평 도전층(104)을 포함할 수 있다.
다음으로, 상기 하부 구조물 상에서 z 방향으로 교대로 적층되는 제1 물질층들(118) 및 제2 물질층들(119)을 포함하는 제1 예비 적층 구조물(GS')을 형성할 수 있다. 본 명세서에서, 제1 예비 적층 구조물(GS')은 몰드 구조물로 지칭될 수도 있다. 제1 물질층들(118)은 후속 공정을 통해 일부가 게이트층들(130, 도 2 참조)로 교체되는 층일 수 있다. 제1 물질층들(118)은 제2 물질층들(119)과 다른 물질로 이루어질 수 있으며, 제2 물질층들(119)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예시적인 실시예에서, 제1 물질층들(118)은 질화물, 실리콘 질화물, 또는 질화물 계열의 물질 중 하나를 포함할 수 있고, 제2 물질층들(119)은 실리콘을 포함하고, 예를 들어 상기 실리콘은 다결정 실리콘(polysilicon)일 수 있다. 제1 물질층들(118) 각각은 제1 두께(h1)를 갖고, 제2 물질층들(119) 각각은 제2 두께(h2)를 가지며, 상기 제1 두께(h1)는 제2 두께(h2)보다 클 수 있으나, 이에 한정되는 것은 아니다. 실시예들에서, 제1 물질층들(118) 및 제2 물질층들(119) 각각의 두께는 모두 동일하지 않을 수 있다. 제1 물질층들(118) 및 제2 물질층들(119)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
다음으로, 기판(101) 상의 제1 예비 적층 구조물(GS')을 덮는 제1 상부 절연층(181)이 형성하고, 제1 상부 절연층(181) 및 몰드 구조물(GS')을 관통하는 홀을 형성할 수 있다. 상기 홀은 제1 예비 적층 구조물(GS')과 함께 제2 수평 도전층(104) 및 수평 절연층(110)을 관통하여 기판(101) 내로 연장할 수 있다. 다만, 실시예들에 따라, 상기 홀은 기판(101)을 관통하지 않고 기판(101)의 상면과 접촉할 수도 있다. 예시적인 실시예에서, 상기 홀은 기둥 형상을 가지고, 경사진 측면을 포함할 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 상기 홀 내에 예비 채널 유전층(141'), 채널층(140), 채널 매립 절연층(144), 및 채널 패드(145)를 차례로 형성할 수 있다. 예비 채널 유전층(141')은 상기 홀 내부에 예비 블록킹 패턴(141c'), 예비 전하 저장 패턴(141b'), 및 수직 터널링층(141a)을 차례로 컨포멀하게 덮어 균일한 두께를 갖도록 형성할 수 있다. 채널층(140)은 예비 채널 유전층(141') 상에 형성될 수 있고, 채널 매립 절연층(144)은 채널층(140) 사이를 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예에 따라, 채널 매립 절연층(144)은 도전성 물질로 채널층(140) 사이의 공간을 매립할 수도 있다. 채널 패드(145)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다. 예비 전하 저장 패턴(141b')은 질화물, 실리콘 질화물, 또는 질화물 계열의 물질 중 적어도 하나를 포함할 수 있다. 예비 전하 저장 패턴(141b')은 특정한 식각 조건에서 제1 물질층들(118)과 함께 식각될 수 있으나, 상기 식각 조건에서 제1 물질층들(118)보다 식각 속도가 느릴 수 있다. 예비 전하 저장 패턴(141b')은 제1 물질층들(118)과 동일한 물질을 포함할 수 있으나, 조성비가 다를 수 있다.
도 11, 도 13a 및 도 13b를 참조하면, 상기 제1 예비 적층 구조물(GS')을 관통하는 트렌치들(OP)을 형성하고, 트렌치들(OP)을 통해 제2 물질층들(119)을 제거하여 제1 터널부들(LT1)을 형성하며, 제1 터널부들(LT1)을 통해 예비 블록킹 패턴(141c')의 적어도 일부를 제거하여 블록킹 패턴(141)을 형성할 수 있다. (S20)
먼저, 제1 상부 절연층(181) 및 채널 패드(145)를 덮는 제2 상부 절연층(182)을 형성하고, 분리 구조물들(MS, 도 1 및 도 2 참조)에 대응되는 영역들에 제1 예비 적층 구조물(GS'), 및 제1 및 제2 상부 절연층들(181, 182)을 관통하는 트렌치들(OP)을 형성할 수 있다. 트렌치들(OP)은 제2 수평 도전층(104)을 관통하며 x 방향으로 연장되도록 형성될 수 있다.
본 단계에서, 트렌치들(OP) 내에 별도의 희생 스페이서층들을 형성하면서 에치-백(etch-back) 공정에 의해 상기 제2 수평 절연층을 노출시킬 수 있고, 이를 통해 수평 절연층(110)을 제거할 수 있다. 수평 절연층(110)의 제거 공정시에, 수평 절연층(110)이 제거된 영역에서 노출된 수직 터널링층(141a)의 일부도 함께 제거될 수 있다. 수평 절연층(110)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 트렌치들(OP) 내에서 상기 희생 스페이서층들을 제거할 수 있다.
다음으로, 트렌치들(OP)을 통해 노출된 제2 물질층들(119)을 제거하여 제1 터널부들(LT1)을 형성할 수 있다. 제2 물질층들(119)은 특정 식각 조건에서 제1 물질층들(118)에 대하여 선택적으로 식각될 수 있다. 제2 물질층들(119)은 예를 들어 습식 식각 공정을 통해 제거될 수 있다. 제1 터널부들(LT1)의 두께는 제2 물질층들(119) 각각의 제2 두께(h2)와 실질적으로 동일할 수 있다.
다음으로, 제1 터널부들(LT1)을 통해 노출된 예비 블록킹 패턴(141c')의 적어도 일부를 제거하여 블록킹 패턴(141)을 형성할 수 있다. 예비 블록킹 패턴(141c')은 습식 식각 공정을 통해 z 방향으로 서로 이격되어 배치되는 복수의 블록킹 물질층들(141c-1, 141c-2)을 포함하는 블록킹 패턴(141c)을 형성할 수 있다.
도 11, 도 14a 및 도 14b를 참조하면, 제거된 예비 블록킹 패턴(141c')에 의해 노출된 예비 전하 저장 패턴(141b')의 적어도 일부를 제거하여 z 방향으로 서로 이격하여 배치되는 복수의 전하 저장 물질층들(141b-1. 141b-2)을 포함하는 전하 저장 패턴(141b)을 형성할 수 있다. (S30)
예비 전하 저장 패턴(141b')의 일부는 식각 공정, 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 상기 식각 공정은 예비 전하 저장 패턴(141b')의 일부와 함께 제1 물질층들(118)의 일부를 제거하는 단계를 포함할 수 있다. 즉, 상기 식각 공정은 예비 전하 저장 패턴(141b')과 제1 물질층들(118)을 블록킹 패턴(141c)에 대하여 선택적으로 식각하는 공정일 수 있다. 이에 따라, 상기 식각 공정을 통해 잔존하는 제1 물질층들(118) 각각의 제3 두께(h3)은 기존의 제1 두께(h1, 도 12a 및 도 12b 참조)보다 작고, 확장된 제1 터널부들(LT1) 각각의 제4 두께(h4)는 제2 물질층들(119) 각각의 제2 두께(h2, 도 12a 및 도 12b 참조)보다 클 수 있다. 제1 물질층들(118)은 상기 식각 공정 상에서 예비 전하 저장 패턴(141b')보다 식각 속도가 빠른 물질을 포함할 수 있다. 이에 따라, 제1 물질층들(118)의 수직 방향으로 제거되는 물질의 두께(T1)는 예비 전하 저장 패턴(141b')의 수직 방향으로 제거되는 물질의 두께(T2)보다 더 클 수 있다. 즉, 상기 식각 공정을 통해 잔존하는 제1 물질층들(118) 각각의 제3 두께(h3)는 복수의 전하 저장 물질층들(141b-1, 141b-2) 각각의 z 방향으로의 길이보다 작을 수 있다.
예비 전하 저장 패턴(141b')을 일부 제거하여 전하 저장 패턴(141b)을 형성함에 따라, 수직 터널링층(141a), 전하 저장 패턴(141b), 및 블록킹 패턴(141c)을 포함하는 채널 유전층(141)을 형성할 수 있다.
도 11 및 도 15를 참조하면, 제1 터널부들(LT1)을 통해 층간 절연층들(120)을 형성할 수 있다. (S40)
트렌치들(OP) 및 제1 터널부들(LT1)을 통해 제1 물질층들(118) 사이, 상기 복수의 전하 저장 물질층들(141b-1, 141b-2) 사이, 및 상기 복수의 블록킹 물질층들(141c-1, 141c-2) 사이에 절연 물질을 채워넣고, 트렌치들(OP)에 채워진 상기 절연 물질들을 제거하여 층간 절연층들(120)을 형성할 수 있다. 이에 따라, 층간 절연층들(120) 및 제1 물질층들이 서로 교대로 적층되는 제2 예비 적층 구조물(GS'')이 형성될 수 있다. 층간 절연층들(120)은 산화물, 실리콘 산화물, 또는 산화물 계열의 물질 중 적어도 하나를 포함할 수 있다.
도 11 및 도 16을 참조하면, 트렌치들(OP)을 통해 노출된 제1 물질층들(118)을 선택적으로 제거하여 형성된 제2 터널부들을 통해 게이트층들(130)을 형성할 수 있다. (S50)
제1 물질층들(118)은 예를 들어, 습식 식각 공정을 이용하여 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(120) 사이에는 제2 터널부들이 형성될 수 있다. 상기 제2 터널부들 내에서 층간 절연층들(120) 및 블록킹 패턴(141c)을 덮으면서 균일한 두께를 가지는 유전 물질을 증착하여 게이트 유전층(132)을 형성하고, 상기 게이트 유전층(132) 사이에 도전성 물질을 채워 게이트 도전층(131)을 형성할 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘, 또는 금속 실리사이드 물질을 포함할 수 있다. 이에 따라, 게이트 유전층(132)과 게이트 도전층(131)을 포함하는 게이트층들(130)과 층간 절연층들(120)이 교대로 적층되는 적층 구조물(GS)이 형성될 수 있다.
다음으로, 트렌치들(OP) 내에 증착된 상기 유전 물질 및 상기 도전성 물질을 추가적인 공정을 통하여 제거한 후 트렌치들(OP) 내에 절연성 물질을 채워 분리 구조물들(MS)을 형성할 수 있다.
다음으로, 분리 구조물들(MS) 및 제2 상부 절연층(182)을 덮는 제3 상부 절연층(183, 도 2 참조)을 형성하고, 제2 및 3 상부 절연층들(182, 183)을 관통하여 채널 패드(145)와 접촉하는 상부 콘택 구조물들(191) 및 상부 콘택 구조물들(191) 상에 배치되는 상부 배선 패턴(192)을 형성하여 도 2의 반도체 장치(100)를 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물들 MS: 분리 구조물들
GS: 적층 구조물 101: 기판
102: 제1 수평 도전층 104: 제2 수평 도전층
110: 수평 절연층 118: 제1 물질층들
119: 제2 물질층들 120: 층간 절연층들
130: 게이트층들 140: 채널층
141: 채널 유전층 141a: 수직 터널링층
141b: 전하 저장 패턴 141c: 블록킹 패턴
144: 채널 매립 절연층 145: 채널 패드
180: 상부 절연층 190: 상부 배선 구조

Claims (10)

  1. 기판을 포함하는 하부 구조물 상에 차례로 적층되는 제1 게이트층, 제1 층간 절연층, 및 제2 게이트층을 포함하는 적층 구조물; 및
    상기 적층 구조물을 관통하여 상기 하부 구조물과 접촉하며, 채널층, 채널층을 둘러싸는 수직 터널링층, 상기 수직 터널링층의 외측면에 배치되는 전하 저장 패턴, 및 상기 전하 저장 패턴의 외측면에 배치되는 블록킹 패턴을 포함하는 채널 구조물을 포함하고,
    상기 전하 저장 패턴은 상기 기판의 상면의 수직 방향으로 서로 이격되고 각각 제1 및 제2 게이트층들과 인접하게 배치되는 제1 및 제2 전하 저장 물질층들을 포함하고,
    상기 블록킹 패턴은 상기 제1 전하 저장 물질층과 상기 제1 게이트층의 사이에 배치되는 제1 블록킹 물질층 및 상기 제1 블록킹 물질층과 상기 수직 방향으로 이격되어 배치되며 상기 제2 전하 저장 물질층과 상기 제2 게이트층의 사이에 배치되는 제2 블록킹 물질층을 포함하며,
    상기 블록킹 패턴은 상기 전하 저장 패턴의 외측면과 접촉하고, 상기 수직 방향으로 상기 외측면보다 길게 연장되는 수직 돌출부들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 전하 저장 물질층의 상기 수직 방향으로의 길이는 상기 제1 게이트층의 수직 방향으로의 길이보다 크고,
    상기 제2 전하 저장 물질층의 상기 수직 방향으로의 길이는 상기 제2 게이트층의 수직 방향으로의 길이보다 큰 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 층간 절연층은 상기 제1 게이트층 및 상기 제2 게이트층 사이로부터 상기 수직 터널링층을 향하는 방향으로 연장하는 제1 수평 돌출부 및 상기 제1 수평 돌출부로부터 상기 수직 터널링층을 향하는 방향으로 연장하는 제2 수평 돌출부를 포함하고,
    상기 제1 수평 돌출부는 상기 제1 블록킹 물질층 및 상기 제2 블록킹 물질층을 분리하고,
    상기 제2 수평 돌출부는 상기 제1 전하 저장 물질층 및 상기 제2 전하 저장 물질층을 분리하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 및 제2 수평 돌출부들은 상기 수직 터널링층을 향하는 방향으로 볼록한 모양을 갖는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제1 및 제2 블록킹 물질층들의 상기 수직 돌출부들의 적어도 일부는, 상기 제1 층간 절연층의 상기 제1 및 제2 수평 돌출부들과 접촉하는 반도체 장치.
  6. 기판 상에서 상기 기판의 상면의 수직 방향으로 서로 이격되어 적층되는 게이트층들; 및
    상기 게이트층들을 관통하며 상기 수직 방향으로 연장되고, 채널층 및 상기 채널층의 외측면 및 하면을 덮는 채널 유전층을 각각 포함하는 채널 구조물들을 포함하고,
    상기 채널 유전층은 상기 채널층의 상기 외측면 및 상기 하면 상에 순차적으로 적층되는 수직 터널링층, 전하 저장 패턴, 및 블록킹 패턴을 포함하고,
    상기 전하 저장 패턴은 상기 수직 터널링층의 외측면 상에서 배치되고, 상기 수직 방향으로 이격되어 배치되는 제1 전하 저장 물질층 및 제2 전하 저장 물질층을 포함하고, 상기 제1 및 제2 전하 저장 물질층들 각각은 상기 수직 터널링층의 외측면과 접촉하는 제1 측면과 상기 제1 측면과 마주보는 제2 측면을 포함하며,
    상기 블록킹 패턴은 상기 제1 전하 저장 물질층의 상기 제2 측면 상에 배치되는 제1 블록킹 물질층 및 상기 제1 전하 저장 물질층과 상기 수직 방향으로 이격되고 제2 전하 저장 물질층의 상기 제2 측면 상에 배치되는 제2 블록킹 물질층을 포함하고,
    상기 제1 및 제2 블록킹 물질층들 각각은 상기 전하 저장 패턴과 접촉하는 제3 측면과 상기 제3 측면과 마주보는 제4 측면을 포함하며,
    상기 제1 측면의 상기 수직 방향으로의 제1 길이는 상기 게이트층들 각각의 두께보다 크고,
    상기 제2 측면의 상기 수직 방향으로의 제2 길이와 상기 제3 측면의 상기 수직 방향으로의 제3 길이는 다른 반도체 장치.
  7. 제6 항에 있어서,
    상기 채널 유전층은, 상기 전하 저장 패턴 및 상기 블록킹 패턴 간의 단차들을 포함하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 제2 길이는 상기 제3 길이보다 작은 반도체 장치.
  9. 하부 기판, 상기 하부 기판 상의 회로 소자들, 및 상기 회로 소자들 상에 배치되는 상부 기판을 포함하는 하부 구조물, 상기 하부 구조물 상에 차례로 적층되는 제1 게이트층, 제1 층간 절연층, 및 제2 게이트층을 포함하는 적층 구조물, 상기 적층 구조물을 관통하여 상기 하부 구조물과 접촉하며, 채널층, 채널층을 둘러싸는 수직 터널링층, 상기 수직 터널링층의 외측면에 배치되는 전하 저장 패턴, 및 상기 전하 저장 패턴의 외측면에 배치되는 블록킹 패턴을 포함하는 채널 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하고, 상기 전하 저장 패턴은 상기 기판의 상면의 수직 방향으로 서로 이격되고 각각 제1 및 제2 게이트층들과 인접하게 배치되는 제1 및 제2 전하 저장 물질층들을 포함하고, 상기 블록킹 패턴은 상기 제1 전하 저장 물질층 및 상기 제1 게이트층과 접촉하는 제1 블록킹 물질층 및 상기 제1 블록킹 물질층과 상기 수직 방향으로 이격되어 배치되며 상기 제2 전하 저장 물질층 및 상기 제2 게이트층과 접촉하는 제2 블록킹 물질층을 포함하며, 상기 블록킹 패턴은 상기 전하 저장 패턴의 외측면과 접촉하고, 상기 수직 방향으로 상기 외측면보다 길게 연장되는 수직 돌출부들을 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 시스템.
  10. 제9 항에 있어서,
    상기 반도체 저장 장치에서, 상기 제1 및 제2 전하 저장 물질층들 간 이격된 거리는 상기 제1 및 제2 게이트층들 간 이격된 거리보다 작은 데이터 저장 시스템.
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