CN114597213A - 半导体装置和包括该半导体装置的数据存储系统 - Google Patents

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权裕珍
白石千
孙荣皖
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体装置和数据存储系统。所述半导体装置包括：第一栅电极和第二栅电极，其在衬底的第一区上在第一方向上堆叠并且彼此间隔开，并且在衬底的第二区上在第二方向上按照台阶形式延伸，第二栅电极设置在第一栅电极上；第一支承结构，其在第二区上穿过第一栅电极，在第一方向上延伸，并且其上端设置在比第二栅电极中的最下面的第二栅电极的水平面更低的水平面处；第二支承结构，其在第二区上穿过第一栅电极和第二栅电极中的至少一个，在第一方向上延伸，并且其上端设置在比第二栅电极中的最上面的第二栅电极的水平面更高的水平面处。

Description

半导体装置和包括该半导体装置的数据存储系统
相关申请的交叉引用
本申请要求于2020年12月4日在韩国知识产权局提交的韩国专利申请No.10-2020-0168384的优先权的利益，该申请的公开以引用方式全文并入本文中。
技术领域
本公开的示例实施例涉及半导体装置和包括该半导体装置的数据存储系统。
背景技术
需要一种能够在需要数据存储的数据存储系统中存储大容量数据的半导体装置。因此，研究了一种提高半导体装置的数据存储容量的方法。例如，作为增加半导体装置的数据存储容量的一种方法，已经提出了包括三维布置的存储器单元而不是二维布置的存储器单元的半导体装置。
发明内容
本公开的示例实施例提供了一种具有提高的可靠性的半导体装置。
本公开的示例实施例提供了一种包括具有提高的可靠性的半导体装置的数据存储系统。
根据本公开的示例实施例，一种半导体装置包括：第一栅电极，其在衬底的第一区上在第一方向上堆叠并且彼此间隔开，并且在衬底的第二区上在垂直于第一方向的第二方向上按照台阶形式延伸；第二栅电极，其设置在第一栅电极上，在第一区上在第一方向上堆叠并且彼此间隔开，并且在第二区上在第二方向上按照台阶形式延伸；沟道结构，其穿过第一栅电极和第二栅电极，在第一方向上延伸，并且包括沟道层；第一支承结构，其在第二区上穿过第一栅电极，在第一方向上延伸，并且具有设置在比第二栅电极中的最下面的第二栅电极的水平面更低的水平面处的上端；第二支承结构，其在第二区上穿过第一栅电极和第二栅电极中的至少一个，在第一方向上延伸，并且具有设置在比第二栅电极中的最上面的第二栅电极的水平面更高的水平面处的上端；以及接触结构，其分别接触具有台阶形式的第一栅电极和第二栅电极的上表面。
根据本公开的示例实施例，一种半导体装置包括：衬底；第一栅电极，其设置在衬底上，在竖直方向上堆叠并且彼此间隔开，并且在水平方向上按照台阶形式延伸；第二栅电极，其设置在第一栅电极上，在竖直方向上堆叠并且彼此间隔开，并且在水平方向上按照台阶形式延伸；沟道结构，其穿过第一栅电极和第二栅电极，在竖直方向上延伸，并且包括沟道层；第一支承结构，其穿过第一栅电极和第二栅电极中的至少一个，在竖直方向上延伸，并且具有接触衬底的下端；以及接触结构，其分别连接至具有台阶形式的第一栅电极和第二栅电极的上表面，其中，在第一支承结构中，穿过第一栅电极的第一支承结构中的每一个包括朝着第一栅电极的侧表面突出的多个第一突起。
根据本公开的示例实施例，一种数据存储系统包括半导体存储装置和控制器，控制器通过输入和输出焊盘电连接至半导体存储装置并且控制半导体存储装置。半导体存储装置包括：外围电路结构，其包括第一衬底和设置在第一衬底上的电路装置；第二衬底，其设置在外围电路结构上；存储器单元结构，其设置在第二衬底上；以及输入和输出焊盘，其电连接至电路装置，其中，存储器单元结构包括：第一栅电极，其设置在第二衬底上，在第一方向上堆叠并且彼此间隔开，并且在垂直于第一方向的第二方向上按照台阶形式延伸；第二栅电极，其设置在第一栅电极上，在第一方向上堆叠并且彼此间隔开，并且在第二方向上按照台阶形式延伸；沟道结构，其穿过第一栅电极和第二栅电极，在第一方向上延伸，并且分别包括沟道层；第一支承结构，其穿过第一栅电极，并且在第一方向上具有第一高度；第二支承结构，其穿过第一栅电极和第二栅电极中的至少一个，并且在第一方向上具有大于第一高度的第二高度；以及接触结构，其分别接触具有台阶形式的第一栅电极和第二栅电极的上表面。
附图说明
通过以下结合附图的详细说明，将更清楚地理解本公开的以上和其他方面、特征和优点，在附图中：
图1是示出根据本公开的示例实施例的半导体装置的平面图；
图2是示出根据本公开的示例实施例的半导体装置的剖视图；
图3A至图3C是示出根据本公开的示例实施例的半导体装置的一部分的放大剖视图；
图4A和图4B是示出根据本公开的示例实施例的半导体装置的一部分的放大剖视图；
图5是示出根据本公开的示例实施例的半导体装置的剖视图；
图6是示出根据本公开的示例实施例的半导体装置的剖视图；
图7是示出根据本公开的示例实施例的半导体装置的一部分的放大剖视图；
图8A和图8B是示出根据本公开的示例实施例的半导体装置的一部分的放大剖视图；
图9是示出根据本公开的示例实施例的半导体装置的剖视图；
图10是示出根据本公开的示例实施例的半导体装置的一部分的放大剖视图；
图11A至图11C是示出根据本公开的示例实施例的半导体装置的一部分的放大剖视图；
图12A至图12C是示出根据本公开的示例实施例的半导体装置的剖视图；
图13A至图13F是示出制造根据本公开的示例实施例的半导体装置的方法的剖视图；
图14A至图14D是示出制造根据本公开的示例实施例的半导体装置的方法的剖视图；
图15A至图15F是示出制造根据本公开的示例实施例的半导体装置的方法的剖视图；
图16是示出包括根据本公开的示例实施例的半导体装置的数据存储系统的图；
图17是示出包括根据本公开的示例实施例的半导体装置的数据存储系统的立体图；以及
图18和图19是示出根据本公开的示例实施例的半导体封装件的剖视图。
具体实施方式
下文中，将参照附图如下描述本公开的实施例。
图1是示出根据示例实施例的半导体装置的平面图。
图2是示出根据示例实施例的沿着图1中的线I-I’截取的半导体装置的剖视图。
图3A至图3C是示出根据示例实施例的半导体装置的一部分的放大剖视图，其示出了图2中的区“A”、“B”和“C”。
参照图1、图2和图3A至图3C，半导体装置100可包括：外围电路结构PERI，其包括第一衬底11；以及存储器单元结构CELL，其包括第二衬底101。存储器单元结构CELL可以设置在外围电路结构PERI上。可替换地，在示例实施例中，存储器单元结构CELL可以设置在外围电路结构PERI下方。
外围电路结构PERI可包括第一衬底11、设置在第一衬底11上和第一衬底11中的电路装置20、电路接触插塞40和电路布线50。
第一衬底11可包括半导体材料，诸如IV族半导体、III-V族化合物半导体或者II-VI族化合物半导体。外围电路结构PERI的第一衬底11可被称作“底部衬底”。
电路装置20可包括晶体管。例如，在电路装置20中，晶体管可包括电路栅极电介质层22、电路栅电极25和源极/漏极区30。源极/漏极区30可在电路栅电极25的两侧上设置在第一衬底11中。外围电路结构PERI的电路装置20还可包括设置在电路栅电极25的侧表面上的间隔件层24。
外围电路结构PERI还可包括覆盖第一衬底11上的电路装置20的外围区绝缘层90。电路接触插塞40可以穿过外围区绝缘层90的一部分，并且可以电连接至电路装置20。可以通过电路接触插塞40将电信号施加至电路装置20。电路布线50可以连接至电路接触插塞40，并且可设置在多个层中。
存储器单元结构CELL可包括：具有第一区R1和第二区R2的第二衬底101、包括交替地堆叠在第二衬底101上的第一层间绝缘层120和第一栅电极130的第一堆叠结构GS1、包括交替地堆叠在第一堆叠结构GS1上的第二层间绝缘层220和第二栅电极230的第二堆叠结构GS2、设置为穿过第一堆叠结构GS1和第二堆叠结构GS2的沟道结构CH、穿过第一堆叠结构GS1和第二堆叠结构GS2并且延伸的分离结构MS、设置为穿过第一堆叠结构GS1的第一支承结构160、设置为穿过第二堆叠结构GS1和GS2中的至少一个的第二支承结构260、以及连接至第一栅电极130和第二栅电极230的接触结构280。存储器单元结构CELL还可包括上分离区SS、上接触结构282、上布线284和封盖绝缘层290。
在第二衬底101的第一区R1上，栅电极130和230可以竖直地堆叠，可以设置沟道结构CH，并且可以设置存储器单元。第一区R1上的栅电极130和230可以在第二衬底101的第二区R2上按照台阶形式延伸。第二区R2上的区可被配置为将存储器单元电连接至外围电路结构PERI。
在示例实施例中，第一区R1上的区可被称作其中设置了存储器单元的“存储器单元区”或者“存储器单元阵列区”，并且第二区R2上的区可被称作其中按照台阶形式设置了栅电极130和230的“台阶区”或者其中栅电极130和230延伸不同长度的“延伸区”或者“连接区”。
第二衬底101可具有在X方向(或者第一方向)和垂直于X方向的Y方向(或者第二方向)上延伸的上表面。第二衬底101可包括硅层。第二衬底101还可包括杂质。例如，第二衬底101可包括具有n型导电率的硅层。第二衬底101可包括具有n型导电率的多晶硅层。在示例实施例中，第二衬底101可具有小于第一衬底11的厚度的厚度，但是其示例实施例不限于此。
第一栅电极130可以堆叠在第二衬底101上，并且可以彼此竖直地间隔开，并且可以形成第一堆叠结构GS1。第二栅电极230可以在第一堆叠结构GS1上竖直地堆叠并且可以彼此间隔开，并且可以形成第二堆叠结构GS2。栅电极130和230可包括形成地选择晶体管的栅极的下栅电极130L、形成多个存储器单元的存储器栅电极130和230、以及形成串选择晶体管的栅极的上栅电极230U。形成存储器单元的存储器栅电极130和230的数量可以根据半导体装置100的数据存储容量来确定。在示例实施例中，下栅电极130L和上栅电极230U中的每一个的数量可分别为一个至四个或更多个，并且下栅电极130L和上栅电极230U可具有与存储器栅电极130和230的结构相同的结构或不同的结构。
栅电极130和230可以竖直地堆叠在第一区R1上，可以彼此间隔开，可以从第一区R1至第二区R2延伸不同的长度，并且可以按照台阶形式形成台阶结构。如图1和图2所示，栅电极130和230可以在X方向上在栅电极130和230之间形成台阶结构。在示例实施例中，栅电极130和230的至少一部分(例如，两个至六个栅电极130和230)可以形成单个栅极组，并且可以在X方向上在栅极组之间形成台阶结构。在这种情况下，形成单个栅极组的栅电极130和230可以设置为在Y方向上也具有台阶结构。通过该台阶结构，栅电极130和230可以形成其中下部的栅电极130和230比上部的栅电极130和230延伸得更远的台阶形式，从而可提供从层间绝缘层120和220向上暴露的端部。在示例实施例中，栅电极130和230可在端部具有增大的厚度。
如图1所示，栅电极130和230可以通过在X方向上延伸的分离结构MS而在Y方向上彼此隔离。一对分离结构MS之间的栅电极130和230可以形成单个存储器块，但是存储器块的示例实施例不限于此。
栅电极130和230可包括金属材料，例如钨(W)。根据示例实施例，栅电极130和230可包括多晶硅或者金属硅化物材料。在示例实施例中，栅电极130和230还可包括扩散势垒。例如，扩散势垒可包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。在示例实施例中，栅电极130和230还可包括诸如氧化铝的金属氧化物层。
在示例实施例中，已经描述了栅电极130和230的栅极堆叠结构可以按照两级布置，但是栅电极130和230的栅极堆叠结构可包括不同级数的结构(例如，三级或四级)。换句话说，在垂直于X方向和Y方向的Z方向(或者第三方向)上堆叠的堆叠结构的数量和沟道结构的数量可以变化。
第一层间绝缘层120可以与第一栅电极130在第二衬底101上交替地堆叠，并且可以与第一栅电极130一起形成第一堆叠结构GS1。第二层间绝缘层220可以与第二栅电极230在第一堆叠结构GS1上交替地堆叠，并且可以与第二栅电极230一起形成第二堆叠结构GS2。与栅电极130和230相似，层间绝缘层120和220可以在垂直于第二衬底101的上表面的方向上彼此间隔开，并且可以在X方向上延伸。层间绝缘层120和220可包括诸如氧化硅或者氮化硅的绝缘材料。除层间绝缘层120和220之外，还可将连接绝缘层125设置在第一堆叠结构GS1与第二堆叠结构GS2之间。
沟道结构CH可以彼此间隔开，并且可以在第二衬底101的第一区上，在第二衬底101的上表面上形成多行多列。沟道结构CH可以设置为形成格栅图案，或者可在一个方向上按照z字形图案设置。沟道结构CH可具有柱形，并且可根据长宽比具有其宽度朝着第二衬底101减小的倾斜侧表面。
沟道结构CH中的每一个可具有其中分别穿过栅电极130和230的第一堆叠结构GS1和第二堆叠结构GS2的下沟道结构和上沟道结构彼此连接的形式，并且可具有在连接区中由于宽度的差或变化而形成的弯曲部分。在示例实施例中，沟道结构CH的一部分可为伪沟道。
如图3C所示，沟道结构CH可包括沟道层240、沟道绝缘层250、沟道焊盘255、栅极电介质层245和外延层205。沟道层240、栅极电介质层245和沟道绝缘层250可以在下沟道结构与上沟道结构之间彼此连接。
沟道层240可以按照将沟道绝缘层250包围在其中的环形形成，但是在示例实施例中，沟道层240可在没有沟道绝缘层250的情况下具有诸如圆柱形或棱柱形的柱形。沟道层240可以在沟道层240的下部中连接至外延层205。沟道层240可包括诸如多晶硅或者单晶硅的半导体材料，并且半导体材料可为未掺杂的材料或者包括p型或者n型杂质的材料。
沟道焊盘255可以设置在沟道结构CH中的沟道层240上方。沟道焊盘255可以设置为覆盖沟道绝缘层250的上表面，并且电连接至沟道层240。沟道焊盘255可包括例如掺杂的多晶硅。
栅极电介质层245可以设置在栅电极230与沟道层240之间。尽管未详细示出，但是栅极电介质层245可包括从沟道层240按次序堆叠的隧穿层、数据存储层和阻挡层。隧穿层可以使电荷隧穿至数据存储层，并且可包括例如氧化硅、氮化硅、氧氮化硅或它们的组合。数据存储层可为电荷俘获层或者浮置栅极导电层。阻挡层可包括氧化硅、氮化硅、氧氮化硅、高k电介质材料或其组合。
外延层205可以在沟道结构CH的下端上设置在第二衬底101的上表面上，并且可以设置在至少一个第一栅电极130的侧表面上。外延层205可以连接至沟道层240。外延层205可设置在第二衬底101的凹进区中。绝缘层207可以设置在外延层205与下栅电极130L之间。在示例实施例中，可以不设置外延层205。在这种情况下，沟道层240可以直接连接至第二衬底101，或者可以连接至第二衬底101上的导电层。
分离结构MS可以穿过栅电极130和230，并且可以在X方向上延伸。多个分离结构MS可设置为在平面上彼此平行。分离结构MS可以穿过在第二衬底101的下表面上堆叠的整个栅电极130和230，并且可以连接至第二衬底101。分离结构MS可以在栅电极130和230的下堆叠结构和上堆叠结构中延伸而没有弯曲部分，但是其示例实施例不限于此。例如，分离结构MS也可具有下分离区和上分离区可彼此连接的形式，与沟道结构CH相似。
分离结构MS可由于高的长宽比而具有其宽度可朝着第二衬底101减小的形状。例如，分离结构MS可包括氧化硅、氮化硅或氧氮化硅，作为绝缘材料。在示例实施例中，还可将导电层设置在分离结构MS上。在这种情况下，导电层可以用作半导体装置100的共源极线或者连接至共源极线的接触插塞。
如图1所示，上分离区SS可以在第一区R1中在分离结构MS之间在X方向上延伸。上分离区SS可以设置为穿过第二栅电极230当中的包括最上面的第二栅电极230U的栅电极230的一部分。如图1所示，例如，上分离区SS可以将包括最上面的第二栅电极230U的两个栅电极230在Y方向上彼此隔离。通过上分离区SS隔离的栅电极230的数量在示例实施例中可以变化。通过上分离区SS隔离的上栅电极230U可以形成不同的串选择线。上分离区SS可包括绝缘材料。例如，绝缘材料可包括氧化硅、氮化硅或氧氮化硅。
第一支承结构160可以在第二区R2上穿过包括第一栅电极130的第一堆叠结构GS1，并且可以在Z方向上延伸。第一支承结构160的上端可以设置在比第二栅电极230中的最下面的第二栅电极230的水平面更低的水平面处，并且可以设置在比第一栅电极130中的最上面的第一栅电极130的水平面更高的水平面处。在示例实施例中，水平面的高度可以相对于第二衬底101的上表面进行限定。第一支承结构160的下端可接触第二衬底101的硅层。应该理解，当元件被称作“连接至”或“耦接至”另一元件或者“位于”另一元件“上”时，其可直接连接至或耦接至另一元件或直接位于另一元件上，或者可存在中间元件。相反，当元件被称作“直接连接至”或“直接耦接至”另一元件或者“接触”另一元件时，在接触点不存在中间元件。第一支承结构160可包括相对于第二衬底101的上表面倾斜的侧表面。例如，第一支承结构160可包括其宽度朝着第二衬底101减小的倾斜侧表面。例如，第一支承结构160可包括绝缘材料，诸如氧化硅、氮化硅、氧氮化硅或它们的组合。
第一支承结构160可以在平面上按照规则图案排列。例如，第一支承结构160的一部分可设置于在Z方向上与接触结构280的一部分重叠的位置。然而，在接触结构280当中，连接至第一栅电极130的其它接触结构280可以不与第一支承结构160重叠。在示例实施例中，第一支承结构160可在平面上具有圆形、椭圆形或细长形。
第一支承结构160可以在第二支承结构260之间与第二支承结构260间隔开。第一支承结构160可具有第一高度h1，其小于第二支承结构260的第二高度h2。例如，第一高度h1可以指第一支承结构160的下端与第一支承结构160的上端之间的竖直长度，第二高度h2可以指第二支承结构260的下端与第二支承结构260的上端之间的竖直长度。
第一支承结构160可以在去除栅极牺牲层的处理中稳定地支承第一层间绝缘层120的下堆叠结构。当未设置第一支承结构160时，彼此邻近的第二支承结构260之间的水平距离可能向下增大，从而第一层间绝缘层120的下堆叠结构的稳定性可能变差。可以通过将第二支承结构260布置为彼此邻近来确保下堆叠结构的稳定性，但是由于第二支承结构260的倾斜侧表面，第二支承结构260可能彼此接触或者可能彼此连接，或者第二支承结构260和接触结构280可能彼此接触或者可能彼此连接。根据示例实施例，通过将第一支承结构160设置为在第二支承结构260之间穿过支承强度相对较弱的第一层间绝缘层120的下堆叠结构，第二支承结构260和接触结构280的上区可以彼此不接触，并且可以确保下堆叠结构的结构稳定性。
第二支承结构260中的至少一个可以设置为在第二区R2上穿过包括第一栅电极130的第一堆叠结构GS1和包括第二栅电极230的第二堆叠结构GS2，并且可以在Z方向上延伸。其它第二支承结构260可以设置为在具有台阶结构的第二栅电极230的外侧上仅穿过包括第一栅电极130的第一堆叠结构GS1。与沟道结构CH不同的是，第二支承结构260可在其中上区连接至下区的区中延伸而没有弯曲部分。例如，穿过堆叠结构GS1和GS2的第二支承结构260的一部分可包括其宽度朝着下部持续减小的侧表面。第二支承结构260的上端可以设置在比第二栅电极230中的最上面的第二栅电极230U的水平面更高的水平面处。第二支承结构260的下端可接触第二衬底101的硅层。第二支承结构260可包括相对于第二衬底101的上表面倾斜的倾斜侧表面。例如，第二支承结构260可包括其宽度可以朝着第二衬底101减小的倾斜侧表面。第二支承结构260可以在平面上按照预定图案排列。第二支承结构260可包括绝缘材料，例如，氧化硅、氮化硅、氧氮化硅或它们的组合。第二支承结构260可具有第二高度h2，其大于第一支承结构160的第一高度h1。第二支承结构260可以与第一支承结构160一起支承堆叠结构。
接触结构280可以在第二区R2上从上部穿过封盖绝缘层290的一部分，并且可以分别连接至具有台阶形式的栅电极130和230的上表面。接触结构280可以部分地凹进至栅电极130和230中，并且可以连接至栅电极130和230。接触结构280可以在上部中电连接至上布线284。接触结构280可以将栅电极130和230电连接至外围电路结构PERI的电路装置20。接触结构280的排列位置、数量和形状可以变化。接触结构280可包括导电材料，并且可包括例如钨(W)、铜(Cu)、铝(Al)等。接触结构280还可包括由金属氮化物形成的势垒金属层。接触结构280可包括连接至第二衬底101的硅层的衬底接触结构280s和穿过衬底绝缘层109并且连接至电路布线50的穿通接触结构280t。
上接触结构282可以穿过封盖绝缘层290，并且可以连接至沟道结构CH和接触结构280。上接触结构282可包括导电材料，并且可包括例如钨(W)、铜(Cu)、铝(Al)等。
在存储器单元结构CELL中，上布线284可以形成电连接至存储器单元的上布线结构。上布线284可包括导电材料，并且可包括例如钨(W)、铜(Cu)、铝(Al)等。
封盖绝缘层290可以设置为覆盖第二衬底101、第二衬底101上的栅电极130和230以及衬底绝缘层109。封盖绝缘层290可以由绝缘材料形成，并且可以由多个绝缘层形成。
图4A和图4B是示出根据示例实施例的半导体装置的一部分的放大剖视图，其示出了图1中的区“C”和“A”。
参照图4A和图4B，第一水平导电层102和第二水平导电层104可以在第二衬底101的第一区R1的上表面上按次序堆叠。第一水平导电层102可以不延伸至第二衬底101的第二区R2，第二水平导电层104可以延伸至第二区R2。
第一水平导电层102可以用作半导体装置100的共源极线的一部分，并且例如可以与第二衬底101一起用作共源极线。如图4A所示，在沟道结构CH’的沟道层240的一部分中，第一水平导电层102可以直接连接至沟道层240。
在其中未设置第一水平导电层102和水平绝缘层110的局部区中，第二水平导电层104可接触第二衬底101。在上述区中，第二水平导电层104可以弯曲，以覆盖第一水平导电层102或者水平绝缘层110的端部，并且可以延伸至第二衬底101上。
第一水平导电层102和第二水平导电层104可包括半导体材料，并且例如，第一水平导电层102和第二水平导电层104二者可包括多晶硅。在这种情况下，至少第一水平导电层102可为掺杂层，第二水平导电层104可为掺杂层或者包括从第一水平导电层102扩散的杂质的层。在示例实施例中，第二水平导电层104可由绝缘层替代。
水平绝缘层110可以设置在第二衬底101上，并且可以在第二区R2的至少一部分上与第一水平导电层102并排设置。如图4B所示，水平绝缘层110可包括在第二衬底101的第二区R2上按次序堆叠的第一水平绝缘层至第三水平绝缘层111、112和113。水平绝缘层110可为水平绝缘层110的一部分在制造工艺中被第一水平导电层102替代后留下的层。
水平绝缘层110可包括氧化硅、氮化硅、碳化硅或者氧氮化硅。第一水平绝缘层111和第三水平绝缘层113与第二水平绝缘层112可包括不同的绝缘材料。第一水平绝缘层111和第三水平绝缘层113可包括相同材料。例如，第一水平绝缘层111和第三水平绝缘层113可以由与层间绝缘层120和220的材料相同的材料形成，第二水平绝缘层112可以由与图5中的牺牲绝缘层128和228的材料相同的材料形成。
第一支承结构160和第二支承结构260可以设置为在第二区R2中穿过第二水平导电层104和水平绝缘层110。图4A和图4B中的示例实施例也可应用于其它示例实施例。
图5是示出根据示例实施例的半导体装置的剖视图，其示出了对应于图2的区。
参照图5，半导体装置100还可包括穿通绝缘区IR和穿过穿通绝缘区IR的穿通接触结构280t。
穿通绝缘区IR可包括：衬底绝缘层109，其为与第二衬底101与第二衬底101并排地设置在相同水平面的第一绝缘层；层间绝缘层120和220，其为第二绝缘层和第三绝缘层；以及牺牲绝缘层128和228，其分别且交替地堆叠在第二衬底101的上表面上。衬底绝缘层109、层间绝缘层120和220和牺牲绝缘层128和228可以由绝缘材料形成，并且可包括例如氧化硅、氮化硅或氧氮化硅。
穿通接触结构280t可以竖直地穿过整个穿通绝缘区IR，可以垂直于第二衬底101的上表面延伸，并且可以将存储器单元结构CELL电连接至外围电路结构PERI的电路装置20。例如，穿通接触结构280t可以将存储器单元结构CELL的栅电极130和230和/或沟道结构CH连接至外围电路结构PERI的电路装置20。穿通接触结构280t可以穿过栅电极130和230以及第二衬底101。穿通接触结构280t可以连接至上部中的上布线284。穿通接触结构280t可以连接至下部中的电路布线50。
图6是示出根据示例实施例的半导体装置的剖视图，其示出了对应于图2的区。
图7是示出根据示例实施例的半导体装置的一部分的放大剖视图，其示出了图6中的区“D”。
参照图6和图7，半导体装置200可与参照图1、图2和图3A至图3C描述的上述示例实施例相似地包括外围电路结构PERI和存储器单元结构CELL，并且第一支承结构160’和第二支承结构260’的结构可以部分地改变。
第一支承结构160’的至少一部分可以在Z方向上与第二支承结构260’的至少一部分重叠。第二支承结构260’可包括与第一支承结构160’接触的一部分。第二支承结构260’的下端可以设置在第一支承结构160’中。例如，第二支承结构260’的下端可以设置在比第一支承结构160’的下端的水平面更高的水平面处，并且可以设置在比第一支承结构160’的上端的水平面更低的水平面处。第一支承结构160’可具有第一高度H1(上端与下端之间的竖直长度)，第二支承结构260’可具有第二高度H2(上端与下端之间的竖直长度)。第一高度H1可以小于第二高度H2。
与上述示例实施例相比，第一支承结构160’可具有相对大的宽度，以稳定地支承第一层间绝缘层120的堆叠结构。例如，第一支承结构160’的最大宽度可以大于沟道结构CH的最大宽度。第一支承结构160’的上端可具有第一宽度W1，第二支承结构260’在穿过第一支承结构160’的上端的区中可具有小于第一宽度W1的第二宽度W2。通过将第一支承结构160’设置为在堆叠结构的结构稳定性由于第二支承结构260’的宽度朝着下部减小而弱化的区中具有相对大的宽度，可以确保堆叠结构的结构稳定性。
图8A和图8B是示出根据示例实施例的半导体装置的一部分的放大剖视图，其示出了对应于图7的区。
参照图8A，半导体装置200A可包括通过将第一支承结构160和第二支承结构260连接和一体化而形成的支承结构SP。可以通过以下步骤来形成支承结构SP：形成第一支承层；通过暴露第一支承层的上部的通孔去除第一支承层；以及在去除了第一支承层的区中和在通孔中填充绝缘材料。第一支承层可包括绝缘材料或者导电材料。
参照图8B，第一支承结构160d和第二支承结构260d可具有与沟道结构CH相同或相似的结构。例如，参照图3C或者图4A，可以在其中形成沟道结构CH的同一工艺中形成第一支承结构160d和第二支承结构260d，并且第一支承结构160d和第二支承结构260d可包括沟道层240d、沟道绝缘层250d、沟道焊盘255d和栅极电介质层245d。在这种情况下，沟道层240d可为伪沟道层。根据示例实施例，第一支承结构160d还可包括在下部中接触第二衬底101的外延层，并且可以穿过第二水平导电层104和水平绝缘层110，并且可接触第二衬底101。
图9是示出根据示例实施例的半导体装置的剖视图，其示出了对应于图2的区。
图10是示出根据示例实施例的半导体装置的一部分的放大剖视图，其示出了图9中的区“E”。
参照图9和图10，半导体装置300可与参照图1、图2和图3A至图3C描述的上述示例实施例相似地包括外围电路结构PERI和存储器单元结构CELL，并且可包括具有多个第一突起P1和多个第二突起P2的支承结构SP’而不是第一支承结构和第二支承结构。第一突起P1可设置在第一堆叠结构GS1中，并且可以在水平方向上朝着第一栅电极130的侧表面突出。第一突起P1可以在彼此竖直地邻近的第一层间绝缘层120之间在水平方向上延伸。第二突起P2可设置在第二堆叠结构GS2中，并且可以在水平方向上朝着第二栅电极230的侧表面突出。第二突起P2可以在彼此竖直地邻近的第二层间绝缘层220之间在水平方向上延伸。支承结构SP’的一部分可以仅包括第一突起P1。第一突起P1的端部和第二突起P2的端部在Z方向上可以对齐或可以不对齐。由于支承结构SP’包括第一突起P1和第二突起P2，因此可以固定第一层间绝缘层120的下堆叠结构和第二层间绝缘层220的上堆叠结构。
图11A至图11C是示出根据示例实施例的半导体装置的一部分的放大剖视图，其示出了对应于图10的区。
参照图11A，半导体装置300A还可包括设置在包括突起P1和P2的支承结构SP’之间的下支承结构160。下支承结构160可以对应于图2中的第一支承结构160。下支承结构160可具有第一高度h1(上端与下端之间的竖直长度)，并且支承结构SP’可具有第二高度h2(上端与下端之间的竖直长度)。第一高度h1可以小于第二高度h2。下支承结构160可以设置为穿过第一堆叠结构GS1，并且可以提高第一层间绝缘层120的下堆叠结构的结构稳定性。
参照图11B，在半导体装置300B中，图7中的第一支承结构160’可包括多个突起P1，第二支承结构260’可以与第一支承结构160”重叠，第二支承结构260’的下端可以设置在第一支承结构160”的上端与下端之间的水平面处。第二支承结构260’可包括与第一支承结构160”接触的一部分。第一支承结构160”可具有第一高度H1(上端与下端之间的竖直长度)，第二支承结构260’可具有第二高度H2(上端与下端之间的竖直长度)。第一高度H1可以小于第二高度H2。由于第一支承结构160”包括所述多个突起P1，第一层间绝缘层120的下堆叠结构的结构稳定性可以提高。
参照图11C，在半导体装置300C中，图7中的第二支承结构260’可包括多个突起P2，第二支承结构260”可以设置为与第一支承结构160’重叠，并且第二支承结构260”的下端可以设置在第一支承结构160’的上端与下端之间的水平面处。第一支承结构160’可具有第一高度H1(上端与下端之间的竖直长度)，第二支承结构260”可具有第二高度H2(上端与下端之间的竖直长度)。第一高度H1可以小于第二高度H2。第一支承结构160’可被配置为具有相对大的宽度，以提高第一层间绝缘层120的下堆叠结构的结构稳定性，第二支承结构260”可包括多个突起，从而第二层间绝缘层220的上堆叠结构的结构稳定性可以提高。
图12A至图12C是示出根据示例实施例的半导体装置的剖视图。
参照图12A，在半导体装置400A中，在上述参照图2的示例实施例中描述的包括第一支承结构160和第二支承结构260的存储器单元结构CELL以及外围电路结构PERI可以通过键合结构彼此键合。与半导体装置100的存储器单元结构CELL不同，图12A中的半导体装置400A的存储器单元结构CELL可以倒置设置，并且还可包括连接至上布线284的上键合结构150和155。外围电路结构PERI还可包括键合至上键合结构(或者第二键合结构)150和155并且连接至电路布线50的下键合结构(或者第一键合结构)140和145。
下键合结构140和145可包括连接至电路布线50的下键合穿通件140和连接至下键合穿通件140的下键合焊盘145。上键合结构150和155可包括连接至上布线284的上键合穿通件150和连接至上键合穿通件150的上键合焊盘155。例如，下键合结构140和145和上键合结构150和155可包括钨(W)、铝(Al)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。下键合焊盘145和上键合焊盘155可以用作用于将外围电路结构PERI键合至存储器单元结构CELL的键合层。另外，下键合焊盘145和上键合焊盘155可以在外围电路结构PERI与存储器单元结构CELL之间提供电连接路径。
参照图12B，在半导体装置400B中，存储器单元结构CELL可以类似于图12A中的半导体装置400A中的存储器单元结构CELL，并且可以对应于图6中的半导体装置200的存储器单元结构CELL。在示例实施例中，存储器单元结构CELL可以对应于图8A和图8B中的半导体装置的存储器单元结构CELL。
参照图12C，在半导体装置400C中，存储器单元结构CELL可以类似于图12A中的半导体装置400A中的存储器单元结构CELL，并且可以对应于图9中的半导体装置300的存储器单元结构CELL。在示例实施例中，存储器单元结构CELL可以对应于图11A至图11C中的半导体装置的存储器单元结构CELL。
图13A至图13F是示出制造根据示例实施例的半导体装置的方法的剖视图，其示出了对应于图2的区。
参照图13A，可在第一衬底11上形成包括电路装置20和电路布线结构的外围电路结构PERI，可以在外围电路结构PERI上方形成其中设置有存储器单元区的第二衬底，可以在第二衬底101上交替地堆叠第一牺牲绝缘层128和第一层间绝缘层120，并且可以形成穿过第一牺牲绝缘层128和第一层间绝缘层120的堆叠结构的竖直牺牲结构VS。
电路栅极电介质层22和电路栅电极25可以在第一衬底11上按次序形成。电路栅极电介质层22可以由氧化硅形成，并且电路栅电极25可以由多晶硅和金属硅化物层中的至少一者形成，但是其示例实施例不限于此。然后，可在电路栅极电介质层22和电路栅电极25的两个侧壁上形成间隔件层24和源极/漏极区30。在示例实施例中，间隔件层24可包括多个层。然后，可以通过执行离子注入工艺形成源极/漏极区30。
在下布线结构中，可以通过以下步骤形成电路接触插塞40：部分地形成外围区绝缘层90；通过蚀刻去除其一部分；以及在其中填充导电材料。可以通过沉积导电材料和图案化导电材料形成电路布线50。
外围区绝缘层90可以由多个绝缘层形成。在形成下布线结构的处理中可以形成外围区绝缘层90的一部分，并且外围区绝缘层90的其它部分可以形成在最上面的电路布线50上方，从而可以将外围区绝缘层90形成为覆盖电路装置20和下布线结构。
第二衬底101可形成在外围区绝缘层90上。第二衬底101的至少一部分可包括多晶硅层。第二衬底101可包括具有n型导电率的多晶硅层。第二衬底101可以形成为其大小小于或等于第一衬底11的大小。
在示例实施例中，第一牺牲绝缘层128可以通过后续工艺由第一栅电极130(见图2)部分地替代。第一牺牲绝缘层128可以由与第一层间绝缘层120的材料不同的材料形成，并且可以由在特定蚀刻条件下相对于第一层间绝缘层120具有蚀刻选择性的材料蚀刻形成。例如，第一层间绝缘层120可以由氧化硅形成，第一牺牲绝缘层128可以由选自硅、碳化硅和氮化硅的与第一层间绝缘层120的材料不同的材料形成。在示例实施例中，第一层间绝缘层120的至少一部分可具有与其它第一层间绝缘层的厚度不同的厚度。第一层间绝缘层120和第一牺牲绝缘层128的厚度和其层数可相对于示出的示例变化。还可以在最上面的第一牺牲绝缘层128上形成连接绝缘层125。连接绝缘层125可包括相对于第一牺牲绝缘层128具有蚀刻选择性的材料，例如与第一层间绝缘层120的材料相同的材料。
在第二衬底101的第二区R2中，可利用掩模层重复地执行针对第一牺牲绝缘层128的光刻工艺和蚀刻工艺，以将上部的第一牺牲绝缘层128构造为比下部的第一牺牲绝缘层128延伸得更少。因此，第一牺牲绝缘层128可具有台阶形式。
可以形成覆盖第一牺牲绝缘层128和第一层间绝缘层120的堆叠结构的上部的封盖绝缘层290的一部分。
可以形成穿过第一牺牲绝缘层128和第一层间绝缘层120的堆叠结构的下沟道孔，并且可以在下沟道孔中形成牺牲层，以形成竖直牺牲结构VS。牺牲层可包括诸如多晶硅或单晶硅的半导体材料，半导体材料可为未掺杂材料。
在该处理中，为了制造图4A和图4B中的半导体装置，可以形成包括第一水平绝缘层至第三水平绝缘层111、112和113的水平绝缘层110和第二水平导电层104。第二水平绝缘层112可以由相对于第一水平绝缘层111和第三水平绝缘层113具有蚀刻选择性的材料形成。例如，第一水平绝缘层111和第三水平绝缘层113可以由氧化硅形成，第二水平绝缘层112可以由氮化硅形成。第二水平导电层104可以由半导体材料形成。
在该处理中，可以在对应于图5中所述的穿通绝缘区IR的区中形成穿过第二衬底101的衬底绝缘层109。在形成衬底绝缘层109之后，可以利用化学机械抛光(CMP)工艺进一步执行平面化工艺。
参照图13B，可以形成穿过第一牺牲绝缘层128和第一层间绝缘层120的下堆叠结构的第一支承结构160。
可以通过以下步骤形成第一支承结构160：形成穿过第一牺牲绝缘层128和第一层间绝缘层120的堆叠结构的通孔；以及用绝缘材料填充通孔。第一支承结构160的上端可以与竖直牺牲结构VS的上端设置在相同水平面处，或者可以设置在高于竖直牺牲结构VS的上端的水平面的水平面处。可以在与形成竖直牺牲结构VS的处理分离的处理中形成第一支承结构160，但是其示例实施例不限于此。
参照图13C，可以在在第一牺牲绝缘层128和第一层间绝缘层120的下堆叠结构上交替地堆叠第二牺牲绝缘层228和第二层间绝缘层220，并且可以形成沟道结构CH。
可以通过后续工艺由第二栅电极230(见图2)部分地替代第二牺牲绝缘层228。第二牺牲绝缘层228可以由与第二层间绝缘层220的材料不同的材料形成，并且可以由在特定蚀刻条件下相对于第二层间绝缘层220具有蚀刻选择性的材料蚀刻形成。例如，第二层间绝缘层220可以由氧化硅形成，第二牺牲绝缘层228可以由氮化硅形成，第二牺牲绝缘层228可以由选自硅、碳化硅和氮化硅的与第二层间绝缘层220的材料不同的材料形成。在示例实施例中，第二层间绝缘层220的厚度可以不相同。第二层间绝缘层220和第二牺牲绝缘层228的厚度及其层数可以相对于示出的示例变化。
在第二衬底101的第二区R2中，可利用掩模层重复地执行针对第二牺牲绝缘层228的光刻工艺和蚀刻工艺，以将上部的第二牺牲绝缘层228构造为比下部的第二牺牲绝缘层228延伸得更少。因此，第二牺牲绝缘层228可具有台阶形式。
可以形成覆盖第二牺牲绝缘层228和第二层间绝缘层220的上堆叠结构的封盖绝缘层290的一部分。
在竖直牺牲结构VS上，可以各向异性地蚀刻上堆叠结构以形成上沟道孔，并且可以去除通过上沟道孔暴露的竖直牺牲结构VS。因此，可以形成其中下沟道孔连接至上沟道孔的沟道孔。
可以通过在沟道孔中形成外延层205、沟道层240、栅极电介质层245、沟道绝缘层250和沟道焊盘255来形成沟道结构CH。可以利用选择性外延生长(SEG)工艺形成外延层205。可以设置单个外延层205，或者可以设置多个外延层205。外延层205可包括掺有杂质或未掺有杂质的多晶硅、单晶硅、多晶锗或者单晶锗。栅极电介质层245可以形成为具有均匀的厚度。沟道层240可形成在沟道结构CH中的栅极电介质层245上。沟道绝缘层250可以形成为填充沟道结构CH，并且可以被配置为绝缘材料。然而，在示例实施例中，沟道层240之间的空间可以填充有导电材料而非沟道绝缘层250。沟道焊盘255可以由导电材料(例如多晶硅)形成。
参照图13D，可以形成穿过第一牺牲绝缘层128和第一层间绝缘层120的下堆叠结构以及第二牺牲绝缘层228和第二层间绝缘层220的上堆叠结构的第二支承结构260。
可以通过以下步骤形成第二支承结构260：形成穿过第一牺牲绝缘层128和第一层间绝缘层120的下堆叠结构和第二牺牲绝缘层228和第二层间绝缘层220的上堆叠结构的通孔；以及将绝缘材料填充在通孔中。第二支承结构260的上端可以设置在与沟道结构CH的上端的水平面相同的水平面处，或者可以设置在高于沟道结构CH的上端的水平面的水平面处。可以在与形成沟道结构CH的处理分离的处理中形成第二支承结构260，但是其示例实施例不限于此。
参照图13E，可以形成穿过第一牺牲绝缘层128和第一层间绝缘层120的下堆叠结构以及第二牺牲绝缘层228和第二层间绝缘层220的上堆叠结构的开口，并且可以通过开口去除第一牺牲绝缘层128和第二牺牲绝缘层228。
开口可以形成在对应于分离结构MS(见图1)的区中，并且可以形成为具有在X方向上延伸的沟槽形状。可以相对于第一层间绝缘层120和第二层间绝缘层220例如利用各向同性蚀刻选择性地去除第一牺牲绝缘层128和第二牺牲绝缘层228。因此，可以在第一层间绝缘层120之间和在第二层间绝缘层220之间部分地暴露沟道结构CH的侧壁。可以通过去除第一牺牲绝缘层128和第二牺牲绝缘层228来形成水平开口OP1和OP2。
随着第一牺牲绝缘层128和第二牺牲绝缘层228被去除，第一层间绝缘层120的下堆叠结构和第二层间绝缘层220的上堆叠结构可能塌陷或可能倾斜，从而其结构稳定性可能变弱。第一支承结构160和第二支承结构260可以在第二区R2中支承第一层间绝缘层120的下堆叠结构和第二层间绝缘层220的上堆叠结构。随着堆叠结构的层的数量增加，第二支承结构260可具有倾斜的表面，并且彼此邻近的第二支承结构260之间的距离可以向下增大，从而下堆叠结构的结构稳定性会变弱。在示例实施例中，通过在结构稳定性弱的区中额外设置第一支承结构160，可以确保下堆叠结构的稳定性。
在该处理中，在去除第一牺牲绝缘层128和第二牺牲绝缘层228之前，在第一区R1上，水平绝缘层110的一部分和栅极电介质层245的一部分可通过开口由第一水平导电层102替代。在第二区R2上的水平绝缘层110可以保留。因此，可以制造图4A和图4B中的半导体装置。
参照图13F，可以在去除了第一牺牲绝缘层128和第二牺牲绝缘层228的区中形成第一栅电极130和第二栅电极230，并且可以形成连接至第一栅电极130和第二栅电极230的接触结构280。
可以通过在去除了第一牺牲绝缘层128和第二牺牲绝缘层228的区中填充导电材料来形成第一栅电极130和第二栅电极230。第一栅电极130和第二栅电极230可包括金属、多晶硅或者金属硅化物材料。在示例实施例中，在形成第一栅电极130和第二栅电极230之前，当具有在第二衬底101上沿着栅极电介质层245的第一栅电极130和第二栅电极230水平地延伸的区时，可以优先形成该区。
可以通过在开口中填充绝缘材料来形成分离结构MS。
然后，可以形成穿过封盖绝缘层290的接触孔，并且通过将导电材料沉积在接触孔中，可以形成接触结构280。
然后，通过形成上接触结构282和上布线284，可以制造图2中的半导体装置100。
图14A至图14D是示出制造根据示例实施例的半导体装置的方法的剖视图，其示出了对应于图6的区。
参照图14A，与上述参照图13A至图13C所述的示例实施例相似，可在外围电路结构PERI上形成包括第一牺牲绝缘层128和第一层间绝缘层120的下堆叠结构，可形成第一支承结构160’，可以形成包括第二牺牲绝缘层228和第二层间绝缘层220的上堆叠结构以及沟道结构CH。与图13C中的示例不同，第一支承结构160’可形成为具有相对大的宽度，并且可以形成在与稍后形成的第二支承结构260’重叠的位置。
参照图14B，可形成穿过第二牺牲绝缘层228和第二层间绝缘层220的上堆叠结构和从上部穿过第一支承结构160’的一部分的第二支承结构260’。可形成穿过第二牺牲绝缘层228和第二层间绝缘层220的上堆叠结构的通孔，然后，通过在通孔中填充绝缘材料，可形成第二支承结构260’。在这种情况下，通孔可以穿过第一支承结构160’的一部分，并且其下端可以设置在第一支承结构160’的上端与下端之间的水平面处。
参照图14C，可形成穿过第一牺牲绝缘层128和第一层间绝缘层120的下堆叠结构和第二牺牲绝缘层228和第二层间绝缘层120的上堆叠结构的开口，并且可以通过开口去除第一牺牲绝缘层128和第二牺牲绝缘层228。该处理可以与参照图13E描述的半导体装置的制造工艺相同。
即使在示例实施例中，通过在结构稳定性弱的区中额外设置相对大的宽度的第一支承结构160’，也可以确保堆叠结构的稳定性。
参照图14D，可以在去除了第一牺牲绝缘层128和第二牺牲绝缘层228的区中形成第一栅电极130和第二栅电极230，并且可形成连接至栅电极130和230的接触结构280。该处理可以与参照图13F描述的半导体装置的制造工艺相同。
然后，可以通过形成分离结构MS、接触结构280、上接触结构282和上布线284来制造图6中的半导体装置200。
图15A至图15F是示出制造根据示例实施例的半导体装置的方法的剖视图，其示出了对应于图9的区。
参照图15A，与参照图13A至图13C所述的示例实施例相似，可在外围电路结构PERI上形成包括第一牺牲绝缘层128和第一层间绝缘层120的下堆叠结构和包括第二牺牲绝缘层228和第二层间绝缘层220的上堆叠结构，并且可形成沟道结构CH。与图13C中的示例不同的是，可以不执行形成第一支承结构160的处理。
参照图15B，可形成穿过包括第一牺牲绝缘层128和第一层间绝缘层120的下堆叠结构、包括第二牺牲绝缘层228和第二层间绝缘层220的上堆叠结构、以及封盖绝缘层290的通孔TH。
通孔TH的下端可以部分地凹进至第二衬底101中。由于高的长宽比，通孔TH可具有其宽度可向下减小的倾斜侧表面。
参照图15C，可以通过经通孔TH部分地去除第一牺牲绝缘层128和第二牺牲绝缘层228来形成水平凹进区RS。
可以利用例如各向同性蚀刻，相对于第一层间绝缘层和第二层间绝缘层220选择性地去除第一牺牲绝缘层128和第二牺牲绝缘层228的仅一部分。因此，可形成彼此邻近的延伸至在第一层间绝缘层120之间和第二层间绝缘层220之间的区的水平凹进区RS。
参照图15D，可以通过在通孔TH和水平凹进区RS中填充绝缘材料来形成包括多个突起P1和P2的支承结构SP’。
支承结构SP’可包括：多个第一突起P1，其接触第一牺牲绝缘层128的侧壁，并且延伸至彼此竖直地邻近的第一层间绝缘层120之间的区；以及多个第二突起P2，其接触第二牺牲绝缘层228的侧壁，并且延伸至彼此竖直地邻近的第二层间绝缘层220之间的区。
参照图15E，可形成穿过第一牺牲绝缘层128和第一层间绝缘层120的下堆叠结构和第二牺牲绝缘层228和第二层间绝缘层220的上堆叠结构的开口，并且可以通过开口去除第一牺牲绝缘层128和第二牺牲绝缘层228。该处理可以与参照图13E描述的半导体装置的制造工艺相同。
即使在示例实施例中，通过在结构稳定性弱的区中设置包括所述多个突起P1和P2的支承结构SP’，也可以确保堆叠结构的稳定性。
参照图15F，可以在去除了第一牺牲绝缘层128和第二牺牲绝缘层228的区中形成第一栅电极130和第二栅电极230，并且可形成连接至第一栅电极130和第二栅电极230的接触结构280。该处理可以与参照图13F描述的半导体装置的制造工艺相同。
然后，可形成分离结构MS、接触结构280、上接触结构282和上布线284，从而制造图9中的半导体装置300。
图16是示出包括根据示例实施例的半导体装置的数据存储系统的图。
参照图16，数据存储系统1000可包括半导体装置1100和电连接至半导体装置1100的控制器1200。可以通过包括一个或多个半导体装置1100的存储装置或者包括存储装置的电子装置来实现数据存储系统1000。例如，数据存储系统1000可以通过包括一个或多个半导体装置1100的固态驱动装置(SSD)、通用串行总线(USB)、计算系统、医疗装置或者通信装置来实现。
半导体装置1100可以实施为非易失性存储器装置，并且可以实施为参照图1、图2、图3A至图3C、图4A、图4B、图5至图7、图8A、图8B、图9、图10、图11A至图11C和图12A至图12C的上述示例实施例中描述的例如NAND闪速存储器装置。半导体装置1100可包括第一结构1100F和第一结构1100F上的第二结构1100S。例如，第一结构1100F和第二结构1100S可以对应于上述示例实施例中描述的存储器单元结构CELL和外围电路结构PERI。在示例实施例中，第一结构1100F可设置为邻近于第二结构1100S。第一结构1100F可以实施为包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以实施为存储器单元结构，其包括位线BL、共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及位线BL与共源极线CSL之间的存储器单元串CSTR。
在第二结构1100S中，存储器单元串CSTR中的每一个可包括邻近于共源极线CSL的下晶体管LT1和LT2、邻近于位线BL的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。下晶体管LT1和LT2的数量和上晶体管UT1和UT2的数量在示例实施例中可变化。
在示例实施例中，上晶体管UT1和UT2可包括串选择晶体管，下晶体管LT1和LT2可包括地选择晶体管。下栅极线LL1和LL2可以分别被配置为下晶体管LT1和LT2的栅电极。字线WL可以被配置为存储器单元晶体管MCT的栅电极，上栅极线UL1和UL2可以分别被配置为上晶体管UT1和UT2的栅电极。
在示例实施例中，下晶体管LT1和LT2可包括彼此串联的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可包括彼此串联的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于利用GIDL现象擦除存储在存储器单元晶体管MCT中的数据的擦除操作。
共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F延伸至第二结构1100S的第一连接线1115电连接至解码器电路1110。位线BL可以通过从第一结构1100F延伸至第二结构1100S的第二连接线1125电连接至页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可对所述多个存储器单元晶体管MCT中的至少一个选择的存储器单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以被逻辑电路1130控制。半导体装置1100可以通过电连接至逻辑电路1130的输入和输出焊盘1101与控制器1200通信。输入和输出焊盘1101可以通过从第一结构1100F延伸至第二结构1100S的输入和输出连接布线1135电连接至逻辑电路1130。
控制器1200可包括处理器1210、NAND控制器1220和主机接口1230。在示例实施例中，数据存储系统1000可包括多个半导体装置1100，在这种情况下，控制器1200可以控制所述多个半导体装置1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定固件操作，并且可以通过控制NAND控制器1220来访问半导体装置1100。NAND控制器1220可包括用于处理与半导体装置1100的通信的NAND接口(I/F)1221。通过NAND接口1221，可以发送用于控制半导体装置1100的控制命令、要写入半导体装置1100的存储器单元晶体管MCT中的数据和要从存储器单元晶体管MCT读取的数据。主机接口1230可以提供数据存储系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令控制半导体装置1100。
图17是示出包括根据示例实施例的半导体装置的数据存储系统的立体图。
参照图17，示例实施例中的数据存储系统2000可包括主衬底2001、安装在主衬底2001上的控制器2002、一个或多个半导体封装件2003和DRAM 2004。半导体封装件2003和DRAM 2004可以通过形成在主衬底2001上的布线图案2005连接至控制器2002。
主衬底2001可包括连接器2006，其包括耦接至外部主机的多个引脚。连接器2006中的所述多个引脚的数量和排列可以根据数据存储系统2000与外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可以根据诸如通用串行总线(USB)、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)、通用闪存的M-Phy(UFS)等的接口之一与外部主机通信。在示例实施例中，数据存储系统2000可以通过经由连接器2006从外部主机供应的电力来操作。数据存储系统2000还可包括用于分布从外部主机供应至控制器2002和半导体封装件2003的电力的电源管理集成电路(PMIC)。
控制器2002可以将数据写至半导体封装件2003中，或者可以从半导体封装件2003读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM 2004可以实施为用于减小半导体封装件2003、数据存储空间和外部主机之间的速度差的缓冲器存储器。数据存储系统2000中包括的DRAM 2004也可以作为高速缓冲存储器操作，并且可以在半导体封装件2003的控制操作中提供用于暂时存储数据的空间。当在数据存储系统2000中包括DRAM 2004时，除用于控制半导体封装件2003的NAND控制器之外，控制器2002还可包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以被配置为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可包括：封装件衬底2100；封装件衬底2100上的半导体芯片2200和设置在半导体芯片2200中的每一个的下表面上的粘合剂层2300；将半导体芯片2200电连接至封装件衬底2100的连接结构2400；以及模制层2500，其覆盖封装件衬底2100上的半导体芯片2200和连接结构2400。
封装件衬底2100可以被配置为包括封装件上焊盘2130的印刷电路板。每个半导体芯片2200可包括输入和输出焊盘2210。输入和输出焊盘2210可以对应于图16中的输入和输出焊盘1101。半导体芯片2200中的每一个可包括栅极堆叠结构3210和沟道结构3220。半导体芯片2200中的每一个可包括参照图1、图2、图3A至图3C、图4A、图4B、图5至图7、图8A、图8B、图9、图10、图11A至图11C和图12A至图12C的上述示例实施例中描述的半导体装置。
在示例实施例中，连接结构2400可以被配置为将输入和输出焊盘2210电连接至封装件上焊盘2130的键合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可以通过键合线方法彼此电连接，并且可以电连接至封装件衬底2100的封装件上焊盘2130。在示例实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可以通过包括衬底穿通件(例如，硅穿通件(TSV))的连接结构而不是键合线类型的连接结构2400彼此电连接。
在示例实施例中，控制器2002和半导体芯片2200可被包括在单个封装件中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主衬底2001分离的中间衬底上，控制器2002可以通过形成在中间衬底上的布线连接至半导体芯片2200。
图18和图19是示出根据示例实施例的沿着图17中的线II-II’截取的半导体封装件的剖视图，其各自示出了图17中的半导体封装件2003的示例实施例。
参照图18，在半导体封装件2003中，封装件衬底2100可以被配置为印刷电路板。封装件衬底2100可包括：封装件衬底主体部分2120；封装件上焊盘2130(见图17)，其设置在封装件衬底主体部分2120的上表面上；下焊盘2125，其设置在封装件衬底主体部分2120的下表面上，或者通过封装件衬底主体部分2120的下表面暴露；以及内部布线2135，其将封装件上焊盘2130电连接至封装件衬底主体部分2120中的下焊盘2125。封装件上焊盘2130可以电连接至连接结构2400。下焊盘2125可以通过导电连接部分2800连接至如图17所示数据存储系统2000的主衬底2001的布线图案2005。
半导体芯片2200中的每一个可包括半导体衬底3010、以及在半导体衬底3010上按次序堆叠的第一结构3100和第二结构3200。例如，第一结构3100和第二结构3200可以对应于在上述示例实施例中描述的存储器单元结构CELL和外围电路结构PERI。第一结构3100可具有包括外围布线3110的外围电路区。第二结构3200可包括共源极线3205、共源极线3205上的栅极堆叠结构3210、穿过栅极堆叠结构3210的沟道结构3220、电连接至沟道结构3220的位线3240和电连接至栅极堆叠结构3210的字线WL(见图16)的栅极接触插塞或者栅极连接布线3235。如参照图1、图2和图3A至图3C的上述示例实施例中所述，半导体芯片2200中的每一个可包括穿过第一堆叠结构GS1的第一支承结构160和高度大于第一支承结构160的高度的第二支承结构260，其中第一支承结构160介于它们之间，如放大图中所示。在另一示例中，如参照图6的示例实施例所述，半导体芯片2200中的每一个可包括设置在彼此重叠的位置的第一支承结构160和第二支承结构260，并且如参照图9的示例实施例中的描述，半导体芯片2200中的每一个可具有包括突起P1和P2的支承结构SP。例如，半导体芯片2200中的每一个的半导体装置100A可包括参照图1、图2、图3A至图3C、图4A、图4B、图5至图7、图8A、图8B、图9、图10、图11A至图11C的上述示例实施例中描述的半导体装置。
半导体芯片2200中的每一个可包括电连接至第一结构3100的外围布线3110并且延伸至第二结构3200中的穿通布线3245。穿通布线3245可以设置在栅极堆叠结构3210的外侧上，并且还可设置为穿过栅极堆叠结构3210。半导体芯片2200中的每一个还可包括电连接至第一结构3100的外围布线3110的输入和输出焊盘2210(见图16)。
参照图19，在半导体封装件2003A中，半导体芯片2200b中的每一个可包括半导体衬底4010、半导体衬底4010上的第一结构4100和通过晶圆键合方法键合至第一结构4100的第二结构4200。
第一结构4100可包括外围电路区，其包括外围布线4110和第一键合结构4150。第二结构4200可包括共源极线4205、共源极线4205与第一结构4100之间的栅极堆叠结构4210、穿过栅极堆叠结构4210的存储器沟道结构4220、和分别电连接至存储器沟道结构4220和栅极堆叠结构4210的字线WL(见图16)的第二键合结构4250。例如，第二键合结构4250可以通过电连接至存储器沟道结构4220的位线4240和电连接至字线WL(见图16)的栅极接触插塞或栅极连接布线4235分别电连接至存储器沟道结构4220和字线WL(见图16)。第一结构4100的第一键合结构4150和第二结构4200的第二键合结构4250可以彼此接触并且可以键合至彼此。第一键合结构4150和第二键合结构4250的键合的部分可以由例如铜(Cu)形成。
如放大图中所示，半导体芯片2200b中的每一个的半导体装置400还可包括第一支承结构160和第二支承结构260。在另一示例中，半导体芯片2200b中的每一个可包括图12B和图12C中的半导体装置。在另一示例中，半导体芯片2200b中的每一个可包括其中图1、图2、图3A至图3C、图4A、图4B、图5至图7、图8A、图8B、图9、图10、图11A至图11C中的示例实施例应用于图12A至图12C中的示例实施例的半导体装置。半导体芯片2200b中的每一个还可包括电连接至第一结构4100的外围布线4110的输入和输出焊盘2210(图16中)。
图18中的半导体芯片2200和图19中的半导体芯片2200b可以通过按照键合线形式配置的图16中的连接结构2400彼此电连接。然而，在示例实施例中，单个半导体封装件中的半导体芯片(诸如图18中的半导体芯片2200和图19中的半导体芯片2200b)可以通过包括衬底穿通件(例如，硅穿通件(TSV))的连接结构彼此电连接。
根据上述示例实施例，通过提高包括支承堆叠结构的支承结构的堆叠结构的结构稳定性，可以提供可靠性提高的半导体装置和包括该半导体装置的数据存储系统。
虽然已在上文中示出和描述了示例实施例，但本领域技术人员应该清楚，可以在不偏离所附权利要求限定的本公开的范围的情况下进行修改和改变。

Claims (20)

1.一种半导体装置，包括：
第一栅电极，其在衬底的第一区上在第一方向上堆叠并且彼此间隔开，并且在所述衬底的第二区上在垂直于所述第一方向的第二方向上按照台阶形式延伸；
第二栅电极，其设置在所述第一栅电极上，在所述第一区上在所述第一方向上堆叠并且彼此间隔开，并且在所述第二区上在所述第二方向上按照台阶形式延伸；
沟道结构，其穿过所述第一栅电极和所述第二栅电极，在所述第一方向上延伸，并且包括沟道层；
第一支承结构，其在所述第二区上穿过所述第一栅电极，在所述第一方向上延伸，并且具有设置在比所述第二栅电极中的最下面的第二栅电极的水平面更低的水平面处的上端；
第二支承结构，其在所述第二区上穿过所述第一栅电极和所述第二栅电极中的至少一个，在所述第一方向上延伸，并且具有设置在比所述第二栅电极中的最上面的第二栅电极的水平面更高的水平面处的上端；以及
接触结构，其分别接触具有台阶形式的所述第一栅电极和所述第二栅电极的上表面。
2.根据权利要求1所述的半导体装置，其中，所述第一支承结构的下端与所述第一支承结构的所述上端之间的第一竖直长度小于所述第二支承结构的下端与所述第二支承结构的所述上端之间的第二竖直长度。
3.根据权利要求1所述的半导体装置，其中，所述第一支承结构和所述第二支承结构中的每一个包括倾斜侧表面。
4.根据权利要求1所述的半导体装置，其中，所述第一支承结构和所述第二支承结构中的每一个由绝缘材料形成。
5.根据权利要求1所述的半导体装置，
其中，所述衬底包括硅层，并且
其中，所述第一支承结构的下端与所述硅层接触。
6.根据权利要求5所述的半导体装置，其中，所述第二支承结构的下端与所述硅层接触。
7.根据权利要求6所述的半导体装置，其中，所述第一支承结构和所述第二支承结构在所述第二方向上彼此间隔开。
8.根据权利要求1所述的半导体装置，
其中，所述第二支承结构包括与所述第一支承结构接触的一部分，
其中，所述第二支承结构的下端设置在比所述第一支承结构的下端的水平面更高并且比所述第一支承结构的所述上端的水平面更低的水平面处。
9.根据权利要求8所述的半导体装置，其中，所述第二支承结构的至少一部分在所述第一方向上与所述第一支承结构的至少一部分重叠。
10.根据权利要求9所述的半导体装置，
其中，所述第一支承结构的所述上端具有第一宽度，并且
其中，所述第二支承结构在穿过所述第一支承结构的所述上端的区中具有小于所述第一宽度的第二宽度。
11.根据权利要求1所述的半导体装置，其中，所述第一支承结构和所述第二支承结构中的每一个分别包括设置在所述第二区上的多个第三支承结构和多个第四支承结构，并且
其中，所述接触结构中的至少一个在所述第一方向上与所述第一支承结构中的至少一个重叠。
12.根据权利要求11所述的半导体装置，其中，所述接触结构中的另一个在所述第一方向上不与所述第一支承结构重叠。
13.根据权利要求1所述的半导体装置，还包括：
外围电路结构，其包括设置在所述衬底上方或下方的底部衬底、所述底部衬底上的电路装置和电连接至所述电路装置的电路布线。
14.根据权利要求13所述的半导体装置，还包括：
穿通接触结构，其穿过所述第一栅电极和所述第二栅电极以及所述衬底，在所述第一方向上延伸，并且通过所述电路布线电连接至所述电路装置。
15.根据权利要求13所述的半导体装置，还包括：
第一键合焊盘，其分别电连接至所述沟道结构的上端和所述接触结构的上端；以及
第二键合焊盘，其电连接至所述电路布线并且键合至所述第一键合焊盘。
16.一种半导体装置，包括：
衬底；
第一栅电极，其设置在所述衬底上，在竖直方向上堆叠并且彼此间隔开，并且在水平方向上按照台阶形式延伸；
第二栅电极，其设置在所述第一栅电极上，在所述竖直方向上堆叠并且彼此间隔开，并且在所述水平方向上按照台阶形式延伸；
沟道结构，其穿过所述第一栅电极和所述第二栅电极，在所述竖直方向上延伸，并且包括沟道层；
第一支承结构，其穿过所述第一栅电极和所述第二栅电极中的至少一个，在所述竖直方向上延伸，并且具有接触所述衬底的下端；以及
接触结构，其分别连接至具有台阶形式的所述第一栅电极和所述第二栅电极的上表面，
其中，在所述第一支承结构中，穿过所述第一栅电极的所述第一支承结构中的每一个包括朝着所述第一栅电极的侧表面突出的多个第一突起。
17.根据权利要求16所述的半导体装置，还包括：
第一层间绝缘层，其设置在所述第一栅电极之间，并且在所述竖直方向上堆叠并且彼此间隔开，
其中，所述多个第一突起在彼此竖直地邻近的所述第一层间绝缘层之间在所述水平方向上延伸。
18.根据权利要求17所述的半导体装置，
其中，在所述第一支承结构中，穿过所述第二栅电极的所述第一支承结构中的每一个还包括朝着所述第二栅电极的侧表面突出的多个第二突起，
其中，所述半导体装置还包括设置在所述第二栅电极之间并且在所述竖直方向上堆叠并且彼此间隔开的第二层间绝缘层，并且
其中，所述多个第二突起在彼此竖直地邻近的所述第二层间绝缘层之间在所述水平方向上延伸。
19.根据权利要求17所述的半导体装置，还包括：
第二支承结构，其设置在所述第一支承结构的所述第一突起之间并且在所述竖直方向上延伸。
20.一种数据存储系统，包括：
半导体存储装置，其包括：
外围电路结构，其包括第一衬底和设置在所述第一衬底上的电路装置；
第二衬底，其设置在所述外围电路结构上；
存储器单元结构，其设置在所述第二衬底上；以及
输入和输出焊盘，其电连接至所述电路装置，
其中，所述存储器单元结构包括：
第一栅电极，其设置在所述第二衬底上，在第一方向上堆叠并且彼此间隔开，并且在垂直于所述第一方向的第二方向上按照台阶形式延伸；
第二栅电极，其设置在所述第一栅电极上，在所述第一方向上堆叠并且彼此间隔开，并且在所述第二方向上按照台阶形式延伸；
沟道结构，其穿过所述第一栅电极和所述第二栅电极，在所述第一方向上延伸，并且分别包括沟道层；
第一支承结构，其穿过所述第一栅电极，并且在所述第一方向上具有第一高度；
第二支承结构，其穿过所述第一栅电极和所述第二栅电极中的至少一个，并且在所述第一方向上具有大于所述第一高度的第二高度；以及
接触结构，其分别接触具有台阶形式的所述第一栅电极和所述第二栅电极的上表面；以及
控制器，其通过所述输入和输出焊盘电连接至所述半导体存储装置并且控制所述半导体存储装置。
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