TWI582962B - Semiconductor memory device and manufacturing method thereof - Google Patents

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TWI582962B
TWI582962B TW104126425A TW104126425A TWI582962B TW I582962 B TWI582962 B TW I582962B TW 104126425 A TW104126425 A TW 104126425A TW 104126425 A TW104126425 A TW 104126425A TW I582962 B TWI582962 B TW I582962B
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Tatsuya Kato
Fumitaka Arai
Satoshi Nagashima
Katsuyuki Sekine
Yuta Watanabe
Keisuke Kikutani
Atsushi Murakoshi
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Toshiba Kk
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Description

半導體記憶裝置及其製造方法
後述之實施形態係大致關於半導體記憶裝置及其製造方法。
先前以來，NAND快閃記憶體藉由平面構造之微細化而增加記憶單元之積體度，降低位元成本。近年，為了進一步提高記憶單元之積體度，提出於上下方向上積層記憶單元之技術。然而，即使於此種之積層型之半導體記憶裝置中，平面構造亦較佳儘可能高積體化。
本發明之實施形態係提供一種積體度較高之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置包含：複數條第1配線，其於第1方向上延伸，且沿相對上述第1方向交叉之第2方向排列；複數根半導體支柱，其等於上述第1配線間之各者中，沿上述第1方向排列為一行，且於相對上述第1方向及上述第2方向交叉之第3方向上延伸；第1電極，其配置於上述半導體支柱與上述第1配線之間；第1絕緣膜，其配置於上述第1電極與上述第1配線之間；及第1絕緣構件，其配置於上述第1方向上之上述半導體支柱間，且於上述第3方向上延伸；且於上述第1絕緣構件與上述第1配線之間，未配置上述第1絕緣膜。
1‧‧‧半導體記憶裝置
2‧‧‧半導體記憶裝置
3‧‧‧半導體記憶裝置
10‧‧‧矽基板
20‧‧‧積層體
21‧‧‧下部選擇閘極配線層
21a‧‧‧下部選擇閘極線
21b‧‧‧連結部
22‧‧‧字元線配線層
22a‧‧‧字元線
22b‧‧‧連結部
23‧‧‧上部選擇閘極配線層
23a‧‧‧上部選擇閘極線
24‧‧‧主體部
25‧‧‧障壁金屬層
26‧‧‧矽支柱
27‧‧‧位元線插塞
28‧‧‧位元線
29‧‧‧浮閘電極
29a‧‧‧浮閘電極
30‧‧‧層間絕緣膜
31‧‧‧層間絕緣膜
32‧‧‧絕緣構件
33‧‧‧絕緣構件
36‧‧‧穿隧絕緣膜
37‧‧‧區塊絕緣膜
37a‧‧‧高介電係數層
37b‧‧‧氧化矽層
37c‧‧‧高介電係數層
41‧‧‧接觸件
42‧‧‧中間配線
43‧‧‧通孔
44‧‧‧上層配線
45‧‧‧接觸件
46‧‧‧中間配線
47‧‧‧通孔
48‧‧‧上層配線
51‧‧‧犧牲膜
57‧‧‧凹部
59‧‧‧外覆氧化膜
60‧‧‧孔洞
61‧‧‧接觸件
62‧‧‧中間配線
63‧‧‧引出配線
65‧‧‧支柱
67‧‧‧接觸件
68‧‧‧共通源極線
A-A'‧‧‧線
B-B'‧‧‧線
C-C'‧‧‧線
D-D'‧‧‧線
E-E'‧‧‧線
IB‧‧‧邊界線
MH‧‧‧記憶體孔
MT‧‧‧記憶體溝渠
Rc‧‧‧周邊電路區域
Rd‧‧‧配線引出區域
Rm‧‧‧記憶體區域
SH‧‧‧貫通孔
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係顯示第1實施形態之半導體記憶裝置之俯視圖。
圖2係圖1之A-A'線之剖視圖。
圖3係圖1之B-B'線之剖視圖。
圖4A及圖4B係顯示第1實施形態之半導體記憶裝置之剖視圖。
圖5A~圖13B係顯示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖14係顯示第2實施形態之半導體記憶裝置之俯視圖。
圖15係圖14之E-E'線之剖視圖。
圖16係顯示第3實施形態之半導體記憶裝置之俯視圖。
以下，參照圖式，對本發明之實施形態進行說明。
(第1實施形態)
首先，對第1實施形態進行說明。
圖1係顯示本實施形態之半導體記憶裝置之俯視圖。
圖2係圖1之A-A'線之剖視圖。
圖3係圖1之B-B'線之剖視圖。
圖4A及圖4B係顯示本實施形態之半導體記憶裝置之剖視圖，圖4B顯示圖4A之C-C'線之剖面，圖4A顯示圖4B之D-D'線之剖面。
另，於圖1~圖3中，為了便於圖示，對複數設置之構件，僅顯示其等之一部分，並省略其餘。例如，於圖1中，於圖之上部中，於最上面顯示上層之構成物(例如、上層配線44及48)，於圖之中部中，省略上層之構成物而於最上面顯示中層之構成物(例如、中間配線42及46)，於圖示之下部中，省略上層及中層之構成物而於最上面顯示下層之構成物(例如、積層體20)。又，自上方可看到之構成物以實線顯示，以虛線顯示隱藏於該構成物之1階下之構成物，且省略較其等更下方之構成物。對後述之圖14及圖15亦相同。
首先，對本實施形態之半導體記憶裝置之概略性構成進行說明。
如圖1~圖3所示，於本實施形態之半導體記憶裝置1中，設置有矽基板10。
以下，為了便於說明，於本說明書中，採用XYZ正交座標系。將相對矽基板10之上表面平行、且相互正交之2方向設為「X方向」及「Y方向」，將相對上表面垂直之方向設為「Z方向」。
於半導體記憶裝置1中，設定有記憶體區域Rm、配線引出區域Rd及周邊電路區域Rc。於記憶體區域Rm中，三維地配置有多數個記憶單元。另，於圖1中，記憶體區域Rm係省略圖示。配線引出區域Rd配置於記憶體區域Rm之X方向兩側。周邊電路區域Rc配置於記憶體區域Rm及配線引出區域Rd之周圍。於周邊電路區域Rc，形成有周邊電路，且藉由對記憶單元輸入輸出信號，而使記憶單元動作。配線引出區域Rd係用於將於X方向上延伸之各配線自記憶體區域Rm引出，並連接於周邊電路之區域。
又，記憶體區域Rm及配線引出區域Rd劃分為沿Y方向排列之複數個區塊。於圖1中，以兩點鏈線顯示區塊間之邊界線IB。於後述之圖14中亦相同。
於矽基板10上，包含積層體20，其係介隔層間絕緣膜31相互隔離地積層例如1層下部選擇閘極配線層21，複數層字元線配線層22，及1層以上、例如2層上部選擇閘極配線層23而成。於記憶體區域Rm中，配置有積層體20之全部層。於配線引出區域Rd中，積層體20之形狀為階梯狀，越下階越向外側引出。即，於下部選擇閘極配線層21之X方向兩端部之正上區域，未配置字元線配線層22及上部選擇閘極配線層23，於某一字元線配線層22之X方向兩端部之正上區域，未配置較其更上階之字元線配線層22及上部選擇閘極配線層23，且於最上階之字元線配線層22之X方向兩端部之正上區域，未配置上部選擇閘極配線層23。
於積層體20，形成有複數條於X方向上延伸之線狀之記憶體溝渠MT。記憶體溝渠MT於Z方向上貫通積層體20，而到達至矽基板10。又，記憶體溝渠MT亦於X方向上貫通積層體20。因此，記憶體溝渠MT分斷上部選擇閘極配線層23、字元線配線層22及下部選擇閘極配線層21。
上部選擇閘極配線層23之被相鄰之記憶體溝渠MT所夾持之部分成為於X方向上延伸之上部選擇閘極線23a。關於字元線配線層22及下部選擇閘極配線層21亦相同，被記憶體溝渠MT所夾持之部分分別成為字元線22a及下部選擇閘極線21a。
於各記憶體溝渠MT內，複數根矽支柱26沿X方向排列為一行。因此，於矽支柱26之Y方向兩側，配置有下部選擇閘極線21a、字元線22a及上部選擇閘極線23a。各矽支柱26之形狀為例如於Z方向上延伸之四角柱形。矽支柱26之下端連接於矽基板10。於記憶體溝渠MT內之矽支柱26之間，設置有包含例如氧化矽之絕緣構件32。
又，於各記憶體溝渠MT內，於X方向上斷續地形成有於Z方向上延伸之貫通孔SH。例如，針對10根之矽支柱26各者，形成有1處貫通孔SH。貫通孔SH於Z方向上貫通積層體20，而到達至矽基板10。於貫通孔SH內，埋入有包含例如氧化矽之絕緣構件33。
其次，對記憶體區域Rm進行說明。
於矽支柱26上，設置有位元線插塞27，且於其等之上，設置有於Y方向上延伸之複數條位元線28。各矽支柱26經由位元線插塞27連接於位元線28。位元線28連接於例如周邊電路之感測放大器。於積層體20上，設置有包含例如氧化矽之層間絕緣膜30，且位元線插塞27及位元線28埋入於層間絕緣膜30內。
圖4A及圖4B係顯示半導體記憶裝置1之中、包含1根矽支柱26及1處貫通孔SH之較小部分之局部剖視圖。
如圖4A及圖4B所示，自Z方向觀察，係於矽支柱26之周圍，設置有穿隧絕緣膜36。穿隧絕緣膜36係若施加半導體記憶裝置1之驅動電壓之範圍內之特定電壓，則流動隧道電流之膜，且為例如單層之氧化矽膜，或包含氧化矽層、氮化矽層及氧化矽層之三層膜。
於穿隧絕緣膜36與字元線22a之間，設置有浮閘電極29。浮閘電極29係儲存電荷之導電性構件，由例如多晶矽(Polysilicon)(Si)形成。
又，於浮閘電極29之表面之中、除接觸於穿隧絕緣膜36之區域外之區域上，設置有包含氮化矽(SiN)、氧化鉿(HfO2)或氧化鋁(Al2O3)等之高介電係數材料之高介電係數層37a。於高介電係數層37a，亦可含有釕(Ru)等金屬。高介電係數層37a之形狀為包圍浮閘電極29之杯形狀。
另一方面，於字元線22a之浮閘電極29側之側表面上、字元線22a之上表面上及下表面上，形成有包含高介電係數材料之高介電係數層37c，且於其之上，形成有包含氧化矽(SiO2)之氧化矽層37b。於YZ剖面之氧化矽層37b及高介電係數層37c之形狀為包圍字元線22a之C字形狀。
藉此，於浮閘電極29與字元線22a之間，依序積層高介電係數層37a、氧化矽層37b及高介電係數層37c。由高介電係數層37a、氧化矽層37b及高介電係數層37c構成區塊絕緣膜37。區塊絕緣膜37係即使施加半導體記憶裝置1之驅動電壓之範圍內之電壓，亦實質上不流動電流之膜。
於字元線22a中，設置有包含例如鎢(W)之主體部24，且於主體部24之表面上，設置有包含例如氮化鈦(TiN)之障壁金屬層25。針對上部選擇閘極線23a及下部選擇閘極線21a亦相同。
於半導體記憶裝置1中，針對矽支柱26與字元線22a之每一交叉部分，形成包含1個浮閘電極29之電晶體，其等作為記憶單元發揮功 能。又，於位元線28與矽基板10之間，連接有串列連接複數個記憶單元之NAND串。
其次，對配線引出區域Rd進行說明。
如圖1及圖2所示，於上部選擇閘極配線層23之上部選擇閘極線23a之端部上，設置有接觸件41，且於接觸件41上，設置有中間配線42。於中間配線42上，設置有通孔(via)43，且於通孔43上，設置有於X方向上延伸之上層配線44。藉此，各上部選擇閘極線23a經由接觸件41、中間配線42及通孔43，而連接於各上層配線44。如此，上部選擇閘極線23a於以(接觸件41-中間配線42-通孔43)之路徑於上方(Z方向)引出之後，藉由上層配線44於X方向上引出，而連接於周邊電路。因此，上部選擇閘極線23a可相互獨立地驅動。
於各字元線配線層22之字元線22a之一端部上，設置有接觸件45。字元線22a之X方向兩端部之中、設置有接觸件45之端部於連續排列之複數條字元線22a中係交替。即，針對相鄰之2條字元線22a，於X方向上之相互不同之端部上，設置有接觸件45。於接觸件45上，設置有於Y方向上延伸之中間配線46。藉此，字元線22a每隔1條經由接觸件45與各中間配線46共通連接。關於下部選擇閘極配線層21亦相同。中間配線46於1個區塊內，於Y方向之全長上延伸，且連接於屬於各字元線配線層22之字元線22a之中每隔1條之字元線22a。於中間配線46上，設置有通孔47，且於通孔47上，設置有於X方向上延伸之上層配線48。藉此，於各區塊內，屬於各字元線配線層22之全部之字元線22a經由接觸件45、中間配線46及通孔47，連接於1條上層配線48。如此，屬於某一字元線配線層22之複數條字元線22a於藉由接觸件45分別於上方(Z方向)引出後，每隔一條，藉由於Y方向上延伸之中間配線46捆束為1束。藉此，屬於某一字元線配線層22之複數條字元線22a連接於配置於相互咬合之位置之一對梳狀。且，於各中間配線 46藉由通孔47進而更於上方引出之後，藉由上層配線48於X方向上引出，而連接於周邊電路。同樣，於各區塊內，每隔1條之下部選擇閘極線21a於藉由接觸件45及中間配線46捆束後，藉由1條上層配線48於X方向上引出，而連接於周邊電路。
另一方面，中間配線46並未跨越區塊之邊界線IB而延伸，故屬於不同區塊之字元線22a彼此及下部選擇閘極線21a彼此不連接。因此，下部選擇閘極配線層21及各字元線配線層22可針對每一區塊驅動。
如上述，因積層體20之X方向兩端部之形狀為階梯狀，故相較於連接於上部選擇閘極配線層23之X方向兩端部之接觸件41，連接於字元線配線層22之X方向兩端部之接觸件45位於更外側、即距記憶體區域Rm較遠之側。於字元線配線層22之間，連接於更下層之字元線配線層22之X方向端部之接觸件45位於越外側。連接於下部選擇閘極配線層21之X方向端部之接觸件位於較接觸件45更外側。換言之，某一2層之字元線配線層22之中，上層之字元線配線層22之X方向端部、與最接近該端部之矽支柱26之間之距離，小於下層之字元線配線層22之X方向端部、與最接近該端部之矽支柱26之間之距離。
其次，對本實施形態之半導體記憶裝置之製造方法進行說明。
圖5A~圖13B係顯示本實施形態之半導體記憶裝置之製造方法之剖視圖。
圖5B顯示圖5A之C-C'線之剖面，圖5A顯示圖5B之D-D'線之剖面。關於後述之圖6A~圖13B亦相同。
首先，如圖5A及圖5B所示，藉由於矽基板10(參照圖2)上交替形成層間絕緣膜31與犧牲膜51，而形成積層體20。例如，層間絕緣膜31由氧化矽形成，犧牲膜51由氮化矽形成。
其次，如圖6A及圖6B所示，藉由微影(lithography)法，於積層體 20上形成於X方向上延伸之線與間隙(line-and-space)狀之MT用硬罩(hard mask)(未圖示)，並藉由以此為遮罩實施RIE(Reactive Ion Etching：反應性離子蝕刻)等異向性蝕刻，而於積層體20形成於X方向上延伸之記憶體溝渠MT。使記憶體溝渠MT於Z方向上貫通積層體20，而到達至矽基板10(參照圖2)。其次，於記憶體溝渠MT內堆積例如氧化矽，而嵌埋絕緣構件32。
其次，如圖7A及圖7B所示，於積層體20上形成於Y方向上延伸之線與間隙狀之AA用硬罩(未圖示)。自Z方向觀察時，AA用硬罩與MT用硬罩(未圖示)排列為格子狀。其次，藉由以該AA用硬罩(未圖示)及MT用硬罩(未圖示)作為遮罩實施RIE，而於絕緣構件32矩陣狀地形成複數個記憶體孔MH。使記憶體孔MH於Z方向上貫通積層體20，而到達至矽基板10。
其次，如圖8A及圖8B所示，藉由經由記憶體孔MH，使用例如熱磷酸實施濕蝕刻，而回蝕於記憶體孔MH之側表面露出之犧牲膜51，從而於記憶體孔MH之側表面形成凹部57。此時，因絕緣構件32實質上並未被蝕刻，故凹部57未形成於記憶體孔MH之X方向兩側，僅形成於Y方向兩側。又，複數階之凹部57沿Z方向排列。其次，藉由進行氧化處理，使於凹部57之側表面露出之犧牲膜51氧化，而形成外覆氧化膜59。
其次，如圖9A及圖9B所示，藉由堆積包含金屬之高介電係數材料，而於記憶體孔MH及凹部57之內表面上，形成高介電係數層37a。其次，藉由堆積矽，而於高介電係數層37a上形成矽膜。其次，藉由使用TMY(膽鹼(choline)水溶液)實施濕蝕刻或CDE(chemical dry etching：化學乾蝕刻)等之等向性蝕刻，而使矽膜及高介電係數層37a凹陷(recess)，並去除於矽膜及高介電係數層37a之凹部57之外部堆積之部分，且殘留於凹部57之內部。藉此，於凹部57之內表面上形成高 介電係數層37a，且於凹部57內形成包含矽之浮閘電極29。
其次，如圖10A及圖10B所示，藉由例如ALD(Atomic Layer Deposition：原子層沉積)法，於記憶體孔MH之內表面上堆積氧化矽，而形成穿隧絕緣膜36。其次，於穿隧絕緣膜36之側表面上形成外覆矽膜。其次，藉由RIE法，去除堆積於記憶體孔MH之底面上之外覆矽膜及穿隧絕緣膜36，而使矽基板10露出(參照圖2)。其次，於記憶體溝渠MT內堆積矽，而嵌埋主體矽(body silicon)膜。主體矽膜接觸於矽基板10。藉由外覆矽膜及主體矽膜，形成矽支柱26。其次，實施用於使矽結晶化之熱處理。如此一來，於記憶體孔MH之內側面上形成穿隧絕緣膜36，且以被穿隧絕緣膜36包圍之方式，形成矽支柱26。
其次，如圖11A及圖11B所示，藉由微影法，於記憶體溝渠MT之未形成矽支柱26之部分之局部，形成於Z方向上貫通積層體20之貫通孔SH。於各記憶體溝渠MT中，對每固定數之矽支柱26形成貫通孔SH。貫通孔SH之Y方向之長度形成為大於記憶體溝渠MT之寬度，且使貫通孔SH之Y方向兩端部自記憶體溝渠MT突出。藉此，於貫通孔SH之內表面，除絕緣構件32之外，露出層間絕緣膜31及犧牲膜51。
其次，如圖12A及圖12B所示，以外覆氧化膜59作為蝕刻終止層，實施例如藉由熱磷酸進行之濕蝕刻。藉此，經由貫通孔SH去除犧牲膜51(參照圖11A及圖11B)。此時，包含氧化矽之層間絕緣膜31、絕緣構件32及外覆氧化膜59實質上未被蝕刻。藉此，於去除犧牲膜51後之空間，形成孔洞60。孔洞60之上表面及下表面包含層間絕緣膜31，側表面包含絕緣構件32及外覆氧化膜59。孔洞60主要由於Z方向上貫通孔洞60之絕緣構件32及矽支柱26支持。其次，去除外覆氧化膜59。
其次，如圖13A及圖13B所示，藉由使用例如ALD法經由貫通孔 SH堆積氧化矽，而於孔洞60之內表面上形成氧化矽層37b。其次，藉由經由貫通孔SH堆積氮化矽(SiN)、氧化鉿(HfO2)或氧化鋁(Al2O3)等之高介電係數材料，而於氧化矽層37b上形成高介電係數層37c。其次，藉由使用例如CVD法堆積氮化鈦(TiN)，而於高介電係數層37c上形成障壁金屬層25。其次，藉由使用例如CVD法堆積鎢(W)，而於孔洞60內嵌埋主體部24。
其次，如圖4A及圖4B所示，經由貫通孔SH回蝕主體部24及障壁金屬層25，而自貫通孔SH內去除主體部24及障壁金屬層25。其結果，主體部24及障壁金屬層25於每一記憶體溝渠MT間分斷。藉此，藉由配置於各記憶體溝渠MT間之主體部24及障壁金屬層25，形成上部選擇閘極線23a、字元線22a及下部選擇閘極線21a。其次，於貫通孔SH內堆積氧化矽，而嵌埋絕緣構件33。
其次，如圖1~圖3所示，將積層體20之X方向兩端部加工為階梯狀，而使上部選擇閘極線23a之端部、字元線22a之端部、下部選擇閘極線21a之端部露出。其次，堆積例如氧化矽，形成嵌埋積層體20整體之層間絕緣膜30，且形成接觸件41及45、中間配線42及46、通孔43、位元線插塞27、上層配線44、及位元線28。如此一來，製造出本實施形態之半導體記憶裝置1。
其次，對本實施形態之效果進行說明。
於本實施形態中，形成記憶體溝渠MT，且於記憶體溝渠MT之側方形成浮閘電極29，並於記憶體溝渠MT內形成穿隧絕緣膜36及矽支柱26後，以與記憶體溝渠MT重疊之方式形成貫通孔SH，且於經由貫通孔SH去除犧牲膜51而形成之孔洞60內，形成氧化矽層37b及高介電係數層37c，並形成字元線22a等。因此，與於自記憶體溝渠MT隔開之位置形成貫通孔SH之情形相比，可縮小記憶體溝渠MT間之間隔，且可提高於Y方向上之記憶單元之排列密度。
又，於本實施形態中，記憶體溝渠MT將上部選擇閘極配線層23分斷為複數條上部選擇閘極線23a。由於各上部選擇閘極線23a經由接觸件41、中間配線42及通孔43，連接於各上層配線44，故可相互獨立地驅動上部選擇閘極線23a。
另一方面，記憶體溝渠MT將字元線配線層22分斷為複數條字元線22a，且將下部選擇閘極配線層21亦分斷為複數條下部選擇閘極線21a。然而，於區塊內，字元線22a彼此、及下部選擇閘極線21a彼此藉由中間配線46連接。藉此，對字元線22a及下部選擇閘極線21a，亦可以區塊單位驅動。
另，貫通孔SH之排列間隔形成為越長，越可增加各記憶體溝渠MT之矽支柱26之根數，而可提高記憶單元之積體度。另一方面，若貫通孔SH之排列間隔過長，則經由貫通孔SH之犧牲膜51之去除、氧化矽層37b、高介電係數層37c及障壁金屬層25之形成變困難，且主體部24之嵌埋變困難。因此，貫通孔SH之排列間隔係考慮所要求之記憶單元之積體度及生產性而決定。
(第2實施形態)
其次，對第2實施形態進行說明。
圖14係顯示本實施形態之半導體記憶裝置之俯視圖。
圖15係圖14之E-E'線之剖視圖。
如圖14及圖15所示，於本實施形態之半導體記憶裝置2中，與上述之第1實施形態之半導體記憶裝置1(參照圖1)相比，區塊內之記憶體溝渠MT較短。因此，記憶體溝渠MT雖於Z方向上貫通積層體20，但於X方向上並未完全貫通積層體20。
如上述，於積層體20中，上部選擇閘極配線層23之X方向上之長度，短於較其更下層之字元線配線層22及下部選擇閘極配線層21之X方向上之長度。因此，於本實施形態中，記憶體溝渠MT雖於X方向 上貫通2層之上部選擇閘極配線層23，但於X方向上並未貫通字元線配線層22及下部選擇閘極配線層21。因此，上部選擇閘極配線層23雖被記憶體溝渠MT完全分斷，但字元線配線層22及下部選擇閘極配線層21各者之X方向之端部並未被記憶體溝渠MT分斷。但是，於區塊間之邊界線IB，記憶體溝渠MT亦將字元線配線層22及下部選擇閘極配線層21完全分斷。
因此，字元線配線層22及下部選擇閘極配線層21於區塊內，乃被加工為梯子狀。即，於字元線配線層22中，於X方向上延伸之複數條字元線22a之兩端部與於Y方向上延伸之連結部22b一體連結。連結部22b係字元線配線層22之中、未被記憶體溝渠MT分斷而殘留之X方向之端部。同樣，於下部選擇閘極配線層21中，於X方向上延伸之複數條下部選擇閘極線21a之兩端部與於Y方向上延伸之連結部21b一體連結。
如此，於本實施形態中，於區塊內，複數條字元線22a藉由連結部22b相互連接，複數條下部選擇閘極線21a藉由連結部21b相互連接。因此，無需針對每一字元線22a及下部選擇閘極線21a設置接觸件45及中間配線46，只要針對每一區塊設置1個接觸件61與1條中間配線62即可。於本實施形態中，於字元線配線層22之2個連結部22b之中一者上設置有接觸件61，且於其上設置有中間配線62，並於與中間配線62相同之高度上設置有引出配線63。藉此，字元線配線層22經由接觸件61及中間配線62連接於引出配線63。引出配線63以與中間配線62之連接點為起點一度於Y方向上延伸，且於到達旁邊之區塊之上方之後，直角彎曲，並於X方向上延伸，而遠離積層體20。關於下部選擇閘極配線層21亦相同。如此，於相鄰之2個區塊中，下部選擇閘極配線層21及字元線配線層22藉由引出配線63引繞至旁邊之區塊後，於自積層體20遠離之方向上引出。
又，於半導體記憶裝置2中，於矽基板10上，以貫通下部選擇閘極配線層21之連結部21b之方式，設置有於Z方向上延伸之支柱65。支柱65由與犧牲膜51不同之材料、例如、氧化矽或金屬形成。於支柱65之正上區域，未配置字元線配線層22及上部選擇閘極配線層23。
進而，於半導體記憶裝置2中，於配線引出區域Rd之各區塊內，於記憶體溝渠MT之延長線上、即記憶體溝渠MT之外部，亦形成有貫通孔SH，且於該等之貫通孔SH內亦設置有絕緣構件33。於配線引出區域Rd中，於絕緣構件33與連結部21b及22b之主體部24之間，未配置高介電係數層37a、氧化矽層37b、高介電係數層37c及障壁金屬層25之任一者，而絕緣構件33接觸於主體部24。
根據本實施形態，於記憶體溝渠MT不使字元線配線層22完全分斷，且藉由連結部22b連結字元線22a之X方向之端部彼此。藉此，無需設置接觸件45及中間配線46。其結果，空間產生餘裕，使其他配線之佈局之自由度提高。
又，根據本實施形態，藉由設置由與犧牲膜51不同之材料形成之支柱65，而於如圖12A及圖12B所示般，經由貫通孔SH去除犧牲膜51之步驟中，支柱65未被去除，從而藉由支柱65支持層間絕緣膜31，而可防止孔洞60崩塌。
進而，於配線引出區域Rd中，藉由於未形成記憶體溝渠MT之區域亦形成貫通孔SH，而使犧牲膜51之去除、以及氧化矽層37b、高介電係數層37c、障壁金屬層25及主體部24之形成變容易。
另，於藉由絕緣材料形成支柱65之情形時，亦可將支柱65配置於在將積層體20之端部加工為階梯狀之後，仍貫通字元線配線層22之連結部22b之位置。另一方面，於藉由導電材料形成支柱65之情形時，必須將支柱65配置於在將積層體20之端部加工為階梯狀之後，與字元線配線層22不接觸之位置。
本實施形態之上述以外之構成、製造方法、動作及效果與上述第1實施形態相同。
(第3實施形態)
其次，對第3實施形態進行說明。
圖16係顯示本實施形態之半導體記憶裝置之俯視圖。
另，於圖16中，障壁金屬層25係省略圖示。
如圖16所示，於本實施形態之半導體記憶裝置3中，不僅於記憶體區域Rm，於配線引出區域Rd亦設置有矽支柱26。於配置於配線引出區域Rd之矽支柱26之周圍，設置有包圍矽支柱26之環狀之浮閘電極29a。另一方面，於記憶體區域Rm中，於矽支柱26之Y方向兩側設置有浮閘電極29。
又，於半導體記憶裝置3中，與上述第2實施形態相同，於配線引出區域Rd亦形成有貫通孔SH，且於貫通孔SH內設置有絕緣構件33。但是，與第2實施形態不同，貫通孔SH配置於自記憶體溝渠MT之延長線上偏離之位置。進而，接觸件61於各字元線配線層22之連結部22b中，連接於未設置矽支柱26及絕緣構件33之區域。
於上述第1實施形態中，形成於X方向上延伸之記憶體溝渠MT(參照圖6A)，並藉由絕緣構件32嵌埋記憶體溝渠MT內後，藉由以配置為格子狀之AA用硬罩及MT用硬罩(未圖示)作為遮罩實施蝕刻，而形成記憶體孔MH。藉此，形成自Z方向上觀察係呈矩形之記憶體孔MH。
相對於此，於本實施形態中，如圖16所示，形成記憶體溝渠MT，並於記憶體溝渠MT內嵌埋絕緣構件32後，藉由使用形成有複數個圓形開口部之AA用硬罩(未圖示)實施蝕刻，而形成自Z方向上觀察係呈圓形之記憶體孔MH。又，此時，AA用硬罩之開口部亦形成於配線引出區域Rd之記憶體溝渠MT之延長線上。藉此，製造本實施形態之半導體記憶裝置3。
根據本實施形態，藉由於配線引出區域Rd亦設置矽支柱26，而於圖12A及圖12B所示之形成孔洞60之步驟中，可藉由矽支柱26支持孔洞60。因此，與第2實施形態不同，無需支柱65。另，形成於配線引出區域Rd之矽支柱26及浮閘電極29a不構成記憶單元。
又，於半導體記憶裝置3中，於沿區塊之邊界線IB設置之記憶體溝渠MT內，設置有接觸件67。接觸件67貫通絕緣構件32，而下端連接於矽基板10(參照圖2)。且，於接觸件67上，設置有於X方向上延伸之共通源極線68，其連接於接觸件67之上端。藉此，可經由共通源極線68及接觸件67，對矽基板10施加源極電位。
於本實施形態中，與上述第2實施形態相比，由於可省略形成支柱65之步驟，故生產性較高。
本實施形態之上述以外之構成、製造方法、動作及效果與上述第2實施形態相同。
根據以上說明之實施形態，可實現一種積體度較高之半導體記憶裝置及其製造方法。
另，於上述第1~第3實施形態中，雖例示了形成記憶體孔MH，且於記憶體孔MH之內表面上形成穿隧絕緣膜36，並於記憶體孔MH之內部、即穿隧絕緣膜36之側表面上形成矽支柱26之例，但並非限定於此。例如，於上述第1及第2實施形態中，亦可於記憶體溝渠MT之兩側表面上形成穿隧絕緣膜及矽膜，隨後，沿X方向分斷該等膜，而形成矽支柱。
雖然已說明本發明之數個實施形態，但該等實施形態僅係作為實例而提出者，並非意欲限制本發明之範圍。該等之新穎實施形態可以其他各種形態實施，在不脫離發明之主旨之範圍內，可進行各種省略、替代及變更。該等實施形態及其變化包含於發明之範圍及主旨，且包含於在申請專利範圍所記載之發明及其均等之範圍。
1‧‧‧半導體記憶裝置
22a‧‧‧字元線
24‧‧‧主體部
25‧‧‧障壁金屬層
26‧‧‧矽支柱
29‧‧‧浮閘電極
32‧‧‧絕緣構件
33‧‧‧絕緣構件
36‧‧‧穿隧絕緣膜
37‧‧‧區塊絕緣膜
37a‧‧‧高介電係數層
37b‧‧‧氧化矽層
37c‧‧‧高介電係數層
C-C'‧‧‧線
MH‧‧‧記憶體孔
MT‧‧‧記憶體溝渠
SH‧‧‧貫通孔
X‧‧‧方向
Y‧‧‧方向

Claims (16)

  1. 一種半導體記憶裝置，其包含：複數條第1配線，其於第1方向上延伸，且沿相對上述第1方向交叉之第2方向排列；複數根半導體支柱，其等於上述第1配線間之各者中，沿上述第1方向排列為一行，且於相對上述第1方向及上述第2方向交叉之第3方向上延伸；第1電極，其配置於上述半導體支柱與上述第1配線之間；第1絕緣膜，其配置於上述第1電極與上述第1配線之間；及第1絕緣構件，其配置於上述第1方向上之上述半導體支柱間，且於上述第3方向上延伸；且於上述第1絕緣構件與上述第1配線之間，未配置上述第1絕緣膜。
  2. 如請求項1之半導體記憶裝置，其進而包含：基板，其自上述第1配線觀察係配置於上述第3方向側；複數條第2配線，其配置於上述基板與上述第1配線之間，且於上述第1方向上延伸；第2電極，其配置於上述半導體支柱與上述第2配線之間；及第2絕緣膜，其配置於上述第2電極與上述第2配線之間；且於上述第2配線間之各者中配置有上述半導體支柱；於上述第1絕緣構件與上述第2配線之間，未配置上述第2絕緣膜。
  3. 如請求項2之半導體記憶裝置，其中上述第1配線之上述第1方向之端部與上述半導體支柱之距離，小於上述第2配線之上述第1方向之端部與上述半導體支柱 之距離。
  4. 如請求項1之半導體記憶裝置，其進而包含：第2絕緣構件，其係於上述第1配線間、且配置於上述半導體支柱間，並於上述第3方向上延伸；且上述第1絕緣膜包含：第1絕緣層，其配置於上述第1電極之對向於上述第1配線之側表面上、上述第1電極之上表面上及下表面上；第2絕緣層，其配置於上述第1配線之對向於上述第1電極之側表面上、上述第1配線之上表面上及下表面上；且於上述第1絕緣構件與上述第2絕緣構件之間，配置上述第2絕緣層，而不配置上述第1絕緣層。
  5. 如請求項1之半導體記憶裝置，其進而包含：第3絕緣膜，其配置於上述半導體支柱與上述第1電極之間。
  6. 如請求項5之半導體記憶裝置，其中自上述第3方向觀察，上述第3絕緣膜配置於上述半導體支柱之周圍。
  7. 如請求項1之半導體記憶裝置，其進而包含：第2絕緣構件，其係於上述第1配線間、且配置於上述半導體支柱間，並於上述第3方向上延伸；且上述第1配線彼此藉由上述第1絕緣構件及上述第2絕緣構件相互隔離。
  8. 如請求項7之半導體記憶裝置，其進而包含：中間配線，其於上述第2方向上延伸；及接觸件，其連接於各上述第1配線與上述中間配線之間。
  9. 如請求項1之半導體記憶裝置，其中上述第1配線之上述第1方向上之端部相互連結。
  10. 如請求項9之半導體記憶裝置，其進而包含：基板，其自上述第1配線觀察係配置於上述第3方向側；複數條第2配線，其配置於上述基板與上述第1配線之間，且於上述第1方向上延伸；第2電極，其配置於上述半導體支柱與上述第2配線之間；第2絕緣膜，其配置於上述第2電極與上述第2配線之間；及支柱，其於上述第3方向上延伸，且貫通上述第2配線之端部；且於上述第2配線間之各者中配置有上述半導體支柱；上述第2配線之上述第1方向上之端部相互連結；於上述第1絕緣構件與上述第2配線之間，未配置上述第2絕緣膜。
  11. 如請求項9之半導體記憶裝置，其進而包含：基板，其自上述第1配線觀察係配置於上述第3方向側；複數條第2配線，其配置於上述基板與上述第1配線之間，且於上述第1方向上延伸；第2電極，其配置於上述半導體支柱與上述第2配線之間；第2絕緣膜，其配置於上述第2電極與上述第2配線之間；其他半導體支柱，其等貫通上述第1配線之端部及上述第2配線之端部，且於上述第3方向上延伸；及環狀之電極，其配置於上述其他半導體支柱與上述第1配線之間、及上述其他半導體支柱與上述第2配線間，且包圍上述其他半導體支柱；且上述第2配線之上述第1方向上之端部相互連結；於上述第2配線間之各者中配置有上述半導體支柱；於上述第1絕緣構件與上述第2配線之間，未配置上述第2絕緣 膜。
  12. 如請求項9之半導體記憶裝置，其進而包含：其他第1絕緣構件，其等於上述第3方向上延伸，且貫通上述第1配線之相互連結之上述端部；且於上述其他第1絕緣構件與上述第1配線之間，未配置上述第1絕緣膜。
  13. 如請求項12之半導體記憶裝置，其中上述其他第1絕緣構件配置於包含沿上述第1方向排列為一行之複數根半導體支柱之行之延長線上。
  14. 如請求項12之半導體記憶裝置，其中上述第1絕緣構件配置於自包含沿上述第1方向排列為一行之複數根半導體支柱之行之延長線上偏離之位置。
  15. 如請求項7之半導體記憶裝置，其進而包含：基板，其自上述第1配線觀察係配置於上述第3方向側；及第2配線，其自上述第1配線觀察係配置於上述基板之相反側，且於上述第1方向上延伸；且於上述第2配線間之各者中配置有上述半導體支柱；上述第2配線相互隔離。
  16. 一種半導體記憶裝置之製造方法，其包含以下步驟：交替積層層間絕緣膜及第1膜而形成積層體之步驟；於上述積層體，形成於第1方向上延伸、且於相對上述第1方向交叉之第2方向上排列之複數條溝渠之步驟；於上述溝渠內，嵌埋第1絕緣構件之步驟；於上述溝渠內，形成於上述第1方向上排列為一行，且於相對上述第1方向及上述第2方向交叉之第3方向上延伸之第1貫通孔之步驟； 藉由經由上述第1貫通孔回蝕上述第1膜，而於上述溝渠之側表面形成凹部之步驟；於上述凹部之內表面上形成第1絕緣層，且於上述凹部內形成電極之步驟；於上述第1貫通孔之內側表面上形成第1絕緣膜之步驟；於上述第1貫通孔內形成半導體支柱之步驟；於上述溝渠之由上述第1絕緣構件嵌埋之部分，形成於上述第3方向上延伸之第2貫通孔之步驟；藉由經由上述第2貫通孔去除上述第1膜，而形成孔洞之步驟；經由上述第2貫通孔，於上述孔洞之內表面上形成第2絕緣層之步驟；經由上述第2貫通孔，於上述孔洞內嵌埋導電材料之步驟；自上述第2貫通孔內去除上述導電材料之步驟；及於上述第2貫通孔內嵌埋第2絕緣構件之步驟。
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