CN106847823A - 垂直存储器件 - Google Patents

Abstract

本公开提供了垂直存储器件。一种垂直存储器件包括：基板；多个沟道，在基板上并在垂直于基板的顶表面的第一方向上延伸；多条栅线，在基板上层叠在彼此之上；多条布线，在栅线上方并电连接到栅线；以及识别图案，在基板上处于与布线中的至少一条的层级相同的层级。栅线围绕沟道。栅线沿着第一方向彼此间隔开。

Description

垂直存储器件

技术领域

示例实施方式涉及垂直存储器件及其制造方法。更具体地，示例实施方式涉及包括垂直层叠的栅线的垂直存储器件及其制造方法。

背景技术

近来，包括关于基板的表面垂直层叠的多个存储单元的垂直存储器件已经被发展，用于实现高集成度。在垂直存储器件中，具有柱形或圆柱形的沟道可以从基板的表面垂直地突出，并且围绕该沟道的栅线可以反复地层叠。

随着垂直存储器件的集成度变得更大，栅线的数目以及包括沟道和栅线的块区(block)的数目会增大。因此，会增加垂直存储器件的复杂性。

发明内容

示例实施方式提供一种具有改善的工艺和操作可靠性的垂直存储器件。

示例实施方式提供一种制造具有改善的工艺和操作可靠性的垂直存储器件的方法。

根据示例实施方式，一种垂直存储器件包括：基板；多个沟道，在基板上，沟道在垂直于基板的顶表面的第一方向上延伸；多条栅线，在基板上层叠在彼此之上，栅线围绕沟道，栅线沿着第一方向彼此间隔开；多条布线，在栅线上方并电连接到栅线；以及识别图案(identification pattern)，在基板上处于与至少一个布线的层级(level)相同的层级。

在示例实施方式中，每个层级的栅线可以包括在平行于基板的顶表面的第二方向上延伸的台阶部，布线可以电连接到对应的栅线的台阶部。

在示例实施方式中，识别图案可以在第二方向上与沟道间隔开，布线设置在沟道与识别图案之间。

在示例实施方式中，垂直存储器件还可以包括在基板上且在识别图案和一条布线之间的虚设布线。

在示例实施方式中，垂直存储器件还可以包括在第三方向上延伸的位线，该第三方向可以平行于基板的顶表面并交叉第二方向。位线可以连接到沟道中的至少一个。识别图案和位线可以处于相同的层级。

在示例实施方式中，在平面图中，识别图案可以在位线和布线之间。

在示例实施方式中，布线可以设置在基板上方的多个层级，识别图案可以在与布线中的最下面的布线的层级相同的层级。

在示例实施方式中，布线可以设置在基板上方的多个层级，识别图案可以设置在与布线中的最上面的布线的层级相同的层级。

在示例实施方式中，层级可以设置在基板上方的多个层级，识别图案可以设置在所述多个层级中的两个或更多层级。

在示例实施方式中，识别图案可以包括多个点状图案(dot pattern)、多个线形图案、以及点状图案和线形图案的组合中的一个。

在示例实施方式中，识别图案可以包括多个线形图案，并且线形图案可以彼此交叉。

在示例实施方式中，识别图案和布线可以包括相同的导电材料。

根据示例实施方式，一种垂直存储器件包括：基板；在基板上的多个单元块；多条布线；以及在基板上的识别图案。每个单元块包括：在垂直于基板的顶表面的第一方向上延伸的多个沟道以及在基板上层叠在彼此之上的多条栅线。栅线围绕沟道。栅线沿着第一方向彼此间隔开。多条布线在栅线上方并电连接到栅线。识别图案对应于多个单元块中的至少一个。

在示例实施方式中，识别图案可以设置在与布线中的至少一个的层级相同的层级。

在示例实施方式中，栅线可以在平行于基板的顶表面的第二方向上延伸。多个单元块可以沿着第三方向彼此间隔开，该第三方向可以平行于基板的顶表面。第三方向可以交叉第二方向。

在示例实施方式中，垂直存储器件还可以包括在基板上且在该多个单元块中的相邻单元块之间的切割图案(cutting pattern)。

在示例实施方式中，基板可以包括单元区和延伸区。沟道可以在单元区上。栅线的端部分可以在延伸区上。切割图案可以在单元区和延伸区之上延伸。

在示例实施方式中，切割图案可以是公共源线。

在示例实施方式中，垂直存储器件还可以包括在基板上并布置在第三方向上的多个块组(block group)。每个块组可以包括一组单元块。

在示例实施方式中，识别图案可以对于每个块组被提供。

在示例实施方式中，单元块中的至少一个还可以包括邻近于布线的虚设布线。

在示例实施方式中，多个单元块中的其中可提供识别图案的单元块中包括的虚设布线可以具有与虚设布线中的其余虚设布线不同的形状。

根据示例实施方式，一种垂直存储器件包括：基板，包括单元区、延伸区和外围区；在单元区上的多个垂直沟道；在基板上的栅线，该栅线围绕垂直沟道，栅线在基板的顶表面上层叠在彼此之上，栅线在单元区和延伸区上延伸；接触，在延伸区上电连接到栅线；布线，经由接触电连接到栅线，该布线从延伸区延伸到外围区；以及识别图案，在基板上且在栅线中的最上面的栅线上方。

在示例实施方式中，识别图案可以处于与布线中的至少一个的层级相同的层级。

在示例实施方式中，垂直沟道可以在可垂直于基板的顶表面的第一方向上延伸，栅线可以在第二方向和第三方向上延伸，第二方向和第三方向可以平行于基板的顶表面并可以彼此交叉。

在示例实施方式中，延伸区可以包括第一延伸区和第二延伸区。第一延伸区可以邻近于单元区在第二方向上的两个侧部。第二延伸区可以邻近于单元区在第三方向上的两个侧部。外围区可以包括第一外围区和第二外围区。第一外围区可以邻近于第一延伸区在第二方向上的侧部。第二外围区可以邻近于第二延伸区在第三方向上的侧部。

在示例实施方式中，接触和布线可以布置在第一延伸区上，第二延伸区可以用作虚设区。第一外围区可以是解码器区，第二外围区可以是页面缓冲器区。

在示例实施方式中，垂直存储器件可以包括在基板上的多个识别图案。该多个识别图案可以包括所述识别图案。该多个识别图案可以在单元区、第一延伸区、第二延伸区、第一外围区和第二外围区中的至少两个上。

在示例实施方式中，栅线可以包括从基板的顶表面顺序地层叠的接地选择线(GSL)、字线和串选择线(SSL)。第一延伸区可以包括相对于单元区彼此面对的第一接触区和第二接触区。

在示例实施方式中，布线可以包括在第一接触区上电连接到GSL和字线的第一布线以及在第二接触区上电连接到SSL的第二布线。

在示例实施方式中，识别图案可以包括邻近于第一布线的第一识别图案以及邻近于第二布线的第二识别图案。

根据示例实施方式，一种制造垂直存储器件的方法包括：在基板上形成模制结构，形成模制结构包括在基板上交替且重复地形成绝缘中间层和牺牲层；在基板上形成延伸穿过模制结构的沟道；形成线性地延伸穿过模制结构的开口；通过开口去除牺牲层；在从其去除牺牲层的空间中形成栅线；形成电连接到栅线的第一布线；在基板上且在与第一布线的层级相同的层级形成识别图案；通过经由第一布线施加电信号来检测故障；以及在第一布线上方形成第二布线，第二布线电连接到第一布线中的至少一条。

在示例实施方式中，检测故障可以包括利用识别图案作为地址标识引导物(address identification guide)和参考图案中的一个。

在示例实施方式中，该方法可以包括在基板上形成多个单元块。单元块可以由沟道、栅线和第一布线限定。检测故障可以包括利用识别图案作为用于从多个单元块选择期望的单元块的地址标识引导物或参考图案。

在示例实施方式中，第一布线和识别图案可以通过相同的图案化工艺形成。

根据示例实施方式，一种垂直存储器件包括：基板，包括单元区、延伸区和外围区；单元块，包括层叠在彼此之上的栅线和穿过栅线垂直地延伸的沟道；在单元块上的绝缘层，绝缘层在单元区、延伸区和外围区上延伸；以及在绝缘层上的导电图案。导电图案包括在绝缘层上彼此间隔开的布线和识别图案。布线电连接到栅线，识别图案处于基板上方的与布线的层级相同的层级。

在示例实施方式中，导电图案可以包括在基板上方的与布线和识别图案的层级相同的层级的位线，位线可以电连接到沟道，并且位线可以与布线和识别图案间隔开。

在示例实施方式中，导电图案可以包括虚设图案，虚设图案可以与处于相同层级的布线和识别图案间隔开，识别图案可以在外围区之上。

在示例实施方式中，垂直存储器件还可以包括在单元块上的位线以及在位线和绝缘层之上的第二绝缘层。绝缘层可以是第一绝缘层，导电图案可以在第二绝缘层之上。

在示例实施方式中，布线和识别图案可以由相同的材料形成。

附图说明

从如附图所示的发明构思的非限制实施方式的更详细描述，发明构思的以上和其它的特征将变得明显，附图中相同的附图标记在不同的视图中始终指代相同的部件。附图不必按比例，而是重点在于示出发明构思的原理。在附图中：

图1是示出根据示例实施方式的垂直存储器件的区域的示意俯视平面图；

图2至图4是示出根据示例实施方式的垂直存储器件的俯视平面图和截面图；

图5是示出单元块中包括的布线的布置的示意图；

图6至图9示出根据示例实施方式的识别图案的形状；

图10至图35是示出根据示例实施方式的制造垂直存储器件的方法的截面图和俯视平面图；

图36至图38是示出根据示例实施方式的垂直存储器件的截面图；

图39是示出根据示例实施方式的垂直存储器件的区域的示意俯视平面图；

图40至图42是示出根据示例实施方式的垂直存储器件的俯视平面图和截面图；

图43是示出根据示例实施方式的垂直存储器件的区域的示意俯视平面图；以及

图44是示出根据示例实施方式的垂直存储器件的俯视平面图。

具体实施方式

在下文将参照附图更充分地描述各种示例实施方式，附图中示出示例实施方式。然而，本发明构思可以以许多不同的形式实施，而不应被解释限于这里阐述的示例实施方式。而是，提供这些示例实施方式使得本描述将彻底和完整，并将发明构思的范围充分地传达给本领域技术人员。在附图中，为了清楚，可以夸大层和区域的尺寸和相对尺寸。附图中的相同的附图标记和/或数字表示相同的元件，因此可以不必重复对它们的描述。

将理解，当一元件或层被称为在另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上、直接连接或联接到另一元件或层，或者可以存在居间的元件或层。相反，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在居间的元件或层。用于描述元件或层之间的关系的其它词语应当以类似的方式解释(例如，“在...之间”与“直接在...之间”、“相邻”与“直接相邻”、“在...上”与“直接在...上”)。如这里所用的，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。

将理解，尽管这里可以使用术语第一、第二、第三、第四等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而没有背离本发明构思的教导。

为了描述的方便，这里可以使用空间关系术语诸如“在…下面”、“在…下方”、“下”、“上方”、“上”等来描述一个元件或特征与另一个(些)元件或特征的如附图所示的关系。将理解，空间关系术语旨在涵盖除了附图中绘出的方向之外器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，被描述为在其它元件或特征的“下方”或“下面”的元件将会取向在其它元件或特征的“上方”。因此，示范性术语“在…下方”可以涵盖之上和之下两种取向。器件也可以另外地取向(旋转90度或处于其它的取向)，这里使用的空间关系描述语被相应地解释。

这里使用的术语仅是为了描述特定示例实施方式的目的，而不意在限制本发明构思。如这里所用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文清楚地另外指示。还将理解的，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整体、步骤、操作、元件、和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。

这里参照截面图描述了示例实施方式，该截面图是理想化的示例实施方式(和中间结构)的示意图。因而，由于例如制造技术和/或公差引起的图示形状的变化是可预期的。因此，示例实施方式不应被解释为限于这里所示的区域的特定形状，而是包括由于例如由制造引起的形状偏差。例如，被示出为矩形的注入区将通常具有圆化或弯曲的特征和/或在其边缘处的注入浓度的梯度而不是从注入区到非注入区的二元变化。类似地，通过注入形成的埋入区可以导致在埋入区和通过其发生注入的表面之间的区域中的某些注入。因此，附图中示出的区域在本质上是示意性的，它们的形状不旨在示出器件的区域的实际形状并且不旨在限制本发明构思的范围。

除非另外地限定，否则这里使用的所有术语(包括技术术语和科学术语)都具有本发明构思所属的领域内的普通技术人员通常理解的相同的含义。还将理解的，术语诸如在通用字典中定义的那些术语应当被解释为具有与它们在相关技术的背景中的涵义一致的涵义，而不应被解释为理想化或过度正式的含义，除非这里明确地如此限定。

尽管一些截面图的对应平面图和/或透视图可以不被示出，但是这里示出的器件结构的截面图为多个器件结构提供支持，该多个器件结构沿着两个不同的方向(如将在平面图中示出的)和/或在三个不同的方向上(如将在透视图中示出的)延伸。该两个不同的方向可以彼此垂直或可以不彼此垂直。该三个不同的方向可以包括可垂直于所述两个不同的方向的第三方向。多个器件结构可以被集成在相同的电子器件中。例如，当在截面图中示出器件结构(例如存储单元结构或晶体管结构)时，电子器件可以包括多个器件结构(例如存储单元结构或晶体管结构)，如将由该电子器件的平面图示出的。该多个器件结构可以布置成阵列和/或二维图案。

基本上垂直于基板的顶表面的方向被称为第一方向，基本上平行于基板的顶表面并彼此交叉的两个方向被称为第二方向和第三方向。例如，第二方向和第三方向基本上彼此垂直。另外，由箭头表示的方向和其相反方向被认为是相同的方向。上述方向的定义在本说明书中的所有附图中都是相同的。

图1是示出根据示例实施方式的垂直存储器件的区域的示意俯视平面图。图2至图4是示出根据示例实施方式的垂直存储器件的俯视平面图和截面图。为了描述的方便，一些绝缘结构的图示在图2中被省略。

参照图1和图2，垂直存储器件可以包括基板100，基板100包括单元区C、延伸区E1和E2以及外围区P1和P2。

如图2所示，设置在垂直沟道结构136(见图3和图4)上的衬垫137可以布置在单元区C上，多条栅线160(例如160a至160f)可以围绕垂直沟道结构136并可以沿着第一方向层叠。

延伸区可以包括第一延伸区E1和第二延伸区E2。例如，一对第一延伸区E1可以位于单元区C的在第二方向上的两个侧部处。第一外围区P1可以在第二方向上邻近于第一延伸区E1且在基板100的外围部分处。

在示例实施方式中，栅线160的台阶部可以布置在第一延伸区E1上。第一布线180可以经由第一接触172电连接到每个台阶部。栅线160的在第一延伸区E1上的台阶部可以用作接触垫。

例如，第一布线180可以在第二方向上从第一延伸区E1延伸到第一外围区P1。

布线垫181可以在第一外围区P1上形成在第一布线180的端部处。例如，第一布线180可以经由布线垫181电连接到外围电路接触176(见图3)。

虚设布线184可以进一步布置在第一外围区P1上以邻近第一布线180。在示例实施方式中，虚设布线184可以处于与第一布线180相同的层级，并可以用作用于识别第一外围区P1的标记。

一对第二延伸区E2可以位于单元区C的在第三方向上的两个侧部处。栅线160的台阶部也可以布置在第二延伸区E2上。在示例实施方式中，第一布线180和/或第一接触172可以不布置在第二延伸区E2上，第二延伸区E2可以被分配作为虚设区。

第二外围区P2可以在第三方向上邻近于第二延伸区E2且在基板100的外围部分处。

切割图案157可以设置在单元区C和第一延伸区E1上，并可以延伸穿过栅线160。

在示例实施方式中，切割图案157可以在第二方向上贯穿单元区C和第一延伸区E1延伸，并可以沿着第一方向交叉或切断栅线160。多个切割图案157可以沿着第三方向布置在单元区C上。

多个单元块可以由切割图案157限定。如图1所示，第一至第三单元块CB1、CB2和CB3可以由两个切割图案157限定。切割图案157的数目和单元块的数目可以取决于垂直存储器件的容量和集成度而更大。

每个单元块可以包括：栅线160，可被切割图案157切割并沿着第一方向层叠；垂直沟道结构136，延伸穿过栅线160；以及第一布线180，电连接到栅线160的台阶部。在示例实施方式中，单元块还可以包括虚设布线184。

第一外围区P1可以用作解码器区，用于选择单元块或将信号施加到第一布线180。

在示例实施方式中，识别图案186可以被包括在单元块中的至少一个中。在示例实施方式中，识别图案186可以处于与第一布线180的层级相同的层级，并可以设置在第一外围区P1上。

在示例实施方式中，识别图案186可以邻近于虚设布线184。例如，如图1所示，识别图案186可以被包括在第二单元块CB2中(或在第二方向上挨着第二单元块CB2)。在此情况下，包括在第二单元块CB2中的虚设布线184可以具有与第一单元块CB1和第三单元块CB3中的虚设布线184的形状不同的形状。

例如，第二单元块CB2中包括的虚设布线184可以比第一单元块CB1和第三单元块CB3中包括的虚设布线184更短。

识别图案186可以用作第一外围区P1上的地址标识引导物，用于例如施加信号和/或选择单元块。由于单元块可以具有彼此基本相同或相似的结构并可以包括重复的图案，所以在搜索地址或进行各种检测时会不容易确定期望的单元块。然而，识别图案186可以被包括在单元块中的至少一个中，参考图案可以被提供用于地址标识。

此外，虚设布线184也可以用作用于识别垂直存储器件的地址和/或区域的参考图案。

例如，如图1和图2所示，识别图案186可以包括可在不同的方向上延伸的线形图案的组合。然而，识别图案186的形状可以考虑到识别或图案化工艺的方便而改变。

位线182可以例如在第三方向上延伸并可以经由衬垫137电连接到垂直沟道结构136。多个位线182可以沿着第二方向布置在单元区C上。

在示例实施方式中，位线182可以延伸贯穿单元区C和邻近于单元区C的一对第二延伸区E2。在示例实施方式中，位线182可以延伸到第二外围区P2。第二外围区P2可以用作页面缓冲器区。

在下文，将参照图3和图4更详细地描述垂直存储器件的元件和构造。图3和图4是分别沿图2的线I-I’和II-II’截取的截面图。

基板100可以包括半导体材料，例如硅和/或锗。在示例实施方式中，基板100可以包括单晶硅。例如，基板100可以用作垂直存储器件的主体和/或p型阱。

垂直沟道结构136可以在单元区C上沿第一方向延伸穿过栅线160和绝缘中间层图案116(例如116a至116g)。垂直沟道结构136可以包括沟道132、电介质层结构130和填充绝缘图案134。在示例实施方式中，半导体图案127可以插置在基板100和垂直沟道结构136之间。

沟道132可以具有中空的圆柱形状或杯形状。沟道132可以包括多晶硅或单晶硅，并可以在其一部分中包括p型杂质诸如硼(B)。

填充绝缘图案134可以填充沟道132的内部空间，并可以具有实心圆柱形状或柱形状。填充绝缘图案134可以包括绝缘材料诸如硅氧化物。在示例实施方式中，沟道132可以具有柱形状或实心圆柱形状，填充绝缘图案134可以被省略。

电介质层结构130可以形成在沟道132的外侧壁上。电介质层结构130可以具有吸管(straw)形状或圆柱壳形状。

电介质层结构130可以包括从沟道132的外侧壁顺序地层叠的隧道绝缘层、电荷存储层和阻挡层。阻挡层可以包括硅氧化物或金属氧化物，诸如铪氧化物或铝氧化物。电荷存储层可以包括氮化物诸如硅氮化物或金属氧化物，隧道绝缘层可以包括氧化物诸如硅氧化物。例如，电介质层结构130可以具有氧化物-氮化物-氧化物(ONO)分层结构。

半导体图案127可以包括单晶硅或多晶硅。半导体图案127可以与电介质层结构130的底部和沟道132的底部接触。

衬垫137可以形成在垂直沟道结构136上。例如，衬垫137可以电连接到例如位线182，并可以用作源/漏极区，电荷可以通过该源/漏极区移动或传输到沟道132。衬垫137可以包括多晶硅或单晶硅，并可以可选地掺杂有n型杂质，诸如磷(P)或砷(As)。

如图2所示，多个衬垫137可以沿着第二方向布置在单元区C上，使得衬垫行可以被限定，并且多个衬垫行可以布置在第三方向上。垂直沟道结构136也可以根据衬垫137的布置来布置。例如，多个垂直沟道结构136可以沿着第二方向布置在单元区C上以形成沟道行，并且多个沟道行可以布置在第三方向上。

栅线160可以形成在电介质层结构130或半导体图案127的外侧壁上，并可以沿着第一方向彼此间隔开。在示例实施方式中，每条栅线160可以部分地围绕至少一个沟道行中包括的沟道132或垂直沟道结构136并可以在第二方向上延伸。

在示例实施方式中，每条栅线160可以围绕一定数目的沟道行，例如4个沟道行。在此情况下，栅线层叠结构可以由4个沟道行和围绕该4个沟道行的栅线160限定。多个栅线层叠结构可以沿着第三方向布置。

在示例实施方式中，栅线160在第二方向上的宽度或长度可以从基板100的顶表面沿着第一方向减小。例如，如图3所示，多条栅线160可以层叠成金字塔形状或阶梯形状。

因此，每个层级的栅线160可以包括在第二方向上从处于其上面的层级的栅线160突出的台阶部，栅线160的台阶部可以布置在第一延伸区E1上。

栅线160可以包括接地选择线(GSL)、字线和串选择线(SSL)。例如，最下面的栅线160a可以用作GSL。最上面的栅线160f可以用作SSL。在GSL和SSL之间的栅线160b至160e可以用作字线。

GSL(例如栅线160a)可以横向地围绕半导体图案127。字线(例如栅线160b至160e)和SSL(例如栅线160f)可以横向地围绕沟道132或电介质层结构130。

考虑到垂直存储器件的电路设计和集成度，栅线可以以增加的层级形成，例如16个层级、24个层级、32个层级、48个层级等。SSL可以在两个或更多层级形成。

栅线160可以包括金属诸如钨(W)、金属氮化物和/或金属硅化物。在示例实施方式中，栅线可以具有包括金属氮化物(诸如钨氮化物)和金属的多层结构。

绝缘中间层图案116可以设置在第一方向上相邻的栅线160之间。绝缘中间层图案116可以包括基于硅氧化物的材料，例如二氧化硅(SiO₂)、硅碳氧化物(SiOC)或硅氟氧化物(SiOF)。包括在一个栅线层叠结构中的栅线160可以通过绝缘中间层图案116彼此绝缘。在示例实施方式中，绝缘中间层图案116可以沿着第一方向层叠成与栅线160基本相同或相似的金字塔形状或阶梯形状。

包括例如晶体管的外围电路可以形成在基板100的第一外围区P1上。晶体管可以包括栅极结构108和第一杂质区103。栅极结构108可以包括栅极绝缘图案102、栅电极104和栅极掩模106。在示例实施方式中，外围电路保护层109可以形成在第一外围区P1上。

覆盖栅线160的台阶部的模制保护层120可以形成在栅线层叠结构的侧部上。模制保护层120也可以覆盖第一外围区P1上的外围电路保护层109。

外围电路保护层109和模制保护层120可以包括绝缘材料，例如硅氧化物。

第一上部绝缘层140可以形成在模制保护层120、最上面的绝缘中间层图案116g和衬垫137上。

切割图案157可以插置在栅线层叠结构之间。绝缘图案155可以形成在切割图案157的侧壁上。例如，切割图案157和绝缘图案155可以延伸穿过第一上部绝缘层140、栅线160、绝缘中间层图案116和模制保护层120，并可以在第二方向上延伸。包括一定数目的沟道行(例如4个沟道行)的栅线层叠结构可以由切割图案157和绝缘图案155限定。

在示例实施方式中，切割图案157可以用作垂直存储器件的公共源线(CSL)。切割图案157和包括在栅线层叠结构中的栅线160可以通过绝缘图案155彼此绝缘。

切割图案157可以包括金属，例如钨或铜。绝缘图案155可以包括例如硅氧化物。

杂质区105(见图4)可以形成在基板100的上部，在切割图案157和绝缘图案155下面。第一杂质区105可以与切割图案157一起在第二方向上延伸。

第二上部绝缘层170可以形成在第一上部绝缘层140上，并可以覆盖切割图案157和绝缘图案155。

第一接触172可以延伸穿过第二上部绝缘层170、第一上部绝缘层140、模制保护层120和/或绝缘中间层图案116以电连接到处于每个层级的栅线160。

在示例实施方式中，第一接触172可以分布在第一延伸区E1上，并可以电连接到栅线160的台阶部。在示例实施方式中，对于一个栅线层叠结构中包括的栅线160的每个台阶部可以提供第一接触172。

电连接到衬垫137的位线接触174可以设置在单元区C上。例如，位线接触174可以穿过第二上部绝缘层170和第一上部绝缘层140形成从而与衬垫137接触。多个位线接触174可以形成为与衬垫137基本上相同或相似的布置。

在示例实施方式中，外围电路接触176可以形成在第一外围区P1上。外围电路接触176可以例如延伸穿过第二上部绝缘层170、第一上部绝缘层140、模制保护层120和外围电路保护层109，并可以电连接到第一杂质区103。

第一布线180可以设置在第二上部绝缘层170上以电连接到第一接触172。在示例实施方式中，第一布线180可以基于包括在一个栅线层叠结构中的栅线160的数目来提供。例如，六条第一布线180可以对应于一个栅线层叠结构。

在示例实施方式中，第一布线180可以在第二方向上延伸贯穿第一延伸区E1和第一外围区P1，并且还可以经由布线垫181(见图2)电连接到外围电路接触176。

位线182、虚设布线184和识别图案186可以设置在第二上部绝缘层170上，如参照图2所述的。在示例实施方式中，位线182、第一布线180、虚设布线184和识别图案186可以位于基本上相同的层级。

图5是示出单元块中包括的布线的布置的示意图。

如参照图1至图4所述的，第一布线180和虚设布线184可以被包括在每个单元块中，多个单元块可以沿着第三方向重复地布置。因此，布线可以以基本上相同或相似的图案沿着第三方向重复地布置。

参照图5，例如第一至第三单元块CB1、CB2和CB3可以限定一个块组BG，多个块组BG可以沿着第三方向布置。

在示例实施方式中，至少一个识别图案186可以提供在每个块组BG中。例如，识别图案186可以提供在每个块组BG的第一单元块CB1中。

如上所述，布置成重复的图案的布线可以基于单元块和块组BG来划分，识别图案186可以插入每个块组中。因此，当施加信号、检测缺陷等时可以容易地进行地址标识，并且可以精确地选择期望的单元块。

块组BG中包括的单元块的数目以及识别图案186的位置和形状可以不被限制为如图5所示的。

图6至图9示出根据示例实施方式的识别图案的形状。

参照图6，识别图案286a可以包括多个点状图案或岛图案的组合。因此，识别图案286a可以与具有线形状的相邻布线容易地区别开。

参照图7，识别图案286b可以包括在相同的方向上延伸的线形图案的组合。包括在识别图案286b中的线形图案可以比相邻的布线(例如第一布线180和虚设布线184)短。因此，识别图案286b可以与相邻的布线容易地区别开。

参照图8，识别图案286c可以包括在不同的方向上延伸的线形图案。例如，识别图案286c可以包括彼此交叉的线形图案。

参照图9，识别图案286d可以包括多个点状图案或岛图案和至少一个线形图案的组合。

然而，考虑到相对于相邻布线的独特性，识别图案的形状可以被适当地改变。

在示例实施方式中，识别图案可以具有字符(或字母)形状，例如字母字符或韩国语的字符。在示例实施方式中，识别图案可以具有赋予次序的形状，例如数字或罗马字母。

图10至图35是示出根据示例实施方式的制造垂直存储器件的方法的截面图和俯视平面图。例如，图10至图35示出制造图1至图4中示出的垂直存储器件的方法。

具体地，图13、20、24、27、31和33是示出该方法的俯视平面图。图10、11、12、14、16、18、22、25、29、32和34是沿俯视平面图中指定的线I-I’且沿着第一方向截取的截面图。图15、17、19、21、23、26、28、30和35是沿俯视平面图中指定的线II-II’且沿着第一方向截取的截面图。

为了描述的方便，一些绝缘结构的图示在图13、20、24、27、31和33中被省略。

参照图10，外围电路可以形成在基板100上。

如参照图1所述的，基板100可以包括单元区C、第一延伸区E1和第二延伸区E2以及第一外围区P1和第二外围区P2。在示例实施方式中，外围电路可以形成在邻近于第一延伸区E1的第一外围区P1上。

基板100可以包括半导体(例如单晶硅或单晶锗)并可以用作垂直存储器件的主体和/或p型阱。外围电路可以包括例如由栅极结构108和第一杂质区103限定的晶体管。

例如，栅极绝缘层、栅电极层和栅极掩模层可以顺序地形成在基板100上。栅极掩模层可以被部分地蚀刻以形成栅极掩模106。栅电极层和栅极绝缘层可以利用栅极掩模106作为蚀刻掩模被部分地蚀刻以形成栅电极104和栅极绝缘图案102。因此，可以形成包括顺序地层叠在基板100上的栅极绝缘图案102、栅电极104和栅极掩模106的栅极结构108。

栅极绝缘层可以由硅氧化物或金属氧化物形成。栅电极层可以由金属、金属氮化物、金属硅化物或掺杂的多晶硅形成。栅极掩模层可以由硅氮化物形成。栅极绝缘层、栅电极层和栅极掩模层可以通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体化学气相沉积(HDP-CVD)工艺、原子层沉积(ALD)工艺以及溅射工艺中的至少一种形成。在示例实施方式中，栅极绝缘层可以通过对基板100的顶表面进行热氧化工艺而形成。

离子注入工艺可以利用栅极结构108作为注入掩模来进行，从而邻近于栅极结构108在第一外围区P1中的基板100的上部形成第一杂质区103。

在示例实施方式中，包括例如硅氮化物的间隔物可以进一步形成在栅极结构108的侧壁上。

覆盖晶体管的外围电路保护层109可以进一步形成。例如，覆盖第一杂质区103和栅极结构108的保护层可以形成在基板100上。保护层的形成在单元区C和第一延伸区E1上的部分可以被去除以形成外围电路保护层109。保护层可以形成为氧化物层。

参照图11，阶梯模制结构可以形成在基板100的单元区C以及延伸区E1和E2上。

在示例实施方式中，绝缘中间层112(例如112a至112g)和牺牲层114(例如114a至114f)可以形成在基板100上以形成模制结构。

绝缘中间层112可以由基于氧化物的材料例如二氧化硅、硅碳氧化物和/或硅氟氧化物形成。牺牲层114可以由相对于绝缘中间层112可具有蚀刻选择性的材料形成并可以通过湿蚀刻工艺容易地去除。例如，牺牲层114可以由基于氮化物的材料例如硅氮化物和/或硅硼氮化物形成。

绝缘中间层112和牺牲层114可以通过CVD工艺、PECVD工艺、旋涂工艺等形成。在示例实施方式中，最下面的绝缘中间层112a可以通过热氧化工艺或自由基氧化(radicaloxidation)工艺形成在基板100的顶表面上。在示例实施方式中，考虑到衬垫137(见图18)的形成，最上面的绝缘中间层112g可以形成为具有相对大的厚度。

牺牲层114可以在随后的工艺中去除从而为GSL、字线和SSL提供空间。因此，绝缘中间层112和牺牲层114的数目可以考虑到GSL、字线和SSL的数目来确定。图11示出牺牲层114和绝缘中间层112分别形成6个层级和7个层级。然而，绝缘中间层112和牺牲层114的数目可以根据垂直存储器件的期望集成度而增大或减小。

随后，模制结构的侧部可以例如以阶梯式的方式被部分地蚀刻以形成阶梯模制结构。

例如，覆盖单元区C和延伸区E1和E2的光致抗蚀剂图案(未示出)可以形成在最上面的绝缘中间层112g上。最上面的绝缘中间层112g和最上面的牺牲层114f的外围部分可以利用光致抗蚀剂图案作为蚀刻掩模来去除。光致抗蚀剂图案的外围部分可以被部分地去除使得光致抗蚀剂图案的宽度可以减小。绝缘中间层112g和112f的外围部分以及牺牲层114f和114e的外围部分可以再次利用光致抗蚀剂图案作为蚀刻掩模被蚀刻。蚀刻工艺可以以与如上所述类似的方式重复期望的(和/或可选地，预定的)蚀刻数量，从而获得图11中示出的阶梯模制结构，并且外围区P1和P2以及外围电路保护层109可以被再次暴露。

参照图12，覆盖阶梯模制结构的侧部的模制保护层120可以形成在基板100和外围电路保护层109上。

例如，覆盖阶梯模制结构和外围电路保护层109的绝缘层可以通过CVD工艺或旋涂工艺利用例如硅氧化物形成在基板100上。绝缘层的上部可以被平坦化直到最上面的绝缘中间层112g被暴露，从而形成模制保护层120。平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀刻工艺。

在示例实施方式中，模制保护层120可以由与绝缘中间层112的材料基本上相同或相似的材料形成。在此情况下，模制保护层120可以与绝缘中间层112成一体或与其合并。

参照图13至图15，沟道孔125可以穿过单元区C上的阶梯模制结构形成。

例如，硬掩模(未示出)可以形成在最上面的绝缘中间层112g和模制保护层120上。阶梯模制结构的绝缘中间层112和牺牲层114可以通过进行例如干蚀刻工艺被部分地蚀刻。硬掩模可以用作蚀刻掩模以形成沟道孔125。沟道孔125可以从基板100的顶表面在第一方向上延伸，基板100的顶表面可以通过沟道孔125被部分地暴露。硬掩模可以由基于硅的或基于碳的旋涂硬掩模(SOH)材料和/或光致抗蚀剂材料形成。在形成沟道孔125之后，硬掩模可以通过灰化工艺和/或剥离工艺去除。

如图13、图14和图15所示，多个沟道孔125可以形成在第二方向上以形成沟道孔行。多个沟道孔行可以形成在第三方向上。沟道孔行可以布置为使得沟道孔125可以沿着第二方向和/或第三方向形成为Z字形布置。

在示例实施方式中，半导体图案127可以形成在沟道孔125的下部。例如，半导体图案127可以利用通过沟道孔125暴露的基板100的顶表面作为籽晶通过选择性外延生长(SEG)工艺形成。在示例实施方式中，半导体图案127的顶表面可以位于第一牺牲层114a的顶表面和第二牺牲层114b的底表面之间。

参照图16和图17，填充沟道孔125的垂直沟道结构136可以形成在半导体图案127上。

在示例实施方式中，电介质层可以沿着沟道孔125的侧壁以及最上面的绝缘中间层112g的顶表面、半导体图案127的顶表面和模制保护层120的顶表面形成。电介质层的上部和下部可以通过回蚀刻工艺去除以在沟道孔125的侧壁上形成电介质层结构130。

填充沟道孔125的剩余部分的沟道层和填充绝缘层可以沿着最上面的绝缘中间层112g和模制保护层120的顶表面、电介质层结构130的内壁以及半导体图案127的顶表面顺序地形成。沟道层的上部和填充绝缘层的上部可以通过例如CMP工艺被平坦化直到最上面的绝缘中间层112g和/或模制保护层120可以被暴露。因此，包括电介质层结构130、沟道132和填充绝缘图案134的垂直沟道结构136可以形成在每个沟道孔125中。

电介质层可以通过顺序地形成阻挡层、电荷存储层和隧道绝缘层而形成。在示例实施方式中，电介质层可以形成为氧化物-氮化物-氧化物(ONO)分层结构。阻挡层、电荷存储层和隧道绝缘层可以通过CVD工艺、PECVD工艺、ALD工艺等形成。

沟道层可以由可选地掺杂有杂质的多晶硅或非晶硅形成。在示例实施方式中，可以进一步对沟道层进行热处理或激光束辐射。在此情况下，沟道层可以转变为包括单晶硅。填充绝缘层可以利用例如硅氧化物或硅氮化物形成。沟道层和填充绝缘层可以通过CVD工艺、PECVD工艺、ALD工艺、PVD工艺、溅射工艺等形成。

电介质层结构130可以具有围绕沟道132的外侧壁的吸管形状或圆柱壳形状。沟道132可以具有基本上杯形形状。填充绝缘图案134可以具有插入在沟道132中的柱形状。

参照图18和图19，可以形成盖在沟道孔125的上部上的衬垫137。

例如，垂直沟道结构136的上部可以通过例如回蚀刻工艺被部分地去除以形成凹进。衬垫层可以形成在电介质层结构130、沟道132、填充绝缘图案134、最上面的绝缘中间层112g和模制保护层120上以充分地填充该凹进。衬垫层的上部可以通过例如CMP工艺被平坦化直到最上面的绝缘中间层112g和/或模制保护层120的顶表面可以被暴露从而由衬垫层的剩余部分形成衬垫137。

例如，衬垫层可以通过溅射工艺或ALD工艺使用可选地用n型杂质掺杂的多晶硅形成。在示例实施方式中，包括非晶硅的初始衬垫层可以形成，然后可以对其进行结晶工艺以形成衬垫层。

根据沟道行的布置，多个衬垫137可以在最上面的绝缘中间层112g中限定衬垫行，多个衬垫行可以沿着第三方向形成。沟道行可以限定在衬垫行下面，多个沟道行可以沿着第三方向布置。

第一上部绝缘层140可以形成在最上面的绝缘中间层112g、衬垫137和模制保护层120上。第一上部绝缘层140可以通过CVD工艺、旋涂工艺等由硅氧化物形成。

参照图20和图21，可以形成延伸穿过阶梯模制结构的开口150。

例如，可以形成覆盖衬垫137并部分地暴露出在沟道行中的一些之间的第一上部绝缘层140的硬掩模(未示出)。第一上部绝缘层140、模制保护层120、绝缘中间层112和牺牲层114可以通过例如利用硬掩模作为蚀刻掩模的干蚀刻工艺被部分地蚀刻以形成开口150。硬掩模可以使用光致抗蚀剂材料或SOH材料形成。在形成开口150之后，硬掩模可以通过灰化工艺和/或剥离工艺去除。

例如，开口150可以在第二方向上延伸，多个开口150可以沿着第三方向形成。一定数目的沟道行可以布置在第三方向上相邻的开口150之间。例如，如图20所示，四个沟道行可以被包括在相邻的开口150之间。然而，考虑到垂直存储器件的电路设计或集成度，开口105之间的沟道行的数目可以适当地调节。

如图21所示，在形成开口150之后，绝缘中间层112和牺牲层114可以变成绝缘中间层图案116(例如116a至116g)和牺牲图案118(例如118a至118f)。在每个层级的绝缘中间层图案116和牺牲图案118可以具有在第二方向上延伸的板形状。

在示例实施方式中，基板100的顶表面、以及绝缘中间层图案116的侧壁和牺牲图案118的侧壁可以通过开口150暴露。

参照图22和图23，通过开口150暴露的牺牲图案118可以被去除。在示例实施方式中，牺牲图案118可以通过利用例如磷酸作为蚀刻剂溶液的湿蚀刻工艺来去除。

间隙152可以由牺牲图案118从其去除的空间限定。垂直沟道结构136的侧壁可以被间隙152部分地暴露。在示例实施方式中，半导体图案127的侧壁可以被最下面的间隙152暴露。

如图22所示，间隙152可以在每个层级在第二方向上延伸，并可以被模制保护层120阻挡。

参照图24至图26，栅线160(例如160a至160f)可以形成在间隙152中。因此，每个层级的牺牲层114和牺牲图案118可以用栅线160替换。

在示例实施方式中，栅电极层可以形成在垂直沟道结构136的暴露的外侧壁、绝缘中间层图案116的表面、基板100的通过开口150暴露的顶表面、以及第一上部绝缘层140的顶表面上。栅电极层可以充分地填充间隙152并至少部分地填充开口150。

栅电极层可以使用金属或金属氮化物形成。例如，栅电极层可以由钨、钨氮化物、钛、钛氮化物、钽、钽氮化物、铂等形成。在示例实施方式中，栅电极层可以形成为包括由金属氮化物形成的阻挡层和金属层的多层结构。栅电极层可以通过CVD工艺、PECVD工艺、ALD工艺、PVD工艺、溅射工艺等形成。

在示例实施方式中，在形成栅电极层之前，界面层(未示出)可以沿着间隙152的内壁和绝缘中间层图案116的表面形成。界面层可以由硅氧化物或金属氧化物形成。

随后，栅电极层可以被部分地去除以在每个层级的间隙152中形成栅线160。

例如，栅电极层的上部可以通过CMP工艺平坦化直到第一上部绝缘层140可以被暴露。栅电极层的形成在开口150中和在基板100的顶表面上的部分可以被蚀刻以获得栅线160。

栅线160可以包括在第一方向上顺序地层叠且彼此间隔开的GSL(例如栅线160a)、字线(例如栅线160b至160e)和SSL(例如栅线160f)。考虑到垂直存储器件的电路设计和容量，形成GSL、字线和SSL的层级的数目可以增大。

在每个层级的栅线160可以具有与牺牲图案118的形状基本上相同或相似的形状。在每个层级的栅线160可以包括从其上面的栅线160在第二方向上突出的台阶部。

参照图27和图28，可以进行离子注入工艺以在基板100的通过开口150暴露的上部处形成第二杂质区105。第二杂质区105可以例如在第二方向上延伸。

随后，填充开口150的绝缘图案155和切割图案157可以形成在第二杂质区105上。

例如，包括硅氧化物的绝缘层可以沿着第一上部绝缘层140的顶表面、以及开口150的侧壁和底部形成。绝缘层的上部和下部可以通过回蚀刻工艺去除以在开口150的侧壁上形成绝缘图案155。填充开口150的剩余部分的导电层可以形成在第一上部绝缘层140上。导电层的上部可以通过CMP工艺平坦化以形成切割图案157。导电层可以通过溅射工艺或ALD工艺由金属、金属硅化物和/或掺杂的多晶硅形成。

在示例实施方式中，切割图案157和绝缘图案155可以一起在开口150中在第二方向上延伸。在示例实施方式中，切割图案157可以用作垂直存储器件的CSL，并可以通过绝缘图案155而与栅线160绝缘。

包括栅线160、绝缘中间层图案116以及延伸穿过栅线160和绝缘中间层图案116的沟道行的栅线层叠结构可以由在第三方向上相邻的切割图案157限定。

参照图29和图30，覆盖切割图案157的第二上部绝缘层170可以形成在第一上部绝缘层140上。

例如，第二上部绝缘层170可以通过CVD工艺、旋涂工艺等由与第一上部绝缘层140基本上相同或相似的基于硅氧化物的材料形成。

参照图31和图32，接触可以穿过第二上部绝缘层170和第一上部绝缘层140形成。

在示例实施方式中，第一接触172(例如172a至172f)可以形成在第一延伸区E1上以处于对应的栅线160(例如160a至160f)的台阶部上。

在示例实施方式中，可连接到GSL和字线的第一接触172a至172e可以穿过第二上部绝缘层170、第一上部绝缘层140、模制保护层120和绝缘中间层图案116b至116f形成。

在示例实施方式中，可连接到SSL的第一接触172f可以穿过第二上部绝缘层170、第一上部绝缘层140和最上面的绝缘中间层图案116g形成。

在示例实施方式中，位线接触174可以形成在单元区C上。位线接触174可以穿过第二上部绝缘层170和第一上部绝缘层140形成从而电连接到衬垫137。在示例实施方式中，外围电路接触176可以进一步形成在第一外围区P1上。外围电路接触176可以穿过第二上部绝缘层170、第一上部绝缘层140、模制保护层120和外围电路保护层109形成，并可以电连接到第一杂质区103。

在示例实施方式中，用于形成位线接触174、第一接触172和外围电路接触176的接触孔可以通过基本上相同的光刻工艺同时形成。填充接触孔的第一导电层可以形成，第一导电层的上部可以通过CMP工艺被平坦化直到第二上部绝缘层170的顶表面可以被暴露。因此，位线接触174、第一接触172和外围电路接触176可以由第一导电层基本上同时地形成。

在示例实施方式中，用于形成位线接触174、第一接触172和外围电路接触176的光刻工艺可以被分成多个光刻工艺。

参照图33至图35，电连接到接触的布线可以形成在第二上部绝缘层170上。另外，识别图案186可以与布线一起形成。

第一布线180(例如180a至180f)可以被图案化以电连接到相应的接触172(例如172a至172f)，该接触172可以连接到栅线层叠结构。第一布线180可以在第二方向上从第一延伸区E1延伸到第一外围区P1的一部分。在示例实施方式中，虚设布线184可以与第一布线180一起形成在第一外围区P1上。虚设布线184可以包括多个线形图案，并可以对于每个栅线层叠结构或每个单元块形成。

位线182可以在单元区C上在第三方向上延伸，并可以被图案化以电连接到多个位线接触174。

在示例实施方式中，识别图案186可以形成在单元块和栅线层叠结构中的一个或多个处。识别图案186可以形成为在第一外围区P1上邻近虚设布线184。识别图案186可以形成为各种形状从而与虚设布线184和/或第一布线180区别开，如参照图6至图9所述的。

在示例实施方式中，第一布线180、虚设布线184和识别图案186可以通过关于第二导电层的基本上相同的蚀刻工艺同时形成。在示例实施方式中，位线182也可以由第二导电层形成。

第一导电层和第二导电层可以通过溅射工艺或ALD工艺由金属(例如铜、铝等)形成。

在示例实施方式中，例如，单元块的操作故障测试可以利用识别图案186作为地址标识引导物来进行。如果单元块通过操作故障测试被确定为正常，则额外的布线构造可以在第一布线180上进行。

图36至图38是示出根据示例实施方式的垂直存储器件的截面图。图36至图38是示出包括布线结构的垂直存储器件的上部的局部截面图。

这里省略了对与参照图1至图5示出的元件和构造基本上相同或相似的元件和构造的详细说明。

参照图36，布线结构可以包括第一接触172、第一位线接触174a、外围电路接触176、第一位线182a、第一布线180和第一虚设布线184a。第一位线182a、第一布线180和第一虚设布线184a可以形成在基本上相同的层级(例如在第二上部绝缘层170上)。

在示例实施方式中，额外的布线可以设置在第一位线182a、第一布线180和第一虚设布线184a之上。例如，覆盖第一位线182a、第一布线180和第一虚设布线184a的第三上部绝缘层200可以形成在第二上部绝缘层170上。

第二位线接触204和第二接触202可以穿过第三上部绝缘层200形成以分别电连接到第一位线182a和第一布线180。

第二布线210、第二位线212和第二虚设布线214可以形成在第三上部绝缘层200上。第二布线210可以经由第二接触202电连接到第一布线180。第二位线212可以经由第二位线接触204电连接到第一位线182a。第二布线210可以贯穿第一延伸区E1和第一外围区P1延伸。第二位线212可以在单元区C上例如在第三方向上延伸。

第二虚设布线214可以对于每个单元块被提供，并可以与第二布线210间隔开从而设置在第一外围区P1上。

在示例实施方式中，识别图案216可以设置在第一外围区P1的第三上部绝缘层200的一部分上以邻近于第二虚设布线214。

在示例实施方式中，第二布线210、第二位线212、第二虚设布线214和识别图案216可以由对于例如第三导电层的基本上相同的图案化工艺形成。

参照图37，额外的布线可以进一步设置在第二位线212、第二布线210和第二虚设布线214之上。

例如，覆盖第二位线212、第二布线210和第二虚设布线214的第四上部绝缘层220可以形成在第三上部绝缘层200上。

第三接触222可以穿过第四上部绝缘层220形成以电连接到第二布线210。

在示例实施方式中，第三布线230和第三虚设布线234可以形成在第四上部绝缘层220上。第三布线230可以经由第三接触222电连接到第二布线210。第三布线230可以贯穿第一延伸区E1和第一外围区P1延伸。第三虚设布线234可以对于每个单元块被提供，并可以与第三布线230间隔开从而设置在第一外围区P1上。

在示例实施方式中，识别图案236可以设置在第一外围区P1的第四上部绝缘层220的一部分上以邻近于第三虚设布线234。

在示例实施方式中，第三布线230、第三虚设布线234和识别图案236可以由对于例如第四导电层的基本上相同的图案化工艺形成。

如图3、图36和图37所示，识别图案可以设置在对应于第一布线180、第二布线210或第三布线230的布线层级以被提供作为地址标识引导物。

在示例实施方式中，识别图案可以设置在对应于第一布线180、第二布线210或第三布线230的两个或更多布线层级。

参照图38，例如，第一识别图案186a可以设置在与第一布线180相同的布线层级，第二识别图案236a可以设置在与第三布线230相同的布线层级。

在示例实施方式中，第一识别图案186a可以用作用于故障测试的地址标识引导物。第二识别图案236a可以用作用于施加驱动信号的地址标识引导物。

图39是示出根据示例实施方式的垂直存储器件的区域的示意俯视平面图。图40至图42是示出根据示例实施方式的垂直存储器件的俯视平面图和截面图。具体地，图40是垂直存储器件的俯视平面图。图41和图42是沿图40中指示的线I-I’截取的截面图。

这里省略了对于与参照图1至图4和/或图36至图38描述的元件和/或构造基本上相同或相似的元件和/或构造的详细说明。

参照图39和图40，如也参照图1和图2示出的，垂直存储器件或基板100可以包括单元区C、第一延伸区E1和第二延伸区E2以及第一外围区P1和第二外围区P2。

多个单元块CB1、CB2和CB3可以由贯穿单元区C和第一延伸区E1延伸的切割图案157限定。包括在每个单元块中的栅线160的台阶部可以布置在第一延伸区E1上。

在示例实施方式中，识别图案187可以设置在单元区C的邻近于第一延伸区E1的端部上。例如，识别图案187可以设置在单元区C的其中可形成垂直沟道结构136的区域与其中可形成最上面的第一接触172f的区域之间的剩余空间上。

在示例实施方式中，识别图案可以设置在单元区C和第一延伸区E1之间的边界处。

如上所述，识别图案187可以从第一外围区P1移动到单元区C的端部或边界从而可以节省或减小第一外围区P1的面积。

参照图41，识别图案187可以设置在与第一布线180基本上相同的层级。例如，识别图案187可以设置在第二上部绝缘层170上以邻近于位线182。

参照图42，如也参照图36描述的，额外的布线可以进一步形成在第一位线174a、第一布线180和第一虚设布线184a上方。例如，第二位线212、第二布线210和第二虚设布线214可以设置在第三上部绝缘层200上。

在示例实施方式中，识别图案216可以设置在与第二布线210基本上相同的层级。例如，识别图案216可以设置在第三上部绝缘层200上以邻近于第二位线212。

图43是示出根据示例实施方式的垂直存储器件的区域的示意俯视平面图。

参照图43，如也参照图1和图2示出的，垂直存储器件可以包括单元区C、第一延伸区E1和第二延伸区E2以及第一外围区P1和第二外围区P2。单元块CB1、CB2和CB3可以由在单元区C和第一延伸区E1上的切割图案限定。

在示例实施方式中，第二延伸区E2可以被分配作为虚设区，第二外围区P2可以用作页面缓冲器区。

在示例实施方式中，识别图案可以设置在第二延伸区E2和/或第二外围区P2上。

在示例实施方式中，识别图案可以包括设置在第二延伸区E2上的第一识别图案188a和设置在第二外围区P2上的第二识别图案188b。

识别图案可以在第三方向上提供在外围区和/或延伸区上。因此，地址标识引导物也可以被提供，例如当通过位线施加信号时。

图44是示出根据示例实施方式的垂直存储器件的俯视平面图。这里省略了对于与参照图1和图2示出的元件和/或构造基本上相同或相似的元件和/或构造的详细说明。

参照图44，如也参照图1描述的，第一延伸区和第一外围区P1可以从单元区C顺序地布置。第一延伸区和第一外围区P1可以关于单元区C基本上对称。

在示例实施方式中，第一延伸区可以包括第一接触区EC1和第二接触区EC2。第一接触区EC1和第二接触区EC2可以邻近于单元区C在第二方向上的两个侧部。

栅线160(例如160a至160g)可以沿着第一方向层叠在单元区C和第一延伸区上。

在示例实施方式中，垂直存储器件的单元块或栅线层叠结构可以包括至少两个层级的SSL。例如，最下面的栅线160a可以用作GSL，两个最上面的栅线160f和160g可以用作SSL。GSL和SSL之间的栅线160b至160e可以用作字线。

电连接到GSL和字线的第一接触172和第一布线180可以设置在第一接触区EC1上。在示例实施方式中，电连接到下部SSL 160f的第一接触172和第一布线180也可以设置在第一接触区EC1上。

虚设布线184可以设置在邻近于第一接触区EC1的第一外围区P1上。

电连接到SSL的第二接触240和第二布线245可以设置在第二接触区EC2上。在示例实施方式中，第二接触240和第二布线245可以电连接到上部SSL 160g。

第一布线180和第二布线245可以在第二方向上延伸，并可以设置在基本上相同的布线层级。在示例实施方式中，第二布线245可以设置在第一布线180的上面的布线层级。

包括例如第一至第三单元块CB1、CB2和CB3的多个单元块可以由交叉单元区C和第一延伸区的切割图案157限定。

在示例实施方式中，识别图案可以设置在布线层级。识别图案可以包括具有不同形状或形成在不同区域处的多个图案。

例如，第一识别图案189a可以设置在邻近于第一接触区EC1的第一外围区P1上，并可以用作对于第二单元块CB2的识别图案。

第二识别图案189b可以具有与第一识别图案189a不同的形状。例如，第二识别图案189b可以设置在邻近于第二接触区EC2的第一外围区P1上。第二识别图案189b可以用作对于第一单元块CB1的识别图案，并可以用作用于通过SSL选择单元块的地址标识引导物。

第三识别图案189c可以具有与第一识别图案189a不同的形状。例如，第三识别图案189c可以设置在单元区C的邻近于第二接触区EC2的端部上。第三识别图案189c可以用作对于第三单元块CB3的识别图案，并可以用作用于通过SSL选择单元块的地址标识引导物。

第一至第三识别图案189a、189b和189c可以设置在相同的布线层级或不同的布线层级。

如上所述，识别图案可以布置为不同的形状和/或布置在不同的区域中。因此，用于选择单元块、通过例如第一布线180施加信号、检测单元块的故障等的地址标识引导物可以被同时提供。

根据本发明构思的示例实施方式，可以形成用于搜索单元块的地址的识别图案。识别图案可以通过与用于在栅线层叠结构上方形成布线的图案化工艺相同的图案化工艺形成。识别图案和布线可以位于相同的层级。识别图案可以形成在栅线层叠结构上方，因此可以被容易地识别而不用额外的光学装置。因此，识别图案可以在检测故障单元块和识别用于施加信号的单元块时起参考作用。

在示例实施方式中，非易失性存储器可以被实现为包括三维(3D)存储器阵列。3D存储器阵列可以单片地形成在基板(例如，半导体基板诸如硅或绝缘体上半导体(semiconductor-on-insulator)基板)上。3D存储器阵列可以包括两个或多个物理层级的存储单元，该两个或多个物理层级的存储单元具有设置在基板上方的有源区和与那些存储单元的操作有关的电路，不论这样的相关电路在这样的基板之上还是在这样的基板内。阵列的每个层级的层可以直接沉积在阵列的每个下面的层级的层上。

在示例实施方式中，3D存储器阵列可以包括竖直地取向的垂直NAND串使得至少一个存储单元位于另一存储单元之上。该至少一个存储单元可以包括电荷捕获层。

以下的专利文件通过引用整体地结合于此，描述了三维存储器阵列的适当构造，其中三维存储器阵列配置为多个层级并且字线和/或位线在层级之间共用：美国专利第7679133号、第8553466号、第8654587号和第8559235号；和美国专利公开第2011/0233648号。

应当理解，这里描述的示例实施方式应当仅以描述性的含义理解，而不是为了限制的目的。对于根据示例实施方式的每个器件或方法内的特征或方面的描述应当通常被认为可用于根据示例实施方式的其它器件或方法中的其它相似的特征或方面。虽然已经具体示出和描述了一些示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化，而没有脱离权利要求的精神和范围。

本申请要求于2015年10月8日在USPTO提交的美国临时申请第62/238918号以及于2015年11月26日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2015-0166489号的优先权。上述申请的全部内容通过引用结合于此。

Claims (25)

1.一种垂直存储器件，包括：

基板；

在所述基板上的多个沟道，所述沟道在垂直于所述基板的顶表面的第一方向上延伸；

多条栅线，在所述基板上层叠在彼此之上，所述栅线围绕所述沟道，所述栅线沿着所述第一方向彼此间隔开；

多条布线，在所述栅线上方并电连接到所述栅线；以及

识别图案，在所述基板上处于与所述布线中的至少一个的层级相同的层级。

2.如权利要求1所述的垂直存储器件，其中

在每个层级的所述栅线包括在平行于所述基板的所述顶表面的第二方向上延伸的台阶部，并且

所述布线电连接到对应的栅线的所述台阶部。

3.如权利要求2所述的垂直存储器件，其中所述识别图案在所述第二方向上与所述沟道间隔开，所述布线设置在所述沟道和所述识别图案之间。

4.如权利要求3所述的垂直存储器件，还包括：

虚设布线，在所述基板上且在所述识别图案与所述布线中的一个之间。

5.如权利要求2所述的垂直存储器件，还包括：

在第三方向上延伸的位线，所述第三方向平行于所述基板的所述顶表面并交叉所述第二方向，其中

所述位线连接到所述沟道中的至少一个，并且

所述识别图案和所述位线在相同的层级。

6.如权利要求5所述的垂直存储器件，其中在平面图中，所述识别图案在所述位线和所述布线之间。

7.如权利要求1所述的垂直存储器件，其中

所述布线设置在所述基板上方的多个层级处，并且

所述识别图案在与所述布线中的最下面的布线的层级相同的层级。

8.如权利要求1所述的垂直存储器件，其中

所述布线设置在所述基板上方的多个层级处，并且

所述识别图案设置在与所述布线中的最上面的布线的层级相同的层级。

9.如权利要求1所述的垂直存储器件，其中

所述布线设置在所述基板上方的多个层级处，并且

所述识别图案设置在所述多个层级中的两个或多个层级处。

10.如权利要求1所述的垂直存储器件，其中所述识别图案包括多个点状图案、多个线形图案以及点状图案和线形图案的组合中的一个。

11.如权利要求10所述的垂直存储器件，其中

所述识别图案包括所述多个线形图案，并且

所述线形图案彼此交叉。

12.如权利要求1所述的垂直存储器件，其中所述识别图案和所述布线包括相同的导电材料。

13.一种垂直存储器件，包括：

基板；

在所述基板上的多个单元块，每个单元块包括，

多个沟道，在垂直于所述基板的顶表面的第一方向上延伸，

多条栅线，在所述基板上层叠在彼此之上，所述栅线围绕所述沟道，所述栅线沿着所述第一方向彼此间隔开；和

多条布线，在所述栅线上方并电连接到所述栅线；以及

在所述基板上的识别图案，所述识别图案对应于所述多个单元块中的至少一个。

14.如权利要求13所述的垂直存储器件，其中所述识别图案处于所述基板上方的与所述布线中的至少一个的层级相同的层级。

15.如权利要求13所述的垂直存储器件，其中

所述栅线在第二方向上延伸，该第二方向平行于所述基板的所述顶表面，

所述多个单元块沿着平行于所述基板的所述顶表面的第三方向彼此间隔开，并且

所述第三方向交叉所述第二方向。

16.如权利要求15所述的垂直存储器件，还包括：

切割图案，在所述基板上且在所述多个单元块中的相邻单元块之间。

17.如权利要求16所述的垂直存储器件，其中

所述基板包括单元区和延伸区，

所述沟道在所述单元区上，

所述栅线的端部在所述延伸区上，并且

所述切割图案在所述单元区和所述延伸区上延伸。

18.一种垂直存储器件，包括：

基板，包括单元区、延伸区和外围区；

多个垂直沟道，在所述单元区上；

栅线，在所述基板上，所述栅线围绕所述垂直沟道，所述栅线在所述基板的顶表面上层叠在彼此之上，所述栅线在所述单元区和所述延伸区上延伸；

接触，在所述延伸区上电连接到所述栅线；

布线，经由所述接触电连接到所述栅线，所述布线从所述延伸区延伸到所述外围区；以及

识别图案，在所述基板上且在所述栅线中的最上面的栅线之上。

19.如权利要求18所述的垂直存储器件，其中所述识别图案处于所述基板上方的与所述布线中的至少一个的层级相同的层级。

20.如权利要求18所述的垂直存储器件，其中

所述垂直沟道在垂直于所述基板的顶表面的第一方向上延伸，并且

所述栅线在第二方向和第三方向上延伸，所述第二方向和所述第三方向平行于所述基板的所述顶表面并彼此交叉。

21.一种垂直存储器件，包括：

基板，包括单元区、延伸区和外围区；

单元块，包括，

栅线，层叠在彼此之上，和

沟道，垂直地延伸穿过所述栅线；

绝缘层，在所述单元块上，所述绝缘层在所述单元区、所述延伸区和所述外围区上延伸；以及

导电图案，在所述绝缘层上，

所述导电图案包括在所述绝缘层上彼此间隔开的布线和识别图案，

所述布线电连接到所述栅线，并且

所述识别图案处于所述基板上方的与所述布线的层级相同的层级。

22.如权利要求21所述的垂直存储器件，其中

所述导电图案包括在所述基板上方的与所述布线和所述识别图案的层级相同的层级的位线，

所述位线电连接到所述沟道，并且

所述位线与所述布线和所述识别图案间隔开。

23.如权利要求22所述的垂直存储器件，其中

所述导电图案包括虚设图案，

所述虚设图案与处于相同层级的所述布线和所述识别图案间隔开，并且

所述识别图案在所述外围区之上。

24.如权利要求21所述的垂直存储器件，还包括：

位线，在所述单元块上；和

第二绝缘层，在所述位线和所述绝缘层之上，其中

所述绝缘层是第一绝缘层，并且

所述导电图案在所述第二绝缘层之上。

25.如权利要求21所述的垂直存储器件，其中所述布线和所述识别图案由相同的材料形成。