KR102483456B1 - 수직형 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

수직형 메모리 장치는 기판, 기판의 상면에 대해 수직한 제1 방향으로 연장하는 채널들, 채널들을 감싸며 제1 방향을 따라 서로 이격되도록 적층되는 복수의 게이트 라인들, 게이트 라인들의 상부에서 각 층의 게이트 라인들과 각각 전기적으로 연결되는 배선들, 및 배선들 중 적어도 하나의 배선과 동일 레벨 상에 배치되는 식별 패턴을 포함한다.

Description

수직형 메모리 장치 및 이의 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 수직 방향으로 게이트 라인들이 적층되는 수직형 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 기판 상면에서 수직하게 돌출된 기둥 또는 실린더 형상의 채널들이 구비되며 상기 채널에 접하는 복수의 게이트 라인들이 적층될 수 있다.
상기 수직형 메모리 장치의 용량을 보다 높이기 위해, 상기 게이트 라인들의 적층 수, 및 상기 채널들 및 상기 게이트 라인들을 포함하는 블록의 수들이 증가될 수 있다. 이에 따라, 상기 수직형 메모리 장치 구조의 복잡성이 심화될 수 있다.
본 발명의 일 과제는 공정 및 동작 신뢰성성이 향상된 수직형 메모리 장치를 제공하는 것이다.
본 발명의 일 과제는 공정 및 동작 신뢰성이 향상된 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 기판, 상기 기판의 상면에 대해 수직한 제1 방향으로 연장하는 채널들, 상기 채널들을 감싸며, 상기 제1 방향을 따라 서로 이격되도록 적층되는 복수의 게이트 라인들, 상기 게이트 라인들의 상부에서 각 층의 상기 게이트 라인들과 각각 전기적으로 연결되는 배선들, 및 상기 배선들 중 적어도 하나의 배선과 동일 레벨 상에 배치되는 식별 패턴을 포함할 수 있다.
예시적인 실시예들에 따르면, 각 층의 상기 게이트 라인들은 상기 기판의 상기 상면에 대해 평행한 제2 방향으로 돌출되는 계단부를 포함하며, 상기 배선들은 상기 계단부와 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 상기 식별 패턴은 상기 배선들을 사이에 두고 상기 채널들과 상기 제2 방향으로 이격되어 배치될 수 있다.
예시적인 실시예들에 따르면, 상기 수직형 메모리 장치는 상기 식별 패턴 및 상기 배선들 사이에 배치되는 더미 배선을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 수직형 메모리 장치는 상기 기판의 상기 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 연장되며 상기 채널들 중 적어도 하나의 채널과 연결되는 비트 라인을 더 포함할 수 있다. 상기 식별 패턴은 상기 비트 라인과 동일한 레벨 상에 배치될 수 있다.
예시적인 실시예들에 따르면, 상기 식별 패턴은 평면 방향에서 상기 비트 라인 및 상기 배선들 사이에 배치될 수 있다.
예시적인 실시예들에 따르면, 상기 배선들은 복수의 레벨들에 걸쳐 적층되며, 상기 식별 패턴은 상기 배선들 중 최하층의 배선과 동일한 레벨에 배치될 수 있다.
예시적인 실시예들에 따르면, 상기 배선들은 복수의 레벨들에 걸쳐 적층되며, 상기 식별 패턴은 상기 배선들 중 최상층의 배선과 동일한 레벨에 배치될 수 있다.
예시적인 실시예들에 따르면, 상기 배선들은 복수의 레벨들에 걸쳐 적층되며, 상기 식별 패턴은 상기 복수의 레벨들 중 2 이상의 레벨들 상에 배치될 수 있다.
예시적인 실시예들에 따르면, 상기 식별 패턴은 복수의 점 패턴들, 복수의 라인 패턴들, 또는 복수의 점 패턴들 및 라인 패턴의 조합을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 식별 패턴은 상기 복수의 라인 패턴들을 포함하며, 상기 복수의 라인 패턴들은 서로 교차하도록 배열될 수 있다.
예시적인 실시예들에 따르면, 상기 식별 패턴은 상기 배선들과 동일한 도전성 물질을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 기판, 복수의 셀 블록들 및 식별 패턴을 포함할 수 있다. 상기 셀 블록은 상기 기판 상에 배치되며, 상기 기판의 상면에 대해 수직한 제1 방향으로 연장하는 채널들, 상기 채널들을 감싸며 상기 제1 방향을 따라 서로 이격되어 적층되는 게이트 라인들, 및 상기 게이트 라인들의 상부에서 각 층의 상기 게이트 라인들과 각각 전기적으로 연결되는 배선들을 포함할 수 있다. 상기 식별 패턴은 상기 복수의 셀 블록들 중 적어도 하나의 셀 블록에 제공될 수 있다.
예시적인 실시예들에 따르면, 상기 식별 패턴은 상기 배선들 중 적어도 하나의 배선과 동일한 레벨 상에 배치될 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 라인들은 상기 기판의 상기 상면에 대해 평행한 제2 방향으로 연장될 수 있다. 상기 복수의 셀 블록들은 상기 기판의 상기 상면에 대해 평행하며 상기 제2 방향과 교차하는 제3 방향을 따라 서로 이격되어 배열될 수 있다.
예시적인 실시예들에 따르면, 상기 수직형 메모리 장치는 상기 복수의 셀 블록들 사이에 배치되는 커팅 패턴을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 커팅 패턴은 공통 소오스 라인으로 제공될 수 있다.
예시적인 실시예들에 따르면, 상기 복수의 셀 블록들 중 소정의 개수의 셀 블록들이 하나의 블록 그룹을 형성하며, 복수의 상기 블록 그룹들이 상기 제3 방향을 따라 배열될 수 있다.
예시적인 실시예들에 따르면, 상기 식별 패턴은 상기 블록 그룹마다 배치될 수 있다.
예시적인 실시예들에 따르면, 상기 셀 블록은 상기 배선들과 인접하여 배치되는 더미 배선들을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 더미 배선들 중 상기 식별 패턴이 제공된 상기 셀 블록에 포함되는 더미 배선은 나머지 더미 배선들과 다른 형상을 가질 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 셀 영역, 확장 영역 및 주변 영역을 포함하는 기판, 상기 기판의 상기 셀 영역 상에 배치되는 복수의 수직 채널들, 상기 수직 채널들을 감싸며 상기 셀 영역 및 상기 확장 영역 상에서 상기 기판의 상면으로부터 적층되는 게이트 라인들, 상기 확장 영역 상에서 각 층의 상기 게이트 라인들과 전기적으로 연결되는 콘택들, 상기 콘택들을 통해 상기 게이트 라인들과 전기적으로 연결되며 상기 확장 영역으로부터 상기 주변 영역 상으로 연장되는 배선들, 및 상기 게이트 라인들 중 최상층의 게이트 라인의 상부에 배치되는 식별 패턴을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 식별 패턴은 상기 배선들 중 적어도 하나의 배선과 동일한 레벨 상에 배치될 수 있다.
예시적인 실시예들에 따르면, 상기 수직 채널은 상기 기판의 상기 상면으로부터 수직한 제1 방향으로 연장하며, 상기 게이트 라인들은 상기 기판의 상기 상면에 대해 평행하며 서로 수직하게 교차하는 제2 방향 및 제3 방향으로 연장할 수 있다.
예시적인 실시예들에 따르면, 상기 확장 영역은 상기 제2 방향으로의 상기 셀 영역의 양 측부에 배치되는 제1 확장 영역, 및 상기 제3 방향으로의 상기 셀 영역의 양 측부에 배치되는 제2 확장 영역을 포함할 수 있다. 상기 주변 영역은 상기 제1 확장 영역의 상기 제2 방향으로의 측부에 배치되는 제1 주변 영역, 및 상기 제2 확장 영역의 상기 제3 방향으로의 측부에 배치되는 제2 주변 영역을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 콘택들 및 상기 배선들은 상기 제1 확장 영역에 배치되며, 상기 제2 확장 영역은 더미 영역으로 제공될 수 있다. 상기 제1 주변 영역은 데코더(decoder) 영역으로 제공되며, 상기 제2 주변 영역은 페이지 버퍼(page buffer) 영역으로 제공될 수 있다.
예시적인 실시예들에 따르면, 상기 식별 패턴은 상기 셀 영역, 상기 제1 확장 영역, 상기 제2 확장 영역, 상기 제1 주변 영역 및 상기 제2 주변 영역 중 2 이상의 영역들에 배치되는 복수의 식별 패턴들을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 라인들은 상기 기판의 상기 상면으로부터 순차적으로 적층되는 그라운드 선택 라인(GSL), 워드 라인들 및 스트링 선택 라인(SSL)을 포함할 수 있다. 상기 제1 확장 영역은 상기 셀 영역을 사이에 두고 서로 마주보는 제1 콘택 영역 및 제2 콘택 영역을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 배선들은 상기 GSL 및 상기 워드 라인들과 연결되며 상기 제1 콘택 영역 상에 배치되는 제1 배선, 및 상기 SSL과 연결되며 상기 제2 콘택 영역 상에 배치되는 제2 배선을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 식별 패턴은 상기 제1 배선과 인접하게 배치되는 제1 식별 패턴, 및 제2 배선과 인접하게 배치되는 제2 식별 패턴을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치의 제조 방법에 따르면, 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하여 몰드 구조물을 형성할 수 있다. 상기 몰드 구조물을 관통하는 채널들을 형성할 수 있다. 상기 몰드 구조물을 관통하며 선형으로 연장되는 개구부를 형성할 수 있다. 상기 개구부를 통해 상기 희생막들을 제거할 수 있다. 상기 희생막들이 제거된 공간에 게이트 라인들을 형성할 수 있다. 상기 게이트 라인들과 전기적으로 연결되는 제1 배선들을 형성할 수 있다. 상기 제1 배선들과 동일한 레벨 상에 식별 패턴을 형성할 수 있다. 상기 제1 배선들을 통해 전기적 신호를 인가하여 불량 검사를 수행할 수 있다. 상기 제1 배선들 상부에서 상기 제1 배선들 중 적어도 하나와 전기적으로 연결되는 제2 배선을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 식별 패턴은 상기 불량 검사 수행 시 어드레스 식별 가이드 또는 참조 패턴으로 제공될 수 있다.
예시적인 실시예들에 따르면, 상기 채널들, 상기 게이트 라인들 및 상기 제1 배선들을 포함하는 복수의 셀 블록들이 정의될 수 있다. 상기 식별 패턴은 상기 셀 블록들 중 원하는 셀 블록 검색을 위한 상기 어드레스 식별 가이드 또는 상기 참조 패턴으로 제공될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 배선들 및 상기 식별 패턴은 동일한 패터닝 공정을 통해 형성될 수 있다.
전술한 본 발명의 예시적인 실시예들에 따르면, 예를 들면, 셀 블록의 어드레스 검색을 위한 식별 패턴이 형성될 수 있다. 상기 식별 패턴은 게이트 라인 구조체의 상부에 배치되는 배선들과 실질적으로 동일한 패터닝 공정에 의해 형성되며, 상기 배선들과 동일한 레벨 상에 배치될 수 있다. 상기 식별 패턴은 상기 게이트 라인 구조체의 상부에 형성되므로 추가적인 광학 장비 없이도 쉽게 판별될 수 있다. 따라서, 상기 식별 패턴에 의해 불량 셀 블록 검색, 구동 신호 인가 시 해당 셀 블록 식별을 위한 기준이 제공될 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치의 영역들을 나타내는 모식도이다.
도 2 내지 도 4는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도 및 단면도들이다.
도 5는 셀 블록에 포함된 배선들의 배열을 나타내는 모식도이다.
도 6 내지 도 9는 일부 예시적인 실시예들에 따른 식별 패턴의 형상을 나타내는 도면들이다.
도 10 내지 도 35는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 36 내지 도 38은 예시적인 실시예들에 따른 수직형 메모리 장치들을 나타내는 단면도들이다.
도 39는 예시적인 실시예들에 따른 수직형 메모리 장치의 영역들을 나타내는 모식도이다.
도 40 내지 도 42는 예시적인 실시예들에 따른 수직형 메모리 장치들을 나타내는 평면도 및 단면도들이다.
도 43은 예시적인 실시예들에 따른 수직형 메모리 장치의 영역들을 나타내는 모식도이다.
도 44는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
그러나, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미로 해석될 수 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
첨부된 도면들에서, 기판 상면으로부터 실질적으로 수직하게 돌출되는 방향을 상기 제1 방향으로 정의한다. 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 예를 들면, 상기 제2 방향 및 상기 제3 방향은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치의 영역들을 나타내는 모식도이다. 도 2 내지 도 4는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도 및 단면도들이다. 설명의 편의를 위해 도 2에서는 일부 절연성 구조물들의 도시는 생략되었다.
도 1 및 도 2를 참조하면, 상기 수직형 메모리 장치 또는 기판(100)은 셀 영역(C), 확장 영역들(E1, E2) 및 주변 영역들(P1, P2)을 포함할 수 있다.
도 2에 도시된 바와 같이, 셀 영역(C) 상에는 수직 채널 구조체(136, 도 3 및 도 4 참조) 상에 배치된 패드들(137)이 배열되며, 수직 채널 구조체들을 감싸는 복수의 게이트 라인들(160, 예를 들면 160a 내지 160f)이 상기 제1 방향을 따라 적층될 수 있다.
상기 확장 영역은 제1 확장 영역(E1) 및 제2 확장 영역(E2)을 포함할 수 있다. 예를 들면, 셀 영역(C)의 상기 제2 방향으로의 양 측부에 한 쌍의 제1 확장 영역들(E1)이 배치될 수 있다. 제1 주변 영역(P1)은 상기 제2 방향으로의 기판(100)의 주변부에 제1 확장 영역(E1)과 인접하여 배치될 수 있다.
예시적인 실시예들에 따르면, 게이트 라인들(160)의 계단부들이 제1 확장 영역(E1) 상에 노출될 수 있다. 상기 각 계단부 상에는 제1 콘택(172)을 통해 제1 배선(180)이 전기적으로 연결될 수 있다. 제1 확장 영역(E1) 상에서의 게이트 라인(160)의 상기 계단부는 콘택 패드로 제공될 수 있다.
예를 들면, 제1 배선(180)은 상기 제2 방향을 따라 제1 확장 영역(E1)으로부터 제1 주변 영역(P1)까지 연장될 수 있다.
각 제1 배선(180)의 제1 주변 영역(P1) 상에서의 단부에는 배선 패드(181)가 형성될 수 있다. 예를 들면, 제1 배선(180)은 배선 패드(181)를 통해 주변 회로 콘택(176, 도 3 참조)과 전기적으로 연결될 수 있다.
제1 주변 영역(P1) 상에는 제1 배선들(180)과 인접한 더미 배선들(184)이 더 배치될 수 있다. 일부 실시예들에 있어서, 더미 배선들(184)은 제1 배선들(180)과 동일한 레벨 상에 위치하며, 제1 주변 영역(P1)의 식별을 위한 마크(mark)로서 활용될 수 있다.
셀 영역(C)의 상기 제3 방향으로의 양 측부에는 한 쌍의 제2 확장 영역들(E2)이 배치될 수 있다. 제2 확장 영역(E2) 상에도 게이트 라인들(160)의 상기 계단부들이 노출될 수 있다. 일부 실시예들에 있어서, 제2 확장 영역(E2) 상에는 제1 배선들(180) 및/또는 제1 콘택들(172)이 배치되지 않으며, 제2 확장 영역(E2)은 더미 영역으로 할당될 수 있다.
제2 주변 영역(P2)은 상기 제3 방향으로의 기판(100)의 주변부에 제2 확장 영역(E2)과 인접하도록 배치될 수 있다.
셀 영역(C) 및 제1 확장 영역(E1) 상에는 게이트 라인들(160)을 관통하는 커팅 패턴(157)이 배치될 수 있다.
예시적인 실시예들에 따르면, 커팅 패턴(157)은 상기 제2 방향으로 셀 영역(C) 및 제1 확장 영역(E1)에 걸쳐 연장하며, 게이트 라인들(160)을 상기 제1 방향으로 절단할 수 있다. 또한, 셀 영역(C) 내에서 상기 제3 방향을 따라 복수의 커팅 패턴들(157)이 배열될 수 있다.
커팅 패턴(157)에 의해 복수의 셀 블록들이 정의될 수 있다. 도 1에 도시된 바와 같이, 2 개의 커팅 패턴들(157)이 배열되는 경우 제1 내지 제3 셀 블록들(CB1, CB2, CB3)이 정의될 수 있다. 도 1 및 도 2에 도시된 커팅 패턴(157) 및 상기 셀 블록들의 개수는 단지 예시적인 것이며, 상기 수직형 메모리 장치의 용량 및/또는 집적도에 따라 더 증가될 수 있다.
각 셀 블록은 상기 제1 방향을 따라 적층되며 커팅 패턴(157)에 의해 절단된 게이트 라인들(160), 게이트 라인들(160)을 관통하는 수직 채널 구조체들(136) 및 게이트 라인들(160)의 상기 계단부들과 전기적으로 연결된 제1 배선들(180)을 포함할 수 있다. 일부 실시예들에 있어서, 상기 셀 블록은 더미 배선들(184)을 더 포함할 수도 있다.
한편, 제1 주변 영역(P1)은 상기 셀 블록들을 선택하거나 제1 배선들(180)에 신호를 인가하는 데코더(decoder) 영역으로 제공될 수 있다.
예시적인 실시예들에 따르면, 상기 셀 블록들 중 적어도 하나의 셀 블록에 식별 패턴(186)이 포함될 수 있다. 일부 실시예들에 있어서, 식별 패턴(186)은 제1 배선들(180)과 동일한 레벨에 배치되며, 제1 주변 영역(P1) 상에 배치될 수 있다.
일부 실시예들에 있어서, 식별 패턴(186)은 더미 배선들(184)과 인접하여 배치될 수 있다. 예를 들면, 도 1에 도시된 바와 같이 식별 패턴(186)은 제2 셀 블록(CB2)에 포함될 수 있다. 이 경우, 제2 셀 블록(CB2)에 포함된 더미 배선(184)은 제1 및 제3 셀 블록(CB1, CB3)에 포함된 더미 배선들(184)과 다른 형상을 가질 수 있다.
예를 들면, 제2 셀 블록(CB2)에 포함된 더미 배선(184)은 제1 및 제3 셀 블록(CB1, CB3)에 포함된 더미 배선들(184)보다 짧은 길이를 가질 수 있다.
식별 패턴(186)은 예를 들면 제1 주변 영역(P1)을 통한 신호 인가 및/또는 셀 블록 선택을 위한 어드레스 식별 가이드로서 활용될 수 있다. 반복적인 패턴들을 포함하는 실질적으로 동일하거나 유사한 구조의 상기 셀 블록들이 배열됨에 따라, 어드레스 검색이나 각종 측정 수행 시 원하는 셀 블록을 판별하기가 곤란할 수 있다. 그러나, 식별 패턴(186)이 적어도 하나의 상기 셀 블록에 포함됨에 따라 어드레스 식별을 위한 기준 패턴 또는 참조 패턴이 제공될 수 있다.
또한, 더미 배선들(184) 역시 상기 수직형 메모리 장치의 영역 구분 및/또는 상기 어드레스 식별을 위한 참조 패턴으로 함께 활용될 수 있다.
식별 패턴(186)은 예를 들면 도 1 및 도 2에 도시된 바와 같이, 서로 다른 방향으로 연장하는 라인 패턴들이 조합된 형상을 가질 수 있다. 그러나, 식별 용이성 또는 패터닝 공정의 용이성을 고려하여 식별 패턴(186)의 형상은 변경될 수 있다.
비트 라인(182)은 예를 들면, 상기 제3 방향으로 연장하며 패드들(137)을 통해 수직 채널 구조체(136)와 전기적으로 연결될 수 있다. 복수의 비트 라인들(182)이 셀 영역(C) 상에서 상기 제2 방향을 따라 배열될 수 있다.
일부 실시예들에 있어서, 비트 라인(182)은 셀 영역(C) 및 셀 영역(C)과 인접한 한 쌍의 제2 확장 영역들(E2)에 걸쳐 연장될 수 있다. 일부 실시예들에 있어서, 비트 라인(182)은 제2 주변 영역(P2)까지 연장될 수 있다. 제2 주변 영역(P2)은 예를 들면, 페이지 버퍼(page buffer) 영역으로 제공될 수 있다.
이하에서는, 도 3 및 도 4를 참조로 상기 수직형 메모리 장치의 구성들에 대해 보다 상세히 설명한다. 도 3 및 도 4는 각각 도 2에 표시된 I-I' 라인 및 II-II' 라인을 따라 상기 제1 방향으로 절단한 단면도들이다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100)은 단결정 실리콘을 포함할 수 있다. 예를 들면, 기판(100)은 상기 수직형 메모리 장치의 바디(body) 및/또는 p형 웰(well)로 제공될 수 있다.
수직 채널 구조체(136)는 셀 영역(C)에서 게이트 라인들(160) 및 층간 절연 패턴들(116, 예를 들면 116a 내지 116g)을 상기 제1 방향으로 관통할 수 있다. 수직 채널 구조체(136)는 채널(132), 유전막 구조물(130) 및 매립 절연 패턴(134)을 포함할 수 있다. 일부 실시예들에 있어서, 수직 채널 구조체(136) 및 기판(100)의 상면 사이에는 반도체 패턴(127)이 더 구비될 수 있다.
채널(132)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(132)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 p형 불순물을 포함할 수도 있다.
채널(132)의 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 매립 절연 패턴(134)이 형성될 수 있다. 매립 절연 패턴(134)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 일 실시예에 있어서, 채널(132)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있으며. 이 경우, 매립 절연 패턴(134)은 생략될 수 있다.
유전막 구조물(130)은 채널(132)의 외측벽을 감싸며, 실질적으로 스트로우(straw) 형상 또는 실린더 쉘(shell) 형상을 가질 수 있다.
유전막 구조물(130)은 구체적으로 도시하지는 않았으나, 채널(132)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블로킹막을 포함할 수 있다. 상기 블로킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 일부 실시예들에 있어서, 유전막 구조물(130)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
반도체 패턴(127)은 예를 들면, 단결정 실리콘 또는 폴리실리콘을 포함할 수 있다. 반도체 패턴(127)은 유전막 구조물(127) 및 채널(132)의 저면들과 접촉할 수 있다.
수직 채널 구조체(136) 상에는 패드(137)가 형성될 수 있다. 패드(137)는 예를 들면, 비트 라인(182)과 전기적으로 연결되며, 채널(132) 내로 전하를 이동시키는 소스/드레인으로 기능할 수 있다. 패드(137)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
도 2에 도시된 바와 같이, 복수의 패드들(137)이 셀 영역(C) 내에서 상기 제2 방향을 따라 배열되어 패드 행이 정의될 수 있으며, 복수의 상기 패드 행들이 상기 제3 방향을 따라 배열될 수 있다. 수직 채널 구조체(136) 역시 패드(137)의 배열에 따라 배치될 수 있다. 예를 들면, 복수의 상기 수직 채널 구조체들이 셀 영역(C) 내에서 상기 제2 방향을 따라 배열되어 채널 행이 정의될 수 있으며, 상기 제3 방향을 따라 복수의 상기 채널 행들이 배치될 수 있다.
게이트 라인들(160)은 유전막 구조물(130) 또는 반도체 패턴(127)의 외측벽 상에 형성되어 상기 제1 방향을 따라 서로 이격되도록 적층될 수 있다. 예시적인 실시예들에 따르면, 각 게이트 라인(160)은 적어도 일 이상의 상기 채널 행에 포함된 채널들(132) 또는 수직 채널 구조체들(136)을 부분적으로 둘러싸면서 상기 제2 방향으로 연장될 수 있다.
일부 실시예들에 있어서, 하나의 게이트 라인(160)이 소정의 개수의 상기 채널 행들, 예를 들면, 4개의 채널 행들을 둘러싸며 연장할 수 있다. 이 경우, 4개의 상기 채널 행들과 이를 둘러싸는 게이트 라인들(160)에 의해 게이트 라인 적층체가 정의될 수 있다. 복수의 상기 게이트 라인 적층체들이 상기 제3 방향을 따라 배열될 수 있다.
예시적인 실시예들에 따르면, 게이트 라인들(160)은 기판(100)의 상기 상면으로부터 상기 제1 방향을 따라 길이 혹은 너비가 감소하는 형상으로 적층될 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 복수의 게이트 라인들(160)은 상기 제1 방향을 따라 피라미드 형상 또는 계단 형상으로 적층될 수 있다.
이에 따라, 각 층의 게이트 라인(160)은 상층의 게이트 라인(160)으로부터 상기 제2 방향으로 돌출된 상기 계단부를 포함할 수 있으며, 각 층의 게이트 라인(160)의 상기 계단부들은 제1 확장 영역(E1) 상에 분포될 수 있다.
게이트 라인들(160)은 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line) 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다. 예를 들면, 최하층의 게이트 라인(160a)은 상기 GSL로 제공될 수 있으며, 최상층의 게이트 라인(160f)은 상기 SSL로 제공될 수 있다. 상기 GSL 및 SSL 사이의 게이트 라인들(160b 내지 160e)은 상기 워드 라인으로 제공될 수 있다.
GSL(예를 들면, 160a)은 반도체 패턴(127)의 측부를 감싸며 연장될 수 있다. 상기 워드 라인들(예를 들면, 160b 내지 160e) 및 SSL(160f)은 채널(132) 또는 유전막 구조물(130)의 측부를 감싸며 연장될 수 있다.
도 2 내지 도 4에서는 게이트 라인들(160)이 총 6개 층에 배치되는 것으로 도시되었으나, 게이트 라인들(160)은 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 용량 또는 집적도를 고려하여 16개 층, 24개 층, 32개 층, 48개 층 등과 같은 고층 구조로 적층될 수도 있다. 또한, 상기 SSL은 2층 이상의 구조를 가질 수도 있다.
게이트 라인(160)은 예를 들면, 텅스텐과 같은 금속, 금속 실리사이드 및/또는 금속 질화물을 포함할 수 있다. 일부 실시예들에 있어서, 게이트 라인(160)은 예를 들면, 텅스텐 질화물/텅스텐과 같은 금속 질화물/금속의 복층 구조를 가질 수도 있다.
상기 제1 방향을 따라 인접하는 게이트 라인들(160) 사이에는 층간 절연 패턴들(116)이 구비될 수 있다. 층간 절연 패턴(116)은 실리콘 산화물, 실리콘 산탄화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 포함할 수 있다. 층간 절연 패턴들(116)에 의해 하나의 상기 게이트 라인 적층체에 포함되는 게이트 라인들(160)이 서로 절연될 수 있다. 층간 절연 패턴들(116)은 게이트 라인들(160)과 실질적으로 동일하거나 유사한 피라미드 형상 또는 계단 형상으로 상기 제1 방향을 따라 적층될 수 있다.
기판(100)의 제1 주변 영역(P1) 상에는 예를 들면, 트랜지스터를 포함하는 주변 회로가 형성될 수 있다. 상기 트랜지스터는 게이트 절연 패턴(102), 게이트 전극(104) 및 게이트 마스크(106)를 포함하는 게이트 구조물(108) 및 제1 불순물 영역(103)을 포함할 수 있다. 일부 실시예들에 있어서, 상기 트랜지스터를 덮는 주변회로 보호막(109)이 제1 주변 영역(P1) 상에 형성될 수 있다.
상기 게이트 라인 적층체의 측부 상에는 각 층의 게이트 라인들(160)의 상기 계단부들을 덮는 몰드 보호막(120)이 형성될 수 있다. 몰드 보호막(120)은 제1 주변 영역(P1) 상에서 주변 회로 보호막(109)을 커버할 수 있다.
주변 회로 보호막(109) 및 몰드 보호막(120)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
몰드 보호막(120), 최상층의 층간 절연 패턴(116g) 및 패드들(137) 상에는 제1 상부 절연막(140)이 형성될 수 있다.
상기 게이트 라인 적층체들 사이에는 커팅 패턴(157)이 배치될 수 있다. 커팅 패턴(157)의 측벽 상에는 절연 패턴(155)이 형성될 수 있다. 예를 들면, 커팅 패턴(157) 및 절연 패턴(155)은 제1 상부 절연막(140), 게이트 라인들(160), 층간 절연 패턴들(116) 및 몰드 보호막(120)을 절단하며 상기 제2 방향으로 연장될 수 있다. 커팅 패턴(157) 및 절연 패턴(155)에 의해 소정의 개수의 상기 채널 행들(예를 들면, 4개의 채널 행들)이 포함되는 상기 게이트 라인 적층체가 정의될 수 있다.
일부 실시예들에 있어서, 커팅 패턴(157)은 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공되며, 절연 패턴(155)에 의해 커팅 패턴(157) 및 상기 게이트 라인 적층체에 포함되는 게이트 라인들(160)이 서로 절연될 수 있다.
커팅 패턴(157)은 예를 들면, 텅스텐 또는 구리와 같은 금속을 포함할 수 있다. 절연 패턴(155)은 예를 들면, 실리콘 산화물을 포함할 수 있다.
커팅 패턴(157) 및 절연 패턴(155) 아래의 기판(100) 상부에는 제2 불순물 영역(105, 도 4 참조)이 형성될 수 있다. 제1 불순물 영역(105)은 커팅 패턴(157)과 함께 상기 제2 방향으로 연장될 수 있다.
제1 상부 절연막(140) 상에는 커팅 패턴(157) 및 절연 패턴(155)을 덮는 제2 상부 절연막(170)이 형성될 수 있다.
제1 콘택들(172)은 제2 상부 절연막(170), 제1 상부 절연막(140), 몰드 보호막(120) 및/또는 층간 절연 패턴(116)을 관통하여 각 층의 게이트 라인들(160)과 각각 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 제1 콘택들(172)은 제1 확장 영역(E1) 상에 분포되며, 게이트 라인(160)의 상기 계단부와 전기적으로 연결될 수 있다. 일부 실시예들에 있어서, 하나의 상기 게이트 라인 적층체에 포함되는 게이트 라인(160)의 각 계단부마다 하나의 제1 콘택(172)이 대응되어 배치될 수 있다.
셀 영역(C) 상에는 패드(137)와 전기적으로 연결되는 비트 라인 콘택(174)이 배치될 수 있다. 예를 들면, 비트 라인 콘택(174)은 제2 상부 절연막(170) 및 제1 상부 절연막(140)을 관통하여 패드(137)의 상면과 접촉할 수 있다. 복수의 비트 라인 콘택들(174)이 실질적으로 패드들(137)과 실질적으로 동일하거나 유사한 어레이를 형성할 수 있다.
일부 실시예들에 있어서, 제1 주변 영역(P1) 상에는 주변 회로 콘택(176)이 형성될 수 있다. 주변 회로 콘택(176)은, 예를 들면 제2 상부 절연막(170), 제1 상부 절연막(140), 몰드 보호막(120) 및 주변 회로 보호막(109)을 관통하여 제1 불순물 영역(103)과 전기적으로 연결될 수 있다.
제1 배선(180)은 제2 상부 절연막(170) 상에 배치되어 제1 콘택(172)과 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 하나의 상기 게이트 라인 적층체에 포함된 게이트 라인 층수에 따라 제1 배선들(180)이 배치될 수 있다. 예를 들면, 하나의 상기 게이트 라인 적층체에 대응되어 6개의 제1 배선들(180)이 배치될 수 있다.
일부 실시예들에 있어서, 제1 배선(180)은 제1 확장 영역(E1) 및 제1 주변 영역(P1)에 걸쳐 상기 제2 방향으로 연장되며, 배선 패드(181, 도 2 참조)를 통해 주변 회로 콘택(176)과 전기적으로 연결될 수 있다.
제2 상부 절연막(170) 상에는 도 2를 참조로 설명한 바와 같이, 비트 라인(182), 더미 배선(184) 및 식별 패턴(186)이 배치될 수 있다. 일부 실시예들에 있어서, 비트 라인(182), 제1 배선(180), 더미 배선(184) 및 식별 패턴(186)은 실질적으로 동일한 레벨 상에 위치할 수 있다.
도 5는 셀 블록에 포함된 배선들의 배열을 나타내는 모식도이다.
도 1 내지 도 4를 참조로 설명한 바와 같이, 각 셀 블록에는 제1 배선들(180) 및 더미 배선들(184)이 포함되며, 예를 들면 상기 제3 방향을 따라 상기 셀 블록들이 반복 배열될 수 있다. 따라서, 실질적으로 동일하거나 유사한 패턴으로 배선들이 상기 제3 방향을 따라 반복 배치될 수 있다.
도 5를 참조하면, 예를 들면, 제1 내지 제3 셀 블록들(CB1, CB2, CB3)이 하나의 블록 그룹(BG)을 형성할 수 있으며, 복수의 블록 그룹들(BG)이 상기 제3 방향을 따라 배열될 수 있다.
예시적인 실시예들에 있어서, 각 블록 그룹(BG)마다 적어도 하나의 식별 패턴(186)이 배치될 수 있다. 예를 들면, 각 블록 그룹(BG)의 제1 셀 블록(CB1)에 식별 패턴(186)이 제공될 수 있다.
상술한 바와 같이, 반복적인 패턴으로 배열되는 배선들을 상기 셀 블록 및 블록 그룹(BG)에 따라 구분하고, 블록 그룹(BG)마다 식별 패턴(186)을 삽입할 수 있다. 따라서, 신호 인가, 불량 검사 등의 동작 수행 시 어드레스 식별이 용이해지고, 원하는 셀 블록을 정확히 선택할 수 있다.
한편, 블록 그룹(BG)에 속한 상기 셀 블록들의 개수, 식별 패턴(186)의 위치 및 형상이 도 5에 도시된 바와 같이 제한되는 것은 아니다.
도 6 내지 도 9는 일부 예시적인 실시예들에 따른 식별 패턴의 형상을 나타내는 도면들이다.
도 6을 참조하면, 식별 패턴(286a)은 복수의 점(dot) 패턴들 또는 섬(island) 패턴들이 집합된 형상을 가질 수 있다. 따라서, 라인 형상의 인접 배선들로부터 용이하게 구별될 수 있다.
도 7을 참조하면, 식별 패턴(286b)은 예를 들면 동일 방향으로 연장하는 복수의 라인 패턴들이 집합된 형상을 가질 수 있다. 식별 패턴(286b)에 포함된 상기 라인 패턴은 인접 배선들(예를 들면, 제1 배선 및 더미 배선)보다 짧은 길이를 가질 수 있다. 따라서, 상기 인접 배선들로부터 식별 패턴(286b)을 용이하게 구별할 수 있다.
도 8을 참조하면, 식별 패턴(286c)은 서로 다른 방향의 라인 패턴들이 교차하는 형상을 가질 수도 있다. 예를 들면, 식별 패턴(286c)은 십자 형상을 가질 수 있다.
도 9를 참조하면, 식별 패턴(286d)은 복수의 점 패턴들 또는 섬 패턴들, 및 적어도 하나의 라인 패턴이 조합된 형상을 가질 수도 있다.
그러나, 상기 식별 패턴의 형상은 상기 인접 배선들과의 식별력 향상을 위해 적절하게 변형될 수도 있다.
일부 실시예들에 있어서, 상기 식별 패턴은 알파벳, 한글 자음과 같은 문자 형상을 가질 수도 있다. 일부 실시예들에 있어서, 상기 식별 패턴은 숫자, 로마자와 같이 순서가 부여될 수 있는 형상을 가질 수도 있다.
도 10 내지 도 35는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다. 예를 들면, 도 10 내지 도 35는 도 1 내지 도 4를 참조로 설명한 수직형 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 13, 도 20, 도 24, 도 27, 도 31 및 도 33은 상기 제조 방법을 설명하기 위한 평면도들이다. 도 10, 도 11, 도 12, 도 14, 도 16, 도 18, 도 22, 도 25, 도 29, 도 32 및 도 34는 상기 평면도들에 표시된 I-I' 라인을 따라 상기 제1 방향으로 절단한 단면도들이다. 도 15, 도 17, 도 19, 도 21, 도 23, 도 26, 도 28, 도 30 및 도 35는 상기 평면도들에 표시된 II-II' 라인을 따라 상기 제1 방향으로 절단한 단면도들이다.
한편, 도 13, 도 20, 도 24, 도 27, 도 31 및 도 33에서 예를 들면, 일부 절연성 구조물들의 도시는 설명의 편의를 위해 생략될 수 있다.
도 10을 참조하면, 기판(100) 상에 주변 회로를 형성할 수 있다.
기판(100)은 도 1을 참조로 설명한 바와 같이, 셀 영역(C), 확장 영역들(E1, E2) 및 주변 영역들(P1, P2)을 포함할 수 있다. 일부 실시예들에 있어서, 상기 주변 회로는 제1 확장 영역(E1)과 인접한 제1 주변 영역(P1) 상에 형성될 수 있다.
기판(100)은 예를 들면, 단결정 실리콘 또는 단결정 게르마늄을 포함하며, 상기 수직형 메모리 장치의 바디 및/또는 p형 웰로 제공될 수 있다. 상기 주변회로는 예를 들면, 게이트 구조물(108) 및 제1 불순물 영역(103)에 의해 정의되는 트랜지스터를 포함할 수 있다.
예를 들면, 기판(100) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크막을 순차적으로 형성할 수 있다. 상기 게이트 마스크막을 부분적으로 식각하여 게이트 마스크(106)를 형성하고, 게이트 마스크(106)를 식각 마스크로 사용하여, 상기 게이트 전극막 및 상기 게이트 절연막을 식각함으로써 게이트 전극(104) 및 게이트 절연 패턴(102)을 형성할 수 있다. 이에 따라, 기판(100) 상에 순차적으로 적층된 게이트 절연 패턴(102), 게이트 전극(104) 및 게이트 마스크(106)를 포함하는 게이트 구조물(108)이 형성될 수 있다.
상기 게이트 절연막은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 상기 게이트 전극막은 금속, 금속 질화물, 금속 실리사이드 또는 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 상기 게이트 마스크막은 실리콘 질화물을 사용하여 형성될 수 있다. 상기 게이트 절연막, 상기 게이트 전극막 또는 상기 게이트 마스크막은 각각 화학 기상 증착 공정(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착 공정(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 스퍼터링(sputtering) 공정 중 적어도 하나의 공정을 이용하여 형성될 수 있다. 상기 게이트 절연막은 기판(100)의 상면에 대해 열 산화 공정을 수행하여 형성될 수도 있다.
이후, 게이트 구조물(108)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 게이트 구조물(108)과 인접한 제1 주변 영역(P1)의 기판(100) 상부에 제1 불순물 영역(103)을 형성할 수 있다,
일 실시예에 있어서, 게이트 구조물(108)의 측벽 상에 예를 들면, 실리콘 질화물을 포함하는 스페이서를 더 형성할 수도 있다.
이후, 상기 트랜지스터를 보호하는 주변 회로 보호막(109)이 더 형성될 수 있다. 예를 들면, 기판(100) 상에 제1 불순물 영역(103) 및 게이트 구조물(108)을 덮는 보호막을 형성한 후, 셀 영역(C) 및 제1 확장 영역(E1) 상에 형성된 상기 보호막 부분을 제거하여, 주변 회로 보호막(109)을 형성할 수 있다. 상기 보호막은 산화막으로 형성될 수 있다.
도 11을 참조하면, 기판(100)의 셀 영역(C) 및 확장 영역들(E1, E2) 상에 계단형 몰드 구조물을 형성할 수 있다.
예시적인 실시예들에 따르면, 기판(100) 상에 층간 절연막들(112, 예를 들면 112a 내지 112g) 및 희생막들(114, 예를 들면 114a 내지 114f)을 교대로 반복적으로 적층하여 몰드 구조물을 형성할 수 있다.
층간 절연막들(112)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 희생막들(114)은 층간 절연막(202)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생막들(114)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
층간 절연막들(112) 및 희생막들(114)은 CVD 공정, PECVD 공정, 스핀 코팅 공정 등을 통해 형성할 수 있다. 일부 실시예들에 있어서, 최하층의 층간 절연막(112)은 기판(100) 상면에 대해 열 산화 또는 라디칼 산화 공정을 수행하여 형성될 수도 있다. 최상층의 층간 절연막(112g)은 패드(137, 도 18 참조)의 형성을 고려하여 상대적으로 두껍게 형성될 수도 있다.
희생막들(114)은 후속 공정을 통해 제거되어 GSL, 워드 라인 및 SSL 이 형성되는 공간을 제공할 수 있다. 따라서, 층간 절연막들(112) 및 희생막들(114)이 적층 수는 이후 형성되는 상기 GSL, 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다. 도 11서는 예시적으로 희생막들(114) 및 층간 절연막들(112)이 각각 6개 층 및 7개 층으로 형성되는 것으로 도시되었으나, 상기 수직형 메모리 장치의 집적도를 고려하여 상기 적층 수는 보다 증가될 수도 있다.
이후, 상기 몰드 구조물의 측부를 단계적으로 부분적으로 식각하여 상기 계단형 몰드 구조물을 형성할 수 있다.
예를 들면, 최상층의 층간 절연막(112g) 상에 셀 영역(C) 및 확장 영역들(E1, E2)을 커버하는 포토 레지스트 패턴(도시되지 않음)을 형성할 수 있다. 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 최상층의 층간 절연막(112g) 및 최상층의 희생막들(114f)의 주변부들을 식각할 수 있다. 이후, 상기 포토 레지스트 패턴의 주변부를 일부 제거하여 상기 포토 레지스트 패턴의 너비를 감소시킨 후, 이를 식각 마스크로 다시 사용하여 층간 절연막들(112g 및 112f) 및 희생막들(114f 및 114e)의 주변부들을 식각할 수 있다. 이와 유사한 방식으로, 상기 포토 레지스트 패턴의 너비를 감소시키면서, 소정의 식각량으로 식각 공정을 반복할 수 있다. 이에 따라, 도 11에 도시된 바와 같은 상기 계단형 몰드 구조물이 형성될 수 있으며, 주변 영역들(P1, P2) 및 주변 회로 보호막(109)이 다시 노출될 수 있다.
도 12를 참조하면, 상기 계단형 몰드 구조물의 측부를 커버하는 몰드 보호막(120)을 기판(100) 및 주변 회로 보호막(109) 상에 형성할 수 있다.
예를 들면, 기판(100) 상에 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정 또는 스핀 코팅 공정 등을 통해 상기 계단형 몰드 구조물 및 주변 회로 보호막(109)을 커버하는 절연막을 형성할 수 있다. 이어서, 상기 절연막의 상부를 최상층의 층간 절연막(112g)이 노출될 때까지 평탄화하여 몰드 보호막(120)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정 및/또는 에치-백(etch-back) 공정을 포함할 수 있다.
일 실시예에 있어서, 몰드 보호막(120)은 층간 절연막들(112)과 실질적으로 동일하거나 유사한 물질을 사용하여 형성될 수 있다. 이 경우, 몰드 보호막(120)은 층간 절연막들(112)과 실질적으로 병합되거나 일체화될 수도 있다.
도 13 내지 도 15를 참조하면, 셀 영역(C)에서 상기 계단형 몰드 구조물을 관통하는 채널 홀들(125)을 형성할 수 있다.
예를 들면, 최상층의 층간 절연막(112g) 및 몰드 보호막(120) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 계단형 몰드 구조물의 층간 절연막들(112) 및 희생막들(114)을 식각하여 채널 홀(125)을 형성할 수 있다. 채널 홀(125)은 기판(100)의 상면으로부터 상기 제1 방향으로 연장되며, 채널 홀(125)에 의해 기판(100)의 상기 상면이 노출될 수 있다. 상기 하드 마스크는 예를 들면, 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크(Spin on Hard Mask: SOH) 물질 및/또는 포토레지스트 물질을 사용하여 형성될 수 있다. 채널 홀(125) 형성 후, 상기 하드 마스크는 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
도 13에 도시된 바와 같이, 복수의 채널 홀들(125)이 상기 제2 방향을 따라 형성되어 채널 홀 행이 정의될 수 있으며, 복수의 상기 채널 홀 행들이 상기 제3 방향을 따라 형성될 수 있다. 상기 채널 홀 행들은 상기 제2 방향 및/또는 제3 방향을 따라 채널 홀들(125)이 지그재그(zigzag) 형태로 배치되도록 형성될 수 있다.
일부 예시적인 실시예들에 있어서, 채널 홀(125)의 저부에 반도체 패턴(127)을 형성할 수 있다. 예를 들면, 반도체 패턴(127)은 채널 홀(125)에 의해 노출된 기판(100)의 상기 상면을 씨드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG)을 통해 형성될 수 있다. 일부실시예들에 있어서, 반도체 패턴(127)의 상면은 제1 희생막(114a)의 상면 및 제2 희생막(114b)의 저면 사이에 위치할 수 있다.
도 16 및 도 17을 참조하면, 반도체 패턴(127) 상에서 채널 홀(125)을 채우는 수직 채널 구조체(136)를 형성할 수 있다.
예시적인 실시예들에 따르면, 채널 홀(125)의 측벽, 및 최상층의 층간 절연막(112g), 반도체 패턴(127) 및 몰드 보호막(120)의 상면들을 따라 유전막을 형성할 수 있다. 상기 유전막의 상부 및 저부를 에치-백 공정을 통해 제거하여 채널 홀(125)의 측벽 상에 유전막 구조물(130)을 형성할 수 있다.
이후, 최상층의 층간 절연막(112g)의 상면, 유전막 구조물(130)의 내측벽, 반도체 패턴(127)의 상면 및 몰드 보호막(120)의 상면을 따라 채널 홀(125)의 나머지 부분을 채우는 채널 막 및 매립 절연막을 순차적으로 형성할 수 있다. 최상층의 층간 절연막(112g) 및/또는 몰드 보호막(120)의 상기 상면들이 노출될 때까지 상기 채널 막 및 매립 절연막의 상부들을 예를 들면, CMP 공정을 통해 평탄화 할 수 있다. 이에 따라, 채널 홀(125) 내에 순차적으로 적층된 유전막 구조물(130), 채널(132) 및 매립 절연 패턴(134)을 포함하는 수직 채널 구조체(136)가 형성될 수 있다.
상기 유전막은 블로킹 막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 유전막은 ONO 적층 구조를 갖도록 형성될 수 있다. 상기 블로킹막, 전하 저장막 및 터널 절연막들은 각각 CVD 공정, PECVD 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
상기 채널막은 선택적으로 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 상기 채널막을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 상기 매립 절연막은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다. 상기 채널막 및 상기 매립 절연막은 예를 들면, CVD 공정, PECVD 공정, 스퍼터링 공정 또는 ALD 공정 등을 이용하여 형성될 수 있다.
유전막 구조물(130)은 채널(132)의 외측벽을 둘러싸는 스트로우 형상 또는 실린더형 쉘 형상을 가질 수 있으며, 채널(132)은 실질적으로 컵 형상을 가질 수 있다. 매립 절연 패턴(134)은 채널(132) 내에 수용된 필라 형상을 가질 수 있다.
도 18 및 도 19를 참조하면, 채널 홀(125)의 상부를 캡핑하는 패드(137)를 형성할 수 있다.
예를 들면, 수직 채널 구조체(136)의 상부를 에치-백 공정을 통해 제거하여 리세스를 형성할 수 있다. 이후, 상기 리세스를 채우는 패드막을 매립 절연 패턴(134), 채널(132), 유전막 구조물(130), 최상층의 층간 절연막(112g) 및 몰드 보호막(120) 상에 형성할 수 있다. CMP 공정을 통해 최상층의 층간 절연막(112g) 및/또는 몰드 보호막(120)의 상기 상면이 노출될 때까지 상기 패드막을 평탄화하여 패드(137)를 형성할 수 있다.
상기 패드막은 폴리실리콘 또는 예를 들면 n형 불순물이 도핑된 폴리실리콘을 포함하도록 스퍼터링 또는 ALD 공정을 통해 형성될 수 있다. 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다.
상술한 채널 홀 행의 배열에 대응하여 복수의 패드들(137)이 최상층의 층간 절연막(112g) 내에서 패드 행을 형성하며, 복수의 상기 패드 행들이 상기 제3 방향을 따라 배열될 수 있다. 또한, 상기 패드 행 아래에 채널 행이 정의되며, 복수의 상기 채널 행들이 상기 제3 방향을 따라 배열될 수 있다.
이후, 최상층의 층간 절연막(112g), 패드들(137) 및 몰드 보호막(120) 상에 제1 상부 절연막(140)을 형성할 수 있다. 제1 상부 절연막(140)은 예를 들면, 실리콘 산화물을 포함하도록 CVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
도 20 및 도 21을 참조하면, 상기 계단형 몰드 구조물을 절단하며 연장하는 개구부(150)를 형성할 수 있다.
예를 들면, 패드들(137)을 커버하며 상기 제3 방향으로 인접하는 일부 상기 채널 행들 사이의 제1 상부 절연막(140) 부분을 노출시키는 하드 마스크(도시되지 않음)를 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 제1 상부 절연막(140), 몰드 보호막(120), 층간 절연막들(112) 및 희생막들(114)을 식각하여 개구부(150)가 형성될 수 있다. 상기 하드 마스크는 예를 들면, 포토레지스트 및/또는 SOH 물질을 사용하여 형성되며, 개구부(150) 형성 후에 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
개구부(150)는 예를 들면 상기 제2 방향으로 연장되며, 복수의 개구부들(150)이 상기 제3 방향을 따라 형성될 수 있다. 이에 따라, 소정의 개수의 상기 채널 행들이 상기 제3 방향으로 이웃하는 개구부들(150) 사이에 배치될 수 있다. 예를 들면, 도 20에 도시된 바와 같이 4개의 상기 채널 행들이 이웃하는 개구부들(150) 사이에 포함될 수 있다. 그러나, 상기 채널 행들의 개수는 상기 수직형 메모리 장치의 회로 설계, 집적도 등을 고려하여 조절될 수 있다.
도 21에 도시된 바와 같이, 개구부(150)가 형성됨에 따라, 층간 절연막들(112) 및 희생막들(114)은 각각 층간 절연 패턴들(116, 예를 들면 116a 내지 116g) 및 희생 패턴들(118, 예를 들면 118a 내지 118f)로 변환될 수 있다. 각 층의 층간 절연 패턴(116) 및 희생 패턴(118)은 상기 제2 방향을 따라 연장되는 플레이트 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 개구부(150)를 통해 기판(100)의 상면이 노출될 수 있으며, 층간 절연 패턴(116) 및 희생 패턴(118)의 측벽들이 노출될 수 있다.
도 22 및 도 23을 참조하면, 개구부(150)에 의해 측벽이 노출된 희생 패턴들(118)을 제거할 수 있다. 예시적인 실시예들에 따르면, 희생 패턴들(118)은 실리콘 질화물에 식각 선택비를 갖는 식각액이 사용되는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액으로서 인산과 같은 산성 용액을 사용할 수 있다.
희생 패턴들(118)이 제거됨에 따라, 각 층의 층간 절연 패턴들(116) 사이에 갭(gap)(152)이 형성되며, 갭(152)에 의해 수직 채널 구조체들(136)의 측벽들이 일부 노출될 수 있다. 일부 실시예들에 있어서, 최하층의 갭(152)을 통해서는 반도체 패턴(127)의 측벽이 노출될 수 있다.
도 22에 도시된 바와 같이, 갭(152) 각 층에서 상기 제2 방향을 따라 연장하며, 몰드 보호막(120)에 의해 차단될 수 있다.
도 24 내지 도 26을 참조하면, 각 층의 갭(152) 내부에 게이트 라인들(160, 예를 들면 160a 내지 160f)을 형성할 수 있다. 이에 따라, 각 층의 희생막(112) 또는 희생 패턴(118)은 게이트 라인(160)으로 치환될 수 있다.
예시적인 실시예들에 따르면, 노출된 수직 채널 구조체들(136)의 상기 측벽들, 층간 절연 패턴들(116)의 표면들, 개구부(150)에 의해 노출된 기판(100)의 상기 상면, 및 제1 상부 절연막(140)의 상면을 따라 게이트 전극막을 형성할 수 있다. 상기 게이트 전극막은 갭들(152)을 완전히 채우며, 개구부(150)를 적어도 부분적으로 채우도록 형성될 수 있다.
상기 게이트 전극막은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 게이트 전극막은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨과 같은 금속 또는 상기 금속의 질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 전극막은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다. 상기 게이트 전극막은 CVD 공정, PECVD 공정, ALD 공정, PVD 공정 또는 스퍼터링 공정 등을 이용하여 형성될 수 있다.
일 실시예에 있어서, 상기 게이트 전극막을 형성하기 전에 갭들(152)의 내벽들 및 층간 절연 패턴들(116)의 상기 표면들을 따라, 예를 들면 실리콘 산화물 혹은 금속 산화물을 사용하여 인터페이스 막(도시되지 않음)을 더 형성할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거하여 각 층의 갭(152) 내부에 게이트 라인(160)을 형성할 수 있다.
예를 들면, 상기 게이트 전극막의 상부를 예를 들면, CMP 공정을 통해 제1 상부 절연막(140)의 상면이 노출될 때까지 평탄화할 수 있다. 이후, 개구부(150) 내부 및 기판(100)의 상기 상면 상에 형성된 상기 게이트 전극막 부분을 식각함으로써 게이트 라인들(160)을 형성할 수 있다.
게이트 라인들(160)은 기판(100)의 상기 상면으로부터 순차적으로 적층된 GSL(예를 들면, 160a), 워드 라인(예를 들면, 160b 내지 160e) 및 SSL(예를 들면, 160f)를 포함할 수 있다. 상기 GSL, 워드 라인 및 SSL의 적층 수는 상기 수직형 메모리 장치의 용량 및 회로 설계를 고려하여 증가될 수 있다.
각 층의 게이트 라인(160)은 희생 패턴(118)과 실질적으로 동일하거나 유사한 형태를 가질 수 있다. 각 층의 게이트 라인(160)은 상기 제2 방향으로 상층의 게이트 라인(160)으로부터 확장 또는 돌출되는 계단부를 포함할 수 있다.
도 27 및 도 28을 참조하면, 이온 주입 공정을 수행하여 개구부(150)를 통해 노출된 기판(100) 상부에 제2 불순물 영역(105)을 형성할 수 있다. 제2 불순물 영역(105)은 기판(100)의 상기 상부에서 예를 들면, 상기 제2 방향으로 연장될 수 있다.
이후, 제2 불순물 영역(105) 상에 개구부(150)를 채우는 절연 패턴(155) 및 커팅 패턴(157)을 형성할 수 있다.
예를 들면, 제1 상부 절연막(140)의 상기 상면, 및 개구부(150)의 측벽 및 저면을 따라 실리콘 산화물을 포함하는 절연막을 형성할 수 있다. 상기 절연막의 상부 및 저부를 에치-백 공정을 통해 제거하여, 개구부(150)의 상기 측벽 상에 절연 패턴(150)을 형성할 수 있다. 이후, 제1 상부 절연막(140) 상에 개구부(150)의 나머지 부분을 채우는 도전막을 형성하고, 상기 도전막의 상부를 CMP 공정을 통해 평탄화하여 커팅 패턴(157)을 형성할 수 있다. 상기 도전막은 금속, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함하도록 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 커팅 패턴(157) 및 절연 패턴(155)은 개구부(150) 내에서 함께 상기 제2 방향으로 연장될 수 있다. 일부 실시예들에 있어서, 커팅 패턴(157)은 상기 수직형 메모리 장치의 CSL로 제공되며, 절연 패턴(155)에 의해 게이트 라인들(145)과 서로 절연될 수 있다.
상기 제3 방향으로 이웃하는 커팅 패턴들(157) 사이에는 게이트 라인들(160), 층간 절연 패턴들(116), 및 게이트 라인들(160) 및 층간 절연 패턴들(116) 내에 포함된 상기 채널 행들에 의해 게이트 라인 적층체가 정의될 수 있다.
도 29 및 도 30을 참조하면, 제1 상부 절연막(140) 상에 커팅 패턴(157)을 덮는 제2 상부 절연막(170)을 형성할 수 있다.
예를 들면, 제2 상부 절연막(170)은 제1 상부 절연막(140)과 실질적으로 동일하거나 유사한 실리콘 산화물을 사용하여 CVD 공정, 스핀 코팅 공정을 등을 형성될 수 있다.
도 31 및 도 32를 참조하면, 제2 상부 절연막(170) 및 제1 상부 절연막(140)을 관통하는 콘택들을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 확장 영역(E1) 상에서 제1 콘택들(172, 예를 들면 170a 내지 172e)이 대응되는 게이트 라인들(160a 내지 160e)의 상기 계단부 상에 안착되도록 형성될 수 있다.
일부 실시예들에 있어서, 상기 GSL 및 워드 라인들 상에 안착되는 제1 콘택들(예를 들면, 172a 내지 172e)은 제2 상부 절연막(170), 제1 상부 절연막(140), 몰드 보호막(120) 및 각 층의 층간 절연 패턴(116b 내지 116f)을 관통하도록 형성될 수 있다.
일부 실시예들에 있어서, 상기 SSL 상에 안착되는 제1 콘택(예를 들면, 172f)는 제2 상부 절연막(170), 제1 상부 절연막(140) 및 최상층의 층간 절연 패턴(116g)을 관통하도록 형성될 수 있다.
일부 예시적인 실시예들에 있어서, 셀 영역(C) 상에는 제2 상부 절연막(170) 및 제1 상부 절연막(140)을 관통하여 패드(137)와 전기적으로 연결되는 비트 라인 콘택(174)이 형성될 수 있다. 일부 실시예들에 있어서, 제1 주변 영역(P1) 상에 제2 상부 절연막(170), 제1 상부 절연막(140), 몰드 보호막(120) 및 주변 회로 보호막(109)을 관통하여 제1 불순물 영역(103)과 전기적으로 연결되는 주변 회로 콘택(176)이 더 형성될 수 있다.
일부 실시예들에 있어서, 비트 라인 콘택(174), 제1 콘택들(172) 및 주변 회로 콘택(176)의 형성을 위한 콘택 홀들은 실질적으로 동일한 사진 식각 공정을 통해 동시에 형성될 수 있다. 이후, 상기 콘택 홀들을 채우는 제1 도전막을 형성하고, 상기 제1 도전막의 상부를 CMP 공정을 통해 제2 상부 절연막(170) 상면이 노출될 때까지 평탄화함으로써 비트 라인 콘택(174), 제1 콘택들(172) 및 주변 회로 콘택(176)을 실질적으로 동시에 형성할 수 있다.
일부 실시예들에 있어서, 비트 라인 콘택(174), 제1 콘택들(172) 및 주변 회로 콘택(176)은 복수의 사진 식각 공정들로 분할되어 형성될 수도 있다.
도 33 내지 도 35를 참조하면, 제2 상부 절연막(170) 상에 상기 콘택들과 연결되는 배선들을 형성할 수 있다. 또한 상기 배선들과 함께 식별 패턴(186)을 형성할 수 있다.
제1 배선들(180, 예를 들면 180a 내지 180f)은 각 게이트 라인 구조체와 연결되도록 형성된 제1 콘택들(172a 내지 172f)과 각각 전기적으로 연결되도록 패터닝될 수 있다. 제1 배선들(180)은 제1 확장 영역(EI)으로부터 제1 주변 영역(P2)의 일부까지 상기 제2 방향으로 연장될 수 있다. 일부 실시예들에 있어서, 제1 배선들(180)과 함께 더미 배선들(184)이 제1 주변 영역 상에 형성될 수 있다. 더미 배선들(184)은 각 게이트 라인 적층체 또는 셀 블록 마다 대응되어 복수의 라인 패턴들을 포함하도록 형성될 수 있다.
비트 라인(182)은 셀 영역(C) 상에서 상기 제3 방향으로 연장하며, 복수의 비트 라인 콘택들(174)과 전기적으로 연결되도록 패터닝될 수 있다.
예시적인 실시예들에 따르면, 적어도 하나의 상기 게이트 라인 적층체 또는 상기 셀 블록에 대해 식별 패턴(186)이 형성될 수 있다. 식별 패턴(186)은 제1 주변 영역(P1) 상에서 더미 배선들(184)과 인접하도록 형성될 수 있다. 식별 패턴(186) 예를 들면, 도 6 내지 도 9를 참조로 설명한 바와 같이 인접한 더미 배선(184) 및/또는 제1 배선(180)과 구별이 용이하도록 다양한 구조로 디자인될 수 있다.
일부 예시적인 실시예들에 따르면, 제1 배선(180), 더미 배선(184) 및 식별 패턴(186)은 제2 도전막으로부터 동일한 식각 공정을 통해 함께 형성될 수 있다. 일부 실시예들에 있어서, 비트 라인(182) 역시 상기 제2 도전막으로부터 함께 형성될 수 있다.
상기 제1 및 제2 도전막들은 구리, 알루미늄 등과 같은 금속을 사용하여 스퍼터링 공정 또는 ALD 공정을 통해 증착될 수 있다.
일부 예시적인 실시예들에 있어서, 식별 패턴(186)을 어드레스 식별 가이드로 활용하여 예를 들면, 각 셀 블록들의 동작 불량 검사를 수행할 수 있다. 상기 동작 불량 검사를 통해 상기 셀 블록들의 동작이 정상으로 판정되는 경우, 제1 배선(180) 상에 추가적인 배선들을 빌드-업(build-up) 할 수 있다.
도 36 내지 도 38은 예시적인 실시예들에 따른 수직형 메모리 장치들을 나타내는 단면도들이다. 도 36 내지 도 38은 배선 구조물을 포함하는 상기 수직형 메모리 장치의 상부를 부분적으로 도시하고 있다.
도 1 내지 도 5를 참조로 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및 구조에 대한 상세한 설명은 생략된다.
도 36을 참조하면, 상기 배선 구조물은 예를 들면, 도 2 및 도 3을 참조로 설명한 바와 실질적으로 동일하거나 유사한 제1 콘택(172), 제1 비트 라인 콘택(174a), 주변 회로 콘택(176), 제1 비트 라인(182a), 제1 배선(180) 및 제1 더미 배선(184a)을 포함할 수 있다. 제1 비트 라인(182a), 제1 배선(180) 및 제1 더미 배선(184a)은 실질적으로 동일한 레벨 상에(예를 들면, 제2 상부 절연막(170) 상에 배치될 수 있다.
예시적인 실시예들에 따르면, 제1 비트 라인(182a), 제1 배선(180) 및 제1 더미 배선(184a)의 상부 레벨 상에 추가 배선들이 배치될 수 있다. 예를 들면, 제2 상부 절연막(170) 상에 제1 비트 라인(182a), 제1 배선(180) 및 제1 더미 배선(184a)을 덮는 제3 상부 절연막(200)이 형성될 수 있다.
이후, 제3 상부 절연막(200)을 관통하여 각각 제1 비트 라인(182a) 및 제1 배선(180)과 전기적으로 연결되는 제2 비트 라인 콘택(204) 및 제2 콘택(202)이 형성될 수 있다.
제3 상부 절연막(200) 상에는 제2 배선(210), 제2 비트 라인(212) 및 제2 더미 배선(214)이 형성될 수 있다. 제2 배선(210)은 제2 콘택(202)을 통해 제1 배선(180)과 전기적으로 연결될 수 있다. 제2 비트 라인(212)은 제2 비트 라인 콘택(204)을 통해 제1 비트 라인(182a)과 전기적으로 연결될 수 있다. 제2 배선(210)은 제1 확장 영역(E1) 및 제1 주변 영역(P1)에 걸쳐 연장될 수 있다. 제2 비트 라인(212)은 셀 영역(C) 상에서 예를 들면, 상기 제3 방향으로 연장될 수 있다.
제2 더미 배선(214)은 예를 들면, 각 셀 블록 마다 제2 배선(210)으로부터 분리되어 제1 주변 영역(P1) 상에 배치될 수 있다.
예시적인 실시예들에 따르면, 식별 패턴(216)은 제1 주변 영역(P1)의 제3 상부 절연막(200) 부분 상에서 제2 더미 배선(214)과 인접하도록 배치될 수 있다.
일부 예시적인 실시예들에 있어서, 제2 배선(210), 제2 비트 라인(212), 제2 더미 배선(214) 및 식별 패턴(216)은 예를 들면, 제3 도전막으로부터 동일한 패터닝 공정을 통해 함께 형성될 수 있다.
도 37을 참조하면, 제2 비트 라인(212), 제2 배선(210) 및 제2 더미 배선(214)의 상부 레벨 상에 추가 배선들이 더 배치될 수 있다.
예를 들면, 제3 상부 절연막(200) 상에 제2 비트 라인(212), 제2 배선(210) 및 제2 더미 배선(214)을 덮는 제4 상부 절연막(220)이 형성될 수 있다.
이후, 제4 상부 절연막(220)을 관통하여 제2 배선(210)과 전기적으로 연결되는 제3 콘택(222)이 형성될 수 있다.
일부 실시예들에 있어서, 제4 상부 절연막(220) 상에는 제3 배선(230) 및 제3 더미 배선(234)이 형성될 수 있다. 제3 배선(230)은 제3 콘택(222)을 통해 제2 배선(210)과 전기적으로 연결될 수 있다. 제3 배선(230)은 제1 확장 영역(E1) 및 제1 주변 영역(P1)에 걸쳐 연장될 수 있다. 제3 더미 배선(234)은 예를 들면, 각 셀 블록 마다 제3 배선(230)으로부터 분리되어 제1 주변 영역(P1) 상에 배치될 수 있다.
예시적인 실시예들에 따르면, 식별 패턴(236)은 제1 주변 영역(P1)의 제4 상부 절연막(220) 부분 상에서 제3 더미 배선(234)과 인접하도록 배치될 수 있다.
일부 예시적인 실시예들에 있어서, 제3 배선(230), 제3 더미 배선(234) 및 식별 패턴(236)은 예를 들면, 제4 도전막으로부터 동일한 패터닝 공정을 통해 함께 형성될 수 있다.
도 3, 도 36 및 도 37을 참조로 설명한 바와 같이, 상기 식별 패턴은 제1 배선(180), 제2 배선(210) 또는 제3 배선(230)에 대응되는 배선 레벨 상에 배치되어 어드레스 식별 가이드로 제공될 수 있다.
일부 예시적인 실시예들에 있어서, 상기 식별 패턴은 제1 배선(180), 제2 배선(210) 및 제3 배선(230)에 대응되는 배선 레벨들 중 2 이상의 배선 레벨들 상에 배치될 수 있다.
도 38을 참조하면, 예를 들면, 제1 배선(180)과 실질적으로 동일한 배선 레벨 상에 제1 식별 패턴(186a)이 배치되며, 제3 배선(230)과 실질적으로 동일한 배선 레벨 상에 제2 식별 패턴(236a)이 배치될 수 있다.
제1 식별 패턴(186a)은 예를 들면, 불량 검사를 위한 어드레스 식별 가이드로 제공될 수 있다. 제2 식별 패턴(236a)은 예를 들면, 동작 신호 인가를 위한 어드레스 식별 가이드로 제공될 수 있다,
도 39는 예시적인 실시예들에 따른 수직형 메모리 장치의 영역들을 나타내는 모식도이다. 도 40 내지 도 42는 예시적인 실시예들에 따른 수직형 메모리 장치들을 나타내는 평면도 및 단면도들이다. 구체적으로, 도 40은 상기 수직형 메모리 장치를 나타내는 평면도이다. 도 41 및 도 42는 도 40에 표시된 I-I' 라인을 따라 상기 제1 방향으로 절단한 단면도들이다.
도 1 내지 도 4, 및/또는 도 36 내지 도 38을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및/또는 구조들에 대한 상세한 설명은 생략한다.
도 39 및 도 40을 참조하면, 상기 수직형 메모리 장치 또는 기판(100)은 도 1 및 도 2를 참조로 설명한 바와 같이 셀 영역(C), 제1 및 제2 확장 영역들(E1, E2), 제1 및 제2 주변 영역들(P1, P2)을 포함할 수 있다.
셀 영역(C) 및 제1 확장 영역(E1)에서 커팅 패턴(157)에 의해 복수의 셀 블록들(예를 들면, CB1, CB2, CB3)이 정의될 수 있다. 제1 확장 영역(E1) 상에서는 각 셀 블록에 속한 게이트 라인들(160)의 계단부들이 위치할 수 있다.
예시적인 실시예들에 따르면, 식별 패턴(187)은 제1 확장 영역(E1)과 인접한 셀 영역(C)의 단부에 배치될 수 있다. 예를 들면, 식별 패턴(187)은 수직 채널 구조체들(136)이 형성되는 영역 및 최상층의 제1 콘택(172f)이 형성되는 영역 사이의 셀 영역(C)의 여유 공간 상에 배치될 수 있다.
일부 실시예들에 있어서, 식별 패턴(187)은 셀 영역(C) 및 제1 확장 영역(E1)의 경계부에 배치될 수도 있다.
상술한 바와 같이, 식별 패턴(187)을 제1 주변 영역(P1)으로부터 셀 영역(C)의 상기 단부 또는 경계부로 이동시킴으로써, 제1 주변 영역(P1)의 면적 또는 공간을 축소시킬 수 있다.
도 41을 참조하면, 식별 패턴(187)은 제1 배선(180)과 실질적으로 동일한 레벨 상에 배치될 수 있다. 예를 들면, 식별 패턴(187)은 제2 상부 절연막(170) 상에서 비트 라인(182)과 인접하여 배치될 수 있다.
도 42를 참조하면, 예를 들면 도 36을 참조로 설명한 바와 같이, 제1 비트 라인(174a), 제1 배선(180) 및 제1 더미 배선(184a) 상에 추가적인 배선이 적층될 수 있다. 예를 들면, 제2 비트 라인(212), 제2 배선(210) 및 제2 더미 배선(214)이 제3 상부 절연막(200) 상에 배치될 수 있다.
예시적인 실시예들에 따르면, 식별 패턴(216)은 제2 배선(210)과 실질적으로 동일한 레벨 상에 배치될 수 있다. 예를 들면, 식별 패턴(216)은 제3 상부 절연막(200) 상에서 제2 비트 라인(212)과 인접하여 배치될 수 있다.
도 43은 예시적인 실시예들에 따른 수직형 메모리 장치의 영역들을 나타내는 모식도이다.
도 43을 참조하면, 상기 수직형 메모리 장치는 도 1 및 도 2를 참조로 설명한 바와 같이 셀 영역(C), 제1 및 제2 확장 영역들(E1, E2), 제1 및 제2 주변 영역들(P1, P2)을 포함할 수 있다. 셀 영역(C) 및 제1 확장 영역(E1)에서 커팅 패턴에 의해 복수의 셀 블록들(예를 들면, CB1, CB2, CB3)이 정의될 수 있다.
일부 실시예들에 있어서, 제2 확장 영역(E2)은 더미 영역으로 할당되며, 제2 주변 영역(P2)은 페이지 버퍼 영역으로 제공될 수 있다.
예시적인 실시예들에 따르면, 식별 패턴은 제2 확장 영역(E2) 및/또는 제2 주변 영역(P2) 상에 배치될 수 있다.
일부 실시예들에 있어서, 상기 식별 패턴은 제2 확장 영역(E2) 상에 배치되는 제1 식별 패턴(188a) 및 제2 주변 영역(P2) 상에 배치되는 제2 식별 패턴(188b)을 포함할 수 있다.
상기 식별 패턴이 상기 제3 방향으로의 주변 영역 및/또는 확장 영역에 배치됨에 따라, 예를 들면 비트 라인을 통한 신호 인가시에도 어드레스 식별 가이드가 제공될 수 있다.
도 44는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다. 도 1 및 도 2를 참조로 설명한 구조 및/또는 구성들에 대한 상세한 설명은 생략된다.
도 44를 참조하면, 상기 수직형 메모리 장치는 도 1을 참조로 설명한 바와 같이, 셀 영역(C)으로부터 순차적으로 제1 확장 영역 및 제1 주변 영역(P1)이 배치되며, 상기 제1 확장 영역 및 제1 주변 영역(P1)은 상기 제2 방향으로 셀 영역(C)에 대해 실질적으로 대칭될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 확장 영역은 제1 콘택 영역(EC1) 및 제2 콘택 영역(EC2)을 포함할 수 있다. 제1 콘택 영역(EC1) 및 제2 콘택 영역(EC2)은 상기 제2 방향으로의 셀 영역(C)의 양 측부에 배치될 수 있다.
셀 영역(C) 및 상기 제1 확장 영역 상에는 게이트 라인들(160, 예를 들면 160a 내지 160g)이 상기 제1 방향을 따라 적층될 수 있다.
예시적인 실시예들에 따르면, 상기 수직형 메모리 장치의 각 셀 블록 또는 각 게이트 라인 적층체는 2층 이상의 SSL들을 포함할 수 있다. 예를 들면, 최하층의 게이트 라인(160a)이 GSL로 제공되며, 상층부의 2층의 게이트 라인들(160f, 160g)은 상기 SSL로 제공될 수 있다. 상기 GSL 및 SSL 사이의 게이트 라인들(160b 내지 160e)은 워드 라인들로 제공될 수 있다.
제1 콘택 영역(EC1) 상에는 상기 GSL 및 상기 워드 라인들과 연결되는 제1 콘택들(172) 및 제1 배선들(180)이 배치될 수 있다. 일부 실시예들에 있어서, 제1 콘택 영역(EC1) 상에는 하층의 SSL(160f)과 연결되는 제1 콘택(172) 및 제1 배선(180)이 배치될 수도 있다.
제1 콘택 영역(EC1)과 인접한 제1 주변 영역(P1) 상에는 더미 배선(184)이 배치될 수 있다.
제2 콘택 영역(EC2) 상에는 상기 SSL과 연결되는 제2 콘택(240) 및 제2 배선(245)이 배치될 수 있다. 일부 실시예들에 있어서, 제2 콘택(240) 및 제2 배선(245)은 상층의 SSL(160g)과 전기적으로 연결될 수 있다.
제1 배선(180) 및 제2 배선(245)은 상기 제2 방향으로 연장하며, 실질적으로 동일한 배선 레벨 상에 배치될 수 있다. 일부 실시예들에 있어서, 제2 배선(245)은 제1 배선(180)의 상부 배선 레벨 상에 배치될 수도 있다.
셀 영역(C) 및 상기 제1 확장 영역을 가로지르며 연장하는 커팅 패턴(157)에 의해 복수의 셀 블록들, 예를 들면 제1 셀 블록(CB1), 제2 셀 블록(CB2) 및 제3 셀 블록(CB3)이 정의될 수 있다.
예시적인 실시예들에 따르면, 상기 배선 레벨 상에 식별 패턴이 배치될 수 있다. 상기 식별 패턴은 형상 및 형성 영역이 서로 상이한 복수의 식별 패턴들을 포함할 수 있다.
예를 들면, 제1 식별 패턴(189a)은 제1 콘택 영역(EC1)에 인접한 제1 주변 영역(P1) 상에 배치되며, 제2 셀 블록(CB2)에 대한 식별 패턴으로 제공될 수 있다.
제2 식별 패턴(189b)은 제1 식별 패턴(189a)과 상이한 형상을 가지며, 예를 들면 제2 콘택 영역(EC2)과 인접한 제1 주변 영역(P1) 상에 배치될 수 있다. 제2 식별 패턴(189b)은 제1 셀 블록(CB1)에 대한 식별 패턴으로 제공되며, 상기 SSL을 통한 셀 블록 선택을 위한 어드레스 식별 가이드로 제공될 수 있다.
제3 식별 패턴(189c)은 제1 식별 패턴(189a)과 상이한 형상을 가지며, 예를 들면 제2 콘택 영역(EC2)과 인접한 셀 영역(C)의 단부 상에 배치될 수 있다. 제3 식별 패턴(189c)은 제3 셀 블록(CB3)에 대한 식별 패턴으로 제공되며, 상기 SSL을 통한 셀 블록 선택을 위한 어드레스 식별 가이드로 제공될 수 있다.
제1 내지 제3 식별 패턴들(189a, 189b, 189c)은 서로 동일하거나 상이한 배선 레벨 상에 배치될 수 있다.
상술한 바와 같이, 상기 식별 패턴들을 서로 다른 형상 및/또는 서로 다른 형성 영역을 갖도록 배치함으로써, 상기 SSL 또는 제2 배선(245)을 통한 셀 블록 선택, 제1 배선(180)을 통한 동작 신호 인가, 상기 셀 블록들의 불량 검출 등의 수행을 위한 어드레스 식별 가이드를 동시에 제공할 수 있다.
전술한 예시적인 실시예들에 따른 수직형 메모리 장치 및 이의 제조 방법은 예를 들면, 20층, 30층 또는 40층 이상의 고층 계단 구조를 포함하는 3차원 비휘발성 메모리 장치에 적용되어 공정 및 동작의 편의성, 신뢰성을 향상시킬 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
C: 셀 영역 E1: 제1 확장 영역
E2: 제2 확장 영역 EC1: 제1 콘택 영역
EC2: 제2 콘택 영역 P1: 제1 주변 영역
P2: 제2 주변 영역
CB1, CB2, CB3: 제1 내지 제3 셀 블록
BG: 블록 그룹 100: 기판
102: 게이트 절연 패턴 103: 제1 불순물 영역
104: 게이트 전극 105: 제2 불순물 영역
106: 게이트 마스크 108: 게이트 구조물
109: 주변 회로 보호막 112: 층간 절연막
114: 희생막 116: 층간 절연 패턴
118: 희생 패턴 120: 몰드 보호막
125: 채널 홀 127: 반도체 패턴
130: 유전막 구조물 132: 채널
134: 매립 절연 패턴 136: 수직 채널 구조체
137: 패드 140: 제1 상부 절연막
150: 개구부 155: 절연 패턴
157: 커팅 패턴 160: 게이트 라인
170: 제2 상부 절연막 172: 제1 콘택
174: 비트 라인 콘택 174a: 제1 비트 라인 콘택
176: 주변 회로 콘택 180: 제1 배선
181: 배선 패드 182: 비트 라인
182a: 제1 비트 라인 184: 더미 배선
184a: 제1 더미 배선
186, 186b, 187, 286a, 286b, 286c, 286d, 216, 236: 식별 패턴
186a, 188a, 189a: 제1 식별 패턴
200: 제3 상부 절연막 202, 240: 제2 콘택
204: 제2 비트 라인 콘택 210, 245: 제2 배선
212: 제2 비트 라인 214: 제2 더미 배선
220: 제4 상부 절연막 222: 제3 콘택
230: 제3 배선 234: 제3 더미 배선
236a, 188b, 189b: 제2 식별 패턴
189c: 제3 식별 패턴

Claims (20)

  1. 기판;
    상기 기판의 상면에 대해 수직한 제1 방향으로 연장하는 채널들;
    상기 채널들을 감싸며, 상기 제1 방향을 따라 서로 이격되도록 적층되는 복수의 게이트 라인들;
    상기 게이트 라인들의 상부에서 각 층의 상기 게이트 라인들과 각각 전기적으로 연결되는 배선들; 및
    상기 배선들 중 적어도 하나의 배선과 동일 레벨 상에 배치되는 식별 패턴을 포함하고,
    각 층의 상기 게이트 라인들은 상기 기판의 상기 상면에 대해 평행한 제2 방향으로 돌출되는 계단부를 포함하며, 상기 배선들은 상기 계단부와 전기적으로 연결되고,
    상기 식별 패턴은 상기 배선들을 사이에 두고 상기 채널들과 상기 제2 방향으로 이격되어 배치되며,
    상기 식별 패턴 및 상기 배선들 사이에 배치되는 더미 배선을 더 포함하는 수직형 메모리 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 기판의 상기 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 연장되며 상기 채널들 중 적어도 하나의 채널과 연결되는 비트 라인을 더 포함하며,
    상기 식별 패턴은 상기 비트 라인과 동일한 레벨 상에 배치되는 수직형 메모리 장치.
  6. 제5항에 있어서, 상기 식별 패턴은 평면 방향에서 상기 비트 라인 및 상기 배선들 사이에 배치되는 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 배선들은 복수의 레벨들에 걸쳐 적층되며, 상기 식별 패턴은 상기 배선들 중 최하층의 배선과 동일한 레벨에 배치되는 수직형 메모리 장치.
  8. 제1항에 있어서, 상기 배선들은 복수의 레벨들에 걸쳐 적층되며, 상기 식별 패턴은 상기 배선들 중 최상층의 배선과 동일한 레벨에 배치되는 수직형 메모리 장치.
  9. 제1항에 있어서, 상기 배선들은 복수의 레벨들에 걸쳐 적층되며, 상기 식별 패턴은 상기 복수의 레벨들 중 2 이상의 레벨들 상에 배치되는 수직형 메모리 장치.
  10. 제1항에 있어서, 상기 식별 패턴은 복수의 점 패턴들, 복수의 라인 패턴들, 또는 복수의 점 패턴들 및 라인 패턴의 조합을 포함하는 수직형 메모리 장치.
  11. 기판;
    상기 기판 상에 배치되며,
    상기 기판의 상면에 대해 수직한 제1 방향으로 연장하는 채널들;
    상기 채널들을 감싸며 상기 제1 방향을 따라 서로 이격되어 적층되는 게이트 라인들; 및
    상기 게이트 라인들의 상부에서 각 층의 상기 게이트 라인들과 각각 전기적으로 연결되는 배선들을 포함하는 복수의 셀 블록들; 및
    상기 복수의 셀 블록들 중 적어도 하나의 셀 블록에 제공되는 식별 패턴을 포함하는 수직형 메모리 장치.
  12. 제11항에 있어서, 상기 식별 패턴은 상기 배선들 중 적어도 하나의 배선과 동일한 레벨 상에 배치되는 수직형 메모리 장치.
  13. 제11항에 있어서, 상기 게이트 라인들은 상기 기판의 상기 상면에 대해 평행한 제2 방향으로 연장되며,
    상기 복수의 셀 블록들은 상기 기판의 상기 상면에 대해 평행하며 상기 제2 방향과 교차하는 제3 방향을 따라 서로 이격되어 배열되는 수직형 메모리 장치.
  14. 제13항에 있어서, 상기 복수의 셀 블록들 중 소정의 개수의 셀 블록들이 하나의 블록 그룹을 형성하며, 복수의 상기 블록 그룹들이 상기 제3 방향을 따라 배열되는 수직형 메모리 장치.
  15. 제14항에 있어서, 상기 식별 패턴은 상기 블록 그룹마다 배치되는 수직형 메모리 장치.
  16. 제11항에 있어서, 상기 셀 블록은 상기 배선들과 인접하여 배치되는 더미 배선들을 더 포함하며,
    상기 더미 배선들 중 상기 식별 패턴이 제공된 상기 셀 블록에 포함되는 더미 배선은 나머지 더미 배선들과 다른 형상을 갖는 수직형 메모리 장치.
  17. 셀 영역, 확장 영역 및 주변 영역을 포함하는 기판;
    상기 기판의 상기 셀 영역 상에 배치되는 복수의 수직 채널들;
    상기 수직 채널들을 감싸며 상기 셀 영역 및 상기 확장 영역 상에서 상기 기판의 상면으로부터 적층되는 게이트 라인들;
    상기 확장 영역 상에서 각 층의 상기 게이트 라인들과 전기적으로 연결되는 콘택들;
    상기 콘택들을 통해 상기 게이트 라인들과 전기적으로 연결되며, 상기 확장 영역으로부터 상기 주변 영역 상으로 연장되는 배선들; 및
    상기 게이트 라인들 중 최상층의 게이트 라인의 상부에 배치되는 식별 패턴을 포함하는 수직형 메모리 장치.
  18. 제17항에 있어서, 상기 수직 채널은 상기 기판의 상기 상면으로부터 수직한 제1 방향으로 연장하며, 상기 게이트 라인들은 상기 기판의 상기 상면에 대해 평행하며 서로 수직하게 교차하는 제2 방향 및 제3 방향으로 연장하는 수직형 메모리 장치.
  19. 제18항에 있어서, 상기 확장 영역은 상기 제2 방향으로의 상기 셀 영역의 양 측부에 배치되는 제1 확장 영역, 및 상기 제3 방향으로의 상기 셀 영역의 양 측부에 배치되는 제2 확장 영역을 포함하고,
    상기 주변 영역은 상기 제1 확장 영역의 상기 제2 방향으로의 측부에 배치되는 제1 주변 영역, 및 상기 제2 확장 영역의 상기 제3 방향으로의 측부에 배치되는 제2 주변 영역을 포함하는 수직형 메모리 장치.
  20. 제19항에 있어서, 상기 식별 패턴은 상기 셀 영역, 상기 제1 확장 영역, 상기 제2 확장 영역, 상기 제1 주변 영역 및 상기 제2 주변 영역 중 2 이상의 영역들에 배치되는 복수의 식별 패턴들을 포함하는 수직형 메모리 장치.
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