JP5823238B2 - 不揮発性メモリ装置及びその製造方法 - Google Patents

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Description

本発明は、不揮発性メモリ装置及びその製造方法に関し、より詳細には、基板から垂直方向に複数のメモリセルが積層される３次元構造の不揮発性メモリ装置及びその製造方法に関する。
不揮発性メモリ装置は、電源供給が遮断されても格納されたデータがそのまま維持されるメモリ装置である。現在、様々な不揮発性メモリ装置、例えば、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ ｆｌａｓｈ ｍｅｍｏｒｙ）などが広く用いられている。
一方、近年、半導体基板上に単層でメモリセルを形成する２次元構造の不揮発性メモリ装置における集積度の向上が限界に至ることにより、半導体基板から垂直方向に突出したシリンダ（Ｃｙｌｉｎｄｅｒ）型のチャネルに沿って複数のメモリセルを形成する３次元構造の不揮発性メモリ装置が提案された。
ところが、このような３次元構造の不揮発性メモリ装置における集積度を高めるためには、半導体基板のセル領域上に交互に積層されるゲート電極膜及び層間絶縁膜の数を増加させなければならない。これにより、半導体基板のセル領域と周辺回路領域との間に段差が大きく発生し、例えば、周辺回路領域にコンタクトを形成する工程などを行うのに困難がある。特に、高い縦横比（Ａｓｐｅｃｔ ｒａｔｉｏ）を有するコンタクトホールを形成する過程でコンタクトナットオープン（Ｃｏｎｔａｃｔ ｎｏｔ ｏｐｅｎ）、下部構造物に対するアタック（Ａｔｔａｃｋ）などが発生するという問題がある。
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、半導体基板のセル領域と周辺回路領域との間に段差をなくして、工程を容易かつ単純にしつつ、特に、コンタクトナットオープン（Ｃｏｎｔａｃｔ ｎｏｔ ｏｐｅｎ）、下部構造物に対するアタック（Ａｔｔａｃｋ）などを防止し、工程歩留まり及び信頼性を向上させることができる不揮発性メモリ装置及びその製造方法を提供することにある。
そこで、上記の目的を達成するための本発明に係る不揮発性メモリ装置は、周辺回路領域及び該周辺回路領域より高さが低いセル領域を有する半導体基板と、該半導体基板の前記セル領域上に配置され、複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物と、該制御ゲート構造物が形成された前記半導体基板の前記セル領域を覆う上部表面が前記半導体基板の前記周辺回路領域の上面と同じ高さを有する第１の絶縁膜と、該第１の絶縁膜上の選択ゲート電極と、前記半導体基板の前記周辺回路領域上の周辺回路素子と、を備えることを特徴とする。
また、上記の目的を達成するための本発明に係る不揮発性メモリ装置の製造方法は、セル領域が周辺回路領域より高さが低くなるように半導体基板の前記セル領域を所定深さ除去するステップと、前記半導体基板の前記セル領域上に複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物を形成するステップと、該制御ゲート構造物が形成された前記半導体基板の前記セル領域を覆う上部表面が前記半導体基板の前記周辺回路領域の上面と同じ高さを有する第１の絶縁膜を形成するステップと、該第１の絶縁膜上に選択ゲート電極を形成し、前記半導体基板の前記周辺回路領域上に周辺回路素子を形成するステップと、を含むことを特徴とする。
本発明の不揮発性メモリ装置及びその製造方法によれば、半導体基板のセル領域と周辺回路領域との間に段差をなくして、工程を容易かつ単純にしつつ、特に、コンタクトナットオープン（Ｃｏｎｔａｃｔ ｎｏｔ ｏｐｅｎ）、下部構造物に対するアタック（Ａｔｔａｃｋ）などを防止し、工程歩留まり及び信頼性を向上させることができる。
本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
以下では、本発明の最も好ましい実施形態が説明される。図面において、厚さと間隔は説明の便宜のために表現されたものであり、実際、物理的厚さに比べて誇張されて図示され得る。本発明を説明するにあって、本発明の要旨と関係ない公知の構成は省略され得る。各図面の構成要素に参照符号を付加するにあって、同じ構成要素に限っては、例え他の図面上に表示されても、可能な限り、同じ符号を有するようにしていることに留意すべきである。
図１Ａ〜図１Ｇは、本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。特に、図１Ｇは、本発明の第１の実施形態に係る半導体装置を示した断面図であり、図１Ａ〜図１Ｆは、図１Ｇの装置を製造するための工程中間ステップの一例を示した断面図である。
図１Ａに示すように、セル領域Ｃ及び周辺回路領域Ｐを有する半導体基板１００が提供される。半導体基板１００は、シリコン基板でありうる。
次に、半導体基板１００のセル領域Ｃが周辺回路領域Ｐより所定高さ（図面符号Ａ参照）の分だけ低くなるように半導体基板１００のセル領域Ｃをエッチングする。ここで、半導体基板１００のセル領域Ｃと周辺回路領域Ｐとの間の段差Ａは、後述する複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物、パイプ接続ゲート電極、及び分離絶縁膜の高さを合わせた程度であることが好ましい。
次いで、本断面図には図示されていないが、半導体基板１００の周辺回路領域Ｐにウェル（Ｗｅｌｌ）形成やしきい電圧（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）調整のためのイオン注入工程が行われ得る。
図１Ｂに示すように、半導体基板１００のセル領域Ｃ上に分離絶縁膜１０５を形成する。ここで、分離絶縁膜１０５は、半導体基板１００とパイプ接続ゲート電極１１０とを分離させるためのものであって、例えば、シリコン酸化膜を含むことができる。
次に、分離絶縁膜１０５上にパイプ接続ゲート電極１１０を形成する。ここで、パイプ接続ゲート電極１１０は、導電物質、例えば、ポリシリコンを含むことができる。
次いで、パイプ接続ゲート電極１１０を選択的にエッチングしてパイプ接続ゲート電極１１０内に溝を形成し、この溝の内部に埋め込まれる犠牲層パターン１１５を形成する。ここで、犠牲層パターン１１５は、後述するパイプチャネルホールが形成される空間を画定するもので、絶縁物質、例えば、シリコン窒化膜を含むことができる。
続いて、犠牲層パターン１１５が形成されたパイプ接続ゲート電極１１０上に層間絶縁膜１２０及び制御ゲート電極１２５を交互に形成する。以下では、説明の便宜上、複数の層間絶縁膜１２０及び複数の制御ゲート電極１２５が交互に積層された構造物を制御ゲート構造物ということにする。
ここで、層間絶縁膜１２０は、例えば、シリコン酸化膜を含むことができ、制御ゲート電極１２５は、導電物質、例えば、ポリシリコンを含むことができる。また、制御ゲート構造物は、制御ゲート電極１２５に電気的に接続されるコンタクト（図示せず）形成空間を提供するために、階段形状を有するように形成されることができる。すなわち、いずれか１つの制御ゲート電極１２５の端部は、自身の上部の制御ゲート電極１２５より水平方向に突出した形状を有することができる。
次に、制御ゲート構造物が形成された半導体基板１００のセル領域Ｃを覆う第１の絶縁膜１３０を形成する。第１の絶縁膜１３０は、制御ゲート構造物を含む結果物上に、例えば、シリコン酸化膜を形成した後、半導体基板１００の周辺回路領域Ｐの上面が露出するまで平坦化工程を行って形成されることができる。このとき、前記平坦化工程は、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）を利用することができる。
図１Ｃに示すように、第１の絶縁膜１３０及び半導体基板１００の周辺回路領域Ｐ上にゲート絶縁膜１４０を形成する。ゲート絶縁膜１４０は、例えば、シリコン酸化膜を含むことができ、本断面図には図示されていないが、特に、半導体基板１００の周辺回路領域Ｐ上のゲート絶縁膜１４０は、高電圧トランジスタが位置する部分を厚く、低電圧トランジスタガ位置する部分を薄くするなど、互いに相違した厚さを有するように形成されることができる。
図１Ｄに示すように、ゲート絶縁膜１４０上に、例えば、ポリシリコンなどを含む導電膜（図示せず）を形成した後、これをパターニング（Ｐａｔｔｅｒｎｉｎｇ）してセル領域Ｃの選択ゲート電極１４５Ａ及び周辺回路領域Ｐの周辺回路ゲート電極１４５Ｂを形成する。
次に、周辺回路ゲート電極１４５Ｂの両側の半導体基板１００の周辺回路領域Ｐに不純物イオンを注入して接合領域１５０を形成する。接合領域１５０は、ソース（Ｓｏｕｒｃｅ）及びドレイン（Ｄｒａｉｎ）領域を含むことができる。
図１Ｅに示すように、選択ゲート電極１４５Ａ及び周辺回路ゲート電極１４５Ｂが形成されたゲート絶縁膜１４０を覆う第２の絶縁膜１５５を形成した後、セル領域Ｃの第２の絶縁膜１５５、選択ゲート電極１４５Ａ、ゲート絶縁膜１４０、第１の絶縁膜１３０、及び制御ゲート構造物を選択的にエッチングして、犠牲層パターン１１５を露出させる一対のチャネルホールＨを形成する。
次に、チャネルホールＨによって露出した犠牲層パターン１１５を、例えば、ウェットエッチングによって除去する。これにより、犠牲層パターン１１５が除去された空間にパイプチャネルホールＰＨが形成される。
図１Ｆに示すように、チャネルホールＨ及びパイプチャネルホールＰＨの内壁に沿ってメモリ膜１６０を形成する。メモリ膜１６０は、例えば、電荷遮断膜として用いられる酸化膜、電荷トラップ膜として用いられる窒化膜、及びトンネル絶縁膜として用いられる酸化膜を含むことができる。すなわち、メモリ膜１６０は、酸化膜−窒化膜−酸化膜（ＯＮＯ）の三重膜構造を有することができる。
次に、メモリ膜１６０上にチャネル層１６５を形成した後、チャネル層１６５が形成されたチャネルホールＨ及びパイプチャネルホールＰＨを埋め込む第３の絶縁膜１７０を形成する。チャネル層１６５は、例えば、ポリシリコンを含むことができ、第３の絶縁膜１７０は、例えば、シリコン酸化膜を含むことができる。
図１Ｇに示すように、チャネル層１６５が形成された結果物上に第４の絶縁膜１７５を形成した後、第４の絶縁膜１７５、第２の絶縁膜１５５、及びゲート絶縁膜１４０を選択的にエッチングして、チャネル層１６５、接合領域１５０、及び周辺回路ゲート電極１４５Ｂを露出させるコンタクトホールを形成する。第４の絶縁膜１７５は、例えば、シリコン酸化膜を含むことができる。
次に、前記コンタクトホールを埋め込む厚さで、例えば、タングステンなどを含む導電膜（図示せず）を形成した後、第４の絶縁膜１７５の上面が露出するまで化学的機械的研磨（ＣＭＰ）などの平坦化工程を行う。
本工程の結果、第４の絶縁膜１７５を貫通してチャネル層１６５に電気的に接続される第１のコンタクト１８０Ａと、第４の絶縁膜１７５、第２の絶縁膜１５５、及びゲート絶縁膜１４０を貫通して接合領域１５０に電気的に接続される第２のコンタクト１８０Ｂと、第４の絶縁膜１７５及び第２の絶縁膜１５５を貫通して周辺回路ゲート電極１４５Ｂに電気的に接続される第３のコンタクト１８０Ｃとが形成される。第１のコンタクト１８０Ａ、第２のコンタクト１８０Ｂ、及び第３のコンタクト１８０Ｃは、導電物質、例えば、タングステンを含むことができる。
次いで、本断面図には図示されていないが、後続工程として第４の絶縁膜１７５上に金属配線を形成することができ、この配線は、第１のコンタクト１８０Ａ、第２のコンタクト１８０Ｂ、または第３のコンタクト１８０Ｃと接続されることができる。
以上で説明した本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法によれば、半導体基板１００のセル領域Ｃと周辺回路領域Ｐとの間に段差をなくして工程を容易にし、特に、接合領域１５０に接続される第２のコンタクト１８０Ｂ及び周辺回路ゲート電極１４５Ｂに接続される第３のコンタクト１８０Ｃの縦横比（Ａｓｐｅｃｔ ｒａｔｉｏ）を低めることにより、コンタクトナットオープン（Ｃｏｎｔａｃｔ ｎｏｔ ｏｐｅｎ）、下部構造物に対するアタック（Ａｔｔａｃｋ）などを防止して工程歩留まり及び信頼性を向上させることができる。
また、１つの導電膜をパターニング（Ｐａｔｔｅｒｎｉｎｇ）してセル領域Ｃの選択ゲート電極１４５Ａ及び周辺回路領域Ｐの周辺回路ゲート電極１４５Ｂを同時に形成することにより、工程を単純化させることができる。
一方、本実施形態では、周辺回路領域Ｐに周辺回路ゲート電極１４５Ｂ及び接合領域１５０が形成された不揮発性メモリ装置について説明したが、本発明は、これに限定されるものではない。他の実施形態では、抵抗体など、他の周辺回路素子が含まれることもできる。
図２Ａ〜図２Ｅは、本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。本実施形態を説明するにあって、前述した第１の実施形態と実質的に同じ部分に対しては詳細な説明を省略する。まず、第１の実施形態と同様に、図１Ａの工程を行った後、図２Ａの工程を行う。
図２Ａに示すように、半導体基板１００のセル領域Ｃ上に分離絶縁膜１０５を形成した後、分離絶縁膜１０５上にパイプ接続ゲート電極１１０を形成する。
次に、パイプ接続ゲート電極１１０を選択的にエッチングしてパイプ接続ゲート電極１１０内に溝を形成し、この溝の内部に埋め込まれる犠牲層パターン１１５を形成した後、犠牲層パターン１１５が形成されたパイプ接続ゲート電極１１０上に層間絶縁膜１２０及び制御ゲート電極１２５が交互に積層された制御ゲート構造物を形成する。
次いで、制御ゲート構造物が形成された半導体基板１００のセル領域Ｃを覆う第１の絶縁膜１３０を形成した後、第１の絶縁膜１３０が形成された半導体基板１００のセル領域Ｃを覆う保護層１３５を形成する。
ここで、保護層１３５は、最上部に位置する制御ゲート電極１２５に対するアタック（Ａｔｔａｃｋ）を防止するためのものであって、例えば、窒化膜を含み、半導体基板１００の周辺回路領域Ｐの上面と同じ高さで形成されることができる。
図２Ｂに示すように、保護層１３５及び半導体基板１００の周辺回路領域Ｐ上にゲート絶縁膜１４０を形成する。
図２Ｃに示すように、ゲート絶縁膜１４０上に導電膜（図示せず）を形成した後、これをパターニング（Ｐａｔｔｅｒｎｉｎｇ）して、セル領域Ｃの選択ゲート電極１４５Ａ及び周辺回路領域Ｐの周辺回路ゲート電極１４５Ｂを形成する。
次に、周辺回路ゲート電極１４５Ｂの両側の半導体基板１００の周辺回路領域Ｐに不純物イオンを注入して接合領域１５０を形成する。
図２Ｄに示すように、選択ゲート電極１４５Ａ及び周辺回路ゲート電極１４５Ｂが形成されたゲート絶縁膜１４０を覆う第２の絶縁膜１５５を形成した後、セル領域Ｃの第２の絶縁膜１５５、選択ゲート電極１４５Ａ、ゲート絶縁膜１４０、保護層１３５、第１の絶縁膜１３０、及び制御ゲート構造物を選択的にエッチングして、犠牲層パターン１１５を露出させる一対のチャネルホールＨを形成する。
次いで、チャネルホールＨによって露出した犠牲層パターン１１５を除去してパイプチャネルホールＰＨを形成する。
図２Ｅに示すように、チャネルホールＨ及びパイプチャネルホールＰＨの内壁に沿ってメモリ膜１６０を形成した後、メモリ膜１６０上にチャネル層１６５を形成する。
次に、チャネル層１６５が形成されたチャネルホールＨ及びパイプチャネルホールＰＨを埋め込む第３の絶縁膜１７０を形成する。
図２Ｆに示すように、チャネル層１６５が形成された結果物上に第４の絶縁膜１７５を形成した後、第４の絶縁膜１７５を貫通してチャネル層１６５に電気的に接続される第１のコンタクト１８０Ａと、第４の絶縁膜１７５、第２の絶縁膜１５５、及びゲート絶縁膜１４０を貫通して接合領域１５０に電気的に接続される第２のコンタクト１８０Ｂと、第４の絶縁膜１７５及び第２の絶縁膜１５５を貫通して周辺回路ゲート電極１４５Ｂに電気的に接続される第３のコンタクト１８０Ｃとを形成する。
以上の第２の実施形態は、第１の絶縁膜１３０が形成された半導体基板１００のセル領域Ｃを覆う保護層１３５をさらに形成するという点において第１の実施形態と相違がある。これにより、最上部に位置する制御ゲート電極１２５に対するアタック（Ａｔｔａｃｋ）が防止され、不揮発性メモリ装置の歩留まり及び信頼性をさらに向上させることができる。
前述した第１の実施形態及び第２の実施形態では、パイプ接続ゲート電極を含む３次元構造の不揮発性メモリ装置について説明したが、本発明は、これに限定されるものではない。上記した実施形態は、３次元構造の不揮発性メモリ装置の一例であり、本発明は、全ての３次元構造の不揮発性メモリ装置、すなわち、半導体基板から垂直方向に突出したチャネルに沿って複数のメモリセルが積層される全ての３次元構造の不揮発性メモリ装置に同様に適用されることができる。
本発明の技術思想は、上記好ましい実施形態によって具体的に記録されたが、上記した実施形態は、その説明のためのものであり、その制限のためのものでないことに注意すべきである。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であるということが理解できるであろう。
１００ 半導体基板
１０５ 分離絶縁膜
１１０ パイプ接続ゲート電極
１１５ 犠牲層パターン
１２０ 層間絶縁膜
１２５ 制御ゲート電極
１３０ 第１の絶縁膜
１３５ 保護層
１４０ ゲート絶縁膜
１４５Ａ 選択ゲート電極
１４５Ｂ 周辺回路ゲート電極
１５０ 接合領域
１５５ 第２の絶縁膜
１６０ メモリ膜
１６５ チャネル層
１７０ 第３の絶縁膜
１７５ 第４の絶縁膜
１８０Ａ 第１のコンタクト
１８０Ｂ 第２のコンタクト
１８０Ｃ 第３のコンタクト
Ｃ セル領域
Ｈ チャネルホール
Ｐ 周辺回路領域
ＰＨ パイプチャネルホール

Claims (14)

  1. 周辺回路領域及び該周辺回路領域より高さが低いセル領域を有する半導体基板と、
    該半導体基板の前記セル領域上に配置され、複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物と、
    該制御ゲート構造物が形成された前記半導体基板の前記セル領域を覆う上部表面が前記半導体基板の前記周辺回路領域の上面と同じ高さを有する第１の絶縁膜と、
    該第１の絶縁膜上の選択ゲート電極と、
    前記半導体基板の前記周辺回路領域上の周辺回路素子と、
    を備えることを特徴とする不揮発性メモリ装置。
  2. 前記第１の絶縁膜上に配置され、前記制御ゲート構造物を保護する保護層をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
  3. 前記第１の絶縁膜及び前記半導体基板の前記周辺回路領域上に配置されるゲート絶縁膜をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
  4. 前記周辺回路素子が、前記選択ゲート電極と同じ導電体からなる周辺回路ゲート電極であることを特徴とする請求項１または２に記載の不揮発性メモリ装置。
  5. 前記選択ゲート電極及び前記制御ゲート構造物を貫通するチャネルと、
    該チャネルと前記制御ゲート構造物との間に介在されるメモリ膜と、
    をさらに備えることを特徴とする請求項１または２に記載の不揮発性メモリ装置。
  6. 前記制御ゲート構造物下部のパイプ接続ゲート電極と、
    前記選択ゲート電極及び前記制御ゲート構造物を貫通する一対のチャネルと、
    前記パイプ接続ゲート電極内に埋め込まれつつ、前記一対のチャネル下端を互いに接続させるパイプチャネルと、
    前記チャネルと前記制御ゲート構造物との間及び前記パイプチャネルと前記パイプ接続ゲート電極との間に介在されるメモリ膜と、
    をさらに備えることを特徴とする請求項１または２に記載の不揮発性メモリ装置。
  7. 前記選択ゲート電極及び前記周辺回路素子上に形成される絶縁層と、
    該絶縁層を貫通して前記周辺回路素子と接続されるコンタクトと、
    をさらに備えることを特徴とする請求項１または２に記載の不揮発性メモリ装置。
  8. セル領域が周辺回路領域より高さが低くなるように半導体基板の前記セル領域を所定深さ除去するステップと、
    前記半導体基板の前記セル領域上に複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物を形成するステップと、
    該制御ゲート構造物が形成された前記半導体基板の前記セル領域を覆う上部表面が前記半導体基板の前記周辺回路領域の上面と同じ高さを有する第１の絶縁膜を形成するステップと、
    該第１の絶縁膜上に選択ゲート電極を形成し、前記半導体基板の前記周辺回路領域上に周辺回路素子を形成するステップと、
    を含むことを特徴とする不揮発性メモリ装置の製造方法。
  9. 前記第１の絶縁膜形成ステップ後に、
    前記第１の絶縁膜上に配置され、前記制御ゲート構造物を保護する保護層を形成するステップをさらに含むことを特徴とする請求項８に記載の不揮発性メモリ装置の製造方法。
  10. 前記第１の絶縁膜形成ステップ後に、
    前記第１の絶縁膜及び前記半導体基板の前記周辺回路領域上にゲート絶縁膜を形成するステップをさらに含むことを特徴とする請求項８に記載の不揮発性メモリ装置の製造方法。
  11. 前記周辺回路素子が、周辺回路ゲート電極であり、
    前記選択ゲート電極及び前記周辺回路ゲート電極形成ステップが、
    前記第１の絶縁膜及び前記半導体基板の前記周辺回路領域上に導電膜を形成するステップと、
    前記導電膜をパターニングして前記選択ゲート電極及び前記周辺回路ゲート電極を形成するステップと、
    を含むことを特徴とする請求項８に記載の不揮発性メモリ装置の製造方法。
  12. 前記選択ゲート電極及び前記制御ゲート構造物を貫通するチャネルホールを形成するステップと、
    前記チャネルホールの内壁にメモリ膜及びチャネル層を順に形成するステップと、
    をさらに含むことを特徴とする請求項８または９に記載の不揮発性メモリ装置の製造方法。
  13. 前記制御ゲート構造物形成ステップ前に、
    前記半導体基板の前記セル領域上に犠牲層パターンを有するパイプ接続ゲート電極を形成するステップをさらに含み、
    前記選択ゲート電極及び前記周辺回路素子形成ステップ後に、
    前記選択ゲート電極及び前記制御ゲート構造物を選択的にエッチングして、前記犠牲層パターンを露出させる一対のチャネルホールを形成するステップと、
    前記犠牲層パターンを除去して、前記一対のチャネルホールを互いに接続させるパイプチャネルホールを形成するステップと、
    前記一対のチャネルホール及び前記パイプチャネルホールの内壁にメモリ膜及びチャネル層を順に形成するステップと、
    をさらに含むことを特徴とする請求項８または９に記載の不揮発性メモリ装置の製造方法。
  14. 前記選択ゲート電極及び前記周辺回路素子上に絶縁層を形成するステップと、
    前記絶縁層を貫通して前記周辺回路素子と接続されるコンタクトを形成するステップと、
    をさらに含むことを特徴とする請求項８または９に記載の不揮発性メモリ装置の製造方法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101808822B1 (ko) * 2011-08-04 2017-12-14 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20140018515A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140020558A (ko) * 2012-08-09 2014-02-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102147911B1 (ko) * 2013-07-02 2020-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR102103520B1 (ko) * 2013-12-02 2020-04-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20150067811A (ko) * 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102125018B1 (ko) * 2014-01-23 2020-07-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102168189B1 (ko) 2014-03-07 2020-10-21 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
JP6472952B2 (ja) * 2014-06-03 2019-02-20 マクロニクス インターナショナル カンパニー リミテッド 階段状サブスタック層間コネクタを有する３ｄ積層ｉｃデバイス
KR20150139223A (ko) 2014-06-03 2015-12-11 삼성전자주식회사 반도체 소자
KR102211222B1 (ko) * 2014-06-09 2021-02-03 매크로닉스 인터내셔널 컴퍼니 리미티드 계단형 서브스택 층간 커넥터들을 갖는 3차원 적층형 집적 회로 장치
KR102258369B1 (ko) * 2014-06-23 2021-05-31 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US20160064041A1 (en) * 2014-09-02 2016-03-03 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
JP6430302B2 (ja) 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
KR102378820B1 (ko) 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
JP2018046059A (ja) * 2016-09-12 2018-03-22 東芝メモリ株式会社 半導体装置
JP2018050016A (ja) 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体装置とその製造方法
JP7137913B2 (ja) * 2017-06-23 2022-09-15 株式会社半導体エネルギー研究所 半導体装置
KR102433893B1 (ko) * 2017-07-31 2022-08-23 삼성전자주식회사 수직형 메모리 장치
KR102366971B1 (ko) * 2017-08-08 2022-02-24 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102308776B1 (ko) * 2017-08-24 2021-10-05 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법
US10756102B2 (en) 2017-11-23 2020-08-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory structure and manufacturing method thereof
US10943916B2 (en) * 2017-11-23 2021-03-09 Yangtze Memory Technologies Co., Ltd. Method for manufacturing three-dimensional memory structure
CN107946306A (zh) * 2017-11-23 2018-04-20 长江存储科技有限责任公司 三维存储结构制作方法、存储结构、存储器及电子设备
CN107946193B (zh) * 2017-11-23 2021-02-26 长江存储科技有限责任公司 三维存储结构制作方法、存储结构、存储器及电子设备
CN109451765B (zh) * 2018-04-18 2020-05-22 长江存储科技有限责任公司 用于形成三维存储器设备的沟道插塞的方法
WO2019232784A1 (en) * 2018-06-08 2019-12-12 Yangtze Memory Technologies Co., Ltd. Method for forming dual-deck channel hole structure of three-dimensional memory device
JP2020043103A (ja) * 2018-09-06 2020-03-19 キオクシア株式会社 半導体記憶装置およびその製造方法
KR20200138477A (ko) * 2019-05-29 2020-12-10 삼성전자주식회사 불휘발성 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100634459B1 (ko) * 2005-08-12 2006-10-16 삼성전자주식회사 다층 트랜지스터 구조를 가지는 반도체 장치 및 그제조방법
KR100825789B1 (ko) 2006-11-03 2008-04-28 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
JP4445514B2 (ja) * 2007-04-11 2010-04-07 株式会社東芝 半導体記憶装置
JP2010114369A (ja) * 2008-11-10 2010-05-20 Toshiba Corp 不揮発性半導体記憶装置
KR101548674B1 (ko) * 2009-08-26 2015-09-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101073640B1 (ko) 2009-05-01 2011-10-17 서울대학교산학협력단 고집적 수직형 반도체 메모리 셀 스트링, 셀 스트링 어레이, 및 그 제조 방법
JP4987918B2 (ja) * 2009-08-27 2012-08-01 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP4913188B2 (ja) * 2009-09-18 2012-04-11 株式会社東芝 不揮発性半導体記憶装置

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