KR102148819B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

수직형 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102148819B1
KR102148819B1 KR1020140005393A KR20140005393A KR102148819B1 KR 102148819 B1 KR102148819 B1 KR 102148819B1 KR 1020140005393 A KR1020140005393 A KR 1020140005393A KR 20140005393 A KR20140005393 A KR 20140005393A KR 102148819 B1 KR102148819 B1 KR 102148819B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
substrate
layer
insulating layer
gate lines
Prior art date
Application number
KR1020140005393A
Other languages
English (en)
Other versions
KR20150085591A (ko
Inventor
김비오
안재영
연국현
황기현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140005393A priority Critical patent/KR102148819B1/ko
Publication of KR20150085591A publication Critical patent/KR20150085591A/ko
Application granted granted Critical
Publication of KR102148819B1 publication Critical patent/KR102148819B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

수직형 메모리 장치는 기판, 채널들, 게이트 라인들, 복수의 층간 절연막 패턴들 및 제1 불순물 영역을 포함한다. 기판은 셀 영역 및 셀 영역의 측부에 배치되는 확장 영역을 포함한다. 채널들은 기판 상면에 수직한 제1 방향으로 연장된다. 게이트 라인들은 채널의 외측벽 상에 구비되며 기판 상면으로부터 제1 방향을 따라 순차적으로 서로 이격되도록 적층된다. 복수의 층간 절연막 패턴들은 제1 방향을 따라 게이트 라인들 사이에 형성된다. 제1 불순물 영역은 복수의 층간 절연막 패턴들 중 최상층의 층간 절연막 패턴 상부에 형성된다. 최상층의 층간 절연막 패턴의 원하는 부분에만 제1 불순물 영역을 형성함으로, 수직형 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 기판에 대해 수직 채널을 갖는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
최근 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들과 절연막들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 상기 기판의 상면으로부터 수직한 방향으로 연장되는 채널들 및 상기 수직한 방향으로 게이트 라인들이 적층되며, 상기 채널들의 상부에는 패드들이 구비될 수 있다.
상기 패드에는 전기적 특성 개선을 위해 불순물이 도핑될 수 있다. 그러나, 상기 불순물의 분포 및/또는 상기 메모리 셀들의 배열에 따라, 상기 수직형 메모리 장치에 있어서 전기적 동작 특성의 변동 및/또는 편차가 발생할 수 있다.
본 발명의 일 목적은 전기적 동작 특성이 향상된 수직형 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 전기적 동작 특성이 향상된 수직형 메모리 장치를 제조하는 방법을 제공하는 데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 기판, 채널들, 게이트 라인들, 복수의 층간 절연막 패턴들 및 제1 불순물 영역을 포함한다. 상기 기판은 셀 영역 및 상기 셀 영역의 측부에 배치되는 확장 영역을 포함한다. 상기 채널들은 상기 기판 상면에 수직한 제1 방향으로 연장된다. 상기 게이트 라인들은 상기 채널의 외측벽 상에 구비되며 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 서로 이격되도록 적층된다. 상기 복수의 층간 절연막 패턴들은 상기 제1 방향을 따라 상기 게이트 라인들 사이에 형성된다. 상기 제1 불순물 영역은 상기 복수의 층간 절연막 패턴들 중 최상층의 층간 절연막 패턴 상부에 형성된다.
예시적인 실시예들에 있어서, 상기 채널들 상에 각각 형성된 패드들을 더 포함할 수 있다. 상기 제1 불순물 영역 및 상기 패드들은 각각 제1 불순물 농도 및 제2 불순물 농도를 가질 수 있으며 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 불순물 영역 및 상기 패드는 n형의 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 라인들은 상기 기판 상면으로부터 순차적으로 적층되는 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인 (SSL)을 포함할 수 있다. 상기 스트링 선택 라인(SSL)에 인접한 채널 부분에 제2 불순물 영역이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 불순물 영역은 p형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 라인들은 상기 기판 상면으로부터 너비가 감소하는 계단 형상으로 배치될 수 있다. 상기 셀 영역은 상기 기판 중 상기 최상층의 층간 절연막 패턴과 중첩되는 부분으로 정의될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 의한 수직형 메모리 장치의 제조 방법에 따르면, 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층한다. 상기 층간 절연막들 및 상기 희생막들의 측부를 식각하여 계단 형상의 몰드 구조물을 형성한다. 상기 기판 상에 몰드 구조물 측부를 커버하는 몰드 보호막을 형성한다. 상기 몰드 구조물을 관통하여 상기 기판과 접촉하는 채널들을 형성한다. 상기 채널들 사이의 상기 층간 절연막들 및 상기 희생막들을 부분적으로 식각하여 개구부를 형성한다. 상기 개구부에 의해 노출된 상기 희생막들을 제거한다. 상기 희생막들이 제거된 공간에 게이트 라인들을 형성하는 한다. 상기 몰드 보호막 상에 상기 층간 절연막들 중 최상층 층간 절연막을 노출시키는 저지막을 형성한다. 상기 저지막을 이온 주입 마스크로 사용하여 상기 최상층 층간 절연막 상에 불순물을 주입하여 제1 불순물 영역을 형성한다.
예시적인 실시예들에 있어서, 상기 저지막은 상기 최상층의 층간 절연막의 일부까지 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 개구부를 채우는 매립막 패턴을 형성할 수 있다. 상기 저지막은 상기 몰드 보호막 및 상기 매립막 패턴 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 채널들 상에 각각 패드들을 더 형성할 수 있다. 상기 제1 불순물 영역 및 상기 패드는 각각 제1 불순물 농도 및 제2 불순물 농도를 가질 수 있으며, 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높을 수 있다.
그러나, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 바와 같이, 본 발명의 실시예들에 따른 수직형 메모리 장치에 따르면, 최상층 게이트 라인 및 패드 사이에 형성되는 구조가 게이트 라인들 사이에 형성되는 구조와 다름에서 발생되는 전기적 특성 차이의 발생을 방지하고, 채널의 저항 증가 및 게이트 라인 임계 전압값의 산포 불량을 방지할 수 있다.
또한, LDD 이온 주입 공정 시에 저지막을 이용하여 최상층 층간 절연막의 원하는 일부에만 불순물을 주입할 수 있으므로, 상기 불순물에 의해 채널과 콘택트가 전기적으로 연결되는 브릿지 불량을 방지할 수 있다. 나아가, 상기 브릿지 불량을 막기 위한 기존의 콘택트 스페이서 형성 단계를 생략할 수 있으므로 공정을 보다 간단히 할 수 있어 생산성을 높일 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 2 내지 도 11은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들 및 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
한편, 도면들에서 기판 상면에 실질적으로 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 실질적으로 서로 수직한 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일히다.
도 1을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 상기 제1 방향으로 돌출되어 연장하는 채널(135), 채널(135)의 외측벽을 둘러싸는 유전막 구조물(130), 유전막 구조물(130)의 외측벽 상에 형성되며, 채널(135)을 둘러싸면서 상기 제1 방향을 따라 서로 이격되어 배치되는 게이트 라인들(170)을 포함한다. 또한, 채널(135) 상부에는 패드(150)가 구비되며, 패드(150)와 접촉하는 비트 라인 콘택(190) 및 비트 라인 콘택(190)과 전기적으로 연결되는 비트 라인(190)이 배치될 수 있다. 또한, 상기 제1 방향을 따라 인접하는 게이트 라인들(170) 사이에는 층간 절연막 패턴들(106)이 형성될 수 있다. 기판(100)은 예를 들어 단결정 실리콘, 단결정 게르마늄과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 기판(100)은 셀 영역(I) 및 확장 영역(II)을 포함할 수 있다. 도 1에서는 셀 영역(I)의 일 측부에 하나의 확장 영역(II)만이 도시되었으나, 셀 영역(I)의 양 측부에 두 개의 확장 영역들(II)이 정의될 수 있다.
채널(135)은 기판(100)의 셀 영역(I) 상에 배치되어 기판(100)의 상면과 접촉할 수 있다. 채널(135)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(135)은 상기 제3 방향을 따라 복수 개로 형성되어 채널 열(channel row)을 형성하며, 상기 채널 열이 상기 제2 방향을 따라 복수 개로 배치될 수 있다. 채널(135)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
도 1에서는 2개의 채널들(135)만이 도시되었으나, 상기 채널 열은 2개 이상의 복수의 채널들(135)을 포함할 수 있으며, 하나의 상기 채널 열에 포함되는 채널들(135)의 개수가 특별히 한정되는 것은 아니다.
도 1에 도시된 바와 같이, 채널(135)의 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 제1 매립막 패턴(140)이 구비될 수 있다. 제1 매립막 패턴(140)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다.
일 실시예에 있어서, 채널(135)은 필라 혹은 속이 찬 기둥 형상을 가질 수 있다. 이 경우, 제1 매립막 패턴(140)은 생략될 수 있다.
유전막 구조물(130)은 채널(135)의 외측벽 상에 형성되며, 저면 중앙부가 개방된 컵 형상을 가질 수 있다.
유전막 구조물(130)은 상기 제3 방향을 따라 채널(135)의 상기 외측벽으로부터 복수의 층들이 적층된 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 유전막 구조물(130)은 채널(135)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막 패턴(도시되지 않음), 전하 저장막 패턴(도시되지 않음) 및 블로킹막 패턴(도시되지 않음)을 포함할 수 있다.
상기 블로킹막 패턴은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 전하 저장막 패턴은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막 패턴은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 따르면, 유전막 구조물(130)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다.
패드(150)는 제1 매립막 패턴(140), 채널(135) 및 유전막 구조물(130) 상에 형성되어 비트 라인 콘택(190)을 통해 비트 라인(195)과 전기적으로 연결될 수 있다. 패드(150)는 채널(135) 내로 전하가 이동하도록 하는 소스/드레인 역할을 수행할 수 있다. 패드(150)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
게이트 라인들(170)은 유전막 구조물(130)의 외측벽 상에 형성되어 상기 제1 방향을 따라 서로 이격되도록 배치된다. 예시적인 실시예들에 따르면, 각 게이트 라인(170)은 상기 채널 열에 포함된 채널들(135)을 부분적으로 둘러싸면서 상기 제3 방향으로 연장될 수 있다. 예를 들면, 게이트 라인(170)은 하나의 상기 채널 열을 둘러싸면서 연장될 수 있다.
일 실시예에 있어서, 게이트 라인(170)은 복수의 상기 채널 열들을 둘러싸면서 연장될 수도 있다. 이에 따라, 게이트 라인(170)에 의해 복수의 상기 채널 열들이 채널 열 그룹으로 단위화될 수 있다. 이하에서는, 하나의 게이트 라인(170)에 하나의 상기 채널 열이 포함되는 경우를 예로 들어 설명한다.
도 1에 도시된 바와 같이 게이트 라인들(170)은 기판(100)의 상기 상면으로부터 상기 제1 방향을 따라 길이 혹은 너비가 감소하는 형상으로 적층될 수 있다. 예시적인 실시예들에 따르면, 복수의 게이트 라인들(170)은 상기 제1 방향을 따라 피라미드 형상 또는 계단 형상으로 적층될 수 있다. 예시적인 실시예들에 따르면, 복수의 게이트 라인들(170)은 셀 영역(I)에 대해 대칭인 계단 형상을 가질 수 있다. 일 실시예에 있어서, 복수의 게이트 라인들(170)은 셀 영역(I)에 대해 비대칭 계단 형상을 가질 수도 있다.
또한, 하나의 층 혹은 하나의 레벨에 복수의 게이트 라인들(170)이 상기 제2 방향을 따라 배치될 수 있다.
도 1에서는 게이트 라인들(170)이 총 7개의 층으로 적층되는 것으로 도시되었다. 그러나, 상기 층 수에 포함되는 게이트 라인들(170)의 개수가 특별히 한정되는 것은 아니다.
게이트 라인(170)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, 게이트 라인(170)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일 실시예에 따르면, 게이트 라인(170)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다.
최하부에 형성되는 게이트 라인(170a)은 그라운드 선택 라인(Ground Selection Line: GSL)으로 제공될 수 있으며, 상기 GSL 상에 적층되는 4개의 게이트 라인들(170b, 170c, 170d, 170e)은 워드 라인(Word Line)으로 제공될 수 있다. 또한 상기 워드 라인 상에 배치되는 2개의 게이트 라인들(170f, 170g)은 스트링 선택 라인(String Selection Line: SSL)으로 제공될 수 있다.
설명의 편의를 위해 상부 2층의 게이트 라인들(170)을 각각 제1 SSL(170g) 및 제2 SSL(170f)으로 지칭한다. 또한, SSL(170f, 170g) 및 GSL(170a) 사이의 4개의 게이트 라인들(170)을 각각 제1 워드 라인(170e), 제2 워드 라인(170d), 제3 워드 라인(170c) 및 제4 워드 라인(170b)으로 지칭한다.
전술한 바와 같이, 상기 GSL, 상기 워드 라인 및 상기 SSL이 각각 1개 층, 4개 층 및 2개 층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 GSL은 2개 층 구조를 가질 수 있으며, SSL은 1개 층 구조를 가질 수도 있다. 또한, 상기 워드 라인은 2개 층 구조를 가질 수도 있다. 일 실시예에 있어서, 상기 워드 라인은 4개 층 보다 다수의 층 구조를 가질 수 있다. 예를 들면, 상기 워드 라인은 8개 혹은 16개 층 구조를 가질 수도 있다. 게이트 라인들(170)의 적층 수는 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 용량 또는 집적도를 고려하여 결정될 수 있다.
한편, 제1 SSL(170g)과 중첩되는 기판(100) 부분이 셀 영역(I)으로 정의될 수 있으며, 셀 영역(I)의 양 측부의 기판(100) 부분이 확장 영역(II)으로 정의될 수 있다. 예시적인 실시예들에 따르면, 확장 영역(II)으로 돌출된 게이트 라인들(170) 부분들은 셀 영역(I)에 대해서 서로 대칭되는 형상을 가질 수 있다.
도 1에 도시된 바와 같이, 상기 제1 방향을 따라 인접하는 게이트 라인들(170) 사이에는 층간 절연막 패턴들(106)이 구비될 수 있다. 층간 절연막 패턴들(106)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다. 층간 절연막 패턴들(106)에 의해 하나의 스트링에 포함되는 게이트 라인들(170)이 서로 절연될 수 있다.
예시적인 실시예들에 있어서, 최상층의 층간 절연막 패턴(106h)은 제1 불순물 농도를 갖는 제1 불순물 영역(108)을 포함할 수 있다. 예를 들어, 제1 불순물 영역(108)은 인(P), 비소(As) 등과 같은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 불순물 영역(108)은 셀 영역(I) 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 패드(150)는 제2 불순물 농도를 가지며 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높을 수 있다. 예를 들어, 패드(150)은 인(P), 비소(As) 등과 같은 n형 불순물을 포함할 수도 있다.
일 실시예에 있어서, SSL들(170f, 170g)에 인접한 채널부분은 제2 불순물 영역(110)을 포함할 수 있다. 예를 들어, 제2 불순물 영역(110)은 붕소(B), 갈륨(Ga)과 같은 p형 불순물을 포함할 수 있다. 제2 불순물 영역(110)은 SSL들(170f, 170g)의 문턱 전압 산포를 개선하기 위해 형성될 수 있다.
상기 제2 방향을 따라 인접하는 상기 채널 열들 또는 인접하는 상기 스트링들 사이의 기판(100) 상부에는 제3 불순물 영역(도시되지 않음)이 형성될 수 있다. 상기 제3 불순물 영역은 상기 제3 방향으로 연장되며, 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공될 수 있다. 상기 불순물 영역은 인, 비소 등과 같은 n형 불순물을 포함할 수 있다. 도시되지는 않았지만, 상기 불순물 영역 상에는, 예를 들어 코발트 실리사이드 패턴 또는 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수 있다.
상기 불순물 영역 상에는 인접하는 스트링들 사이의 공간을 매립하는 제2 매립막 패턴(도시되지 않음)이 구비될 수 있다. 상기 제2 매립막 패턴은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 상기 제2 매립막 패턴에 의해 인접하는 상기 스트링들이 서로 절연될 수 있다.
최상층의 층간 절연막 패턴(106h), 패드(150) 및 상기 제2 매립막 패턴 상에는 상부 절연막(185)이 형성될 수 있다. 또한, 상부 절연막(185)을 관통하며 패드(150)와 접촉하는 비트 라인 콘택(190) 및 게이트 라인들(170)과 접촉하는 배선 라인 콘택들(192)이 각각 구비될 수 있다. 또한, 상부 절연막(195) 상에는 비트 라인 콘택(190)과 접촉하는 비트 라인(195) 및 배선 라인 콘택들(192)과 접촉하는 배선 라인들(197)이 구비될 수 있다.
몰드 보호막 패턴(119)는 기판(100) 상에 게이트 라인들(170) 및 층간 절연막 패턴들(106)의 상면들 및 측벽들, 및 패드들(150) 및 채널들(135)의 측벽들을 커버하도록 형성될 수 있다. 몰드 보호막 패턴(119)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 비트 라인 콘택(190)은 채널(135) 또는 패드(150)가 형성된 위치에 대응하여 어레이를 형성할 수 있다. 또한 비트 라인(195)은 상기 제3 방향으로 연장하며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 따르면, 배선 라인 콘택들(192)은 게이트 라인들(150)을 배선라인들(197)을 각각 전기적으로 연결할 수 있다. 또한, 배선 라인들(197)은 상기 제2 방향으로 연장하며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
상부 절연막(185)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있으며, 비트 라인 콘택(190), 배선 라인 콘택들(192), 비트 라인(195) 및 배선 라인들(197)은 금속, 금속 질화물, 도핑된 폴리실리콘 등과 같은 도전 물질을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 최상층의 층간 절연막 패턴(106h)이 제1 불순물 농도를 가지는 제1 불순물 영역(108)을 포함함으로써 최상층의 게이트 라인(170g) 및 패드(150) 사이의 구조가 게이트 라인들(170) 사이의 구조와 다르기 때문에 발생하는 전기적 특성 차이를 방지하고, 채널의 저항 증가 및 게이트 라인 임계 전압값의 산포 불량을 방지할 수 있다.
특히, 최상층의 층간 절연막 패턴(106h)의 원하는 영역에 불순물을 포함함으로, 채널(150)과 배선 라인 콘택(192) 사이의 브릿지(bridge) 불량을 방지할 수 있다. 나아가, 브릿지(bridge) 불량을 막기 위한 기존의 콘택 스페이서 형성 공정을 생략할 수 있으므로 공정을 보다 간단히 할 수 있어 생산성에 기여할 수 있다.
도 2 내지 도 11은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들 및 평면도이다.
구체적으로, 도 2 내지 도 5 및 도 7 내지 도 11은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조방법을 설명하기 위한 단면도들이며, 도 6은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조방법을 설명하기 위한 평면도이다.
도 2를 참조하면, 기판(100) 상에 복수의 층간 절연막들(102) 및 희생막들(104)을 교대로 반복적으로 적층한다.
기판(100)으로서 단결정 실리콘, 게르마늄 등과 반도체 물질을 포함하는 반도체 기판을 사용할 수 있다.
예시적인 실시예들에 따르면, 층간 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 희생막들(104)은 층간 절연막(102)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질로 형성할 수 있다. 예를 들어, 희생막들(104)은 실리콘 질화물(SiNx), 실리콘 붕질화물(SiBN) 등과 같은 실리콘 질화물을 사용하여 형성될 수 있다.
층간 절연막들(102) 및 희생막들(104)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 스핀 코팅(spin coating) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 기판(100) 상면에 직접 형성되는 최하층의 층간 절연막(102a)의 경우, 열산화 공정에 의해 형성될 수도 있다.
희생막들(104)은 후속 공정을 통해 제거되어 게이트 라인들, 예를 들면 GSL, 워드 라인 및 SSL이 형성되는 공간을 제공한다. 따라서, 층간 절연막들(102) 및 희생막들(104)이 적층되는 수는 이후 형성되는 상기 GSL, 상기 워드 라인 및 상기 SSL이 적층되는 수에 따라 달라질 수 있다. 예시적인 실시예들에 따르면, 상기 GSL은 1개의 층에 형성되고, 상기 워드 라인은 상기 GSL의 상부에 4개의 층으로 형성되며, 상기 SSL은 상기 워드 라인의 상부에 2개 층으로 형성될 수 있다. 이에 따라, 희생막들(104)은 모두 7개의 층으로 적층되며 층간 절연막들(102)은 모두 8개의 층으로 적층될 수 있다. 하지만, 예를 들어, 상기 GSL 및 SSL은 각각 1개의 층에 형성되고 워드 라인은 2개, 8개 혹은 16개의 층에 형성될 수도 있으며, 이 경우 희생막들(104)은 모두 4개, 10개 혹은 18개의 층에 형성되고 층간 절연막들(102)은 모두 5개, 11개 혹은 19개의 층에 형성될 수 있다.
도 3를 참조하면, 층간 절연막들(102) 및 희생막들(104)을 부분적으로 식각하여 계단 형상을 갖는 몰드 구조물(105)을 형성한다.
예시적인 실시예들에 따르면, 최상부의 층간 절연막(102h) 상에 층간 절연막(102h)을 부분적으로 커버하는 포토 레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 층간 절연막들(102) 및 희생막들(104)의 양 단부를 식각한다. 이후 상기 포토 레지스트 패턴의 양 단부를 일부 제거하여 상기 포토 레지스트 패턴의 너비를 감소시킨 후, 이를 식각 마스크로 다시 사용하여 층간 절연막들(102h, 102g, 102f, 102e, 102d, 102c) 및 희생막들(104g, 104f, 104e, 104d, 104c, 104b)의 양 단부를 식각한다. 이와 유사한 방식으로, 식각 공정을 반복함으로써 도 3에 도시된 바와 같은 계단 형상의 몰드 구조물(105)을 수득할 수 있다.
예시적인 실시예들에 따르면, 최상부의 층간 절연막(102h)과 중첩되는 기판(100) 영역은 셀 영역(I)으로 정의될 수 있으며, 셀 영역(I)의 양 측부의 기판(100) 영역은 확장 영역(II)으로 정의될 수 있다. 예를 들어, 몰드 구조물(105)은 셀 영역(I)을 사이에 두고 두 확장 영역들(II)이 서로 대칭되는 형상을 갖도록 형성될 수 있다.
일 실시예에 있어서, 상기 몰드 구조물은 셀 영역(I)을 사이에 두고 두 확장 영역들(II)이 서로 비대칭되는 형상을 갖도록 형성될 수도 있다. 이 경우, 두 확장 영역들(II) 상에서 층간 절연막들(102) 및 희생막들(104)을 교대로 식각함으로써 비대칭 구조의 몰드 구조물을 수득할 수 있다.
도 4를 참조하면, 몰드 구조물(105) 형성 후, 기판(100) 상에 몰드 구조물의 측부 혹은 계단들을 커버하는 몰드 보호막(117)을 형성할 수 있다. 예를 들면, 기판(100) 상에 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정을 통해 몰드 구조물(105)을 커버하는 절연막을 형성한다. 이어서, 상기 절연막의 상부를 최상층의 층간 절연막(102h)이 노출될 때까지 평탄화하여 몰드 보호막(117)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정 및/또는 에치-백(etch-back) 공정을 포함할 수 있다.
도 5를 참조하면, 기판(100)의 상면을 노출시키는 채널 홀들(도시되지 않음)을 형성하고, 상기 채널 홀들 내부에 층간 절연막들(102) 및 희생막들(104)을 관통하는 채널들(135)을 형성한다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(102) 및 몰드 보호막(117) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(102) 및 희생막들(104)을 순차적으로 식각하여 기판(100)의 상면을 노출시키는 상기 채널 홀들을 형성할 수 있다. 상기 채널 홀은 기판(100) 상면으로부터 상기 제1 방향으로 연장되도록 형성될 수 있다.
상기 채널 홀들은 기판(100)의 셀 영역(I) 내에서 채널(135)이 형성될 위치에 대응하여 상기 제2 방향 및 상기 제3 방향을 따라 복수로 형성될 수 있다.
상기 채널 홀들의 측벽 및 저면과 상기 하드마스크의 상면을 따라 유전막(도시되지 않음)을 형성한다. 상기 유전막은 구체적으로 도시하지는 않았으나, 상기 채널 홀의 측벽 및 저면과 상기 하드 마스크의 상면을 따라 제1 블로킹막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다.
상기 블로킹 막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 유전막은 ONO 구조를 갖도록 형성될 수 있다. 상기 제1 블로킹막, 상기 전하 저장막 및 상기 터널 절연막은 각각 예를 들면, CVD 공정, PECVD 공정, 스핀 코팅 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
상기 유전막의 저면을 예를 들면, 이방성 식각 공정을 통해 부분적으로 제거하여 기판(100) 상면을 노출시킨다. 이에 따라, 상기 유전막은 상기 채널 홀 내부에서 저면 중앙부가 뚫린 형상을 가질 수 있다.
상기 유전막 및 기판(100)의 노출된 상기 상면 상에 채널막(도시되지 않음)을 형성하고, 상기 채널 홀의 나머지 부분을 채우는 제1 매립막(도시되지 않음)을 상기 채널막 상에 형성할 수 있다. 상기 채널막 및 상기 제1 매립막은 예를 들면, CVD 공정, PECVD 공정, 스핀 코팅 공정 또는 ALD 공정을 통해 형성될 수 있다.
일 실시예에 따르면, 상기 채널막은 상기 채널 홀 내부를 완전히 채우도록 형성될 수도 있다. 이 경우, 상기 제1 매립막의 형성은 생략될 수 있다.
이어서, 최상층의 층간 절연막(102h) 및 몰드 보호막(117)이 노출될 때까지 상기 제1 매립막, 상기 채널막, 상기 유전막 및 상기 하드 마스크를 평탄화하여 상기 채널 홀의 상기 측벽 및 저면 상에 순차적으로 적층되어 상기 채널 홀 내부를 채우는 유전막 구조물(130), 채널(135) 및 제1 매립막 패턴(140)을 형성할 수 있다. 상기 평탄화 공정은 CMP 공정 또는 에치-백 공정을 포함할 수 있다.
예시적인 실시예들에 따르면, 유전막 구조물(130)은 저면 중앙부가 뚫린 실린더 또는 컵 형상을 가질 수 있다. 또한, 채널(135)은 컵 형상을 가질 수 있으며, 제1 매립막 패턴(140)은 속이 찬 원 기둥 혹은 필라 형상을 가질 수 있다. 유전막 구조물(130)은 채널(135)의 외측벽으로부터 상기 터널 절연막, 상기 전하 저장막 및 상기 제1 블로킹막이 적층된 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 채널막이 상기 채널 홀을 완전히 채우도록 형성되는 경우에는 제1 매립막 패턴(140)은 형성되지 않고, 채널(135)은 속이 찬 원 기둥 혹은 필라 형상을 가질 수 있다.
이후, 이온 주입 공정을 이용하여 유전막 구조물(130), 채널(135) 및 제1 매립막 패턴(140) 상부에 p형 불순물을 주입하여 제2 불순물 영역(110)을 형성할 수 있다. 예를 들어, p형 불순물은 붕소(B), 갈륨(Ga) 등을 포함할 수 있다. 특히, 상기 p형 불순물이 상기 SSL에 인접한 부분까지만 확산되도록 투영거리를 조절하여 제2 불순물 영역(110)을 형성할 수 있다.
상기 채널 홀 내부에 채널(135)이 형성됨에 따라, 상기 제3 방향을 따라 복수의 채널들(135)을 포함하는 채널 열이 형성될 수 있으며, 상기 제2 방향을 따라 복수의 상기 채널 열들이 형성될 수 있다.
또한, 유전막 구조물(130), 채널(135) 및 제1 매립막 패턴(140)의 상부를 제거하여 리세스(도시되지 않음)를 형성하고 상기 리세스를 채우는 패드(150)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 유전막 구조물(130), 채널(135) 및 제1 매립막 패턴(140)의 상부를 에치-백 공정을 통해 제거하여 상기 리세스를 형성한다. 이후, 상기 리세스를 채우는 패드막을 제1 매립막 패턴(140), 채널(135), 유전막 구조물(130), 최상층의 층간 절연막(102h) 및 몰드 보호막(117) 상에 형성하고, 최상층의 층간 절연막(102h) 및 몰드 보호막(117)의 상면들이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(150)를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 패드막은 폴리실리콘 또는 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 이와는 달리, 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다. 상기 평탄화 공정은 CMP 공정을 포함할 수 있다. 상기 불순물은 인(P), 비소(As) 등과 같은 n형 불순물을 포함할 수 있다.
도 6을 참조하면, 층간 절연막들(102), 희생막들(104) 및 몰드 보호막(117)을 관통하며 인접하는 상기 채널 열들 사이의 기판(100) 상면을 노출시키는 개구부들(155)을 형성한다.
예시적인 실시예들에 따르면, 몰드 구조물(105) 및 몰드 보호막(117) 상에 패드들(150)을 커버하는 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 제2 방향으로 인접하는 상기 채널 열들 사이의 층간 절연막들(102) 및 희생막들(104) 부분을 순차적으로 식각함으로써 개구부들(155)을 형성할 수 있다.
개구부들(155)이 형성됨에 따라, 층간 절연막들(102), 희생막들(104) 및 몰드 보호막(117)은 층간 절연막 패턴들(106), 희생막 패턴들(108) 및 몰드 보호막 패턴(119)으로 변환될 수 있다. 이때, 각 층의 층간 절연막 패턴들(106), 희생막 패턴들(108) 및 몰드 보호막 패턴(119)은 상기 제3 방향을 따라 연장될 수 있다.
개구부들(155)은 상기 제3 방향을 따라 연장되는 라인 형상을 갖도록 형성될 수 있다.
도 7을 참조하면, 개구부들(155)에 의해 측벽이 노출된 희생막 패턴들(108)을 제거한다. 예를 들면, 희생막 패턴들(108)은 인산 혹은 황산과 같은 산성 용액을 포함하는 식각 용액이 사용되는 습식 식각 공정을 통해 제거될 수 있다.
희생막 패턴들(108)이 제거됨으로써, 상기 제1 방향을 따라 인접한 층간 절연막 패턴들(106) 사이에 제1 갭(160)이 형성되며, 제1 갭(160)에 의해 유전막 구조물(130)의 외측벽이 일부 노출될 수 있다.
도 8을 참조하면, 각 층의 제1 갭(160) 내부에 상기 제1 방향을 따라 순차적으로 서로 이격되도록 게이트 라인들(170)을 형성할 수 있다.
예를 들어, 노출된 유전막 구조물(130)의 상기 외측벽, 제1 갭(160)의 내벽, 층간 절연막 패턴들(106)의 표면 및 노출된 기판(100)의 상기 상면을 따라 게이트 전극막(도시되지 않음)을 형성할 수 있다. 일 실시예에 따르면, 상기 게이트 전극막을 형성하기 전에 제2 블로킹막(도시되지 않음)을 추가로 형성할 수도 있다.
상기 게이트 전극막은 제1 갭(160)을 완전히 채우며, 개구부들(155)을 부분적으로 채우도록 형성될 수 있다.
상기 게이트 전극막은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 게이트 전극막은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 전극막은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다.
상기 게이트 전극막은 예를 들어, CVD 공정, PECVD 공정, ALD 공정 또는 스퍼터링(sputtering) 공정을 통해 형성될 수 있다.
이어서, 상기 게이트 전극막을 부분적으로 제거하여 각 층의 제1 갭(160) 내부에 게이트 라인들(170)을 형성할 수 있다.
예시적인 실시예들에 따르면, 개구부들(155) 내부에 형성된 상기 게이트 전극막을 부분적으로 식각함으로써 게이트 라인들(170)을 형성할 수 있다. 이 때, 기판(100)의 상기 상면이 함께 노출될 수 있다. 상기 게이트 전극막은 건식 식각 공정을 통해 부분적으로 제거될 수 있다.
게이트 라인들(170)은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 예시적인 실시예들에 따르면, 최하부 게이트 라인(170a)은 GSL로 제공될 수 있다. 상기 GSL 상부의 4개의 게이트 라인들(170b, 170c, 170d, 170e)은 워드 라인으로 제공될 수 있다. 상기 워드 라인 상부의 2개의 게이트 라인들(170f, 170g)은 SSL로 제공될 수 있다.
개구부들(155)에 의해 노출된 기판(100) 상부에 제3 불순물 영역(도시되지 않음)을 형성하고, 개구부들(155)을 매립하는 제2 매립막 패턴(도시되지 않음)을 형성할 수 있다.
상기 제3 불순물 영역은 개구부들(155)을 통해 예를 들어, 인, 비소와 같은 n형 불순물을 주입하여 형성될 수 있다. 일 실시예에 있어서, 상기 불순물 영역 상에 니켈 실리사이드 패턴 또는 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴(도시되지 않음)을 더 형성할 수도 있다. 예시적인 실시예들에 따르면, 상기 불순물 영역은 상기 제3 방향으로 연장하며 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공될 수 있다.
이후, 기판(100), 층간 절연막 패턴(106) 및 패드(150) 상에 개구부들(155)을 채우는 제2 매립막을 형성하고, 상기 제2 매립막 상부를 최상층의 층간 절연막 패턴(106h) 및 상기 몰드 보호막이 노출될 때까지 에치-백 공정 및/또는 CMP 공정 등을 통해 평탄화 함으로써 상기 제2 매립막 패턴을 형성할 수 있다. 상기 제2 매립막은 실리콘 산화물과 같은 절연물질을 사용하여 예를 들어, CVD 공정을 통해 형성될 수 있다.
도 9를 참조하면, 몰드 보호막 패턴(119) 상에 저지막(121)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 확장 영역에 중첩되는 몰드 보호막 패턴(119) 상에 저지막(121)을 형성할 수 있다. 또한, 상기 셀 영역의 일부 상에도 상기 저지막(121)이 형성될 수 있다.
예시적인 실시예들에 있어서, 저지막(121)은 포토레지스트막 혹은 하드마스크막일 수 있다.
도 10를 참조하면, 최상층의 층간 절연막 패턴(106h) 상에 인, 비소와 같은 n형 불순물을 주입하여 제1 불순물 영역(108)을 형성할 수 있다. 또한, 제1 불순물 영역(108)은 제1 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 불순물 영역(108)은 셀 영역(I) 상에 형성될 수 있다.
이후, 상기 확장 영역에 중첩되는 최상층의 층간 절연막 패턴(106g) 상에 형성된 저지막(121)은 애싱(ashing) 및/또는 스트립(strip) 공정에 의해 제거될 수 있다.
패드(150)는 이미 불순물이 도핑된 폴리실리콘을 사용하여 형성되므로, 제1 불순물 영역(108)을 형성하기 위한 이온 주입 공정을 통하여, 패드(150)는 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있다.
도 11을 참조하면, 층간 절연막 패턴들(106), 상기 제2 매립막 패턴들, 패드들(150) 및 몰드 보호막 패턴(119)을 덮는 상부 절연막(185)을 형성할 수 있다. 상부 절연막(185)은 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정 등을 통해 형성할 수 있다.
이후, 상부 절연막(185)을 관통하여 패드(150)와 접촉하는 비트 라인 콘택(190) 및 게이트 라인들(170)과 접촉하는 배선 라인 콘택들(192)을 형성할 수 있다. 비트 라인 콘택(190) 및 배선 라인 콘택들(192)은 예를 들면, 금속, 금속 질화물 또는 도핑된 폴리실리콘을 사용하여 CVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다. 비트 라인 콘택(190)은 채널(135) 또는 패드(150)의 배열 형태에 상응하는 어레이를 형성할 수 있다.
이어서, 비트 라인 콘택(190) 및 배선 라인 콘택들(192)과 각각 전기적으로 연결되는 비트 라인(195) 및 배선 라인들(197)을 상부 절연막(185) 상에 형성한다. 비트 라인(195) 및 배선 라인들(197)은 예를 들면, 금속, 금속 질화물 또는 도핑된 폴리실리콘 등을 사용하여 CVD 공정, ALD 공정 또는 스퍼터링 공정을 통해 도전막을 형성한 후 이를 패터닝하여 형성될 수 있다.
100: 기판 106: 층간 절연막 패턴
108: 제1 불순물 영역 110: 제2 불순물 영역
119: 몰드 보호막 패턴 130: 유전막 구조물 135: 채널
140: 제1 매립막 패턴 150: 패드
155: 개구부 170: 게이트 라인
190: 비트 라인 콘택 192: 배선 라인 콘택
195: 비트 라인 197: 배선 라인

Claims (10)

  1. 셀 영역 및 상기 셀 영역의 측부에 배치되는 확장 영역을 포함하는 기판;
    상기 기판 상면에 수직한 제1 방향으로 연장되는 채널들;
    상기 채널의 외측벽 상에 구비되며 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 서로 이격되도록 적층되는 게이트 라인들;
    상기 제1 방향을 따라 상기 게이트 라인들 사이에 형성된 복수의 층간 절연막 패턴들; 및
    상기 복수의 층간 절연막 패턴들 중 최상층의 층간 절연막 패턴 상부에 형성된 제1 불순물 영역을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 채널들 상에 각각 형성된 패드들을 더 포함하고, 상기 제1 불순물 영역 및 상기 패드들은 각각 제1 불순물 농도 및 제2 불순물 농도를 가지며 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높은 것을 특징으로 하는 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 제1 불순물 영역 및 상기 패드는 n형의 불순물을 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 게이트 라인들은 상기 기판 상면으로부터 순차적으로 적층되는 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함하며,
    상기 스트링 선택 라인(SSL)에 인접한 채널부분에 제2 불순물 영역이 형성된 것을 특징으로 하는 수직형 메모리 장치.
  5. 제4항에 있어서, 상기 제2 불순물 영역은 p형 불순물을 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 게이트 라인들은 상기 기판 상면으로부터 너비가 감소하는 계단 형상으로 배치되며,
    상기 셀 영역은 상기 기판 중 상기 최상층의 층간 절연막 패턴과 중첩되는 부분으로 정의되는 것을 특징으로 하는 수직형 메모리 장치
  7. 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하는 단계;
    상기 층간 절연막들 및 상기 희생막들의 측부를 식각하여 계단 형상의 몰드 구조물을 형성하는 단계;
    상기 기판 상에 몰드 구조물 측부를 커버하는 몰드 보호막을 형성하는 단계;
    상기 몰드 구조물을 관통하여 상기 기판과 접촉하는 채널들을 형성하는 단계;
    상기 채널들 사이의 상기 층간 절연막들 및 상기 희생막들을 부분적으로 식각하여 개구부를 형성하는 단계;
    상기 개구부에 의해 노출된 상기 희생막들을 제거하는 단계;
    상기 희생막들이 제거된 공간에 게이트 라인들을 형성하는 단계;
    상기 몰드 보호막 상에 상기 층간 절연막들 중 최상층의 층간 절연막을 노출시키는 저지막을 형성하는 단계; 및
    상기 저지막을 이온 주입 마스크로 사용하여 상기 최상층의 층간 절연막 상에 불순물을 주입하여 제1 불순물 영역을 형성하는 단계를 포함하는 수직형 메모리 장치 제조방법.
  8. 제7항에 있어서, 상기 저지막은 상기 최상층의 층간 절연막의 일부까지 커버하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  9. 제7항에 있어서, 상기 개구부를 채우는 매립막 패턴을 형성하는 단계를 더 포함하며,
    상기 저지막은 상기 몰드 보호막 및 상기 매립막 패턴 상에 형성되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 채널들 상에 각각 패드들을 형성하는 단계를 더 포함하고,
    상기 제1 불순물 영역 및 상기 패드는 각각 제1 불순물 농도 및 제2 불순물 농도를 가지며 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높은 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
KR1020140005393A 2014-01-16 2014-01-16 수직형 메모리 장치 및 그 제조 방법 KR102148819B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140005393A KR102148819B1 (ko) 2014-01-16 2014-01-16 수직형 메모리 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140005393A KR102148819B1 (ko) 2014-01-16 2014-01-16 수직형 메모리 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150085591A KR20150085591A (ko) 2015-07-24
KR102148819B1 true KR102148819B1 (ko) 2020-08-27

Family

ID=53875820

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140005393A KR102148819B1 (ko) 2014-01-16 2014-01-16 수직형 메모리 장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102148819B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102421728B1 (ko) * 2015-09-10 2022-07-18 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9419013B1 (en) 2015-10-08 2016-08-16 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
KR102424720B1 (ko) * 2015-10-22 2022-07-25 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102555572B1 (ko) * 2021-12-10 2023-07-13 서울시립대학교 산학협력단 3차원 적층 어레이 기반의 원 타임 프로그래머블 메모리와 그 제조 및 동작방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100133599A1 (en) 2008-12-03 2010-06-03 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
KR101487966B1 (ko) * 2008-11-25 2015-02-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR101865566B1 (ko) * 2011-09-08 2018-06-11 삼성전자주식회사 수직형 메모리 장치의 제조 방법
KR20130072516A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100133599A1 (en) 2008-12-03 2010-06-03 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same

Also Published As

Publication number Publication date
KR20150085591A (ko) 2015-07-24

Similar Documents

Publication Publication Date Title
US10854622B2 (en) Vertical memory devices and methods of manufacturing the same
US10559591B2 (en) Vertical memory devices and methods of manufacturing the same
US10593393B2 (en) Semiconductor memory device
KR102424720B1 (ko) 수직형 메모리 장치 및 이의 제조 방법
US10177164B2 (en) Semiconductor device
US9698231B2 (en) Semiconductor devices
JP5823238B2 (ja) 不揮発性メモリ装置及びその製造方法
KR102258369B1 (ko) 수직형 메모리 장치 및 이의 제조 방법
JP6228238B2 (ja) 増大したチャネル領域有効幅を有する不揮発性メモリセル及びその製造方法
US10559584B2 (en) Semiconductor device including a dielectric layer
KR20170086634A (ko) 동시에 형성되는 저전압 및 고전압 로직 디바이스들을 구비한 비휘발성 메모리 어레이
KR20150126524A (ko) 반도체 메모리 장치 및 그 제조 방법
KR20150061429A (ko) 수직형 메모리 장치 및 그 제조 방법
KR102302092B1 (ko) 수직형 메모리 장치 및 이의 제조 방법
US10546867B2 (en) Method for manufacturing semiconductor device and semiconductor device
US8637919B2 (en) Nonvolatile memory device
KR20150116175A (ko) 소스라인 저항 감소를 위한 비휘발성 메모리 장치
KR102148819B1 (ko) 수직형 메모리 장치 및 그 제조 방법
TWI654747B (zh) Semiconductor memory device
KR102337175B1 (ko) 수직형 메모리 장치 및 이의 제조 방법
JP2015531549A (ja) 単一のポリ層を有する浮遊ゲートメモリセルの半導体メモリアレイを形成する自己整列方法
KR20120122867A (ko) 비휘발성 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right