KR101487966B1 - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 소자가 제공된다. 3차원 반도체 메모리 소자는 반도체 기판 상에 수평방향으로 연장되며 교대로 적층되는 워드라인들 및 게이트 층간절연막들, 워드라인들과 대향하며 반도체 기판으로부터 수직하게 연장된 복수 개의 수직 채널층, 및 수직 채널층으로부터 연장되어 게이트 층간절연막들 중 최상부 게이트 층간절연막 상에 배치되는 채널 패드를 포함한다.
3차원 반도체 메모리 소자, 채널 패드

Description

3차원 반도체 메모리 장치{THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 메모리 셀들을 3차원적으로 형성하는 기술들이 연구되고 있다. 이러한 기술들에 따르면, 메모리 셀들이 3차원적으로 형성되기 때문에, 반도체기판의 면적을 효율적으로 활용할 수 있고, 그 결과 집적도는 종래의 2차원 메모리 반도체 장치에 비해 크게 증가될 수 있다. 또한, 이 기 술은 메모리 셀들을 2차원적으로 형성하는 단계를 반복하는 방법에 기초한 것이 아니라, 활성영역을 정의하기 위한 패터닝 공정을 이용하여 워드라인들을 형성하기 때문에, 비트당 제조 비용이 크게 절감될 수 있다.
본 발명의 목적은 전기적 특성이 향상된 3차원 반도체 메모리 장치 및 그 형성방법을 제공하는 것이다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 반도체 기판 상에, 수평방향으로 연장되며 교대로 적층되는 워드라인들 및 게이트 층간절연막들, 상기 워드라인들과 대향하며, 상기 반도체 기판으로부터 수직하게 연장된 복수 개의 수직 채널층, 및 상기 수직 채널층으로부터 연장되어, 상기 게이트 층간절연막들 중 최상부 게이트 층간절연막 상에 배치되는 채널 패드를 포함한다.
본 발명의 실시예에 따르면, 상기 수직 채널층과 상기 채널 패드는 동일한 물질을 포함할 수 있다.
상기 채널 패드는 상기 최상부 게이트 층간절연막 상의 반도체층, 및 상기 반도체층 상의 반도체-금속 화합물을 포함할 수 있다.
상기 채널 패드의 상부면은 상기 수직 채널층의 상부면의 면적보다 큰 면적을 가질 수 있다.
상기 수직 채널층은 상기 반도체 기판과 연결된 몸체부, 및 상기 몸체부와 연결되며 상기 채널 상부패드와 접촉하는 드레인 영역을 포함할 수 있다.
상기 드레인 영역은 상기 채널 상부패드와 동일한 도펀트를 포함할 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 상기 수직채널층에 인접하여 상기 반도체 기판 상에 배치된 절연 기둥을 더 포함하되, 상기 수직채널층은 상기 절연기둥과 상기 워드 라인들 사이에 배치될 수 있다.
상기 3차원 반도체 메모리 소자는 상기 워드라인들과 교차하는 방향으로 나란히 연장되며, 상기 채널 패드와 전기적으로 연결되는 비트라인들을 더 포함할 수 있다.
상기 3차원 반도체 메모리 소자는 상기 비트라인들과 상기 채널 패드 사이에 개재되는 비트라인 콘택들을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 비트라인 콘택들은 서로 이격되어 상기 채널 패드 상에 각각 배치될 수 있다.
본 발명의 실시예에 따르면, 수직채널층과 접촉하는 채널 패드에 의하여 배선 저항을 감소시킬 수 있다. 또한, 상기 채널 패드에 실리사이드막이 제공되어 오믹 콘택이 형성될 수 있다. 상기 채널 패드 상부면의 면적이 수직채널층 상부면의 면적보다 크므로, 비트라인 콘택의 오정렬을 방지할 수 있다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 제공되는 것이다.
본 발명의 실시예들에서 제 1, 제 2 등의 용어가 각각의 구성요소를 기술하기 위하여 설명되었지만, 각각의 구성요소는 이 같은 용어들에 의하여 한정되어서는 안 된다. 이러한 용어들은 단지 소정의 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다.
도면들에 있어서, 각각의 구성요소는 명확성을 기하기 위하여 과장되게 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
한편, 설명의 간략함을 위해 아래에서는 본 발명의 기술적 사상이 적용될 수 있는 몇가지 실시예들을 예시적으로 설명하고, 다양한 변형된 실시예들에 대한 설명은 생략한다. 하지만, 이 분야에 종사하는 통상의 지식을 가진 자는, 상술한 설명 및 예시될 실시예들에 기초하여, 본 발명의 기술적 사상을 다양한 경우들에 대하여 변형하여 적용할 수 있을 것이다.
도 1 내지 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 도면들이다.
도 1을 참조하면, 상기 반도체기판(100)에 웰 영역(105)이 배치된다. 상기 웰 영역(105)은 n+ 의 도전형을 가질 수 있다. 상기 반도체 기판(100) 상에 수평방 향으로 연장되어 워드 라인들(201, 202, 203, 204, 205, 206) 및 게이트 층간절연막들(211, 212, 213, 214, 215, 216)이 교대로 적층된다. 상기 워드 라인들(201~206)은 워드 라인 구조체(200)를 구성하며, 상기 게이트 층간절연막들(211~216)은 게이트 층간절연 구조체(210)를 구성한다. 상기 워드 라인들(201~206)은 폴리 실리콘, 금속막 등 도전성 물질을 포함할 수 있다. 상기 게이트 층간절연막들(211~216)은 절연성 물질, 예를 들면 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
상기 워드 라인들(201~206)과 대향하며, 상기 반도체 기판(100)으로부터 수직하게 연장되는 복수 개의 수직 채널층(305)이 배치된다. 상기 수직 채널층(305)은 상기 웰 영역(105)과 동일한 도전형을 가질 수 있다. 상기 수직 채널층(305)과 상기 워드 라인들(201~206) 사이에 게이트 절연막(230)이 배치된다. 상기 게이트 절연막(230)은 터널 절연막, 전하저장층, 및 블로킹 절연막을 포함할 수 있다. 상기 전하저장층은 전하를 트랩할 수 있는 실리콘 질화막 또는 고유전막을 포함할 수 있다.
상기 수직 채널층(305)은 3차원 반도체 메모리 소자의 채널(channel)로 사용되는 몸체부(332)와 상기 몸체부(332) 상에 연결되는 드레인 영역(335)을 포함할 수 있다. 상기 드레인 영역(335)은 상기 웰 영역(105)과 다른 도전형을 가질 수 있으며, 상기 몸체부(332)는 상기 웰 영역(105)과 동일한 도전형을 가질 수 있다. 상기 워드 라인들(211~216)은 인가되는 전압의 가장자리 전계(fringing field)에 의하여 반전 영역이 서로 중첩될 수 있도록 근접하여 배치될 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 하나의 상기 수직 채널층(305)을 공유하는 상기 워드 라인들(211~216)에 의하여 구성되는 복수 개의 메모리 셀들이 하나의 스트링(string)을 구성하는, 낸드(NAND) 플래시 메모리 소자일 수 있다. 이 경우에 있어서, 상기 워드 라인들(201~206) 중 최하부 워드 라인(201)은 접지 선택 라인(Ground Select Line)일 수 있으며, 최상부 워드 라인(206)은 스트링 선택 라인(String Select Line)일 수 있다.
상기 게이트 층간절연막들(211~216) 중 최상부 게이트 층간절연막(216) 상에 채널 패드(340)가 배치된다. 상기 채널 패드(340)의 상부면은 상기 드레인 영역(335) 또는 수직 채널층(305)의 상부면의 면적보다 큰 면적을 가질 수 있다. 상기 채널 패드(340)는 상기 수직 채널층(305)과 동일한 물질을 포함할 수 있다. 즉, 상기 채널 패드(340)는 반도체 물질을 포함할 수 있다. 본 발명의 실시예에 따르면, 상기 채널 패드(340)는 상기 최상부 게이트 층간절연막(216) 상의 반도체 패드(342) 및 상기 반도체 패드(342) 상의 반도체-금속 화합물층(344)을 포함할 수 있다. 상기 반도체-금속 화합물층(344)은 실리사이드(silicide)층일 수 있다. 상기 반도체 패드(342)는 상기 드레인 영역(335)와 동일한 도펀트를 포함할 수 있다.
상기 워드 라인들(201~206)은 상기 수직 채널층(305)에 인접한 제 1 측벽과 제 1 측벽에 대향된 제 2 측벽을 가진다. 상기 수직 채널층(305)의 인접한 제 1 측벽들 사이에 절연기둥(310)이 배치될 수 있다. 즉, 상기 수직 채널층(305)은 상기 절연기둥(310)과 상기 워드 라인들(201~206) 사이에 배치될 수 있다. 상기 워드 라인들(201~206)의 인접한 제 2 측벽들 사이에는 갭필 절연막(180)이 배치될 수 있 다. 3차원 반도체 메모리 소자는 상기 워드 라인들(201~206)의 수직한 방향을 따라 반복적으로 미러(mirror) 대칭 구조를 가질 수 있다. 즉, 상기 절연기둥(310)을 기준으로 인접한 수직 채널층들(305)과 워드 라인 구조체(200)는 미러 대칭 구조이며, 갭필 절연막(180)을 기준으로 인접한 워드 라인 구조체(200) 및 수직 채널층(300)들은 미러 대칭일 수 있다. 이웃한 절연기둥들(310) 사이 및 이웃한 채널 패드들(340) 사이에는 절연 분리 기둥(228)이 배치된다(도 12 및 13 참조).
상기 워드 라인들(201~206)과 교차하는 방향으로 나란히 연장되며, 상기 채널 패드(340)과 전기적으로 연결되는 비트라인들(270)이 배치된다. 상기 비트라인들(270)은 도전성 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 채널 패드(340)가 제공됨으로써, 상기 비트라인들(270)과 수직채널층(305) 사이의 저항이 감소될 수 있다. 또한, 상기 반도체-금속 화합물층(344)에 의하여, 비트라인들(270)과 수직 채널층(305)은 오믹 콘택을 이룰 수 있다.
도 2는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 도면이다. 도 2는 비트라인 콘택들에서의 차이를 제외하면 이 실시예는 앞서 일 실시예와 유사하다. 따라서, 설명의 간략함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 2에 도시된 것처럼, 도 1과 다르게, 비트라인들(270)과 상기 채널 패드(340) 사이에 비트라인 콘택들(280)이 배치된다. 상기 비트라인 콘택들(280)은 상기 채널 패드(340)에 각각 일대일로 대응하도록 배치될 수 있다. 상기 비트라인 콘택들(280)은 그 상부면의 면적이 넓은 채널 패드(340)에 접촉하므로, 배선 저항 이 감소할 수 있다. 또한, 상기 채널 패드(340) 상부면의 면적이 넓으므로, 상기 비트라인 콘택들(280)의 정렬 마진(align margin)이 확보될 수 있다.
도 3 내지 14를 참조하여, 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 형성방법을 설명한다.
도 3을 참조하면, 웰 영역(105)을 포함하는 반도체기판(100)이 준비된다. 상기 웰 영역(105)은 이온주입 공정을 진행하여 형성될 수 있다. 상기 웰 영역(105)은 n+의 도전형을 가질 수 있다. 반도체기판(100) 상에 희생막들(121, 122, 123, 124, 125, 126) 및 게이트 층간절연막들(211, 212, 213, 214, 215, 216)을 교대로 형성한다. 즉, 희생막 구조체(120)를 구성하는 상기 희생막들(121~126)은 게이트 층간절연막들(211~216)에 의해 서로 이격되면서 적층된다. 상기 희생막들(121~126) 사이에 개재되는 상기 게이트 층간절연막들(211~216)은 게이트 층간절연 구조체(210)를 구성한다.
상기 게이트 층간절연막(211~216)은 절연성 물질들 중의 적어도 한가지로 형성될 수 있다. 예를 들면, 상기 게이트 층간절연막(211~216)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있다. 상기 희생막들(121~126)은 상기 게이트층간절연막들(211~216)의 식각을 최소화하면서 선택적으로 제거될 수 있는 물질들로 형성될 수 있다.
후속 공정에서 형성될 하부 선택 라인이 상기 반도체기판(100) 또는 상기 웰 영역(105)의 전위를 유효하게 제어할 수 있도록, 상기 반도체기판(100) 상에는 상기 게이트 층간절연막(211)보다 상기 희생막(121)이 먼저 형성된다. 즉, 도시된 것처럼 가장 먼저 형성되는 희생막(121)은 가장 먼저 형성되는 게이트 층간절연막(211)보다 상기 반도체기판(100)에 인접하게 형성된다. 이때, 상기 희생막(121)과 상기 반도체기판(100) 사이에는 버퍼막(110)이 형성될 수 있다.
도 4 및 5를 참조하면, 상기 게이트 층간절연 구조체(210) 및 상기 희생막 구조체(120)를 패터닝하여 상기 웰 영역(105)의 상부면을 노출시키는 개구부들(220)을 형성한다. 이어서, 도 5에 도시된 것처럼, 상기 개구부(220)의 내측벽을 덮는 반도체막(300)을 형성한다. 상기 반도체막(300)은 상기 개구부들(220)을 가로지르는 방향으로 패터닝됨으로써, 메모리 셀 스트링을 구성하는 활성 영역(즉, 채널)으로 사용된다. 상기 반도체막(300)은 화학적 기상 증착 기술을 사용하여 상기 개구부(220)의 내측벽을 콘포말(conformal)하게 덮도록 형성될 수 있다. 상기 반도체막(300)이 형성된 상기 개구부(220)는 절연 기둥(310)으로 채워질 수 있다. 상기 절연 기둥(310)은 예를 들면, 실리콘 산화막 또는 실리콘 질화막로 채워질 수 있다.
상기 반도체막(300)은 그것이 접촉하는 상기 웰 영역(105)과 동일한 도전형을 갖도록 형성될 수 있다. 상기 반도체막(300)과 상기 웰 영역(105)은 전기적으로 연결될 수 있다. 또는, 상기 반도체막(300)은 에피택시얼 기술을 사용하여 형성됨으로써 상기 개구부들(220)을 채울 수 있다.
도 6을 참조하면, 상기 반도체막(300), 상기 게이트 층간절연 구조체(210) 및 상기 희생막 구조체(120)를 다시 패터닝하여, 상기 개구부들(220) 사이에 상기 반도체기판(100) 또는 상기 버퍼막(110)의 상부면을 노출시키는 예비 게이트 분리 영역(225)을 형성한다. 즉, 상기 예비 게이트 분리 영역(225)은 상기 인접하는 절연 기둥(310) 사이에 형성될 수 있다. 상기 예비 게이트 분리 영역(225)에 의하여 게이트 층간절연 구조체(210) 중 최상부 게이트 층간절연막(216) 상의 상기 반도체막(300)은 분리된다. 상기 예비 게이트 분리 영역(225)은 아래에서 형성될 워드라인들이 연장되는 방향으로 형성될 수 있다. 상기 예비 게이트 분리 영역(225)은 바람직하게는 상기 절연 기둥(310) 사이의 중앙에 형성될 수 있다. 그 결과, 상기 게이트 층간절연막(211~216) 및 상기 희생막들(121~126)의 측벽들이 상기 예비 게이트 분리 영역(225)에 의해 노출된다. 상기 버퍼막(110)은 식각 정지막으로 사용되어, 상기 반도체기판(100)이 과도하게 리세스되는 것을 방지할 수 있다.
도 7을 참조하면, 상기 예비 게이트 분리 영역(225)에 의해 노출된 상기 희생막들(121~126)을 제거한다. 그 결과, 상기 게이트 층간절연막들(211~216) 사이에는 상기 반도체막(300)의 측벽을 노출시키는 게이트 영역들(226)이 형성된다. 상기 희생막들(121~126)을 제거하는 동안, 상기 버퍼막(110)이 제거될 수 있다. 상기 반도체기판(100)의 상부면이 상기 예비 게이트 분리 영역(225) 및 상기 게이트 영역(226)의하여 노출될 수 있다.
상기 희생막들(121~126)을 제거하는 것은 상기 게이트 층간절연막들(211~216), 상기 반도체기판(100), 상기 반도체막(300) 및 상기 절연성 물질(310)에 비해 희생막들(121~126)에 대하여 식각 선택성을 갖는 식각 레서피를 사용하여 실시될 수 있다. 또한, 상기 희생막들(121~126)은 등방성 식각의 방법을 사용하여 제거될 수 있다.
도 8을 참조하면, 상기 게이트 영역들(226)이 형성된 결과물 상에 게이트 절연막(230)을 형성한다. 상기 게이트 절연막(230)은 블록킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 상기 터널 절연막은 적어도 상기 게이트 영역(226)을 통해 노출되는 상기 반도체막(300)의 측벽을 덮도록 형성되고, 상기 전하저장막 및 상기 블록킹 절연막은 상기 터널 절연막이 형성된 결과물을 콘포멀(conformal)하게 덮도록 형성될 수 있다.
구체적으로, 상기 반도체막(300)의 측벽이 상기 게이트 영역들(226)을 통해 노출되기 때문에, 상기 터널 절연막은 상기 반도체막(300)의 노출된 표면에 열산화 공정을 진행하여 형성될 수 있다. 이러한 열산화 공정에 의하여, 상기 반도체막(300)의 표면 손상은 상기 열산화 공정 동안 치유될 수 있다. 상기 전하 저장막 및 상기 블록킹 절연막은 우수한 단차 도포성(step coverage)을 제공하는 박막 형성 방법(예를 들면, 화학기상증착 또는 원자층 증착 기술들)을 사용하여 형성될 수 있다.
도 9를 참조하면, 상기 게이트 절연막(230)이 형성된 결과물 상에, 상기 예비 게이트 분리 영역(225) 및 상기 게이트 영역(226)을 채우는 게이트 도전막(200)을 형성한다. 상기 게이트 도전막(200)은 우수한 단차 도포성을 제공하는 박막 형성 기술들 중의 적어도 한가지를 사용하여 형성될 수 있다. 상기 게이트 도전막(200)은 다결정 실리콘막, 실리사이드막들 및 금속막들 중의 적어도 한가지로 형성될 수 있다.
도 10을 참조하면, 상기 게이트 도전막(200)을 패터닝하여, 전기적으로 분 리된 워드 라인들(201, 202, 203, 204, 205, 206)을 정의하는 게이트 분리 영역(226)을 형성한다. 상기 워드 라인들(201~206)은 워드 라인 구조체(200)를 구성한다. 상기 워드 라인들(201~206)은 상기 게이트 층간절연막들(211~216)에 의해 수직적으로 분리된다.
상기 게이트 분리 영역(226)을 형성하는 단계는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 게이트 도전막(200)을 이방성 식각하는 단계를 포함할 수 있다. 이 경우, 상기 워드 라인들(201~206)의 전기적 분리를 위해, 상기 포토레지스트 패턴은 상기 예비 게이트 분리 영역(225)보다 넓은 영역을 노출시키도록 형성될 수 있다.
도 11 및 12를 참조하면, 상기 게이트 분리 영역(226)을 채우는 갭필 절연막(gapfill insulating layer, 180)을 형성한 후, 도 12에 도시된 것처럼, 상기 반도체막들(300)을 패터닝하여, 상기 반도체막들(300)을 2차원적으로 분리하는 기둥 분리 영역들(227)을 형성한다. 상기 기둥 분리 영역들(227)이 형성됨으로써, 상기 게이트 층간절연막들(211~216) 중 최상부 게이트 층간절연막(216) 상의 상기 반도체막(300)이 패터닝된다. 상기 갭필 절연막(180)은 실리콘 산화막인 것이 바람직하지만, 이에 한정되는 것은 아니며, 다른 다양한 절연성 물질들 중의 적어도 한가지로 형성될 수도 있다. 상기 반도체막들(300)을 패터닝하는 단계는, 상기 개구부들(220) 또는 상기 게이트 분리 영역들(226)을 가로지른 방향에서, 상기 반도체막들(300)을 노출시키는 마스크 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체막들(300)을 이방성 식각하는 단계를 포함할 수 있다.
도 13을 참조하면, 상기 기둥 분리 영역들(227)내 및 상기 최상부 게이트 층간절연막(216) 상의 상기 반도체막(300) 사이에 절연 분리 기둥(228)이 형성된다. 상기 절연 분리 기둥(228)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 상기 반도체 막(300)에 이온 주입 공정을 진행하여 드레인 영역(335) 및 반도체 패드(342)가 형성된다. 상기 반도체막(300)에 상기 드레인 영역(335)을 형성함으로써, 3차원 메모리 소자의 채널로 사용되는 몸체부(332)와 드레인 영역(335)은 수직채널층(305)을 구성한다. 또한, 상기 반도체 패드(342)는 이후에 형성될 비트라인과의 저항을 감소시키는 역할을 할 수 있다. 상기 드레인 영역(335)은 상기 웰 영역(105)와 다른 도전형을 갖는 불순물들이 주입될 수 있다. 상기 반도체 패드(342) 상에 반도체-금속 화합물층(344)이 형성된다. 상기 반도체-금속 화합물층(344)은 실리사이드(silicide)일 수 있다. 즉, 상기 반도체-금속 화합물층(344)은 통상적인 실리사이드 공정에 의하여 형성될 수 있다. 상기 반도체 패드(342) 및 상기 반도체-금속 화합물층(344)은 채널 패드(340)을 구성한다.
상기 채널 패드(340) 상에 비트라인들(270)이 형성된다. 상기 비트라인들(270)에 의하여, 상기 기둥 분리 영역들(227)에 의해 분리된 상기 채널 패드(340)를 전기적으로 연결한다. 상기 비트라인들(270)과 상기 채널 패드(340)는 접촉면적이 넓으며, 오믹 콘택을 형성하므로 저항이 작을 수 있다.
도 14는 도 13과 다르게, 비트라인 콘택들이 형성된 3차원 반도체 메모리 소자를 설명하기 위한 도면이다.
도 14를 참조하면, 상기 비트라인들(270)과 상기 채널 패드(340) 사이에 비 트라인 콘택들(280)이 형성된다. 상기 비트라인 콘택들(280)은 상기 채널 패드(340)에 각각 일대일로 대응되도록 형성될 수 있다. 상기 비트라인 콘택들(280)이 형성되는 공정에서, 상기 반도체-금속 화합물층(344)는 식각정지막으로서 기능할 수 있다. 또는 상기 비트라인 콘택들(280)은 다른 변형된 형태, 예를 들면 인접하는 채널 패드(340)에 동시에 접촉하도록 형성될 수 있다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 15를 참조하면, 전자 시스템(400)은 제어기(410), 입출력 장치(420) 및 기억 장치(430)를 포함할 수 있다. 상기 제어기(410), 입출력 장치(420) 및 기억 장치(430)는 버스(450, bus)를 통하여 서로 커플링(coupling)될 수 있다. 상기 버스(450)는 데이터들 및/또는 동작 신호들이 이동하는 통로에 해당한다. 상기 제어기(410)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(420)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(430)는 데이터를 저장하는 장치이다. 상기 기억 장치(430)는 데이터 및/또는 상기 제어기(410)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(430)는 상술한 실시예에 개시된 3차원 반도체 메모리 소자를 포함할 수 있다. 상기 전자 시스템(400)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(440)를 더 포함할 수 있다. 상기 인터페이스(440)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(440)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(400)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(400)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(400)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 포함하는 메모리 카드를 나타내는 블럭도이다.
도 16을 참조하면, 메모리 카드(500)는 기억 장치(510) 및 메모리 제어기(520)를 포함한다. 상기 기억 장치(510)는 데이터를 저장할 수 있다. 상기 기억 장치(510)는 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 비휘발성 특성을 갖는 것이 바람직하다. 상기 기억 장치(510)는 상술한 실시예에 개시된 3차원 반도체 메모리 소자를 포함할 수 있다. 상기 메모리 제어기(520)는 호스트(host)의 판독/쓰기 요청에 응답하여 상기 기억 장치(510)에 저장된 데이터를 독출하거나, 상기 기억 장치(510)에 데이터를 저장할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 도면이다.
도 2는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 도면이다.
도 3 내지 14는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 포함하는 메모리 카드를 나타내는 블럭도이다.

Claims (11)

  1. 반도체 기판 상에, 수평방향으로 연장되며 교대로 적층되는 워드라인들 및 게이트 층간절연막들;
    상기 워드라인들과 대향하며, 상기 반도체 기판으로부터 위로 연장된 수직 채널층;
    상기 수직 채널층으로부터 연장되어, 상기 게이트 층간절연막들 중 최상부 게이트 층간절연막 상에 배치되는 채널 패드; 및
    상기 워드라인들과 교차하는 방향으로 연장되고, 상기 채널 패드와 전기적으로 연결되는 적어도 하나의 비트라인을 포함하고,
    상기 채널 패드와 상기 비트라인 사이의 연결 부분의 적어도 일부는 상기 워드라인들과 수직적으로 오버랩되는 3차원 반도체 메모리 소자.
  2. 청구항 1에 있어서,
    상기 수직 채널층과 상기 채널 패드는 동일한 물질을 포함하는 3차원 반도체 메모리 소자.
  3. 청구항 2에 있어서,
    상기 채널 패드는
    상기 최상부 게이트 층간절연막 상의 반도체층; 및
    상기 반도체층 상의 반도체-금속 화합물을 포함하는 3차원 반도체 메모리 소자.
  4. 청구항 1에 있어서,
    상기 채널 패드의 상부면은 상기 수직 채널층의 상부면의 면적보다 큰 면적을 가지는 3차원 반도체 메모리 소자.
  5. 청구항 1에 있어서,
    상기 수직 채널층은
    상기 반도체 기판과 연결된 몸체부; 및
    상기 몸체부와 연결되며, 상기 채널 상부패드와 접촉하는 드레인 영역을 포함하는 3차원 반도체 메모리 소자.
  6. 청구항 5에 있어서,
    상기 드레인 영역은 상기 채널 상부패드와 동일한 도펀트를 포함하는 3차원 반도체 메모리 소자.
  7. 청구항 1에 있어서,
    상기 수직채널층에 인접하여 상기 반도체 기판 상에 배치된 절연 기둥을 더 포함하되,
    상기 수직채널층은 상기 절연기둥과 상기 워드 라인들 사이에 배치되는 3차원 반도체 메모리 소자.
  8. 삭제
  9. 청구항 1에 있어서,
    상기 채널 패드와 상기 비트라인 사이의 연결 부분은 상기 비트라인들과 상기 채널 상부패드 사이에 개재되는 비트라인 콘택인 3차원 반도체 메모리 소자.
  10. 청구항 9에 있어서,
    상기 비트라인 콘택은 복수개가 제공되고, 상기 복수의 비트라인 콘택들은 서로 이격되어, 상기 채널 패드 상에 각각 배치되는 3차원 반도체 메모리 소자.
  11. 반도체 기판 상에, 수평방향으로 연장되며 교대로 적층되는 워드라인들 및 게이트 층간절연막들;
    상기 워드라인들과 대향하며, 상기 반도체 기판으로부터 위로 연장된 수직 채널층;
    상기 수직 채널층으로부터 연장되어, 상기 게이트 층간절연막들 중 최상부 게이트 층간절연막 상에 배치되는 채널 패드; 및
    터널 절연막, 전하 저장막, 및 블로킹 절연막을 포함하고 상기 워드라인들과 상기 수직 채널층 사이에 제공되는 정보 저장층을 포함하고,
    상기 정보 저장층의 적어도 일부는 상기 워드라인들과 상기 게이트 층간절연막들 사이로 연장되는 3차원 반도체 메모리 소자.
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