CN103594475B - 半导体器件及其制造方法 - Google Patents
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Abstract
公开了一种半导体器件及其制造方法，其中所述半导体器件包括：第一区域，第一区域包括堆叠的多个器件单元，所述多个器件单元的相邻器件单元由层间绝缘层隔开，并且每一个器件单元包括相应的栅极导体；以及第二区域，第二区域与第一区域邻接，所述层间绝缘层和所述栅极导体从第一区域延伸至第二区域，第二区域包括分别将栅极导体与导线相连接的导电通道，其中，所述第二区域还包括用于支撑所述层间绝缘层和所述栅极导体的支撑柱。该支撑柱在制造工艺中为悬空层提供了机械支撑，并且在最终的器件中还用于支撑栅极导体，从而提高了半导体器件的良率和可靠性。
Description
技术领域
本发明涉及半导体技术，更具体地，涉及三维结构的半导体器件及其制造方法。
背景技术
近年来，由于可以成倍地提高集成度、减小芯片占用面积以及降低成本，三维结构的半导体器件引起了广泛的关注。尤其是在存储器领域，半导体制造工艺的进步导致半导体器件的特征尺寸越来越小，结果，通过改进半导体制造工艺提高存储密度越来越困难。三维结构的存储器成为提高存储密度的关键。
可以将平面半导体器件堆叠成多个层面，在相邻的层面之间设置绝缘层和提供互连来实现简单的三维结构。这种三维存储器的存储密度可以与层面数目成比例地提高。或者，可以进一步将存储单元自身也从平面器件改变为垂直器件，这减小了每个存储单元的芯片占用面积，从而进一步提高存储器的存储密度。
NAND和NOR是目前市场上两种主要的非易失性闪存技术。闪存的写入操作只能在空或已擦除的单元内进行。NAND闪存执行擦除操作简单，而NOR闪存则要求在进行擦除前先要将目标块内所有的位都写为0。NAND结构可以实现更小的存储单元，从而达到更高的存储密度。已经公开了三维结构的NAND闪存和NOR闪存。
应当注意，在三维结构的存储器中，在存储单元阵列周边还设置有接触区域，用于提供垂直互连和引出字线等。接触区域的结构比存储单元阵列区域复杂，其中包括通道孔和层间电介质等。结果，接触区域可能引入附加的杂质、以及电和机械缺陷，导致存储单元阵列不能正常操作。
仍然期望进一步提高三维结构的半导体器件的可靠性。
发明内容
本发明的目的是提供一种高可靠性的三维半导体器件及其制造方法。
根据本发明的一方面，提供一种半导体器件，包括:第一区域，第一区域包括堆叠的多个器件单元，所述多个器件单元的相邻器件单元由层间绝缘层隔开，并且每一个器件单元包括相应的栅极导体；以及第二区域，第二区域与第一区域邻接，所述层间绝缘层和所述栅极导体从第一区域延伸至第二区域，第二区域包括分别将栅极导体与导线相连接的导电通道，其中，所述第二区域还包括用于支撑所述层间绝缘层和所述栅极导体的支撑柱。
优选地，所述多个器件单元包括公共的垂直沟道。
进一步优选地，所述多个器件单元还包括公共的芯部绝缘层，并且所述垂直沟道围绕所述芯部绝缘层。
优选地，所述支撑柱包括所述垂直沟道和所述芯部绝缘层。
优选地，所述支撑柱由非晶硅和多晶硅中的一种组成。
进一步优选地，所述半导体器件还包括半导体衬底，其中所述支撑柱由多晶硅组成，所述支撑柱的底部和半导体衬底属于同一晶畴。
优选地，所述支撑柱中相邻的支撑柱之间的距离小于层间绝缘层厚度的100倍。
优选地，当所述层间绝缘层130厚度小于50纳米时，所述支撑柱中相邻的支撑柱之间的距离小于或等于5微米。
优选地，所述半导体器件包括半导体衬底，并且所述支撑柱至少部分地嵌入所述半导体衬底中。
优选地，所述多个器件单元分成堆叠的多个层面，每个层面的多个器件单元按行和列排列，并且位于同一列的器件单元包括公共的栅极导体，而相邻列的器件单元的栅极导体之间由另一个绝缘层隔开。
优选地，在第二区域，所述多个器件单元的栅极导体呈台阶状，每个层面的栅极导体形成一级台阶。
优选地，所述半导体器件是NAND存储器，并且所述多个器件单元中的至少一些器件单元形成实际的存储单元串，所述多个器件单元中的至少另外一些器件单元形成假存储单元串，所述支撑柱是假存储单元串。
根据本发明的另一方面，提供一种制造半导体器件的方法，所述半导体器件包括第一区域和第二区域，第一区域包括堆叠的多个器件单元，第二区域包括用于外部接触的导电通道，所述方法包括：形成多个牺牲层和多个层间绝缘层交替堆叠的叠层；形成穿过所述叠层中的各个层的开口；在第一区域的开口内形成垂直沟道；在第二区域的开口内形成支撑柱；去除所述多个牺牲层，使得所述多个层间绝缘层悬空，并且由所述垂直沟道和所述支撑柱支撑，在相邻的层间绝缘层之间，暴露所述垂直沟道的一部分表面；在所述垂直沟道的所述一部分表面上形成中间电介质层；以及在相邻的层间绝缘层之间形成栅极导体，所述栅极导体与所述垂直沟道之间由所述中间电介质层隔开。
优选地，所述垂直沟道是所述第一区域的开口内的共形层，所述方法还包括：在所述第一区域的开口内的剩余空间内形成芯部绝缘层。
优选地，所述支撑柱与所述垂直沟道同时形成，并且具有相同的结构和材料。
优选地，所述支撑柱与所述垂直沟道独立地形成，并且具有相同或不同的结构和/或材料。
优选地，在形成所述栅极导体之后还包括：进行多次蚀刻，从而在第二区域中向下逐层暴露各个层面的栅极导体。
优选地，在所述多次蚀刻的每一次蚀刻中，完全遮挡上层的所有栅极导体，并且暴露紧邻下一层面的栅极导体的一部分。
根据本发明的制造半导体器件的方法，支撑柱在制造工艺中为悬空层提供了足够的机械支撑，从而提高了半导体器件的良率。根据本发明的半导体器件器件，支撑柱在最终的半导体器件中用于支撑栅极导体，从而提高了半导体器件的可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出了根据本发明的一个实施例的半导体器件的透视图和俯视图；
图2-11分别示出了根据本发明的一个实施例的制造半导体器件的方法的各个阶段的截面图，其中图2a-11a示出沿一个方向的垂直截面图，图2b-11b示出沿另一个方向的垂直截面图，图9c示出与图9b相同方向的一个变型的垂直截面图。
图12示出了根据本发明的另一个实施例的制造半导体器件的方法的一部分阶段的截面图，其中图12a示出沿一个方向的垂直截面图，图12b示出沿另一个方向的垂直截面图。
图13示出了根据本发明的一个实施例的半导体器件的接触区中的支撑柱布局的俯视图；以及
图14示出了根据本发明的另一个实施例的半导体器件的接触区中的支撑柱布局的俯视图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
本发明可以各种形式呈现，以下将描述其中一些示例。
参照图1a和1b描述根据本发明的一个实施例的半导体器件的示意性结构，其中，在图1a中示出了半导体器件的透视图，在图1b中示出了半导体器件的俯视图。在图1b中还示出了随后的垂直截面图的截取位置，其中图2a-12a是沿穿过一行器件单元的线A-A截取的垂直截面图，图2b-12b和9c是沿穿过一列器件单元的线B-B截取的垂直截面图。此外，图2b-12b和9c中的波浪线表示仅示出相应层的一部分。
如图1a和1b所示，半导体器件1000包括8个层面的器件单元，每个层面包括3行×3列个器件单元，总共72个器件单元。在一个实例中，半导体器件1000是NAND存储器，最顶部的器件单元是串选择晶体管，最底部的器件单元是接地选择晶体管，中间6个层面的器件单元是存储单元，总共54个存储单元。每一组垂直堆叠的6个存储单元形成一个存储单元串，总共9个存储单元串。相邻列的器件单元之间由层间绝缘层210隔开。半导体器件1000可以包括更多或更少的层面、行、列和器件单元。为了清楚起见，在图1a中将最左侧一列的器件单元的层间绝缘层130、栅极导体140，以及所有器件单元公共的中间电介质层160、层间绝缘层210分解示出。
具体地，半导体器件1000包括半导体衬底110。半导体衬底110例如是硅衬底。在一个实例中，在半导体衬底110中形成N型或P型的第一掺杂区120。在半导体器件1000是NAND存储器的情形下，第一掺杂区120作为接地选择晶体管的源区。
层间绝缘层130位于半导体衬底110上方，隔开不同的层面上的栅极导体140。在层间绝缘层130和栅极导体140中形成多个开口，分别容纳例如圆柱状的垂直沟道150。垂直沟道150例如是位于芯部绝缘层上的表面半导体层。在一个实例中，垂直沟道150的顶部区域掺杂形成与第一掺杂区120的导电类型相同的第二掺杂区121。中间电介质层160位于垂直沟道150和栅极导体140之间。在半导体器件1000是NAND存储器的情形下，第二掺杂区121作为串选择晶体管的漏区，中间电介质层160是包括隧穿介质层、电荷俘获层和阻挡层的叠层，用于存贮表示数据数值的电荷，中间电介质层160还作为串选择晶体管和接地选择晶体管的栅极电介质。虽然如图所示，中间电介质层160共形地覆盖层间绝缘层130的表面以及垂直沟道150的暴露表面上，然而，这并非必需的。在替代的实施例中，中间电介质层160可以局部地位于栅极导体140和垂直沟道150之间，例如未覆盖层间绝缘层130。
在单元阵列区域1000a（如图1b所示）中，第二掺杂区121经由导电通道（via）190与第一组导线170相连接。导电通道190例如形成在层间绝缘层210中的通道孔（via hole）内。在接触区域1000b（如图1b所示）中，垂直沟道150未与外部电路相连接，代替地，每一个层面的栅极导体140分别经由导电通道200与第二组导线180中的一个相连接。导电通道200例如形成在层间绝缘层210中的通道孔内。因此，接触区域1000b中的垂直沟道150和芯部绝缘层151仅仅作为支撑柱。应当注意，为清楚起见，在图1a和1b中仅出了与上部三个层面的器件单元的栅极导体140相连接的导线，而未示出下部五个层面的器件单元的栅极导体140相连接的导线。
在半导体器件1000是NAND存储器的情形下，第一组导线170作为存储器的位线BL，第二组导线180包括与最顶部的串选择晶体管的栅极导体140相连接的一条串选择线SSL、与最底部的接地晶体管的栅极导体140相连接的一条接地选择线GSL、以及与存储单元的栅极导体140分别相连接的6条字线WL。在单元阵列区域1000a中，栅极导体140、中间电介质层160和垂直沟道150一起形成了存储单元串及选择晶体管，而在接触区域1000b中，栅极导体140、中间电介质层160和垂直沟道150形成了假存储单元串及假选择晶体管，用作支撑柱。在替代的实施例中，可以采用独立的支撑柱代替接触区域1000b中的垂直沟道150和芯部绝缘层151。
参照图2-11描述根据本发明的一个实施例的制造半导体器件的方法的各个阶段。
如图2a和2b所示，在半导体衬底110上形成牺牲层111，然后形成层间绝缘层130，进一步重复形成牺牲层111和层间绝缘层130的步骤，从而形成牺牲层111和层间绝缘层130的叠层。牺牲层111可以由相对于半导体衬底110和层间绝缘层130选择性去除的材料组成。例如，半导体衬底110由Si组成，层间绝缘层130由SiO2组成，牺牲层111由SiGe组成，从而在后续的步骤中，可以采用合适的蚀刻剂，相对于半导体衬底110和层间绝缘层130选择性去除牺牲层111。
为了形成8个层面的器件单元，该叠层应该包含至少8个牺牲层111。形成牺牲层110和层间绝缘层130可以采用已知的沉积工艺，如电子束蒸发（EBM）、化学气相沉积（CVD）、原子层沉积（ALD）、溅射等。
进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行蚀刻，将牺牲层111和层间绝缘层130的叠层图案化以形成多个开口131。该蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的选择性的湿法蚀刻，从光致抗蚀剂掩模中的开口向下蚀刻穿过所有牺牲层111和层间绝缘层130，直到半导体衬底110表面停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模，如图3a和3b所示。
进一步地，通过上述已知的沉积工艺，在开口131的侧壁和底部形成垂直沟道150，并且进一步沉积芯部绝缘层151以完全填充开口，如图4a和4b所示。形成垂直沟道150可以包括采用上述已知的沉积工艺在开口131的侧壁和底部形成共形层，使得开口131的剩余空间形成用于容纳芯部绝缘层151的开口，或者替代地包括采用上述已知的沉积工艺完全填充开口131，然后进行蚀刻以形成用于容纳芯部绝缘层151的开口。例如，垂直沟道150由Si组成，芯部绝缘层151由SiO2组成。
进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后通过上述的蚀刻工艺，将牺牲层111和层间绝缘层130的叠层图案化以形成用于隔开最终形成的半导体器件1000的相邻列的器件单元的沟槽152。然后，经由沟槽152，进一步采用选择性的蚀刻工艺，相对于垂直沟道150、层间绝缘层152和半导体衬底110完全去除牺牲层111，以形成横向延伸至垂直沟道150的开口153。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。沟槽152和开口153一起暴露垂直沟道150和层间绝缘层130的一部分表面，如图5a和5b所示。
在上述的步骤中，在去除牺牲层111之后，层间绝缘层130相对于下方的层是悬空的。在单元阵列区域1000a，柱状的垂直沟道150及芯部绝缘层151一起为层间绝缘层130提供了机械支撑。与现有技术不同，在接触区域1000b中，柱状的垂直沟道150及芯部绝缘层151也一起为层间绝缘层130提供了机械支撑。
进一步地，通过各向同性的沉积工艺，经由沟槽152和开口153在垂直沟道150和层间绝缘层130的暴露表面上形成共形的中间电介质层160，如图6a和6b所示。同时，该中间电介质层160覆盖了半导体结构的顶部表面。尽管在图中将中间电介质层160示出为单层，实际上中间电介质层160可以是经过多次沉积形成的共形叠层。如上所述，在半导体器件1000是NAND存储器的情形下，中间电介质层160是包括隧穿介质层、电荷俘获层和阻挡层的叠层，用于存贮表示数据数值的电荷，中间电介质层160还作为串选择晶体管和接地选择晶体管的栅极电介质。
进一步地，通过各向同性的沉积工艺，经由沟槽152形成填充开口153的栅极导体140。形成栅极导体140可以包括采用上述已知的沉积工艺在开口153的侧壁和底部形成共形层，该共形层的厚度足以填充开口153，并且不足以填充沟槽152，或者替代地可以包括采用上述各向同性的沉积工艺完全填充开口153和沟槽152，然后采用各向异性的蚀刻工艺进行蚀刻以重新形成沟槽152，如图7a和7b所示。
进一步地，经由沟槽152进行离子注入，在半导体衬底110中形成N型（使用N型掺杂剂，例如P、As）或P型（使用P型掺杂剂，例如B）的第一掺杂区120。同时，掺杂剂还穿过中间电介质层160的顶部表面，在垂直沟道150的顶部区域形成与第一掺杂区120的导电类型相同的第二掺杂区121，如图8a和8b所示。在半导体器件1000是NAND存储器的情形下，第一掺杂区120作为接地选择晶体管的源区，第二掺杂区121作为串选择晶体管的漏区。
进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后在接触区域1000b中，进行蚀刻，例如选择性地去除层间绝缘层130中最顶部的一层未被光致抗蚀剂掩模遮挡的部分，以及中间电介质层160的相应部分，从而暴露下方的栅极导体140。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。然后，重复形成光致抗蚀剂掩模、选择性蚀刻和去除光致抗蚀剂掩模的步骤，在接触区域1000b中，向下逐层暴露每个层面的栅极导体140，如图9a和9b所示。在每次蚀刻时完全遮挡上层的所有栅极导体140，并且暴露紧邻下一层面的栅极导体140的一部分，最终所有层面的栅极导体140呈台阶状，每个层面的栅极导体140形成一级台阶。在该蚀刻步骤中，不仅暴露各层的栅极导体140，还蚀刻去除了垂直沟道150和芯部绝缘层151位于相应的栅极导体140上方的部分。
图9c示出与图9b相同方向的一个变型的垂直截面图，其中垂直沟道150和芯部绝缘层151位于相应的栅极导体140上方的部分未去除。与图9c所示的变型相比，图9b所示的实施例是优选的，因为去除垂直沟道150和绝缘层151的凸起部分有利于提高随后沉积的导体层和/或层间绝缘层的覆盖率。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成层间绝缘层210，并且进一步进行机械平面化（例如化学机械抛光），以获得平整的表面，如图10a和10b所示。层间绝缘层210填充沟槽152，并且隔开最终形成的半导体器件1000的相邻列的器件单元。在单元阵列区域1000a，层间绝缘层210覆盖中间电介质层160的顶部表面。在接触区域1000b中，层间绝缘层210覆盖台阶状的栅极导体140的暴露表面。
进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，通过上述的蚀刻工艺，在单元阵列区域1000a中，将层间绝缘层210和中间电介质层160图案化以形成到达第二掺杂区121的通道孔，在接触区域1000b中，将绝缘层201图案化以形成到达栅极导体140的通道孔。
然后，通过上述已知的沉积工艺形成导体层，该导体层至少填充通道孔。以层间绝缘层210作为停止层，进行机械平面化（例如化学机械抛光），去除导体层位于通道孔外部的部分，在单元阵列区域1000a中形成导电通道190，在接触区域1000b中形成导电通道200。
然后，通过上述已知的沉积工艺，在层间绝缘层210上再次形成导体层，将导体层图案化成第一组导线170和第二组导线180，如图11a和11b所示。第一组导线170位于单元阵列区域1000a中，与导电通道190接触。第二组导线180位于接触区域1000b中，与导电通道200接触。如前所述，在半导体器件1000是NAND存储器的情形下，第一组导线170作为存储器的位线BL，第二组导线180包括与最顶部的串选择晶体管的栅极导体140相连接的一条串选择线SSL、与最底部的接地晶体管的栅极导体140相连接的一条接地选择线GSL、以及与存储单元的栅极导体140分别相连接的6条字线WL。
参照图12描述根据本发明的另一个实施例的制造半导体器件的方法的一部分阶段。
在图2-3所示的步骤之后，代替图4所示的步骤，在单元阵列区域1000a的开口131中形成柱状的垂直沟道150和芯部绝缘层151，在接触区域1000b的开口131中形成附加的支撑柱154，如图12所示。该方法的随后步骤与图5-11所示的步骤相同。
在图4所示的步骤中，垂直沟道150和芯部绝缘层151作为支撑柱。与之不同，在图12所示的步骤中，形成了独立的支撑柱154，因此可以针对接触区域1000b所需的机械支撑需求，为支撑柱154选择合适的材料和布局。
在优选的实施例中，为提高支撑柱154和半导体衬底110之间的粘合，可以先沉积非晶硅填充开口131，然后进行退火把非晶硅转化为多晶硅。支撑柱154的下部区域将至少部分地以半导体衬底做为晶种外延生长，从而形成衬底晶体结构类似的晶畴。由于支撑柱154的下部区域与半导体衬底110属于同一晶畴，因此可以增强支撑柱154和半导体衬底110之间的粘合，从而实现更结实的支撑柱结构。
在另一个优选的实施例中，为提高支撑柱154和半导体衬底110之间的粘合，可以在蚀刻形成开口131时，使得该开口131的底部延伸到半导体衬底110中形成凹槽。随后形成的支撑柱154将部分地嵌入半导体衬底110中，从而可以进一步增加支撑柱的稳定性。
参照图13和14描述根据本发明的半导体器件的接触区中的支撑柱布局。为清楚起见，在图中未示出半导体器件1000的层间绝缘层130、栅极导体140、中间电介质层160、第一掺杂区120、导电通道190、第一组导线170、以及第二组导线180。
在单元阵列区域1000a中，垂直沟道150和芯部绝缘层151是垂直堆叠的多个器件单元的公共部分，为所述多个器件单元提供了沿着堆叠方向串联连接的沟道区，并且与第一组导线170相连接，在接触区域1000b中，在接触区域1000b中，垂直沟道150和芯部绝缘层151仅仅作为支撑柱，而没有与外部电路电连接。在半导体器件1000是NAND存储器的情形下，在单元阵列区域1000a中，栅极导体140、中间电介质层160和垂直沟道150一起形成了存储单元串及选择晶体管，而在接触区域1000b中，栅极导体140、中间电介质层160和垂直沟道150形成了假存储单元串及假选择晶体管。如前所述，在替代的实施例中，可以采用独立的支撑柱代替接触区域1000b中的垂直沟道150和芯部绝缘层151。
此外，在单元阵列区域1000a中，器件单元按行和列排列，相邻列的器件单元由沟槽152隔开。在接触区域1000b中，不仅包括垂直沟道150和芯部绝缘层151构成的支撑柱，而且包括从栅极导体向上延伸以便与第二组导线180电连接的导电通道200。为了最小化器件单元的芯片占用面积，列宽度W通常小于200纳米。因此，在优选的实施例中，在接触区域1000b中，导电通道200与垂直沟道150和芯部绝缘层151排成一列，这样有助于减小列宽度，从而实现减小芯片占用面积，增加器件密度，相邻的支撑柱（即接触区域1000b中的垂直沟道150和芯部绝缘层151）之间的距离由d表示，如图13和14所示。
在图13所示的布局中，相邻的支撑柱之间设置一个导电通道200。在图14所示的布局中，相邻的支撑柱之间设置4个导电通道200。显然，在相邻的支撑柱之间可以设置1个以上的任意数量的导电通道200。
支撑柱的布局应当为半导体器件1000的制造工艺中出现的悬空层（例如，层间绝缘层130）提供足够的机械支撑，并且在最终的器件中还用于支撑栅极导体140。
优选地，相邻的支撑柱之间的导电通道200的数量小于或等于10个。
优选地，根据悬空层的厚度改变支撑柱的距离。在悬空层为层间绝缘层130的情形下，如果层间绝缘层130的厚度减小，则该层的机械强度变差，因此需要减小支撑柱之间的距离。
进一步优选地，支撑柱之间的距离要小于层间绝缘层130厚度的100倍。当层间绝缘层130厚度小于50纳米时，优选地，相邻的支撑柱之间的距离d小于或者等于5微米。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (19)
1.一种半导体器件，包括:
单元阵列区域，单元阵列区域包括堆叠的多个器件单元，所述多个器件单元的相邻器件单元由层间绝缘层隔开，并且每一个器件单元包括相应的栅极导体；以及
接触区域，接触区域与单元阵列区域邻接，所述层间绝缘层和所述栅极导体从单元阵列区域延伸至接触区域，接触区域包括分别将栅极导体与导线相连接的导电通道，
其中，所述多个器件单元的栅极导体呈台阶状，每个层面的栅极导体形成一级台阶，
所述接触区域还包括用于支撑所述层间绝缘层和所述栅极导体的支撑柱。
2.根据权利要求1所述的半导体器件，其中所述多个器件单元包括公共的垂直沟道。
3.根据权利要求2所述的半导体器件，其中所述多个器件单元还包括公共的芯部绝缘层，并且所述垂直沟道围绕所述芯部绝缘层。
4.根据权利要求3所述的半导体器件，其中所述支撑柱包括所述垂直沟道和所述芯部绝缘层。
5.根据权利要求1所述的半导体器件，其中所述支撑柱由非晶硅和多晶硅中的一种组成。
6.根据权利要求5所述的半导体器件，还包括半导体衬底，其中所述支撑柱由多晶硅组成，所述支撑柱的底部和半导体衬底属于同一晶畴。
7.根据权利要求1所述的半导体器件，其中所述支撑柱中相邻的支撑柱之间的距离小于层间绝缘层厚度的100倍。
8.根据权利要求7所述的半导体器件，其中当所述层间绝缘层130厚度小于50纳米时，所述支撑柱中相邻的支撑柱之间的距离小于或等于5微米。
9.根据权利要求1所述的半导体器件，其中所述半导体器件包括半导体衬底，并且所述支撑柱至少部分地嵌入所述半导体衬底中。
10.根据前述权利要求中任一项所述的半导体器件，其中所述多个器件单元分成堆叠的多个层面，每个层面的多个器件单元按行和列排列，并且位于同一列的器件单元包括公共的栅极导体，而相邻列的器件单元的栅极导体之间由另一个绝缘层隔开。
11.根据权利要求2所述的半导体器件，其中所述半导体器件是NAND存储器，并且所述多个器件单元中的至少一些器件单元形成实际的存储单元串，所述多个器件单元中的至少另外一些器件单元形成假存储单元串，所述支撑柱是假存储单元串。
12.一种制造半导体器件的方法，所述半导体器件包括单元阵列区域和接触区域，单元阵列区域包括堆叠的多个器件单元，接触区域包括用于外部接触的导电通道，所述方法包括：
形成多个牺牲层和多个层间绝缘层交替堆叠的叠层；
形成穿过所述叠层中的各个层的开口；
在单元阵列区域的开口内形成垂直沟道；
在接触区域的开口内形成支撑柱；
去除所述多个牺牲层，使得所述多个层间绝缘层悬空，并且由所述垂直沟道和所述支撑柱支撑，在相邻的层间绝缘层之间，暴露所述垂直沟道的一部分表面；
在所述垂直沟道的所述一部分表面上形成中间电介质层；以及
在相邻的层间绝缘层之间形成栅极导体，所述栅极导体与所述垂直沟道之间由所述中间电介质层隔开。
13.根据权利要求12所述的方法，其中所述垂直沟道是所述单元阵列区域的开口内的共形层，所述方法还包括：
在所述单元阵列区域的开口内的剩余空间内形成芯部绝缘层。
14.根据权利要求12所述的方法，其中所述支撑柱与所述垂直沟道同时形成，从而具有相同的结构和材料。
15.根据权利要求12所述的方法，其中所述支撑柱与所述垂直沟道独立地形成，并且具有相同和/或不同的结构和/或材料。
16.根据权利要求15所述的方法，其中所述支撑柱由非晶硅和多晶硅中的一种组成。
17.根据权利要求12所述的方法，其中在形成所述栅极导体之后还包括：
进行多次蚀刻，从而在接触区域中向下逐层暴露各个层面的栅极导体。
18.根据权利要求17所述的方法，其中在所述多次蚀刻的每一次蚀刻中，完全遮挡上层的所有栅极导体，并且暴露紧邻下一层面的栅极导体的一部分。
19.根据权利要求12所述的方法，其中所述叠层形成在半导体衬底上，并且所述开口延伸进入所述半导体衬底。
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