CN110246843B - 一种3d nand存储器件 - Google Patents

一种3d nand存储器件 Download PDF

Info

Publication number
CN110246843B
CN110246843B CN201910570404.7A CN201910570404A CN110246843B CN 110246843 B CN110246843 B CN 110246843B CN 201910570404 A CN201910570404 A CN 201910570404A CN 110246843 B CN110246843 B CN 110246843B
Authority
CN
China
Prior art keywords
holes
dummy channel
region
hole
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910570404.7A
Other languages
English (en)
Other versions
CN110246843A (zh
Inventor
张慧
耿静静
王香凝
刘新鑫
吴佳佳
王攀
肖梦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201910570404.7A priority Critical patent/CN110246843B/zh
Publication of CN110246843A publication Critical patent/CN110246843A/zh
Application granted granted Critical
Publication of CN110246843B publication Critical patent/CN110246843B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种3D NAND存储器件，在台阶结构中形成有伪沟道孔，且在台阶结构的每个台阶面所在区域中，都分布有多个伪沟道孔，这些伪沟道孔为堆叠层提供支撑，提高对堆叠层的支撑能力，同时，有助于伪沟道孔的打开，避免伪沟道孔底部出现刻蚀不足的缺陷，提高器件的性能。

Description

一种3D NAND存储器件
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND存储器件。
背景技术
NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。
平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。在3D NAND存储器件结构中，采用垂直堆叠多层栅极的方式，堆叠层中形成有沟道孔，沟道孔内用于形成存储单元串，堆叠层中的导电层作为每一层存储单元的栅线，从而，实现堆叠式的3D NAND存储器件。在该结构中，沟道孔形成于堆叠层中，用于形成存储单元串，同时要为堆叠层提供足够的支撑，沟道孔的设计对3DNAND存储器件的实现至关重要。
发明内容
有鉴于此，本发明的目的在于提供一种3D NAND存储器件，提高堆叠层的支撑能力。
为实现上述目的，本发明有如下技术方案：
一种3D NAND存储器件，包括：
位于衬底上的堆叠层，所述堆叠层包括交替堆叠的栅极层和绝缘层，所述堆叠层具有核心存储区以及台阶区；
形成于所述核心存储区的沟道孔；
形成于所述台阶区的台阶结构；
形成于所述台阶结构的每个台阶面的所在区域中的多个伪沟道孔。
可选地，所述伪沟道孔为圆孔，台阶结构每个台阶面的所在区域中，所述伪沟道孔呈圆周分布且为均匀分布。
可选地，台阶结构每个台阶面的所在区域中，所述伪沟道孔呈正多边形分布。
可选地，所述伪沟道孔为圆孔，所述伪沟道孔设置于所述正多边形的各顶点所在区域。
可选地，所述伪沟道孔包括椭圆孔和/或圆孔，所述伪沟道孔设置于所述正多边形的边所在区域。
可选地，所述沟道孔的孔径小于所述伪沟道孔的孔径。
可选地，还包括形成于所述台阶结构的栅极层上的接触塞，所述台阶结构的每个台阶面的所在区域中，以所述接触塞为中心，所述多个沟道孔包围所述接触塞。
可选地，所述伪沟道孔与台阶面的中心的距离基本等于台阶面尺寸的一半，所述台阶面尺寸为沿所述台阶结构延伸方向台阶面的长度。
可选地，所述伪沟道孔的尺寸为100～200nm，在每个台阶面上，所述伪沟道孔的面积为所述台阶面面积的20-30％。
本发明实施例提供的3D NAND存储器件，在台阶结构中形成有伪沟道孔，且在台阶结构的每个台阶面所在区域中，都分布有多个伪沟道孔，这些伪沟道孔为堆叠层提供支撑，提高对堆叠层的支撑能力，同时，有助于伪沟道孔的打开，避免伪沟道孔底部出现刻蚀不足的缺陷，提高器件的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了根据本发明一实施例3D NAND存储器件的俯视示意图；
图2示出了根据本发明另一实施例3D NAND存储器件的俯视示意图；
图3示出了根据本发明又一实施例3D NAND存储器件的俯视示意图；
图4示出了根据本发明实施例的存储器件的剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，在3D NAND存储器件的设计中，沟道孔形成于堆叠层中，用于形成存储单元串，同时要为堆叠层提供足够的支撑，沟道孔的设计对3D NAND存储器件的实现至关重要。
为此，本申请提供了3D NAND存储器件，在台阶结构中形成有伪沟道孔，且在台阶结构的每个台阶面所在区域中，都分布有多个伪沟道孔，这些伪沟道孔为堆叠层提供支撑，提高对堆叠层的支撑能力，同时，有助于伪沟道孔的打开，避免伪沟道孔底部出现刻蚀不足的缺陷，提高器件的性能。
为了更好地理解本申请技术方案和技术效果，以下将结合附图对具体的实施例进行详细的说明，其中，图1-3为局部的俯视图，图4为局部的剖面示意图。
参考图1-4所示，该3D存储器件包括：
位于衬底100上的堆叠层110，所述堆叠层110包括交替堆叠的栅极层102和绝缘层104，所述堆叠层110具有核心存储区1101以及台阶区1102；
形成于所述核心存储区1101的沟道孔130；
形成于所述台阶区1102的台阶结构112；
形成于所述台阶结构112的每个台阶面115的所在区域中的多个伪沟道孔。
在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其它外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底100为体硅衬底。
阵列存储区的衬底100中可以已经形成有阱区(图未示出)，可以通过P型或N型重掺杂来形成，在本实施例中，该阱区为P型重掺杂阱区(HVPW)，在P型重掺杂阱区外围还形成有相反掺杂的外围阱区，N型重掺杂阱区(HVNW)，该外围阱区形成在阵列存储区之外的区域。
堆叠层110由单个堆叠(Single deck)来形成，也可以由多个子堆叠(Multipledeck)依次层叠形成，堆叠层110由交替堆叠的栅极层102和绝缘层104构成，堆叠层中栅极层的层数越多，形成的存储单元串中包括的存储单元就越多，器件的集成度越高。堆叠层中的栅极层可以包括存储单元的栅极层以及选择栅的栅极层，选择栅可以包括源极选择栅(Source Selection Gate，SSG)和/或漏极选择栅(Drain Selection Gate,DSG)，其中，存储单元栅极层的层数例如可以为16层，32层，48层，64层，72层，96层，128层等。本实施例中，栅极层102的材料可以为金属钨，绝缘层104为栅间介质层，材料例如可以为二氧化硅。
堆叠层110的中部区域可以为核心存储区1101，边缘区域可以为台阶区1102。其中，核心存储区1101用于形成阵列排布的沟道孔130，沟道孔130中形成有存储单元串，这些存储单元串为垂直于衬底方向上形成的多个互连的存储单元，存储单元串在衬底平面内的列方向和行方向上阵列排布，行方向可以为字线方向，列方向可以为位线方向。
台阶区1102用于形成栅极层102上的接触塞150，以将栅极层的电引出，在具体的应用中，可以在交替沉积形成堆叠层之后，在台阶区形成台阶结构。台阶结构可以为沿衬底所在平面内一个方向依次递增的单台阶结构，可以通过交替的光刻胶的修剪(Trim)及堆叠层刻蚀工艺在台阶区来形成；台阶结构还可以为分区台阶(Staircase Divide Scheme，SDS)，分区台阶在沿衬底所在平面内两个正交的方向上都形成有台阶，分区台阶可以具有不同的分区，例如3分区、4分区或者更多分区等，例如可以采用不同的分区板，通过在两个正交方向上光刻胶的多次修剪，每一次修剪后紧跟一次堆叠层的刻蚀，从而形成分区台阶。
堆叠层110可以被分成多个存储区，本申请实施例中，堆叠层110可以被沿字线方向的栅线缝隙120分割为多个区域，每个区域具有基本相同的排布和结构。在后栅工艺中，栅线缝隙120用于将堆叠层中的牺牲层替换为栅极层，同时，该栅线缝隙120中还将用于形成衬底中的阵列共源掺杂区的接触，作为共源接触。
沟道孔130和伪沟道孔140都为贯穿堆叠层110的通孔，沟道孔130设置于核心存储区1101的堆叠层中，沟道孔130包括贯穿堆叠层110的通孔，以及通孔依次形成的存储功能层和沟道层，沟道层之间还形成有绝缘材料的填充层，存储功能层实现存储功能，可以包括依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层，在具体的实施例中，阻挡层、电荷存储层以及隧穿(Tunneling)层具体可以为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层，沟道层可以为多晶硅层，填充层可以为氧化硅层。
在本实施例中，沟道孔130还包括通孔底部的外延结构132，该外延结构132通过在衬底上外延生长半导体材料形成，作为存储单元串的下选通管器件的沟道，堆叠层中的底层栅极层将作为下选通管器件的栅极。沟道孔130之上还形成有导电层，该导电层可以用于形成存储单元串的上选通管器件，导电层上还将形成接触塞150以及互联结构，以进一步形成位线。
台阶结构112上还可以覆盖有台阶覆盖层116，该台阶覆盖层116基本与核心存储区1101上表面齐平，该台阶覆盖层116为介质材料，可以为多层结构，可以包括台阶结构112上具有更好台阶覆盖性的氧化硅层，以及具有更快填充速率的TEOS氧化硅。
伪沟道孔140设置于台阶区1102的堆叠层中，伪沟道孔140贯穿台阶区的堆叠层以及台阶覆盖层116，伪沟道孔140并不实际用作存储单元，仅仅是起到支撑堆叠层的作用，伪沟道孔140可以与沟道孔130一并形成，可以与沟道孔130具有相同的结构，伪沟道孔140可以比沟道孔具有更大的尺寸，同上述沟道孔130的结构，伪沟道孔140可以包括贯穿堆叠层110以及台阶覆盖层116的通孔，以及通孔依次形成的存储功能层和沟道层，沟道层之间还形成有绝缘材料的填充层。
在本申请实施例中，在台阶结构112的每个台阶面所在区域上都贯穿有多个伪沟道孔140，伪沟道孔140与台阶面的中心的距离基本等于台阶面115尺寸的一半，台阶面115尺寸为沿台阶结构112延伸方向台阶面的长度。这样，使得这些伪沟道孔140中的一些位于两个台阶面的相接的位置处，使得伪沟道孔140的部分位于一台阶面所在区域，而另一部分位于相邻台阶面所在区域。由于各台阶面都设置有多个伪沟道孔，通过这些伪沟道孔为堆叠层提供支撑，提高对堆叠层的支撑能力，同时，有助于伪沟道孔的打开，避免伪沟道孔底部出现刻蚀不足的缺陷，提高器件的性能。
在本申请实施例中，伪沟道孔140可以包括圆孔和/或椭圆孔等，在本申请一些实施例中，参考图1所示，伪沟道孔140可以为圆孔，每个台阶面所在区域上的多个伪沟道孔140可以呈正多边形分布，正多边形形分布可以是由这些伪沟道孔140环绕为正多边形，在一些应用中，如图1所示，伪沟道孔140设置于正多边形的各顶点所在区域，从而形成正多边形的分布。这样，可以有效利用台阶区域的面积，更为有效地均匀排布伪沟道孔，有助于伪沟道孔工艺的进行，避免伪沟道孔底部出现刻蚀不足的缺陷，提高器件的性能。在这些实施例中，所述伪沟道孔的尺寸可以为100～200nm，在所述台阶面上的面积可以为所述台阶面面积的20-30％，在这样的设置下，保证伪沟道孔合适的尺寸，同时，适当增加伪沟道孔密度，可以使得伪沟道孔形成工艺时更容易被打开。在一个示例中，伪沟道孔的尺寸可以为180nm，伪沟道孔的数量为8个，均匀排布在以接触塞150为中心的正八边形的各顶点所在区域上，该示例中，伪沟道孔的密度为0.24，可以大大改善伪沟道孔的形成工艺，解决伪沟道孔底部未被完全刻蚀的缺陷。
在另一些实施例中，参考图2所示，伪沟道孔140可以为圆孔，每个台阶面所在区域上的多个伪沟道孔140可以呈圆周分布且为均匀分布，圆周分布是指伪沟道孔140设置于圆周所在位置上，在一些实施例中，该圆周的圆心处可以为该台阶面上的接触塞150，这样，在每一个台阶面所在区域，接触塞150都被伪沟道孔140包围。这样，可以有效利用台阶区域的面积，更为有效地均匀排布伪沟道孔，有助于伪沟道孔工艺的进行，避免伪沟道孔底部出现刻蚀不足的缺陷，提高器件的性能。在这些实施例中，所述伪沟道孔的尺寸可以为100～200nm，在所述台阶面上的面积可以为所述台阶面面积的20-30％，在这样的设置下，保证伪沟道孔合适的尺寸，同时，适当增加伪沟道孔密度，可以使得伪沟道孔形成工艺时更容易被打开。在一个示例中，伪沟道孔的尺寸可以为180nm，伪沟道孔的数量为8个，均匀排布在以接触塞150为圆心的圆周上，该示例中，伪沟道孔的密度为0.28，可以大大改善伪沟道孔的形成工艺，解决伪沟道孔底部未被完全刻蚀的缺陷。
在又一些实施例中，参考图3所示，伪沟道孔140可以包括圆孔和椭圆孔，每个台阶面所在区域上的多个伪沟道孔140可以呈正多边形分布，正多边形形分布可以是由这些伪沟道孔140环绕为正多边形，在一些应用中，伪沟道孔设置于正多边形的边所在区域，从而形成正多边形的分布。这样，可以有效利用台阶区域的面积，更为有效地均匀排布伪沟道孔，有助于伪沟道孔工艺的进行，避免伪沟道孔底部出现刻蚀不足的缺陷，提高器件的性能。在这些实施例中，所述伪沟道孔的圆孔尺寸可以为100～200nm，椭圆孔的尺寸可以为100～200nm，在所述台阶面上的面积可以为所述台阶面面积的20-30％，在这样的设置下，保证伪沟道孔合适的尺寸，同时，适当增加伪沟道孔密度，可以使得伪沟道孔形成工艺时更容易被打开。在一个示例中，伪沟道孔的数量为6个，其中4个圆孔分别设置于于方形的两条对边上，两个椭圆孔分别设置于方形的另两条对边上，伪沟道孔的尺寸可以为180nm，椭圆孔的尺寸可以为180nm，该示例中，伪沟道孔的密度为0.28，可以大大改善伪沟道孔的形成工艺，解决伪沟道孔底部未被完全刻蚀的缺陷。
需要说明的是，本申请实施例中，伪沟道孔的尺寸为伪沟道孔的孔径，当伪沟道孔为圆孔时，为圆孔的直径，当伪沟道孔为椭圆孔时，则为椭圆孔非焦点所在的轴上的孔径，在一个示例中，参考图3所示，椭圆孔的孔径为沿台阶结构延伸方向，也就是字线方向，椭圆孔的孔径。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (6)

1.一种3D NAND存储器件，其特征在于，包括：
位于衬底上的堆叠层，所述堆叠层包括交替堆叠的栅极层和绝缘层，所述堆叠层具有核心存储区以及台阶区；
形成于所述核心存储区的沟道孔；
形成于所述台阶区的台阶结构；
形成于所述台阶结构的每个台阶面的所在区域中的多个伪沟道孔，所述伪沟道孔包括椭圆孔和圆孔，所述台阶结构每个台阶面的所在区域中，所述伪沟道孔呈正多边形分布；
所述椭圆孔位于相邻两个台阶面的交界处，且所述椭圆孔沿所述台阶结构的延伸方向的尺寸小于沿垂直于所述延伸方向的方向上的尺寸，所述圆孔位于所述正多边形的两条对边上，所述椭圆孔位于所述正多边形的另两条对边上；
所述伪沟道孔的面积为所述台阶面面积的20～30％，所述圆孔和所述椭圆孔的尺寸相同且为100～200nm，所述椭圆孔的尺寸为所述椭圆孔非焦点所在轴上的孔径。
2.根据权利要求1所述的存储器件，其特征在于，所述伪沟道孔为圆孔，台阶结构每个台阶面的所在区域中，所述伪沟道孔呈圆周分布且为均匀分布。
3.根据权利要求1所述的存储器件，其特征在于，所述伪沟道孔为圆孔，所述伪沟道孔设置于所述正多边形的各顶点所在区域。
4.根据权利要求1所述的存储器件，其特征在于，所述沟道孔的孔径小于所述伪沟道孔的孔径。
5.根据权利要求1-4中任一项所述的存储器件，其特征在于，还包括形成于所述台阶结构的栅极层上的接触塞，所述台阶结构的每个台阶面的所在区域中，以所述接触塞为中心，所述多个伪沟道孔包围所述接触塞。
6.根据权利要求1-4中任一项所述的存储器件，其特征在于，所述伪沟道孔与台阶面的中心的距离基本等于台阶面尺寸的一半，所述台阶面尺寸为沿所述台阶结构延伸方向台阶面的长度。
CN201910570404.7A 2019-06-27 2019-06-27 一种3d nand存储器件 Active CN110246843B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910570404.7A CN110246843B (zh) 2019-06-27 2019-06-27 一种3d nand存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910570404.7A CN110246843B (zh) 2019-06-27 2019-06-27 一种3d nand存储器件

Publications (2)

Publication Number Publication Date
CN110246843A CN110246843A (zh) 2019-09-17
CN110246843B true CN110246843B (zh) 2020-10-27

Family

ID=67890023

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910570404.7A Active CN110246843B (zh) 2019-06-27 2019-06-27 一种3d nand存储器件

Country Status (1)

Country Link
CN (1) CN110246843B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110622311A (zh) * 2019-08-14 2019-12-27 长江存储科技有限责任公司 垂直存储器设备
CN111403401B (zh) * 2020-03-02 2021-05-07 长江存储科技有限责任公司 存储结构及其制备方法
CN111540747B (zh) * 2020-04-27 2021-07-16 长江存储科技有限责任公司 3d存储器件的制造方法
CN111952313A (zh) * 2020-08-25 2020-11-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN111968987B (zh) * 2020-08-28 2023-10-27 长江存储科技有限责任公司 三维存储器及其制造方法
CN112331667B (zh) * 2020-11-10 2021-09-28 长江存储科技有限责任公司 三维存储器及其制造方法
CN112670295A (zh) * 2020-12-23 2021-04-16 长江存储科技有限责任公司 三维存储器的制造方法及三维存储器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594475A (zh) * 2013-11-18 2014-02-19 唐棕 半导体器件及其制造方法
WO2016043990A1 (en) * 2014-09-19 2016-03-24 Sandisk Technologies Inc. Three dimensional memory device having well contact pillar and method of making thereof
CN107492554A (zh) * 2016-06-09 2017-12-19 三星电子株式会社 半导体器件及其制造方法
CN108735760A (zh) * 2017-04-25 2018-11-02 三星电子株式会社 三维半导体存储器装置
CN108886040A (zh) * 2017-03-10 2018-11-23 桑迪士克科技有限责任公司 具有无短路源极选择栅极接触通孔结构的三维存储器器件及其制造方法
CN109328397A (zh) * 2016-08-22 2019-02-12 闪迪技术有限公司 含有两种类型的支柱结构的多层存储器堆叠结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150029403A (ko) * 2013-09-10 2015-03-18 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594475A (zh) * 2013-11-18 2014-02-19 唐棕 半导体器件及其制造方法
WO2016043990A1 (en) * 2014-09-19 2016-03-24 Sandisk Technologies Inc. Three dimensional memory device having well contact pillar and method of making thereof
CN107492554A (zh) * 2016-06-09 2017-12-19 三星电子株式会社 半导体器件及其制造方法
CN109328397A (zh) * 2016-08-22 2019-02-12 闪迪技术有限公司 含有两种类型的支柱结构的多层存储器堆叠结构
CN108886040A (zh) * 2017-03-10 2018-11-23 桑迪士克科技有限责任公司 具有无短路源极选择栅极接触通孔结构的三维存储器器件及其制造方法
CN108735760A (zh) * 2017-04-25 2018-11-02 三星电子株式会社 三维半导体存储器装置

Also Published As

Publication number Publication date
CN110246843A (zh) 2019-09-17

Similar Documents

Publication Publication Date Title
CN110246843B (zh) 一种3d nand存储器件
USRE50137E1 (en) Vertical memory devices and methods of manufacturing the same
US10453859B2 (en) Methods of manufacturing vertical memory devices
CN108447865B (zh) 三维存储器及其制造方法
US10263009B2 (en) Semiconductor devices with vertical channel structures
US10629608B2 (en) 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
US9905664B2 (en) Semiconductor devices and methods of manufacturing the same
KR101944201B1 (ko) 빗살 형상의 소스 전극을 갖는 3차원 메모리 디바이스 및 그 제조 방법
CN110211966B (zh) 一种3d nand存储器件及其制造方法
US9711531B2 (en) Semiconductor device and method of fabricating the same
US10943922B2 (en) Vertical memory devices
US9324727B2 (en) Memory devices having semiconductor patterns on a substrate and methods of manufacturing the same
US10559580B2 (en) Semiconductor memory device
CN112133701A (zh) 三维半导体存储器件
CN109872997B (zh) 一种3d nand存储器件及其制造方法
CN110911417B (zh) 三维存储器及其制造方法
US9991276B2 (en) Semiconductor device
CN112530966B (zh) 三维存储器及其制造方法
US20170069567A1 (en) Memory structure
CN111415938A (zh) 三维nand存储串及其制备方法
US10868034B2 (en) Vertical memory devices with three-dimensional channels
CN105514109A (zh) Nand存储串及其制造方法、3d nand存储器
US11205663B2 (en) Vertical memory devices and methods of manufacturing the same
CN113224075A (zh) 三维半导体存储器装置及其制造方法
CN113299654A (zh) 三维存储器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant