CN109872997B - 一种3d nand存储器件及其制造方法 - Google Patents

Abstract

本发明提供一种3D NAND存储器件及其制造方法，在形成存储单元串以及存储单元串上的导电层之后，形成掩膜层，掩膜层中同时具有位于台阶区的台阶接触图形以及位于核心存储区的导电层接触图形，以该掩膜层为掩蔽，进行第一刻蚀，在该次刻蚀中，将在导电层上形成导电层接触孔，而在台阶区仅形成打开台阶区部分深度的台阶接触开口，而后，在台阶接触开口及导电层接触孔的侧壁上形成阻挡层，进而，仍以该掩膜层为掩蔽，进行台阶区的第二刻蚀，以便形成台阶接触孔。该方法降低了制造成本且有效控制工艺质量，保证器件质量和性能。

Description

一种3D NAND存储器件及其制造方法

技术领域

本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND存储器件及其制造方法。

背景技术

NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。

平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。在3D NAND存储器件结构中，采用垂直堆叠多层栅极的方式，堆叠层的中心区域为核心存储区、边缘区域为台阶结构，核心存储区用于形成存储单元串，堆叠层中的导电层作为每一层存储单元的栅线，栅线通过台阶上的接触引出，从而实现堆叠式的3D NAND存储器件。随着3D NAND存储器件的不断发展，如何降低制造成本，同时能够有效控制工艺质量，提高器件性能，仍是3D NAND存储器件发展中研究重点。

发明内容

有鉴于此，本发明的目的在于提供一种3D NAND存储器件及其制造方法，降低制造成本且有效控制工艺质量。

为实现上述目的，本发明有如下技术方案：

一种3D NAND存储器件的制造方法，包括：

提供衬底，所述衬底上形成有堆叠层，所述堆叠层包括核心存储区以及台阶区，所述台阶区形成有台阶结构，所述台阶结构上形成有填充所述台阶区的第一介质层，所述核心存储区中形成有存储单元串，所述存储单元串上设置有导电层，所述第一介质层、核心存储区及导电层上覆盖有第二介质层；

在所述第二介质层上形成掩膜层，所述掩膜层中具有位于台阶区的台阶接触图形以及位于核心存储区的导电层接触图形；

以所述掩膜层为掩蔽，进行对所述第二介质层进行第一刻蚀，以在所述第二介质层中形成导电层接触孔，以及台阶接触开口；

在所述导电层接触孔以及台阶接触开口的侧壁上形成阻挡层；

以所述掩膜层为掩蔽，对所述台阶区进行第二刻蚀，以形成台阶接触孔，所述阻挡层在所述第二刻蚀过程中具有刻蚀选择性。

可选地，所述台阶接触图形较所述导电层接触图形具有更大的尺寸。

可选地，所述绝缘层、第一介质层和第二介质层的材料为氧化硅

可选地，所述导电层的材料为多晶硅。

可选地，所述在所述导电层接触孔以及台阶接触开口的侧壁上形成阻挡层，包括：

进行氮元素的离子注入，以将所述导电层接触孔以及所述台阶接触开口的内壁表面转化为氮化物；

去除所述导电层接触孔以及所述台阶接触开口的底壁上的氮化物，以在所述导电层接触孔以及台阶接触开口的侧壁上形成氮化物的阻挡层。

可选地，所述离子注入为多角度离子注入。

可选地，所述去除所述导电层接触孔以及所述台阶接触开口的底壁上的氮化物，包括：

采用各向异性刻蚀去除所述导电层接触孔以及所述台阶接触开口的底壁上的氮化物。

可选地，在形成所述台阶接触孔之后，还包括：

在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部。

可选地，所述在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部，包括：

同时进行所述导电层接触孔和所述台阶接触孔填充，以在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部。

一种3D NAND存储器件，包括：

衬底；

衬底上绝缘层与栅极层交替层叠的堆叠层，所述堆叠层包括核心存储区以及台阶区；

形成于所述台阶区的台阶结构；

位于所述台阶结构上、填充所述台阶区的第一介质层；

形成于所述存储区中的存储单元串；

位于所述存储单元串上的导电层；

覆盖所述导电层、核心存储区以及第一介质层的第二介质层；

位于所述导电层上、贯穿所述第二介质层的导电层接触部；

位于所述台阶结构中栅极层上的台阶接触部；

在所述导电层接触部以及部分高度的台阶接触部与所述第二介质层之间的阻挡层，所述阻挡层与所述第二介质层、第一介质层以及绝缘层具有刻蚀选择性。

本发明实施例提供的3D NAND存储器件及其制造方法，在形成存储单元串以及存储单元串上的导电层之后，形成掩膜层，掩膜层中同时具有位于台阶区的台阶接触图形以及位于核心存储区的导电层接触图形，以该掩膜层为掩蔽，进行第一刻蚀，在该次刻蚀中，将在导电层上形成导电层接触孔，而在台阶区仅形成打开台阶区部分深度的台阶接触开口，而后，在台阶接触开口及导电层接触孔的侧壁上形成阻挡层，进而，仍以该掩膜层为掩蔽，进行台阶区的第二刻蚀，以便形成台阶接触孔。而由于阻挡层在该第二刻蚀中具有刻蚀选择性，避免第二刻蚀过程中，避免第二刻蚀对已形成的导电层接触孔的形貌的影响，同时，避免刻蚀粒子的折射导致台阶接触孔碗形形貌的出现，有效控制工艺质量。这样，利用一张掩膜版即可形成台阶接触孔以及导电层接触孔，降低制造成本且有效控制工艺质量，保证器件质量和性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1示出了根据本发明实施例3D NAND存储器件的制造方法的流程示意图；

图2-8示出了根据本发明实施例的制造方法形成存储器件过程中的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术中的描述，在3D NAND存储器件的应用中，希望能够在降低制造成本的同时，能够有效控制工艺质量，提高器件性能。为此，本申请提出了一种3D NAND存储器件的制造方法，在形成存储单元串以及存储单元串上的导电层之后，形成掩膜层，掩膜层中同时具有位于台阶区的台阶接触图形以及位于核心存储区的导电层接触图形，以该掩膜层为掩蔽，进行第一刻蚀，在该次刻蚀中，将在导电层上形成导电层接触孔，而在台阶区仅形成打开台阶区部分深度的台阶接触开口，而后，在台阶接触开口及导电层接触孔的侧壁上形成阻挡层，进而，仍以该掩膜层为掩蔽，进行台阶区的第二刻蚀，以便形成台阶接触孔。而由于阻挡层在该第二刻蚀中具有刻蚀选择性，避免第二刻蚀过程中，避免第二刻蚀对已形成的导电层接触孔的形貌的影响，同时，避免刻蚀粒子的折射导致台阶接触孔碗形(bowing)形貌的出现，有效控制工艺质量。这样，利用一张掩膜版即可形成台阶接触孔以及导电层接触孔，降低制造成本且有效控制工艺质量，保证器件质量和性能。

为了更好地理解本申请的技术方案和技术效果，以下将结合流程图1和附图2-8对具体的实施例进行详细的描述。

在步骤S01，提供衬底100，所述衬底100上形成有绝缘层104与栅极层 102交替层叠的堆叠层110，所述堆叠层110包括核心存储区1101以及台阶区 1102，所述台阶区1102形成有台阶结构120，所述台阶结构120上形成有填充有所述台阶区1102的第一介质层130，所述核心存储区1101中形成有存储单元串150，所述存储单元串150上设置有导电层152，所述第一介质层130、核心存储区1101及导电层152上覆盖有第二介质层154，参考图2所示。

在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其它外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底100为体硅衬底。

该堆叠层110可以形成在阱区(图未示出)上，阱区形成于衬底100中，阱区为核心存储区中存储器件的阵列共源区(Array Common Source)，可以通过P型或N型重掺杂来形成，在本实施例中，该阱区为P型重掺杂阱区 (HVPW)，在P型重掺杂阱区外围还形成有相反掺杂的外围阱区，N型重掺杂阱区(HVNW)，该外围阱区形成在核心存储区及台阶区之外的区域。

堆叠层110由交替层叠的栅极层102和绝缘层104形成，可以先由牺牲层和绝缘层104交替层叠形成堆叠层110，而后通过替换牺牲层来形成栅极层 102，具体的，在垂直于衬底方向的沟道孔的通孔刻蚀时，牺牲层和绝缘层104 具有几乎1:1的干法刻蚀选择比；在将平行于衬底方向的牺牲层替代为栅极层时，牺牲层和绝缘层104具有很高的湿法刻蚀选择比，例如可以为30:1甚至更高，堆叠层的层数可以根据具体的需要来确定。

在本实施例中，牺牲层例如可以为氮化硅(Si₃N₄)，绝缘层例如可以为氧化硅(SiO₂)，栅极层102可以为金属钨(W)。在本申请实施例中，参考图2 所示，在堆叠层110中靠近衬底100的首个牺牲层102为底层牺牲层1021，被栅极层替代后，形成一个源极选择栅，其具体个数由器件操作需求决定。

在堆叠层110包括核心存储区和台阶区，核心存储区通常在堆叠层的中部区域，台阶区通常在核心存储区的四周，其中一个方向上核心存储区两侧的台阶可以用于形成栅极接触，另外一个方向上的台阶可以并不用于形成接触，为伪台阶。核心存储区将用于形成存储单元串，台阶区将用于栅极层的接触(Contact)。需要说明书的是，在本申请实施例的附图中，仅图示出堆叠层一侧的台阶结构，以及与该侧台阶结构相接的部分核心存储区。

台阶结构120可以为沿衬底所在平面内一个方向依次递增的单台阶结构，单台阶结构可以通过交替的光刻胶的修剪(Trim)及堆叠层刻蚀工艺来形成；台阶结构120也可以为分区台阶(Staircase Divide Scheme，SDS)，分区台阶在沿衬底所在平面内两个正交的方向上都形成有台阶，分区台阶可以具有不同的分区，例如3分区、4分区或者更多分区等，例如可以采用不同的分区板，通过在两个正交方向上光刻胶的多次修剪，每一次修剪后紧跟一次堆叠层的刻蚀，从而形成分区台阶。

台阶结构120上还填充有第一介质层130，该第一介质层130可以为叠层结构，在填充第一介质层130之后，使得台阶结构120与核心存储区1101的上表面基本齐平。本实施例中，第一介质层130为叠层结构，可以先形成具有较好阶梯覆盖性的第一子膜层，该第一子膜层例如可以HDP(High Density Plasma，高密度等离子体)氧化硅(SiO₂)或ALD(原子层沉积)的氧化硅等，而后，可以继续形成具有高填充效率的第二子膜层，第二子膜层例如可以为基于TEOS的氧化硅(TESO-based SiO₂)等，并进行平坦化，从而形成该第一介质层130。

存储单元串150为沿垂直于衬底100方向上的存储单元层，每一层栅极层与存储单元串构成一个存储单元。其中，存储单元串152包括依次形成于沟道孔中的存储功能层和沟道层，存储功能层起到电荷存储的作用，包括依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层存储功能层，沟道层形成于存储功能层的侧壁以及沟道孔的底部上，与外延结构150接触，沟道层之间还可以形成有绝缘材料的填充层，本实施例中，阻挡层、电荷存储层以及隧穿(Tunneling)层具体可以为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层，沟道层可以为多晶硅层，填充层可以为氧化硅层。

在本申请实施例中，存储单元串150下还形成有外延结构140，该外延结构可以通过衬底外延生长形成，作为存储单元串150的下选通管器件的沟道，底层栅极层1021作为下选通管器件的栅极。存储单元串150之上还形成有导电层152，该导电层152可以用于形成存储单元串150的上选通管器件，导电层152上还将形成互联结构，以进一步形成位线。

第二介质层154可以为单层或多层结构，该第二介质层154将核心存储区1101及台阶区1102覆盖，且导电层152位于第二介质层154之中。本实施例中，该第二介质层154为氧化硅，该氧化硅的第二介质层154通过两次工艺形成，第一次工艺为形成沟道孔之前形成的沟道孔氧化硅(channel hole plug oxide)，第二次工艺为形成导电层152之后形成的沟道孔帽层氧化硅 (channel hole cap oxide)。

在具体的应用中，可以采用合适的材料并通过合适的方式、步骤获得上述的结构。

在步骤S02，在所述第二介质层154上形成掩膜层160，所述掩膜层160 中具有位于台阶区1102的台阶接触图形164以及位于核心存储区110的导电层接触图形162，参考图3所示。

该步骤中，参考图3所示，掩膜层160中同时转移了用于形成台阶结构的接触部的台阶接触图形164，以及用于形成导电层的接触部的导电层接触图形162，这样，可以利用一张掩膜版及一次光刻工艺，形成该掩膜层160。而在半导体制造工艺中，制造成本与掩膜版及光刻的次数正相关，通过在掩膜层160中同时转移台阶接触图形164以及导电层接触图形162，可以减少掩膜版及光刻的次数，降低制造成本。

具体的应用中，该掩膜层160可以为光刻胶或硬掩膜，硬掩膜例如可以为氮化硅、氧化硅或氮氧化硅等或他们任意组合的叠层，本实施例中，掩膜层160可以为氧化硅与氮化硅叠层的硬掩膜。

本实施例中，具体的，可以先进行氮化硅材料的沉积，而后，在氮化硅材料上旋涂光刻胶层，并利用光刻技术将掩膜版中的图案转移至光刻胶层中，该掩膜版中同时具有用于形成台阶接触图形以及导电层接触图形的图案，之后，以光刻胶层为掩蔽进行刻蚀，将光刻胶层中的图案转移至掩膜层中，从而，掩膜层160中同时形成位于台阶区1102的台阶接触图形164以及位于核心存储区110的导电层接触图形162，参考图3所示，之后，将该光刻胶层去除。

减少掩膜版数量可以降低制造成本，而在实际应用中，台阶结构的接触部较导电层的接触部具有更深的深度，在后续刻蚀过程中，导电层的接触孔刻蚀完成之后，还需要继续完成台阶结构的接触孔，而在刻蚀形成接触孔的过程中，通常采用各项异性干法刻蚀，希望仅有垂直方向上的刻蚀，然而刻蚀粒子的折射会导致已完成的导电层的接触孔，在横向方向上的刻蚀，使得导电层接触孔的尺寸过大，以及碗形形貌缺陷的出现；同时，台阶接触孔的深宽比很大，刻蚀粒子的折射还会导致台阶接触孔碗形形貌的出现。因此，在减少掩膜版降低制造成本的同时，还需要有效控制工艺质量，保证台阶接触孔以及导电层接触孔形貌，进而保证器件质量和性能。

为此，在本申请中，在后续步骤中，在一次刻蚀形成导电层接触孔后，在台阶接触开口及导电层接触孔的侧壁上形成阻挡层，进而进行二次刻蚀形成台阶接触孔，有效控制台阶接触孔导电层接触孔的工艺质量。

在步骤S03，以所述掩膜层160为掩蔽，对所述第二介质层154进行第一刻蚀，以在所述第二介质层154中形成导电层接触孔170，以及台阶接触开口 172，参考图4所示。

在该次刻蚀中，先在第二介质层154中形成导电层接触孔170，同时，第二介质层154中还形成了台阶接触开口172，该台阶接触开口172位于台阶区上且并未贯穿台阶区1102上的第二介质层154。

具体的实施例中，第一刻蚀可以采用各向异性干法刻蚀，例如RIE(反应离子刻蚀)的方法，进行第二介质层154的刻蚀，并以导电层152为刻蚀停止层，在第二介质层154中形成导电层接触孔170的同时，形成台阶接触开口172，参考图4所示。

通常地，导电层接触孔170的深度是较浅的，深度例如可以在2000-4000 埃。而在本实施例中，掩膜层160为氧化硅与氮化硅的叠层，可以在刻蚀掩膜层160形成其中的图形162、164时，利用其过刻蚀氧化硅阶段来形成该导电层接触孔170，过刻蚀过程中，以导电层152为刻蚀停止层，这样，可以减少一次刻蚀工艺，进一步降低制造成本。在该实施例中，可以采用RIE的刻蚀方法，刻蚀气体可以包括C₄F₈/C₄F₆的混合气体或者其中任何一种气体或几种气体的混合。

在步骤S04，在所述导电层接触孔170以及台阶接触开口172的侧壁上形成阻挡层180，参考图6所示。

在步骤S05，以所述掩膜层160为掩蔽，对所述台阶区1102进行第二刻蚀，以形成台阶接触孔182，所述阻挡层180在所述第二刻蚀过程中具有刻蚀选择性，参考图7所示。

该阻挡层180形成在导电层接触孔170以及台阶接触开口172的侧壁上，第二刻蚀过程中，将继续刻蚀第二介质层154、第一介质层130以及绝缘层 104，直至阶梯结构中的各栅极层102，由于阻挡层180在第二刻蚀中具有刻蚀选择性，即阻挡层相对于第二介质层154、第一介质层130以及绝缘层104 具有刻蚀选择性，第二刻蚀中对阻挡层180不消耗或者极少消耗，刻蚀选择比越高，阻挡层180在第二刻蚀中的消耗越少。

通过该阻挡层180，阻挡来自于第二刻蚀过程中的反射的刻蚀粒子，由于阻挡层在第二刻蚀过程中具有刻蚀选择比，避免了第二刻蚀过程中对导电层接触孔170的横向刻蚀，同时，台阶区1102的该阻挡层180形成于台阶接触孔182易于形成碗形形貌的区域，可以减少或避免台阶接触孔182碗形形貌缺陷的出现。

在本实施例中，第一介质层130、第二介质层154以及绝缘层104可以都为氧化硅，导电层152可以为多晶硅，阻挡层180可以为氮化物，在第二刻蚀中，主要进行氧化硅的刻蚀，氮化硅的阻挡层180与氧化硅具有高的刻蚀选择比，对阻挡层180的损耗将非常小，有利于更好地保持导电层接触孔170 的形貌，以及台阶接触孔182的形貌。

在本实施例中，阻挡层180的形成步骤可以具体包括：进行氮元素的离子注入，以将所述导电层接触孔以及所述台阶接触开口的内壁表面转化为氮化物；去除所述导电层接触孔以及所述台阶接触开口的底壁上的氮化物，以在所述导电层接触孔以及台阶接触开口的侧壁上形成氮化物的阻挡层。

具体的，首先，可以通过多角度的离子注入，将N元素从不同的角度注入到导电层接触孔170以及台阶接触开口172的侧壁表层中，N元素将与Si-O 键结合，从而形成SI-O-N的阻挡层180，参考图5所示。而后，可以利用各项异性刻蚀，例如RIE的刻蚀方法，将导电层接触孔170以及台阶接触开口 172的底壁上的阻挡层180去除，导电层接触孔170以及台阶接触开口172的侧壁上的阻挡层180将保留，参考图6所示。

在进行第二刻蚀过程中，仍以该掩膜层160为掩蔽，继续台阶区1102的刻蚀，在去除剩余部分的第二介质层154之后，继续去除第一介质层130以及堆叠层中的绝缘层104，并停止于各层栅极层104之上，从而，形成台阶接触孔182，参考图7所示。在该刻蚀过程中，导电层接触孔170并不进一步进行刻蚀，刻蚀停止在导电层152上，也就是说，导电层152在第二刻蚀过程中也具有刻蚀选择性。具体的实施例中，该第二刻蚀为各向异性刻蚀，进一步可以为各项异性干法刻蚀，例如RIE的刻蚀方法。

在本实施例中，第一介质层130、第二介质层154以及绝缘层104都为氧化硅，导电层152为多晶硅，阻挡层180为氮化物，在第二刻蚀中，主要进行氧化硅的刻蚀，氮化硅的阻挡层180与氧化硅具有高的刻蚀选择比，对阻挡层180的损耗将非常小，有利于更好地保持导电层接触孔170的形貌，以及台阶接触孔182的形貌。在该实施例中，可以采用RIE的刻蚀方法，刻蚀气体可以包括C₄F₈/C₄F₆的混合气体或者其中任何一种气体或几种气体的混合。

形成台阶接触孔182之后，可以将掩膜层160去除，参考图7所示。

而后，可以进行台阶接触孔182填充，形成台阶接触部192，以及进行导电层接触孔170的填充，形成导电层接触部190，参考图8所示。

在本实施例中，可以同时进行台阶接触孔182和导电层接触孔170的填充，同时形成台阶接触部192和导电层接触部190，进一步提高制造工艺的集成度，降低制造成本。

之后，可以完成器件的其他加工工艺，进一步形成字线以及位线等互联结构。

以上对本申请实施例的制造方法进行了详细的描述，此外，本申请还提供了上述方法形成的3D NAND存储器件，参考图8所示，该存储器件包括：

衬底100；

衬底100上绝缘层104与栅极层102交替层叠的堆叠层110，所述堆叠层 110包括核心存储区1101以及台阶区1102；

形成于所述台阶区110的台阶结构；

位于所述台阶结构上、填充所述台阶区1102的第一介质层130；

形成于所述存储区1101中的存储单元串150；

位于所述存储单元串150上的导电层152；

覆盖所述导电层150、核心存储区1101以及第一介质层130的第二介质层154；

位于所述导电层152上、贯穿所述第二介质层154的导电层接触部190；

位于所述台阶结构中栅极层102上的台阶接触部192；

在所述导电层接触部190以及部分高度的台阶接触部190与所述第二介质层154之间的阻挡层180，所述阻挡层180与所述第二介质层154、第一介质层130以及绝缘层104具有刻蚀选择性。

在一些实施例中，所述第二介质层154、第一介质层130以及绝缘层104 为氧化硅，所述阻挡层180为氮化物，氮化物例如可以为氮氧化硅，导电层 152可以为多晶硅。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于存储器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种3D NAND存储器件的制造方法，其特征在于，包括：

提供衬底，所述衬底上形成有绝缘层与栅极层交替层叠的堆叠层，所述堆叠层包括核心存储区以及台阶区，所述台阶区形成有台阶结构，所述台阶结构上形成有填充所述台阶区的第一介质层，所述核心存储区中形成有存储单元串，所述存储单元串上设置有导电层，所述第一介质层、核心存储区及导电层上覆盖有第二介质层；

在所述第二介质层上形成掩膜层，所述掩膜层中具有位于台阶区的台阶接触图形以及位于核心存储区的导电层接触图形；

以所述掩膜层为掩蔽，进行对所述第二介质层进行第一刻蚀，以在所述第二介质层中形成导电层接触孔，以及台阶接触开口；

在所述导电层接触孔以及台阶接触开口的侧壁上形成阻挡层；

以所述掩膜层为掩蔽，对所述台阶区进行第二刻蚀，以形成台阶接触孔，所述阻挡层在所述第二刻蚀过程中具有刻蚀选择性。

2.根据权利要求1所述的制造方法，其特征在于，所述台阶接触图形较所述导电层接触图形具有更大的尺寸。

3.根据权利要求1所述的制造方法，其特征在于，所述绝缘层、第一介质层和第二介质层的材料为氧化硅。

4.根据权利要求3所述的制造方法，其特征在于，所述导电层的材料为多晶硅。

5.根据权利要求4所述的制造方法，其特征在于，所述在所述导电层接触孔以及台阶接触开口的侧壁上形成阻挡层，包括：

进行氮元素的离子注入，以将所述导电层接触孔以及所述台阶接触开口的内壁表面转化为氮化物；

去除所述导电层接触孔以及所述台阶接触开口的底壁上的氮化物，以在所述导电层接触孔以及台阶接触开口的侧壁上形成氮化物的阻挡层。

6.根据权利要求5所述的制造方法，其特征在于，所述离子注入为多角度离子注入。

7.根据权利要求5所述的制造方法，其特征在于，所述去除所述导电层接触孔以及所述台阶接触开口的底壁上的氮化物，包括：

采用各向异性刻蚀去除所述导电层接触孔以及所述台阶接触开口的底壁上的氮化物。

8.根据权利要求1所述的制造方法，其特征在于，在形成所述台阶接触孔之后，还包括：

在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部。

9.根据权利要求8所述的制造方法，其特征在于，所述在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部，包括：

同时进行所述导电层接触孔和所述台阶接触孔填充，以在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部。

10.一种3D NAND存储器件，其特征在于，包括：

衬底；

衬底上绝缘层与栅极层交替层叠的堆叠层，所述堆叠层包括核心存储区以及台阶区；

形成于所述台阶区的台阶结构；

位于所述台阶结构上、填充所述台阶区的第一介质层；

形成于所述存储区中的存储单元串；

位于所述存储单元串上的导电层；

覆盖所述导电层、核心存储区以及第一介质层的第二介质层；

位于所述导电层上、贯穿所述第二介质层的导电层接触部；

位于所述台阶结构中栅极层上的台阶接触部；

在所述导电层接触部以及部分高度的台阶接触部与所述第二介质层之间的阻挡层，所述阻挡层与所述第二介质层、第一介质层以及绝缘层具有刻蚀选择性。

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