TW202137507A - 三維記憶體元件以及其製作方法 - Google Patents

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Abstract

提供了三維NAND記憶體元件和方法。在一個方面中，一種製作方法包括：在基底之上沉積覆蓋層；在覆蓋層之上沉積層堆疊；執行第一磊晶成長，以在貫穿層堆疊延伸的溝道層的側面部分上的沉積第一磊晶層；去除覆蓋層，以露出基底的部分；執行第二磊晶成長，以在基底的所述部分上沉積第二磊晶層；以及執行第三磊晶成長，以在第二磊晶層上沉積第三磊晶層。所述層堆疊包括交替地堆疊的第一堆疊層和第二堆疊層。第二磊晶層和第三磊晶層是利用不同類型的摻雜劑摻雜的。第二磊晶層和第三磊晶層被配置為提供用於抹除操作和讀取操作的隔開的電流通路。

Description

三維記憶體元件以及其製作方法
本發明涉及半導體技術領域，以及具體涉及三維（3D）半導體記憶體元件以及其製作方法。
NAND是不需要電源來保持儲存的資料的非揮發型記憶體。對電子消費品、雲端計算和大資料的不斷增長的需求帶來了對更大容量、更高性能的NAND記憶體的持續需求。隨著常規的二維（2D）NAND記憶體接近其物理極限，現在三維（3D）NAND記憶體正在發揮重要作用。3D NAND記憶體使用單個晶片中的多個堆疊層來實現更高的密度、更高的容量、更快的性能、更低的功耗以及更好的成本有效性。
在3D NAND記憶體元件中，屬於塊的NAND儲存單元電連接到公共的p摻雜矽阱（p阱）。當在塊抹除操作中對NAND儲存單元重置之後，p阱相對於NAND儲存單元的字元線正偏置。這樣的p阱結構不僅針對塊抹除操作還針對讀取操作提供電流通路。然而，在讀取操作期間，p阱相對於選定字元線負偏置。反向偏置通常對底部選擇閘（BSG）造成設計上的困難。所公開的方法和系統針對於解決上文闡述的一個或多個問題以及其它問題。
在本發明內容的一個方面中，一種用於三維（3D）NAND記憶體元件的製作方法包括：在基底之上沉積覆蓋層；在覆蓋層之上沉積層堆疊；執行第一磊晶成長，以在貫穿層堆疊延伸的溝道層的側面部分上的沉積第一磊晶層；去除覆蓋層，以露出基底的部分；執行第二磊晶成長，以在基底的所述部分上沉積第二磊晶層；以及執行第三磊晶成長，以在第二磊晶層上沉積第三磊晶層。所述層堆疊包括交替地堆疊的第一堆疊層和第二堆疊層。第二磊晶層和第三磊晶層是利用不同類型的摻雜劑摻雜的。第二磊晶層和第三磊晶層被配置為提供用於所述3D記憶體元件的抹除操作和讀取操作的隔開的電流通路。
在本發明內容的另一個方面中，另一用於3D NAND記憶體元件的製作方法包括：在基底之上沉積層堆疊；執行第一磊晶成長，以在貫穿所述層堆疊延伸的溝道層的側面部分上沉積第一磊晶層；去除覆蓋層，以露出基底的部分；執行第二磊晶成長，以在基底的所述部分上沉積第二磊晶層；以及執行第三磊晶成長，以在第二磊晶層上沉積第三磊晶層。所述層堆疊包括交替地堆疊的第一堆疊層和第二堆疊層。第二磊晶層和第三磊晶層是利用不同類型的摻雜劑摻雜的。第二磊晶層和第三磊晶層被配置為提供用於所述3D記憶體元件的抹除操作和讀取操作的隔開的電流通路。
在本發明內容的另一個方面中，一種3D NAND記憶體元件包括：基底；處於基底之上的層堆疊；處於貫穿層堆疊延伸的溝道層的側面部分上的第一磊晶層；處於基底上的第二磊晶層；以及處於第二磊晶層上的第三磊晶層。所述層堆疊包括交替地堆疊的第一堆疊層和第二堆疊層。第二磊晶層和第三磊晶層是利用不同類型的摻雜劑摻雜的。第二磊晶層被配置為提供用於所述3D NAND記憶體元件的抹除操作的第一電流通路。第三磊晶層被配置為提供用於所述3D記憶體元件的讀取操作的第二電流通路。
本領域技術人員可以根據本發明內容的說明書、請求項和附圖來理解本發明內容的其它方面。
下文參考附圖描述本發明內容的實施例中的技術解決方案。在可能的情況下，遍及附圖的相同的附圖標記用以指代相同或相似部分。顯然，所描述的實施例僅是本發明內容的一些而非全部實施例。可以對各種實施例中的特徵進行交換和/或組合。本領域技術人員基於本發明內容的實施例獲得的無需創意的其它實施例應當落在本發明內容的範圍內。
圖1-圖18根據本發明內容的實施例示意性地示出了示例性3D記憶體元件100的製作方法。在圖1-圖18當中，截面圖處於X-Y平面中，以及上視圖處於X-Z平面中。如圖1所示，3D記憶體元件100包括基底110。在一些實施例中，基底110可以包括單晶矽層。在一些其它實施例中，基底110可以包括另一半導體材料，諸如鍺、砷化鎵、磷化銦、多晶體矽（多晶矽）等。在一些其它實施例中，基底110可以包括非導電材料，諸如玻璃、塑膠材料或陶瓷材料。在下文的描述中，作為示例，基底110包括未摻雜或輕微摻雜的單晶矽層。在一些其它實施例中，可以利用p型摻雜劑或n型摻雜劑對基底110進行不同地摻雜。當基底110包括玻璃、塑膠或陶瓷材料時，基底110可以進一步包括沉積在玻璃、塑膠或陶瓷材料上的多晶矽的薄層，以便可以像多晶矽基底那樣對基底110進行處理。
如圖1所示，覆蓋層120可以被沉積於基底110之上。覆蓋層120可以包括在垂直於基底110的頂表面的方向上沉積的層121、層122、層123和層124。層121、層122、層123和層124可以是電介質，並且分別包括氧化矽、氮化矽、氧化矽和氮化矽。層121-層124可以通過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或者這些方法中的兩者或更多者的組合順次沉積的。在一些其它實施例中，層121-層124可以包括不同材料。此外，在一些其它實施例中，可以在基底110上形成單個層而非四個層，並且將其用作覆蓋層，下文將對此做出論述。
在層124的頂表面之上，可以沉積犧牲層130。犧牲層130可以包括電介質材料、半導體材料或者導電材料。例如，層130是多晶矽層，其可以是通過CVD和/或PVD方法沉積的。在形成多晶矽層130之後，可以沉積層堆疊140。層堆疊140包括多對堆疊層141和層142，即，層141和層142可以交替地堆疊。
在一些實施例中，層141和層142可以分別包括第一電介質層和不同於第一電介質層的第二電介質層。交替的層141和層142可以是經由CVD、PVD、ALD或者這些方法中的兩者或更多者的組合沉積的。在下文的論述中，層141和層142的示例性材料分別是氧化矽和氮化矽。在一些其它實施例中，不同的材料可以用以形成交替的層141和層142。例如，層141和層142可以包括除了氧化矽和/或氮化矽以外的電介質材料。此外，在一些其它實施例中，層141和層142可以包括電介質層和導電層。導電層可以包括（例如）鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜的矽或矽化物。在下文的論述中，作為示例，層141和層142分別包括氧化矽和氮化矽。
圖2和圖3根據本發明內容的實施例示意性地示出了3D記憶體元件100在形成並且填充溝道孔150之後的上視圖和截面圖。附圖中所示的溝道150的數量、尺寸和排列僅是示例性的，以及是為了描述元件100的結構和製作方法的目的。溝道孔150被配置為在Y方向上延伸，並且X-Z平面中形成圖案。圖3中所示的截面圖是沿圖2的AA’線取得的。因此，圖3僅示出了圖2的溝道孔150中的處於X-Y平面中的截面中的一些溝道孔。
溝道孔150可以是通過（例如）乾蝕刻方法、或者乾蝕刻方法和濕蝕刻方法的組合形成的。還可以執行其它製作方法，諸如涉及微影、清潔和/或化學機械研磨（CMP）的圖案化方法，而出於簡化的目的省略了對這些方法的詳細描述。溝道孔150可以具有貫穿層堆疊140以及層130和層121-層124延伸並且部分地穿入基底110的圓柱形或柱形。在形成溝道孔150之後，可以在溝道孔的側壁上沉積功能層151。功能層151可以包括處於溝道孔的側壁上的阻擋電荷流出的阻擋層152、處於阻擋層152的表面上的在3D記憶體元件100的操作期間儲存電荷的儲存層153以及處於儲存層153的表面上的穿隧絕緣層154。阻擋層152可以包括氧化矽或高k電介質層，諸如氧化鋁或氧化鉿。儲存層153可以包括多晶矽、氮化矽、氮氧化矽或者奈米晶體矽。穿隧絕緣層154可以包括氧化矽或高k電介質材料，諸如氧化鋁或氧化鉿。
在一些實施例中，功能層151可以包括氧化物-氮化物-氧化物（ONO）結構。例如，將包括分別作為阻擋層152、儲存層153和穿隧絕緣層154的氧化矽層、氮化矽層和氧化矽層的複合層描述為功能層151的示例。在一些其它實施例中，功能層151可以包括除了ONO結構以外的結構。
如圖3所示，可以將氧化矽層沉積到溝道孔150的側壁上，以作為阻擋層152。可以將氮化矽層沉積到阻擋層152上，以作為儲存層153或電荷捕獲層。可以將另一氧化矽層沉積到儲存層153上，以作為穿隧絕緣層154。在穿隧絕緣層154上，可以沉積多晶矽層作為溝道層155，其還被稱為“半導體溝道”。在一些其它實施例中，溝道層155（半導體溝道）可以包括非晶矽。與溝道孔類似，溝道層155（半導體溝道）還貫穿層堆疊140延伸並且延伸到基底110中。每個功能層151的部分被配置到堆疊層141和層142中的一者的部分與溝道層155中的一者的部分之間。阻擋層152、儲存層153、穿隧絕緣層154和溝道層155可以是通過（例如）CVD、PVD、ALD或者這些方法中的兩者或更多者的組合沉積的。在形成溝道層155之後，可以由氧化物材料156填充溝道孔150。
圖4和圖5根據本發明內容的實施例示意性地示出了3D記憶體元件100在形成閘極線縫隙（GLS）160之後的上視圖和截面圖。圖5所示的截面圖是沿圖4的BB'線取得的。GLS160可以是通過（例如）乾蝕刻方法或者乾蝕刻方法和濕蝕刻方法的組合形成的。GLS160貫穿層堆疊140延伸，並且部分地延伸到多晶矽層130中。照此，在GLS160的底部露出多晶矽層130的部分。
圖6和圖7根據本發明內容的實施例示意性地示出了3D記憶體元件在沉積GLS間隔體以及然後對其進行選擇性蝕刻之後的截面圖。如圖6和圖7中所示，GLS間隔體包括可以通過CVD、PVD、ALD或者這些方法中的兩者或更多者的組合沉積的層161、層162、層163、層164和層165。層161、層163和層165可以包括氮化矽，以及層162和層164可以包括氧化矽。在沉積GLS間隔體之後，執行選擇性蝕刻，以便通過乾蝕刻、或者乾蝕刻和濕蝕刻的組合來去除所述間隔體的處於GLS的底部的部分。照此，多晶矽層130在GLS的底部部分地露出，如圖7所示。
圖8-圖12各自根據本發明內容的實施例示意性地示出了3D記憶體元件100在執行一個或多個蝕刻步驟之後的截面圖。執行第一選擇性蝕刻方法，例如，選擇性濕蝕刻方法，以去除多晶矽層130的多晶矽材料。如圖8所示，對多晶矽材料的去除建立了腔穴170，露出了氮化矽層124和形成於溝道孔150中的上述功能層151的氧化矽層（例如，阻擋層152）的底部部分。
在對多晶矽層130進行蝕刻之後，執行第二選擇性蝕刻方法，例如，選擇性濕蝕刻方法，以去除功能層151在腔穴170中露出的氧化矽層的部分。因此，露出了功能層151的氮化矽層（即，儲存層153）的部分，如圖9所示。
在露出氮化矽儲存層153的部分之後，執行第三選擇性蝕刻方法，例如，選擇性濕蝕刻方法，以去除露出的氮化矽材料，包括氮化矽儲存層153的露出部分以及層124和層165。對露出的氮化矽材料的去除露出了功能層151在腔穴170中的氧化矽層（即，穿隧絕緣層154）、處於腔穴170的底部的氧化矽層123、以及GLS間隔體的氧化矽層164，如圖10所示。
然後，執行第四選擇性蝕刻方法，例如，選擇性濕蝕刻方法，以去除露出的氧化矽材料，包括氧化矽穿隧絕緣層154的露出部分、以及層123和層164。對露出的氧化矽材料的去除露出了溝道孔150中的多晶矽層（即，溝道層155）在腔穴170內的露出部分、處於腔穴170的底部的氮化矽層122、以及GLS間隔體的氮化矽層163，如圖11所示。
接下來，執行第五選擇性蝕刻方法，例如，選擇性濕蝕刻方法，以去除露出的氮化矽材料，包括層122和層163。對露出的氮化矽材料的去除露出了處於腔穴170的底部的氧化矽層121以及GLS間隔體的氧化矽層162，如圖12所示。因此，露出了多晶矽溝道層155的接近溝道孔150的底部的部分，而3D記憶體元件100的其它部分（包括矽基底110）被氧化矽材料覆蓋。多晶矽溝道層155的露出部分還是腔穴170的側壁。
圖13-圖15根據本發明內容的實施例分別示意性地示出了3D記憶體元件100在第一選擇性磊晶成長、蝕刻步驟和第二選擇性磊晶成長之後的截面圖。執行第一選擇性磊晶成長，以在多晶矽溝道層155在腔穴170中的露出部分上（即，在腔穴170的側壁上）沉積多晶矽。由於其它區域被氧化矽覆蓋，因此該選擇性磊晶成長的方法可以僅在多晶矽溝道層155的露出部分上生長多晶矽層171，如圖13所示。因此，腔穴170的多晶矽側壁變得更厚。在一些實施例中，多晶矽層171可以是未摻雜的。在一些其它實施例中，可以利用n型和/或p型摻雜劑對多晶矽層171進行輕微摻雜。
如上文所述並且如圖13所示，由於矽基底110被氧化矽層121覆蓋，因此可以僅在多晶矽溝道層155的露出部分上（即在腔穴170的多晶矽側壁上）沉積多晶矽，但不能在基底110之上沉積單晶矽則。另一方面，如果氧化矽121不存在，即，腔穴170的多晶矽側壁和單晶矽基底110（其在該情形下是腔穴170的底部）兩者是露出的，則分別可以在所述側壁上沉積多晶矽以及可以在基底110上沉積單晶矽。然而，在這樣的情形下，基底110上的矽（單晶矽）的生長速率可能大於側壁上的矽（例如，多晶矽）的生長速率。具體而言，矽層可以在基底110的與腔穴170的開口172相對的部分上生長得比在更加遠離開口172的側壁上更快。因此，在更加遠離開口172的側壁中的一些側壁上沉積的多晶矽層的厚度在達到預定值之前，在基底110上沉積的矽可能接近並且密封了開口172。因此，可能在溝道孔150中的一些溝道孔（尤其是在兩個開口172之間居中的那些溝道孔）的周圍形成孔隙。由於多晶矽側壁連接到溝道孔150中的溝道層155，因此如果該側壁的多晶矽厚度低於預定值，那麼溝道層155可能與陣列公共源極（ACS）具有較差的電連接，以及甚至可能引起連接至該溝道層的對應的NAND儲存單元的故障。
參考圖13，可以通過（例如）選擇性濕蝕刻方法來去除氧化矽層121，這露出基底110處於腔穴170的底部的頂表面。在一些實施例中，層162可以被配置得比層121足夠更厚。照此，在選擇性濕蝕刻中蝕刻掉層121之後，可以僅去除層162的一部分。層162的剩餘部分可以形成層1621，如圖14所示。接下來，執行第二選擇性磊晶成長。由於露出了多晶矽側壁和單晶矽基底110兩者，因此在所述側壁上生長多晶矽，以對多晶矽層171加厚，以及在基底110上生長單晶矽層173，如圖15所示。多晶矽層171包括通過第一選擇性磊晶成長方法和第二選擇性磊晶成長方法來分別形成的兩個部分，它們可以相互鄰近並且平行。單晶矽層173與基底110的頂表面鄰近並且平行。在第二選擇性磊晶成長中，利用p型摻雜劑來對所生長的多晶矽層171的部分和單晶層173進行摻雜。
如上所述，層171包括在兩個選擇性磊晶成長方法中生長的兩個部分。在第一選擇性磊晶成長中僅生長層171。在第二選擇性磊晶成長中，對層171加厚並且生長層173。此外，在第二選擇性磊晶成長中，層171和層173在接近溝道層155的區域中相互毗連，並且變得電耦合。
在第二選擇性磊晶成長之後，執行第三選擇性磊晶成長。由於露出了層171（多晶矽側壁）和單晶矽層173兩者，因此在側壁上生長多晶矽，以進一步對層171加厚，以及在層173上生長另一單晶矽層174，如圖16所示。在第三選擇性磊晶成長中，利用n型摻雜劑來對所生長的多晶矽層171的部分和單晶層174進行摻雜。層171和層174在接近溝道層155的區域內相互毗連，並且變得電耦合。層173和層174各自是在一個磊晶成長方法中生長的，而層171是在三個磊晶成長方法中生長的。第一磊晶成長被配置為專用地生長層171。照此，層171的最終厚度與層173和層174的生長無關，並且與層173和層174的厚度無關。
由於層174的與開口172相對的一些部分離開口近得多，因此與層174的其它部分以及在兩個開口172之間居中的層171的一些部分相比，層174的這些部分的生長速率最快。所述的生長速率差異如此之大，使得當填充開口172時，在層174的一些部分以上形成了孔隙175，如圖16所示。由於可以單獨地在第一選擇性磊晶成長中生長多晶矽層171以達到某一厚度，因此儘管存在孔隙175，但是能夠保持溝道層155與ACS之間的電連接。
如圖16所示，可以在層173的頂表面上沉積層174。層173和層174相互接觸並且電耦合。此外，層173和層174兩者接觸多晶矽層171並且與之電連接。因而，層171、層173和層174相互毗連，並且相互電耦合。這還表明層171、層173和層174相互電接觸。由於層173和層174分別是p摻雜和n摻雜的，因此排列了兩個隔開的電流通路。在圖16中標為“1”的第一電流通路在層173中，而在圖16中標為“2”的第二電流通路在層174中。第一電流通路被配置用於3D記憶體元件100的塊抹除操作。第二電流通路被配置用於讀取操作。由於讀取操作使用在n摻雜的層174中的與第一電流通路隔開的第二電流通路，因此在讀取操作中不再需要使層173（即，p阱）相對於選定的字元線負偏置。照此，可以去除針對BSG的某些要求，以及可以改進元件可靠性。
圖17和圖18各自根據本發明內容的實施例示意性地示出了3D記憶體元件100在執行額外的製作步驟之後的截面圖。在緊隨第三選擇性磊晶成長之後，可以執行蝕刻方法（例如，選擇性濕蝕刻方法），以去除氧化矽層1621和氮化矽層161。由於層堆疊140的層142也是氮化矽層，因此在用於去除氮化矽層161的蝕刻方法期間去除氮化矽層142，從而在氧化矽層141之間留下腔穴。然後，生長導電材料（例如，W），以填充由對層142的去除而留下的腔穴，從而在氧化矽層141之間形成導體層143。也就是說，導體層143代替電介質層142，以及層堆疊140現在包括交替的電介質層141和導體層143，如圖17所示。導體層143可以與基底110平行，以及溝道孔150內的每個功能層151的部分處於導體層143中的一者的部分與該溝道孔150中的溝道層155的部分之間。所述導電層可以是通過CVD、PVD、ALD或者這些方法中的兩者或更多者的組合沉積的。在一些實施例中，諸如Co、Cu或Al的另一金屬可以用作用於形成導體層143的導電材料。
每個導體層143被配置為沿X方向或者在X-Z平面中對一行或者多行的NAND儲存單元進行電連接，以及被配置為用於3D記憶體元件100的字元線。形成於溝道孔150中的溝道層155被配置為沿Y方向對一列或者一串NAND儲存單元進行電連接，以及被配置為用於3D記憶體元件100的位元線。照此，溝道孔150中的功能層151的在X-Z平面中的部分（作為NAND儲存單元的部分）被排列在導體層143與溝道層155之間，即在字元線和位元線之間。導體層143的圍繞溝道孔150的部分的部分起著用於NAND儲存單元的控制閘的作用。如圖17中所示的3D記憶體元件100可以被視為包括具有成串的NAND單元的2D陣列（這樣的串還被稱為“NAND串”）。每個NAND串包含多個NAND單元，以及垂直地朝基底110延伸。各NAND串形成NAND儲存單元的3D排列。
在形成導體層143之後，可以在3D NAND記憶體元件100上沉積氧化矽層166。層166可以是通過CVD、PVD、ALD或者這些方法中的兩者或更多者的組合沉積的。然後，可以執行乾蝕刻方法、或者乾蝕刻方法和濕蝕刻方法的組合，以在每個GLS160的底部創建開口。因此，去除了層166的部分和層174的部分。
該蝕刻方法露出了層174的部分。然後，執行方法以在GLS160中形成ACS。ACS與層174電連接。如圖18所示，包括諸如氮化鈦、W、Co、Cu、Al、摻雜的矽或矽化物的導電材料的導電層167可以被沉積以覆蓋氧化矽側壁並且電接觸處於GLS160的底部的層174。然後，可以利用導電材料168（例如，摻雜的多晶矽）填充GLS160，以及通過可以由諸如W、Co、Cu或Al的金屬組成的導電插塞169對其進行密封。在填充GLS160之後，其變成了導電溝道。然後，執行其它製作步驟或方法，以完成元件100的製作。
圖19根據本發明內容的實施例示意性地示出了另一3D記憶體元件180的截面圖。圖19所示的元件180可以是使用與用以制作圖18中所示的元件100的方法相同的方法製作的。圖19中所示的元件180的結構與圖18中所示的元件100的結構類似，但是元件180的ACS貫穿n摻雜的層174延伸並且進入p的摻雜層173，而元件100的ACE僅延伸到n摻雜的層174內而不直接接觸層173。照此，在圖18中所示的元件100中，ACS電接觸n摻雜的層174。然而，在圖19中所示的元件180中，ACS與n摻雜的層174和p摻雜的層173兩者電接觸。在圖18和圖19中所示的元件100和元件180兩者中，第一電流通路被配置在層173中以用於抹除操作，以及第二電流通路被配置在層174中以用於讀取操作。
圖20-圖25根據本發明內容的實施例示意性地示出了另一示例性3D記憶體元件200的製作方法。3D記憶體元件200的結構可以與元件100的結構類似，但是3D記憶體元件200包括單層覆蓋層125而非元件100的包括元件100的層121-層124的複合覆蓋層。在一些實施例中，層125可以包括不能被用以蝕刻氧化矽、氮化矽和多晶矽的蝕刻劑所蝕刻的材料。在一些實施例中，在用於蝕刻氧化矽、氮化矽和多晶矽的製作期間使用的蝕刻劑對層125的材料的蝕刻速率可能比所述蝕刻劑對氧化矽、氮化矽和多晶矽進行蝕刻的蝕刻速率要慢，例如，慢10倍。例如，層125可以包括氧化鋁。
如圖20所示，當製作3D記憶體元件200時，可以通過CVD、PVD、ALD或者這些方法中的兩者或更多者的組合來在基底110的頂表面之上沉積覆蓋層125。接下來，與元件100類似，在覆蓋層125之上順次沉積犧牲層（例如，多晶矽層130）、以及包括交替的堆疊層141和層142的層堆疊140。與元件100類似，元件200的堆疊層141和層142還可以示例性地分別包括氧化矽和氮化矽。如圖21所示，與元件100類似，元件200還包括溝道孔150、功能層151和多晶矽溝道層155（半導體溝道）。功能層151以與元件100的相同的方式形成在溝道孔150的側壁上。功能層151可以示例性地包括沉積在溝道孔150的側壁上的作為阻擋層152的氧化矽層、沉積在阻擋層152的表面上的作為儲存層153的氮化矽層、以及沉積在儲存層153的表面上的作為穿隧絕緣層154的另一氧化矽層。多晶矽溝道層155可以被沉積在穿隧絕緣層154的表面上。可以利用電介質材料156填充溝道孔150。
接下來，形成GLS160並且沉積GLS間隔體。例如，元件200的GLS間隔體可以例如包括與元件100的相同的層161-層165。類似於元件100，執行多個蝕刻方法（例如，多個選擇性濕蝕刻方法），以分別去除多晶矽層130、GLS間隔體的層165、層164和層163、以及阻擋層152、儲存層153和穿隧絕緣層154在腔穴170內露出的底部部分。然後，露出多晶矽溝道層155或多晶矽側壁在腔穴170內的部分，同時基底110仍被處於腔穴170的底部的層125覆蓋，如圖21所示。
與元件100的製作方法類似，可以執行第一選擇性磊晶成長，以在腔穴170內的多晶矽側壁上僅生長多晶矽層171，如圖22所示。與元件100類似，層171在一些實施例中可以是未摻雜的，或者在一些其它實施例中可以是輕微n摻雜或p摻雜的。然後，可以蝕刻掉覆蓋層125。可以進行蝕刻方法（例如，選擇性濕蝕刻方法），以去除層125。如圖23所示，在蝕刻方法之後露出基底110的頂表面。
之後，執行第二選擇性磊晶成長，以對腔穴170的多晶矽側壁上的多晶矽層171加厚，並且同時在基底110上生長單晶矽層173，如圖24所示。與元件100類似，元件200的在第二選擇性生長中生長的層171的部分以及層173是p摻雜的。層171和層173在接近溝道層155的區域中相互毗連，並且變得電耦合。
照此，與元件100類似，元件200的層171是通過兩個相繼的選擇性磊晶成長方法生長的，以及包括對應於這兩個方法的兩個部分。作為比較，元件200的層173是僅在一個選擇性磊晶成長中形成的。
在第二選擇性磊晶成長之後，與元件100類似，執行第三選擇性磊晶成長。在所述側壁上生長多晶矽，以進一步對層171加厚，以及在層173上生長另一單晶矽層174，如圖25所示。在第三選擇性磊晶成長中，對所生長的多晶矽層171的部分和單晶層174進行n摻雜。層171和層174在接近溝道層155的區域內相互毗連，並且變得電耦合。與元件100類似，當生長層174的一些部分以填充開口172時，在層174的一些其它部分以上形成孔隙175，如圖25所示。再一次，由於可以在第一選擇性磊晶成長中生長多晶矽層171以達到某一厚度，因此儘管存在孔隙175，但是可以保持溝道層155與ACS之間的電連接。
與元件100類似，元件200的層173和層174相互電接觸。此外，層173和層174兩者電接觸多晶矽層171。由於層173和層174分別是p摻雜和n型的，因此排列兩個單獨的電流通路。在圖25中標為“1”的第一電流通路在層173中，而在圖25中標為“2”的第二電流通路在層174中。與元件100類似，第一電流通路被配置用於3D記憶體元件200的塊抹除操作。第二電流通路被配置用於讀取操作。由於讀取操作使用在n摻雜的層174中的與第一電流通路隔開的第二電流通路，因此不再需要使層173（即，p阱）相對於選定的字元線負偏置。照此，可以去除針對BSG的某些要求，以及可以改進元件可靠性。
在第三磊晶成長之後，與元件100類似，可以執行蝕刻方法（例如，選擇性濕蝕刻方法），以去除氧化矽層162以及氮化矽層161和氮化矽層142。可以通過金屬（諸如W）來填充由層142留下的腔穴以形成導體層。導體層被配置為3D記憶體元件200的字元線，以及溝道層155（半導體溝道）被配置為位元線。與元件100類似，使用氧化物層166的沉積和蝕刻方法以在GLS160的底部露出層174，以及沉積導電材料以形成ACS。然後，ACS電接觸層174。此後，執行其它製作步驟或方法，以完成元件200的製作。
圖26根據本發明內容的實施例示意性地示出了另一3D記憶體元件210的截面圖。圖26所示的元件210可以是使用與用以制作圖25中所示的元件200的方法相同的方法製作的。圖26中所示的元件210的結構與圖25中所示的元件200的結構類似，但是元件210中的ACS貫穿n摻雜的層174延伸並且進入p摻雜的層173，而元件200中的ACE則僅延伸到n摻雜的層174內而不直接接觸層173。照此，在圖25中所示的元件200中，ACS僅電接觸n摻雜的層174。在圖26所示的元件210中，ACS與n摻雜的層174和p摻雜的層173兩者電接觸。在圖25和圖26中所示的元件200和元件210兩者中，第一電流通路被配置在層173中以用於抹除操作，以及第二電流通路被配置在層174中以用於讀取操作。
圖27根據本發明內容的實施例示出了用於製作3D記憶體元件的示意性流程圖300。在311中，可以在基底的頂表面之上沉積覆蓋層。所述基底可以包括半導體基底，諸如單晶矽基底。在一些實施例中，所述覆蓋層可以包括單個氧化鋁層。在一些其它實施例中，覆蓋層可以包括具有在基底之上順次沉積的四個層的複合層。在四個層當中，第一層和第三層可以包括氧化矽，並且第二層和第四層可以包括氮化矽。在一些其它實施例中，所述覆蓋層可以具有另一配置，其取決於3D記憶體元件的功能層和GLS間隔體的設計。
在312處，可以在覆蓋層上沉積犧牲層，例如，多晶矽層。接下來，可以在犧牲層以上沉積層堆疊。所述層堆疊包括交替地堆疊的第一堆疊層和第二堆疊層。在一些實施例中，第一堆疊層可以包括第一電介質層，以及第二堆疊層可以包括不同於第一電介質層的第二電介質層。在一些其它實施例中，第一堆疊層和第二堆疊層可以分別包括電介質層和導電層。
在313處，形成貫穿層堆疊、犧牲層和覆蓋層的溝道孔，以露出基底的部分。在每個溝道孔的側壁上沉積功能層和溝道層。形成功能層可以包括：在溝道孔的側壁上沉積阻擋層，在阻擋層上沉積儲存層，以及在儲存層上沉積穿隧絕緣層。在穿隧絕緣層上沉積的溝道層起著半導體溝道的作用，以及可以包括多晶矽層。
在314處，形成垂直地貫穿層堆疊延伸並且延伸到犧牲層內的GLS，以及其露出犧牲層的部分。接下來，蝕刻掉犧牲層，以及在覆蓋層以上建構腔穴。所述腔穴露出功能層的阻擋層的部分和覆蓋層的部分。然後，通過（例如）一個或多個選擇性蝕刻方法分別蝕刻掉功能層的順次在腔穴中露出的各個層，包括阻擋層、儲存層和穿隧絕緣層。因此，去除功能層的接近基底的部分，以露出溝道層在腔穴中的側面部分。覆蓋層的至少一部分被留下並且仍然覆蓋基底。
在315處，執行第一選擇性磊晶成長，以在溝道層在腔穴中的露出部分（即，側壁）上生長第一磊晶層。接下來，通過蝕刻（例如，選擇性濕蝕刻）來去除基底上的覆蓋層。露出基底的頂表面的部分。
在316處，執行第二選擇性磊晶成長，以同時地對第一磊晶層加厚並且在基底的部分上沉積p摻雜的第二磊晶層。第一磊晶層可以是多晶矽層，以及第二磊晶層可以是單晶矽層。
在317處，執行第三選擇性磊晶成長，以進一步對第一磊晶層加厚並且同時在第二磊晶層上沉積n摻雜的第三磊晶層。第一磊晶層保持為多晶矽層，以及第三磊晶層可以是單晶矽層。
在一些實施例中，層堆疊包括兩個電介質堆疊層，在318處蝕刻掉第一和第二堆疊層中的一者，以留下腔穴，然後利用導電材料填充所述腔穴，以形成導體層。導電材料可以包括諸如W、Co、Cu或Al的金屬。
在319處，在GLS處沉積氧化物層並且對其進行選擇性蝕刻，以露出第三磊晶層。在GLS中沉積諸如氮化鈦、W、Cu、Al和/或摻雜的多晶矽的導電材料，以形成與第三磊晶層電接觸的ACS。
圖28-圖36根據本發明內容的實施例示意性地示出了另一示例性3D記憶體元件400的製作方法。3D記憶體元件400的結構可以與元件100和元件200的結構類似，但是元件400中的穿隧絕緣層不是氧化矽。
如下文更詳細所述，在圖28-圖36中所示的元件400的示例性製作方法中，在形成腔穴170之後生長用於遮蔽基底的覆蓋層。例如，在圖28-圖36中所示的示例中，穿隧絕緣層154不是氧化矽層，而是具有高k電介質材料的層。用於沉積穿隧絕緣層的高k電介質材料可以包括不能被用於蝕刻氧化矽和氮化矽的蝕刻劑蝕刻的材料。在一些實施例中，在用於蝕刻氧化矽和氮化矽的製作期間使用的蝕刻劑對高k電介質材料的蝕刻速率可能比所述蝕刻劑對氧化矽和氮化矽進行蝕刻的蝕刻速率要慢得多，例如，慢10倍。例如，高k電介質材料可以包括在下文的描述中示例性地使用的氧化鋁。
3D NAND記憶體元件400的製作方法可以使用一個或多個與用於元件100和元件200的那些方法相同或類似的方法。例如，在元件400的製作中，可以使用用於元件100和元件200的一個或多個沉積方法、一個或多個蝕刻方法以及/或者一個或多個填充方法。省略或者不詳細重複對這樣的方法的描述。
參考圖28，當製作3D記憶體元件400時，可以在不首先沉積覆蓋層的情況下在基底110之上沉積犧牲層131。犧牲層131可以包括諸如電介質材料、半導體材料或導電材料的材料，該材料相對於基底110具有高蝕刻選擇性。在下文的描述中，作為示例，層131是氮化矽層。接下來，與元件100類似，在犧牲層131之上沉積包括交替的堆疊層141和層142的層堆疊140。與元件100和元件200類似，元件400中的堆疊層141和層142可以分別示例性地包括氧化矽和氮化矽。
參考圖29，與元件100類似，在元件400中順次形成溝道孔150、功能層151和多晶矽溝道層155（半導體溝道）。功能層151是以與元件100的相同或類似的方式形成於溝道孔150的側壁上的。元件400中的功能層151包括：沉積在溝道孔150的側壁上的阻擋層152、沉積在阻擋層152的表面上的儲存層153、以及沉積在儲存層153的表面上的穿隧絕緣層157。阻擋層152可以包括（例如）氧化矽層，以及儲存層153可以包括氮化矽層。與所描述的示例性元件中的包括氧化矽層的穿隧絕緣層154不同，元件400中的穿隧絕緣層157包括（例如）氧化鋁層。然後，多晶矽溝道層155可以被沉積在穿隧絕緣層157的表面上。可以利用電介質材料156填充溝道孔150。
如圖29所示，形成GLS160並且沉積GLS間隔體。例如，元件400的GLS間隔體可以包括四個層，而不是元件100中的五個層。元件400可以包括與元件100中相同的層161、層162、層163和層164，但是不包括層165。例如，層161和層163是氮化矽，以及層162和層164是氧化矽。通過第一蝕刻方法（諸如乾蝕刻方法、或者乾蝕刻方法和濕蝕刻方法的組合）去除層161-層164在GLS160中的底部部分，其露出層131。
在露出層131之後，執行可以包括（例如）兩個選擇性濕蝕刻方法的第二蝕刻方法，以順次對氮化矽材料和氧化矽材料進行蝕刻。因此，蝕刻掉氮化矽犧牲層131和氧化矽層164，以及形成腔穴170，如圖30所示。對犧牲層131的去除在腔穴170中露出阻擋層152的部分。由於阻擋層152也是氧化矽，因此層152在腔穴170中的露出部分在第二蝕刻方法中也被蝕刻掉。
如圖30所示，對犧牲層131的去除露出基底110的頂表面。接下來，執行氧化方法，以在基底110之上生長氧化矽層176，如圖31所示。氧化矽層176被配置為覆蓋層。
在氧化方法之後，執行第三蝕刻方法（例如，選擇性濕蝕刻方法），以蝕刻氮化矽材料。蝕刻掉層163以及儲存層153在腔穴170中的露出部分。因此，在腔穴170中露出穿隧絕緣層157的部分，即氧化鋁層的部分，如圖32所示。接下來，執行第四蝕刻方法（例如，選擇性濕蝕刻方法），以蝕刻掉氧化鋁材料。因此，如圖33所示，在第四蝕刻方法之後露出多晶矽溝道層155（多晶矽側壁）在腔穴170中的部分，同時在腔穴170的底部，基底110仍被覆蓋層176所覆蓋。
此後，與元件100和元件200的製作方法類似，可以執行第一選擇性磊晶成長，以在腔穴170中的多晶矽側壁上僅生長多晶矽層171，如圖34所示。與元件100類似，多晶矽層171可以是未摻雜的，或者可以是利用p型和/或n型摻雜劑輕微摻雜的。然後，在第五蝕刻方法（例如，選擇性濕蝕刻方法）中蝕刻掉氧化矽覆蓋層176。在第五蝕刻方法之後，基底110的頂表面變得露出。在一些實施例中，層176被配置得比層162足夠更薄。然後可以通過第五蝕刻方法僅去除層162的一部分。層162的剩餘部分可以形成層1621。
與元件100和元件200類似，執行第二選擇性磊晶成長，以對腔穴170中的多晶矽側壁上的多晶矽層171加厚，並且同時在基底110上生長單晶矽層173，如圖35所示。與元件100和元件200類似，元件400的在第二生長中生長的層171的部分以及層173是利用p型摻雜劑摻雜的。層171和層173在接近溝道層155的區域內相互毗連，並且變得電耦合。
接下來，與元件100和元件200類似，執行第三選擇性磊晶成長，以進一步對腔穴170中的多晶矽側壁上的多晶矽層171加厚，並且同時在層173上生長單晶矽層174，如圖36所示。與元件100和元件200類似，元件400的在第三生長中生長的層171的部分以及層174是利用n型摻雜劑摻雜的。層171和層174在接近溝道層155的區域內相互毗連，並且變得電耦合。
與元件100和元件200類似，當生長層174的一些部分以填充開口172時，在層174的一些其它部分以上形成孔隙175，如圖36所示。再一次，由於可以在第一選擇性磊晶成長中生長多晶矽層171以達到某一厚度，因此儘管存在孔隙175，但是可以保持溝道層155與ACS之間的電連接。
與元件100和元件200類似，元件400的層173和層174相互電接觸。此外，層173和層174兩者電接觸多晶矽層171。由於層173和層174分別是p摻雜和n摻雜的，因此排列兩個隔開的電流通路。在圖36中標為“1”的第一電流通路在層173中，而在圖36中標為“2”的第二電流通路在層174中。與元件100和元件200類似，第一電流通路被配置用於3D記憶體元件400的塊抹除操作。第二電流通路被配置用於元件400的讀取操作。由於讀取操作使用在n摻雜層174中的與第一電流通路隔開的第二電流通路，因此不再需要使層173（即，p阱）相對於選定的字元線負偏置。照此，可以去除針對BSG的某些要求，以及可以改進元件可靠性。
在第三選擇性磊晶成長之後，執行第六蝕刻方法（例如，選擇性濕蝕刻方法），以去除氧化矽層1621以及氮化矽層161和氮化矽層142。通過金屬（例如，W）來填充由層142留下的腔穴以形成導體層143。導體層被配置為3D記憶體元件400的字元線，以及溝道層155（半導體溝道）被配置為位元線。與元件100和元件200類似，使用氧化矽沉積和蝕刻方法可以以在GLS160的底部露出層174，以及可以沉積導電材料，以形成與層174電接觸的ACS。此後，執行其它製作步驟或方法，以完成元件400的製作。
圖37根據本發明內容的實施例示意性地示出了另一3D記憶體元件410的截面圖。圖37的元件410可以是使用與用於制作圖36中所示的元件400的方法相同的方法製作的。圖37中所示的元件410的結構與圖36中所示的元件400的結構類似，但是元件410中的ACS貫穿n摻雜的層174延伸並且進入p摻雜的層173，而元件400中的ACE僅延伸到n摻雜的層174中而不直接接觸層173。照此，在圖36中所示的元件400中，ACS僅電接觸n摻雜的層174。在圖37所示的元件410中，ACS與n摻雜的層174和p摻雜的層173兩者電接觸。在圖36和圖37中所示的元件400和元件410兩者中，第一電流通路被配置在層173中以用於抹除操作，以及第二電流通路被配置在層174中以用於讀取操作。
在一些實施例中，對於上文所述的元件，諸如元件100、元件200和/或元件400，在通過第三選擇性磊晶成長來沉積n摻雜的層174之後，可以執行擴散方法。例如，可以在擴散方法中在升高溫度下對元件進行烘烤。該擴散方法可以擴大元件中的n摻雜的區域。例如，該擴散方法可以被配置為使得多晶矽層171的與n摻雜的區域鄰近的一些部分轉換成n摻雜的區域，或者從p摻雜的區域轉換成n摻雜的區域。
在一些實施例中，當製作上文所述的元件，諸如元件100、元件180、元件200、元件210、元件400和元件410時，第二選擇性磊晶成長可以在基底上生長n型磊晶層，以及第三選擇性磊晶成長可以在n型磊晶層上生長p型磊晶層。在這樣的情形下，層173變為n摻雜的層，以及層174變為p摻雜的或者變為p阱。層173中的第一電流通路和層174中的第二電流通路仍然是隔開的，並且可以被配置為分別用於讀取操作和塊抹除操作。
通過使用所公開的儲存結構和方法，在3D記憶體元件中，在基底上生長p摻雜的層，以及在p摻雜的層上生長n摻雜層。p摻雜的層被配置用於在3D記憶體元件中的塊抹除操作中使用的第一電流通路。n摻雜層被配置為用於在3D記憶體元件的讀取操作中使用的第二電流通路。由於抹除操作和讀取操作使用兩個隔開的電流通路，因此在讀取操作期間不要求p摻雜的層（即，p阱）相對於字元線負偏置。照此，可以減少針對BSG的要求，以及可以改進元件可靠性。
儘管在本說明書中通過使用特定的實施例描述了本發明內容的原理和實現方式，但是前文對實施例的描述僅旨在説明理解本發明內容。此外，可以對前述不同實施例的特徵進行組合，以形成額外的實施例。本領域技術人員可以根據本發明內容的思路對所述的特定的實現方式和應用範圍做出修改。因此，不應將說明書的內容理解為是對本發明內容的限制。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:第一電流通路 2:第二電流通路 100:元件 110:基底 120:覆蓋層 121、122、123、124、125:層 130:犧牲層 131:層 140:層堆疊 141、142:層 143:導體層 150:溝道孔、溝道 151:功能層 152:阻擋層 153:儲存層 154:穿隧絕緣層 155:溝道層 156:材料 157:絕緣層 160:GLS 161、162、1621、163、164、165、166、167:層 168:材料 169:插塞 170:腔穴 171、173、174、176:層 172:開口 175:孔隙 180:元件 200:元件 210:元件 300:流程圖 400:元件 410:元件 311、312、313、314、315、316、317、318、319:處
圖1根據本發明內容的實施例示意性地示出了處於示例性製作方法中的三維（3D）記憶體元件的截面圖； 圖2和圖3根據本發明內容的實施例示意性地示出了圖1中示出的3D記憶體元件在形成溝道孔之後的上視圖和截面圖； 圖4和圖5根據本發明內容的實施例示意性地示出了圖2和圖3中示出的3D記憶體元件在形成閘極線縫隙（GLS）之後的上視圖和截面圖； 圖6和圖7根據本發明內容的實施例示意性地示出了圖4和圖5所示的3D記憶體元件在沉積並且然後選擇性地蝕刻GLS間隔體之後的截面圖； 圖8-圖12根據本發明內容的實施例示意性地示出了圖7中所示的3D記憶體元件在執行某些蝕刻步驟之後的截面圖； 圖13根據本發明內容的實施例示意性地示出了圖12所示的3D記憶體元件在第一選擇性磊晶成長之後的截面圖； 圖14根據本發明內容的實施例示意性地示出了圖13所示的3D記憶體元件在底表面上對氧化物層進行蝕刻之後的截面圖； 圖15和16根據本發明內容的實施例示意性地示出了圖14所示的3D記憶體元件在第二選擇性磊晶成長和第三選擇性磊晶成長之後的截面圖； 圖17和18根據本發明內容的實施例示意性地示出了圖16中所示的3D記憶體元件在執行額外的製作步驟之後的截面圖； 圖19根據本發明內容的實施例示意性地示出了另一3D記憶體元件的截面圖； 圖20根據本發明內容的實施例示意性地示出了在示例性製作方法中的另一3D記憶體元件的截面圖； 圖21-圖25根據本發明內容的實施例示意性地示出了圖20中所示的3D記憶體元件在執行若干製作步驟之後的截面圖； 圖26根據本發明內容的實施例示意性地示出了另一3D記憶體元件的截面圖； 圖27根據本發明內容的實施例示出了3D記憶體元件的製作的示意性流程圖； 圖28-圖36根據本發明內容的實施例示意性地示出了圖27中所示的3D記憶體元件在若干製作步驟之後的截面圖； 圖37根據本發明內容的實施例示意性地示出了另一3D記憶體元件的截面圖。
100:元件
150:溝道孔

Claims (20)

  1. 一種用於製作三維（3D）記憶體元件的方法，包括： 在基底之上沉積覆蓋層； 在所述覆蓋層之上沉積層堆疊，所述層堆疊包括交替地堆疊的多個第一堆疊層和多個第二堆疊層； 執行第一磊晶成長，以在貫穿所述層堆疊延伸的溝道層的側面部分上沉積第一磊晶層； 去除所述覆蓋層，以露出所述基底的部分； 執行第二磊晶成長，以在所述基底的所述部分上沉積第二磊晶層；以及 執行第三磊晶成長，以在所述第二磊晶層上沉積第三磊晶層，其中，所述第二磊晶層和所述第三磊晶層是利用不同類型的摻雜劑摻雜的，以及所述第二磊晶層和所述第三磊晶層被配置為提供用於所述3D記憶體元件的抹除操作和讀取操作的隔開的電流通路。
  2. 根據請求項1所述的方法，還包括： 形成貫穿所述層堆疊延伸的功能層，所述功能層包括阻擋層、儲存層和/或穿隧絕緣層；以及 形成與所述功能層鄰近的所述溝道層。
  3. 根據請求項1所述的方法，還包括： 通過蝕刻方法去除所述多個第一堆疊層的部分。
  4. 根據請求項3所述的方法，還包括： 形成多個導體層，所述多個導體層和所述多個第二堆疊層交替地堆疊。
  5. 根據請求項1所述的方法，還包括： 形成貫穿所述層堆疊延伸並且與所述第二磊晶層和所述第三磊晶層中的一者、或者與所述第二磊晶層和所述第三磊晶層兩者電接觸的導電溝道。
  6. 根據請求項1所述的方法，其中，所述第二磊晶層是利用p型摻雜劑摻雜的，以及所述第三磊晶層是利用n型摻雜劑摻雜的。
  7. 一種用於製作三維（3D）記憶體元件的方法，包括： 在基底之上沉積層堆疊，所述層堆疊包括交替地堆疊的多個第一堆疊層和多個第二堆疊層； 執行第一磊晶成長，以在貫穿所述層堆疊延伸的溝道層的側面部分上沉積第一磊晶層； 去除覆蓋層，以露出所述基底的部分； 執行第二磊晶成長，以在所述基底的所述部分上沉積第二磊晶層；以及 執行第三磊晶成長，以在所述第二磊晶層上沉積第三磊晶層，其中，所述第二磊晶層和所述第三磊晶層是利用不同類型的摻雜劑摻雜的，以及所述第二磊晶層和所述第三磊晶層被配置為提供用於所述3D記憶體元件的抹除操作和讀取操作的隔開的電流通路。
  8. 根據請求項7所述的方法，還包括： 形成貫穿所述層堆疊延伸的功能層，所述功能層包括阻擋層、儲存層和/或穿隧絕緣層；以及 形成與所述功能層鄰近的所述溝道層。
  9. 根據請求項8所述的方法，在執行所述第一磊晶成長之前還包括： 去除所述功能層的部分，以露出所述溝道層的所述側面部分。
  10. 根據請求項7所述的方法，還包括： 在所述基底之上沉積犧牲層；以及 在執行所述第一磊晶成長之前通過蝕刻來去除所述犧牲層，以形成腔穴。
  11. 根據請求項7所述的方法，還包括： 形成貫穿所述層堆疊延伸並且與所述第二磊晶層和所述第三磊晶層中的一者、或者與所述第二磊晶層和所述第三磊晶層兩者電接觸的導電溝道。
  12. 根據請求項7所述的方法，其中，所述第二磊晶層是利用p型摻雜劑摻雜的，以及所述第三磊晶層是利用n型摻雜劑摻雜的。
  13. 一種三維（3D）記憶體元件，包括： 基底； 處於所述基底之上的層堆疊，所述層堆疊包括交替地堆疊的多個第一堆疊層和多個第二堆疊層； 處於貫穿所述層堆疊延伸的溝道層的側面部分上的第一磊晶層； 處於所述基底上的第二磊晶層；以及 處於所述第二磊晶層上的第三磊晶層，其中，所述第二磊晶層和所述第三磊晶層是利用不同類型的摻雜劑摻雜的，所述第二磊晶層被配置為提供用於所述3D記憶體元件的抹除操作的第一電流通路，以及所述第三磊晶層被配置為提供用於所述3D記憶體元件的讀取操作的第二電流通路。
  14. 根據請求項13所述的元件，還包括： 與所述溝道層鄰近的功能層，其中，所述功能層包括阻擋層、儲存層和/或穿隧絕緣層。
  15. 根據請求項13所述的元件，其中，所述多個第一堆疊層包括導電材料。
  16. 根據請求項13所述的元件，還包括： 貫穿所述層堆疊延伸並且與所述第二磊晶層和所述第三磊晶層中的一者、或者與所述第二磊晶層和所述第三磊晶層兩者電接觸的導電溝道。
  17. 根據請求項13所述的元件，其中，所述第二磊晶層是利用p型摻雜劑摻雜的，以及所述第三磊晶層是利用n型摻雜劑摻雜的。
  18. 根據請求項13所述的元件，其中，所述第一磊晶層和所述第二磊晶層相互毗連，以及提供用於所述抹除操作的所述第一電流通路。
  19. 根據請求項13所述的元件，其中，所述第一磊晶層和所述第三磊晶層相互毗連，以及提供用於所述讀取操作的所述第二電流通路。
  20. 根據請求項13所述的元件，其中，所述第一磊晶層的厚度與所述第二磊晶層或所述第三磊晶層的厚度無關。
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