CN107887395B - Nand存储器及其制备方法 - Google Patents

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Abstract

本发明公开了一种NAND存储器，包括：等级层堆栈、NAND串、共源触点和源端导电层；所述等级层堆栈包括由导体层和绝缘层交替堆叠形成的导体/绝缘体叠层；所述NAND串和所述共源触点在垂直于所述等级层堆栈中的导体层或绝缘层的第一方向上延伸贯穿所述等级层堆栈；所述源端导电层覆盖所述等级层堆栈，并与所述NAND串第一端和所述共源触点的第一端接触，所述NAND串和所述共源触点通过所述源端导电层形成电性连接；所述源端导电层的导电区由金属、金属合金和金属硅化物中的一种或多种的组合构成。本发明旨在提高器件的操作速度以及外围器件对存储块的源端的驱动能力。

Description

NAND存储器及其制备方法
技术领域
本发明涉及一种NAND存储器及其制备方法，尤其涉及一种形成3D NAND闪存的NAND存储器及其制备方法。
背景技术
随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。3D NAND是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据存储单元来解决2D或者平面NAND闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类NAND技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
现有的3D NAND存储器中，利用源极选择门控制硅基板上源端通道的导通与关断，进而将电流由NAND串传导至共源触点。上述结构存在如下问题：1、通过源极选择门控制源端通道的导通与关断，源端通道从关断到导通需要一定的时间，且受源极选择门控制导通的源端通道的电阻较大，导致器件的操作速度下降；2、受源极选择门控制导通的源端通道的电阻较大，由于整个存储块共享一个下选择栅，外围CMOS器件驱动整个存储块的源端难度较大。
发明内容
本发明提供了一种NAND存储器及其制备方法，旨在提高器件的操作速度以及外围器件对存储块的源端的驱动能力。
按照本发明的一个方面，提供了一种NAND存储器，包括：等级层堆栈、NAND串、共源触点和源端导电层；所述等级层堆栈包括由导体层和绝缘层交替堆叠形成的导体/绝缘体叠层；所述NAND串和所述共源触点在垂直于所述等级层堆栈中的导体层或绝缘层的第一方向上延伸贯穿所述等级层堆栈；所述源端导电层覆盖所述等级层堆栈，并与所述NAND串的第一端和所述共源触点的第一端接触，所述NAND串和所述共源触点通过所述源端导电层形成电性连接；所述源端导电层的导电区由金属、金属合金和金属硅化物中的一种或多种的组合构成。
优选地，所述金属由铜、钴、镍、钛和钨中的一种或多种的组合构成。
优选地，所述金属合金为铜、钴、镍、钛和钨中的至少两种金属构成的合金中的一种或多种的组合。
优选地，所述金属硅化物由硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种的组合构成。
优选地，在所述NAND串和所述源端导电层间形成有硅外延层，所述NAND串通过所述硅外延层与所述源端导电层形成电性连接。
优选地，所述源端导电层具有多个导电区和隔离区，所述多个导电区之间通过所述隔离区绝缘，所述NAND串和所述共源触点通过所述多个导电区中的第一部分导电区实现电性连接。
优选地，所述存储器还包括在所述第一方向上延伸贯穿所述等级层堆栈的贯穿阵列触点，所述贯穿阵列触点与所述多个导电区中的第二部分导电区接触。
优选地，所述存储器还包括第一互联层，所述第一互联层具有第一导体层，所述NAND串的第一端通过所述多个导电区中的第一部分导电区与所述第一导体层实现电性连接。
优选地，所述存储器还包括第一互联层，所述第一互联层具有第二导体层，所述贯穿阵列触点通过所述多个导电区中的第二部分导电区与所述第二导体层实现电性连接。
优选地，所述存储器还包括外围器件，形成在所述NAND串的第二端和所述共源触点的第二端。
优选地，所述存储器还包括与所述外围器件接触的第二互联层，所述第二互联层包含一个或多个绝缘层，以及形成在该一个或多个绝缘层中的一个或多个导体层。
优选地，所述存储器还包括与所述NAND串的第二端和所述共源触点的第二端接触的第三互联层，所述第三互联层包含一个或多个绝缘层，以及形成在该一个或多个绝缘层中的一个或多个导体层。
优选地，所述第二互联层和所述第三互联层间形成有粘结界面，所述外围器件与所述NAND串和所述共源触点通过所述第二互联层和所述第三互联层形成电性连接。
按照本发明的另一方面，提供了一种NAND存储器的制备方法，包括如下步骤：
在第一硅基板上形成等级层堆栈；
形成垂直贯穿等级层堆栈的NAND串和共源触点；
将第一硅基板替换为源端导电层；所述源端导电层与所述NAND串的第一端和所述共源触点的第一端接触，所述NAND串和所述共源触点通过所述源端导电层形成电性连接；所述源端导电层由金属、金属合金和金属硅化物中的一种或多种的组合构成。
优选地，所述将第一硅基板替换为源端导电层的步骤进一步包括：
去除第一硅基板；
在原来第一硅基板的位置形成源端导电层。
优选地，所述去除第一硅基板的步骤具体为：首先减薄第一硅基板，然后再去除减薄后的第一硅基板。
优选地，所述将第一硅基板替换为源端导电层的步骤进一步包括：
在第一硅基板上形成金属层；
使第一硅基板中的硅与金属层中的金属合金化形成金属硅化物，得到源端导电层。
优选地，所述在第一硅基板上形成金属层的步骤包括：首先减薄第一硅基板，然后在减薄后的第一硅基板上形成金属层。
优选地，所述在第一硅基板上形成金属层的步骤具体为：在第一硅基板与等级层堆栈接触的一端形成有由绝缘材料构成的隔离区，减薄第一硅基板，直至第一硅基板的隔离区露出，在减薄后的第一硅基板上形成金属层。
优选地，所述方法还包括：去除选定区域中的源端导电层材料，在源端导电层上形成隔离区图案，向隔离区图案中填充绝缘材料，在源端导电层中形成隔离区。
优选地，所述方法还包括：
在第二硅基板上形成外围器件；
使所述外围器件形成在所述NAND串的第二端和所述共源触点的第二端。
优选地，所述使所述外围器件形成在所述NAND串的第二端和所述共源触点的第二端的步骤进一步包括：
在所述NAND串的第二端和所述共源触点的第二端形成第一互联层；
形成与所述外围器件接触的第二互联层；
在第一互联层和第二互联层间形成粘结界面，使所述外围器件与所述NAND串和所述共源触点通过第一互联层和第二互联层形成电性连接。
优选地，所述第一互联层包含一个或多个绝缘层，以及形成在该一个或多个绝缘层中的一个或多个导体层；所述第二互联层包含一个或多个绝缘层，以及形成在该一个或多个绝缘层中的一个或多个导体层。
优选地，所述在第一互联层和第二互联层间形成粘结界面的步骤进一步包括：使第一互联层中的绝缘层和第二互联层中的绝缘层形成化学键合，和/或使第一互联层中的导体层和第二互联层中的导体层进行物理互扩散。
与现有技术相比，本发明具有以下有益效果：
(1)用高电导率的源端导电层代替硅基板上的源端通道，实现共源触点与NAND串的连接，由于高电导率的源端导电层的存在，共源触点与硅外延层间具有良好的导电性，有利于提高器件的操作速度；
(2)高电导率的源端导电层材料可以为金属、金属合金和金属硅化物中的一种或多种的组合，也可以为其它高电导率材料。可以根据设计需要，对高电导率的源端导电层进行图形化，得到合适的源端导电层结构以驱动单个存储块、多个存储块、或存储块的部分；
(3)共源触点与硅外延层直接通过高电导率的源端导电层连接，源极选择门在擦除模式下可以利用栅诱导漏电流驱动导电；
(4)由于源端导电层具有高电导率，其除了用于实现共源触点与NAND串的连接之外，还可以被用作额外导电层，并可根据实际电路设计需要对源端导电层进行图形化，以实现额外的走线功能。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是根据本发明实施方式的NAND存储器的结构示意图；
图2A-2D是根据本发明实施方式的NAND存储器的外围器件和外围互联层的制备步骤示意图；
图3A-3D是根据本发明实施方式的NAND存储器的阵列器件和阵列互联层的制备步骤示意图；
图4A-4D是根据本发明实施方式的阵列器件与外围器件粘结得到NAND存储器的制备步骤示意图；
图5是形成外围器件和外围互联层的示例方法500的流程图；
图6是形成阵列器件和阵列互联层的示例方法600的流程图；
图7是结合阵列器件和外围器件的示例方法700的流程图。
具体实施方式
下文将参照附图更充分地描述本发明的实施例，本发明的优选实施例在附图中示出。然而，本发明可以以不同的方式实施，而不应被解释为仅限于此处所述的实施例。在整个说明书中相同的附图标记始终指代相同的元件。
应当理解，虽然这里可使用术语第一、第二等描述各种元件，但这些元件不应受限于这些术语。这些术语用于使一个元件区别于另一个元件。例如，第一元件可以称为第二元件，类似地，第二元件可以称为第一元件，而不背离本发明的范围。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任意及所有组合。
应当理解，当称一个元件在另一元件“上”、“连接到”或“耦合到”另一元件时，它可以直接在另一元件上或者连接到或耦合到另一元件，或者还可以存在插入的元件。相反，当称一个元件“直接在”另一元件上或者“直接连接到”或“直接耦合到”另一元件时，不存在插入的元件。其他的用于描述元件之间关系的词语应当以类似的方式解释(例如，“在...之间”相对于“直接在...之间”、“相邻”相对于“直接相邻”等)。这里当称一个元件在另一元件上时，它可以在另一元件上或下，直接耦合到另一元件，或者可以存在插入的元件，或者元件可以通过空隙或间隙分隔开。
这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。还应当理解，术语“包括”、“包括”、“包括”和/或“包括”，当在此处使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他的特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。
本发明一个实施例的NAND存储器的结构示意图如图1所示。包括一个第一硅基板102。在一些实施例中，第一硅基板102可由单晶硅制成。在一些实施例中，第一硅基板102可由其他合适的材料制成，例如但不限于，硅锗、锗或绝缘体上硅薄膜(SOI)。外围器件形成在第一硅基板102上。所述外围器件包括多个晶体管106。在一些实施例中，第一硅基板102上形成有隔离区104和掺杂区108。外围互联层122覆盖晶体管106以进行电信号传导。外围互联层122包括一个或多个层间绝缘层，例如绝缘层110、112和118。外围互联层122进一步包括层间绝缘层中的一个或多个触点，例如触点107和触点114，以及一个或多个互联导体层，例如层116和120。触点和互联导体层由导电材料制成，可以为钨、钴、铜、铝和金属硅化物中的一种或多种的组合，也可以为其他合适的材料。层间绝缘层由绝缘材料制成，可以为氧化硅、氮化硅、氮氧化硅和掺杂氧化硅中的一种或多种的组合，也可以为其他合适的材料。
阵列器件形成在外围器件之上。阵列器件包括多个NAND串130，其延伸贯穿等级层堆栈142。在一些实施例中，等级层堆栈142包括由多个交替堆叠的导体层134和绝缘层136构成的导体/绝缘体叠层。在一些实施例中，等级层堆栈142还包括导体/绝缘体叠层之外的导体层和/或绝缘层。在一些实施例中，等级层堆栈142中的导体/绝缘体叠层之外的导体层与导体/绝缘体叠层内的导体层由不同的材料制成和/或具有不同的厚度。在一些实施例中，等级层堆栈142中的导体/绝缘体叠层之外的绝缘层与导体/绝缘体叠层内的绝缘层由不同的材料制成和/或具有不同的厚度。
在一些实施例中，等级层堆栈142中一些位置的导体/绝缘体叠层与另一些位置的导体/绝缘体叠层由不同的材料制成和/或具有不同的厚度，例如，等级层堆栈中一些位置的导体/绝缘体叠层中的绝缘层的厚度为5-40nm，导体层的厚度为5-40nm；另一些位置的导体/绝缘体叠层中的绝缘层的厚度为10-40nm，导体层的厚度为10-40nm；又一些位置的导体/绝缘体叠层中的绝缘层的厚度为50-200nm，导体层的厚度为5-40nm。
在一些实施例中，导体层由导电材料制成，可以为钨、钴、铜、铝、掺杂硅和金属硅化物中的一种或多种的组合，也可以为其他合适的材料。绝缘层由绝缘材料制成，可以为氧化硅、氮化硅和氮氧化硅中的一种或多种的组合，也可以为其他合适的材料。
NAND串130包括半导体通道层128和介质层129。在一些实施例中，半导体通道层128由非晶硅、多晶硅或单晶硅制成。在一些实施例中，介质层129包括隧道层、存储单元层和阻隔层。在一些实施例中，所述隧道层包括绝缘材料，包括但不限于氧化硅、氮化硅或氮氧化硅，或者上述材料的组合。在一些实施例中，隧道层的厚度为5-15nm，半导体通道中的电子或空穴可以通过这层隧道层隧穿至NAND串的存储单元层中。在一些实施例中，存储单元层可以用于存储操作NAND的电荷，存储单元层中的电荷的存储或是移除决定了半导体通道的开关状态。存储单元层的材料包括但不限于氮化硅、氮氧化硅或硅，或者以上材料的组合。在一些实施例中，存储单元层的厚度为3-15nm。在一些实施例中，阻隔层材料为氧化硅、氮化硅或高介电常数绝缘材料，或者多种以上材料的组合。例如一个氧化硅层或一个包含氧化硅/氮化硅/氧化硅(ONO)三层的厚度为4-15nm的复合层。在一些实施例中，阻隔层可以进一步包括一个高K介电层(例如厚度为1-5nm的氧化铝)。
在一些实施例中，等级层堆栈142中的导体层用作多个NAND串的选择门或字线。在一些实施例中，等级层堆栈142中的导体层134用作NAND串的字线。在一些实施例中，等级层堆栈142中的形成在NAND串的一端的导体层138用作NAND串的源极选择门。在一些实施例中，等级层堆栈142中的形成在NAND串的另一端的导体层140用作NAND串的漏极选择门。
阵列器件进一步包括一个或多个共源触点132，其延伸贯穿等级层堆栈142。在一些实施例中，共源触点132由导电材料制成，可以为钨、钴、铜、铝和金属硅化物中的一种或多种的组合，也可以为其他合适的导电材料。在一些实施例中，共源触点132和等级层堆栈142间形成有绝缘层以达到隔离目的。
在一些实施例中，阵列器件进一步包括覆盖等级层堆栈142的源端导电层144。在一些实施例中，共源触点132和NAND串130均与源端导电层144接触。在一些实施例中，源端导电层144的导电区由高电导率材料构成，其导电性能不受源极选择门控制，并使得共源触点132与NAND串130能够形成良好的电性连接。在一些实施例中，源端导电层144的导电区由金属、金属合金和金属硅化物中的一种或多种的组合构成，也可以由其他高电导率材料构成。在一些实施例中，构成源端导电层144的导电区的金属由铜、钴、镍、钛和钨中的一种或多种的组合构成，也可以为其他合适的金属材料。在一些实施例中，构成源端导电层144的导电区的金属合金为铜、钴、镍、钛和钨中的至少两种金属构成的合金中的一种或多种的组合(例如，所述金属合金可以为钛镍合金，也可以为钛镍合金和钛钨合金的组合)，也可以为其他合适的金属合金材料。在一些实施例中，构成源端导电层144的导电区的金属硅化物由硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种的组合构成，也可以由其他合适的金属硅化物材料构成。
在一些实施例中，源端导电层144具有多个导电区(例如导电区158和导电区160)和隔离区(例如隔离区146)，多个导电区之间通过隔离区绝缘。在一些实施例中，采用光刻和干法/湿法刻蚀工艺去除选定区域中的导电层材料，形成隔离区图案，并向隔离区图案中填充绝缘材料形成隔离区146，与此相对应地，形成被隔离区146绝缘的多个导电区158和160。在一些实施例中，采用热生长和/或薄膜淀积工艺形成隔离区146。在一些实施例中，隔离区146的材料为氧化硅、氮化硅、氮氧化硅和掺杂氧化硅中的一种或多种的组合，也可以为其他合适的材料。在一些实施例中，NAND串130和共源触点132通过导电区158实现电性连接。在一些实施例中，根据设计需要，在源端导电层144中形成不同的隔离区图案，以得到合适的源端导电层结构，驱动单个存储块、多个存储块、或存储块的部分。
阵列器件进一步包括一个或多个贯穿阵列触点162，其延伸贯穿等级层堆栈142。在一些实施例中，通过湿法/干法刻蚀工艺形成贯穿等级层堆栈142的开口后，用导体材料填充所述开口，形成贯穿阵列触点162。在一些实施例中，贯穿阵列触点162和等级层堆栈142间形成有绝缘层164以达到隔离目的。在一些实施例中，贯穿阵列触点162包含导电材料，所述导电材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或以上材料的组合。在一些实施例中，可以采用ALD、CVD、PVD和/或其他合适的方法使导体材料或者其他材料填充所述开口。
在一些实施例中，根据设计需要，在源端导电层144中形成不同的隔离区图案，以得到合适的源端导电层结构，使源端导电层在连接共源触点与NAND串之外，实现其他的电性连接功能。在一些实施例中，贯穿阵列触点162与导电区160接触，有助于实现贯穿阵列触点162与互联层的电性连接。
在一些实施例中，阵列器件进一步包括形成在NAND串130和源端导电层144间的硅外延层147，NAND串130通过硅外延层147与源端导电层144形成电性连接。
阵列器件和外围互联层122间形成有阵列互联层123。在一些实施例中，阵列互联层123包括一个或多个绝缘层(例如绝缘层125和绝缘层121)。阵列互联层123进一步包括绝缘层中的一个或多个位线触点126，以及一个或多个导体层(例如层124)。所述导体层可以由导电材料制成，具体可以由钨、钴、铜、铝和金属硅化物中的一种或多种的组合构成，也可以由其他合适的材料构成。所述绝缘层由绝缘材料制成，具体可以由氧化硅、氮化硅和高介电常数绝缘材料中的一种或多种的组合构成，也可以由其他合适的材料构成。
粘结界面119形成在外围互联层122的绝缘层118和阵列互联层123的绝缘层121之间。在一些实施例中，粘结界面119也可以形成在导体层124和导体层120之间。在一些实施例中，绝缘层118是氮化硅层而绝缘层121是氧化硅层。在一些实施例中，绝缘层118是氧化硅层而绝缘层121是氮化硅层。
在一些实施例中，位线触点126与NAND串130接触，进而可通过位线触点独立寻址每个NAND串。
在一些实施例中，阵列器件进一步包括后段制程互联层。在一些实施例中，后段制程互联层包括一个或多个后段制程绝缘层(例如绝缘层152)。后段制程互联层进一步包括后段制程导体层(例如导体层148、154、166和168)和后段制程衬垫层(例如衬垫层156)。所述后段制程互联层在所述NAND存储器和外部电路之间传送电信号。在一些实施例中，后段制程导体层和衬垫层均由导电材料制成，具体可以由钨、钴、铜、铝和金属硅化物中的一种或多种的组合构成，或者由其他合适的材料构成。在一些实施例中，后段制程绝缘层由绝缘材料制成，具体可以由氧化硅、氮化硅和高介电常数绝缘材料中的一种或多种的组合构成，或者由其他合适的材料构成。
在一些实施例中，源端导电层144可以作为后段制程互联层的一部分。在一些实施例中，导电区158连接除NAND串130和共源触点132外的其他结构，例如导体层148，实现NAND存储器和其他电路(例如后段互联层154等)的电性连接。在一些实施例中，导电区160连接导体层166，实现贯穿阵列触点162和其他电路(例如后段互联层168)的电性连接。在一些实施例中，贯穿阵列触点162将电信号从外围器件传输到后段互联层或衬垫层。
图2A-2D是根据本发明实施方式的NAND存储器的外围器件和外围互联层的制备步骤示意图；图5是形成外围器件和外围互联层的示例方法500的流程图。
示例方法500开始于操作502，如图5所示，即在第一硅基板上形成外围器件。如图2A所示，首先提供了第一硅基板202，用以形成外围器件。在一些实施例中，外围器件包括多个晶体管器件204。所述多个晶体管器件204形成在第一硅基板202上。在一些实施例中，形成晶体管器件204包括多个步骤，包括但不限于光刻、干法/湿法刻蚀、薄膜沉淀、热生长、注入、化学机械平坦化(CMP)、和/或以上的组合。在一些实施例中，掺杂区208也形成在第一硅基板202上。在一些实施例中，隔离区206也形成在第一硅基板202上。
示例方法500继续于操作504，如图5所示，在外围器件上形成一个或多个绝缘层和导体层。所述一个或多个绝缘层和导体层是外围互联层的一部分，能够传输外围器件的电信号。如图2B所示，第一层绝缘层210形成在第一硅基板202上，接触层209形成并电性连接外围器件。如图2C所示，第二绝缘层216形成在第一绝缘层210上。在一些实施例中，第二绝缘层216可以是多个层的组合并且由独立步骤形成。在一些实施例中，导体层212、接触层209和导体层214由导电材料制成。形成导体层和接触层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺。形成导体层和接触层的工艺也可以使用光刻、化学机械平坦化、干法/湿法刻蚀。形成绝缘层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
示例方法500继续于操作506，如图5所示，形成外围互联层的一个顶部绝缘层和一个顶部导体层。如图2D所示，第三绝缘层218形成在第二绝缘层216上，导体层220形成在第三绝缘层218内。如此形成了外围互联层222。形成导体层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺。形成导体层的工艺也可以使用光刻、化学机械平坦化、干法/湿法刻蚀。形成绝缘层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
图3A-3D是根据本发明实施方式的NAND存储器的阵列器件和阵列互联层的制备步骤示意图；图6是形成阵列器件和阵列互联层示例方法600的流程图。
示例方法600开始于操作602，如图6所示，在第二硅基板上形成隔离区。如图3A所示，第二硅基板302用于形成阵列器件。在一些实施例中，第二硅基板302可由单晶硅制成。在一些实施例中，第二硅基板302可由其他合适的材料制成，例如但不限于，硅锗、锗或绝缘体上硅薄膜(SOI)。在一些实施例中，隔离区304形成在第二硅基板302上。在一些实施例中，形成隔离区304的工艺可以采用热生长和/或薄膜沉淀。在一些实施例中，光刻和干法/湿法刻蚀工艺可用于形成隔离区图案。
示例方法600继续于操作604，如图6所示，在第二硅基板上形成等级层堆栈。在一些实施例中，等级层堆栈306包括由多个交替堆叠的第一绝缘层308和第二绝缘层310构成的绝缘层对。在一些实施例中，等级层堆栈306还包括绝缘层对之外的一层或多层绝缘层。在一些实施例中，等级层堆栈306中的绝缘层对之外的绝缘层与绝缘层对内的绝缘层由不同的材料制成和/或具有不同的厚度。在一些实施例中，等级层堆栈306中一些位置的绝缘层对与另一些位置的绝缘层对由不同的材料制成和/或具有不同的厚度，例如，等级层堆栈中一些位置的绝缘层对中的第一绝缘层的厚度为5-40nm，第二绝缘层的厚度为5-40nm；另一些位置的绝缘层对中的第一绝缘层的厚度为10-40nm，第二绝缘层的厚度为10-40nm；又一些位置的绝缘层对中的第一绝缘层的厚度为50-200nm，第二绝缘层的厚度为5-40nm。在一些实施例中，等级层堆栈306中的绝缘层材料为氮化硅、氧化硅和氮氧化硅中的一种或多种的组合。在一些实施例中，第一绝缘层308为氮化硅层，第二绝缘层310为氧化硅层。在一些实施例中，形成等级层堆栈306的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
示例方法600继续于操作606，如图6所示，在第二硅基板上形成多个阵列器件的NAND串。如图3C所示，多个NAND串318形成在第二硅基板302上。在一些实施例中，等级层堆栈306的绝缘层对中的第一绝缘层308可以替换为导体层，从而在等级层堆栈314中形成多个导体/绝缘体层对。在一些实施例中，使用导体层替换第一绝缘层308的工艺可以采用选择第二绝缘层310上湿法刻蚀第一绝缘层308，然后将导体层填入结构中。在一些实施例中，填充导体层可以采用CVD、ALD和其他合适的方法。在一些实施例中，导体层由导电材料制成，包括但不限于钨、钴、铜、铝和/或金属硅化物。
在一些实施例中，等级层堆栈314中的导体层用作多个NAND串的选择门或字线。在一些实施例中，等级层堆栈314中的导体层316用作NAND串的字线。在一些实施例中，等级层堆栈314中的形成在NAND串的一端的导体层328用作NAND串的源极选择门。在一些实施例中，等级层堆栈314中的形成在NAND串的另一端的导体层330用作NAND串的漏极选择门。
在一些实施例中，对等级层堆栈306顶部的一个或多个绝缘层对进行图形化后，再将图形化的绝缘层对中的第一绝缘层替换为导体层，形成漏极选择门。在一些实施例中，在等级层堆栈306顶部形成一层导电层，对该导电层进行图形化，形成漏极选择门。在一些实施例中，导电层材料为钨、钴、铜、铝、掺杂硅和金属硅化物中的一种或多种的组合，也可以为其他合适的材料。在一些实施例中，导电层的厚度为5-40nm。在一些实施例中，形成导电层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。在一些实施例中，可以采用光刻和干法/湿法刻蚀工艺对导电层进行图形化。
在一些实施例中，形成NAND串进一步包括形成半导体通道320，其在竖直方向延伸并穿过所述等级层堆栈314。在一些实施例中，形成NAND串进一步包括介质层322，其位于半导体通道320和多个导体/绝缘层对之间。在一些实施例中，介质层322是多个层的组合，包括但不限于隧道层、存储单元层、和阻隔层。在一些实施例中，所述隧道层包括绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅或上述材料的组合。在一些实施例中，隧道层的厚度为5-15nm，半导体通道中的电子或空穴可以通过这层隧道层隧穿至NAND串的存储单元层中。在一些实施例中，存储单元层可以用于存储操作NAND的电荷。存储单元层的材料包括但不限于氮化硅、氮氧化硅、或氧化硅和氮化硅的组合、或上述材料的组合。在一些实施例中，存储单元层的厚度为3-15nm。在一些实施例中，阻隔层材料为氧化硅、氮化硅或高介电常数绝缘材料，或者多种以上材料的组合。例如一个氧化硅层或一个包含氧化硅/氮化硅/氧化硅(ONO)三层的厚度为4-15nm的复合层。在一些实施例中，所述阻隔层可以进一步包括一个高K介电层(例如厚度为1-5nm的氧化铝)。在一些实施例中，形成介质层322可以采用ALD、CVD、PVD和其他合适的方法。
在一些实施例中，形成NAND串进一步包括形成在所述NAND串一端的外延层。如图3C所示，外延层326形成在NAND串318和第二硅基板302之间。在一些实施例中，外延层326是硅层，其与第二硅基板302直接接触并且从第二硅基板302上外延生长。在一些实施例中，外延层326进一步被掺杂到期望的掺杂水平。
在一些实施例中，操作606进一步包括形成一个或多个共源触点。如图3C所示，垂直延伸并贯穿等级层堆栈314的共源触点324形成在第二硅基板302上。在一些实施例中，共源触点324的一端直接接触第二硅基板302。在一些实施例中，共源触点324通过第二硅基板302连接多个NAND串318。在一些实施例中，通过源极选择门328控制外延层326的开关状态。在一些实施例中，共源触点324由导电材料制成，包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或以上材料的组合。在一些实施例中，形成共源触点324可以通过使用干法/湿法刻蚀工艺来形成垂直贯穿等级层堆栈314的开口，然后将导体材料或者其他材料例如绝缘材料填充所述开口。所述填充材料可以采用ALD、CVD、PVD和其他合适的方法。
示例方法600继续于操作608，如图6所示，在多个NAND串上形成阵列互联层。如图3D所示，阵列互联层338形成在多个NAND串318上。阵列互联层用于传输NAND串和其他电路之间的电信号。在一些实施例中，形成阵列互联层338包括形成绝缘层334，然后形成多个位线触点335，其在绝缘层334中并与NAND串318接触。在一些实施例中，绝缘层334是一层或多层绝缘材料，例如氧化硅、氮化硅、氮氧化硅或者其组合。在一些实施例中，位线触点335的形成过程为：首先在绝缘层334中形成开口，然后使用导体材料或绝缘材料填充所述开口。在一些实施例中，制造位线触点335的导体材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或以上材料的组合。在一些实施例中，使用导体材料或者其他材料填充所述开口可以采用ALD、CVD、PVD和/或其他合适的方法。
在一些实施例中，形成阵列互联层338进一步包括形成其他导电层，例如形成在绝缘层334中的导体层340和导体接触层344。在一些实施例中，具有一个或多个导体层340和/或导体接触层344。在一些实施例中，制造导体层340和导体接触层344的导体材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或以上材料的组合。形成导体层和导体接触层的工艺可以采用公知的后段制程方法。
在一些实施例中，形成阵列互联层338进一步包括形成顶部导电层342和顶部绝缘层336。在一些实施例中，制造顶部导电层342的导体材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或以上材料的组合。在一些实施例中，制造顶部绝缘层336的绝缘材料包括但不限于氧化硅、氮化硅、氮氧化硅、或上述材料的组合。
图4A-4D是根据本发明实施方式的结合上述阵列器件和外围器件的步骤示意图；图7是结合上述阵列器件和外围器件的示例方法700的流程图。
示例性方法700开始于操作702，如图7所示，将第二硅基板上的阵列器件上下倒置从而使得阵列互联层位于第二硅基板下方，并将阵列互联层和外围互联层对齐。如图4A所示，阵列互联层338被置于第二硅基板302下方。在一些实施例中，对齐阵列互联层338和外围互联层222的方法为对齐阵列互联层338的导体层342和外围互联层222的导体层220。如此，当阵列器件和外围器件结合时导体层342与220接触。
示例性方法700继续于操作704，如图7所示，结合阵列互联层和外围互联层。如图4A所示，阵列互联层338和外围互联层222结合并形成粘结界面403。在一些实施例中，在两个互联层结合之前或结合时，处理工艺可用于加强阵列互联层338和外围互联层222之间的结合力。在一些实施例中，绝缘层336为氧化硅层，绝缘层218为氮化硅层。在一些实施例中，绝缘层336为氮化硅层，绝缘层218为氧化硅层。在一些实施例中，结合处理包括等离子体处理工艺和/或湿法化学处理工艺，处理阵列互联层的表面和外围互联层的表面以在两个绝缘层336和218之间形成化学结合。在一些实施例中，结合处理为热处理工艺，在一些实施例中，热处理的操作温度是250℃到600℃。在一些实施例中，热处理工艺使得导体层342和220之间产生互扩散。由此，导体层342和220在结合处理后相互混合。在一些实施例中，导体层342和220都由铜制成。
示例性方法700继续于操作706，如图7所示，在等级层堆栈上形成源端导电层。
在本发明的一个实施例中，操作706具体为：去除等级层堆栈上的第二硅基板后，在等级层堆栈上形成源端导电层，并在源端导电层中形成隔离区。
在一些实施例中，去除第二硅基板302，并在等级层堆栈314上形成源端导电层405，如图4B1所示。在一些实施例中，源端导电层405由高电导率材料构成，其导电性能不受源极选择门控制，并使得共源触点324与NAND串318能够形成良好的电性连接。在一些实施例中，源端导电层405由金属、金属合金和金属硅化物中的一种或多种的组合构成，也可以由其他高电导率材料构成。在一些实施例中，构成源端导电层405的金属由铜、钴、镍、钛和钨中的一种或多种的组合构成，也可以为其他合适的金属材料。在一些实施例中，构成源端导电层405的金属合金为铜、钴、镍、钛和钨中的至少两种金属构成的合金中的一种或多种的组合(例如，所述金属合金可以为钛镍合金，也可以为钛镍合金和钛钨合金的组合)，也可以为其他合适的金属合金材料。在一些实施例中，构成源端导电层405的金属硅化物由硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种的组合构成，也可以为其他合适的金属硅化物材料。
在一些实施例中，源端导电层405的厚度介于20nm到50μm之间。在一些实施例中，源端导电层405的厚度介于200nm到5000nm之间。在一些实施例中，形成源端导电层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
在一些实施例中，一次全部去除第二硅基板302。在一些实施例中，首先减薄第二硅基板302，然后再去除减薄后的第二硅基板。在一些实施例中，减薄第二硅基板302，直至第二硅基板302中的隔离区304露出。在一些实施例中，去除第二硅基板302的工艺包括但不限于晶圆研磨、干法刻蚀、湿法刻蚀或化学机械抛光或上述工艺的组合。
在一些实施例中，图形化源端导电层，在源端导电层中形成隔离区。如图4C1所示，一个或多个隔离区407形成在源端导电层405上。在一些实施例中，采用光刻和干法/湿法刻蚀工艺去除选定区域中的源端导电层材料，形成隔离区图案，并向隔离区图案中填充绝缘材料形成隔离区407。在一些实施例中，形成隔离区407的工艺可以采用热生长和/或薄膜淀积工艺。在一些实施例中，隔离区407的材料为氧化硅、氮化硅、氮氧化硅和掺杂氧化硅中的一种或多种的组合，也可以为其他合适的材料。在一些实施例中，根据实际设计需要，在源端导电层405中形成不同的隔离区图案，以得到合适的源端导电层结构，驱动单个存储块、多个存储块、或存储块的部分。在一些实施例中，根据实际设计需要，在源端导电层405中形成不同的隔离区图案，以得到合适的源端导电层结构，使源端导电层在连接共源触点与NAND串之外，实现其他的电性连接功能。
在本发明的另一个实施例中，操作706具体为：在第二硅基板上形成金属层，使第二硅基板中的硅与金属层中的金属合金化形成金属硅化物，得到源端导电层。
如图4B2所示，在一些实施例中，减薄第二硅基板302，直至第二硅基板302中的隔离区304露出，得到减薄后的硅基板417。在一些实施例中，减薄第二硅基板302的工艺包括但不限于晶圆研磨、干法刻蚀、湿法刻蚀或化学机械抛光或上述工艺的组合。在一些实施例中，在减薄后的硅基板417上形成金属层419。在一些实施例中，金属层材料是钴、镍、钛和钨中的一种或几种的组合，或者是其它合适的金属材料。所述金属层应该具有足够的厚度，以满足后续反应需要。可以使用薄膜沉淀工艺形成金属层419，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和/或其他合适的方法。
在一些实施例中，可以使用退火或其它合适的工艺使减薄后的硅基板417中的硅与金属层419中的金属合金化形成金属硅化物，得到源端导电层421，源端导电层421中具有隔离区304，最后去除源端导电层421上残留的金属层，如图4C2所示。具体地，使金属层419中的金属进入减薄后的硅基板417中形成金属硅化物。源端导电层421中的金属硅化物根据金属层419所含金属的不同而有所不同，如果金属层419采用钴、镍、钛或钨，则源端导电层421中的金属硅化物相应地为硅化钴、硅化镍、硅化钛或硅化钨。在一些实施例中，源端导电层421的金属硅化物具有高电导率，其导电性能不受源极选择门控制，并使得共源触点324与NAND串318能够形成良好的电性连接。
在一些实施例中，在第二硅基板302上形成的隔离区304不能满足对源端导电层421的设计需要，因此，上述操作706进一步包括：图形化源端导电层421，在源端导电层421中形成新的隔离区(图中未示出)。在一些实施例中，在第二硅基板302上形成的隔离区304能满足对源端导电层421的设计需要，因此，不需要对形成的源端导电层421再进行图形化操作。此外，对于上述操作706，第二硅基板302上的隔离区304不是必须的，即，在一些实施例中，形成的第二硅基板302上不存在隔离区304，因此，上述操作706进一步包括：图形化源端导电层421，在源端导电层421中形成隔离区(图中未示出)。
在一些实施例中，采用光刻和干法/湿法刻蚀工艺去除选定区域中的源端导电层材料，形成隔离区图案，并向隔离区图案中填充绝缘材料形成隔离区。在一些实施例中，形成隔离区的工艺可以采用热生长和/或薄膜淀积工艺。在一些实施例中，形成的隔离区的材料为氧化硅、氮化硅、氮氧化硅和掺杂氧化硅中的一种或多种的组合，也可以为其他合适的材料。在一些实施例中，根据实际设计需要，在源端导电层421中形成不同的隔离区图案，以得到合适的源端导电层结构，驱动单个存储块、多个存储块、或存储块的部分。在一些实施例中，根据实际设计需要，在源端导电层421中形成不同的隔离区图案，以得到合适的源端导电层结构，使源端导电层在连接共源触点与NAND串之外，实现其他的电性连接功能。
示例性方法700继续于操作708，如图7所示，在源端导电层上形成后段制程互联层和衬垫层。如图4D所示，在源端导电层405/421上形成后段制程互联层和衬垫层415。在一些实施例中，后段制程互联层包括一个或多个绝缘层409、一个或多个触点411和一个或多个导体层413。在一些实施例中，绝缘层409是多个绝缘层的组合，所述多个绝缘层可以通过独立的步骤制作。在一些实施例中，触点411、导体层413和衬垫层415可由导电材料制成，包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或以上材料的组合。在一些实施例中，制造绝缘层409的绝缘材料包括但不限于氧化硅、氮化硅、氮氧化硅、或上述材料的组合。在一些实施例中，绝缘层409可进一步包括高K绝缘材料。在一些实施例中，衬垫层415与外部电路连接以在结合的阵列/外围器件和外部电路之间传递电信号。在一些实施例中，后端制程互连层(例如触点411)与源端导电层直接或间接电性连接。
应当指出，上述形成NAND存储器的方法，以及形成NAND存储器的方法中包含的形成外围器件和外围互联层的方法、形成阵列器件和阵列互联层的方法、以及结合阵列器件和外围器件的方法均为示例性的，并不应当用来形成对本发明的限制，可以根据实际需要调整上述方法中的步骤内容和/或顺序，以获得相同或相似的技术效果。例如，形成外围器件和外围互联层的步骤与形成阵列器件和阵列互联层的步骤是相互独立的，二者没有先后顺序，也就是说，也可以先形成阵列器件和阵列互联层，再形成外围器件和外围互联层。此外，在等级层堆栈上形成源端导电层的步骤不一定要在结合阵列器件和外围器件时完成，也可以在形成阵列器件和阵列互联层时完成。在一些实施方式中，在第二硅基板上形成多个阵列器件的NAND串后，在原来第二硅基板的位置形成源端导电层，然后再在多个NAND串上形成阵列互联层。在一些实施方式中，在第二硅基板上形成多个阵列器件的NAND串，以及在多个NAND串上形成阵列互联层后，再在原来第二硅基板的位置形成源端导电层，然后再结合阵列器件和外围器件。此外，也可以在其他合适的时候形成源端导电层，以实现共源触点和NAND串的电性连接。与此相对应地，上述形成源端导电层的方法也应为示例性的，也可以采用其他合适的方法形成源端导电层。
本发明用高电导率的源端导电层代替硅基板上的源端通道，实现共源触点与NAND串的连接，源极选择门只需要控制硅外延层的通断，使得对硅外延层的控制不再受到对源端通道的控制的干扰，并能进一步提高器件的操作速度以及外围器件对存储块的源端的驱动能力。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (24)

1.一种NAND存储器，其特征在于，包括：等级层堆栈、NAND串、共源触点和源端导电层；所述等级层堆栈包括由导体层和绝缘层交替堆叠形成的导体/绝缘体叠层；所述NAND串和所述共源触点在垂直于所述等级层堆栈中的导体层或绝缘层的第一方向上延伸贯穿所述等级层堆栈；所述源端导电层覆盖所述等级层堆栈，并与所述NAND串的第一端和所述共源触点的第一端接触，所述NAND串和所述共源触点通过所述源端导电层形成电性连接；所述源端导电层的导电区由金属、金属合金和金属硅化物中的一种或多种的组合构成。
2.如权利要求1所述的NAND存储器，其特征在于，所述金属由铜、钴、镍、钛和钨中的一种或多种的组合构成。
3.如权利要求1所述的NAND存储器，其特征在于，所述金属合金为铜、钴、镍、钛和钨中的至少两种金属构成的合金中的一种或多种的组合。
4.如权利要求1所述的NAND存储器，其特征在于，所述金属硅化物由硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种的组合构成。
5.如权利要求1至4中任一项所述的NAND存储器，其特征在于，在所述NAND串和所述源端导电层间形成有硅外延层，所述NAND串通过所述硅外延层与所述源端导电层形成电性连接。
6.如权利要求1至4中任一项所述的NAND存储器，其特征在于，所述源端导电层具有多个导电区和隔离区，所述多个导电区之间通过所述隔离区绝缘，所述NAND串和所述共源触点通过所述多个导电区中的第一部分导电区实现电性连接。
7.如权利要求6所述的NAND存储器，其特征在于，所述存储器还包括在所述第一方向上延伸贯穿所述等级层堆栈的贯穿阵列触点，所述贯穿阵列触点与所述多个导电区中的第二部分导电区接触。
8.如权利要求7所述的NAND存储器，其特征在于，所述存储器还包括第一互联层，所述第一互联层具有第一导体层，所述NAND串的第一端通过所述多个导电区中的第一部分导电区与所述第一导体层实现电性连接。
9.如权利要求7所述的NAND存储器，其特征在于，所述存储器还包括第一互联层，所述第一互联层具有第二导体层，所述贯穿阵列触点通过所述多个导电区中的第二部分导电区与所述第二导体层实现电性连接。
10.如权利要求1至4中任一项所述的NAND存储器，其特征在于，所述存储器还包括外围器件，形成在所述NAND串的第二端和所述共源触点的第二端。
11.如权利要求10所述的NAND存储器，其特征在于，所述存储器还包括与所述外围器件接触的第二互联层，所述第二互联层包含一个或多个绝缘层，以及形成在该一个或多个绝缘层中的一个或多个导体层。
12.如权利要求11所述的NAND存储器，其特征在于，所述存储器还包括与所述NAND串的第二端和所述共源触点的第二端接触的第三互联层，所述第三互联层包含一个或多个绝缘层，以及形成在该一个或多个绝缘层中的一个或多个导体层。
13.如权利要求12所述的NAND存储器，其特征在于，所述第二互联层和所述第三互联层间形成有粘结界面，所述外围器件与所述NAND串和所述共源触点通过所述第二互联层和所述第三互联层形成电性连接。
14.一种NAND存储器的制备方法，其特征在于，包括如下步骤：
在第一硅基板上形成等级层堆栈；
形成垂直贯穿等级层堆栈的NAND串和共源触点；
将第一硅基板替换为源端导电层；所述源端导电层与所述NAND串的第一端和所述共源触点的第一端接触，所述NAND串和所述共源触点通过所述源端导电层形成电性连接；所述源端导电层由金属、金属合金和金属硅化物中的一种或多种的组合构成。
15.如权利要求14所述的NAND存储器的制备方法，其特征在于，所述将第一硅基板替换为源端导电层的步骤进一步包括：
去除第一硅基板；
在原来第一硅基板的位置形成源端导电层。
16.如权利要求15所述的NAND存储器的制备方法，其特征在于，所述去除第一硅基板的步骤具体为：首先减薄第一硅基板，然后再去除减薄后的第一硅基板。
17.如权利要求14所述的NAND存储器的制备方法，其特征在于，所述将第一硅基板替换为源端导电层的步骤进一步包括：
在第一硅基板上形成金属层；
使第一硅基板中的硅与金属层中的金属合金化形成金属硅化物，得到源端导电层。
18.如权利要求17所述的NAND存储器的制备方法，其特征在于，所述在第一硅基板上形成金属层的步骤包括：首先减薄第一硅基板，然后在减薄后的第一硅基板上形成金属层。
19.如权利要求18所述的NAND存储器的制备方法，其特征在于，所述在第一硅基板上形成金属层的步骤具体为：在第一硅基板与等级层堆栈接触的一端形成有由绝缘材料构成的隔离区，减薄第一硅基板，直至第一硅基板的隔离区露出，在减薄后的第一硅基板上形成金属层。
20.如权利要求14至19中任一项所述的NAND存储器的制备方法，其特征在于，所述方法还包括：去除选定区域中的源端导电层材料，在源端导电层上形成隔离区图案，向隔离区图案中填充绝缘材料，在源端导电层中形成隔离区。
21.如权利要求14至19中任一项所述的NAND存储器的制备方法，其特征在于，所述方法还包括：
在第二硅基板上形成外围器件；
使所述外围器件形成在所述NAND串的第二端和所述共源触点的第二端。
22.如权利要求21所述的NAND存储器的制备方法，其特征在于，所述使所述外围器件形成在所述NAND串的第二端和所述共源触点的第二端的步骤进一步包括：
在所述NAND串的第二端和所述共源触点的第二端形成第一互联层；
形成与所述外围器件接触的第二互联层；
在第一互联层和第二互联层间形成粘结界面，使所述外围器件与所述NAND串和所述共源触点通过第一互联层和第二互联层形成电性连接。
23.如权利要求22所述的NAND存储器的制备方法，其特征在于，所述第一互联层包含一个或多个绝缘层，以及形成在该一个或多个绝缘层中的一个或多个导体层；所述第二互联层包含一个或多个绝缘层，以及形成在该一个或多个绝缘层中的一个或多个导体层。
24.如权利要求23所述的NAND存储器的制备方法，其特征在于，所述在第一互联层和第二互联层间形成粘结界面的步骤进一步包括：使第一互联层中的绝缘层和第二互联层中的绝缘层形成化学键合，和/或使第一互联层中的导体层和第二互联层中的导体层进行物理互扩散。
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