KR20140122042A - 접합 트랜지스터를 포함하는 3차원 저항 변화 메모리 장치 및 그 구동방법 - Google Patents

접합 트랜지스터를 포함하는 3차원 저항 변화 메모리 장치 및 그 구동방법 Download PDF

Info

Publication number
KR20140122042A
KR20140122042A KR1020130038587A KR20130038587A KR20140122042A KR 20140122042 A KR20140122042 A KR 20140122042A KR 1020130038587 A KR1020130038587 A KR 1020130038587A KR 20130038587 A KR20130038587 A KR 20130038587A KR 20140122042 A KR20140122042 A KR 20140122042A
Authority
KR
South Korea
Prior art keywords
layer
vertical channel
variable resistance
channel layer
memory
Prior art date
Application number
KR1020130038587A
Other languages
English (en)
Inventor
박남균
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130038587A priority Critical patent/KR20140122042A/ko
Priority to US13/949,529 priority patent/US9214225B2/en
Priority to CN201310388497.4A priority patent/CN104103308B/zh
Publication of KR20140122042A publication Critical patent/KR20140122042A/ko
Priority to US14/935,251 priority patent/US9293510B1/en
Priority to US14/935,264 priority patent/US9269426B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8418—Electrodes adapted for focusing electric field or current, e.g. tip-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

접합 트랜지스터를 포함하는 3차원 저항 변화 메모리 장치 및 그 구동방법에 관한 기술로서, 저항 가변 메모리 장치는 반도체 기판, 상기 반도체 기판 상부에 형성되는 컬럼 스트링 선택 스위치, 상기 컬럼 스트링 선택 스위치 상부에 형성되는 수직 채널층, 상기 수직 채널층의 외측에 상기 수직 채널층과 접하도록 형성되는 복수의 적층 게이트, 및 상기 수직 채널층 내측에 상기 수직 채널층과 접하도록 형성되는 가변 저항층을 포함한다.

Description

접합 트랜지스터를 포함하는 3차원 저항 변화 메모리 장치 및 그 구동방법{3 Dimension Resistive Variable Memory Device Having Junction FET}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 접합 트랜지스터를 포함하는 3차원 저항 변화 메모리 장치에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재, 차세대 메모리 장치로서 저항 소자를 메모리 매체로 사용하는 저항 변화 메모리 장치가 제안되고 있다. 대표적인 저항 변화 메모리 장치로는, 상변화 메모리 장치, 저항 메모리 장치, 및 자기 저항 메모리 장치가 있다.
저항 메모리 장치는 스위칭 소자 및 저항 소자를 기본 구성으로 하고 있으며, 저항 소자의 상태에 따라 "0" 또는 "1"의 데이터를 저장하게 된다.
하지만, 이러한 저항 메모리 또한 집적 밀도 개선이 최우선 과제이며, 좁은 면적에 최대의 메모리 셀을 집적시키는 것이 관건이다. 또한, 이렇게 복수의 메모리 셀을 한정된 영역에 집적시켰을 때, 스위칭 퍼포먼스(switching performance)를 확보할 수 있어야 한다.
본 발명은 집적 밀도를 개선시킬 수 있으면서도 스위칭 퍼포먼스를 확보할 수 있는 3차원 저항 변화 메모리 장치 및 그 구동방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 저항 변화 메모리 장치는, 반도체 기판, 상기 반도체 기판 상부에 형성되는 컬럼 스트링 선택 스위치, 상기 컬럼 스트링 선택 스위치 상부에 형성되는 수직 채널층, 상기 수직 채널층의 외측에 상기 수직 채널층과 접하도록 형성되는 복수의 적층 게이트, 및 상기 수직 채널층 내측에 상기 수직 채널층과 접하도록 형성되는 가변 저항층을 포함한다.
또한, 본 발명의 일 실시예에 따른 저항 변화 메모리 장치는, 공통 소스 라인, 상기 공통 소스 라인에 전기적으로 연결된 복수의 스트링, 상기 복수의 스트링과 전기적으로 연결된 비트 라인, 및 상기 복수의 스트링 중 하나를 선택하기 위한 컬럼 스트링 선택 스위치를 포함하며, 상기 복수의 스트링은 복수의 메모리 셀이 직렬로 연결되어 구성되고, 상기 복수의 메모리 셀 각각은 가변 저항층, 및 상기 가변 저항층에 선택적으로 전류를 제공하기 위한 접합 트랜지스터로 구성된다.
또한, 본 발명의 일 실시예에 따른 저항 가변 메모리 장치의 구동방법은, 접합 트랜지스터 및 상기 접합 트랜지스터와 병렬로 연결된 가변 저항으로 구성된 메모리 셀을 복수 개 적층하여 구현되는 저항 가변 메모리 장치의 구동 방법으로서, 적층된 상기 복수의 메모리 셀 중 선택되는 하나의 복수의 메모리 셀의 접합 트랜지스터를 턴오프시키고, 비선택된 복수의 메모리 셀의 접합 트랜지스터를 턴오프시켜서, 상기 선택된 메모리 셀의 가변 저항층에 전류 패스를 형성하는 단계를 포함한다.
본 발명에 의하면, 셀 게이트를 적층하여, 한정된 공간에 복수의 메모리 셀을 적층 형성하므로써, 집적 밀도를 개선할 수 있다. 또한, 단순한 구조를 가지며 스위칭 퍼포먼스가 우수한 접합 트랜지스터를 스위칭 소자로 사용하므로써, 스위칭 특성 및 구조적 안정화를 달성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항 가변 메모리 장치의 회로도이다.
도 2는 본 발명의 다른 실시예에 따른 저항 가변 메모리 장치의 회로도이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 접합 트랜지스터의 구동을 보여주는 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 저항 가변 메모리 장치의 구동방법을 보여주는 회로도이다.
도 7 내지 도 11은 본 발명의 일 실시예에 따른 저항 가변 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 가변 저항 메모리 장치(10)는 직렬로 연결된 복수의 메모리 셀(mc1,mc2,mc3,mc4)을 포함한다.
직렬 연결된 복수의 메모리 셀(mc1-mc4)은 비트 라인(BL)과 공통 소스 라인(CS) 사이에 연결될 수 있다. 즉, 직렬로 연결된 복수의 메모리 셀(mc1-mc4)은 반도체 기판(도시되지 않음) 상에 순차적으로 적층하여 구현할 수 있다. 본 실시예에서 하나의 비트 라인(BL)에 연결되며, 직렬로 연결된 적층 메모리 셀(mc1-mc4)들을 컬럼 스트링(SS1,SS2)이라 명명하여 설명할 것이다. 아울러, 하나의 비트 라인(BL)에는 복수의 컬럼 스트링(SS1,SS2)이 연결될 수 있다.
한편, 각각의 메모리 셀(mc1-mc4)은 스위칭 소자(SW1-SW4) 및 가변 저항(R1-R4)으로 구성될 수 있으며, 각 메모리 셀(mc1-mc4)을 구성하는 스위칭 소자((SW1-SW4)와 가변 저항(R1-R4)는 각각 병렬로 연결될 수 있다.
스위칭 소자(SW1-SW4)는 접합 트랜지스터(junction FET transistor)가 이용될 수 있다. 가변 저항(R1-R4)은 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층들이 다양하게 이용될 수 있다.
컬럼 스트링(SS1,SS2)들과 커먼 소스(CS) 사이에 컬럼 스위치 어레이(15)가 연결될 수 있다. 컬럼 스위치 어레이(15)는 복수의 스트링 선택 스위치(SSW1, SSW2)를 포함할 수 있으며, 각각의 스트링 선택 스위치(SSW1, SSW2)는 컬럼 스트링(SS1,SS2)당 하나씩 연결될 수 있으며, 선택 신호(a1,a2)에 응답해서, 해당 컬럼 스트링(SS1,SS2)과 커먼 소스(CS)를 선택적으로 연결한다.
상기 컬럼 스위치 어레이(15)는 도 2에 도시된 바와 같이, 컬럼 스트링(SS1,SS2)과 비트 라인(BL) 사이에 위치하여도 동일한 효과를 발휘할 수 있다.
본 실시예에서 스위칭 소자(SW1-SW4)로 이용되는 접합 트랜지스터는 알려진 바와 같이, 게이트 바이어스에 따라 공핍층의 면적이 가변되어, 스위칭 동작이 수행되는 디바이스이다.
도 3을 참조하면, 채널층(20) 양 단부에 소스(25a) 및 드레인(25b)이 형성된다. 게이트(30)는 게이트 절연막의 개재 없이 채널층(20)을 감싸도록 형성된다. 상기 채널층(20)은 n형의 불순물을 포함할 수 있고, 상기 소스(25a) 및 드레인(25b)은 고농도 n형 불순물을 포함할 수 있으며, 게이트(30)는 고농도 p형 불순물을 포함하는 반도체층일 수 있다. 게이트(30)과 채널층(20)의 접합에 의해, 게이트(30)과 채널층(20) 사이에 공핍층(35)이 형성될 수 있다.
이와 같은 접합 트랜지스터는 도 3에 도시된 바와 같이, 게이트(30), 소스(25a) 및 드레인(25b)에 어떠한 전압도 인가하지 않은 상태에서, 도 4에 도시된 바와 같이, 게이트(30) 및 소스(25a)에 0V를 제공하고, 드레인(25b)에 +V(정바이어스)를 인가하면, 채널층(20)에 전류가 흐를 수 있을 정도로 공핍층(35)이 확장되어, 접합 트랜지스터가 턴온된다.
하지만, 도 5에 도시된 바와 같이, 소스(25a)에 0V를 제공하고, 드레인(25b)에 +V를 인가한 상태에서, 게이트(30)에 ?(역바이어스)를 인가하면, 공핍층(35)의 면적이 증가되어, 채널층(20)을 폐쇄시키는 핀치 오프가 발생된다. 이에 따라, 접합 트랜지스터는 턴오프된다.
즉, 스위칭 소자(SW1-SW4)로 이용되는 접합 트랜지스터는 게이트 바이어스에 의해 공핍층의 면적을 조절하므로써, 가변 저항 메모리 장치의 스위칭을 수행할 수 있다.
이하, 본 실시예의 가변 저항 메모리 장치의 동작을 설명한다.
본 실시예에서, 제 1 컬럼 스트링(SS1)의 제 3 메모리 셀(mc3)에 데이터를 라이트(write) 및 리드(read)하는 과정에 대해 예를 들어 설명할 것이다.
도 6을 참조하면, 제 1 컬럼 스트링(SS1)을 선택하기 위하여, 제 1 스트링 스위치(SSW1)의 게이트(a1)에 하이 전압을 인가한다.
제 3 메모리 셀(mc3)에 데이터를 라이트하기 위하여, 제 3 메모리 셀(mc)의 접합 트랜지스터를 턴 오프 시킨 상태에서(도 6 상태), 제 1, 제 2 및 제 4 메모리 셀(mc1,mc2,mc4)의 접합 트랜지스터를 플로팅 또는 턴온시킨다(도 4 또는 도 5).
즉, 제 1, 제 2 및 제 4 접합 트랜지스터(SW1,SW2,SW4)의 게이트에 0V 또는 정바이어스(+V)를 인가하고, 제 3 접합 트랜지스터(SW3)의 게이트에 역바이어스(-V)를 인가한다.
그러면, 제 4, 제 2 및 제 1 메모리 셀(mc4,mc2,mc1)은 제 4, 제 2 및 제 1 접합 트랜지스터(SW4,SW2,SW1)가 도통되어 접합 트랜지스터(SW4,SW2,SW1)에 전류 패스가 형성되는 반면, 제 3 메모리 셀(mc3)은 제 3 접합 트랜지스터(SW3)가 턴오프되었으므로, 제 3 가변 저항(R3)에 전류 패스가 형성된다.
이에 따라, 비트 라인(BL)으로부터 제공되는 라이트 전류(Iw)는 제 4 접합 트랜지스터(SW4), 제 3 가변 저항(R3), 제 2 및 제 1 접합 트랜지스터(SW2, SW1)를 통해 공통 소스 라인(CS)으로 흐르게 되고, 이 과정에서 제 3 가변 저항(R3)에 데이터가 라이트된다.
상기 라이트 동작과 동일한 스위치 온/오프 상태에서, 비트 라인(BL)으로부터 리드 전류(Ir)가 제공될 수 있다. 리드 전류(Ir)는 해당 도전 패스를 거쳐 접지와 연결된 공통 소스 라인(CS)에 도달된다. 커먼 소스(CS)에 도달되는 전류 값의 측정에 의해, 제 3 가변 저항(R3)에 어떠한 데이터가 기입되었는지 확인할 수 있다. 이때, 리드 전류(Ir)는 가변 저항(R3)의 결정 상태에 영향을 미치지 않는 수준으로서, 라이트 전류(Iw) 보다는 낮은 값을 가질 수 있다.
이하, 도 7 내지 도 11은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 공정별 단면도이다.
도 7을 참조하면, 반도체 기판(100) 상부에 공통 소스 영역(105)을 형성한다. 공통 소스 영역(105)은 예를 들어, 불순물 영역이거나, 혹은 도전층으로 구성될 수 있다. 불순물 영역으로 된 공통 소스 영역(105)은 반도체 기판(100)에 반도체 기판과 반대 타입의 불순물, 예를 들어, n형의 불순물을 주입하여 형성될 수 있다. 도전층으로 된 공통 소스 영역(105)은 반도체 기판(100) 상에 폴리실리콘층을 증착하여 형성할 수 있다.
공통 소스 영역(105) 상부에 일정 두께의 도전층을 형성한 다음, 이를 패터닝하여, 스트링 선택 스위치의 채널을 형성하기 위한 필라(110)를 형성한다. 예를 들어, 필라용 도전층은 폴리실리콘막과 같은 반도체막이 이용될 수 있다. 상기 필라(110) 상부에 상기 공통 소스 영역(105)과 동일한 타입의 불순물을 불순물을 주입하여, 드레인 영역(115)을 형성한다. 이에 따라, 필라(110)내에 실질적인 채널 예정 영역이 한정된다. 이때, 필라(110)는 상기 컬럼 스트링(SS1, SS2)으로 한정된 영역당 하나씩 형성될 수 있다.
필라(110)가 형성된 반도체 기판(100) 결과물 상부에 게이트 절연막(120)을 피복하고, 상기 필라(110)를 둘러싸도록 게이트(125)를 형성한다. 게이트(125)는 상기 채널 예정 영역과 대응될 수 있는 높이(혹은 두께)로 형성될 수 있다. 이에 따라, 수직 구조의 스트링 선택 스위치(SSW1,SSW2)가 완성된다.
반도체 기판(100) 결과물을 덮도록 층간 절연막(130)을 형성한다. 층간 절연막(130)은 스트링 선택 스위치(SSW1,SSW2)가 매립될 수 있는 정도의 두께로 형성될 수 있다. 층간 절연막(130)은 상기 드레인 영역(120)이 노출되도록 평탄화된다. 노출된 드레인 영역(120)에 공지의 방식에 따라 오믹층(135)을 형성한다. 본 실시예에서 오믹층(135)으로는 예를 들어 실리사이드막이 이용될 수 있다.
도 9를 참조하면, 층간 절연막(130) 상부에 절연막(140a,140b,140c,140d,140e)과 도전막(145a,145b,145c,145d)을 적어도 1회 이상 교대로 증착하여, 적층 게이트 구조물을 형성한다. 상기 적층 게이트 구조물은 최상부에 절연막(140e)이 위치할 수 있다. 본 실시예에서는 예를 들어 4개의 메모리 셀을 적층시킬 수 있도록, 4개의 도전막 도전막(145a,145b,145c,145d)이 절연막을 사이에 두고 적층된다.
도전막(145a,145b,145c,145d)은 메모리 셀을 구성하는 접합 트랜지스터의 게이트 물질일 수 있다. 접합 트랜지스터의 게이트 물질로는 예를 들어, 도핑된 폴리실리콘막, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON 및 TaON 중 선택되는 하나 이상의 물질로 구성될 수 있다. 여기서, 게이트 물질(145a,145b,145c,145d)이 금속 물질인 경우, 이후 형성될 채널층과의 접촉 부위에 오믹 콘택층이 형성될 수 있다.
도 9를 참조하여, 필라(110) 상부의 오믹층(135)이 노출되도록 절연막(140a,140b,140c,140d,140e)과 도전막(145a,145b,145c,145d)을 식각하여 홀(H)을 형성한다. 홀(H)의 형성에 의해, 스트링별로 접합 트랜지스터의 게이트가 한정된다.
도 10을 참조하면, 반도체 기판(100) 결과물 표면을 따라 접합 트랜지스터의 채널층(155) 및 가변 저항층(160)을 순차적으로 형성한다. 채널층(155) 및 가변 저항층(160)은 홀(H)의 표면을 따라 고른 두께로 형성될 수 있다. 홀(H)의 계면을 따라 채널층(155)이 형성되므로, 접합 트랜지스터의 채널층 역시, 기판 표면에 대해 수직 구조를 가질 수 있다. 본 실시예의 채널층(155)은 N형의 반도체층, 예를 들어, Si, SiGe 및 GaAs층이 이용될 수 있다. 상기 가변 저항층(160)은 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층들이 다양하게 이용될 수 있다. 채널층(155) 및 가변 저항층(160)이 형성된 홀(H) 내부에 매립용 절연막(165)을 형성한다. 경우에 따라, 가변 저항층(160)의 두께를 증대시키어, 매립용 절연막(165)을 형성하는 단계를 생략할 수 있다.
도 11을 참조하면, 결과물 상부에 공지의 방식으로 비트 라인(170)을 형성한다. 비트 라인(170)을 형성하기 전에, 상기 홀(H) 사이의 셀 게이트(145a,145b,145c,145d)내에 추가의 절연 포스트를 형성하여, 상기 스트링 선택 스위치의 게이트와 동일한 형태로 구현할 수 있다.
이와 같은 3D 구조의 저항 변화 메모리 장치는 상기 도 3 내지 도 5에서 설명한 바와 같이, 셀 게이트에 역바이어스를 인가하여, 선택되는 메모리 셀의 가변 저항에 전류 패스를 발생시킴으로써, 데이터의 리드 및 라이트를 수행할 수 있다.
본 발명에 따르면, 셀 게이트를 적층하여, 한정된 공간에 복수의 메모리 셀을 적층 형성하므로써, 집적 밀도를 개선할 수 있다. 또한, 단순한 구조를 가지며 스위칭 퍼포먼스가 우수한 접합 트랜지스터를 스위칭 소자로 사용하므로써, 스위칭 특성 및 구조적 안정화를 달성할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 기판 145a,145b,145c,145d: 게이트 도전막
155 : OTS 물질층 160 : 가변 저항 물질층
170 : 비트 라인

Claims (13)

  1. 반도체 기판;
    상기 반도체 기판 상부에 형성되는 컬럼 스트링 선택 스위치;
    상기 컬럼 스트링 선택 스위치 상부에 형성되는 수직 채널층;
    상기 수직 채널층의 외측에 상기 수직 채널층과 접하도록 형성되는 복수의 적층 게이트; 및
    상기 수직 채널층 내측에 상기 수직 채널층과 접하도록 형성되는 가변 저항층을 포함하는 저항 가변 메모리 장치.
  2. 제 1 항에 있어서,
    상기 컬럼 선택 스위치는,
    상기 반도체 기판에 형성되는 공통 소스 영역;
    상기 공통 소스 영역 상부에 형성되는 채널 필라,
    상기 채널 필라의 상부 영역에 형성되는 드레인;
    상기 채널 필라의 외주를 둘러싸도록 형성되는 게이트; 및
    상기 채널 필라와 상기 게이트 사이에 개재되는 게이트 절연막을 포함하는 수직 채널 트랜지스터인 저항 가변 메모리 장치.
  3. 제 2 항에 있어서,
    상기 드레인 상부에 형성되는 오믹층을 더 포함하는 저항 가변 메모리 장치.
  4. 제 1 항에 있어서,
    상기 복수의 적층 게이트는 상호 절연을 이루며 적층되는 가변 저항 메모리 장치.
  5. 제 1 항에 있어서,
    상기 적층 게이트는 제 1 도전 타입의 반도체층으로 형성되고,
    상기 채널층은 상기 제 1 도전 타입과 반대인 제 2 도전 타입의 반도체층으로 형성되는 저항 가변 메모리 장치.
  6. 제 1 항에 있어서,
    상기 수직 채널층은 실린더 형태로 구성되며,
    상기 가변 저항층은 상기 실린더 형태의 수직 채널층 내벽을 따라 형성되는 저항 가변 메모리 장치.
  7. 제 6 항에 있어서,
    상기 적층 게이트 중 선택되는 하나에 역바이어스를 인가하여, 마주하는 가변 저항층에 데이터가 저장되도록 구성되는 저항 가변 메모리 장치.
  8. 제 1 항에 있어서,
    상기 가변 저항층은 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층 중 하나의 막인 가변 저항 메모리 장치.
  9. 공통 소스 라인;
    상기 공통 소스 라인에 전기적으로 연결된 복수의 스트링;
    상기 복수의 스트링과 전기적으로 연결된 비트 라인; 및
    상기 복수의 스트링 중 하나를 선택하기 위한 컬럼 스트링 선택 스위치를 포함하며,
    상기 복수의 스트링은 복수의 메모리 셀이 직렬로 연결되어 구성되고,
    상기 복수의 메모리 셀 각각은 가변 저항층, 및 상기 가변 저항층에 선택적으로 전류를 제공하기 위한 접합 트랜지스터로 구성되는 저항 가변 메모리 장치.
  10. 제 9 항에 있어서,
    상기 메모리 셀을 구성하는 상기 접합 트랜지스터 및 가변 저항층은 병렬로 연결되는 저항 가변 메모리 장치.
  11. 제 9 항에 있어서,
    상기 컬럼 스트링 선택 스위치는 상기 공통 소스 라인과 상기 복수의 셀 스트링 사이에 각각 위치되는 저항 가변 메모리 장치.
  12. 제 9 항에 있어서,
    상기 컬럼 스트링 선택 스위치는 상기 복수의 셀 스트링과 상기 비트 라인 사이에 각각 위치되는 저항 가변 메모리 장치.
  13. 접합 트랜지스터 및 상기 접합 트랜지스터와 병렬로 연결된 가변 저항으로 구성된 메모리 셀을 복수 개 적층하여 구현되는 저항 가변 메모리 장치의 구동 방법으로서,
    적층된 상기 복수의 메모리 셀 중 선택되는 하나의 복수의 메모리 셀의 접합 트랜지스터를 턴오프시키고, 비선택된 복수의 메모리 셀의 접합 트랜지스터를 턴오프시켜서, 상기 선택된 메모리 셀의 가변 저항층에 전류 패스를 형성하는 단계를 포함하는 저항 가변 메모리 장치의 구동방법.
KR1020130038587A 2013-04-09 2013-04-09 접합 트랜지스터를 포함하는 3차원 저항 변화 메모리 장치 및 그 구동방법 KR20140122042A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020130038587A KR20140122042A (ko) 2013-04-09 2013-04-09 접합 트랜지스터를 포함하는 3차원 저항 변화 메모리 장치 및 그 구동방법
US13/949,529 US9214225B2 (en) 2013-04-09 2013-07-24 3D variable resistance memory device having junction FET and driving method thereof
CN201310388497.4A CN104103308B (zh) 2013-04-09 2013-08-30 具有结型场效应晶体管的三维可变电阻存储器件及其驱动方法
US14/935,251 US9293510B1 (en) 2013-04-09 2015-11-06 3D variable resistance memory device having junction FET and driving method thereof
US14/935,264 US9269426B1 (en) 2013-04-09 2015-11-06 3D variable resistance memory device having junction FET and driving method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130038587A KR20140122042A (ko) 2013-04-09 2013-04-09 접합 트랜지스터를 포함하는 3차원 저항 변화 메모리 장치 및 그 구동방법

Publications (1)

Publication Number Publication Date
KR20140122042A true KR20140122042A (ko) 2014-10-17

Family

ID=51654330

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130038587A KR20140122042A (ko) 2013-04-09 2013-04-09 접합 트랜지스터를 포함하는 3차원 저항 변화 메모리 장치 및 그 구동방법

Country Status (3)

Country Link
US (3) US9214225B2 (ko)
KR (1) KR20140122042A (ko)
CN (1) CN104103308B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9214225B2 (en) 2013-04-09 2015-12-15 SK Hynix Inc. 3D variable resistance memory device having junction FET and driving method thereof
KR20200056877A (ko) * 2018-11-15 2020-05-25 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR20210029612A (ko) * 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 저항 변화 메모리층을 구비하는 비휘발성 메모리 장치
WO2021071587A1 (en) * 2019-10-11 2021-04-15 Tokyo Electron Limited Device and method of forming with three-dimensional memory and three-dimensional logic
WO2024096205A1 (ko) * 2022-10-31 2024-05-10 울산과학기술원 상변화 메모리 소자

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9286973B2 (en) 2013-09-24 2016-03-15 Taiwan Semiconductor Manufacturing Company Limited Device and method for forming resistive random access memory cell
KR102124209B1 (ko) * 2014-04-14 2020-06-18 삼성전자주식회사 반도체 메모리 장치
CN105826323B (zh) * 2015-01-06 2018-11-09 旺宏电子股份有限公司 存储器元件及其制作方法
US9728255B2 (en) 2015-10-13 2017-08-08 Western Digital Technologies, Inc. Planar variable resistance memory
CN106409768B (zh) * 2016-04-19 2019-05-31 清华大学 Nand存储器结构、形成方法和三维存储器阵列
US9953705B2 (en) 2016-04-26 2018-04-24 Western Digital Technologies, Inc. Planar memory cell architectures in resistive memory devices
US20170316824A1 (en) * 2016-04-29 2017-11-02 HGST Netherlands B.V. Multi-layer resistive memory devices
KR102537248B1 (ko) 2016-07-06 2023-05-30 삼성전자주식회사 3차원 반도체 메모리 장치
DE112018002779T5 (de) 2017-06-02 2020-04-02 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, elektronische Komponente und elektronisches Gerät
JP7195068B2 (ja) 2017-06-26 2022-12-23 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP7265475B2 (ja) 2017-06-27 2023-04-26 株式会社半導体エネルギー研究所 半導体装置
WO2019008483A1 (ja) 2017-07-06 2019-01-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
US10283562B2 (en) 2017-08-23 2019-05-07 Sandisk Technologies Llc Process for fabricating three dimensional non-volatile memory system
US10217795B1 (en) 2017-08-23 2019-02-26 Sandisk Technologies Llc Memory cell for non-volatile memory system
US10249682B2 (en) * 2017-08-23 2019-04-02 Sandisk Technologies Llc Non-volatile memory system with serially connected non-volatile reversible resistance-switching memory cells
CN107887395B (zh) 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
US10147732B1 (en) 2017-11-30 2018-12-04 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
CN109496349B (zh) 2018-10-23 2020-05-26 长江存储科技有限责任公司 半导体器件翻转装置
KR102710732B1 (ko) * 2019-07-30 2024-09-27 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102710731B1 (ko) * 2019-07-31 2024-09-27 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR20210029870A (ko) 2019-09-06 2021-03-17 삼성전자주식회사 정보 저장 구조물을 포함하는 반도체 소자
US11917828B2 (en) 2021-05-07 2024-02-27 Macronix International Co., Ltd. Memory devices with multiple string select line cuts

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101217555B1 (ko) * 2006-06-28 2013-01-02 삼성전자주식회사 접합 전계 효과 박막 트랜지스터
KR101258268B1 (ko) * 2007-07-26 2013-04-25 삼성전자주식회사 비휘발성 메모리 소자의 낸드형 저항성 메모리 셀 스트링들및 그 제조방법들
WO2010109803A1 (ja) * 2009-03-25 2010-09-30 パナソニック株式会社 抵抗変化型不揮発性記憶装置
JP5549105B2 (ja) * 2009-04-15 2014-07-16 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
WO2010137339A1 (ja) * 2009-05-28 2010-12-02 パナソニック株式会社 メモリセルアレイ、不揮発性記憶装置、メモリセル、およびメモリセルアレイの製造方法
JP2011061091A (ja) * 2009-09-11 2011-03-24 Toshiba Corp 半導体記憶装置
JP5388814B2 (ja) * 2009-11-24 2014-01-15 株式会社東芝 半導体記憶装置
JP5542550B2 (ja) * 2010-07-08 2014-07-09 株式会社東芝 抵抗変化メモリ
US8456888B2 (en) * 2010-10-07 2013-06-04 Hynix Semiconductor Inc. Semiconductor memory device including variable resistance elements and manufacturing method thereof
JP5722180B2 (ja) * 2011-09-26 2015-05-20 株式会社日立製作所 不揮発性記憶装置
KR20130112219A (ko) 2012-04-03 2013-10-14 에스케이하이닉스 주식회사 적층형 메모리 장치
KR20140054975A (ko) * 2012-10-30 2014-05-09 에스케이하이닉스 주식회사 가변 저항 메모리 장치
KR20140122042A (ko) 2013-04-09 2014-10-17 에스케이하이닉스 주식회사 접합 트랜지스터를 포함하는 3차원 저항 변화 메모리 장치 및 그 구동방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9214225B2 (en) 2013-04-09 2015-12-15 SK Hynix Inc. 3D variable resistance memory device having junction FET and driving method thereof
KR20200056877A (ko) * 2018-11-15 2020-05-25 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR20210029612A (ko) * 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 저항 변화 메모리층을 구비하는 비휘발성 메모리 장치
WO2021071587A1 (en) * 2019-10-11 2021-04-15 Tokyo Electron Limited Device and method of forming with three-dimensional memory and three-dimensional logic
US11557655B2 (en) 2019-10-11 2023-01-17 Tokyo Electron Limited Device and method of forming with three-dimensional memory and three-dimensional logic
WO2024096205A1 (ko) * 2022-10-31 2024-05-10 울산과학기술원 상변화 메모리 소자

Also Published As

Publication number Publication date
US20160064072A1 (en) 2016-03-03
US9269426B1 (en) 2016-02-23
CN104103308B (zh) 2018-06-15
US20140301128A1 (en) 2014-10-09
US20160064454A1 (en) 2016-03-03
US9214225B2 (en) 2015-12-15
CN104103308A (zh) 2014-10-15
US9293510B1 (en) 2016-03-22

Similar Documents

Publication Publication Date Title
KR20140122042A (ko) 접합 트랜지스터를 포함하는 3차원 저항 변화 메모리 장치 및 그 구동방법
KR20140127577A (ko) 3차원 저항 가변 메모리 장치 및 그 제조방법
CN108110027B (zh) 可变电阻存储器件
US9543003B2 (en) Memory array plane select
US7821809B2 (en) Nonvolatile memory device and method including resistor and transistor
US9129830B2 (en) Three-dimensional semiconductor memory devices having double cross point array and methods of fabricating the same
KR101144440B1 (ko) 비휘발성 메모리 및 그 제조방법
US20060109704A1 (en) Nonvolatile memory device using resistor having multiple resistance states and method of operating the same
US8716059B2 (en) Combined conductive plug/conductive line memory arrays and methods of forming the same
US9412845B2 (en) Dual gate structure
US9679641B2 (en) Memory cells having a plurality of resistance variable materials
US20230380186A1 (en) Multi-gate selector switches for memory cells and methods of forming the same
KR20170098673A (ko) 메모리 소자
US20180211910A1 (en) Variable resistance memory devices
US20090146131A1 (en) Integrated Circuit, and Method for Manufacturing an Integrated Circuit
US20180204845A1 (en) Three-Dimensional Vertical Multiple-Time-Programmable Memory Comprising Multiple Re-programmable Sub-Layers
CN110970066A (zh) 存储器器件和存储系统
US10418414B2 (en) Variable resistance memory devices
US20240099157A1 (en) Variable resistance element and semiconductor device including the same
CN118714853A (zh) 一种三维新型存储器阵列及其制备方法
CN117352031A (zh) 随机存取存储器电路、存储器、存储阵列及数据操作方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid