JP7195068B2 - 半導体装置、電子機器 - Google Patents

Description

本発明の一態様は、半導体装置、電子機器に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、又はそれらの製造方法に関する。

なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。

スマートフォン、タブレット、電子ブック等のモバイル機器、パーソナルコンピュータ、サーバなどの半導体装置を有する電子機器は、大きなデータを扱うことが求められている。よって半導体装置は、記憶容量が大きく、さらに処理時間が高速であることが求められている。

特に、近年、上述した電子機器では、高精細な画像、動画、音声などを扱うアプリケーションが増えるに従い、扱われるデータ量が増加している。よって記憶容量の大きい半導体装置が求められている。特許文献１では、メモリセルが三次元的に積層された半導体装置について開示されている。また、半導体装置のチップの大きさを変えずに大きな記憶容量を有する半導体装置を実現するには、半導体装置が有する回路を微細化する技術が求められている。

特開２００８－２５８４５８号公報

電子機器で動作するアプリケーションは、インターネット、又はネットワークと接続することで画像及び音声などの大きなデータを快適に扱うことが求められている。また、モバイル機器のように可搬性を特徴とする電子機器では、長時間の使用を実現するために電力の低減が課題である。電子機器では、電力の低減のためにパワーゲーティング等の電力低減技術を利用することができる。しかし、パワーゲーティング等の電力低減技術を利用するには、使用中のデータの退避を必要とする問題がある。

例えば、半導体装置として知られているＮＡＮＤ型フラッシュメモリ等では、データの書き換えをするために指定したアドレス以外のデータについても更新する必要がある。したがって、ＮＡＮＤ型フラッシュメモリ等では、大量のデータを書き込むための処理時間が多く必要とされ、さらに、データ量に応じて消費電力が増加する課題がある。

上記問題に鑑み、本発明の一態様は、新規な構成の記憶装置を提供することを課題の一とする。又は、本発明の一態様は、書き換え時間が短縮された記憶装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力を低減させる記憶装置を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、メモリモジュールを有する半導体装置であって、メモリモジュールは、第１のメモリセル、第２のメモリセル、選択トランジスタ、及び第１の配線を有し、第１のメモリセルは、第１のメモリノードを有し、第２のメモリセルは、第２のメモリノードを有し、第１のメモリセルの一方は、選択トランジスタを介して第１の配線と電気的に接続され、第１のメモリセルの他方は、第２のメモリセルの一方と電気的に接続され、第２のメモリセルの他方は、第１の配線と電気的に接続され、第１のメモリノード及び第２のメモリノードは、電圧を信号として保持する機能を有し、選択トランジスタがオン状態のとき、第１のメモリノードは、選択トランジスタを介して第１の配線に与えられる信号によって書き換えられる機能を有し、第２のメモリノードは、選択トランジスタ、及び第１のメモリノードを介して第１の配線に与えられる信号によって書き換えられる機能を有し、選択トランジスタがオフ状態のとき、第１のメモリノードは、第２のメモリノードを介して第１の配線に与えられる信号によって書き換えられる機能を有し、前記第２のメモリノードは、第１の配線に与えられる信号によって書き換えられる機能を有することを特徴とする半導体装置である。

上記構成において、メモリモジュールは、さらに、第２の配線、第３の配線、及び第４の配線を有し、第１のメモリセルは、さらに、第１のトランジスタと、第１の容量素子と、を有し、第２のメモリセルは、さらに、第２のトランジスタと、第２の容量素子と、を有し、第１のメモリノードは、第１のトランジスタのソース又はドレインの一方と、第１の容量素子の電極の一方とに電気的に接続されることで形成され、第２のメモリノードは、第２のトランジスタのソース又はドレインの一方と、第２の容量素子の電極の一方とに電気的に接続されることで形成され、選択トランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、選択トランジスタのソース又はドレインの他方は、第１のメモリノードと電気的に接続され、選択トランジスタのゲートは、第４の配線と電気的に接続され、第１のトランジスタのソース又はドレインの他方は、第２のメモリノードと電気的に接続され、第１のトランジスタのゲートは、第２の配線と電気的に接続され、第２のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、第２のトランジスタのゲートは、第３の配線と電気的に接続されることを特徴とする半導体装置が好ましい。

上記構成において、メモリモジュールは、さらに、第５の配線を有し、第１のメモリセルの一方は、選択トランジスタを介して第５の配線と電気的に接続され、選択トランジスタがオン状態のとき、第１のメモリノードは、選択トランジスタを介して第５の配線に与えられる信号によって書き換えられる機能を有し、第２のメモリノードは、第１の配線に与えられる信号によって書き換えられる機能を有することを特徴とする半導体装置が好ましい。

上記構成において、第１のトランジスタ、第２のトランジスタ、又は選択トランジスタは、半導体層に金属酸化物を有する半導体装置が好ましい。

上記構成において、第１のトランジスタの半導体層は、第２のトランジスタの半導体層と同じ開口部の中に形成されることを特徴とする半導体装置が好ましい。

上記構成において、半導体層に金属酸化物を有する前記トランジスタは、バックゲートを有することを特徴とする半導体装置が好ましい。

上記記載の半導体装置と、筐体とを有する電子機器が好ましい。

本発明の一態様は、新規な構成の記憶装置を提供することができる。又は、本発明の一態様は、書き換え時間が短縮された記憶装置を提供することができる。又は、本発明の一態様は、消費電力を低減させる記憶装置を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。したがって本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 半導体装置の構成例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 記憶装置の一例を示すブロック図。 半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の構成例を説明するための上面図、及び断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 金属酸化物の原子数比の範囲を説明する図。 ＣＰＵを説明するブロック図。 電子機器の例を示す斜視図。 電子機器の例を示す斜視図。

（実施の形態１）
本実施の形態では、メモリセルの書き換え時間を短縮する半導体装置について図１乃至図７を用いて説明する。

はじめに、半導体装置の回路構成について、図１（Ａ）を参照して説明する。図１（Ａ）に示す半導体装置は、ｎ個のメモリセルを有するメモリモジュール１０である。メモリモジュール１０は、メモリセルＭＣ［１］乃至ＭＣ［ｎ］、選択トランジスタＤＴｒ、配線ＷＷＬ＿Ｄ、配線ＷＷＬ［１］乃至ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃至ＲＷＬ［ｎ］、配線ＷＢＬ１、配線ＲＢＬ１、及び配線ＲＢＬ２を有する。なお、配線ＷＷＬ（配線ＷＷＬ［１］乃至ＷＷＬ［ｎ］）は書き換えワード線として機能し、配線ＲＷＬ（配線ＲＷＬ［１］乃至ＲＷＬ［ｎ］）は読み出しワード線として機能し、配線ＷＢＬ１は書き換えビット線として機能し、配線ＲＢＬ１及び配線ＲＢＬ２は読み出しビット線として機能する。ｎは、２以上の整数である。

図１（Ａ）では、メモリセルＭＣ［１］乃至ＭＣ［ｎ］が直列に接続される例を示している。直列に接続されるメモリセルＭＣ［１］乃至ＭＣ［ｎ］のいずれか一方の端には、選択トランジスタＤＴｒが接続されていることが好ましい。図１（Ａ）では、選択トランジスタＤＴｒがメモリセルＭＣ［１］に接続される例を示している。

それぞれのメモリセルは、トランジスタＷＴｒ、トランジスタＲＴｒ、容量素子ＣＳ、及びメモリノードを有している。トランジスタＷＴｒは、書き換えトランジスタとして機能し、トランジスタＲＴｒは読み出しトランジスタとして機能する。

メモリノードは、トランジスタＷＴｒのソース又はドレインの一方と、トランジスタＲＴｒのゲートと、容量素子ＣＳの電極の一方とに電気的に接続されることで形成されている。トランジスタＷＴｒのゲートは、配線ＷＷＬと電気的に接続され、容量素子ＣＳの電極の他方は、配線ＲＷＬと電気的に接続されている。メモリセルＭＣ［１］のトランジスタＷＴｒのソース又はドレインの他方は、メモリセルＭＣ［１］と直列に接続されているメモリセルＭＣ［２］のメモリノードと電気的に接続されている。

選択トランジスタＤＴｒのソース又はドレインの一方は、配線ＷＢＬ１に電気的に接続され、選択トランジスタＤＴｒのソース又はドレインの他方は、メモリセルＭＣ［１］のメモリノードと電気的に接続され、選択トランジスタＤＴｒのゲートは、配線ＷＷＬ＿Ｄと電気的に接続されている。また、メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒのソース又はドレインの他方は、配線ＷＢＬ１と電気的に接続されている。つまり、直列に接続された一連のメモリセルの一端は、選択トランジスタＤＴｒと配線ＷＢＬ１を介して一連のメモリセルの他端と電気的に接続されている。

メモリセルＭＣ［１］が有するトランジスタＲＴｒのソース又はドレインの一方は、配線ＲＢＬ２と電気的に接続され、メモリセルＭＣ［１］が有するトランジスタＲＴｒのソース又はドレインの他方は、直列に接続されたメモリセルＭＣ［２］が有するトランジスタＲＴｒのソース又はドレインの一方と電気的に接続されている。また、メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒのソース又はドレインの他方は、配線ＲＢＬ１と電気的に接続されている。つまり、配線ＲＢＬ１は、直列に接続されたメモリセルが有するトランジスタＲＴｒを介して配線ＲＢＬ２と電気的に接続されている。

上述したメモリモジュール１０の構成において、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］のいずれか一のメモリセルのデータを書き換えるには、直列に接続されているトランジスタＷＴｒと、メモリノードとを介して書き換えることができる。ただし、メモリセルＭＣ［１］から近いメモリセルＭＣ［ｊ］のデータを書き換えするには、選択トランジスタＤＴｒを介して配線ＷＢＬ１からデータが与えられることが好ましく、メモリセルＭＣ［ｎ］から近いメモリセルＭＣ［ｊ］のデータを書き換えするには、メモリセルＭＣ［ｎ］に接続される配線ＷＢＬ１からデータが与えられることが好ましい。ｊは、１以上ｎ以下の整数である。

図１（Ａ）とは異なる回路構成のメモリモジュール１０について、図１（Ｂ）を参照して説明する。図１（Ｂ）に図示しているトランジスタＷＴｒは、オフ電流の小さなトランジスタであることが好ましい。トランジスタＷＴｒは、オフ電流の小さなトランジスタを用いることで、隣り合うメモリノードに保持されたデータの独立性を確保することができる。さらに、トランジスタＷＴｒは、バックゲートを有するトランジスタでもよい。バックゲートに電圧を印加することで、トランジスタＷＴｒの閾値を制御することができる。なお、図１（Ｂ）に図示している配線ＢＧＬは、それぞれのメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒのバックゲートと電気的に接続されている。また選択トランジスタＤＴｒは、トランジスタＷＴｒと同様にバックゲートを有していることが好ましい。

図１（Ｂ）で示した例と異なり、配線ＢＧＬは、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒのバックゲートが、それぞれ独立に電気的接続され、それぞれが異なった電位を供給する構成としてもよい。

トランジスタＷＴｒのチャネル形成領域は、実施の形態３で説明する金属酸化物を有することが好ましい。特に、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、錫など）、亜鉛から一、又は複数選ばれた金属酸化物の場合、当該金属酸化物は、ワイドギャップ半導体として機能するため、当該金属酸化物がチャネル形成領域に含まれているトランジスタは、オフ電流が非常に低い特性を有している。データの保持を制御するトランジスタＷＴｒにオフ電流が低い特性を有するトランジスタを適用することで、メモリセルＭＣには、長時間データを保持することができる。これにより、保持したデータのリフレッシュ回数を低減することができるため、半導体装置の消費電力を低減することができる。

また、トランジスタＲＴｒのチャネル形成領域としては、トランジスタの電界効果移動度が高い材料を用いるのが好ましい。このようなトランジスタを用いることにより、半導体装置をより早く動作することができる。例えば、トランジスタＲＴｒのチャネル形成領域に含まれる材料としては、実施の形態３で説明する金属酸化物、シリコンなどの半導体材料を有することができる。

図１（Ｂ）と異なる回路構成のメモリモジュール１０について、図１（Ｃ）を参照して説明する。図１（Ｃ）では、さらに、トランジスタＲＴｒが、バックゲートを有するトランジスタであり、バックゲートに電圧を印加することで、トランジスタＲＴｒの閾値を制御することができる。なお図１（Ｃ）に図示している配線ＢＧＬは、それぞれのメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒ及びトランジスタＷＴｒのバックゲートと電気的に接続されている例を示している。

トランジスタＲＴｒ及びトランジスタＷＴｒのチャネル形成領域に金属酸化物を用いたことで、メモリモジュール１０は、シリコン基板上に形成されたトランジスタの上方に形成することができる。よって単位面積当たりの情報密度が高い半導体装置を提供することができる。

図１（Ｃ）で示した例と異なり、配線ＢＧＬは、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒ及びトランジスタＷＴｒのバックゲートが、それぞれ独立に電気的接続され、それぞれが異なった電位を供給する構成としてもよい。図１（Ａ）では、図示していないがトランジスタＲＴｒがバックゲートを有した回路構成でもよい。

図２に示す半導体装置は、図１（Ｃ）で示したメモリモジュール１０を１列として、ｍ列並べて配置したもので、配線ＲＷＬ、及び配線ＷＷＬを同じ行のメモリセルＭＣと共有するように電気的に接続した構成となっている。つまり、図２に示す半導体装置は、ｎ行ｍ列の二次元で表せる半導体装置であり、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］を有する。図２では、説明を簡便化するために図示はしていないが奥行きｄを与えることで半導体装置が三次元のメモリセルＭＣ［１，１，１］乃至メモリセルＭＣ［ｍ，ｎ，ｄ］を有することができる。実施の形態２では、半導体装置が三次元のメモリセルＭＣ［１，１，１］乃至メモリセルＭＣ［ｍ，ｎ，ｄ］を有する例について詳細な説明をする。ｍ、ｎ、又はｄは２以上の整数である。

図２に示す半導体装置は、配線ＷＷＬ＿Ｄ、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＢＬ１［１］乃至配線ＲＢＬ１［ｍ］、配線ＲＢＬ２［１］乃至配線ＲＢＬ２［ｍ］、配線ＷＢＬ１［１］乃至配線ＷＢＬ１［ｍ］、及び配線ＢＧＬ［１］乃至配線ＢＧＬ［ｍ］を有している。

具体的には、メモリセルＭＣ［ｉ，ｊ］（図示せず）の容量素子ＣＳの他方の電極は、配線ＲＷＬ［ｊ］と電気的に接続され、メモリセルＭＣ［ｉ，ｊ］のトランジスタＷＴｒのゲートは、配線ＷＷＬ［ｊ］と電気的に接続されている。配線ＷＢＬ１［ｉ］は、選択トランジスタＤＴｒ［ｉ］のソース又はドレインの一方と、メモリセルＭＣ［ｉ，ｎ］のトランジスタＷＴｒのソース又はドレインの他方とが電気的に接続されている。配線ＲＢＬ１［ｉ］は、メモリセルＭＣ［ｉ，ｎ］のトランジスタＲＴｒのソース又はドレインの他方と電気的に接続されている。配線ＲＢＬ２［ｉ］は、メモリセルＭＣ［ｉ，１］のトランジスタＲＴｒのソース又はドレインの一方と電気的に接続されている。ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。

図２で示す半導体装置の有するメモリモジュールが記憶するデータの構造は、データ幅が最小単位であるビットで表されることが好ましい。一例として１行目、２行目、ｎ－１行目、及びｎ行目のデータを書き換える動作を、図３のタイミングチャートを参照して説明する。

Ｔ１１では、配線ＷＷＬ＿Ｄに“Ｈ”が与えられることで選択トランジスタＤＴｒ［１］乃至ＤＴｒ［ｍ］がオン状態になる。さらに、配線ＷＷＬ［１］には、“Ｈ”が与えられることでメモリセルＭＣ［１，１］乃至ＭＣ［ｍ，１］が有するトランジスタＷＴｒがオン状態になる。配線ＷＢＬ１［１］乃至ＷＢＬ１［ｍ］は、選択トランジスタＤＴｒ［１］乃至ＤＴｒ［ｍ］を介して、データＤ［２］をメモリセルＭＣ［１，２］乃至ＭＣ［ｍ，２］のメモリノードに与えることができる。このとき、メモリセルＭＣ［１，１］乃至ＭＣ［ｍ，１］のメモリノードにもデータＤ［２］が与えられている。データＤは、ｍビットのデータ幅を有するデジタルデータが好ましい。又は、データＤには、アナログデータが与えられてもよい。アナログデータは、電圧で制御されることが好ましい。それぞれのビットが異なるアナログデータを有することができると、半導体装置の記憶できるデータ量は、飛躍的に向上させることができる。

Ｔ１２では、配線ＷＷＬ［１］に“Ｌ”が与えられることでメモリセルＭＣ［１，１］乃至ＭＣ［ｍ，１］が有するトランジスタＷＴｒがオフ状態になる。よって、メモリセルＭＣ［１，２］乃至ＭＣ［ｍ，２］が有するメモリノードには、データＤ［２］が保持される。さらに、配線ＷＢＬ１［１］乃至ＷＢＬ１［ｍ］に与えられるデータＤ［１］は、選択トランジスタＤＴｒ［１］乃至ＤＴｒ［ｍ］を介してメモリセルＭＣ［１，１］乃至ＭＣ［ｍ，１］のメモリノードのデータを書き換えることができる。

Ｔ１３では、配線ＷＷＬ＿Ｄに“Ｌ”が与えられることで選択トランジスタＤＴｒ［１］乃至ＤＴｒ［ｍ］がオフ状態になる。よって、メモリセルＭＣ［１，１］乃至ＭＣ［ｍ，１］が有するメモリノードには、データＤ［１］が保持される。

Ｔ１４では、配線ＷＷＬ［ｎ－１］には、“Ｈ”が与えられることでメモリセルＭＣ［１，ｎ－１］乃至ＭＣ［ｍ，ｎ－１］が有するトランジスタＷＴｒがオン状態になる。且つ、配線ＷＷＬ［ｎ］には、“Ｈ”が与えられることでメモリセルＭＣ［１，ｎ］乃至ＭＣ［ｍ，ｎ］が有するトランジスタＷＴｒがオン状態になる。配線ＷＢＬ１［１］乃至ＷＢＬ１［ｍ］に与えられたデータＤ［ｎ－１］は、メモリセルＭＣ［１，ｎ］乃至ＭＣ［ｍ，ｎ］のメモリノードを介してメモリセルＭＣ［１，ｎ－１］乃至ＭＣ［ｍ，ｎ－１］のメモリノードのデータを書き換えることができる。

Ｔ１５では、配線ＷＷＬ［ｎ－１］に“Ｌ”が与えられることでメモリセルＭＣ［１，ｎ－１］乃至ＭＣ［ｍ，ｎ－１］が有するトランジスタＷＴｒがオフ状態になる。よって、メモリセルＭＣ［１，ｎ－１］乃至ＭＣ［ｍ，ｎ－１］が有するメモリノードには、データＤ［ｎ－１］が保持される。さらに、配線ＷＢＬ１［１］乃至ＷＢＬ１［ｍ］は、データＤ［ｎ］をメモリセルＭＣ［１，ｎ］乃至ＭＣ［ｍ，ｎ］のメモリノードに与えることができる。

Ｔ１６では、配線ＷＷＬ［ｎ］に“Ｌ”が与えられることでメモリセルＭＣ［１，ｎ］乃至ＭＣ［ｍ，ｎ］が有するトランジスタＷＴｒがオフ状態になる。よって、メモリセルＭＣ［１，ｎ］乃至ＭＣ［ｍ，ｎ］が有するメモリノードには、データＤ［ｎ］が保持される。

ＮＡＮＤ型フラッシュメモリでは、メモリセルが直列に接続されたメモリモジュールのいずれか一のメモリセルを更新するためにメモリモジュール全ての行のデータを更新する必要がある。しかし、本実施の形態で示す構成では、メモリモジュールの任意の行からデータを書き換えることができるため、データを高速に書き換えることができる。

図４では、半導体装置の有する複数のメモリモジュールが配線ＷＷＬ、配線ＲＷＬ、配線ＷＷＬ＿Ｄで接続され、記憶されるデータの構造は、ｍ列のデータ幅を有した例について説明する。一例として１行目、２行目、３行目、ｎ－１行目、及びｎ行目のデータを書き換える動作を、図４のタイミングチャートを参照して説明する。

基本的な動作は、図３で説明した動作と同じなので説明を省略し、図４では、図３と異なる点について説明する。一例として、図４では、３行目のデータの書き換えについて説明する。複数の行を有するメモリモジュールでは、任意の書き換え対象の行が、選択トランジスタＤＴｒが接続される１行目のメモリセルＭＣ、若しくはｎ行目のメモリセルＭＣのいずれか近い側からアクセスすることが好ましい。メモリセルの書き換え時間は、任意の書き換え対象の行までの行数に相当する。したがって、任意の書き換え対象の行まで近い側からアクセスすることで、書き換えの時間を短縮することができる。

なお、図４では、複数のメモリセルがｍ列の構成を有している。したがって、書き換えられるデータは、配線ＷＢＬ１［１］乃至ＷＢＬ１［ｍ］に与えられるデータによって同時に書き換えられる。即ち、本実施の形態で示す構成では、半導体装置は、任意のアドレスに対してｍビットのデータ幅を有した記憶装置であるといえる。

図３で書き換えたデータを読み出す動作について、図５のタイミングチャートを参照して説明する。

Ｔ３０では、配線ＲＢＬ１［１］乃至ＲＢＬ１［ｍ］を任意の電位で初期化することができる。また、配線ＲＢＬ２［１］乃至ＲＢＬ２［ｍ］には、メモリセルに任意のデータが記憶されていることを確認するための基準電位が与えられる。初期化する任意の電位は、データの“Ｌ”と同じ電位か、若しくは、データの“Ｌ”よりも低い電位が好ましい。

Ｔ３１では、配線ＲＷＬ［１］に接続されたメモリセルＭＣ［１，１］乃至ＭＣ［ｍ，１］に記憶されたデータを読み出すことができる。配線ＲＷＬ［１］には“Ｌ”を与え、それ以外の配線ＲＷＬ［２］乃至ＲＷＬ［ｎ］には“Ｈ”を与える。トランジスタＲＴｒは、直列に接続されているため、メモリセルＭＣ［１，１］乃至ＭＣ［ｍ，１］のいずれかに“Ｈ”のデータが保持されていれば、“Ｈ”のデータが保持されているメモリセルＭＣの対象列の配線ＲＢＬ１には、基準電位の信号が出力される。

配線ＲＷＬ［２］乃至ＲＷＬ［ｎ］に接続されたそれぞれのメモリセルＭＣは、配線ＲＷＬ［２］乃至ＲＷＬ［ｎ］に“Ｈ”を与えられることで容量素子ＣＳが電荷保存則によってトランジスタＲＴｒのゲートに“Ｈ”が与えられている状態にすることができる。したがって、直列に接続されたトランジスタＲＴｒでは、読み出し対象以外のトランジスタＲＴｒが全てオン状態になる。よって、読み出し対象のメモリセルのデータが“Ｌ”では、配線ＲＢＬ２に与えられた基準電位を、配線ＲＢＬ１に出力することができない。また、読み出し対象のメモリセルのデータが“Ｈ”では、配線ＲＢＬ２に与えられた基準電位が配線ＲＢＬ１に出力される。したがって、メモリセルＭＣ［１，１］乃至ＭＣ［ｍ，１］に記憶されたデータが、配線ＲＢＬ１［１］乃至ＲＢＬ１［ｍ］に出力される。

Ｔ３２では、配線ＲＷＬ［１］乃至ＲＷＬ［ｎ］に“Ｌ”を与え、且つ、配線ＲＢＬ１［１］乃至ＲＢＬ１［ｍ］を任意の電位で初期化する。このとき、配線ＲＢＬ２［１］乃至ＲＢＬ２［ｍ］は、“Ｈ”が与えられていることが好ましいが、“Ｌ”が与えられてもよい。

Ｔ３３では、配線ＲＷＬ［２］に接続されたメモリセルＭＣ［１，２］乃至ＭＣ［ｍ，２］に保持されたデータを読み出すことができる。配線ＲＷＬ［２］には“Ｌ”を与え、それ以外の配線ＲＷＬ［１］、ＲＷＬ［３］乃至ＲＷＬ［ｎ］には“Ｈ”を与える。以降、配線ＲＷＬ［１］からデータを読み出す動作と同じのため説明を省略する。

Ｔ３４は、Ｔ３２の動作と同じのため説明を省略する。以降、配線ＲＷＬ［３］乃至ＲＷＬ［ｎ］に接続されたメモリセルＭＣに記憶されたデータを読み出すことができる。したがって、メモリセルＭＣからのデータの読み出しは、メモリセルの行方向に順次読み出すことができる。

図２とは異なる半導体装置について、図６を参照して説明する。図６で示す半導体装置は、配線ＷＢＬ２を有している点が図２と異なっている。説明を簡便にするために、一例としてメモリモジュール１０を用いて説明する。

配線ＷＢＬ２は、選択トランジスタＤＴｒのソース又はドレインの一方と電気的に接続されている。したがって、メモリモジュール１０は、配線ＷＢＬ１及び配線ＷＢＬ２のいずれか一、若しくは両方からメモリセルＭＣに対してデータを書き換えることができる。

つまり、配線ＷＷＬ＿Ｄに“Ｈ”を与えることで、配線ＷＢＬ２［１］は、選択トランジスタＤＴｒを介してメモリセルＭＣ［１，１］のメモリノードのデータを書き換えることができる。また、配線ＷＷＬ［ｎ］に“Ｈ”を与えることで、配線ＷＢＬ１［１］は、メモリセルＭＣ［１，ｎ］のメモリノードのデータを書き換えることができる。また、配線ＷＷＬ［１］、及び配線ＷＷＬ［ｎ］に“Ｈ”を同時に与えることで、メモリセルＭＣ［１，１］及びメモリセルＭＣ［１，ｎ］のメモリノードのデータを同時に書き換えることができる。

図３とは異なる方法を用いて、１行目、２行目、ｎ－１行目、及びｎ行目のデータを書き換える動作を、図７のタイミングチャートを参照して説明する。

Ｔ４１では、配線ＷＷＬ＿Ｄに“Ｈ”が与えられることで選択トランジスタＤＴｒ［１］乃至ＤＴｒ［ｍ］がオン状態になる。且つ、配線ＷＷＬ［１］には、“Ｈ”が与えられることでメモリセルＭＣ［１，１］乃至ＭＣ［ｍ，１］が有するトランジスタＷＴｒがオン状態になる。したがって、配線ＷＢＬ２［１］乃至ＷＢＬ２［ｍ］に与えられたデータＤ［２］は、選択トランジスタＤＴｒ［１］乃至ＤＴｒ［ｍ］を介してメモリセルＭＣ［１，２］乃至ＭＣ［ｍ，２］のデータを書き換えることができる。このとき、メモリセルＭＣ［１，１］乃至ＭＣ［ｍ，１］にもデータＤ［２］が与えられている。

さらに、配線ＷＷＬ［ｎ］に“Ｈ”が与えられることで、メモリセルＭＣ［１，ｎ］乃至ＭＣ［ｍ，ｎ］が有するトランジスタＷＴｒがオン状態になる。且つ、配線ＷＷＬ［ｎ－１］に“Ｈ”が与えられることで、メモリセルＭＣ［１，ｎ－１］乃至ＭＣ［ｍ，ｎ－１］が有するトランジスタＷＴｒがオン状態になる。したがって、配線ＷＢＬ１［１］乃至ＷＢＬ１［ｍ］に与えられたデータＤ［ｎ－１］は、メモリセルＭＣ［１，ｎ－１］乃至ＭＣ［ｍ，ｎ－１］のメモリノードのデータを書き換えることができる。このとき、メモリセルＭＣ［１，ｎ］乃至ＭＣ［ｍ，ｎ］にもデータＤ［ｎ－１］が与えられている。

よって、メモリセルＭＣ［１，２］乃至ＭＣ［ｍ，２］、及びメモリセルＭＣ［１，ｎ－１］乃至ＭＣ［ｍ，ｎ－１］のメモリノードは、同時にデータが書き換えられる。

Ｔ４２では、配線ＷＷＬ［１］に“Ｌ”が与えられることでメモリセルＭＣ［１，１］乃至ＭＣ［ｍ，１］が有するトランジスタＷＴｒがオフ状態になり、且つ、配線ＷＷＬ［ｎ－１］に“Ｌ”が与えられることでメモリセルＭＣ［１，ｎ－１］乃至ＭＣ［ｍ，ｎ－１］が有するトランジスタＷＴｒがオフ状態になる。よって、メモリセルＭＣ［１，２］乃至ＭＣ［ｍ，２］が有するメモリノードには、データＤ［２］が保持され、且つ、メモリセルＭＣ［１，ｎ－１］乃至ＭＣ［ｍ，ｎ－１］が有するメモリノードには、データＤ［ｎ－１］が保持される。

さらに、配線ＷＢＬ２［１］乃至ＷＢＬ２［ｍ］に与えられたデータＤ［１］は、選択トランジスタＤＴｒ［１］乃至ＤＴｒ［ｍ］を介してメモリセルＭＣ［１，１］乃至ＭＣ［ｍ，１］のデータを書き換えることができる。且つ、配線ＷＢＬ２［１］乃至ＷＢＬ２［ｍ］に与えられたデータＤ［ｎ］は、選択トランジスタＤＴｒ［１］乃至ＤＴｒ［ｍ］を介してメモリセルＭＣ［１，ｎ］乃至ＭＣ［ｍ，ｎ］のデータを書き換えることができる。

図８では、半導体装置の有する複数のメモリモジュールが配線ＷＷＬ、配線ＲＷＬ、配線ＷＷＬ＿Ｄで接続され、記憶されるデータの構造は、ｍ列のデータ幅を有した例について説明する。一例として１行目、２行目、３行目、ｎ－１行目、及びｎ行目のデータを書き換える動作を、図８のタイミングチャートを参照して説明する。

基本的な動作は、図７で説明した動作と同じなので説明を省略し、図８では、図７と異なる点について説明する。一例として、Ｔ５１では、２行目及びｎ－１行目のデータが同時に書き換えられる。またＴ５２では１行目及びｎ行目のデータが同時に書き換えられる。

ｎ行を有するメモリモジュールでは、例えば異なる二つの行が書き換え対象の場合、選択トランジスタＤＴｒが接続される１行目のメモリセルＭＣ、若しくはｎ行目のメモリセルＭＣのいずれか近い側からそれぞれの行に同時にアクセスすることが好ましい。異なる二つの行を同時に書き換えることができるため、メモリセルへの書き換え時間は、さらに短縮することができる。したがって、任意の書き換え対象の行まで近い側からアクセスすることで、書き換えの時間を短縮することができる。

なお、図８では、複数のメモリセルがｍ列の構成を有している。したがって、書き換えられるデータは、配線ＷＢＬ１［１］乃至ＷＢＬ１［ｍ］に与えられるデータと、配線ＷＢＬ２［１］乃至ＷＢＬ２［ｍ］に与えられるデータと、によって同時に書き換えられる。即ち、本実施の形態で示す構成では、半導体装置は、任意のアドレスに対してｍビットのデータ幅を有した記憶装置であるといえる。

図６乃至図８では、メモリモジュールの任意の行を異なる方向から同時にデータを書き換えることができるため、図２で説明した回路構成よりも、さらに高速にデータの書き換えをすることができる。

以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置を有する記憶装置について説明する。

図９（Ａ）に記憶装置の構成の一例を示す。記憶装置２６００は、周辺回路２６０１、及びメモリセルアレイ２６１０を有する。周辺回路２６０１は、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、出力回路２６４０、コントロールロジック回路２６６０を有する。

実施の形態１で説明した図１（Ａ）、（Ｂ）、又は（Ｃ）に図示した半導体装置は、メモリセルアレイ２６１０に適用することができる。

ビット線ドライバ回路２６３０は、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３、及び書き込み回路２６３４を有する。プリチャージ回路２６３２は、実施の形態１で説明した配線ＲＢＬ２を所定の電位にプリチャージする機能を有する。センスアンプ２６３３は、メモリセルＭＣから配線ＲＢＬ１に出力された電位をデータ信号として取得して、当該データ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路２６４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置２６００の外部に出力される。

また、記憶装置２６００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路２６０１用の高電源電圧（ＶＤＤ）、メモリセルアレイ２６１０用の高電源電圧（ＶＩＬ）が供給される。

また、記憶装置２６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ２６２１及びカラムデコーダ２６３１に入力され、データ信号ＷＤＡＴＡは書き込み回路２６３４に入力される。

コントロールロジック回路２６６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ２６２１、カラムデコーダ２６３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路２６６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。

なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。

また図９（Ｂ）では、記憶装置２６００がｐチャネル型Ｓｉトランジスタと、後述する実施の形態の酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタとを用いて構成された例を示している。例えば、図９（Ｂ）で示す記憶装置２６００は、周辺回路がＳｉトランジスタによって構成されるロジック層１０００とメモリ層２０００を有している。つまり、ロジック層１０００の上方に、酸化物半導体をチャネル形成領域に含むトランジスタによって形成されるメモリ層２０００が形成される。

よって、センスアンプ２６３３がメモリ層２０００の下に配置されることで、センスアンプ２６３３とメモリセルＭＣとを接続する配線ＲＢＬ１の配線長を短くすることができる。したがって、配線ＲＢＬ１は、配線が有する時定数の影響が軽減され、メモリセルＭＣからのデータの読み出し動作速度を向上することができる。また酸化物半導体を有するトランジスタがメモリセルＭＣに用いられることで、メモリセルＭＣのオフ電流を小さくすることができる。隣接するメモリセルＭＣ間のデータリークを抑えることができるため、データを長期間保存することができる。また、メモリセルのリフレッシュ間隔を長くすることができるため、記憶装置２６００の消費電力を低減できる。また、Ｓｉトランジスタは、ｐチャネル型のみとすることで、製造コストを低く抑えることができる。若しくは、Ｓｉトランジスタは、ｎチャネル型のみとしてもよい。

図１０乃至図１２は、図９のメモリセルアレイ２６１０の構成を示している。図１０乃至図１２では、図の明瞭化のために一部の要素を省いて図示している。

図１０では、メモリセルＭＣ［ｍ，ｎ，ｄ］は、配線ＲＢＬ１［ｍ］、配線ＷＢＬ１［ｍ］、配線ＷＷＬ［ｎ，ｄ］、及び配線ＲＷＬ［ｎ，ｄ］が接続されている。よって、図１０で示す半導体装置は、奥行き方向ｄを有する三次元に配置されたメモリセルＭＣ［１，１，１］乃至ＭＣ［ｍ，ｎ，ｄ］を有している。

配線ＲＢＬ１、配線ＲＢＬ２、及び配線ＷＢＬ１は、列単位で、且つ奥行き方向ｄに対してビット線ドライバ回路２６３０Ａに接続されることが好ましい。したがって、メモリセルＭＣ［１，１］乃至ＭＣ［ｍ，ｎ］がデータのアクセス単位として処理される。つまり、データ幅がｍビットを有していることを示している。本実施の形態の半導体装置は、汎用メモリだけでなく、表示装置のフレームメモリにも容易に適用することができる。

ただし、配線ＲＢＬ２は、任意の高い電位で固定されていてもよい。また、図１０では、メモリモジュール１０の一端と他端とが、選択トランジスタＤＴｒ及び配線ＷＢＬ１を介して接続されている例を示している。それぞれのメモリモジュール１０は、配線ＷＢＬ１の配線長を短くすることで、配線抵抗によるばらつきを減らすことができるためデータ書き換え時間を短縮することができる。

図１１では、図１０と異なるメモリセルアレイ２６１０の構成を示している。図１１では、さらに配線ＷＢＬ２を有し、配線ＷＢＬ２は、選択トランジスタＤＴｒを介してメモリモジュール１０と電気的に接続されている。図１０では、配線ＷＢＬ１はメモリモジュール１０の近傍で接続し、メモリモジュール１０は配線ＷＢＬ１を共有してビット線ドライバ回路２６３０Ａと接続される。図１１では、メモリモジュール１０が配線ＷＢＬ１又は配線ＷＢＬ２を介してビット線ドライバ回路２６３０Ａと接続されている例を示している。図１１で示した配線ＷＢＬ１又は配線ＷＢＬ２は、メモリセルアレイ２６１０の外側でビット線ドライバ回路２６３０Ａと接続されることが好ましい。したがって、メモリセルアレイ２６１０は、図１０で示した構成に比べ半導体装置のデータ密度を向上させることができる。

図１２では、図１１と異なるメモリセルアレイ２６１０の構成を示している。図１２は、さらに選択トランジスタＤＴｒ１、ＤＴｒ２、配線ＲＷＬ＿Ｄ１、及び配線ＲＷＬ＿Ｄ２を有している。配線ＲＢＬ２は、選択トランジスタＤＴｒ１を介してメモリモジュール１０と接続され、配線ＲＢＬ１は、選択トランジスタＤＴｒ２を介してメモリモジュール１０と接続されている。配線ＲＷＬ＿Ｄ２は、選択トランジスタＤＴｒ１のゲートと電気的に接続され、配線ＲＷＬ＿Ｄ１は、選択トランジスタＤＴｒ２のゲートと電気的に接続されている。選択トランジスタＤＴｒ１は、それぞれのメモリモジュール１０に対しデータの読み出しに使用する所定の電位でプリチャージすることができる。選択トランジスタＤＴｒ２は、データを読み出すメモリモジュール１０を選択することができる。データを読み出す配線ＲＢＬ１は、選択されないメモリモジュール１０に接続される選択トランジスタＤＴｒ２をオフ状態にすることができる。したがって、非選択のメモリモジュール１０が切り離せるため、選択されたメモリセルから配線ＲＢＬ１に読み出されるデータの信号品質を高めることができる。特に、メモリモジュール１０が保持するデータがアナログデータの場合には、選択トランジスタＤＴｒ２を有することが好ましい。異なる例として、配線ＲＢＬ２からデータを読み出す場合には、選択トランジスタＤＴｒ１を制御すればよい。なお、選択トランジスタＤＴｒ１又はＤＴｒ２は、必要に応じて設ければよい。

さらに、図１２は、メモリモジュール１０の一方が選択トランジスタＤＴｒを介して配線ＷＢＬ２と接続されている。配線ＷＢＬ１及び配線ＲＢＬ１は、ビット線ドライバ回路２６３０Ａに接続され、配線ＷＢＬ２及び配線ＲＢＬ２は、ビット線ドライバ回路２６３０Ｂに接続されている。したがって、メモリモジュール１０は、ビット線ドライバ回路２６３０Ａから配線ＷＢＬ１に与えられる信号と、ビット線ドライバ回路２６３０Ｂから配線ＷＢＬ２に与えられる信号とにより、データを書き換えることができる。

＜構造例と作製方法例＞
以下、本実施の形態の半導体装置の構造の理解を助けるため、その作製方法について説明する。

図１３（Ａ）、（Ｂ）は、図１（Ａ）乃至（Ｃ）に示した半導体装置を示した模式図である。図１３（Ａ）は当該半導体装置の上面図を示しており、図１３（Ｂ）は図１３（Ａ）の一点鎖線Ａ１‐Ａ２に対応する断面図を示している。

当該半導体装置は、配線ＲＷＬと、配線ＷＷＬと、絶縁体（図１３ではハッチングを図示していない領域）と、が積層された構造体を有し、当該構造体に開口部を設けて、開口部が埋まるように導電体ＰＧが形成されている。導電体ＰＧ上には、配線ＥＲが形成されており、これによって、配線ＥＲと、配線ＲＷＬ又は配線ＷＷＬと、が電気的に接続されている。

加えて、当該構造体に対して、配線ＲＷＬと、配線ＷＷＬと、を一括で貫通するような開口部が形成されている。そして、配線ＷＷＬ＿Ｄ、配線ＲＷＬ、及び配線ＷＷＬが貫通された領域ＤＭに選択トランジスタＤＴｒと、領域ＡＲにメモリセルＭＣと、を設けるために、当該開口部に絶縁体と、導電体と、半導体と、が形成されている。なお、当該導電体は、配線ＷＢＬ、配線ＲＢＬとして機能し、当該半導体は、選択トランジスタＤＴｒ、トランジスタＷＴｒ、トランジスタＲＴｒのチャネル形成領域として機能する。図１３では、該開口部に絶縁体と、導電体と、半導体と、が形成されている領域を、領域ＨＬとして図示している。なお、メモリセルＭＣが有するトランジスタにバックゲートが設けられている場合、領域ＨＬが有する当該導電体は、当該バックゲートと電気的に接続するための配線ＢＧＬとしても機能してよい。

つまり、図１３では、図１（Ａ）（Ｂ）（Ｃ）のいずれか一に示した半導体装置は領域ＳＤ１に構成され、図２、又は図６に示した半導体装置は領域ＳＤ２に構成されていることを示している。

以下の作製方法例１、及び作製方法例２では、領域ＡＲにメモリセルＭＣを形成するための方法について説明する。

＜＜作製方法例１＞＞
図１４乃至図１８は、図１（Ｃ）に示す半導体装置の作製例を説明するための断面図であり、特に、トランジスタＷＴｒ、トランジスタＲＴｒのチャネル長方向の断面図を示している。また、図１４乃至図１８の断面図では、図の明瞭化のために一部の要素を省いて図示している。

図１４（Ａ）に示すように、図１（Ｃ）の半導体装置は、基板（図示しない。）の上方に配置された絶縁体１０１Ａと、絶縁体１０１Ａ上に配置された導電体１３１Ａと、導電体１３１Ａ上に配置された絶縁体１０１Ｂと、絶縁体１０１Ｂ上に配置された導電体１３２Ａと、導電体１３２Ａ上に配置された絶縁体１０１Ｃと、絶縁体１０１Ｃ上に配置された導電体１３１Ｂと、導電体１３１Ｂ上に配置された絶縁体１０１Ｄと、絶縁体１０１Ｄ上に配置された導電体１３２Ｂと、導電体１３２Ｂ上に配置された絶縁体１０１Ｅと、を有する。なお、以後、これらの複数の導電体及び複数の絶縁体を有する積層体を、積層体１００と記載する。

なお、当該基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可とう性基板としては、例えば、金属、合金、樹脂若しくはガラス、またはそれらの繊維などを用いることができる。可とう性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板としては、例えば、線膨張率が１×１０^－３／Ｋ以下、５×１０^－５／Ｋ以下、または１×１０^－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板として好適である。

本実施の形態で説明する作製例では、その工程中に加熱処理が含まれるため、基板としては、耐熱性の高い、且つ熱膨張率の低い材料を用いることが好ましい。

導電体１３１Ａ（導電体１３１Ｂ）は、図１（Ｃ）に示す配線ＷＷＬとして機能し、導電体１３２Ａ（導電体１３２Ｂ）は、図１（Ｃ）に示す配線ＲＷＬとして機能する。

導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、導電体１３２Ｂとしては、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。

また、上記導電体、特に、導電体１３１Ａ、導電体１３１Ｂとして、後述する半導体１５１、半導体１５２、半導体１５３ａ、半導体１５３ｂに適用可能な金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いてもよい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、周辺の絶縁体などから混入する水素を捕獲することができる場合がある。

また、上記導電体、特に、導電体１３２Ａ、導電体１３２Ｂとして、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。

また、上記の材料で形成される導電体を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、導電体に接する絶縁体として過剰酸素領域を有する絶縁体を適用することで、導電体の絶縁体と接する領域において、酸素が拡散する場合がある。これにより、金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を形成することができる。また、同様に、導電体に接する絶縁体として過剰窒素領域を有する絶縁体を適用することで、導電体の絶縁体と接する領域において、窒素が拡散する場合がある。これにより、金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造を形成することができる。

なお、導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、導電体１３２Ｂのそれぞれは、互いに同一の材料であってもよいし、互いに異なる材料であってもよい。つまり、本発明の一態様の半導体装置を構成する導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、導電体１３２Ｂに適用する材料をそれぞれ適宜選択して用いることができる。

絶縁体１０１Ａ乃至絶縁体１０１Ｅとして、水、又は水素などの不純物濃度が低減されている材料であることが好ましい。例えば、絶縁体１０１Ａ乃至絶縁体１０１Ｅの水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、膜の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体１０１Ａ乃至絶縁体１０１Ｅのいずれか一の面積当たりに換算して、２×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、好ましくは１×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、より好ましくは５×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下であればよい。また、絶縁体１０１Ａ乃至絶縁体１０１Ｅは、加熱により酸素が放出される絶縁体を用いて形成してもよい。これにより、上述のとおり、導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、導電体１３２Ｂを、金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造とすることができる。

絶縁体１０１Ａ乃至絶縁体１０１Ｅとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、又は積層で用いることができる。また、例えば、酸化シリコン又は酸化窒化シリコンを含む材料を用いることができる。

なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

次の工程では、図１４（Ｂ）に示すとおり、レジストマスク形成とエッチング処理などによって、図１４（Ａ）に示す積層体１００に対して、開口部１９１を形成する。

レジストマスクの形成は、リソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、エッチング処理については、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。

そして、図１５（Ａ）に示すとおり、エッチング処理などを用いて、開口部１９１の側面に有する導電体１３２Ａ（導電体１３２Ｂ）が除去されて、当該側面部に凹部１９２Ａ（凹部１９２Ｂ）が形成される。ここでは、導電体１３２Ａ（導電体１３２Ｂ）としては、積層体１００のうち、導電体１３２Ａ（導電体１３２Ｂ）が選択的に除去されるような材料（絶縁体１０１Ａ乃至絶縁体１０１Ｅ、及び導電体１３１Ａ（導電体１３１Ｂ）よりもエッチングレートが高い材料）が適用されているものとする。

また、凹部１９２Ａ（凹部１９２Ｂ）は、図１４（Ａ）に示す半導体装置の作製工程の段階で、開口部１９１及び凹部１９２Ａ（凹部１９２Ｂ）が形成される領域に犠牲層を設けて、図１４（Ｂ）に示す半導体装置の作製工程で、開口部１９１と一括で形成してもよい。また、犠牲層を設けずに開口部１９１を形成した時に、自動的に凹部１９２Ａ（凹部１９２Ｂ）が形成できる場合もある。

次の工程では、図１５（Ｂ）に示すとおり、図１５（Ａ）に示す開口部１９１の側面、及び前述した凹部に、絶縁体１０２が成膜される。

絶縁体１０２としては、酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体１０２として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体１０２を形成することで、絶縁体１０２を透過して酸素が進入して、後述する導電体１３３が酸化されることによる、導電体１３３の導電性の低下を防ぐことができる。

次の工程では、図１６（Ａ）に示すとおり、図１５（Ｂ）に示す開口部１９１の側面、及び形成されている凹部に、導電体１３３が成膜される。つまり、絶縁体１０２上に導電体１３３が形成される。

導電体１３３として、上述した導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、導電体１３２Ｂに適用できる材料を用いることができる。特に、当該材料のうち、導電性の高い材料を導電体１３３に適用するのが好ましい。

次の工程では、図１６（Ｂ）に示すとおり、レジストマスク形成とエッチング処理などによって、前述した凹部のみ導電体１３３が残るように、開口部１９１に含まれる導電体１３３が除去される。これによって、導電体１３３ａ、導電体１３３ｂが形成される。なお、このとき、絶縁体１０１Ａ乃至絶縁体１０１Ｅ、導電体１３１Ａ、及び導電体１３１Ｂが開口部１９１に露出しない程度であれば、絶縁体１０２の一部が除去されていてもよい。

なお、レジストマスクの形成とエッチング処理と、については、図１４（Ｂ）の説明を参酌する。

ところで、導電体１３３ａ（導電体１３３ｂ）は、図１（Ｃ）に示す容量素子ＣＳの他方の電極として機能する。つまり、図１６（Ｂ）に示す領域１８１Ａ（領域１８１Ｂ）において、容量素子ＣＳが形成されている。

次の工程では、図１７（Ａ）に示すとおり、開口部１９１の側面部に位置する絶縁体１０２、導電体１３３ａ、及び導電体１３３ｂ上に、半導体１５１が成膜される。

半導体１５１としては、実施の形態３で説明する金属酸化物が含まれている材料を適用するのが好ましい。

ところで、半導体１５１に金属酸化物が含まれている場合、半導体１５１に接する絶縁体１０２は、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。そのような絶縁体１０２を形成することで、絶縁体１０２を透過して水又は水素などの不純物が進入して、半導体１５１に含まれる酸素と反応して水となるのを防ぐことができる。半導体１５１内で水が生成されると、半導体１５１内で酸素欠損が形成される場合がある。当該酸素欠損に、水素などの不純物が入ることにより、キャリアとなる電子が生成される場合がある。そのため、半導体１５１内において、水素が多く含まれている領域が存在する場合、当該領域がチャネル形成領域に含まれるトランジスタは、ノーマリーオン特性となりやすい。これを防ぐため、絶縁体１０２として、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが望まれる。

また、半導体１５１に金属酸化物が含まれている場合、半導体１５１は、形成された領域によって、導電性が異なる場合がある。図１７（Ａ）には、半導体１５１が形成された領域のうち、絶縁体１０２に接する領域を領域１５１ａ、領域１５１ｂと図示し、導電体１３３ａ（導電体１３３ｂ）に接する領域を領域１５１ｃと図示している。特に、領域１５１ａは、導電体１３１Ａ（導電体１３１Ｂ）の側面と重畳する領域とし、領域１５１ｂは、絶縁体１０１Ａ（絶縁体１０１Ｂ乃至絶縁体１０１Ｅ）の側面と重畳する領域としている。領域１５１ｃは、導電体１３３ａ（導電体１３３ｂ）に接しているため、導電体１３３ａ（導電体１３３ｂ）に含まれる水素、又は水などの不純物が領域１５１ｃに拡散する場合がある。上述したとおり、半導体１５１に水又は水素などの不純物が拡散した場合、キャリアとなる電子が生成される場合があるため、領域１５１ｃは低抵抗化されることがある。このため、領域１５１ｃは、領域１５１ａ、領域１５１ｂよりも導電性が高い領域となる。

領域１５１ａは、トランジスタのチャネル形成領域となる領域である。このため、当該トランジスタがオン状態のとき、領域１５１ａは低抵抗化するため、領域１５１ｂよりも導電性が高くなる。

次の工程では、図１７（Ｂ）に示すとおり、開口部１９１の側面部に位置する半導体１５１上に、絶縁体１０３、半導体１５２が順に成膜される。

絶縁体１０３としては、上述した絶縁体１０２に適用できる材料を用いることができる。特に、半導体１５１に金属酸化物が含まれている場合、絶縁体１０３としては、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料であることが好ましい。

ところで、図１７（Ｂ）に示す領域１８２Ａ（領域１８２Ｂ）において、図１（Ｃ）に示すトランジスタＷＴｒが構成されている。具体的には、領域１８２Ａ（領域１８２Ｂ）において、半導体１５１の領域１５１ａがトランジスタＷＴｒのチャネル形成領域として機能し、半導体１５１の２つの領域１５１ｂのそれぞれがトランジスタＷＴｒのソース電極、ドレイン電極として機能し、導電体１３２ＡがトランジスタＷＴｒのゲート電極として機能する。特に、半導体１５１として金属酸化物を含む材料を適用している場合、トランジスタＷＴｒは酸化物半導体（ＯＳ）トランジスタを構成していることになる。

半導体１５２として、半導体１５１と同様に、実施の形態３で説明する金属酸化物が含まれる材料を用いることができる。また、半導体１５２の代替として、多結晶シリコン、アモルファスシリコンなどの半導体材料を用いることができる。

次の工程では、図１８（Ａ）に示すとおり、半導体１５２上に絶縁体１０４が成膜され、残りの開口部１９１が埋まるように導電体１３４が成膜される。

絶縁体１０４としては、上述した絶縁体１０２、絶縁体１０３に適用できる材料を用いることができる。

導電体１３４としては、上述した導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、導電体１３２Ｂ、導電体１３３ａ、導電体１３３ｂに適用できる材料を用いることができる。

ところで、図１８（Ａ）に示す領域１８３Ａ（領域１８３Ｂ）において、図１（Ｃ）に示すトランジスタＲＴｒが構成されている。具体的には、領域１８３Ａ（領域１８３Ｂ）において、半導体１５１の領域１５１ｃ、２つの領域１５１ｂ、及び導電体１３３ａ（導電体１３３ｂ）がトランジスタＲＴｒのゲート電極として機能し、半導体１５２がトランジスタＲＴｒのチャネル形成領域として機能し、導電体１３４がトランジスタＲＴｒのバックゲート電極として機能する。特に、半導体１５２として金属酸化物を含む材料を適用している場合、トランジスタＲＴｒはＯＳトランジスタを構成していることになる。

図１４（Ａ）から図１８（Ａ）までの工程を行うことにより、図１（Ｃ）に示した半導体装置を作製することができる。

本発明の一態様は、図１８（Ａ）に示した半導体装置の構成例に限定されない。本発明の一態様は、場合によって、状況に応じて、又は、必要に応じて、図１８（Ａ）に示す半導体装置を適宜変更した構成とすることができる。

例えば、本発明の一態様は、前述したとおり、図１（Ａ）に示すようにトランジスタＷＴｒ、トランジスタＲＴｒにバックゲートが設けられていない半導体装置とすることもできる。図１（Ａ）に示す半導体装置を作製する場合、図１（Ｃ）に示す半導体装置を作製する過程において、図１８（Ａ）に示す工程の代わりに図１８（Ｂ）に示す工程を行えばよい。図１８（Ｂ）では、図１８（Ａ）の導電体１３４の代わりとして、開口部１９１が埋まるように絶縁体１０５を成膜した工程を示している。なお、絶縁体１０５は、例えば、絶縁体１０４として適用できる材料を用いることができる。

また、例えば、本発明の一態様は、トランジスタＷＴｒのスイッチング特性を向上するためとして、トランジスタＷＴｒのゲート電極の構成を、図１８（Ａ）に示す構成から変更してもよい。図１９（Ａ）、（Ｂ）、図２０（Ａ）（Ｂ）はその半導体装置の作製方法の一例を示している。図１９（Ａ）では、図１４（Ｂ）において、開口部１９１の側面に有する導電体１３１Ａ（導電体１３１Ｂ）が除去されて、凹部１９３Ａ（凹部１９３Ｂ）が形成される工程を示している。ここでは、導電体１３１Ａ（導電体１３１Ｂ）としては、積層体１００のうち、導電体１３１Ａ（導電体１３１Ｂ）が選択的に除去されるような材料（導電体１３２Ａ（導電体１３２Ｂ）、絶縁体１０１Ａ乃至絶縁体１０１Ｅよりもエッチングレートが高い材料）が適用されているものとする。

また、凹部１９３Ａ（凹部１９３Ｂ）は、図１４（Ａ）に示す半導体装置の作製工程の段階で、開口部１９１、及び凹部１９３Ａ（凹部１９３Ｂ）が形成される領域に犠牲層を設けて、図１４（Ｂ）に示す半導体装置の作製工程で、開口部１９１と一括で形成してもよい。また、犠牲層を設けずに開口部１９１を形成した時に、自動的に凹部１９３Ａ（凹部１９３Ｂ）が形成できる場合もある。

次の工程では、図１９（Ｂ）に示すとおり、図１９（Ａ）に示す開口部１９１の側面、及び凹部１９３Ａ（凹部１９３Ｂ）に、半導体１５３が成膜される。

半導体１５３としては、実施の形態３で説明する金属酸化物が含まれている材料を適用するものとする。

次の工程では、図２０（Ａ）に示すとおり、レジストマスク形成とエッチング処理などによって、前述した凹部１９３Ａ（凹部１９３Ｂ）のみ半導体１５３が残るように、開口部１９１に含まれる半導体１５３が除去され、半導体１５３ａ（半導体１５３ｂ）が形成される。また、この処理と同時に、又は、この処理の後に、エッチング処理を行って導電体１３２Ａ（導電体１３２Ｂ）を除去して、凹部１９２Ａ（凹部１９２Ｂ）を形成する。

次に、図１６（Ｂ）の工程と同様に、開口部１９１の側面に対して、半導体１５３ａ（半導体１５３ｂ）を覆うように絶縁体１０２を形成する。半導体１５３ａ（半導体１５３ｂ）として、金属酸化物を含む材料が適用されている場合、半導体１５３ａ（半導体１５３ｂ）は絶縁体１０２に接することで、絶縁体１０２に含まれる水素、水などの不純物が半導体１５３ａ（半導体１５３ｂ）に拡散する。また、半導体１５３ａ（半導体１５３ｂ）は導電体１３３ａ（導電体１３３ｂ）に接することで、導電体１３３ａ（導電体１３３ｂ）に含まれる水素、水などの不純物が半導体１５３ａ（半導体１５３ｂ）に拡散する。つまり、半導体１５３ａ（半導体１５３ｂ）は、水素、水などの不純物を捕集する役割を有する。これにより、半導体１５３ａ（半導体１５３ｂ）が低抵抗化して、トランジスタＷＴｒのゲート電極として機能することができる。この後は、図１７（Ａ）から図１８（Ａ）までと同様の工程を行うことによって、図２０（Ｂ）に示す半導体装置を構成することができる。

また、例えば、本発明の一態様は、図１（Ｃ）に示すトランジスタＷＴｒの第１端子、又は第２端子と、トランジスタＲＴｒのゲートと、の間の電気的な抵抗を小さくするためとして、トランジスタＲＴｒのゲート電極の構成を、図１８（Ａ）に示す構成から変更してもよい。図２１（Ａ）、（Ｂ）はその半導体装置の作製方法の一例を示している。図２１（Ａ）では、図１５（Ａ）において開口部１９１の側面に有する導電体１３２Ａ（導電体１３２Ｂ）だけが除去されるのではなく、絶縁体１０１Ａ乃至絶縁体１０１Ｅが除去されて、凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）が形成される工程を示している。ここでは、導電体１３２Ａ（導電体１３２Ｂ）及び絶縁体１０１Ａ乃至絶縁体１０１Ｅとしては、積層体１００のうち、導電体１３２Ａ（導電体１３２Ｂ）及び絶縁体１０１Ａ乃至絶縁体１０１Ｅが選択的に除去されるような材料（導電体１３１Ａ（導電体１３１Ｂ）よりもエッチングレートが高い材料）が適用されているものとする。

また、凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）は、図１４（Ａ）に示す半導体装置の作製工程の段階で、開口部１９１及び凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）が形成される領域に犠牲層を設けて、図１４（Ｂ）に示す半導体装置の作製工程で、開口部１９１と一括で形成してもよい。また、犠牲層を設けずに開口部１９１を形成した時に、自動的に凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）が形成できる場合もある。

また、図２１（Ａ）では、凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）において、絶縁体１０１Ｂ、絶縁体１０１Ｃ（絶縁体１０１Ａ、絶縁体１０１Ｄ、絶縁体１０１Ｅ）よりも、導電体１３２Ａ（導電体１３２Ｂ）のほうが大きく除去されているが、導電体１３２Ａ（導電体１３２Ｂ）よりも、絶縁体１０１Ｂ、絶縁体１０１Ｃ（絶縁体１０１Ａ、絶縁体１０１Ｄ、絶縁体１０１Ｅ）のほうを大きく除去してもよい。また、絶縁体１０１Ｂ、絶縁体１０１Ｃ（絶縁体１０１Ａ、絶縁体１０１Ｄ、絶縁体１０１Ｅ）と、導電体１３２Ａ（導電体１３２Ｂ）とは、同じ深さとして形成されてもよい。

図２１（Ｂ）は、図２１（Ａ）の工程を介した場合の、半導体装置の構成例を示している。図２１（Ａ）の工程の後では、凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）が埋まるように導電体１３３が成膜され、トランジスタＲＴｒのゲート電極が形成される。図２１（Ｂ）では、トランジスタＲＴｒのゲート電極として機能する導電体１３３ａ、導電体１３３ｂ、導電体１３３ｃを図示している。この後は、図１７（Ａ）から図１８（Ａ）まで同様の工程を行うことによって、図２１（Ｂ）に示す半導体装置を構成することができる。この半導体装置は、図１８（Ａ）に示す半導体装置よりも、半導体１５１と導電体１３３ａ（導電体１３３ｂ）との接触面積を大きくした構成となっている。半導体１５１に金属酸化物を有する材料を適用した場合、図２１（Ｂ）に示す半導体装置は、図１８（Ａ）に示す領域１５１ｂが存在しないため、トランジスタＷＴｒの第１端子、又は第２端子と、トランジスタＲＴｒのゲートと、の間の電気的な抵抗を小さくすることができる。

＜＜作製方法例２＞＞
ここでは、本実施の形態の半導体装置として、作製方法例１とは異なる構造の例について、図２２乃至図２４を用いて説明する。

図２２乃至図２４は、図１４乃至図１８と同様に、図１（Ｃ）に示す半導体装置の作製例を説明するための断面図であり、特に、トランジスタＷＴｒ、トランジスタＲＴｒのチャネル長方向の断面図を示している。また、図２２乃至図２４の断面図では、図１４乃至図１８と同様に、図の明瞭化のために一部の要素を省いて図示している。

初めの工程については、作製方法例１で説明した図１４（Ａ）から図１５（Ｂ）までの説明の記載を参酌する。

図２２（Ａ）に示す工程は、図１５（Ｂ）に示す工程の続きを示したものである。図２２（Ａ）では、図１５（Ｂ）に示した開口部１９１の側面、及び形成されている凹部に、半導体１５１が成膜される。つまり、絶縁体１０２上に半導体１５１が形成される。

半導体１５１としては、実施の形態３で説明する半導体を適用するのが好ましい。

次の工程では、図２２（Ｂ）に示すとおり、図２２（Ａ）に示す開口部１９１の側面、及び形成されている凹部に、導電体１３３が成膜される。

導電体１３３については、作製方法例１で説明した導電体１３３の記載を参酌する。

次の工程では、図２３（Ａ）に示すとおり、レジストマスク形成とエッチング処理などによって、前述した凹部のみ導電体１３３が残るように、開口部１９１に含まれる導電体１３３が除去される。これによって、導電体１３３ａ、導電体１３３ｂが形成される。なお、このとき、絶縁体１０２が開口部１９１に露出しない程度であれば、半導体１５１の一部が除去されていてもよい。

なお、レジストマスクの形成とエッチング処理と、については、図１４（Ｂ）の説明を参酌する。

ところで、導電体１３３ａ（導電体１３３ｂ）は、図１（Ｃ）に示す容量素子ＣＳの他方の電極として機能する。つまり、図２３（Ａ）に示す領域１８１Ａ（領域１８１Ｂ）において、容量素子ＣＳが形成されている。

半導体１５１については、作製方法例１で説明した半導体１５１の記載を参酌する。また、半導体１５１に金属酸化物が含まれている場合、半導体１５１は、領域１５１ａ、領域１５１ｂ、領域１５１ｃに分けることができる。領域１５１ａ、領域１５１ｂ、領域１５１ｃについては、作製方法例１で説明した領域１５１ａ、領域１５１ｂ、領域１５１ｃの記載を参酌する。

次の工程では、図２３（Ｂ）に示すとおり、開口部１９１の側面部に位置する導電体１３３ａ、導電体１３３ｂ、及び半導体１５１上に絶縁体１０３が成膜され、その後に、絶縁体１０３上に半導体１５２が成膜される。

絶縁体１０３については、作製方法例１で説明した絶縁体１０３の記載を参酌する。

半導体１５２については、作製方法例１で説明した半導体１５２の記載を参酌する。

ところで、図２３（Ｂ）に示す領域１８２Ａ（領域１８２Ｂ）において、図１（Ｃ）に示すトランジスタＷＴｒが構成されている。具体的には、領域１８２Ａ（領域１８２Ｂ）において、半導体１５１の領域１５１ａがトランジスタＷＴｒのチャネル形成領域として機能し、半導体１５１の２つの領域１５１ｂのそれぞれがトランジスタＷＴｒのソース電極、ドレイン電極として機能し、導電体１３２ＡがトランジスタＷＴｒのゲート電極として機能する。特に、半導体１５１として金属酸化物を含む材料を適用している場合、トランジスタＷＴｒはＯＳトランジスタを構成していることになる。

次の工程では、図２４（Ａ）に示すとおり、半導体１５２上に絶縁体１０４が成膜され、残りの開口部１９１が埋まるように導電体１３４が成膜される。

絶縁体１０４については、作製方法例１で説明した絶縁体１０４の記載を参酌する。

導電体１３４については、作製方法例１で説明した導電体１３４の記載を参酌する。

ところで、図２４（Ａ）に示す領域１８３Ａ（領域１８３Ｂ）において、図１（Ｃ）に示すトランジスタＲＴｒが構成されている。具体的には、領域１８３Ａ（領域１８３Ｂ）において、半導体１５１の領域１５１ｃ、２つの領域１５１ｂ、及び導電体１３３ａ（導電体１３３ｂ）がトランジスタＲＴｒのゲート電極として機能し、半導体１５２がトランジスタＲＴｒのチャネル形成領域として機能し、導電体１３４がトランジスタＲＴｒのバックゲート電極として機能する。特に、半導体１５２として金属酸化物を含む材料を適用している場合、トランジスタＲＴｒはＯＳトランジスタを構成していることになる。

図１４（Ａ）から図１５（Ｂ）、図２２（Ａ）から図２４（Ａ）までの工程を行うことにより、図１（Ｃ）に示した半導体装置を作製することができる。

本発明の一態様は、図２４（Ａ）に示した半導体装置の構成例に限定されない。本発明の一態様は、場合によって、状況に応じて、又は、必要に応じて、図２４（Ａ）に示す半導体装置を適宜変更した構成とすることができる。

例えば、本発明の一態様は、前述したとおり、図１（Ａ）に示すようにトランジスタＷＴｒ、トランジスタＲＴｒにバックゲートが設けられていない半導体装置とすることもできる。図１（Ａ）に示す半導体装置を作製する場合、図１（Ｃ）に示す半導体装置を作製する過程において、図２４（Ａ）に示す工程ではなく図２４（Ｂ）に示す工程を行えばよい。図２４（Ｂ）では、図２４（Ａ）の導電体１３４の代わりとして、開口部１９１が埋まるように絶縁体１０５を成膜した工程を示している。なお、絶縁体１０５は、例えば、絶縁体１０４として適用できる材料を用いることができる。

また、例えば、本発明の一態様は、トランジスタＷＴｒのスイッチング特性を向上するためとして、トランジスタＷＴｒのゲート電極の構成を、図２４（Ａ）に示す構成から変更してもよい。図２５はその半導体装置の構成例を示している。図２５に示す半導体装置を作製する場合、作製方法例１で説明した図２０（Ｂ）に示す構成例のように、凹部１９３Ａ（凹部１９３Ｂ）が埋まるように半導体１５３ａ（半導体１５３ｂ）を形成する。次に、開口部１９１の側面に対して、半導体１５３ａ（半導体１５３ｂ）を覆うように絶縁体１０２を形成する。その後は、図２２（Ａ）から図２４（Ａ）までと同様の工程を行うことによって、図２５に示す半導体装置を構成することができる。なお、図２５を構成することによる効果は、作製方法例１で説明した図１９（Ａ）、（Ｂ）、図２０（Ａ）、（Ｂ）の説明の記載を参酌する。

また、例えば、本発明の一態様は、図１（Ｃ）に示すトランジスタＷＴｒの第１端子、又は第２端子と、トランジスタＲＴｒのゲートと、の間の電気的な抵抗を小さくするためとして、トランジスタＲＴｒのゲート電極の構成を、図２４（Ａ）に示す構成から変更してもよい。図２６はその半導体装置の構成例を示している。図２６に示す半導体装置を作製する場合、作製方法例１で説明した図２１（Ａ）に示す構成例を作製する。その後は、図２２（Ａ）から図２４（Ａ）までと同様の工程を行うことによって、図２６に示す半導体装置を構成することができる。なお、図２６を構成することによる効果は、作製方法例１で説明した図２１（Ｂ）の説明の記載を参酌する。

上述した作製方法例１、又は作製方法例２によって、多くのデータを保持できる半導体装置を作製することができる。

ここで、図１３（Ｂ）に示す半導体装置の領域ＳＤ２に、図１８（Ａ）に示す半導体装置（図１（Ｃ）の回路構成）の断面図を適用した構造を図２７に示す。なお、領域ＳＤ１は、メモリセルＭＣに相当する。図２７に示す通り、配線ＲＷＬ、配線ＷＷＬである導電体と、絶縁体とを積層した構造体に対して、一括に開口部を設けて、上述した作製方法例１、又は作製方法例２に記載の通りに作製を行うことで、図１（Ｃ）の回路構成を実現することができる。

＜周辺回路との接続例＞
作製方法例１、又は作製方法例２に示した半導体装置は、その下層に読み出し回路、プリチャージ回路などのメモリセルアレイの周辺回路を形成してもよい。この場合、シリコン基板などの上にＳｉトランジスタを形成して当該周辺回路を構成し、その後、作製方法例１、又は作製方法例２で、当該周辺回路上に本発明の一態様の半導体装置を形成すればよい。図２８（Ａ）は、周辺回路をプレーナ型のＳｉトランジスタで構成して、その上層に本発明の一態様の半導体装置を形成した断面図である。また、図２９（Ａ）は、周辺回路をＦＩＮ型のＳｉトランジスタで構成して、その上層に本発明の一態様の半導体装置を形成した断面図である。なお、図２８（Ａ）、図２９（Ａ）に示す半導体装置は、一例として、図１８（Ａ）の構成を適用している。

図２８（Ａ）、図２９（Ａ）において、周辺回路を構成するＳｉトランジスタは、基板１７００上に形成される。素子分離層１７０１は、複数のＳｉトランジスタの間に形成される。Ｓｉトランジスタのソース及びドレインとして導電体１７１２が形成されている。導電体１７３０は、チャネル幅方向に延びて形成しており、他のＳｉトランジスタ、又は導電体１７１２に接続されている（図示しない）。

基板１７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。

また、基板１７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。図２８（Ａ）、図２９（Ａ）では、一例として、基板１７００に単結晶シリコンウエハを用いた例を示している。

ここで、Ｓｉトランジスタの詳細について説明を行う。図２８（Ａ）に示すプレーナ型のＳｉトランジスタは、チャネル長方向の断面図を示し、図２８（Ｂ）に示すプレーナ型のＳｉトランジスタは、チャネル幅方向の断面図を示している。Ｓｉトランジスタは、ウェル１７９２に設けられたチャネル形成領域１７９３と、低濃度不純物領域１７９４及び高濃度不純物領域１７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域１７９６と、チャネル形成領域１７９３上に設けられたゲート絶縁膜１７９７と、ゲート絶縁膜１７９７上に設けられたゲート電極１７９０と、ゲート電極１７９０の側面に設けられた側壁絶縁層１７９８、側壁絶縁層１７９９とを有する。なお、導電性領域１７９６には、金属シリサイド等を用いてもよい。

また、図２９（Ａ）に示すＦＩＮ型のＳｉトランジスタは、チャネル長方向の断面図を示し、図２９（Ｂ）に示すＦＩＮ型のＳｉトランジスタは、チャネル幅方向の断面図を示している。図２９（Ａ）、（Ｂ）に示すＳｉトランジスタは、チャネル形成領域１７９３が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜１７９７及びゲート電極１７９０が設けられている。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。なお、図２９（Ａ）、（Ｂ）に示す符号は、図２８（Ａ）、（Ｂ）に示す符号と同一である。

なお、本明細書等で開示された、絶縁体、導電体、半導体などは、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。ＰＶＤ法としては、例えば、スパッタリング法、抵抗加熱蒸着法、電子ビーム蒸着法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。また、ＣＶＤ法として、プラズマＣＶＤ法、熱ＣＶＤ法などが挙げられる。特に、熱ＣＶＤ法としては、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。

熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ_３）_３）、トリメチルガリウム（Ｇａ（ＣＨ_３）_３）、及びジメチル亜鉛（Ｚｎ（ＣＨ_３）_２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ_３）_２］_４）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ_３）の２種類のガスを用いる。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。

例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ_３）_３）など）を気化させた原料ガスと、酸化剤としてＨ_２Ｏの２種類のガスを用いる。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオナート）などがある。

例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ_２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎ－Ｏ層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２ガスとＯ_３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ－Ｇａ－Ｏ層やＩｎ－Ｚｎ－Ｏ層、Ｇａ－Ｚｎ－Ｏ層などの混合酸化物層を形成しても良い。なお、Ｏ_３ガスに替えてＡｒ等の不活性ガスで水をバブリングして得られたＨ_２Ｏガスを用いても良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｇａ（ＣＨ_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｚｎ（ＣＨ_３）_２ガスを用いても良い。

なお、本実施の形態で説明した半導体装置のそれぞれの構成例は、互いに適宜組み合わせることができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、上記実施の形態で用いたＯＳトランジスタのチャネル形成領域に含まれる金属酸化物について説明を行う。

金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

次に、図３０（Ａ）、図３０（Ｂ）、および図３０（Ｃ）を用いて、本発明に係る金属酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図３０（Ａ）、図３０（Ｂ）、および図３０（Ｃ）には、酸素の原子数比については記載しない。また、金属酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。

図３０（Ａ）、図３０（Ｂ）、および図３０（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：１の原子数比（－１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表す。

また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。

また、図３０（Ａ）、図３０（Ｂ）、および図３０（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。

また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。

図３０（Ａ）に示す領域Ａは、金属酸化物が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。

金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。したがって、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。

一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。したがって、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図３０（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。

したがって、本発明の一態様の金属酸化物は、キャリア移動度が高く、かつ、結晶粒界が少ない層状構造となりやすい、図３０（Ａ）の領域Ａで示される原子数比を有することが好ましい。

特に、図３０（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）－ＯＳとなりやすく、キャリア移動度も高い優れた金属酸化物が得られる。

ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造である。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。

なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。

なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。したがって、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、上記実施の形態の半導体装置を備えることができるＣＰＵについて説明する。

図３１は、実施の形態１で説明した半導体装置を一部に用いたＣＰＵの一例の構成を示すブロック図である。

図３１に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３１に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３１に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。

図３１に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。

図３１に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
上記実施の形態の記憶装置はメモリカード（例えば、ＳＤカード）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリ、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等の各種のリムーバブル記憶装置に適用することができる。本実施の形態では、リムーバブル記憶装置の幾つかの構成例について、図３２を用いて、説明する。

図３２（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ５１００は、筐体５１０１、キャップ５１０２、ＵＳＢコネクタ５１０３及び基板５１０４を有する。基板５１０４は、筐体５１０１に収納されている。基板５１０４には、記憶装置及び該記憶装置を駆動する回路が設けられている。例えば、基板５１０４には、メモリチップ５１０５、コントローラチップ５１０６が取り付けられている。メモリチップ５１０５は、実施の形態２で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１などが組み込まれている。コントローラチップ５１０６は、具体的にはプロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１０５とコントローラチップ５１０６とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１をメモリチップ５１０５でなく、コントローラチップ５１０６に組み込んだ構成としてもよい。ＵＳＢコネクタ５１０３が外部装置と接続するためのインターフェースとして機能する。

図３２（Ｂ）はＳＤカードの外観の模式図であり、図３２（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、メモリチップ５１１４、コントローラチップ５１１５が取り付けられている。メモリチップ５１１４には、実施の形態２で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１などが組み込まれている。コントローラチップ５１１５には、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１１４とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１をメモリチップ５１１４でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。

基板５１１３の裏面側にもメモリチップ５１１４を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、メモリチップ５１１４のデータの読み出し、書き込みが可能となる。

図３２（Ｄ）はＳＳＤの外観の模式図であり、図３２（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、メモリチップ５１５４、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。メモリチップ５１５４には、実施の形態２で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１などが組み込まれている。基板５１５３の裏面側にもメモリチップ５１５４を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、メモリチップ５１５４と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更しても良い。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、上記実施の形態の記憶装置を適用することができる電子機器の一例について説明する。

＜ノート型パーソナルコンピュータ＞
図３３（Ａ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様の記憶装置は、ノート型パーソナルコンピュータに備えることができる。

＜スマートウォッチ＞
図３３（Ｂ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。本発明の一態様の記憶装置は、スマートウォッチに備えることができる。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図３３（Ｂ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図３３（Ｂ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。

＜ビデオカメラ＞
図３３（Ｃ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様の記憶装置は、ビデオカメラに備えることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。

＜携帯電話＞
図３３（Ｄ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。本発明の一態様の記憶装置は、携帯電話に備えることができる。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。

また、図３３（Ｄ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図３３（Ｄ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。

＜テレビジョン装置＞
図３３（Ｅ）は、テレビジョン装置を示す斜視図である。テレビジョン装置は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）などを有する。本発明の一態様の記憶装置は、テレビジョン装置に備えることができる。テレビジョン装置は、大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。

＜移動体＞
上述した記憶装置は、移動体である自動車の運転席周辺に適用することもできる。

例えば、図３３（Ｆ）は、自動車の室内におけるフロントガラス周辺を表す図である。図３３（Ｆ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。

表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。

表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。

本発明の一態様の記憶装置は、移動体に備えることができる。本発明の一態様の記憶装置は、例えば、表示パネル５７０１乃至表示パネル５７０４に画像を表示する際に用いられる、画像データを一時的に格納するフレームメモリや、移動体が有するシステムを駆動するプログラムを保存する記憶装置などに用いることができる。

また、図示していないが、図３３（Ａ）乃至（Ｃ）、（Ｅ）、（Ｆ）に示した電子機器は、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述した電子機器に音声入力機能を付することができる。

また、図示していないが、図３３（Ａ）、（Ｂ）、（Ｄ）乃至（Ｆ）に示した電子機器は、カメラを有する構成であってもよい。

また、図示していないが、図３３（Ａ）乃至（Ｆ）に示した電子機器は、筐体の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、図３３（Ｄ）に示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、該携帯電話の向き（鉛直方向に対して該携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表示を、該携帯電話の向きに応じて自動的に切り替えるようにすることができる。

また、図示していないが、図３３（Ａ）乃至（Ｆ）に示した電子機器は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する電子機器を実現することができる。

また、図３３（Ａ）乃至（Ｆ）に示した電子機器の表示部として、可撓性を有する基材を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図３３（Ａ）乃至（Ｆ）に示した電子機器のように平らな面を有する筐体だけでなく、曲面を有するような筐体の電子機器を実現することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。

＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。

＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。したがって、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域は、ゲートに電位を印加することで、チャネルが形成される領域を指し、この領域が形成されることによって、ソース‐ドレイン間に電流を流すことができる。

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。

また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。

なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。

＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。

＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。

ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

ＢＧＬ 配線
ＥＲ 配線
ＲＢＬ 配線
ＲＢＬ１ 配線
ＲＢＬ２ 配線
ＲＷＬ 配線
ＷＢＬ 配線
ＷＢＬ１ 配線
ＷＢＬ２ 配線
ＷＷＬ 配線
ＷＷＬ＿Ｄ 配線
１０ メモリモジュール
１００ 積層体
１０１Ａ 絶縁体
１０１Ｂ 絶縁体
１０１Ｃ 絶縁体
１０１Ｄ 絶縁体
１０１Ｅ 絶縁体
１０２ 絶縁体
１０３ 絶縁体
１０４ 絶縁体
１０５ 絶縁体
１３１Ａ 導電体
１３１Ｂ 導電体
１３２Ａ 導電体
１３２Ｂ 導電体
１３３ 導電体
１３３ａ 導電体
１３３ｂ 導電体
１３３ｃ 導電体
１３４ 導電体
１５１ 半導体
１５１ａ 領域
１５１ｂ 領域
１５１ｃ 領域
１５２ 半導体
１５３ 半導体
１５３ａ 半導体
１５３ｂ 半導体
１８１Ａ 領域
１８１Ｂ 領域
１８２Ａ 領域
１８２Ｂ 領域
１８３Ａ 領域
１８３Ｂ 領域
１９１ 開口部
１９２Ａ 凹部
１９２Ｂ 凹部
１９３Ａ 凹部
１９３Ｂ 凹部
１９４Ａ 凹部
１９４Ｂ 凹部
１９４Ｃ 凹部
１０００ ロジック層
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１７００ 基板
１７０１ 素子分離層
１７１２ 導電体
１７３０ 導電体
１７９０ ゲート電極
１７９２ ウェル
１７９３ チャネル形成領域
１７９４ 低濃度不純物領域
１７９５ 高濃度不純物領域
１７９６ 導電性領域
１７９７ ゲート絶縁膜
１７９８ 側壁絶縁層
１７９９ 側壁絶縁層
２０００ メモリ層
２６００ 記憶装置
２６０１ 周辺回路
２６１０ メモリセルアレイ
２６２１ ローデコーダ
２６２２ ワード線ドライバ回路
２６３０ ビット線ドライバ回路
２６３０Ａ ビット線ドライバ回路
２６３０Ｂ ビット線ドライバ回路
２６３１ カラムデコーダ
２６３２ プリチャージ回路
２６３３ センスアンプ
２６３４ 回路
２６４０ 出力回路
２６６０ コントロールロジック回路
５１００ ＵＳＢメモリ
５１０１ 筐体
５１０２ キャップ
５１０３ ＵＳＢコネクタ
５１０４ 基板
５１０５ メモリチップ
５１０６ コントローラチップ
５１１０ ＳＤカード
５１１１ 筐体
５１１２ コネクタ
５１１３ 基板
５１１４ メモリチップ
５１１５ コントローラチップ
５１５０ ＳＳＤ
５１５１ 筐体
５１５２ コネクタ
５１５３ 基板
５１５４ メモリチップ
５１５５ メモリチップ
５１５６ コントローラチップ
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５５０１ 筐体
５５０２ 表示部
５５０３ マイク
５５０４ スピーカ
５５０５ 操作ボタン
５７０１ 表示パネル
５７０２ 表示パネル
５７０３ 表示パネル
５７０４ 表示パネル
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ 操作ボタン
５９０４ 操作子
５９０５ バンド
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ

Claims (6)

1. メモリモジュールを有する半導体装置であって、
   前記メモリモジュールは、第１のメモリセル、第２のメモリセル、選択トランジスタ、第１の配線及び第２の配線を有し、
   前記第１のメモリセルは、第１のトランジスタと、第１のメモリノードと、を有し、
   前記第２のメモリセルは、第２のトランジスタと、第２のメモリノードと、を有し、
   前記第１のメモリセルの一方は、前記選択トランジスタを介して前記第１の配線と電気的に接続され、
   前記第１のメモリセルの他方は、前記第２のメモリセルの一方と電気的に接続され、
   前記第２のメモリセルの他方は、前記第１の配線と電気的に接続され、
   前記第１のトランジスタのゲートは、前記第１のメモリノードと電気的に接続し、
   前記第２のトランジスタのゲートは、前記第２のメモリノードと電気的に接続し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第２の配線と電気的に接続し、
   前記第１のメモリノード及び前記第２のメモリノードは、電圧を信号として保持する機能を有し、
   前記選択トランジスタがオン状態のとき、
   前記第１のメモリノードは、前記選択トランジスタを介して前記第１の配線に与えられる信号によって前記第１のメモリノードに保持されている電圧が書き換えられる機能を有し、
   前記第２のメモリノードは、前記選択トランジスタ、及び前記第１のメモリノードを介して前記第１の配線に与えられる信号によって前記第２のメモリノードに保持されている電圧が書き換えられる機能を有し、
   前記選択トランジスタがオフ状態のとき、
   前記第１のメモリノードは、前記第２のメモリノードを介して前記第１の配線に与えられる信号によって前記第１のメモリノードに保持されている電圧が書き換えられる機能を有し、
   前記第２のメモリノードは、前記第１の配線に与えられる信号によって前記第２のメモリノードに保持されている電圧が書き換えられる機能を有する、半導体装置。
2. 請求項１において、
   前記メモリモジュールは、さらに、第３の配線、第４の配線、及び第５の配線を有し、
   前記第１のメモリセルは、さらに、第３のトランジスタと、第１の容量素子と、を有し、
   前記第２のメモリセルは、さらに、第４のトランジスタと、第２の容量素子と、を有し、
   前記第１のメモリノードは、前記第３のトランジスタのソース又はドレインの一方と、前記第１の容量素子の電極の一方とに電気的に接続されることで形成され、
   前記第２のメモリノードは、前記第４のトランジスタのソース又はドレインの一方と、前記第２の容量素子の電極の一方とに電気的に接続されることで形成され、
   前記選択トランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
   前記選択トランジスタのソース又はドレインの他方は、前記第１のメモリノードと電気的に接続され、
   前記選択トランジスタのゲートは、前記第５の配線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第２のメモリノードと電気的に接続され、
   前記第３のトランジスタのゲートは、前記第３の配線と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
   前記第４のトランジスタのゲートは、前記第４の配線と電気的に接続される、半導体装置。
3. 請求項２において、
   前記第３のトランジスタ、前記第４のトランジスタ、又は選択トランジスタは、半導体層に金属酸化物を有する半導体装置。
4. 請求項３において、
   前記第３のトランジスタの前記半導体層は、前記第４のトランジスタの前記半導体層と同じ開口部の中に形成される、半導体装置。
5. 請求項３又は請求項４において、
   半導体層に金属酸化物を有する前記トランジスタは、バックゲートを有する、半導体装置。
6. 請求項１乃至請求項５に記載の半導体装置と、筐体とを有する電子機器。

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