JP2011216878A - 半導体装置および半導体装置の駆動方法 - Google Patents
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Abstract
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、半導体装置の各メモリセルを構成する、酸化物半導体を用いたトランジスタを直列に接続することにより、隣り合うメモリセルにおいて、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極をお互いに接続させることができ、メモリセルの占有面積を低減することができる。
【選択図】図2
Description
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図1乃至図5を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
はじめに、基本的な回路構成およびその動作について、図1を参照して説明する。図1(A)に示す半導体装置において、第1の配線(1st Line)とトランジスタ160のソース電極(またはドレイン電極)とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ160のドレイン電極(またはソース電極)とは、電気的に接続されている。また、第3の配線(3rd Line)とトランジスタ162のソース電極(またはドレイン電極)とは、電気的に接続され、第4の配線(4th Line)と、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極(またはソース電極)は、容量素子164の電極の一方と電気的に接続され、第5の配線(5th Line)と、容量素子164の電極の他方は電気的に接続されている。
次に、図1に示す回路を応用したより具体的な回路構成および動作について、図2乃至図5を参照して説明する。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図6乃至図12を参照して説明する。
図6は、図2の回路図で示した半導体装置の、メモリセル190および選択トランジスタ180の構成の一例である。図6(A)には、半導体装置の断面を、図6(B)には、半導体装置の平面を、それぞれ示す。ここで、図6(A)は、図6(B)のA1−A2における断面に相当する。また、図6(B)において、A1−A2に平行な方向が図2の回路図における列方向であり、A1−A2に垂直な方向が図2の回路図における行方向である。図6(A)および図6(B)に示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160、選択トランジスタ180を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。なお、図6では、第1行目のトランジスタ160およびトランジスタ162を表示しているが、図2の回路図に示すように、第1行目から第m行目までトランジスタ160とトランジスタ162は、ソース電極(ソース領域)とドレイン電極(ドレイン領域)が直列に接続されている。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160および選択トランジスタ180の作製方法について図9および図10を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法について図11および図12を参照して説明する。
まず、半導体材料を含む基板100を用意する(図9(A)参照)。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。
次に、ゲート電極110、電極126、絶縁層128などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極142a、ドレイン電極142b、電極142cを形成する(図11(A)参照)。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図13を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含む)、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用する場合について説明する。
102 保護層
104 半導体領域
106 素子分離絶縁層
108 ゲート絶縁層
108a ゲート絶縁層
108b ゲート絶縁層
110 ゲート電極
110a ゲート電極
110b ゲート電極
116 チャネル形成領域
116a チャネル形成領域
116b チャネル形成領域
120 不純物領域
120a 不純物領域
120b 不純物領域
120c 不純物領域
122 金属層
124 金属化合物領域
124a 金属化合物領域
124b 金属化合物領域
124c 金属化合物領域
126 電極
128 絶縁層
142a ソース電極
142b ドレイン電極
142c 電極
140 絶縁層
144 酸化物半導体層
146 ゲート絶縁層
148 ゲート電極
150 絶縁層
152 電極
153 電極
154 絶縁層
156a 電極
156b 電極
158 配線
159a 電極
159b 電極
160 トランジスタ
162 トランジスタ
164 容量素子
170 ベース基板
172 窒素含有層
174 酸化膜
180 選択トランジスタ
182 選択トランジスタ
190 メモリセル
701 筐体
702 筐体
703 表示部
704 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
745 操作キー
746 ポインティングデバイス
747 カメラ用レンズ
748 外部接続端子
749 太陽電池セル
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモコン操作機
Claims (9)
- ソース線と、ビット線と、m本(mは2以上の整数)の信号線と、m本のワード線と、選択線と、
前記ソース線と前記ビット線との間に、直列に接続された第1乃至第mのメモリセルと、
ゲート端子が前記選択線と電気的に接続された選択トランジスタと、
を有し、
前記第1乃至第mのメモリセルはそれぞれ、
第1のゲート端子、第1のソース端子、および第1のドレイン端子を有する第1のトランジスタと、
第2のゲート端子、第2のソース端子、および第2のドレイン端子を有する第2のトランジスタと、
容量素子と、を有し、
前記第1のトランジスタは半導体材料を含む基板に設けられ、
前記第2のトランジスタは酸化物半導体層を含んで構成され、
前記ソース線は、前記選択トランジスタを介して、前記第mのメモリセルの前記第1のソース端子と電気的に接続され、
前記ビット線は、前記第1のメモリセルの前記第2のドレイン端子と電気的に接続され、且つ前記第1のメモリセルの前記第1のドレイン端子と電気的に接続され、
第k(kは1以上m以下の自然数)の信号線は、第kのメモリセルの前記第2のゲート端子と電気的に接続され、
第kのワード線は、前記第kのメモリセルの前記容量素子の端子の一方と電気的に接続され、
第l(lは2以上m以下の自然数)のメモリセルの第2のドレイン端子は、第(l−1)のメモリセルの第1のゲート端子と、前記第(l−1)のメモリセルの第2のソース端子と、前記第(l−1)のメモリセルの容量素子の端子の他方と電気的に接続され、
前記第mのメモリセルの第1のゲート端子と、前記第mのメモリセルの第2のソース端子と、前記第mのメモリセルの容量素子の端子の他方とは電気的に接続され、
前記第lのメモリセルの第1のドレイン端子は、第(l−1)のメモリセルの第1のソース端子と電気的に接続された半導体装置。 - ソース線と、ビット線と、m本(mは2以上の整数)の信号線と、m本のワード線と、第1の選択線と、第2の選択線と、
前記ソース線と前記ビット線との間に、直列に接続された第1乃至第mのメモリセルと、
ゲート端子が前記第1の選択線と電気的に接続された第1の選択トランジスタと、
ゲート端子が前記第2の選択線と電気的に接続された第2の選択トランジスタと、
を有し、
前記第1乃至第mのメモリセルはそれぞれ、
第1のゲート端子、第1のソース端子、および第1のドレイン端子を有する第1のトランジスタと、
第2のゲート端子、第2のソース端子、および第2のドレイン端子を有する第2のトランジスタと、
容量素子と、
を有し、
前記第1のトランジスタは半導体材料を含む基板に設けられ、
前記第2のトランジスタは酸化物半導体層を含んで構成され、
前記ソース線は、前記第2の選択トランジスタを介して、前記第mのメモリセルの前記第1のソース端子と電気的に接続され、
前記ビット線は、前記第1のメモリセルの前記第2のドレイン端子と電気的に接続され、且つ前記第1の選択トランジスタを介して、前記第1のメモリセルの前記第1のドレイン端子と電気的に接続され、
第k(kは1以上m以下の自然数)の信号線は、第kのメモリセルの前記第2のゲート端子と電気的に接続され、
第kのワード線は、前記第kのメモリセルの前記容量素子の端子の一方と電気的に接続され、
第l(lは2以上m以下の自然数)のメモリセルの第2のドレイン端子は、第(l−1)のメモリセルの第1のゲート端子と、前記第(l−1)のメモリセルの第2のソース端子と、前記第(l−1)のメモリセルの容量素子の端子の他方と電気的に接続され、
前記第mのメモリセルの第1のゲート端子と、前記第mのメモリセルの第2のソース端子と、前記第mのメモリセルの容量素子の端子の他方とは電気的に接続され、
前記第lのメモリセルの第1のドレイン端子は、第(l−1)のメモリセルの第1のソース端子と電気的に接続された半導体装置。 - 前記第1のトランジスタは、
半導体材料を含む基板に設けられたチャネル形成領域と、
前記チャネル形成領域を挟むように設けられた不純物領域と、
前記チャネル形成領域上の第1のゲート絶縁層と、
前記チャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、を有する請求項1または請求項2に記載の半導体装置。 - 前記第2のトランジスタは、
前記酸化物半導体層と電気的に接続される第2のソース電極および第2のドレイン電極と、
前記酸化物半導体層と重畳して設けられた第2のゲート電極と、
前記酸化物半導体層と、前記第2のゲート電極との間に設けられた第2のゲート絶縁層と、を有する請求項1乃至請求項3のいずれか一に記載の半導体装置。 - 前記第lのメモリセルの第2のドレイン電極と、前記第(l−1)のメモリセルの第2のソース電極とは、同一の導電層で形成される、請求項4に記載の半導体装置。
- 前記第lのメモリセルの第2のドレイン電極と、前記第(l−1)のメモリセルの第2のソース電極と、前記第(l―1)のメモリセルの第1のゲート電極とは、同一の導電層で形成される、請求項4に記載の半導体装置。
- 前記半導体材料を含む基板は、単結晶半導体基板またはSOI基板である、請求項1乃至請求項6のいずれか一に記載の半導体装置。
- 前記半導体材料はシリコンである、請求項1乃至請求項7のいずれか一に記載の半導体装置。
- 前記酸化物半導体層は、In、GaおよびZnを含んでなる酸化物半導体材料を有する、請求項1乃至請求項8のいずれか一に記載の半導体装置。
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