JP5919366B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものであ
る。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によっ
て、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データ
の保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が
必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなる
と記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別
の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例え
ば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トラ
ンジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間
にわたって情報を保持することが可能である。
また、開示する発明では、例えば、ワイドギャップ半導体を用いて構成された半導体装置
であって、ビット線の電位と等しい電位またはビット線の電位と異なる電位をソース線に
選択的に与える機能を有する電位切り替え回路を備えた半導体装置とする。これにより、
半導体装置の消費電力を十分に押さえることができる。
より具体的には、例えば次のような構成を採用することができる。
本発明の一態様は、ビット線と、ソース線と、電位切り替え回路と、メモリセルと、を有
し、メモリセルは、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第
１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電
極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容
量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは、異なる半
導体材料を含んで構成され、第１のゲート電極と、第２のドレイン電極（または第２のソ
ース電極）と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノード
を構成し、ソース線と、電位切り替え回路の端子の一と、第１のソース電極（または第１
のドレイン電極）とは、電気的に接続され、ビット線と、第２のソース電極（または第２
のドレイン電極）と、第１のドレイン電極（または第１のソース電極）と、は電気的に接
続され、電位切り替え回路は、ビット線の電位と等しい電位またはビット線の電位と異な
る電位をソース線に選択的に与える機能を備えた半導体装置である。
本発明の別の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース
線と、電位切り替え回路と、メモリセルと、を有し、メモリセルは、第１のゲート電極、
第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトラ
ンジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチ
ャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成
領域は、第２のチャネル形成領域とは、異なる半導体材料を含んで構成され、第１のゲー
ト電極と、第２のドレイン電極（または第２のソース電極）と、容量素子の電極の一方と
、は電気的に接続されて電荷が保持されるノードを構成し、ソース線と、電位切り替え回
路の端子の一と、第１のソース電極（または第１のドレイン電極）とは、電気的に接続さ
れ、ビット線と、第２のソース電極（または第２のドレイン電極）と、第１のドレイン電
極（または第１のソース電極）と、は電気的に接続され、読み出しワード線と、容量素子
の電極の他方と、は電気的に接続され、書き込みワード線と、第２のゲート電極と、は電
気的に接続され、電位切り替え回路は、ビット線の電位と等しい電位またはビット線の電
位と異なる電位をソース線に選択的に与える機能を備えた半導体装置である。
上記においては、第２のトランジスタの第２のチャネル形成領域は、酸化物半導体を含ん
で構成されることがある。また、電位切り替え回路は、ノードに第１のトランジスタがオ
ン状態となる電位が与えられる際に、ビット線の電位と等しい電位をソース線に与える機
能を備えていることがある。
本発明の別の一態様は、第１のトランジスタのゲート電極と、第２のトランジスタのドレ
イン電極（またはソース電極）と、容量素子の電極の一方と、が電気的に接続されて構成
されるノードに電荷を保持させる半導体装置の駆動方法であって、ノードに第１のトラン
ジスタがオン状態となる電位を与える際に、第１のトランジスタのソース電極の電位と、
第１のトランジスタのドレイン電極の電位と、を等しい電位とする半導体装置の駆動方法
である。
上記においては、第１のトランジスタのチャネル形成領域は、第２のトランジスタのチャ
ネル形成領域とは、異なる半導体材料を含んで構成されることがある。また、第２のトラ
ンジスタのチャネル形成領域は、酸化物半導体を含んで構成されることがある。また、第
１のトランジスタのソース電極の電位と、第１のトランジスタのドレイン電極の電位と、
を等しくする動作は、第１のトランジスタのソース電極（またはドレイン電極）に接続さ
れたソース線の電位を電位切り替え回路によって制御することにより行われることがある
。
なお、電位が「等しい」には、「略等しい」場合が含まれる。開示する発明の技術的思想
は、ビット線とソース線の電位差を十分に低減してビット線とソース線に生じる電流を抑
制する点にあるから、ソース線の電位をＧＮＤなどに固定した場合と比較して消費電力を
十分に（百分の一以下に）低減できる電位など、「略等しい」電位が含まれるのである。
また、例えば、配線抵抗などに起因する電位ずれ程度の差は十分に許容される。
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示
する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、
例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エ
ネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、
電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持する
ことが可能である。
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための
動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速
動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十
分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有
する半導体装置を実現することができる。
さらに、データの書き込み時に、ソース線の電位とビット線の電位を等しくすることで、
消費電力を十分に押さえた半導体装置が実現される。
半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 タイミングチャート図。 半導体装置の断面図および平面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置を用いた電子機器を説明するための図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性評価用回路図。 酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 メモリウィンドウ幅の調査結果を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な回路構成およびそ
の動作について、図１および図２を参照して説明する。なお、回路図においては、酸化物
半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合があ
る。
〈基本回路１〉
はじめに、最も基本的な回路構成およびその動作について、図１を参照して説明する。図
１（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジス
タ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２
ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気
的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソ
ース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎ
ｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トラ
ンジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極
）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ
）と、容量素子１６４の電極の他方は電気的に接続されている。
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用さ
れる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素
子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持
が容易になり、また、保持された情報の読み出しが容易になる。
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させ
るという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング
速度の高いトランジスタを適用するのが好適である。
また、図１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である
。
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１
６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える
電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものと
する。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上
させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位
にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート
電極に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられ
ている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが
与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見
かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線
の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中
間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ
０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えら
れた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６
０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されて
いる情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第
５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」と
なるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電
極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ
ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に
与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位に
して、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０
のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフ
ローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下
において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６
０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ
１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノード
ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シ
リコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジス
タ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能であ
る。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情
報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプト
アンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度で
ある場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジス
タにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しな
い。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート
絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限
が存在しないことを意味するものである。また、従来のフローティングゲート型トランジ
スタにおいて書き込みや消去の際に必要であった高電圧も不要である。
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。
つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞ
れ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成
する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ
１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、
ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形
成領域との間に形成される容量）の容量値に相当する。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小
さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯ
Ｓ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということ
もできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外の
リーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大き
いためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯ
Ｓ（Ｒ１はＲＯＳ以上）、およびＲ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）の関係を満たすもの
であることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。
Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の
配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える
電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることがで
きるためである。
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能で
ある。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の
絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁
層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の
形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴
を有している。
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、
隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をあ
る程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つであ
る。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメ
モリの根本的な原理に起因するものである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチ
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印
加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの
差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて
、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構
成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁
層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２の
面積Ｓ２とが、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）、望ましくはＳ２≧Ｓ１（Ｓ２は
Ｓ１以上）を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。
すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１はＣ２以上を実
現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層におい
ては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈ
ｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以
上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを
採用して、εｒ２は３以上４以下とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採
ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすること
で、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることがで
きる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え
、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を
実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２以上
５０Ｆ２以下など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することがで
きる。
なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ
）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリ
アとするｐ型トランジスタを用いることができるのはいうまでもない。
〈基本回路２〉
次に、より具体化された回路構成およびその動作について、図２を参照して説明する。図
２において、メモリセル１７０の構成は、図１（Ａ−１）と同様である。すなわち、図１
（Ａ−１）における第１の配線が図２におけるソース線ＳＬに相当し、図１（Ａ−１）に
おける第４の配線が図２における書き込みワード線ＷＷＬに相当し、図１（Ａ−１）にお
ける第５の配線が図２における読み出しワード線ＲＷＬに相当する。一方で、図１（Ａ−
１）における第２の配線と第３の配線とが共通化され、図２ではビット線ＢＬとなってい
る。
図２において、ビット線ＢＬはマルチプレクサ１８０（マルチプレクサ：ＭＵＸ）と接続
されている。ここで、マルチプレクサ１８０は、ビット線ＢＬの他に、書き込み読み出し
制御信号線ＷＲＥＮ、入力信号線ＢＬ＿ＯＳ、読み出し回路入力信号線ＲＳに接続されて
いる。書き込み読み出し制御信号線ＷＲＥＮは、マルチプレクサの信号の経路を切り替え
る信号を伝達する配線であり、入力信号線ＢＬ＿ＯＳは、メモリセル１７０に書き込むデ
ータ信号を伝達する配線であり、読み出し回路入力信号線ＲＳは、読み出し回路からの信
号を伝達する配線である。
また、図２において、ソース線ＳＬはマルチプレクサ１８２と接続されている。マルチプ
レクサ１８２は、ソース線ＳＬの他に、書き込み読み出し制御信号線ＷＲＥＮ、入力信号
線ＢＬ＿ＯＳ、第２のソース線ＳＬ２に接続されている。ここで、第２のソース線ＳＬ２
は、読み出し時にソース線ＳＬに与えられる信号を伝達する配線である。
マルチプレクサ１８０およびマルチプレクサ１８２は、書き込み読み出し制御信号線ＷＲ
ＥＮによって、信号の経路を切り替える機能を有する。また、マルチプレクサはセレクタ
と呼ばれる場合がある。
データの書き込み、保持、および読み出しは、図１の場合と同様である。ここでは一例と
して、ノードＦＧに電源電位ＶＤＤまたは基準電位ＧＮＤのいずれかを与える場合につい
て説明する。なお、ノードＦＧに電源電位ＶＤＤを与えた場合に保持されるデータをデー
タ”１”、ノードＦＧに基準電位ＧＮＤを与えた場合に保持されるデータをデータ”０”
とする。また、第２のソース線ＳＬ２の電位はＧＮＤとする。
具体的な書き込みの動作は次の通りである。まず、メモリセル１７０に接続される読み出
しワード線ＲＷＬの電位をＧＮＤとし、書き込みワード線ＷＷＬの電位をＶＤＤとしてメ
モリセル１７０を選択する。
そして、入力信号線ＢＬ＿ＯＳの書き込みデータが、マルチプレクサ１８０を介してビッ
ト線ＢＬに、マルチプレクサ１８２を介してソース線ＳＬに伝わるように、マルチプレク
サ１８０及びマルチプレクサ１８２の信号経路を切り換える。すなわち、書き込み読み出
し制御信号線ＷＲＥＮに上記動作が実現される信号を入力して、マルチプレクサ１８０及
びマルチプレクサ１８２の信号経路を切り換える。
当該動作の特徴は、書き込み時において、ビット線ＢＬの電位とソース線ＳＬの電位を等
しくする点にある。これにより、ノードＦＧに第１のトランジスタ１６０がオン状態とな
る電位が与えられる場合でも、ビット線ＢＬとソース線ＳＬに電流が生じて電力が消費さ
れることを抑制できる。上述のマルチプレクサは、このような動作を実現することが可能
な回路の一つである。ソース線ＳＬの電位に着目すると、当該動作はソース線ＳＬの電位
の切り替えに相当するため、このような機能を有する回路を広義に「電位切り替え回路」
と呼ぶことができる。なお、「電位切り替え回路」はマルチプレクサに限定されない。
なお、本明細書において、電位が「等しい」には、「略等しい」場合が含まれる。ここで
開示する発明の技術的思想は、ビット線ＢＬとソース線ＳＬの電位差を十分に低減してビ
ット線ＢＬとソース線ＳＬに生じる電流を抑制する点にあるから、「略等しい」電位には
、例えば、ソース線ＳＬの電位をＧＮＤに固定した場合と比較して消費電力を十分に（百
分の一以下に）低減できる電位などが含まれる。また、例えば、配線抵抗などに起因する
電位ずれ程度の差は十分に許容される。
なお、メモリセル１７０にデータ”０”を書き込む場合には、入力信号線ＢＬ＿ＯＳには
ＧＮＤを与え、メモリセル１７０にデータ”１”を書き込む場合には、入力信号線ＢＬ＿
ＯＳにはトランジスタ１６２において生じる電圧降下を考慮した電位（ＶＤＤ＋α）を与
える。
データの保持は、読み出しワード線ＲＷＬの電位および書き込みワード線ＷＷＬの電位を
、ＧＮＤよりＶＤＤ低い電位（以下、ＶＬ）とすることにより行われる。
読み出しワード線ＲＷＬの電位をＧＮＤからＶＬに低下させると、ノードＦＧの電位は容
量素子１６４との容量結合によってＧＮＤ−ＶＬ（＝ＶＤＤ）低下する。このため、ノー
ドＦＧにデータ”１”であるＶＤＤが与えられている場合、ノードＦＧの電位はＶＤＤ低
下してＧＮＤとなり、ノードＦＧにデータ”０”であるＧＮＤが与えられていれば、ノー
ドＦＧの電位はＶＤＤ低下してＧＮＤ−ＶＤＤ（＝ＶＬ）となる。
書き込みワード線ＷＷＬにはＶＬが与えられているため、データ”１”とデータ”０”の
いずれが書き込まれた場合でも、トランジスタ１６２はオフ状態となる。トランジスタ１
６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間に
わたって保持される。
データの読み出しは、読み出しワード線ＲＷＬの電位をＧＮＤとし、書き込みワード線Ｗ
ＷＬの電位をＶＬとすることにより行われる。
読み出しワード線ＲＷＬの電位をＶＬからＧＮＤに上昇させると、ノードＦＧの電位は容
量素子１６４との容量結合によってＧＮＤ−ＶＬ（＝ＶＤＤ）上昇する。このため、ノー
ドＦＧにデータ”１”であるＶＤＤが与えられている場合、ノードＦＧの電位はＶＤＤ上
昇してＶＤＤとなり、ノードＦＧにデータ”０”であるＧＮＤが与えられていれば、ノー
ドＦＧの電位はＶＤＤ上昇してＶＬ＋ＶＤＤ（＝ＧＮＤ）となる。
なお、読み出しにおいては、ビット線ＢＬの電位が、マルチプレクサ１８０を介して読み
出し回路入力信号線ＲＳに伝わるように、マルチプレクサ１８０の信号経路を切り換える
。すなわち、書き込み読み出し制御信号線ＷＲＥＮに上記動作が実現される信号を入力し
て、マルチプレクサ１８０の信号経路を切り換える。
また、ソース線ＳＬが、マルチプレクサ１８２を介して第２のソース線ＳＬ２と接続され
るように、マルチプレクサ１８２の信号経路を切り換える。すなわち、書き込み読み出し
制御信号線ＷＲＥＮに上記動作が実現される信号を入力して、マルチプレクサ１８２の信
号経路を切り換える。当該動作により、ソース線ＳＬにはＧＮＤが与えられることになる
。
上述の読み出し動作により、メモリセル１７０にデータ”１”が書き込まれている場合に
は、トランジスタ１６０がオン状態となり、ビット線ＢＬの電位が低下する。また、デー
タ”０”が書き込まれている場合には、トランジスタ１６０がオフ状態となり、読み出し
開始時のビット線ＢＬの電位が維持されるか、または上昇する。なお、ビット線ＢＬの電
位の維持または上昇は、読み出し回路入力信号線ＲＳに接続される回路に依存する。
以上のように、図２に示す回路構成の半導体装置ではデータの書き込み動作におけるソー
ス線ＳＬおよびビット線ＢＬの電流を抑制することができる。このため、データの書き込
み動作における消費電力を低減することが可能である。なお、開示する発明の技術的思想
は、ビット線ＢＬとソース線ＳＬの電位差を十分に低減してビット線ＢＬとソース線ＳＬ
に生じる電流を抑制する点にあるから、これを実現できる回路構成であれば、上述の回路
構成に限る必要はない。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説
明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列
した半導体装置の一例について図３および図４を参照して説明する。
図３に（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例を示す。
本実施の形態に係る半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬ
と、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｎ
本のソース線ＳＬと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に
配置されたメモリセルアレイと、ｎ本のビット線ＢＬにそれぞれ接続するマルチプレクサ
１８０と、ｎ本のソース線ＳＬにそれぞれ接続するマルチプレクサ１８２と、第１の駆動
回路１９０と、第２の駆動回路１９２と、を有する。ここで、メモリセル１７０、マルチ
プレクサ１８０、マルチプレクサ１８２には、先の実施の形態において説明した構成（図
２に示される構成）が適用される。つまり、基本的な構成および動作は、図２の場合と同
様である。
第１の駆動回路１９０には出力信号線ＢＬ＿ＯＵＴと、読み出し回路入力信号線ＲＳと、
書き込み読み出し制御信号線ＷＲＥＮが接続されている。ここで、出力信号線ＢＬ＿ＯＵ
Ｔは、メモリセルのデータを出力する配線である。
第２の駆動回路１９２にはチップイネーブルバー信号線ＣＥＢと、アドレス選択信号線Ａ
と、書き込み読み出し制御信号線ＷＲＥＮと、書き込みワード線ＷＷＬと、読み出しワー
ド線ＲＷＬとが接続されている。ここで、チップイネーブルバー信号線ＣＥＢは、第２の
駆動回路１９２をアクティブにするための信号を伝達する配線である。例えば、チップイ
ネーブルバー信号線ＣＥＢの電位が低電位の場合、第２の駆動回路１９２はアクティブと
なり、第２の駆動回路は高電位を出力する。チップイネーブルバー信号線ＣＥＢの電位が
高電位の場合、第２の駆動回路は低電位を出力する。また、アドレス選択信号線Ａは、メ
モリセルの行方向のアドレスを選択する信号を伝達する配線である。
図４には、図３に係る半導体装置のタイミングチャートの一例を示す。タイミングチャー
ト中のＣＥＢ、ＷＲＥＮ等の名称は、タイミングチャートに示す電位が与えられる配線を
示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に＿１、＿
２等を付すことで区別している。なお、ここでは説明を簡単にするため、メモリセル１７
０が２（行）×２（列）に配列された半導体装置を例に説明するが、開示する発明はこれ
に限られない。
図４に示されるタイミングチャートは、全てのメモリセルにデータ”１”を書き込み（書
き込み１）、その後、書き込まれた全データを読み出し（読み出し１）、次に、第１行第
１列のメモリセルおよび第２行第２列のメモリセルにデータ”１”を書き込むと共に、第
１行第２列のメモリセルおよび第２行第１列のメモリセルにデータ”０”を書き込み（書
き込み２）、その後、書き込まれた全データを読み出す（読み出し２）場合の各配線の電
位の関係を示すものである。
書き込み１において、ＣＥＢはＡを入力するタイミングのみ低電位とする。ＷＲＥＮは高
電位として、ＢＬ＿ＯＳとＢＬおよびＳＬを接続し、メモリセルの書き込みが行える状態
にする。第２の駆動回路１９２は、Ａに応じた行選択信号をＲＷＬおよびＷＷＬに出力す
る。ここでは、Ａが低電位の場合には第１行目を選択する信号が出力され、Ａが高電位の
場合には第２行目の選択信号が出力される。また、選択された行のＲＷＬおよびＷＷＬは
、高電位となる。
書き込み１においては、全てのメモリセルにデータ”１”を書き込むため、行選択のタイ
ミングに合わせて、ＢＬ＿ＯＳ＿１およびＢＬ＿ＯＳ＿２を高電位とする。なお、ＢＬ＿
ＯＳ＿１およびＢＬ＿ＯＳ＿２の信号入力期間は、ＲＷＬおよびＷＷＬの信号入力期間よ
り長くなるようにする。ＢＬ＿ＯＳ＿１およびＢＬ＿ＯＳ＿２の信号入力期間が短いと、
メモリセルへの書き込みミス（この場合、データ”０”の書き込み）が生じるためである
。なお、ＢＬ＿ＯＵＴ＿１およびＢＬ＿ＯＵＴ＿２の電位は、書き込み時には問題となら
ない（高電位であっても良いし低電位であっても良い）。
読み出し１において、ＣＥＢはＡを入力するタイミングのみ低電位とする。ＷＲＥＮは低
電位として、ＲＳとＢＬを接続すると共にＳＬ２とＳＬを接続し、メモリセルの読み出し
が行える状態にする。第２の駆動回路１９２は、Ａに応じた行選択信号をＲＷＬおよびＷ
ＷＬに出力する。ここでは、Ａが低電位の場合には第１行目を選択する信号が出力され、
Ａが高電位の場合には第２行目の選択信号が出力される。また、選択された行のＲＷＬは
高電位となり、ＷＷＬは、選択、非選択に関わらず低電位となる。
上述の動作により、ＢＬ＿ＯＵＴ＿１およびＢＬ＿ＯＵＴ＿２には、選択された行のメモ
リセルに保持されているデータに応じた電位が与えられる。なお、ＢＬ＿ＯＳ＿１および
ＢＬ＿ＯＳ＿２の電位は、読み出し時には問題とならない。
書き込み２における各配線の電位の関係は、書き込み１の場合と同様である。ただし、第
１行第１列のメモリセルおよび第２行第２列のメモリセルにデータ”１”を書き込むと共
に、第１行第２列のメモリセルおよび第２行第１列のメモリセルにデータ”０”を書き込
むために、行選択のタイミングに合わせて、ＢＬ＿ＯＳ＿１およびＢＬ＿ＯＳ＿２を低電
位または高電位とする。
読み出し２における各配線の電位の関係は、読み出し１の場合と同様である。ＢＬ＿ＯＵ
Ｔ＿１およびＢＬ＿ＯＵＴ＿２には、選択された行のメモリセルに保持されているデータ
に応じた電位が与えられることがわかる。
なお、保持期間においては、ＣＥＢを高電位にしてディセーブルとする。この場合、書き
込みも読み出しも行われないため、他の信号は問題とならない。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図５乃至図９を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図５は、半導体装置の構成の一例である。図５（Ａ）には、半導体装置の断面を、図５（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＡ
１−Ａ２およびＢ１−Ｂ２における断面に相当する。図５（Ａ）および図５（Ｂ）に示さ
れる半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に
第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導
体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体
材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすること
ができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、
シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結
晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような
半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用
いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体
装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示す
ものに限定する必要はない。
図５におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設け
られた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネ
ル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けら
れたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイ
ン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場
合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やド
レイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書
において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との
記載には、ドレイン領域が含まれうる。
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。
ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する
。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設け
られており、トランジスタ１６０上に絶縁層１２８および絶縁層１３０が設けられている
。なお、高集積化を実現するためには、図５に示すようにトランジスタ１６０がサイドウ
ォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性
を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイ
ドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領
域１２０を設けても良い。
図５におけるトランジスタ１６２は、絶縁層１３０上に設けられたソース電極またはドレ
イン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極または
ドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続さ
れている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極
またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲー
ト絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８
ａと、ソース電極またはドレイン電極１４２ａと酸化物半導体層１４４との間の、ゲート
電極１４８ａの一部と重畳する領域に設けられた絶縁層１４３ａと、ソース電極またはド
レイン電極１４２ｂと酸化物半導体層１４４との間の、ゲート電極１４８ａの一部と重畳
する領域に設けられた絶縁層１４３ｂと、を有する。なお、ソース電極またはドレイン電
極と、ゲート電極との間の容量を低減するためには、絶縁層１４３ａおよび絶縁層１４３
ｂを設けることが望ましいが、絶縁層１４３ａおよび絶縁層１４３ｂを設けない構成とす
ることも可能である。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とすることが望ましい。なお、上述の酸化物半導体層１４４中の水
素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ
Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低
減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ
中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度を低減することが容
易である。例えば、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１
１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。また、トラン
ジスタのオフ電流を低減することも容易である。例えば、室温（２５℃）でのオフ電流（
ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペ
ア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（
真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電
流特性のトランジスタ１６２を、容易に得ることができる。
なお、図５のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制す
るために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されてい
ない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエ
ッチングによる酸化物半導体層１４４の汚染を防止できる。
図５における容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体
層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース
電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１
４８ｂは、容量素子１６４の他方の電極として機能することになる。
なお、図５の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層さ
せることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁
性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導
体層１４４を有しない構成の容量素子１６４を採用しても良い。また、絶縁層１４３ａと
同様に形成される絶縁層を有する構成の容量素子１６４を採用しても良い。さらに、容量
が不要の場合は、容量素子１６４を設けない構成とすることも可能である。
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電
極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であ
ることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン
電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性が
向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３
０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、
ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂
直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と
重畳するように設けられている。このような、平面レイアウトを採用することにより、高
集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５
Ｆ２以上２５Ｆ２以下とすることが可能である。
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられており、絶
縁層１５０上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層
１５０、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２
上には電極１５４と接続する配線１５６が形成される。なお、図５では電極１２６および
電極１５４を用いて、金属化合物領域１２４、ソース電極またはドレイン電極１４２ｂ、
および配線１５６を接続しているが、開示する発明はこれに限定されない。例えば、ソー
ス電極またはドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。
または、配線１５６を直接、ソース電極またはドレイン電極１４２ｂに接触させても良い
。
なお、図５において、金属化合物領域１２４とソース電極またはドレイン電極１４２ｂを
接続する電極１２６と、ソース電極またはドレイン電極１４２ｂと配線１５６を接続する
電極１５４とは重畳して配置されている。つまり、トランジスタ１６０のソース電極やド
レイン電極として機能する電極１２６と、トランジスタ１６２のソース電極またはドレイ
ン電極１４２ｂと、が接する領域は、トランジスタ１６２のソース電極またはドレイン電
極１４２ｂと、メモリセルの一と他のメモリセルとを接続する配線１５６と、が接する領
域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができ
る。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図６および図７を参照して説明し、その後、上部の
トランジスタ１６２および容量素子１６４の作製方法について図８および図９を参照して
説明する。
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図６（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯ
Ｉ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には
、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものも含ま
れるものとする。
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場
合には、半導体装置の読み出し動作を高速化することができるため好適である。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図６（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物
元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリ
コンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いる
ことができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニ
ウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図６（Ｂ）参照）。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図６（Ｃ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチン
グ処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、ま
たは、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸
素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガ
スを用いて行うことができる。もちろん、ＣＶＤ法やスパッタ法等を用いて絶縁層を形成
しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニ
ウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（Ｈ
ｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ
ｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯ
ｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、
絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ
以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タ法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態で
は、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする
。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図６（Ｃ）参照）。
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
１１６および不純物領域１２０を形成する（図６（Ｄ）参照）。なお、ここではｎ型トラ
ンジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場
合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで
、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化され
る場合には、その濃度を高くすることが望ましい。
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図
７（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタ法、スピンコート法などの
各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成
する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成
することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タング
ステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不
純物領域１２０に接する金属化合物領域１２４が形成される（図７（Ａ）参照）。なお、
ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属
層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
次に、金属化合物領域１２４の一部と接する領域に、電極１２６を形成する（図７（Ｂ）
参照）。電極１２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエ
ッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タン
タル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコン
などの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定さ
れず、蒸着法、ＣＶＤ法、スパッタ法、スピンコート法などの各種成膜方法を用いること
ができる。
なお、電極１２６は、絶縁層１２８および絶縁層１３０を形成した後に、絶縁層１２８お
よび絶縁層１３０に金属化合物領域１２４にまで達する開口を形成し、当該開口を埋め込
むように形成することも可能である。
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法に
より窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する
方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面
の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）
との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導
電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバ
リア膜を形成した後に、メッキ法により銅膜を形成してもよい。
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８、絶縁層１３０を
形成する（図７（Ｃ）参照）。絶縁層１２８や絶縁層１３０は、酸化シリコン、酸窒化シ
リコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する
ことができる。特に、絶縁層１２８や絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を
用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能にな
るため好ましい。なお、絶縁層１２８や絶縁層１３０には、これらの材料を用いた多孔性
の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が
低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶
縁層１２８や絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成する
ことも可能である。なお、ここでは、絶縁層１２８と絶縁層１３０の積層構造としている
が、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層
構造としても良い。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
７（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を
有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、
情報の読み出しを高速に行うことができる。
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８
や絶縁層１３０にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出
させる（図７（Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理
としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能である（エッチン
グ処理などはＣＭＰ処理と組み合わせても良い）。なお、トランジスタ１６２の特性を向
上させるために、絶縁層１２８や絶縁層１３０の表面は可能な限り平坦にしておくことが
望ましい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、電極１２６、絶縁層１２８、絶縁層１３０などの上に導電層を
形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、
ソース電極またはドレイン電極１４２ｂを形成する（図８（Ａ）参照）。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いて
もよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２
ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソー
ス電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４
６の被覆性を向上し、段切れを防止することができる。
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、お
よびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、
チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露
光を行う際には、数ｎｍ以上数１０ｎｍ以下と波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕ
ｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦
点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ
以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めること
が可能である。また、微細化によって、半導体装置の消費電力を低減することも可能であ
る。
なお、絶縁層１２８や絶縁層１３０の上には、下地として機能する絶縁層を設けても良い
。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
次に、ソース電極またはドレイン電極１４２ａの上に絶縁層１４３ａを、ソース電極また
はドレイン電極１４２ｂの上に絶縁層１４３ｂを、それぞれ形成する（図８（Ｂ）参照）
。絶縁層１４３ａおよび絶縁層１４３ｂは、ソース電極またはドレイン電極１４２ａや、
ソース電極またはドレイン電極１４２ｂを覆う絶縁層を形成した後、当該絶縁層を選択的
にエッチングすることにより形成できる。また、絶縁層１４３ａおよび絶縁層１４３ｂは
、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設け
ることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減するこ
とが可能である。
絶縁層１４３ａや絶縁層１４３ｂは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸
化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁
層１４３ａや絶縁層１４３ｂに誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、ゲート
電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になる
ため好ましい。なお、絶縁層１４３ａや絶縁層１４３ｂには、これらの材料を用いた多孔
性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率
が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低
減することが可能である。
なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点
では、絶縁層１４３ａおよび絶縁層１４３ｂを形成するのが好適であるが、当該絶縁層を
設けない構成とすることも可能である。
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチ
ングして酸化物半導体層１４４を形成する（図８（Ｃ）参照）。
酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金
属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−
Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、
二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ
−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ
−Ｏ系などを用いて形成することができる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム
（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、
コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ
、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝
１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが
好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組
成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚ
ｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｚ
ｎＯ＝１：２［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化
物ターゲットを用いるスパッタ法により形成することとする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ま
しくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である
。
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保
持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以
下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度
は、室温（１５℃以上３５℃以下）としてもよい。そして、処理室内の水分を除去しつつ
、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導
体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半
導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減する
ことができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが
好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなど
を用いることができる。また、ターボポンプにコールドトラップを加えたものを用いても
よい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去する
ことができるため、酸化物半導体層中の不純物濃度を低減できる。
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの距離が１７０ｍ
ｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）
雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲
気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、
成膜時に発生する粉状物質（パーティクル、ゴミともいう）を低減でき、膜厚分布も均一
となるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１
ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さ
の酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能で
ある。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは
異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１３０の表面）の付着物を
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッ
タターゲットにイオンを衝突させるところを、逆に、基板の処理表面にイオンを衝突させ
ることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方
法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプ
ラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などによる雰囲気を適用してもよい。
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この
第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、
酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる
。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５０
０℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおい
て行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好
適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につい
ては被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークな
どが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁
層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し
、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図
８（Ｄ）参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウ
ム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳ
ｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯ
ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（
ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は
、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されない
が、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするの
が望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ま
しくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶
縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれか
を含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、
プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極ま
たはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５
０および絶縁層１５２を形成する（図９（Ａ）参照）。絶縁層１５０および絶縁層１５２
は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒
化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む
材料を用いて形成することができる。
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔
性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示す
る発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造として
も良い。また、絶縁層を設けない構成とすることも可能である。
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行う
ことができる。
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２に、ソース電極またはドレイン
電極１４２ｂにまで達する開口を形成する（図９（Ｂ）参照）。当該開口の形成は、マス
クなどを用いた選択的なエッチングにより行われる。
ここで、上記の開口は、電極１２６と重畳する領域に形成することが望ましい。このよう
な領域に開口を形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制
することができる。つまり、半導体装置の集積度を高めることができる。
その後、上記開口に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５
６を形成する（図９（Ｃ）参照）。
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成
した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去するこ
とにより形成することができる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極または
ドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成さ
れる窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや
窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
なお、上記導電層の一部を除去して電極１５４を形成する際には、電極１５４の表面が平
坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタ
ン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、そ
の後のＣＭＰ処理によって、不要なタングステン膜、チタン膜、窒化チタン膜などを除去
すると共に、電極１５４の表面の平坦性を向上させることができる。また、このような平
坦性を向上させる処理によって、電極１５４の表面を含む表面全体を平坦化することがで
きる。このように、電極１５４を含む表面全体を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
またはドレイン電極１４２ａなどと同様である。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および
容量素子１６４が完成する（図９（Ｃ）参照）。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１
×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
そして、オフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）で
のオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（
ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを
用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られ
る。
また、電極１２６と電極１５４とを重畳するように形成することで、電極のコンタクト領
域に起因する素子面積の増大を抑制し、より一層の高集積化が実現される。また、本実施
の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が十分
に高められた半導体装置を実現することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
図１０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。
図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
図１０（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。
図１０（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１０（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図１０（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
図１０（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結
果について説明する。
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいこと
を考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定
を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１１に示す
。図１１において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電
圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では
、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかっ
た。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）
は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求め
た結果について説明する。上述したように、高純度化された酸化物半導体を用いたトラン
ジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかっ
た。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定
器の検出限界以下の値）を求めた結果について説明する。
はじめに、電流測定方法に用いた特性評価用素子について、図１２を参照して説明する。
図１２に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８０
０は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６
、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０８には、高純度
化された酸化物半導体を用いたトランジスタを適用した。
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、
容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の
一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソー
ス端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端
子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接
続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、ト
ランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲー
ト端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソ
ース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン
端子の他方とは、接続され、出力端子となっている。
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状
態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、ト
ランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。
また、出力端子からは電位Ｖｏｕｔが出力される。
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。
初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン
状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレ
イン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびド
レイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端
子に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例え
ば高電位とする。また、トランジスタ８０４はオフ状態としておく。
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位
Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８
をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ
状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間
が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース電
極及びドレイン電極の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８
のソース電極及びドレイン電極の他方との間に電位差が生じることになるため、トランジ
スタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生
する。
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ
８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、ト
ランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は
低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フロ
ーティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と
共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変
動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動す
る。
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳
細（タイミングチャート）を図１３に示す。
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態とな
るような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（
ＶＳＳ）となる。なお、ノードＡに低電位（ＶＳＳ）を与えるのは必須ではない。その後
、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）と
して、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、ト
ランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノード
Ａの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、電位Ｖｅｘｔ＿ｂ１を、ト
ランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフロー
ティング状態となり、初期化期間が終了する。
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、
またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ
２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とするこ
とがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短
期間とする。
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに
保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジ
スタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Ｖｏｕｔの電位も変化することとなる。
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めて
おく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上
述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表す
ことができる。
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定
数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量
ＣＡは、容量素子８０２の容量と他の容量の和である。
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の
時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノー
ドＡの電流ＩＡを求めることができる。
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリ
ーク電流（オフ電流）を測定することができる。
本実施例では、チャネル長Ｌが１０μｍ、チャネル幅Ｗが５０μｍの、高純度化した酸化
物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トラ
ンジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２
の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
なお、本実施例に係る測定では、ＶＤＤを５Ｖ、ＶＳＳを０Ｖとした。また、測定期間に
おいては、電位Ｖ１を原則としてＶＳＳとし、１０ｓｅｃから３００ｓｅｃの範囲内ごと
に、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電
流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
図１４に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。
図１４より、時間の経過にしたがって、電位が変化している様子が確認できる。
図１５には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。
なお、図１５は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図
１５から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍで
あることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流
は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について
図１６に示す。図１６は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ
電流Ｉとの関係を表すものである。図１６から、ソース−ドレイン電圧が３．１Ｖの条件
において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電
流が十分に小さくなることが確認された。
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例
では、当該調査結果につき、図１７を参照して説明する。
調査に用いた半導体装置は、図１（Ａ−１）に示す回路構成の半導体装置である。ここで
、トランジスタ１６２に相当するトランジスタには酸化物半導体を用い、容量素子１６４
に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り
返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の
書き込みは、図１（Ａ−１）における第３の配線に相当する配線に０Ｖ、または５Ｖのい
ずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えること
により行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２
に相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、ノードＦＧ
に与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、ト
ランジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する
配線の電位がノードＦＧに与えられる。
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶
状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当す
るトランジスタ（読み出し用トランジスタ）のドレイン電流ＩＤとの関係を示す曲線（Ｖ
ｃｇ−ＩＤ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、ノード
ＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、ノードＦＧに５Ｖが与えら
れた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏｗ
状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。
図１７に、初期状態におけるメモリウィンドウ幅と、１×１０９回の書き込みを行った後
のメモリウィンドウ幅の調査結果を示す。なお、図１７において、横軸はＶｃｇ（Ｖ）を
示し、縦軸はＩＤ（Ａ）を示す。図１７から、１×１０９回の書き込み前後において、メ
モリウィンドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後にお
いてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置が
劣化しないことを示すものである。
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを１０９
回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示す
る発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１３０ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 酸化物半導体層
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ メモリセル
１８０ マルチプレクサ
１８２ マルチプレクサ
１９０ 第１の駆動回路
１９２ 第２の駆動回路
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ

Claims (2)

  1. 第１のトランジスタと、第２のトランジスタと、容量素子と、第１の配線と、第２の配線と、第３の配線と、第１のマルチプレクサと、第２のマルチプレクサと、第４の配線と、第５の配線と、第６の配線と、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方、及び前記容量素子の一方の電極と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第１のマルチプレクサは、前記第１の配線、前記第４の配線及び前記第５の配線と電気的に接続され、
    前記第２のマルチプレクサは、前記第２の配線、前記第４の配線及び前記第６の配線と電気的に接続され、
    前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第４の配線は、データ信号を伝達する機能を有し、
    前記第５の配線は、読み出し時に前記第１の配線に与えられる信号を伝達する機能を有し、
    前記第６の配線は、駆動回路からの信号を伝達する機能を有することを特徴とする半導体装置。
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