CN102742002A - 半导体器件及其驱动方法 - Google Patents

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Abstract

本发明一个目的是提供一种具有新结构的半导体器件，其中甚至在没有提供电力时也能够保持已存储数据，并且写入次数不受限制。该半导体器件使用宽能隙半导体来形成，并且包括有选择地向源线施加与位线的电位相等或不同的电位的电位变化电路。因此，半导体器件的功率消耗能够充分降低。

Description

半导体器件及其驱动方法
技术领域
所公开的本发明涉及使用半导体元件的半导体器件及其驱动方法。
背景技术
使用半导体元件的存储器装置广义地分为两类：在未加电时丢失已存储数据的易失性装置以及甚至在未加电时也保持已存储数据的非易失性装置。
易失性存储器装置的一个典型示例是动态随机存取存储器(DRAM)。DRAM按照如下方式来存储数据：选择存储器元件中包含的晶体管，并且电荷在电容器中积聚。
由于上述原理，当读出DRAM中的数据时，电容器中的电荷丢失；因此，另一个写操作在每次读出数据时是必需的。此外，由于当晶体管处于截止状态时，泄漏电流(截止态电流)在存储器元件中包含的晶体管的源极与漏极之间流动，所以即使没有选择晶体管，电荷也流入或流出，这使数据保持期较短。为此，在预定间隔需要另一个写操作(刷新操作)，并且难以充分降低功率消耗。此外，由于已存储数据在电力供应停止时丢失，所以需要利用磁性材料或光学材料的另一种存储器装置，以便将数据保持长时间。
易失性存储器装置的另一个示例是静态随机存取存储器(SRAM)。SRAM通过使用诸如触发器之类的电路来保持已存储数据，并且因而无需刷新操作，这是优于DRAM的优点。但是，因为使用诸如触发器之类的电路，所以每存储容量的成本增加。此外，如同DRAM中那样，SRAM中的已存储数据在电力供应停止时丢失。
非易失性存储器装置的一个典型示例是闪速存储器。闪速存储器包括晶体管中的栅电极与沟道形成区之间的浮栅（floating gate），并且通过将电荷保持在浮栅中来存储数据。因此，闪速存储器的优点在于，数据保持期间极长(半永久)，并且不需要在易失性存储器装置中是必需的刷新操作(例如参见专利文献1)。
但是，在闪速存储器中存在的问题在于，存储器元件在预定数量的写操作之后不起作用，因为包含在存储器元件中的栅绝缘层因写操作中生成的隧道电流而退化。为了降低这个问题的影响，例如，能够采用一种在存储器元件之间均衡写操作的数量的方法，但是需要复杂的外围电路以采用这种方法。此外，甚至当采用这种方法时，也没有解决有关使用寿命的基本问题。换言之，闪速存储器不适合频繁改写数据的应用。
另外，高电压对于将电荷保持在浮栅中或者去除电荷是必需的，并且要求用于这个方面的电路。此外，需要较长时间来注入或去除电荷，并且不容易提高写入和擦除数据的速度。
[参考文献]
专利文献1：日本已公开专利申请No. S57-105889。
发明内容
鉴于上述问题，所公开的本发明的一个实施例的目的是提供一种具有新结构的半导体器件，其中甚至在没有提供电力时也能够保持已存储数据，并且写入次数不受限制。
在所公开的本发明中，半导体器件使用允许晶体管的截止态电流的充分降低的材料来形成；例如，使用作为宽能隙半导体的氧化物半导体材料。当使用允许晶体管的截止态电流的充分降低的半导体材料时，半导体器件能够将数据保持长时间。
此外，所公开的本发明的一个实施例是一种半导体器件，该半导体器件使用宽能隙半导体来形成，并且包括有选择地向源线施加与位线的电位相等或不同的电位的电位变化电路。因此，半导体器件的功率消耗能够充分降低。
具体来说，能够采用以下给出的结构的示例。
本发明的一个实施例是一种半导体器件，其中包括位线、源线、电位变化电路和存储器单元。存储器单元包括：第一晶体管，其中包括第一栅电极、第一源电极、第一漏电极和第一沟道形成区；第二晶体管，其中包括第二栅电极、第二源电极、第二漏电极和第二沟道形成区；以及电容器。第一沟道形成区包括与第二沟道形成区中的半导体材料不同的半导体材料。第一栅电极、第二漏电极(或第二源电极)以及电容器的电极之一相互连接，以便形成保持电荷的结点。源线、电位变化电路的端子之一以及第一源电极(或第一漏电极)相互电连接。位线、第二源电极(或第二漏电极)以及第一漏电极(或第一源电极)相互电连接。电位变化电路有选择地向源线施加电位，该电位与位线的电位相等或不同。
本发明的一个实施例是一种半导体器件，其中包括写字线（write word line）、读字线（read word line）、位线、源线、电位变化电路和存储器单元。存储器单元包括：第一晶体管，其中包括第一栅电极、第一源电极、第一漏电极和第一沟道形成区；第二晶体管，其中包括第二栅电极、第二源电极、第二漏电极和第二沟道形成区；以及电容器。第一沟道形成区包括与第二沟道形成区中的半导体材料不同的半导体材料。第一栅电极、第二漏电极(或第二源电极)以及电容器的电极之一相互连接，以便形成保持电荷的结点。源线、电位变化电路的端子之一以及第一源电极(或第一漏电极)相互电连接。位线、第二源电极(或第二漏电极)以及第一漏电极(或第一源电极)相互电连接。读字线WL和电容器的电极中的另一个相互电连接。写字线和第二栅电极相互电连接。电位变化电路有选择地向源线施加电位，该电位与位线的电位相等或不同。
在上述结构中，第二晶体管的第二沟道形成区可包括氧化物半导体。此外，电位变化电路可具有在使第一晶体管导通的电位施加到结点时向源线施加与位线的电位相等的电位的功能。
本发明的另一个实施例是一种用于驱动半导体器件的方法，其中第一晶体管的栅电极、第二晶体管的漏电极(或源电极)以及电容器的电极之一进行电连接，以便形成保持电荷的结点。在该方法中，在使第一晶体管导通的电位施加到结点时，使第一晶体管的源电极的电位和第一晶体管的漏电极的电位彼此相等。
在上述结构中，第一晶体管的沟道形成区可包括与第二晶体管的沟道形成区中的半导体材料不同的半导体材料。此外，第二晶体管的沟道形成区可包括氧化物半导体。此外，通过电位变化电路控制连接到第一晶体管的源电极的源线的电位，使第一晶体管的源电极(漏电极)的电位和第一晶体管的漏电极的电位彼此相等。
注意，描述电位中的术语“相等”包括“基本上相等”。所公开的本发明的技术思路在于，位线与源线之间的电位差充分降低，并且因而抑制位线和源线中流动的电流。因此，包括“基本上相等”的电位、例如与源线的电位固定到GND等的情况相比使功率消耗能够充分降低(降低到百分之一或更小)的电位。另外，因导线电阻等引起的电位偏差是适当可接受的。
注意，虽然在以上描述中，晶体管可使用氧化物半导体来形成，但是所公开的本发明并不局限于此。可使用能够实现与氧化物半导体相当的截止态电流特性的材料，例如像碳化硅等的宽能隙材料(具体来说，其能隙Eg大于3 eV的半导体材料)。
注意，在本说明书等中，诸如“之上”或“之下”之类的术语不一定表示组件放置于“直接在”另一个组件“之上”或“之下”。例如，表示“栅绝缘层之上的栅电极”并不排除另一个组件设置在栅绝缘层与栅电极之间的情况。
另外，在本说明书等中，诸如“电极”或“布线”之类的术语并没有限制组件的功能。例如，“电极”有时用作“布线”的一部分，反过来也是一样。此外，术语“电极”或“布线”能够包括多个“电极”或“布线”按照集成方式来形成的情况。
此外，例如，当使用相反极性的晶体管时或者当电流流动方向在电路操作中改变时，“源”和“漏”的功能有时相互交换。因此，在本说明书中，术语“源”和“漏”能够互换。
注意，在本说明书等中，术语“电连接”包括组件通过具有任何电功能的物体来连接的情况。对于具有任何电功能的物体没有具体限制，只要电信号能够在通过该物体连接的组件之间传送和接收。
具有任何电功能的物体的示例包括诸如晶体管、电阻器、电感器、电容器之类的开关元件和具有各种功能的元件以及电极和布线。
由于包括氧化物半导体的晶体管的截止态电流极小，所以已存储数据能够通过使用晶体管来保持极长时期。换言之，刷新操作变得不需要，或者刷新操作的频率能够极低，这引起功率消耗的充分降低。此外，已存储数据甚至在没有提供电力(注意，电位优选地是固定的)时也能够保持长时期。
此外，按照所公开的本发明的半导体器件不需要用于写入数据的高电压，并且元件退化不成问题。例如，与常规非易失性存储器不同，不需要向浮栅注入以及从浮栅抽取电子，并且因而诸如栅绝缘层的退化之类的问题完全没有出现。也就是说，按照所公开的本发明的半导体器件对改写次数没有限制——这一直是常规非易失性存储器的问题，并且因而具有极大提高的可靠性。此外，由于通过使晶体管导通和截止来写入数据，所以能够易于实现高速操作。存在不需要用于擦除数据的操作的优点。
由于包括不是氧化物半导体的材料的晶体管能够以充分高的速度进行操作，所以当它与包括氧化物半导体的晶体管相结合时，半导体器件能够以充分高的速度执行操作(例如读取数据)。此外，包括不是氧化物半导体的材料的晶体管能够适当地实现需要以高速度进行操作的各种电路(例如逻辑电路或驱动器电路)。
因此，能够通过提供包括不是氧化物半导体的材料的晶体管(一般来说，能够以充分高的速度进行操作的晶体管)以及包括氧化物半导体的晶体管(一般来说，其截止态电流充分小的晶体管)，来实现具有新特征的半导体器件。
此外，在写入数据时，使源线的电位和位线的电位彼此相等，由此能够实现具有充分降低的功耗的半导体器件。
附图说明
图1A-1、图1A-2和图1B是半导体器件的电路图。
图2是半导体器件的电路图。
图3是半导体器件的电路图。
图4是时序图。
图5A和图5B是半导体器件的截面图和平面图。
图6A至图6D是半导体器件的制造步骤的截面图。
图7A至图7D是半导体器件的制造步骤的截面图。
图8A至图8D是半导体器件的制造步骤的截面图。
图9A至图9C是半导体器件的制造步骤的截面图。
图10A至图10F示出包括半导体器件的电子装置。
图11是示出包括氧化物半导体的晶体管的特性的图表。
图12是用于评估包括氧化物半导体的晶体管的特性的电路的简图。
图13是用于评估包括氧化物半导体的晶体管的特性的电路的时序图。
图14是示出包括氧化物半导体的晶体管的特性的图表。
图15是示出包括氧化物半导体的晶体管的特性的图表。
图16是示出包括氧化物半导体的晶体管的特性的图表。
图17是示出存储窗口宽度的检查结构的图表。
具体实施方式
下面参照附图来描述本发明的实施例和示例。注意，本发明并不局限于以下描述，并且本领域的技术人员将易于理解，模式和细节能够通过各种方式进行修改，而没有背离本发明的精神和范围。相应地，本发明不应当被理解为局限于以下给出的实施例和示例的描述。
注意，为了便于理解，在一些情况下没有精确表示附图等所示的各结构的大小、范围等。因此，所公开的本发明不一定受到附图等中所示的位置、大小、范围等限制。
在本说明书中，使用诸如“第一”、“第二”和“第三”之类的序数，以便避免组件之间的混淆，而这些术语不是以数字方式来限制组件。
(实施例1)
在这个实施例中，将参照图1A-1、图1A-2和图1B以及图2来描述按照所公开的本发明的一个实施例的半导体器件的基本电路结构和操作。注意，在每个电路图中，可在某个晶体管旁标有“OS”，以便指示该晶体管包括氧化物半导体。
<基本电路1>
首先将参照图1A-1、图1A-2和图1B来描述最基本电路结构及其操作。在图1A-1的半导体器件中，第一布线(第1线)和晶体管160的源电极(或漏电极)相互电连接，并且第二布线(第2线)和晶体管160的漏电极(或源电极)相互电连接。另外，第三布线(第3线)和晶体管162的源电极(或漏电极)相互电连接，并且第四布线(第4线)和晶体管162的栅电极相互电连接。另外，晶体管160的栅电极和晶体管162的源电极(或漏电极)电连接到电容器164的一个电极，并且第五布线(第5线)和电容器164的另一个电极相互电连接。
在这里，例如，包括氧化物半导体的晶体管用作晶体管162。包括氧化物半导体的晶体管的截止态电流极小。因此，当晶体管162处于截止状态时，晶体管160的栅电极的电位能够保持极长时间。电容器164促进施加到晶体管160的栅电极的电荷的保持以及已保持数据的读取。
注意，对晶体管160没有具体限制。为了提高读取数据的速度，优选的是使用例如具有高开关速度的晶体管，例如使用单晶硅所形成的晶体管。
备选地，如图1B中那样，电容器164可省略。
图1A-1中的半导体器件能够利用其中能够保持晶体管160的栅电极的电位的特性，按如下所述进行写入、保持和读取数据。
    首先将描述数据的写入和保持。第四布线的电位设置成使晶体管162导通的电位，由此晶体管162导通。因此，将第三布线的电位施加到晶体管160的栅电极和电容器164。也就是说，将预定电荷施加到晶体管160的栅电极(数据的写入)。在这里，施加用于施加两个不同电平的电位的电荷(下文中，用于施加低电位的电荷称作电荷QL，而用于施加高电位的电荷称作电荷QH)。注意，用于施加三个或更多不同电平的电位的电荷可用于提高存储容量。此后，第四布线的电位设置成使晶体管162截止的电位，由此晶体管162截止。因此，保持施加到晶体管160的栅电极的电荷(数据的保持)。
由于晶体管162的截止态电流极小，所以晶体管160的栅电极的电荷保持长时间。
其次将描述数据的读取。在将预定电位(固定电位)施加到第一布线的同时，将适当电位(读出电位)施加到第五布线，由此第二布线的电位根据晶体管160的栅电极中保持的电荷量而变化。这是因为，一般来说，当晶体管160是n沟道晶体管时，在晶体管160的栅电极中保持QH的情况下的表观阈值Vth_H低于在晶体管160的栅电极中保持QL的情况下的表观阈值Vth_L。在这里，表观阈值指的是使晶体管160导通所需的第五布线的电位。因此，通过将第五布线的电位设置成处于Vth_H与Vth_L之间的电位V0，能够确定晶体管160的栅电极中保持的电荷。例如，在写入中施加QH的情况下，当第五线的电位设置成V0(>Vth_H)时，晶体管160导通。在写入中施加QL的情况下，甚至当第五线的电位设置成V0(<Vth_L)时，晶体管160也保持为截止。因此，能够通过测量第二布线的电位来读取所保持的数据。
注意，在存储器单元设置为阵列的情况下，需要仅从预计存储器单元来读出数据。在读出预定存储器单元的数据而不读出其它存储器单元的数据的情况下，晶体管160与栅电极的状态无关地处于截止状态的电位、即低于Vth_H的电位可施加到其数据将不被读取的存储器单元的第五布线。备选地，晶体管160与栅电极的状态无关地处于导通状态的电位、即高于Vth_L的电位可施加到其数据将不被读取的存储器单元的第五布线。
第三，将描述数据的改写。数据的改写按照与数据的写入和保持相似的方式来执行。换言之，第四布线的电位设置成使晶体管162导通的电位，由此晶体管162导通。相应地，将第三布线的电位(新数据的电位)施加到晶体管160的栅电极和电容器164。此后，第四布线的电位设置成使晶体管162截止的电位，由此晶体管162截止。因此，将新数据的电荷施加到晶体管160的栅电极。
在按照所公开的本发明的半导体器件中，数据能够通过如上所述的数据的另一个写入来直接改写。因此，不需要借助于高电压从浮栅来提取电荷，而这在闪速存储器等中是需要的，并且因而能够抑制擦除操作所引起的操作速度的降低。换言之，能够实现半导体器件的高速操作。
注意，晶体管162的漏电极(或源电极)电连接到晶体管160的栅电极，并且由此具有与用作非易失性存储器元件的浮栅晶体管的浮栅相似的效果。下文中，在一些情况下，其中晶体管162的漏电极(或源电极)和晶体管160的栅电极相互电连接的一部分称作结点FG。当晶体管162截止时，结点FG能够被看作是嵌入绝缘体中，并且电荷保持在结点FG中。包括氧化物半导体的晶体管162的截止态电流小于或等于包括硅半导体等的晶体管的截止态电流的十万分之一；因此，结点FG中积聚的电荷因晶体管162的泄漏电流引起的损失是可忽略的。也就是说，通过包括氧化物半导体的晶体管162，能够实现无需电力供应而能够保持数据的非易失性存储器装置。
例如，当晶体管162的截止态电流在室温(25℃)下小于或等于10 zA(1 zA(仄普托安培为1×10-21 A)并且电容器164的电容值大约为10 fF时，数据能够保持104秒或更长时间。应当理解，保持时间根据晶体管特性和电容值而变化。
在所公开的本发明的半导体器件中，不存在常规浮栅晶体管中发生的栅绝缘膜(隧道绝缘膜)的退化问题。也就是说，能够解决一直被认为是问题的栅绝缘膜因将电子注入浮栅引起的退化。这意味着，原则上对写入次数没有限制。另外，不需要常规浮栅晶体管中写入或擦除数据所需的高电压。
诸如图1A-1的半导体器件中的晶体管之类的组件能够被看作包括图1A-2所示的电阻器和电容器。也就是说，在图1A-2中，晶体管160和电容器164各被看作包括电阻器和电容器。R1和C1分别表示电容器164的电阻值和电容值。电阻值R1对应于电容器164中包含的绝缘层的电阻值。R2和C2分别表示晶体管160的电阻值和电容值。电阻值R2对应于晶体管160导通时的栅绝缘层的电阻值。电容值C2对应于所谓的栅电容(在栅电极与源电极或漏电极之间的电容以及在栅电极与沟道形成区之间的电容)的电容值。
电荷保持期间(又称作数据保持期间)主要通过在如下条件下的晶体管162的截止态电流来确定：晶体管162的栅极泄漏电流充分小，R1大于或等于ROS(R1≥ROS)，并且R2大于或等于ROS(R2≥ROS)，其中ROS在晶体管162截止时的源电极与漏电极之间的电阻值(又称作有效电阻)。
另一方面，在不满足条件时，即使晶体管162的截止态电流足够小，也难以确保充分的保持期间。这是因为除了晶体管162的截止态电流之外的泄漏电流(例如源电极与栅电极之间生成的泄漏电流)较高。因此，可以说，这个实施例中公开的半导体器件合乎需要地满足R1大于或等于ROS(R1≥ROS)并且R2大于或等于ROS(R2≥ROS)的关系。
期望C1大于或等于C2(C1≥C2)。这是因为，通过增加C1，第五布线的电位能够在结点FG的电位由第五布线来控制时有效地施加到结点FG，并且因而施加到第五布线的电位(例如读取的电位和不读取的电位)之间的差能够减小。
如上所述，当满足上述关系时，能够实现更有利的半导体器件。注意，R1和R2分别由晶体管160中包含的栅绝缘层和电容器164中包含的绝缘层来确定。类似地，C1和C2分别由晶体管160的栅绝缘层和电容器164的绝缘层来确定。因此，栅绝缘层的材料、厚度等合乎需要地适当设置，使得可满足上述关系。
在这个实施例所述的半导体器件中，结点FG具有与闪速存储器等中的浮栅晶体管的浮栅相似的效果，但是这个实施例的结点FG具有本质上与闪速存储器等中的浮栅不同的特征。
在闪速存储器中，由于施加到控制栅的电压较高，所以需要保持单元之间的适当距离以便防止电位影响相邻单元的浮栅。这是阻碍半导体器件的高度集成的因素之一。该因素归因于闪速存储器的基本原理：隧道电流通过施加高电场来生成。
相比之下，按照这个实施例的半导体器件通过开/关包括氧化物半导体的晶体管来操作，而没有使用通过隧道电流进行的电荷注入的上述原理。也就是说，与闪速存储器不同，不需要用于电荷注入的高电场。相应地，不需要考虑控制栅的高电场对相邻单元的影响，并且因而能够促进高度集成。
另外，还优于闪速存储器的优点是，高电场是不需要的，并且大外围电路(例如升压电路)是不需要的。例如，在写入两阶(一位)数据的情况下，在各存储器单元中，施加到按照这个实施例的存储器单元的电压的最大值(同时施加到存储器单元的端子的最高电位与最低电位之间的差)能够为5 V或更低，优选地为3 V或更低。
在电容器164所包含的绝缘层的介电常数εr1与晶体管160所包含的绝缘层的介电常数εr2不同的情况下，能够易于使C1大于或等于C2(C1≥C2)，同时作为电容器164所包含的绝缘层的面积的S1以及作为形成晶体管160的栅电容的绝缘层的面积的S2满足2×S2大于或等于S1(2×S2≥S1)的关系，S2合乎需要地大于或等于S1(S2≥S1)。换言之，能够易于使C1大于或等于C2，同时电容器164中包含的绝缘层的面积较小。具体来说，例如，在由诸如氧化铪之类的高k材料所形成的膜或者由诸如氧化铪之类的高k材料所形成的膜与由氧化物半导体所形成的膜的叠层用于电容器164中包含的绝缘层时，并且在由氧化硅所形成的膜用于形成栅电容的绝缘层时，εr2能够设置为3至4(包括两端)。
这类结构的组合实现按照所公开的本发明的半导体器件的更高集成。
注意，除了集成度的增加之外，还能够采用多阶技术，以便提高半导体器件的存储容量。例如，将三或更多阶数据写到一个存储器单元，由此与写入两阶(一位)数据的情况相比能够提高存储容量。能够通过例如除了用于提供低电位的电荷QL和用于提供高电位的电荷QH之外还将电荷Q提供给第一晶体管的栅电极，来实现多阶技术。在这种情况下，甚至在具有较大规模(例如15 F2至50 F2(包括两端)；F是最小特征尺寸)的电路结构中，也能够确保足够的存储容量。
注意，在以上描述中使用电子是载流子的n沟道晶体管(n型晶体管)，但是将会理解，空穴是多数载流子的p沟道晶体管能够用来代替n沟道晶体管。
<基本电路2>
接下来，将参照图2来描述特定电路结构及其操作。图2中的存储器单元170的结构与图1A-1中相似。图1A-1中的第一布线对应于图2中的源线SL。图1A-1中的第四布线对应于图2中的写字线WWL。图1A-1中的第五布线对应于图2中的读字线RWL。注意，图2中的位线BL对应于图1A-1中的第二布线和第三布线。
图2中，位线BL连接到复用器(MUX)180。复用器180还连接到写和读控制信号线WREN、输入信号线BL_OS和读电路输入信号线RS以及位线BL。写和读控制信号线WREN传送用于改变复用器中的信号通路的信号。输入信号线BL_OS传送写到存储器单元170的数据信号。读电路输入信号线RS传送来自读电路的信号。
另外，图2中，源线SL连接到复用器182。复用器182连接到写和读控制信号线WREN、输入信号线BL_OS和第二源线SL2以及源线SL。第二源线SL2传送在读取数据时施加到源线SL的信号。
复用器180和复用器182具有按照写入和读控制信号线WREN来改变信号通路的功能。复用器又称作选择器。
数据的写入、保持和读取与图1A-1、图1A-2和图1B的情况相似地执行。在这里，作为一个示例，将描述电源电位VDD或参考电位GND施加到结点FG的情况。注意，当电源电位VDD施加到结点FG时，保持数据“1”，而当参考电位GND施加到结点FG时，保持数据“0”。此外，第二源线SL2的电位设置为GND。
将描述特定写操作。连接到存储器单元170的读字线RWL的电位设置为GND，并且连接到存储器单元170的写字线WWL的电位设置为VDD，由此选择存储器单元170。
然后，复用器180和复用器182中的信号通路改变成使得待写入的输入信号线BL_OS的数据可通过复用器180传送给位线BL并且通过复用器182传送给源线SL。换言之，用于这种操作的信号输入到写和读控制信号线WREN，以便改变复用器180和复用器182中的信号通路。
操作的特征在于，在写入数据时使位线BL的电位和源线SL的电位彼此相等。甚至在使第一晶体管160导通的电位施加到结点FG时，这由于位线BL和源线SL中流动的电流而能够降低功率消耗。上述复用器是实现这种操作的电路之一。从源线SL的电位的观点来看，操作能够被看作是源线SL的电位的变化。因此，具有这种功能的电路一般能够称作“电位变化电路”。注意，“电位变化电路”并不局限于复用器。
注意，在本说明书中，描述电位的术语“相等”包括“基本上相等”。所公开的本发明的技术思路在于，位线BL与源线SL之间的电位差充分降低，并且因而抑制位线BL和源线SL中流动的电流。因此，“基本上相等”的电位包括例如与源线SL的电位固定到GND的情况相比使功率消耗能够充分降低(降低到百分之一或更小)的电位。另外，因导线电阻等引起的电位偏差是适当可接受的。
注意，为了将数据“0”写到存储器单元170，将GND施加到输入信号线BL_OS，而为了将数据“1”写到存储器单元170，将考虑晶体管162中的电压降的电位VDD+α施加到输入信号线BL_OS。
通过将读字线RWL和写字线WWL的电位设置成比GND要低VDD的电位(下文中，该电位称作VL)，来保持数据。
当读字线RWL的电位从GND降低到VL时，结点FG的电位因与电容器164的电容耦合而降低VDD(=GND-VL)。相应地，在与数据“1”对应的VDD施加到结点FG时，结点FG的电位降低VDD以成为GND，而在与数据“0”对应的GND施加到结点FG时，结点FG的电位降低VDD以成为VL(=GND-VDD)。
由于将VL提供给写字线WWL，所以晶体管162截止，而与写入数据“1”还是写入数据“0”无关。由于晶体管162的截止态电流相当小，所以晶体管160的栅电极的电荷保持长时间。
通过将读字线RWL的电位设置为GND而将写字线WWL的电位设置为VL，来读出数据。
当读字线RWL的电位从VL增加到GND时，结点FG的电位因与电容器164的电容耦合而增加VDD(=GND-VL)。相应地，在与数据“1”对应的VDD施加到结点FG时，结点FG的电位增加VDD以成为VDD，而在与数据“0”对应的GND施加到结点FG时，结点FG的电位增加VDD以成为GND(VL+VDD)。
注意，为了读出数据，复用器180中的信号通路改变成使得位线BL的电位可通过复用器180传送给读电路输出信号线RS。换言之，用于这种操作的信号输入到写和读控制信号线WREN，以便改变复用器180中的信号通路。
另外，复用器182中的信号通路改变成使得源线SL通过复用器182连接到第二源线SL2。换言之，用于这种操作的信号输入到写和读控制信号线WREN，以便改变复用器182中的信号通路。因此，将GND施加到源线SL。
通过上述读操作，在将数据“1”写到存储器单元170的情况下，晶体管160导通，并且位线BL的电位降低；而在将数据“0”写到存储器单元170的情况下，晶体管160截止，并且在读操作开始时的位线BL的电位被保持或者位线BL的电位增加。注意，位线BL的电位是保持还是增加取决于连接到读电路输入信号线RS的电路。
如上所述，在具有图2所示电路结构的半导体器件中，能够抑制数据写操作期间在源线SL和位线BL中流动的电流。因此，数据写操作期间的功率消耗能够降低。注意，所公开的本发明的技术思路在于，位线BL与源线SL之间的电位差充分降低，并且因而抑制位线BL和源线SL中流动的电流。电路结构并不局限于以上所述，只要技术思路适用。
这个实施例中所述的结构、方法等能够与其它实施例中所述的结构和方法的任一个适当结合。
(实施例2)
在这个实施例中，将描述以上实施例中所述的半导体器件的应用示例。具体来说，将参照图3和图4来描述其中以上实施例所述的半导体器件以矩阵排列的半导体器件的示例。
图3示出包括m×n个存储器单元170的半导体器件的电路图的示例。
按照这个实施例的半导体器件包括m(m为大于或等于2的整数)条写字线WWL、m条读字线RWL、n(n为大于或等于2的整数)条位线BL、n条源线SL、其中存储器单元以m行(沿垂直方向)×n列(沿水平方向)的矩阵排列的存储器单元阵列、连接到相应n条位线BL的复用器180、连接到相应n条源线SL的复用器182、第一驱动器电路190以及第二驱动器电路192。在这里，以上实施例中所述的结构(图2所示的结构)应用于存储器单元170、复用器180和复用器182。也就是说，基本结构和操作与图2中相似。
输出信号线BL_OUT、读电路输入信号线RS以及写和读控制信号线WREN连接到第一驱动器电路190。在这里，输出信号线BL_OUT是从存储器单元输出数据的线路。
芯片使能条信号线（chip enable bar signal line）CEB、地址选择信号线A、写和读控制信号线WREN、写字线WWL以及读字线RWL连接到第二驱动器电路192。在这里，芯片使能阻挡信号线CEB是传送激活第二驱动器电路192的信号的线路。例如，当芯片使能阻挡信号线CEB的电位较低时，第二驱动器192被激活并且输出高电位。当芯片使能阻挡信号线CEB的电位较高时，第二驱动器电路192输出低电位。地址选择信号线A是传送用于选择行地址的信号的线路。
图4是图3中的半导体器件的时序图的示例。时序图中的CEB、WREN等表示对其施加时序图中的电位的线路。具有相似功能的线路通过添加到其名称末尾的“_1”、“_2”等加以区分。注意，为了简洁起见，这里所述的半导体器件是其中存储器单元170以2(行)×2(列)排列的示例，但是所公开的本发明并不局限于此。
图4的时序图示出下列情况中的线路的电位的关系：将数据“1”写到所有存储器单元(写入1)，然后读出所有存储器单元中的已写入数据(读取1)，然后在将数据“0”写到第一行和第二列中以及第二行和第一列中的存储器单元的同时将数据“1”写到第一行和第一列中以及第二行和第二列中的存储器单元(写入2)，并且然后读出所有存储器单元中的已写入数据(读取2)。
在写入1中，CEB仅当A具有高电位时才具有低电位。WREN具有高电位，以便将BL_OS连接到BL和SL，由此允许写入存储器单元。第二驱动器电路192向RWL和WWL输出与A的电位对应的行选择信号。在这里，当A具有低电位时，输出选择第一行的信号，而当A具有高电位时，输出选择第二行的信号。所选行的RWL和WWL具有高电位。
在写入1中，为了将数据“1”写到所有存储器单元，按照行选择的定时，BL_OS_1和BL_OS_2具有高电位。注意，BL_OS_1和BL_OS_2的信号输入期间设置成比RWL和WWL的信号输入期间要长。这是因为，如果BL_OS_1和BL_OS_2的信号输入期间较短，则对存储器单元的写入故障(在这里为数据“0”的写入)会发生。注意，BL_OUT_1和BL_OUT_2的电位在写入中没有关系(可以较高或者可以较低)。
在读取1中，CEB仅当A具有高电位时才具有低电位。WREN具有低电位，以便连接RS和BL以及SL2和SL，由此允许存储器单元的读出。第二驱动器电路192向RWL和WWL输出与A的电位对应的行选择信号。在这里，当A具有低电位时，输出选择第一行的信号，而当A具有高电位时，输出选择第二行的信号。所选行的RWL具有高电位。WWL具有低电位，而与是否选择该行无关。
通过上述操作，与所选行的存储器单元中保持的数据对应的电位施加到BL_OUT_1和BL_OUT_2。注意，BL_OS_1和BL_OS_2的电位在读取中没有关系。
写入2中的线路的电位之间的关系与写入1中相似。注意，BL_OS_1和BL_OS_2按照行选择的定时具有高电位或低电位，以便将数据“1”写入第一行和第一列中以及第二行和第二列中的存储器单元，并且以便将数据“0”写入第一行和第二列以及第二行和第一列中的存储器单元。
读取2中的线路的电位之间的关系与读取1中相似。确认与所选行的存储器单元中保持的数据对应的电位施加到BL_OUT_1和BL_OUT_2。
注意，在保持期间中，CEB具有高电位，并且被禁用。由于读取和写入在保持期间中没有执行，所以其它信号没有关系。
这个实施例中所述的结构、方法等能够与其它实施例中所述的结构和方法的任一个适当结合。
(实施例3)
在这个实施例中，将参照图5A和图5B、图6A至图6D、图7A至图7D、图8至图8D以及图9A至图9C来描述按照所公开的本发明的一个实施例的半导体器件的结构和制造方法。
<半导体器件的截面结构和平面结构>
图5A和图5B示出半导体器件的结构的示例。图5A示出半导体器件的截面，而图5B示出半导体器件的平面图。在这里，图5A示出沿图5B的线条A1-A2和线条B1-B2所截取的截面。图5A和图5B所示的半导体器件在下部包括其中包含第一半导体材料的晶体管160以及在上部包括其中包含第二半导体材料的晶体管162。在这里，第一半导体材料和第二半导体材料优选地相互不同。例如，第一半导体材料可以为不是氧化物半导体的半导体材料，而第二半导体材料可以是氧化物半导体材料。不是氧化物半导体的半导体材料可以是例如硅、锗、硅锗、碳化硅、砷化镓等，并且优选地使用单晶半导体。此外，可使用有机半导体材料。包括这种半导体材料的晶体管能够易于以高速度进行操作。另一方面，包括氧化物半导体的晶体管因其特性而能够将电荷保持长时间。
虽然在本描述中，两种晶体管都是n沟道晶体管，但是应当理解，能够使用p沟道晶体管。由于所公开的本发明的技术特征在于将能够充分降低截止态电流的例如氧化物半导体等半导体材料用于晶体管160以便保持数据，所以不需要将半导体器件的诸如结构、材料等的具体条件局限到这里所给出的那些方面。
图5A和图5B中的晶体管160包括：沟道形成区116，设置在包含半导体材料(例如硅)的衬底100中；杂质区120，设置成使得夹合沟道形成区116；金属化合物区124，与杂质区120相接触；栅绝缘层108，设置在沟道形成区116之上；以及栅电极110，设置在栅绝缘层108之上。注意，为了方便起见，其源电极和漏电极在图中未示出的晶体管可称作晶体管。此外，在这种情况下，在晶体管的连接的描述中，源区和源电极可统称为源电极，而漏区和漏电极可统称为漏电极。也就是说，在本说明书中，术语“源电极”可包括源区，并且术语“漏电极”可包括漏区。
电极126连接到晶体管160的金属化合物区124的一部分。在这里，电极126用作晶体管160的源电极或漏电极。此外，衬底100设置有包围晶体管160的元件隔离绝缘层106。绝缘层128和绝缘层130设置在晶体管160之上。注意，对于高度集成，优选的是，如同图5A至图5B中那样，晶体管160没有侧壁绝缘层。另一方面，当优先考虑晶体管160的特性时，侧壁绝缘层可在栅电极110的侧表面上形成，并且杂质区120可在与侧壁绝缘层重叠的区域中包括具有不同杂质浓度的区域。
图5A和图5B中的晶体管162包括：源或漏电极142a和源或漏电极142b，设置在绝缘层130之上；氧化物半导体层144，电连接到源或漏电极142a和源或漏电极142b；栅绝缘层146，覆盖源或漏电极142a、源或漏电极142b和氧化物半导体层144；栅电极148a，设置在栅绝缘层146之上，以使得与氧化物半导体层144重叠；绝缘层143a，与栅电极148a的一部分重叠，并且处于源或漏电极142a与氧化物半导体层144之间的区域中；以及绝缘层143b，与栅电极148a的一部分重叠，并且处于源或漏电极142b与氧化物半导体层144之间的区域中。注意，优选地设置绝缘层143a和绝缘层143b，以便降低源或漏电极与栅电极之间的电容，但是它们可省略。
在这里，优选的是，通过充分去除诸如氢之类的杂质或者充分提供氧，来高度纯化氧化物半导体层144。具体来说，氧化物半导体层144中的氢浓度例如低于或等于5×1019 原子/cm3，优选地低于或等于5×1018 原子/cm3，更优选地低于或等于5×1017 原子/cm3。注意，氧化物半导体层144中的氢浓度通过二次离子质谱法(SIMS)来测量。因此，在氢浓度充分降低以使得氧化物半导体层经过高度纯化并且因缺氧引起的能隙中的缺陷状态通过充分提供氧来降低的氧化物半导体层144中，载流子浓度能够易于降低。例如，载流子浓度低于1×1012 /cm3，优选地低于1×1011 /cm3，更优选地低于1.45×1010 /cm3。另外，晶体管的截止态电流能够易于降低。例如，室温(25℃)下的截止态电流(在这里为每微米(μm)沟道宽度的电流)为100 zA(1 zA(仄普托安培)为1×10-21 A)或以下，优选地为10 zA或以下。借助于这种i型(本征)或基本上i型氧化物半导体，能够易于得到具有相当优良的截止态电流特性的晶体管162。
注意，虽然图5A和图5B中的晶体管162包括处理成岛状以便抑制因小型化引起的元件之间的泄漏电流的氧化物半导体层144，但是可采用没有处理成岛状的氧化物半导体层144。在氧化物半导体层没有处理成岛状的情况下，能够防止氧化物半导体层144因工序中的蚀刻引起的污染。
图5A和图5B中的电容器164包括源或漏电极142a、氧化物半导体层144、栅绝缘层146和电极148b。源或漏电极142a用作电容器164的一个电极，并且电极148b用作电容器164的另一个电极。
注意，在图5A和图5B的电容器164中，层叠氧化物半导体层144和栅绝缘层146，由此能够充分确保源或漏电极142a与电极148b之间的绝缘。不用说，为了提供充分电容，可省略电容器164中的氧化物半导体层144。备选地，在与绝缘层143a同时形成的绝缘层可包含在电容器164中。又备选地，电容器164在不需要时可省略。
注意，在晶体管162和电容器164中，源或漏电极142a和源或漏电极142b的端部优选地逐渐变窄。当源或漏电极142a和源或漏电极142b的端部逐渐变窄时，能够改进氧化物半导体层144的覆盖，并且能够防止其断裂。在这里，例如锥角为30°至60°(包括两端)。注意，“锥角”是从垂直于截面平面(垂直于衬底表面的平面)的方向来看具有逐渐变窄形状的层(例如源或漏电极142a)时层的侧表面与底面之间形成的倾斜角。
在这个实施例中，晶体管162和电容器164设置成使得与晶体管160重叠。通过采用这种平面布局，高度集成是可能的。例如，当F为最大特征尺寸时，存储器单元所占用的面积能够为15 F2至25 F2(包括两端)。
绝缘层150设置在晶体管162和电容器164之上，并且绝缘层152设置在绝缘层150之上。在栅绝缘层146、绝缘层150和绝缘层152中形成的开口中设置电极154。在绝缘层152之上，形成连接到电极154的布线156。注意，虽然金属化合物区124、源或漏电极142b和布线156经由图5A和图5B中的电极126和电极154相互连接，但是所公开的本发明并不局限于此。例如，源或漏电极142b可与金属化合物区124直接接触，或者布线156可与源或漏电极142b直接接触。
注意，在图5A和图5B中，连接金属化合物区124和源或漏电极142b的电极126以及连接源或漏电极142b和布线156的电极154相互重叠。换言之，其中用作晶体管160的源或漏电极的电极126以及晶体管162的源或漏电极142b相互接触的区域与其中晶体管162的源或漏电极142b和将一个存储器单元连接到另一个存储器单元的布线156相互接触的区域重叠。通过这种布局，能够提高集成度。
<制造半导体器件的方法>
接下来将描述用于制造半导体器件的方法的示例。下面首先将参照图6A至图6D以及图7A和图7D来描述用于制造下部的晶体管160的方法，并且然后将参照图8A至图8D以及图9A至图9C来描述用于制造上部的晶体管162和电容器的方法。
<用于制造下部的晶体管的方法>
首先，制备包含半导体材料的衬底100(参见图6A)。作为包含半导体材料的衬底100，能够使用由硅、碳化硅等所组成的单晶半导体衬底或多晶半导体衬底、由硅锗等所组成的化合物半导体衬底、SOI衬底等。在这里，描述单晶硅衬底用作包含半导体材料的衬底100的示例。注意，虽然术语“SOI衬底”一般表示其中硅半导体层设置在绝缘表面上的衬底，但是本说明书等中的“SOI衬底”还包括其中包含不是硅的材料的半导体层设置在绝缘表面上的衬底。也就是说，“SOI衬底”中包含的半导体层并不局限于硅半导体层。此外，SOI衬底还包括具有其中半导体层隔着绝缘层设置在诸如玻璃衬底之类的绝缘衬底之上的衬底。
作为包含半导体材料的衬底100，硅等的单晶半导体衬底是特别优选的，因为能够实现半导体器件的高速读操作。
用作用于形成元件隔离绝缘层的掩模的保护层102在衬底100之上形成(参见图6A)。作为保护层102，例如能够使用采用诸如氧化硅、氮化硅或氧氮化硅所形成的绝缘层。注意，在这个步骤之前或之后，可将赋予n型导电或p型导电的杂质元素添加到衬底100，以便控制晶体管的阈值电压。当衬底100中的半导体材料为硅时，磷、砷等能够用作赋予n型导电的杂质，以及硼、铝、镓等能够用作赋予p型导电的杂质。
然后，通过将保护层102用作掩模进行蚀刻，去除没有采用保护层来覆盖的区域(在外露区域中)中的衬底100的一部分。因此，形成与其它半导体区隔离的半导体区(参见图6B)。作为蚀刻，优选地执行干式蚀刻，但是可执行湿式蚀刻。蚀刻气体和蚀刻剂能够按照待蚀刻材料来适当地选择。
然后，绝缘层形成为使得覆盖半导体区104，并且有选择地去除与半导体区104重叠的区域中的绝缘层，由此形成元件隔离绝缘层106(参见图6C)。绝缘层使用氧化硅、氮化硅、氧氮化硅等形成。对于去除绝缘层，能够采用蚀刻处理、诸如CMP(化学机械抛光)之类的抛光处理等。注意，在形成半导体区104之后或者在形成元件隔离绝缘层106之后，去除保护层102。
注意，可通过例如注入氧以形成绝缘区代替有选择地去除绝缘层，来形成元件隔离绝缘层106。
然后，绝缘层在半导体区104的表面上形成，并且包含导电材料的层在绝缘层之上形成。
该绝缘层后来将要作为栅绝缘层，并且能够通过例如对半导体区104的表面的热处理(例如热氧化处理、热氮化处理等)来形成。高密度等离子体处理可用于代替热处理。例如，能够使用诸如He、Ar、Kr或Xe之类的稀有气体与氧、氧化氮、氨、氮或氢的混合气体来执行高密度等离子体处理。不用说，可通过CVD方法、溅射方法等，来形成绝缘层。绝缘层优选地具有包括氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOy(x>0，y>0))、添加了氮的硅酸铪(HfSixOy(x>0，y>0))、添加了氮的铝酸铪(HfAlxOy(x>0，y>0))等的单层结构或叠层结构。绝缘层的厚度能够例如为1 nm至100 nm(包括两端)，优选地为10 nm至50 nm(包括两端)。
包含导电材料的层能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。此外，包含导电材料的层可使用诸如多晶硅之类的半导体材料来形成。对用于形成包含导电材料的层的方法没有具体限制，并且能够采用诸如蒸镀方法、CVD方法、溅射方法和旋涂方法之类的各种膜形成方法的任一种。注意，在这个实施例中，描述包含导电材料的层使用金属材料来形成的示例。
此后，有选择地蚀刻绝缘层和包含导电材料的层，由此形成栅绝缘层108和栅电极110(参见图6C)。
然后，将磷(P)、砷(As)等添加到半导体区104，由此形成沟道形成区116和杂质区120(参见图6D)。注意，在这里添加磷或砷，以便形成n沟道晶体管；在形成p沟道晶体管时，可添加诸如硼(B)或铝(Al)之类的杂质元素。在这里，添加的杂质的浓度能够适当地设置；当半导体元件经过高度小型化时，优选地增加浓度。
注意，侧壁绝缘层可在栅电极110周围形成，并且可形成以不同浓度对其添加杂质元素的杂质区。
然后，金属层122形成为使得覆盖栅电极110、杂质区120等(参见图7A)。诸如真空蒸镀方法、溅射方法和旋涂方法之类的多种膜形成方法的任一种能够用于形成金属层122。优选的是，金属层122使用与半导体区104中包含的半导体材料起反应以形成低电阻金属化合物的金属材料来形成。这种金属材料的示例包括钛、钽、钨、镍、钴和铂。
然后，执行热处理，使得金属层122可与半导体材料起反应。因此，形成与杂质区120相接触的金属化合物区124(参见图7A)。注意，当栅电极110使用多晶硅等形成时，金属化合物区也在与金属层122相接触的栅电极110的区域中形成。
作为热处理，例如能够使用采用闪光灯的照射。虽然应当理解，可使用另一种热处理方法，但是优选地使用用以能够在极短时间实现热处理的方法，以便改进用于形成金属化合物的化学反应的可控性。注意，金属化合物区通过金属材料和半导体材料的反应来形成，并且具有充分高的导电率。金属化合物区的形成能够充分降低电阻，并且改进元件特性。注意，金属层122在形成金属化合物区124之后被去除。
然后，电极126在与金属化合物区124的一部分相接触的区域中形成(参见图7B)。通过例如形成包含导电材料的层，并且然后有选择地蚀刻该层，来形成电极126。包含导电材料的层能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。此外，包含导电材料的层可使用诸如多晶硅之类的半导体材料来形成。对用于形成包含导电材料的层的方法没有具体限制，并且能够采用诸如蒸镀方法、CVD方法、溅射方法和旋涂方法之类的各种膜形成方法的任一种。
备选地，能够通过形成绝缘层128和绝缘层130之后在绝缘层128和绝缘层130中形成达到金属化合物区124的开口，并且然后通过填充该开口，来形成电极126。
在这种情况下，例如，有可能采用一种方法，其中在包括开口的区域中通过PVD方法来形成钛薄膜并且通过CVD方法来形成氮化钛薄膜，然后钨膜形成为使得填充开口。在这里，通过PVD方法所形成的钛膜具有使其上形成钛膜的氧化物膜(例如天然氧化物膜)还原的功能，并且由此降低与下电极等(在这里为金属化合物区124)的接触电阻。在形成钛膜之后所形成的氮化钛膜具有抑制导电材料扩散的阻挡功能。可在形成钛、氮化钛的阻挡膜之后通过电镀法来形成铜膜。
然后，绝缘层128和绝缘层130形成为使得覆盖在上述步骤所形成的组件(参见图7C)。绝缘层128和130能够使用包括诸如氧化硅、氧氮化硅、氮化硅或氧化铝之类的无机绝缘材料的材料来形成。具体来说，具有低介电常数的材料(低k材料)优选地用于绝缘层128和绝缘层130，因为因电极和/或布线的重叠引起的电容能够充分降低。注意，绝缘层128和绝缘层130可以是使用那些材料的任一种所形成的多孔绝缘层。多孔绝缘层具有比高密度绝缘层要低的介电常数，并且因而允许电极和/或布线所生成的电容的进一步降低。此外，绝缘层128和绝缘层130能够使用诸如聚酰亚胺或丙烯酸之类的有机绝缘材料来形成。注意，虽然在这里采用绝缘层128和绝缘层130的层叠结构，但是所公开的本发明的一个实施例并不局限于此。能够使用单层结构或者包括三层或更多层的层叠结构。
通过上述步骤，借助于包含半导体材料的衬底100来形成晶体管160(参见图7C)。晶体管160能够以高速度进行操作。通过将这种晶体管用作读晶体管，数据能够以高速度读出。
然后，作为用于形成晶体管162和电容器164的预处理，对绝缘层128和绝缘层130执行CMP处理，以便暴露栅电极110和电极126的上表面(参见图7D)。作为用于暴露栅电极110和电极126的上表面的处理，蚀刻处理可用作CMP处理的替代(或者与其结合)。注意，优选的是尽可能使绝缘层128和绝缘层130的表面平面化，以便改进晶体管162的特性。
注意，在上述步骤的每个之前或之后，还可包括形成电极、布线、半导体层、绝缘层等的步骤。例如，布线可具有包括绝缘层和导电层的层叠结构的多层结构，以便提供高度集成的半导体器件。
<用于制造上部的晶体管的方法>
然后，导电层在栅电极110、电极126、绝缘层128、绝缘层130等之上形成，并且有选择地被蚀刻，由此形成源或漏电极142a和源或漏电极142b(参见图8A)。
导电层能够通过以溅射方法为代表的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成。作为用于导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素、包含这些元素的任一种作为成分的合金等。可使用锰、镁、锆、铍、钕、钪的任一种或者组合地包含它们的任一种的材料。
导电层可具有单层结构或者包括两层或更多层的层叠结构。例如，能够给出钛膜或氮化钛膜的单层结构、包含硅的铝膜的单层结构、钛膜层叠在铝膜之上的二层结构、钛膜层叠在氮化钛膜之上的二层结构、层叠钛膜、铝膜和钛膜的三层结构等。注意，在导电层具有钛膜或氮化钛膜的单层结构的情况下，存在导电层易于被处理成具有逐渐变窄形状的源或漏电极142a和源或漏电极142b的优点。
备选地，导电层可使用导电金属氧化物来形成。导电金属氧化物能够是氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡合金(In2O3-SnO2，可缩写成ITO)、氧化铟-氧化锌合金(In2O3-ZnO)或者包含硅或氧化硅的这些金属氧化物材料的任一种。
导电层优选地蚀刻成使得源或漏电极142a和源或漏电极142b的端部可逐渐变窄。在这里，例如锥角优选地为30°至60°(包括两端)。当源或漏电极142a和源或漏电极142b蚀刻成具有逐渐变窄的端部时，能够改进后来形成的栅绝缘层146的覆盖，并且能够防止其断裂。
上部的晶体管的沟道长度(L)通过源或漏电极142a的下端部与源或漏电极142b的下端部之间的距离来确定。注意，在用于形成沟道长度(L)小于25 nm的晶体管的掩模的曝光中，优选的是使用其波长短至数纳米至数十纳米的远紫外线。采用远紫外线的曝光的分辨率较高，并且焦深较大。相应地，后来形成的晶体管的沟道长度(L)能够为10 nm至1000 nm(1 μm)(包括两端)，由此电路的操作速度能够提高。此外，半导体器件的功率消耗能够通过小型化来降低。
注意，用作基极的绝缘层设置在绝缘层128和绝缘层130之上。能够通过PVD方法、CVD方法等，形成绝缘层。
然后，绝缘层143a和绝缘层143b分别在源或漏电极142a和源或漏电极142b之上形成(参见图8B)。能够通过将绝缘层形成为使得覆盖源或漏电极142a和源或漏电极142b，并且然后有选择地蚀刻绝缘层，来形成绝缘层143a和绝缘层143b。绝缘层143a和绝缘层143b形成为与后来形成的栅电极的一部分重叠。通过形成那些绝缘层，栅电极与源或漏电极之间的电容能够降低。
绝缘层143a和143b能够使用包括诸如氧化硅、氧氮化硅、氮化硅或氧化铝之类的无机绝缘材料的材料来形成。具体来说，具有低介电常数的材料(低k材料)优选地用于绝缘层143a和绝缘层143b，因为栅电极与源或漏电极之间的电容能够充分降低。注意，绝缘层143a和绝缘层143b可以是使用那些材料的任一种所形成的多孔绝缘层。多孔绝缘层具有比高密度绝缘层要低的介电常数，并且因而允许栅电极与源或漏电极之间的电容的进一步降低。
注意，虽然绝缘层143a和143b优选地提供以用于栅电极与源或漏电极之间的电容的降低，但是绝缘层可省略。
然后，在氧化物半导体层形成为使得覆盖源或漏电极142a和源或漏电极142b之后，有选择地蚀刻氧化物半导体层，由此形成氧化物半导体层144(参见图8C)。
氧化物半导体层能够使用如下半导体来形成：作为四元金属氧化物的In-Sn-Ga-Zn-O基氧化物半导体；作为三元金属氧化物的In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体或Sn-Al-Zn-O基氧化物半导体；作为二元氧化物的In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体或In-Mg-O基氧化物半导体；In-O基氧化物半导体、Sn-O基氧化物半导体、Zn-O基氧化物半导体；等等。
具体来说，In-Ga-Zn-O基氧化物半导体材料在没有电场的情况下具有充分高的电阻，并且因而截止态电流能够充分降低。另外，In-Ga-Zn-O基氧化物半导体材料具有高场效应迁移率，并且因而适合作为用于半导体器件的半导体材料。
作为In-Ga-Zn-O基氧化物半导体材料的典型示例，给出由InGaO3(ZnO)m(m>0)所表示的材料。另外，还能够给出一种氧化物半导体材料，其中Ga由M来取代，并且由InMO3(ZnO)m(m>0)来表示。在这里，M表示从镓(Ga)、铝(Al)、铁(Fe)、镍(Ni)、锰(Mn)、钴(Co)等等中选取的一种或多种金属元素。例如，M能够是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co等。注意，上述组成只是按照晶体结构所给出的示例。
作为用于通过溅射方法来形成氧化物半导体层的靶，具有由等式In:Ga:Zn=1:x:y(x为0或以上，以及y为0.5至5(包括两端))所表示的组成比的靶是优选的。例如，能够使用由等式In2O3:Ga2O3:ZnO=1:1:2[摩尔比]等所表示的组成比的靶。备选地，能够使用具有由等式In2O3:Ga2O3:ZnO=1:1:1[摩尔比]所表示的组成比的靶、具有由等式In2O3:Ga2O3:GznO=1:1:4[摩尔比]所表示的组成比的靶或者具有由等式In2O3:ZnO=1:2[摩尔比]所表示的组成比的靶。
在这个实施例中，通过使用In-Ga-Zn-O基金属氧化物靶的溅射方法来形成具有非晶结构的氧化物半导体层。
金属氧化物靶中的金属氧化物的相对密度为80%或更高，优选地为95%或更高，更优选地为99.9%或更高。借助于具有高相对密度的金属氧化物靶，氧化物半导体层能够形成为具有密集结构。
其中形成氧化物半导体层的气氛优选地为稀有气体(通常为氩)气氛、氧气氛或者包含稀有气体(通常为氩)和氧的混合气氛。具体来说，例如，去除了诸如氢、水、羟基或氢化物之类的杂质以使得其浓度降低到1 ppm或以下(优选地降低到10 ppb或以下)的高纯度气体的气氛是优选的。
在形成氧化物半导体层中，例如，待处理对象保持在控制为降低压力的处理室中，并且加热该对象以使得对象的温度变为高于或等于100℃但低于550℃，优选地为200℃至400℃(包括两端)。备选地，形成氧化物半导体层中的对象的温度可以是室温(15℃至35℃(包括两端))。去除处理室中的水分，引入去除了氢、水等的溅射气体，并且使用上述靶，因而形成氧化物半导体层。通过在处理对象的同时形成氧化物半导体层，氧化物半导体层中的杂质能够降低。另外，通过溅射引起的损坏能够降低。为了去除处理室中的水分，优选地使用捕集真空泵。例如，能够使用低温泵、离子泵、钛升华泵等。此外，可使用设置有冷阱的涡轮泵。通过采用低温泵等的排空，能够从处理室中去除氢、水等，因此能够降低氧化物半导体层的杂质浓度。
氧化物半导体层能够在例如下列条件下形成：对象与靶之间的距离为170 mm，压力为0.4 Pa，直流(DC)电力为0.5 kW，以及气氛是氧(氧：100%)气氛、氩(氩：100%)气氛或者包含氧和氩的混合气氛。注意，脉冲直流(DC)电源是优选的，因为能够降低膜形成时所形成的粉状物质(又称作微粒或灰尘)，并且膜厚能够是均匀的。氧化物半导体层的厚度为1 nm至50 nm(包括两端)，优选地为1 nm至30 nm(包括两端)，更优选地为1 nm至10 nm(包括两端)。通过具有这种厚度的氧化物半导体层，能够抑制连同小型化一起发生的短沟道效应。注意，适当厚度根据待使用的氧化物半导体材料、半导体器件的预计用途等而有所不同；因此，厚度还能够按照材料、预计用途等确定。
注意，在通过溅射方法形成氧化物半导体层之前，附于将要形成氧化物半导体层的表面(例如绝缘层130的表面)的物质优选地通过其中引入氩以生成等离子体的逆溅射（reverse sputtering）被去除。在这里，逆溅射指的是一种方法，其中离子与衬底的待处理表面碰撞，以便修正表面，与离子与溅射靶碰撞的标准溅射相反。作为用于使离子与待处理表面进行碰撞的方法，例如给出一种方法，其中高频电压在氩气氛中施加到待处理表面，并且在待处理对象附近生成等离子体。注意，气氛可以是氮、氦、氧等，代替氩气氛。
此后，优选地对氧化物半导体层执行热处理(第一热处理)。通过第一热处理，能够去除氧化物半导体层中的过剩氢(包括水和羟基)，能够改进氧化物半导体层的结构，并且能够降低能隙中的缺陷状态。第一热处理的温度例如高于或等于300℃但低于550℃，或者为400℃至500℃(包括两端)。
热处理能够按照如下方式来执行：例如，将待处理对象引入设置有电阻加热元件等的电炉中，并且在氮气氛中以450℃加热1小时。在热处理期间，氧化物半导体层没有暴露于空气，以便防止水和氢进入。
热处理设备并不局限于电炉，而可以是用于通过来自诸如加热气体之类的介质的热传导或热辐射来加热对象的设备。例如，可使用诸如气体快速热退火(GRTA)设备或灯快速热退火(LRTA)设备之类的快速热退火(RTA)设备。LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压水银灯之类的灯泡所发射的光(电磁波)的辐射来加热对象的设备。GRTA设备是用于使用高温气体的热处理的设备。作为气体，使用不会通过热处理与对象发生反应的惰性气体，例如氮或者诸如氩之类的稀有气体。
例如，作为第一热处理，可执行GRTA处理，其中将对象放入加热惰性气体气氛中并且加热数分钟，然后从惰性气体气氛中取出。GRTA处理实现短时间的高温热处理。此外，GRTA处理实现超过温度上限的温度下的处理。注意，惰性气体可在处理期间改变成包含氧的气体。这是因为因氧空位引起的能隙中的缺陷状态能够通过在包含氧的气氛中执行第一热处理来降低。
注意，作为惰性气体气氛，优选地使用包含氮或稀有气体(例如氦、氖或氩)作为主要成分但没有包含水、氢等的气氛。例如，引入热处理设备中的氮或者诸如氦、氖或氩之类的稀有气体的纯度高于或等于6N(99.9999%)，优选地高于或等于7N(99.99999%)(即，杂质浓度低于或等于1 ppm，优选地低于或等于0.1 ppm)。
在任何情况下，杂质通过第一热处理来降低，使得得到i型(本征)或基本上i型氧化物半导体层。相应地，能够实现具有相当优良特性的晶体管。
上述热处理(第一热处理)具有去除氢、水等的效果，并且因而能够称作脱水处理、脱氢处理等。脱水处理或脱氢处理还能够在如下定时来执行：在形成氧化物半导体层之后，在形成栅绝缘层之后，在形成栅电极之后，等等。这种脱水处理或脱氢处理可执行一次或多次。
氧化物半导体层的蚀刻可在热处理之前或之后执行。另外，虽然干式蚀刻在元件的小型化方面是有利的，但是可使用湿式蚀刻。蚀刻气体和蚀刻剂能够按照待蚀刻材料来适当地选择。注意，在元件之间的泄漏电流等的问题没有出现的情况下，氧化物半导体层可在没有蚀刻成岛状的情况下使用。
然后，栅绝缘层146形成为与氧化物半导体层144相接触。此后，在栅绝缘层146之上，在与氧化物半导体层144重叠的区域中形成栅电极148a，并且在与源或漏电极142a重叠的区域中形成电极148b(参见图8D)。
能够通过CVD方法、溅射方法等，形成栅绝缘层146。栅绝缘层146优选地包含氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪(HfSixOy(x>0，y>0))、添加了氮的硅酸铪(HfSixOy(x>0，y>0))、添加了氮的铝酸铪(HfAlxOy(x>0，y>0))等。栅绝缘层146可具有单层结构或层叠结构。对栅绝缘层146的厚度没有具体限制；在使半导体器件小型化的情况下，栅绝缘层146优选地较薄，以便确保晶体管的操作。例如，在使用氧化硅的情况下，厚度能够为1 nm至100 nm(包括两端)，优选地为10 nm至50 nm(包括两端)。
当栅绝缘层如上所述较薄时，导致因隧道效应等引起的栅极泄漏问题。为了解决栅极泄漏问题，优选的是，使用诸如氧化铪、氧化钽、氧化钇、硅酸铪(HfSixOy(x>0，y>0))、添加了氮的硅酸铪(HfSixOy(x>0，y>0))或者添加了氮的铝酸铪(HfAlxOy(x>0，y>0))之类的高介电常数(高k)材料来形成栅绝缘层146。通过将高k材料用于栅绝缘层146，栅绝缘层146的厚度能够增加，以便防止栅极泄漏，并且同时能够保持电特性。注意，可采用包含高k材料的膜和包含氧化硅、氮化硅、氧氮化硅、氧化氮化硅、氧化铝等的任一种的膜的层叠结构。
在形成栅绝缘层146之后，第二热处理优选地在惰性气体气氛或氧气氛中执行。热处理的温度为200℃至450℃(包括两端)，优选地为250℃至350℃(包括两端)。例如，热处理可在氮气氛中以250℃执行1小时。第二热处理能够降低晶体管的电特性的变化。此外，在栅绝缘层146包含氧的情况下，氧能够提供给氧化物半导体层144以填充补偿氧化物半导体层144中的氧空位，由此能够形成i型(本征)或基本上i型氧化物半导体层。
注意，在这个实施例中，第二热处理在形成栅绝缘层146之后执行；但是第二热处理的定时并不局限于此。例如，第二热处理可在形成栅电极之后执行。备选地，第一热处理和第二热处理可接连执行，第一热处理可兼作第二热处理，或者第二热处理可兼作第一热处理。
如上所述，采用第一热处理和第二热处理中的至少一个，由此尽可能地排除不是氧化物半导体的主要成分的杂质，并且氧化物半导体层144能够经过高度纯化。
能够通过在栅绝缘层146之上形成导电层，并且然后有选择地蚀刻导电层，来形成栅电极148a和电极148b。待处理成栅电极148a的导电层和电极148b的导电层能够通过以溅射方法为代表的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成。细节与源或漏电极142a等相似；因此能够参阅其描述。
然后，绝缘层150和绝缘层152在栅绝缘层146、栅电极148a和电极148b之上形成(参见图9A)。能够通过PVD方法、CVD方法等，来形成绝缘层150和绝缘层152。绝缘层150和绝缘层152能够使用包括诸如氧化硅、氧氮化硅、氮化硅、氧化铪或氧化铝之类的无机绝缘材料的材料来形成。
注意，对于绝缘层150和绝缘层152，可优选地使用具有低介电常数的材料，或者可优选地采用具有低介电常数的结构(例如多孔结构)。这是因为，通过降低绝缘层150和绝缘层152的介电常数，布线与电极之间的电容能够降低，这将提高操作速度。
注意，虽然在这个实施例中采用绝缘层150和绝缘层152的层叠结构，但是所公开的本发明的一个实施例并不局限于此。能够使用单层结构或者包括三层或更多层的层叠结构。备选地，可省略绝缘层。
注意，绝缘层152优选地形成为使得具有平面化表面。通过形成具有平面化表面的绝缘层152，例如，甚至在使半导体器件小型化的情况下，电极、布线等也能够有利地在绝缘层152之上形成。绝缘层152能够通过诸如化学机械抛光(CMP)之类的方法来平面化。
然后，在栅绝缘层146、绝缘层150和绝缘层152中形成达到源或漏电极142b的开口(参见图9B)。开口通过使用掩模等的选择性蚀刻来形成。
在这里，开口优选地在与电极126重叠的区域中形成。通过在该区域中形成开口，能够防止元件面积因电极的接触区域而增加。也就是说，半导体器件的集成度能够提高。
然后，电极154在开口中形成，并且与电极154相接触的布线156在绝缘层152之上形成(参见图9C)。 
电极154能够按照如下方式来形成：例如使得通过PVD方法、CVD方法等，在包括开口的区域中形成导电层，并且然后通过蚀刻处理、CMP等去除导电层的一部分。
对于一个具体示例，有可能采用一种方法，其中钛薄膜通过PVD方法在包括开口的区域中形成，氮化钛薄膜通过CVD方法来形成，并且然后钨膜形成为使得填充开口。在这里，通过PVD方法所形成的钛膜具有使其上形成钛膜的氧化物膜(例如天然氧化物膜)还原的功能，并且由此降低与下电极等(在这里为源或漏电极142b)的接触电阻。在形成钛膜之后所形成的氮化钛膜具有抑制导电材料扩散的阻挡功能。可在形成钛、氮化钛的阻挡膜之后通过电镀法来形成铜膜。
注意，在电极154通过去除导电层的一部分来形成的情况下，优选的是，电极154的表面处理成是平坦的。例如，在包括开口的区域中形成钛薄膜或氮化钛薄膜并且然后钨膜形成为使得填充开口时，能够去除钨膜、钛膜、氮化钛膜等的不必要部分，并且电极154的表面的平面度能够通过后续CMP处理来提高。此外，用于提高平面度的这种处理能够平面化包括电极154的表面的整个表面。通过平面化包括电极154的表面的整个表面，能够有利地在接下来的步骤中形成电极、布线、绝缘层、半导体层等。
通过采用以溅射方法为代表的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成导电层，并且然后对导电层形成图案，来形成布线156。作为用于导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素、包含这些元素的任一种作为成分的合金等。可使用锰、镁、锆、铍、钕、钪的任一种或者组合地包含它们的任一种的材料。细节与源或漏电极142a等相似。
通过上述步骤，完成包括高度纯化氧化物半导体层144的晶体管162和电容器164(参见图9C)。
在这个实施例所述的晶体管162中，氧化物半导体层144经过高度纯化，并且因而其氢浓度低于或等于5×1019 原子/cm3，优选地低于或等于5×1018 原子/cm3，更优选地低于或等于5×1017 原子/cm3。与普通硅晶圆的载流子密度(大约为1×1014 /cm3)相比，氧化物半导体层144的载流子密度充分低(例如低于1×1012/cm3，优选地低于1.45×1010/cm3)。相应地，截止态电流也充分小。例如，室温(25℃)下的晶体管162的截止态电流(在这里为每微米(μm)沟道宽度的电流)小于或等于100 zA(1 zA(仄普托安培)为1×10-21 A)，优选地低于或等于10 zA。
借助于高度纯化的本征氧化物半导体层144，晶体管的截止态电流能够易于充分降低。此外，借助于这种晶体管，能够得到能够将已存储数据保持极长时间的半导体器件。
此外，通过将电极126和电极154形成为使得相互重叠，能够防止元件面积因电极的接触区域而增加。因此，能够实现更高集成。此外，在这个实施例的半导体器件中，能够共用布线，以便实现具有充分增加的集成度的半导体器件。
这个实施例中所述的结构、方法等能够与其它实施例中所述的结构和方法的任一个适当结合。
(实施例4)
在这个实施例中，将参照图10A至图10F来描述以上实施例的任一个中所述的半导体器件应用于电子装置的情况。在这个实施例中，将描述以上半导体器件应用于诸如计算机、移动电话机(又称作移动电话或移动电话装置)、便携信息终端(包括便携游戏控制台、音频播放器等)、数码相机、数字摄像机、电子纸或电视机(又称作电视或电视接收器)之类的电子装置的情况。
图10A是笔记本个人计算机，其中包括壳体701、壳体702、显示部分703、键盘704等。以上实施例的任一个中所述的半导体器件设置在壳体701和壳体702的至少一个中。因此，笔记本个人计算机能够以高速度来执行写入和读取数据，并且以充分降低功耗将数据存储长时间。
图10B是便携信息终端(个人数字助理(PDA))。主体711设置有显示部分713、外部接口715、操作按钮714等。此外，还提供用于操作便携信息终端等的触控笔712。上述实施例的任一个中的半导体器件设置在主体711中。 因此，便携信息终端能够以高速度来执行数据的写入和读取，并且以充分降低功耗将数据存储长时间。
图10C是安装电子纸的电子书阅读器720。电子书阅读器具有两个壳体，即壳体721和壳体723。壳体721和壳体723分别设置有显示部分725和显示部分727。壳体721和壳体723通过铰链737连接，并且能够沿铰链737开启和闭合。此外，壳体721设置有电源开关731、操作键733、扬声器735等。壳体721和壳体723中的至少一个设置有以上实施例的任一个中所述的半导体器件。因此，电子书阅读器能够以高速度来执行数据的写入和读取，并且以充分降低功耗将数据存储长时间。
图10D是包括壳体740和壳体741等两个壳体的移动电话。此外，处于如图10D所示来展现的状态中的壳体740和741能够滑动，使得一个重叠于另一个之上；因此，移动电话的尺寸能够减小，这使移动电话适合携带。壳体741设置有显示面板742、扬声器743、话筒744、操作按键745、指点装置746、照相装置镜头747、外部连接端子748等。壳体740设置有对移动电话充电的太阳能电池749、外部存储器插槽750等。另外，天线结合在壳体741中。壳体740和壳体741中的至少一个设置有以上实施例的任一个中所述的半导体器件。因此，移动电话能够以高速度来执行数据的写入和读取，并且以充分降低功耗将数据存储长时间。
图10E是一种数码相机，其中包括主体761、显示部分767、目镜763、操作开关764、显示部分765、电池766等。上述实施例的任一个中的半导体器件设置在主体761中。因此，数码相机能够以高速度来执行数据的写入和读取，并且以充分降低功耗将数据存储长时间。
图10F是一种电视机770，其中包括壳体771、显示部分773、支架775等。电视机770能够通过壳体771的操作开关或遥控780来操作。上述实施例的任一个中所述的半导体器件安装在壳体771和遥控780中。因此，电视机能够以高速度来执行数据的写入和读取，并且以充分降低功耗将数据存储长时间。
因此，按照以上实施例的任一个的半导体器件安装在这个实施例所述的电子装置中。相应地，能够实现具有低功耗的电子装置。
(示例1)
在这个示例中，将描述包括纯化氧化物半导体的晶体管的截止态电流的测量结果。
首先，考虑包括纯化氧化物半导体的晶体管的截止态电流极小的事实来制备沟道宽度W为1 m的充分大的晶体管，并且测量截止态电流。图11示出通过测量沟道宽度W为1 m的晶体管的截止态电流所得到的结果。图11中，水平轴表示栅电压VG，以及垂直轴表示漏电流ID。在漏电压VD为+1 V或+10 V并且栅电压VG处于-5 V至-20 V的范围之内的情况下，晶体管的截止态电流被认为小于或等于作为检测极限的1×10-12 A。另外还发现，晶体管的截止态电流(在这里为每微米(μm)沟道宽度的电流)小于或等于1 aA/μm(1×10-18 A/μm)。
接下来描述的是通过更准确测量包括高度纯化氧化物半导体的晶体管的截止态电流所得到的结果。如上所述，包括纯化氧化物半导体的晶体管的截止态电流被认为小于或等于作为测量设备的检测极限的1×10-12 A。在这里，将描述通过借助于特性评估的元件来测量更准确的截止态电流值(在上述测量中小于或等于测量设备的检测极限的值)所得到的结果。
首先，参照图12来描述在用于测量电流的方法中使用的特性评估的元件。
在图12的特性评估的元件中，三个测量系统800并联连接。测量系统800包括电容器802、晶体管804、晶体管805、晶体管806和晶体管808。包括纯化氧化物半导体的晶体管用作晶体管804和晶体管808的每个。
在测量系统800中，晶体管804的源极端子和漏极端子其中之一、电容器802的一个端子以及晶体管805的源极端子和漏极端子其中之一连接到电源(用于提供V2)。晶体管804的源极端子和漏极端子中的另一个、晶体管808的源极端子和漏极端子其中之一、电容器802的另一个端子以及晶体管805的栅极端子相互连接。晶体管808的源极端子和漏极端子中的另一个、晶体管806的源极端子和漏极端子其中之一以及晶体管806的栅极端子连接到电源(用于提供V1)。晶体管805的源极端子和漏极端子中的另一个以及晶体管806的源极端子和漏极端子中的另一个相互连接并且用作输出端子。
将用于控制是使晶体管804导通还是截止的电位Vext_b2施加到晶体管804的栅极端子。将用于控制是使晶体管808导通还是截止的电位Vext_b1施加到晶体管808的栅极端子。电位Vout从输出端子输出。
接下来将描述一种用于通过使用特性评估的元件来测量电流的方法。
首先，将简要描述其中施加电位差以测量截止态电流的初始化期间。在初始化期间中，将用于使晶体管808导通的电位Vext_b1输入到晶体管808的栅极端子，由此将电位V1施加到作为连接到晶体管804的源极端子和漏极端子中的另一个的结点(即，连接到晶体管808的源极端子和漏极端子其中之一、电容器802的另一个端子以及晶体管805的栅极端子的结点)的结点A。在这里，电位V1例如是高电位。晶体管804保持在截止状态。
此后，将用于使晶体管808截止的电位Vext_b1输入到晶体管808的栅极端子，由此晶体管808截止。在晶体管808截止之后，电位V1设置成低电位。晶体管804仍然处于截止状态。电位V2设置成与电位V1相同的电位。这样，初始化期间完成。当初始化期间完成时，在结点A与晶体管804的源电极和漏电极其中之一之间生成电位差，并且还在结点A与晶体管808的源电极和漏电极中的另一个之间生成电位差。相应地，少量电荷流经晶体管804和晶体管808。换言之，生成截止态电流。
接下来将简要描述截止态电流的测量期间。在测量期间中，晶体管804的源极端子和漏极端子其中之一的电位(即，电位V2)以及晶体管808的源极端子和漏极端子中的另一个的电位(即，电位V1)固定到低电位。另一方面，结点A的电位在测量期间中不是固定的(结点A处于浮态)。相应地，电荷流经晶体管804，并且结点A中保持的电荷量随时间而变化。此外，随着结点A中保持的电荷量发生变化，结点A的电位也发生变化。另外，输出端子的输出电位Vout也发生变化。
图13示出产生电位差的初始化期间中与下一个测量期间中的电位之间的关系的细节(时序图)。
在初始化期间中，首先，电位Vext_b2设置成使晶体管804导通的电位(高电位)。因此，结点A的电位变为V2，即低电位(VSS)。注意，向结点A施加低电位(VSS)不是必不可少的。此后，电位Vext_b2设置成使晶体管804截止的电位(低电位)，由此晶体管804截止。然后，电位Vext_b1设置成使晶体管808导通的电位(高电位)。因此，结点A的电位变为V1，即高电位(VDD)。此后，电位Vext_b1设置成使晶体管808截止的电位。因此，使结点A进入浮态，并且初始化期间完成。
在下一个测量期间中，电位V1和电位V2单独设置成电荷向结点A或者从结点A流动的电位。在这里，电位V1和电位V2设置成低电位(VSS)。注意，在测量输出电位Vout时，需要操作输出电路；因此，V1在一些情况下暂时设置成高电位(VDD)。注意，V1为高电位(VDD)的期间设置为较短，使得不影响测量。
当如上所述产生电位差并且开始测量期间时，结点A中保持的电荷量随时间而发生变化，并且结点A的电位相应地发生变化。这意味着，晶体管805的栅极端子的电位发生变化，并且输出端子的输出电位Vout也随时间而变化。
下面将描述一种用于基于所得输出电位Vout来计算截止态电流的方法。
在计算截止态电流之前得到结点A的电位VA与输出电位Vout之间的关系，由此结点A的电位VA能够基于输出电位Vout来得到。从上述关系，结节A的电位VA能够通过下式表示为输出电位Vout的函数。
[等式1]
Figure 201180009045X100002DEST_PATH_IMAGE002
结点A的电荷QA通过下式、采用结点A的电位VA、连接到结点A的电容CA和常数(const)来表示。在这里，连接到结点A的电容CA是电容器802的电容和其它电容之和。
[等式2]
Figure 201180009045X100002DEST_PATH_IMAGE004
由于结点A的电流IA是流到结点A的电荷(或者从结点A流动的电荷)的时间导数，所以结点A的电流IA由下式来表示。
[等式3]
Figure 201180009045X100002DEST_PATH_IMAGE006
这样，结点A的电流IA能够从连接到结点A的电容CA和输出端子的输出电位Vout来得到。
通过上述方法，能够计算在处于截止状态的晶体管的源极与漏极之间流动的泄漏电流(截止态电流)。
在这个示例中，使用纯化氧化物半导体来形成沟道长度L为10 μm以及沟道宽度W为50 μm的晶体管804、晶体管805、晶体管806和晶体管808。 另外，在并联设置的测量系统800中，电容器802的电容值为100 fF、1 pF和3 pF。
注意，在按照这个示例的测量中，VDD为5 V，以及VSS为0 V。在测量期间中，在电位V1基本上设置成VSS并且每隔10秒至300秒仅对100毫秒改变成VDD的同时测量Vout。此外，计算流经元件的电流I的Δt大约为30000秒。
图14示出在输出电位Vout与电流测量中的经过时间Time之间的关系。在图14中看到，电位随时间而变化。
图15示出基于上述电流测量所计算的室温(25℃)下的截止态电流。图15示出源-漏电压V与截止态电流I之间的关系。按照图15，当源-漏电压为4 V时，截止态电流大约为40 zA/μm。另外，当源-漏电压为3.1 V时，截止态电流小于或等于10 zA/μm。注意，1 zA相当于10-21 A。
此外，图16示出基于上述电流测量来计算的、在温度为85℃的环境中的截止态电流。图16示出85℃的环境中的源-漏电压V与截止态电流I之间的关系。按照图16，当源-漏电压为3.1 V时，截止态电流小于或等于100 zA/μm。
按照这个示例，证实截止态电流在包括纯化氧化物半导体的晶体管中充分小。
(示例2)
检验在按照所公开的本发明的一个实施例的半导体器件中能够改写数据的次数。在这个示例中，将参照图17来描述检验结果。
用于检验的半导体器件是具有图1A-1中的电路结构的半导体器件。在这里，在对应于晶体管162的晶体管中使用氧化物半导体，并且电容值为0.33 pF的电容器用作对应于电容器164的电容器。
通过比较初始存储窗口宽度以及重复进行预定次数的数据存储和写入之后的存储窗口宽度，来执行检验。通过将0 V或5 V施加到对应于图1A-1中的第三布线的布线，并且将0 V或5 V施加到对应于第四布线的布线，来存储和写入数据。当与第四布线对应的布线的电位为0 V时，与晶体管162对应的晶体管(写晶体管)处于截止状态；因此保持施加到结点FG的电位。当与第四布线对应的布线的电位为5 V时，与晶体管162对应的晶体管处于导通状态；因此将与第三布线对应的布线的电位施加到结点FG。
存储窗口宽度是存储器装置特性的指示符之一。在这里，存储窗口宽度指的是示出对应于第五布线的布线的电位Vcg与对应于晶体管160的晶体管(读晶体管)的漏电流ID之间的关系的不同存储器状态之间的曲线(Vcg-ID曲线)中的偏移量ΔVcg。不同存储器状态是其中将0 V施加到结点FG的状态(以下称作低状态)以及其中将5 V施加到结点FG的状态(以下称作高状态)。也就是说，存储窗口宽度能够通过扫掠低状态和高状态中的电位Vcg来得到。
图17示出初始存储窗口宽度和执行1×109次写入之后的存储窗口宽度的检验结果。注意，图17中，水平轴表示Vcg(V)，以及垂直轴示出ID(A)。按照图17，存储窗口宽度通过1×109次数据写入没有改变，这意味着，半导体器件至少在写入数据1×109次的期间没有退化。
如上所述，按照所公开的本发明的一个实施例的半导体器件具有极高的改写耐用性，并且其特性甚至在数据被保持和写入109次时也没有发生变化。也就是说，可以说，按照所公开的本发明的一个实施例，实现具有优良可靠性的半导体器件。
本申请基于2010年2月12日向日本专利局提交的序号为2010-028820的日本专利申请，通过引用将它们的完整内容结合于此。

Claims (9)

1. 一种半导体器件，包括：
位线；
源线；
电位变化电路；以及
存储器单元，
所述存储器单元包括：
    第一晶体管，包括第一栅电极、第一源电极、第一漏电极以及包含第一半导体的第一沟道形成区；
    第二晶体管，包括第二栅电极、第二源电极、第二漏电极和包含第二半导体的第二沟道形成区；以及
    电容器，
其中，所述第一半导体不同于所述第二半导体，
所述第一栅电极、所述第二漏电极和所述电容器的电极之一相互电连接，以便形成保持电荷的结点，
所述源线、所述电位变化电路的端子之一和所述第一源电极相互电连接，
所述位线、所述第二源电极和所述第一漏电极相互电连接， 
所述电位变化电路配置成有选择地将第一电位施加到所述源线或者将第二电位施加到所述源线，以及
所述第一电位等于所述位线的电位，而所述第二电位不同于所述位线的电位。
2. 如权利要求1所述的半导体器件，
其中，所述第二半导体是氧化物半导体。
3. 如权利要求1所述的半导体器件，
其中，所述电位变化电路配置成在导通所述第一晶体管的电位施加到所述结点时，将所述第一电位施加到所述源线。
4. 一种半导体器件，包括：
写字线；
读字线；
位线；
源线； 
电位变化电路；以及
存储器单元，
所述存储器单元包括：
    第一晶体管，包括第一栅电极、第一源电极、第一漏电极以及包含第一半导体的第一沟道形成区；
    第二晶体管，包括第二栅电极、第二源电极、第二漏电极和包含第二半导体的第二沟道形成区；以及
    电容器，
其中，所述第一半导体不同于所述第二半导体，
所述第一栅电极、所述第二漏电极和所述电容器的电极之一相互电连接，以便形成保持电荷的结点，
所述源线、所述电位变化电路的端子之一和所述第一源电极相互电连接，
所述位线、所述第二源电极和所述第一漏电极相互电连接，
所述读字线和所述电容器的电极中的另一个相互电连接，
所述写字线和所述第二栅电极相互电连接，以及
所述电位变化电路配置成有选择地将第一电位施加到所述源线或者将第二电位施加到所述源线，以及
所述第一电位等于所述位线的电位，而所述第二电位不同于所述位线的电位。
5. 如权利要求4所述的半导体器件，
其中，所述第二半导体是氧化物半导体。
6. 如权利要求4所述的半导体器件，
其中，所述电位变化电路配置成在导通所述第一晶体管的电位施加到所述结点时，将所述第一电位施加到所述源线。
7. 一种用于驱动半导体器件的方法，所述半导体器件中第一晶体管的栅电极、第二晶体管的漏电极和电容器的电极之一被电连接以形成保持电荷的结点，包括：
在导通所述第一晶体管的电位施加到所述结点时，使所述第一晶体管的源电极的电位和所述第一晶体管的漏电极的电位彼此相等，
其中，所述第二晶体管包括包含氧化物半导体的沟道形成区。
8. 如权利要求7所述的用于驱动半导体器件的方法，
其中，所述第一晶体管的沟道形成区包括与所述第二晶体管的沟道形成区中的半导体材料不同的半导体材料。
9. 如权利要求7所述的用于驱动半导体器件的方法，
其中，通过电位变化电路控制连接到所述第一晶体管的源电极的源线的电位，使所述第一晶体管的源电极的电位和所述第一晶体管的漏电极的电位彼此相等。
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