CN102754162A - 半导体器件及半导体器件的驱动方法 - Google Patents

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Abstract

本发明的一个目的是提供一种具有新结构的半导体器件，该半导体器件甚至在没有供电时也能够保持已存储数据，并且具有无限数量的写入周期。半导体器件包括其中包含例如氧化物半导体的宽能隙半导体的存储器单元，并且半导体器件包括电位转换电路，该电位转换电路用于输出比参考电位要低的电位用于从存储器单元读取数据。借助于宽能隙半导体，能够提供能够充分降低存储器单元中包含的晶体管的断态电流并且能够将数据保持长时间的半导体器件。

Description

半导体器件及半导体器件的驱动方法
技术领域
本文所公开的本发明涉及包括半导体元件的半导体器件以及半导体器件的驱动方法。
背景技术
使用半导体元件的存储器装置广义地分为两类：在未供电时丢失已存储数据的易失性存储器装置，以及甚至在未供电时也保持已存储数据的非易失性存储器装置。
易失性存储器装置的一个典型示例是动态随机存取存储器（DRAM）。DRAM按照如下方式来存储数据：使得存储器元件中包含的晶体管被选择，并且电荷存储在电容器中。
从DRAM读取数据时，按照上述原理，电容器中的电荷丢失；因而每次读出数据时需要另一个写入操作。此外，存储器元件中包含的晶体管在截止状态中具有源极与漏极之间的泄漏电流（断态电流）等，并且即使在没有选择晶体管时，电荷也流入或流出该晶体管，这使数据保持周期较短。为此，需要以预定间隔进行写入操作（刷新操作），并且难以充分降低功率消耗。此外，由于已存储数据在电力供应停止时丢失，所以需要利用磁性材料或光学材料的另一种存储器装置，以便将数据保持长时间。
易失性存储器装置的另一个示例是静态随机存取存储器（SRAM）。SRAM通过使用诸如触发器电路之类的电路来保持已存储数据，并且因而无需刷新操作，这是优于DRAM的优点。但是，每存储容量的成本较高，因为使用诸如触发器电路之类的电路。此外，如同DRAM中那样，SRAM中的已存储数据在电力供应停止时丢失。
非易失性存储器装置的一个典型示例是闪速存储器。闪速存储器包括晶体管中的栅电极与沟道形成区之间的浮栅，并且通过将电荷保持在浮栅中来存储数据。因此，闪速存储器的优点在于，数据保持周期极长（半永久），并且不需要易失性存储器装置所需的刷新操作（例如参见专利文献1）。
但是，闪速存储器中存在的问题在于，存储器元件在预定数量的写入操作之后变得无法起作用，因为存储器元件中包含的栅绝缘层因写入操作中生成的隧道电流而退化。为了降低这个问题的影响，例如，能够采用一种在存储器元件之间均衡写入操作的数量的方法，但是需要复杂的外围电路来实现这种方法。此外，甚至当采用这种方法时，也没有解决使用寿命的基本问题。换言之，闪速存储器不适合频繁重写数据的应用。
另外，需要高电压，以便将电荷注入浮栅中或者去除电荷，并且要求用于这个方面的电路。此外，需要较长时间来注入或去除电荷，并且不容易提高写入和擦除数据的速度。
[参考文献]
[专利文献1] 日本公开的专利申请No. S57-105889。
发明内容
鉴于上述问题，所公开的本发明的一个实施例的目的是提供一种具有新结构的半导体器件，该半导体器件甚至在未供电时也能够保持已存储数据，并且具有无限数量的写入周期。
在所公开的本发明中，半导体器件使用能够充分降低晶体管的断态电流的材料来形成，例如作为宽能隙半导体的氧化物半导体材料。能够充分降低晶体管的断态电流的半导体材料的使用允许将数据保持长时间。
在所公开的本发明中，半导体器件包括例如使用宽能隙半导体所形成的存储器单元，并且半导体器件包括电位转换电路，该电位转换电路用于输出比参考电位要低的电位用于从存储器单元读取数据。
更具体来说，例如能够采用下列结构。
本发明的一个实施例是一种半导体器件，该半导体器件包括写入字线、读取字线、位线、源线、信号线、具有多个存储器单元的存储器单元阵列、第一驱动器电路、第二驱动器电路和电位转换电路。存储器单元之一包括：第一晶体管，包括第一栅电极、第一源电极、第一漏电极和第一沟道形成区；第二晶体管，包括第二栅电极、第二源电极、第二漏电极和第二沟道形成区；以及电容器。第一沟道形成区包含与第二沟道形成区不同的半导体材料。第一栅电极、第二漏电极和电容器的一个电极相互电连接，并且形成保持电荷的结点，第一驱动器电路通过位线电连接到第一漏电极，并且通过信号线电连接到第二源电极。第二驱动器电路通过读取字线电连接到电容器的另一个电极，并且通过写入字线电连接到第二栅电极。电位转换电路向第二驱动器电路输出比参考电位要低的电位。
本发明的一个实施例是一种半导体器件，该半导体器件包括写入字线、读取字线、位线、源线、信号线、具有多个存储器单元的存储器单元阵列、第一驱动器电路、第二驱动器电路和电位转换电路。存储器单元之一包括：第一晶体管，包括第一栅电极、第一源电极、第一漏电极和第一沟道形成区；第二晶体管，包括第二栅电极、第二源电极、第二漏电极和第二沟道形成区；以及电容器。第一沟道形成区包含与第二沟道形成区不同的半导体材料。第一栅电极、第二漏电极和电容器的一个电极相互电连接，并且形成保持电荷的结点，第一驱动器电路通过位线电连接到第一漏电极，并且通过信号线电连接到第二源电极。第二驱动器电路通过读取字线电连接到电容器的另一个电极，并且通过写入字线电连接到第二栅电极。电位转换电路向第二驱动器电路输出比参考电位要低的电位以及比电源电位要高的电位。
在上述半导体器件的任一个中，多个存储器单元可并联连接在位线与源线之间。
在上述半导体器件的任一个中，第二晶体管的第二沟道形成区可包含氧化物半导体。
在上述半导体器件的任一个中，第一驱动器电路可包括电连接到信号线的延迟电路。
在上述半导体器件的任一个中，第二驱动器电路可包括电平移动电路，该电平移动电路电连接到电位转换电路和写入字线或读取字线。
注意，虽然在上述实施例中，晶体管可使用氧化物半导体来形成，但是所公开的本发明并不局限于此。可采用能够实现与氧化物半导体相当的断态电流特性的材料，例如宽能隙材料（具体来说，例如具有超过3 eV的能隙Eg的半导体材料），如碳化硅等。
注意，在本说明书等中的诸如“之上”或“之下”之类的术语不一定表示组件放置于“直接在”另一个组件“之上”或“之下”。例如，“栅绝缘层之上的栅电极”的表达并不排除组件放置在栅绝缘层与栅电极之间的情况。
另外，在本说明书等中的诸如“电极”或“布线”之类的术语并没有限制组件的功能。例如，“电极”能够用作“布线”的一部分，而“布线”能够用作“电极”的一部分。此外，术语“电极”或“布线”能够包括多个“电极”或“布线”按照集成方式来形成的情况。
例如，当使用相反极性的晶体管时或者当电流流动方向在电路操作中改变时，“源”和“漏”的功能有时相互交换。因此，术语“源”和“漏”在本说明书等等中能够分别用于表示漏和源。
注意，在本说明书等中的术语“电连接”包括组件通过“具有任何电功能的物体”来连接的情况。对于具有任何电功能的物体没有具体限制，只要电信号能够在通过该物体连接的组件之间传送和接收。
“具有任何电功能的物体”的示例是诸如晶体管之类的开关元件、电阻器、电感器、电容器和具有各种功能的元件以及电极和布线。
由于包含氧化物半导体的晶体管的断态电流极小，所以已存储数据能够通过使用晶体管来保持极长时间。换言之，刷新操作变得不需要，或者刷新操作的频率能够极低，这引起功率消耗的充分降低。此外，已存储数据甚至在没有提供电力（注意，电位优选地是固定的）时也能够保持长时间。
此外，按照所公开的本发明的半导体器件不需要用于数据写入的高电压，并且没有元件退化的问题。例如，与常规非易失性存储器不同，不需要向浮栅注入以及从浮栅抽取电子，并且因而诸如栅绝缘层的退化之类的问题完全不会出现。也就是说，按照所公开的本发明的半导体器件对于作为常规非易失性存储器的问题的、能够重写数据的次数没有限制，并且极大提高其可靠性。此外，由于通过使晶体管导通和截止来写入数据，所以能够易于实现高速操作。另外一个优点在于，不需要用于擦除数据的操作。
由于包含与氧化物半导体不同的材料的晶体管能够以充分高的速度进行操作，所以当它与包含氧化物半导体的晶体管相结合时，半导体器件能够以充分高的速度执行操作（例如数据读取）。此外，包含与氧化物半导体不同的材料的晶体管能够有利地实现需要以高速度进行操作的各种电路（例如逻辑电路或驱动器电路）。
能够通过提供有包含与氧化物半导体不同的材料的晶体管（换言之，是能够以充分高的速度进行操作的晶体管）以及包含氧化物半导体的晶体管（换言之，是其断态电流充分小的晶体管）两者来实现具有新特征的半导体器件。
附图说明
图1A-1、图1A-2和图1B是半导体器件的电路图；
图2A和图2B是半导体器件的电路图；
图3是时序图；
图4是半导体器件的电路图；
图5A和图5B是半导体器件的电路图；
图6A至图6D是半导体器件的电路图；
图7A和图7B是半导体器件的电路图；
图8是半导体器件的电路图；
图9A和图9B是半导体器件的电路图；
图10A和图10B是半导体器件的截面图和平面图；
图11A至图11D是示出半导体器件的制造过程的截面图；
图12A至图12C是示出半导体器件的制造过程的截面图；
图13A至图13D是示出半导体器件的制造过程的截面图；
图14A至图14C是示出半导体器件的制造过程的截面图；
图15A至图15F各示出包括半导体器件的电子装置；
图16是示出包含氧化物半导体的晶体管的特性的图表；
图17是用于评估包含氧化物半导体的晶体管的特性的元件的电路图；
图18是用于评估包含氧化物半导体的晶体管的特性的元件的时序图；
图19是示出包含氧化物半导体的晶体管的特性的图表；
图20是示出包含氧化物半导体的晶体管的特性的图表；
图21是示出包含氧化物半导体的晶体管的特性的图表；
图22A至图22C是示出存储器窗口宽度的检验结果的图表；
图23A至图23C是半导体器件的电路图；
图24是半导体器件的电路图；
图25是半导体器件的电路图。
具体实施方式
下面将参照附图来描述本发明的实施例的示例。注意，本发明并不局限于以下描述，并且本领域的技术人员将易于理解，本发明的模式和细节能够通过各种方式来修改，而没有背离其精神和范围。因此，本发明不应当被理解为局限于以下实施例中的描述。
注意，附图等所示的各组件的位置、尺寸、范围等在一些情况下为了易于理解而没有精确表示。因此，所公开的本发明不一定局限于附图等中公开的位置、尺寸、范围等。
注意，使用本说明书中的诸如“第一”、“第二”和“第三”之类的序数以便避免组件之间的混淆，而这些术语不是以数字方式来限制组件。
（实施例1）
在这个实施例中，将参照图1A-1、图1A-2和图1B、图2A和图2B、图3、图4、图5A和图5B、图6A至图6D、图7A和图7B、图8以及图9A和图9B来描述按照所公开的本发明的一个实施例的半导体器件的电路结构和操作。注意，在下面所述的一些电路图中，在晶体管旁边标有“OS”，以便指示该晶体管包含氧化物半导体。
首先将参照图1A-1、图1A-2和图1B来描述基本电路结构及其操作。在图1A-1所示的半导体器件中，第一布线（第1线）电连接到晶体管160的源电极（或漏电极）。第二布线（第2线）电连接到晶体管160的漏电极（或源电极）。第三布线（第3线）电连接到晶体管162的源电极（或漏电极）。第四布线（第4线）电连接到晶体管162的栅电极。此外，晶体管160的栅电极和晶体管162的漏电极（或源电极）电连接到电容器164的一个电极。第五布线（第5线）电连接到电容器164的另一个电极。
在这里，例如，包含氧化物半导体的晶体管用作晶体管162。包含氧化物半导体的晶体管具有相当小的断态电流的特性。为此，晶体管160的栅电极的电位能够通过使晶体管162截止来保持极长时间。通过设置电容器164，能够更易于执行施加到晶体管160的栅电极的电荷的保持以及所保持数据的读取。
注意，对晶体管160没有具体限制。在提高读取数据的速度方面，优选的是使用具有高开关速度的晶体管，例如使用单晶硅所形成的晶体管。
备选地，其中没有设置电容器164的结构也是可能的，如图1B所示。
图1A-1中的半导体器件利用其中能够保持晶体管160的栅电极的电位的特性，并且因而能够按如下所述写入、保持和读取数据。
首先将描述数据的写入和保持。首先，第四布线的电位设置成使晶体管162导通的电位，使得晶体管162导通。因此，将第三布线的电位提供给晶体管160的栅电极和电容器164。也就是说，将预定电荷提供给晶体管160的栅电极（写入）。在这里，施加提供不同电位的两种电荷（下文中，提供低电位的电荷称作电荷QL，而提供高电位的电荷称作电荷QH）其中之一。注意，可施加提供三种或更多种不同电位的电荷，以便提高存储容量。此后，第四布线的电位设置成使晶体管162截止的电位，使得晶体管162截止。因此，保持提供给晶体管160的栅电极的电荷（保持）。
由于晶体管162的断态电流相当小，所以将晶体管160的栅电极的电荷保持长时间。
接下来将描述数据的读取。通过在向第一布线提供预定电位（恒定电位）的同时向第五布线提供适当电位（读取电位），第二布线的电位根据在晶体管160的栅电极所保持的电荷量而改变。这通常是因为，当晶体管160是n沟道晶体管时，在将QH提供给晶体管160的栅电极的情况下的视在阈值电压Vth_H低于在将QL提供给晶体管160的栅电极的情况下的视在阈值电压Vth_L。在这里，视在阈值电压指的是第五布线的电位，需要它来使晶体管160导通。因此，将第五布线的电位设置成处于Vth_H与Vth_L之间的电位V0，由此能够确定提供给晶体管160的栅电极的电荷。例如，在写入中提供QH的情况下，当第五线的电位为V0（>Vth_H）时，晶体管160导通。在写入中提供QL的情况下，甚至当第五布线的电位为V0（<Vth_L）时，晶体管160也保持为截止。因此，能够通过测量第二布线的电位来读取所保持的数据。
注意，在存储器单元列阵成被使用的情况下，仅需要能够读取预期存储器单元的数据。当读取预定存储器单元的数据而没有读取其它存储器单元的数据时，在晶体管160并联连接在存储器单元之间的情况下，不是读取目标的存储器单元中的第五布线提供有使晶体管160截止的电位、即低于Vth_H的电位，而与栅电极的状态无关。另一方面，在晶体管160串联连接在存储器单元之间的情况下，不是读取目标的存储器单元中的第五布线提供有使晶体管160导通的电位、即高于Vth_L的电位，而与栅电极的状态无关。
接下来将描述数据的重写。数据的重写按照与数据的写入和保持相似的方式来执行。换言之，第四布线的电位设置成使晶体管162导通的电位，使得晶体管162导通。因此，将第三布线的电位（新数据的电位）提供给晶体管160的栅电极和电容器164。此后，第四布线的电位设置成使晶体管162截止的电位，使得晶体管162截止。因此，将新数据的电荷提供给晶体管160的栅电极。
在按照所公开的本发明的半导体器件中，数据能够通过如上所述的数据的另一次写入来直接重写。因此，不需要借助于高电压从浮栅抽取电荷，而这对于闪速存储器等是必要的，并且因而能够抑制因擦除操作引起的操作速度的降低。换言之，能够实现半导体器件的高速操作。
注意，晶体管162的漏电极（或源电极）电连接到晶体管160的栅电极，并且因此具有与用于非易失性存储器元件的浮栅晶体管的浮栅相似的功能。在一些情况下，其中晶体管162的漏电极（或源电极）电连接到晶体管160的栅电极的一部分称作结点FG。当晶体管162截止时，结点FG能够被看作嵌入绝缘体中，并且因而在结点FG保持电荷。包含氧化物半导体的晶体管162的断态电流小于或等于包含硅半导体等的晶体管的断态电流的1/100000；因此结点FG中积聚的电荷因晶体管162的泄漏引起的损失是可忽略的。也就是说，通过包含氧化物半导体的晶体管162，能够实现无需提供有电力而能够保持数据的非易失性存储器装置。
例如，当室温（25℃）下的晶体管162的断态电流为10 zA（1 zA（仄普托安培）为1×10-21 A）或更小并且电容器164的电容大约为10 fF时，数据能够保持104秒或更长时间。不用说，保持时间取决于晶体管特性和电容。
此外，按照所公开的本发明的半导体器件没有栅绝缘膜（隧道绝缘膜）的退化问题，这是常规浮栅晶体管的一个问题。也就是说，能够解决作为常规问题的、栅绝缘膜因将电子注入浮栅引起的退化问题。这意味着，原则上对写入周期的数量没有限制。此外，不需要常规浮栅晶体管中进行写入和擦除所需的高电压。
诸如图1A-1的半导体器件中的晶体管之类的组件能够被看作包括图1A-2所示的电阻器和电容器。也就是说，在图1A-2中，晶体管160和电容器164各被看作包括电阻器和电容器。R1和C1分别表示电容器164的电阻和电容。电阻R1对应于电容器164中包含的绝缘层的电阻。R2和C2分别表示晶体管160的电阻和电容。电阻R2对应于晶体管160导通时的栅绝缘层的电阻。电容C2对应于所谓的栅电容（在栅电极与源电极或漏电极之间形成的电容以及在栅电极与沟道形成区之间形成的电容）。
主要通过在其中晶体管162的栅极泄漏电流充分小并且R1和R2满足R1≥ROS（R1大于或等于ROS）和R2≥ROS（R2大于或等于ROS）的条件下的晶体管162的断态电流来确定电荷保持周期（又称作数据保持周期），其中ROS是在晶体管162截止的状态下的源电极与漏电极之间的电阻（又称作有效电阻）。
另一方面，在不满足上述条件的情况下，难以确保充分保持周期，即使晶体管162的断态电流充分小。这是因为除了晶体管162的断态电流之外的泄漏电流（例如晶体管160的源电极与栅电极之间所生成的泄漏电流）较大。因此，可以说，这个实施例中公开的半导体器件优选地满足R1≥ROS（R1大于或等于ROS）并且R2≥ROS（R2大于或等于ROS）的以上关系。
同时，期望C1和C2满足C1≥C2（C1大于或等于C2）。这是因为，如果C1较大，则当结点FG的电位由第五布线来控制时，能够将第五布线的电位有效地提供给结点FG，并且能够使提供给第五布线的电位（例如读取电位和非读取电位）之间的差保持为较小。
当满足上述关系时，能够实现更有利的半导体器件。注意，R1和R2取决于晶体管160的栅绝缘层和电容器164的绝缘层。同样的情况适用于C1和C2。因此，栅绝缘层的材料、厚度等等优选地适当设置成满足上述关系。
在这个实施例所述的半导体器件中，结点FG具有与闪速存储器等的浮栅晶体管的浮栅相似的功能，但是这个实施例的结点FG具有本质上与闪速存储器等的浮栅不同的特征。
在闪速存储器的情况下，由于高电位施加到控制栅，所以需要保持单元之间的适当距离以便防止控制栅的电位影响相邻单元的浮栅。这是阻碍半导体器件的更高集成的一个因素。该因素归因于闪速存储器的基本原理，其中隧道电流通过施加高电场来生成。
另一方面，按照这个实施例的半导体器件通过切换包含氧化物半导体的晶体管来操作，而没有使用通过隧道电流进行的电荷注入的上述原理。也就是说，与闪速存储器不同，不需要用于电荷注入的高电场。因此，不需要考虑来自控制栅的高电场对相邻单元的影响，并且这便于更高集成。
另外，按照这个实施例的半导体器件优于闪速存储器的有利之处还在于，不需要高电场，并且不需要大外围电路（例如升压电路）。例如，在写入两级（一位）的数据的情况下，在各存储器单元中，施加到按照这个实施例的存储器单元的最高电压（同时施加到存储器单元的相应端子的最高电位与最低电位之间的差）能够为5 V或更小，优选地为3 V或更小。
在形成电容器164的绝缘层的相对电容率εr1不同于形成晶体管160的栅绝缘层的相对电容率εr2的情况下，易于满足C1≥C2（C1大于或等于C2），同时满足2·S2≥S1（2·S2大于或等于S1），理想地为S2≥S1（S2大于或等于S1），其中S1是电容器164的面积，以及S2是具有晶体管160中的栅电容的面积。具体来说，例如，包含诸如氧化铪之类的高k材料的膜、或者包含诸如氧化铪之类的高k材料的膜以及包含氧化物半导体的膜的叠层用于形成电容器164的绝缘层，使得εr1能够设置为10或更大，优选地为15或更大，以及氧化硅用于形成晶体管160的栅绝缘层，使得3≤εr2≤4（εr2大于或等于3但小于或等于4）。
 这类结构的组合进一步实现按照所公开的本发明的半导体器件的更高集成。
注意，除了更高集成之外，还能够采用多级技术，以便提高半导体器件的存储容量。例如，将三级或更多级数据写到一个存储器单元，由此与写入两级（一位）数据的情况相比能够提高存储容量。能够通过例如除了提供低电位的电荷QL和提供高电位的电荷QH之外还将电荷Q提供给晶体管160的栅电极，来实现多级技术。在这种情况下，甚至在具有较大规模（例如15 F2至50 F2，F是最小特征尺寸）的电路结构中，也能够确保足够存储容量。
<应用示例1>
接下来，将参照图2A和图2B、图3、图4、图5A和图5B以及图6A至图6D来描述图1A-1、图1A-2和图1B所示电路所适用到的更具体电路结构及其操作。
图2A和图2B是包括（m×n）存储器单元170的半导体器件的电路图的示例。图2A和图2B中的存储器单元170的结构与图1A-1中相似。也就是说，图1A-1中的第二布线对应于图2B中的位线BL；图1A-1中的第三布线对应于图2B中的信号线S；图1A-1中的第四布线对应于图2B中的写入字线WWL；以及图1A-1中的第五布线对应于图2B中的读取字线RWL。注意，图2A中，作为图1A-1中的第一布线的源线在图2A中省略。
图2A的半导体器件包括m（m为大于或等于2的整数）条写入字线WWL、m条读取字线RWL、n（n为大于或等于2的整数）条位线BL、n条信号线S、具有以m（行）（沿垂直方向）×n（列）（沿水平方向）的矩阵排列的存储器单元170的存储器单元阵列、电位转换电路180、连接到n条位线BL和n条信号线S的第一驱动器电路190以及连接到m条写入字线WWL和m条读取字线RWL的第二驱动器电路192。在这里，电位转换电路180通过布线VLL连接到第二驱动器电路192，并且向第二驱动器电路192输出比参考电位（例如地电位GND）要低的电位（低电位：VL）。注意，虽然在这个实施例中采用其中布线“写入（WRITE）”和布线“读取（READ）”连接到电位转换电路180的结构以使得按照第一驱动器电路190的输出来转换第二驱动器电路192到WWL和RWL的输出电位，但是所公开的本发明并不局限于这种结构。可采用一种结构，其中电位转换电路180、第一驱动器190和第二驱动器电路192没有通过布线“写入”和布线“读取”来连接。
另外，地址选择信号线A连接到第二驱动器电路192。地址选择信号线A是传送用于选择存储器单元的行地址的信号的布线。
图24示出图2A和图2B所示半导体器件的第一驱动器电路190和第二驱动器电路192的具体结构的示例。注意，第一驱动器电路190和第二驱动器电路192的结构并不局限于这个示例。
图24中，第一驱动器电路190包括：连接到输入端子的控制电路202，信号从该输入端子输入到控制电路；连接到控制电路202的延迟电路204；连接到延迟电路204和信号线S的缓冲器电路206；连接到位线的读取电路208；以及输出端子，从其中输出来自读取电路的信号。
另外，图24中，第二驱动器电路192包括：连接到地址选择信号线A的解码器电路210；连接到解码器210的控制电路212；连接到控制电路212的降压电平移动器214L1、214L2和214L3；连接到写入字线WWL的缓冲器电路216；以及连接到读取字线RWL的缓冲器电路218。第二驱动器电路192中包含的降压电平移动器214L1、214L2和214L3借助于电位转换电路180中转换的电位VL来转换信号的幅度。在这里，VL或VDD输出到写入字线WWL，以及VL或GND输出到读取字线RWL。
图2A和图2B所示半导体器件中的数据写入、保持和读取与图1A-1、图1A-2和图1B的情况基本相似。下面描述一个特定写入操作。注意，虽然在这里作为示例描述将电位V1（比电源电位VDD要低的电位）或地电位GND提供给结点FG的情况，但是提供给结点FG的电位之间的关系并不局限于这个示例。在将电位V1提供给结点FG时保持的数据称作数据“1”，而在将地电位GND提供给结点FG时保持的数据称作数据“0”。
首先，对于数据写入，通过将连接到作为写入目标的存储器单元170的读取字线RWL和写入字线WWL的电位分别设置为GND和VDD，来选择作为写入目标的存储器单元170。
在将数据“0”写到存储器单元170的情况下，将GND提供给信号线S。在将数据“1”写到存储器单元170的情况下，考虑到晶体管162中的电位降低其阈值电压，将比数据“1”要高出晶体管162的阈值电压的电位提供给信号线S。
通过将读取字线RWL的电位和写入字线WWL的电位设置成低于0 V或GND的电位VL（例如比GND要低VDD的电位），来保持数据。
当读取字线RWL的电位从GND降低到VL时，结点FG的电位通过与电容器164的电容耦合而降低GND – VL （GND – VL = VDD）。因此，在将数据“1”的V1提供给结点FG时，结点FG的电位降低GND – VL （GND – VL = VDD）而成为V1 – （GND – VL） （V1 – （GND – VL） = V1 – VDD）。在将数据“0”的GND提供给结点FG时，结点FG的电位降低GND – VL （GND – VL = VDD）而成为VL。
由于将VL提供给写入字线WWL，所以晶体管162截止，而与写入数据“1”还是数据“0”无关。由于晶体管162的断态电流相当小，所以将晶体管160的栅电极的电荷保持长时间。
通过将读取字线RWL和写入字线WWL的电位分别设置成GND和VL，来读取数据。
当读取字线RWL的电位从VL增加到GND时，结点FG的电位通过与电容器164的电容耦合而增加GND – VL （= VDD）。因此，在将数据“1”的V1提供给结点FG时，结点FG的电位增加GND – VL （GND – VL = VDD）而成为V1，而在将数据“0”的GND提供给结点FG时，结点FG的电位增加GND – VL （GND – VL = VDD）而成为GND。
通过上述读取操作，如果将数据“1”写到存储器单元170，则晶体管160导通，并且位线BL的电位降低。如果写入数据“0”，则晶体管160截止，并且位线BL的电位保持在读取开始时的电平或者升高。
作为电位转换电路180的示例，能够使用降压电路。四级降压电路的示例如图4所示。图4中，将地电位GND提供给第一晶体管1400的输入端子（在这里指的是没有连接到栅极端子的源极端子或漏极端子）。第一晶体管1400的输出端子（在这里指的是连接到栅极端子的源极端子或漏极端子）连接到第二晶体管1410的输入端子和第一电容器1450的一个端子。类似地，第二晶体管1410的输出端子连接到第三晶体管1420的输入端子和第二电容器1460的一个端子。后续级中的连接与以上所述相似，并且因此省略详细说明。但是，连接能够表示如下：第n个晶体管的输出端子连接到第n个电容器的一个端子（n：自然数）。图4中，最后一级的晶体管的输出端子连接到晶体管1490，晶体管1490连接到地电位GND；但是，所公开的本发明并不局限于这种结构。例如，可采用其中还设置连接到地电位GND的电容器的结构。注意，图4中，第五晶体管1440的输出是降压电路的输出VL。
另外，将时钟信号CP_CLK输入到第二电容器1460的另一个端子和第四电容器1480的另一个端子。将通过使时钟信号CP_CLK反相所得到的经反相时钟信号CP_CLKB输入到第一电容器1450的另一个端子和第三电容器1470的另一个端子。也就是说，将时钟信号CP_CLK输入到第2k电容器的另一个端子，并且将经反相时钟信号输入到第（2k-1）电容器（k：自然数）的另一个端子。不用说，时钟信号CP_CLK和经反相时钟信号CP_CLKB能够互换。
当时钟信号CP_CLK为低电平时，即，当经反相时钟信号CP_CLKB为高电平时，结点N1的电位通过与第一电容器1450的电容耦合而暂时升高，这使第一晶体管1400导通并且使结点N1的电压逐渐降低。在结点N1的电压下降到预定电压（近似等于GND的电压）之后，第一晶体管1400截止，并且结点N1处于浮态。
随后，时钟信号CP_CLK为高电平（换言之，经反相时钟信号CP_CLKB为低电平），第一晶体管1400保持为截止，并且施加到第一电容器1450的另一个电极的电压改变。因此，结点N1的电压下降时钟信号CP_CLK的高电位与低电位之间的差。
此外，通过结点N1的电压下降，第二晶体管1410导通，并且结点N2的电压下降到与结点N1的电压近似相等的电压。在结点N2的电压下降到预定电压之后，第二晶体管1410截止，并且结点N2处于浮态。
随后，时钟信号CP_CLK为低电平（换言之，经反相时钟信号CP_CLKB为高电平），第二晶体管1410保持为截止，并且施加到第二电容器1460的另一个电极的电压改变。因此，结点N2的电压下降时钟信号CP_CLK的高电位与低电位之间的差。
此外，通过结点N2的电压下降，第三晶体管1420导通，并且结点N3的电压下降到与结点N2的电压近似相等的电压。在结点N3的电压下降到预定电压之后，第三晶体管1420截止，并且结点N3处于浮态。
此外，当时钟信号CP_CLK或者经反相时钟信号CP_CLKB周期地变高或变低时，接着第三晶体管和电容器的第四、第五晶体管和电容器按照与上述晶体管和电容器相似的方式依次操作。每个结点的电压逐渐下降。这样，图4所示的降压电路能够使电压从GND下降到VL。注意，降压电路并不局限于四级降压电路。降压电路的级数能够适当改变。
注意，通过将具有有利断态电流特性的、包含氧化物半导体的晶体管用作降压电路中包含的晶体管，各结点的电压能够保持较长时间。
另外，其幅度由第二驱动器电路192中包含的电平移动器（降压电平移动电路）借助于电位转换电路180中转换的电位来转换的信号通过读取字线RWL输出到存储器单元170。
图5A和图5B各示出降压电平移动电路的简图的示例。图5A所示的电平移动器具有下列结构。第一p型晶体管1100的源极端子和第二p型晶体管1130的源极端子均电连接到提供电位VDD的电源。第一p型晶体管1100的漏极端子电连接到第一n型晶体管1110的漏极端子和第四n型晶体管1150的栅极端子。第二p型晶体管1130的漏极端子电连接到第三n型晶体管1140的漏极端子和第二n型晶体管1120的栅极端子。第二n型晶体管1120的源极端子和第四n型晶体管1150的源极端子均电连接到提供电位VL的电源。
图5A中，将输入信号（I）输入到第一p型晶体管1100的栅极端子和第一n型晶体管1110的栅极端子，并且将输入信号的经反相信号（IB）输入到第二p型晶体管1130的栅极端子和第三n型晶体管1140的栅极端子。从第二n型晶体管1120的栅极端子侧取出输出信号（O）。另外，能够从第四n型晶体管1150的栅极端子侧取出输出信号的经反相信号（OB）。
将描述图5A所示的电平移动器的基本操作。当输入信号（I）为高电平时，第一p型晶体管1100截止，而第一n型晶体管1110导通。另一方面，在那时，输入信号的经反相信号（IB）为低电平。因此，第二p型晶体管1130导通，并且将电位VDD输入到第二n型晶体管1120的栅极端子。因此，第二n型晶体管1120导通，并且输出信号（O）为高电平。在那时，电位为VDD。另外，第二n型晶体管1120和第一n型晶体管1110均导通。因此，将电位VL输入到第四n型晶体管1150的栅极端子，并且输出信号的经反相信号（OB）为低电平。在那时，电位为VL。
当输入信号（I）的电位为低电平时，图5A所示电平移动器的晶体管按照与以上所述相反的方式进行操作；输出信号（O）为低电平，并且在那时，电位为VL。
这样，能够得到其幅度相对输入信号经过转换的输出信号（O）。换言之，图5A所示的电平移动器能够将输入信号（I）的高电位与低电位之间的差转换为输出信号（O）的高电位与低电位之间的差。
图5B示出与图5A中不同的降压电平移动电路的电路图的示例。图5B所示电平移动器的结构如下所述。第一p型晶体管1160的源极端子和第二p型晶体管1180的源极端子均电连接到提供电位VDD的电源。第一p型晶体管1160的漏极端子电连接到第一n型晶体管1170的漏极端子和第二n型晶体管1190的栅极端子，并且第二p型晶体管1180的漏极端子电连接到第二n型晶体管1190的漏极端子和第一n型晶体管1170的栅极端子。另外，第一n型晶体管1170的源极端子和第二n型晶体管1190的源极端子均电连接到提供电位VL的电源。
图5B中，将输入信号（I）输入到第一p型晶体管1160的栅极端子，并且将输入信号的经反相信号（IB）输入到第二p型晶体管1180的栅极端子。从第一n型晶体管1170的栅极端子侧取出输出信号（O）。另外，能够从第二n型晶体管1190的栅极端子侧取出输出信号的经反相信号（OB）。
将描述图5B所示的电平移动器的基本操作。当输入信号（I）为高电平时，第一p型晶体管1160截止，而另一方面，因为输入信号的经反相信号（IB）在那时为低电平，所以第二p型晶体管1180导通。因此，将电位VDD输入到第一n型晶体管1170的栅极端子。因此，第一n型晶体管1170导通，并且输出信号（O）为高电平。在那时，电位为VDD。另外，第一n型晶体管1170导通。因此，将电位VL输入到第二n型晶体管1190的栅极端子，并且输出信号的经反相信号（OB）为低电平。在那时，电位为VL。
当输入信号（I）的电位为低电平时，图5B所示电平移动器的晶体管按照与以上所述相反的方式进行操作；输出信号（O）为低电平，并且在那时，电位为VL。
这样，能够得到其幅度相对输入信号经过转换的输出信号（O）。换言之，图5B所示的电平移动器能够将输入信号（I）的高电位与低电位之间的差转换为输出信号（O）的高电位与低电位之间的差。
图3是图2A和图2B的半导体器件的更详细操作的时序图的示例。时序图中的“读取”、A等表示对其施加时序图中的电位的线路。具有相似功能的线路通过添加到其名称末尾的“_1”、“_2”等加以区分。注意，为了简洁起见，这里所述的半导体器件是其中存储器单元170以2（行）×2（列）来排列的一个示例，但是所公开的本发明并不局限于这个示例。
图3的时序图示出下列情况中的线路的电位之间的关系：将数据“1”写到所有存储器单元（写入1），然后读出所有存储器单元中的已写入数据（读取1），然后在将数据“0”写到第一行和第二列中以及第二行和第一列中的存储器单元的同时，将数据“1”写到第一行和第一列中以及第二行和第二列中的存储器单元（写入2），并且然后读出所有存储器单元中的已写入数据（读取2）。
在写入1中，数据能够写到存储器单元的条件通过将“写入”设置在高电位而将“读取”设置在低电位来产生。第二驱动器电路192按照A的电位向RWL和WWL输出行选择信号。在这里，在A处于高电位的情况下，选择目标行。另外，所选行的RWL和WWL设置成高电位。
在写入1中，将数据“1”写到所有存储器单元；因此，S_1和S_2按照行选择的定时设置成高电位。注意，输入到S_1和S_2的信号的周期设置成与输入到RWL和WWL的信号的周期同样长或者比其要长。备选地，相对于输入到WWL的信号使输入到S_1和S_2的信号延迟。这是因为，存在如下可能性：如果输入到S_1和S_2的信号的周期较短，则对存储器单元的写入可能不充分。为了实现该操作，例如，延迟电路连接到S_1和S_2，并且相对于输入到WWL的信号来使输入到S_1和S_2的信号延迟。备选地，通过将连接到S_1和S_2的缓冲器电路的晶体管的沟道长度设置成比连接到WWL的缓冲器电路的晶体管的沟道长度要长，相对于输入到WWL的信号来使输入到S_1和S_2的信号延迟。备选地，通过将连接到S_1和S_2的缓冲器电路的晶体管的沟道宽度设置成比连接到WWL的缓冲器电路的晶体管的沟道宽度要小，相对于输入到WWL的信号来使输入到S_1和S_2的信号延迟。注意，BL_1和BL_2的电位在写入时不是问题（电位可以是高电位或低电位）。
在读取1中，能够从存储器单元读取数据的条件通过将“读取”设置在高电位而将“写入”设置在低电位来产生。第二驱动器电路192按照A的电位向RWL和WWL输出行选择信号。在这里，在A处于低电位的情况下，输出用于选择第一行的信号，而在A处于高电位的情况下，输出用于选择第二行的信号。另外，所选行的RWL处于高电位，并且WWL处于低电位，而与它是否在所选行中无关。
通过上述操作，将按照所选行的存储器单元所保持的数据的电位提供给BL_1和BL_2。注意，S_1和S_2的电位在读取时不是问题。
写入2中的线路的电位之间的关系与写入1中相似。注意，S_1和S_2按照行选择的定时设置成高电位或低电位，以便将数据“1”写到第一行和第一列中以及第二行和第二列中的存储器单元，并且以便将数据“0”写到第一行和第二列中以及第二行和第一列中的存储器单元。
读取2中的线路的电位之间的关系与读取1中相似。确认与所选行的存储器单元中保持的数据对应的电位施加到BL_1和BL_2。
注意，例如，为了在上述写入操作中相对输入到写入字线WWL的信号使输入到信号线S的信号延迟，图6A至图6D所示的延迟电路其中之一优选地设置在第一驱动器电路190中，并且连接到信号线S。通过连接延迟电路和信号线S，能够相对写入字线WWL的电位的变化使信号线S的电位的变化延迟，并且能够降低将数据写到存储器单元170的差错。
作为延迟电路的示例，能够使用如图6A所示的其中偶数个反相器串联连接的电路。备选地，延迟电路可具有其中如图6B所示将电容器添加到串联连接的偶数个反相器的结构或者其中如图6C所示将电阻器添加到串联连接的偶数个反相器的结构。又备选地，延迟电路可具有其中如图6D所示将电阻器和电容器添加到串联连接的偶数个反相器电路的结构。
备选地，为了在上述写入操作中相对于输入到写入字线WWL的信号来使输入到信号线S的信号延迟，则第二驱动器电路192中包含的缓冲器电路的晶体管的沟道长度可设置成大于第一驱动器电路190中包含的缓冲器电路的晶体管的沟道长度。备选地，第二驱动器电路192中包含的缓冲器电路的晶体管的沟道宽度可设置成小于第一驱动器电路190中包含的缓冲器电路的晶体管的沟道宽度。又在那种情况下，能够相对写入字线WWL的电位的变化使信号线S的电位的变化延迟，并且能够降低将数据写到存储器单元170的差错。
这个实施例中所述的结构、方法等能够与其它实施例中所述的结构、方法等的任一个适当结合。
<应用示例2>
接下来将参照图7A和图7B、图8以及图9A和图9B来描述与图2A和图2B所示电路结构不同的电路结构。
图7A和图7B是包括（m×n）存储器单元170的半导体器件的电路图的示例。图7A中的存储器单元170的结构与图2B中相似；因此，省略其详细描述。
图7A的半导体器件包括m（m为大于或等于2的整数）条写入字线WWL、m条读取字线RWL、n（n为大于或等于2的整数）条位线BL、n条信号线S、具有以m（行）（沿垂直方向）×n（列）（沿水平方向）的矩阵排列的存储器单元170的存储器单元阵列、电位转换电路180、连接到n条位线BL和n条信号线S的第一驱动器电路190以及连接到m条写入字线WWL和m条读取字线RWL的第二驱动器电路192。在这里，电位转换电路180通过布线VLL连接到第二驱动器电路192，并且向第二驱动器电路192输出比地电位GND要低的电位（低电位：VL）以及比电源电位要高的电位（高电位：VH）。注意，虽然在这个实施例中采用其中布线“写入”和布线“读取”连接到电位转换电路180的结构以使得按照第一驱动器电路190的输出来转换从第二驱动器电路192输出到WWL和RWL的电位，但是所公开的本发明并不局限于这种结构。可采用一种结构，其中电位转换电路180、第一驱动器190和第二驱动器电路192没有通过布线“写入”和布线“读取”来连接。
另外，地址选择信号线A连接到第二驱动器电路192。地址选择信号线A是传送用于选择存储器单元的行地址的信号的布线。
图25示出图7A和图7B所示半导体器件的第一驱动器电路190和第二驱动器电路192的具体结构的示例。注意，第一驱动器电路190和第二驱动器电路192的结构并不局限于这个示例。
图25中，第一驱动器电路190包括：连接到输入端子的控制电路202，信号从该输入端子输入到控制电路；连接到控制电路202的延迟电路204；连接到延迟电路204和信号线S的缓冲器电路206；连接到位线的读取电路208；以及输出端子，从其中输出来自读取电路的信号。
另外，图25中，第二驱动器电路192包括：连接到地址选择信号线A的解码器电路210；连接到解码器210的控制电路212；连接到控制电路212的降压电平移动器214L1、214L2、214L3（又称作降压电平移动电路）和升压电平移动器214H；连接到写入字线WWL的缓冲器电路216；以及连接到读取字线RWL的缓冲器电路218。第二驱动器电路192中包含的降压电平移动器214L1、214L2和214L3以及升压电平移动器214H借助于电位转换电路180中转换的电位VL或电位VH来转换信号的幅度。在这里，VL或VH输出到写入字线WWL，以及VL或GND输出到读取字线RWL。
图7A和图7B所示半导体器件中的数据写入、保持和读取与图2A和图2B的情况相似。注意，在图7A和图7B所示的结构中，在数据写入时，写入字线WWL的电位能够设置在高于电源电位的电位（VH）。因此，充分高的电位（例如VDD）能够提供给结点FG，并且数据能够保持更长时间。另外，能够提高数据鉴别能力。
对于电位转换电路180，能够使用图4作为示例所示的降压电路和升压电路的组合。四级升压电路的示例如图8所示。图8中，将电源电位VDD提供给第一晶体管1300的输入端子（在这里指的是连接到栅极端子的源极端子或漏极端子）。第一晶体管1300的输出端子（在这里指的是没有连接到栅极端子的源极端子或漏极端子）连接到第二晶体管1310的输入端子和第一电容器1350的一个端子。类似地，第二晶体管1310的输出端子连接到第三晶体管1320的输入端子和第二电容器1360的一个端子。后续级中的连接与以上所述相似，并且因此省略详细说明。但是，连接能够表示如下：第n个晶体管的输出端子连接到第n个电容器的一个端子（n：自然数）。图8中，最后一级的晶体管的输出端子连接到晶体管1390，晶体管1390连接到电源VDD；但是，所公开的本发明并不局限于这种结构。例如，可采用其中还设置连接到地电位GND的电容器的结构。注意，图8中，第五晶体管1340的输出是升压电路的输出VH。
另外，将时钟信号CP_CLK输入到第二电容器1360的另一个端子和第四电容器1380的另一个端子。将通过使时钟信号CP_CLK反相所得到的时钟信号CP_CLKB输入到第一电容器1350的另一个端子和第三电容器1370的另一个端子。也就是说，将时钟信号CP_CLK输入到第2k电容器的另一个端子，并且将经反相的时钟信号输入到第（2k-1）电容器（k：自然数）的另一个端子。不用说，时钟信号CP_CLK和经反相时钟信号CP_CLKB能够互换。
当时钟信号CP_CLK为低电平时，即，当经反相时钟信号CP_CLKB为高电平时，对第一电容器1350和第三电容器1370充电，并且与经反相时钟信号CP_CLKB电容耦合的结点N1和结点N3的电位升高预定电压（与时钟信号CP_CLK的高电位与低电位之间的差对应的电压）。另一方面，与时钟信号CP_CLK电容耦合的结点N2和结点N4的电位下降预定电压。
因此，电荷通过第二晶体管1310和第四晶体管1330传递，并且结点N2和结点N4的电位升高到预定值。
随后，当时钟信号CP_CLK变为高电平而经反相时钟信号CP_CLKB变为低电平时，结点N2和结点N4的电位进一步升高。另一方面，结点N1、结点N3和结点N5的电位下降预定电压。
因此，电荷通过第一晶体管1300、第三晶体管1320和第五晶体管1340传递，并且因此结点N3和结点N5的电位升高到预定电位。因此，结点的电位满足VN5 > VN4 （CP_CLK ＝ Low）>VN3 （CP_CLK = High）>VN2 （CP_CLK = Low） > VN1 （CP_CLK = High） > VDD，由此执行升压。注意，升压电路并不局限于四级升压电路。升压电路的级数能够适当改变。
注意，通过将具有有利断态电流特性的、包含氧化物半导体的晶体管用作升压电路中包含的晶体管，各结点的电压能够保持较长时间。
其幅度由第二驱动器电路192中包含的降压电平移动器借助于电位转换电路180中转换的低电位来转换的信号通过读取字线RWL输出到存储器单元170。另外，其幅度由第二驱动器电路192中包含的升压电平移动器借助于电位转换电路180中转换的高电位来转换的信号通过写入字线WWL输出到存储器单元170。此外，可采用一种结构，其中其幅度由第一驱动器电路190中包含的升压电平移动器借助于电位转换电路180中转换的高电位来转换的信号通过信号线S输出到存储器单元170。作为降压电平移动器，能够采用图5A或图5B所示的结构。
图9A和图9B各示出升压电平移动电路的简图的示例。图9A所示的电平移动器具有下列结构。第一p型晶体管1200的源极端子和第三p型晶体管1230的源极端子均电连接到提供电位VH的电源。第一p型晶体管1200的漏极端子电连接到第二p型晶体管1210的源极端子，并且第三p型晶体管1230的漏极端子电连接到第四p型晶体管1240的源极端子。第二p型晶体管1210的漏极端子电连接到第一n型晶体管1220的漏极端子和第三p型晶体管1230的栅极端子，并且第四p型晶体管1240的漏极端子电连接到第二n型晶体管1250的漏极端子和第一p型晶体管1200的栅极端子。将GND（=0 V）提供给第一n型晶体管1220的源极端子和第二n型晶体管1250的源极端子。
图9A中，将输入信号（I）输入到第二p型晶体管1210的栅极端子和第一n型晶体管1220的栅极端子，并且将输入信号的经反相信号（IB）输入到第四p型晶体管1240的栅极端子和第二n型晶体管1250的栅极端子。从第四p型晶体管1240的漏极端子取出输出信号（O）。另外，能够从第二p型晶体管1210的漏极端子取出输出信号的经反相信号（OB）。
将描述图9A所示的电平移动器的基本操作。当输入信号（I）为高电平时，第一n型晶体管1220导通。因此，将电位GND输入到第三p型晶体管1230的栅极端子，并且第三p型晶体管1230导通。另外，输出信号的经反相信号（OB）为低电平，并且这时的电位是GND。另一方面，在那时，输入信号的经反相信号（IB）为低电平。因此，第四p型晶体管1240导通，而第二n型晶体管1250截止。在那时，第三p型晶体管1230和第四p型晶体管1240导通。因此，输出信号（O）为高电平，并且在那时，电位为VH。
当输入信号（I）的电位为低电平时，图9A所示电平移动器的晶体管按照与以上所述相反的方式进行操作；输出信号（O）为低电平，并且在那时，电位为GND。
这样，能够得到其幅度相对输入信号经过转换的输出信号（O）。换言之，图9A所示的电平移动器能够将输入信号（I）的高电位与低电位之间的差转换为输出信号（O）的高电位与低电位之间的差。
图9B示出与图9A中不同的升压电平移动电路的电路图的示例。图9B所示电平移动器的结构如下所述。第一p型晶体管1260的源极端子和第二p型晶体管1280的源极端子均电连接到提供电位VH的电源。第一n型晶体管1270的漏极端子电连接到第一p型晶体管1260的漏极端子和第二p型晶体管1280的栅极端子，并且第二n型晶体管1290的漏极端子电连接到第二p型晶体管1280的漏极端子和第一p型晶体管1260的栅极端子。将GND（=0 V）提供给第一n型晶体管1270的源极端子和第二n型晶体管1290的源极端子。
图9B中，将输入信号（I）输入到第一n型晶体管1270的栅极端子，并且将输入信号的经反相信号（IB）输入到第二n型晶体管1290的栅极端子。从第二n型晶体管1290的漏极端子取出输出信号（O）。另外，能够从第一n型晶体管1270的漏极端子取出输出信号的经反相信号（OB）。
将描述图9B所示的电平移动器的基本操作。当输入信号（I）为高电平时，第一n型晶体管1270导通。因此，将电位GND输入到第二p型晶体管1280的栅极端子，并且第二p型晶体管1280导通。另外，输出信号的经反相信号（OB）为低电平，并且这时的电位是GND。另一方面，在那时，输入信号的经反相信号（IB）为低电平。因此，第二n型晶体管1290截止。在那时，第二p型晶体管1280导通。因此，输出信号（O）为高电平，并且在那时，电位为VH。
当输入信号（I）的电位为低电平时，图9B所示电平移动器按照与以上所述相反的方式进行操作；输出信号（O）为低电平，并且在那时，电位为GND。
这样，能够得到其幅度相对输入信号经过转换的输出信号（O）。换言之，图9B所示的电平移动器能够将输入信号（I）的高电位与低电位之间的差转换为输出信号（O）的高电位与低电位之间的差。
<读取电路>
接下来，将参照图23A至图23C来描述能够用于图2A和图2B以及图7A和图7B等所示的半导体器件的读取电路的示例。
图23A示出读取电路的概览。读取电路包括晶体管和读出放大器电路。
在读取数据时，端子A连接到位线BL，从其中读取数据的存储器单元与该位线BL连接。此外，将偏置电位Vbias施加到晶体管的栅电极，使得控制端子A的电位。
存储器单元170的电阻根据已存储数据而改变。具体来说，当所选存储器单元170的晶体管160导通时，存储器单元170具有低电阻，而当所选存储器单元170的晶体管160截止时，存储器单元170具有高电阻。
当存储器单元具有高电阻时，端子A的电位高于参考电位Vref，并且读出放大器电路输出与端子A的电位对应的电位（数据“0”）。另一方面，当存储器单元具有低电阻时，端子A的电位低于参考电位Vref，并且读出放大器电路输出与端子A的电位对应的电位（数据“1”）。
这样，通过使用读取电路，能够从存储器单元读取数据。注意，这个实施例的读取电路是一个示例。可使用另一种已知电路。读取电路还可包括预充电电路。代替参考电位Vref，连接到参考存储器单元的位线可连接到读出放大器电路。
图23B示出作为读出放大器电路的一个示例的差动读出放大器。差动读出放大器具有输入端子Vin（+）和Vin（-）以及输出端子Vout，并且放大Vin（+）与Vin（-）之间的差。如果Vin（+）>Vin（-），则来自Vout的输出比较高，而如果Vin（+）<Vin（-），则来自Vout的输出比较低。
图23C示出作为读出放大器电路的一个示例的锁存读出放大器。锁存读出放大器具有输入/输出端子V1和V2以及用于控制信号Sp和Sn的输入端子。首先，信号Sp设置成高电平，而信号Sn设置成低电平，并且中断电源电位（Vdd）。然后，将待比较的电位提供给V1和V2。此后，信号Sp设置成低电平，而信号Sn设置成高电平，并且提供电源电位（Vdd）。如果待比较的电位V1in和V2in满足V1in>V2in，则来自V1的输出为高电平而来自V2的输出为低电平，而如果电位满足V1in<V2in，则来自V1的输出为低电平而来自V2的输出为高电平。通过利用这种关系，能够放大V1in与V2in之间的差。
这个实施例中所述的结构、方法等能够与其它实施例中所述的结构、方法等的任一个适当结合。
（实施例2）
在这个实施例中，将参照图10A和图10B、图11A至图11D、图12A至图12C、图13A至图13D以及图14A至图14C来描述按照所公开的本发明的一个实施例的半导体器件的结构和制造方法。
<半导体器件的截面结构和平面结构>
图10A和图10B示出半导体器件的结构的示例。图10A是半导体器件的截面图，以及图10B是半导体器件的平面图。在这里，图10A对应于沿图10B的线条A1-A2和线条B1-B2的截面。图10A和图10B所示的半导体器件在下部包括其中包含第一半导体材料的晶体管160以及在上部包括其中包含第二半导体材料的晶体管162。在这里，第一半导体材料和第二半导体材料优选地是不同材料。例如，第一半导体材料能够是除了氧化物半导体之外的半导体材料（诸如硅），而第二半导体材料能够是氧化物半导体。包含除了氧化物半导体之外的半导体材料的晶体管能够易于以高速度进行操作。另一方面，包含氧化物半导体的晶体管因其特性而能够长间保持电荷。
虽然在以下描述中，上述两种晶体管都是n沟道晶体管，但是不用说，能够使用p沟道晶体管。由于所公开的本发明的技术性质是在晶体管162中使用能够用以充分降低断态电流的半导体材料（例如氧化物半导体）以使得能够存储数据，所以不一定将半导体器件的具体结构、例如半导体器件的材料或者半导体器件的结构局限于这里所述的结构。
图10A和图10B中的晶体管160包括：沟道形成区116，设置在包含半导体材料（例如硅）的衬底100中；杂质区120，设置成使得将沟道形成区116夹入中间；金属化合物区124，与杂质区120相接触；栅绝缘层108，设置在沟道形成区116之上；以及栅电极110，设置在栅绝缘层108之上。注意，为了方便起见，其源电极和漏电极在图中未示出的晶体管也可称作晶体管。此外，在这种情况下，在晶体管的连接的描述中，源区和源电极可统称为源电极，而漏区和漏电极可统称为漏电极。也就是说，在本说明书中，术语“源电极”可包括源区。
此外，元件隔离绝缘层106在衬底100之上形成以使得包围晶体管160，并且绝缘层128和绝缘层130形成为覆盖晶体管160。注意，为了实现更高集成，晶体管160优选地具有没有如图10A和图10B所示的侧壁绝缘层的结构。另一方面，在优先考虑晶体管160的特性的情况下，侧壁绝缘层可设置在栅电极110的侧表面上，并且杂质区120可包括具有不同杂质浓度的区域。
图10A和图10B中的晶体管162包括：源电极或漏电极142a和源电极或漏电极142b，设置在绝缘层130之上；氧化物半导体层144，电连接到源电极或漏电极142a和源电极或漏电极142b；栅绝缘层146，覆盖源电极或漏电极142a、源电极或漏电极142b和氧化物半导体层144；栅电极148a，设置在栅绝缘层146之上，以使得与氧化物半导体层144重叠；绝缘层143a，在源电极或漏电极142a与氧化物半导体层144之间与栅电极148a重叠的区域中；以及绝缘层143b，在源电极或漏电极142b与氧化物半导体层144之间与栅电极148a重叠的区域中。虽然优选地设置绝缘层143a和绝缘层143b以便降低源电极或漏电极与栅电极之间的电容，但是其中没有设置绝缘层143a和绝缘层143b的结构也是可能的。
在这里，氧化物半导体层144优选地是通过从其中充分去除诸如氢之类的杂质或者通过对其充分提供氧来纯化的氧化物半导体层。具体来说，例如，氧化物半导体层144的氢浓度为5×1019 atom/cm3或更小，优选地为5×1018 atom/cm3或更小，更优选地为5×1017 atom/cm3或更小。注意，氧化物半导体层144的上述氢浓度通过二次离子质谱法（SIMS）来测量。氧化物半导体层144的载流子浓度小于1×1012 /cm3，优选地小于1×1011 /cm3，更优选地小于1.45×1010 /cm3，在该氧化物半导体层144中，氢降低到充分低的浓度以使得氧化物半导体层经过纯化并且其中因缺氧引起的能隙中的缺陷状态如上所述通过充分提供氧来降低。例如，室温（25℃）下的断态电流（在这里为每单位沟道宽度（1 μm）的断态电流）为100 zA（1 zA（仄普托安培）为1×10-21 A）或更小，优选地为10 zA或更小。这样，通过使用i型（本征）或基本上i型氧化物半导体，能够得到具有极有利断态电流特性的晶体管162。
虽然在图10A和图10B的晶体管162中使用处理成岛的状氧化物半导体层144以便抑制元件之间因小型化所引起的泄漏，但是可使用没有处理成岛状的氧化物半导体层。在没有将氧化物半导体层处理成岛状时，能够防止氧化物半导体层144受到处理期间的蚀刻所污染。
图10A和图10B中的电容器164包括源电极或漏电极142a、氧化物半导体层144、栅绝缘层146和电极148b。换言之，源电极或漏电极142a用作电容器164的一个电极，并且电极148b用作电容器164的另一个电极。
注意，在图10A和图10B的电容器164中，层叠氧化物半导体层144和栅绝缘层146，由此能够充分确保源电极或漏电极142a与电极148b之间的绝缘。不用说，可采用没有包含氧化物半导体层144的电容器164，以便确保充分的电容。备选地，可采用包含按照与绝缘层143a相似的方式来形成的绝缘层的电容器164。此外，在不需要电容器的情况下，其中没有设置电容器164的结构也是可能的。
注意，在晶体管162和电容器164中，源电极或漏电极142a和源电极或漏电极142b优选地具有锥形端部。源电极或漏电极142a和源电极或漏电极142b优选地具有锥形端部，因为能够改进氧化物半导体层144对其的覆盖，并且能够防止其断开。在这里，例如锥角为30℃至60℃。注意，“锥角”表示从垂直于其截面的方向（垂直于衬底表面的平面）观察时由具有锥形的层（例如源电极或漏电极142a）的侧表面和底面所形成的角。
在这个实施例中，晶体管162和电容器164设置成使得与晶体管160重叠。通过采用这种平面布局，能够实现更高集成。例如，给定最小特征尺寸为F，则存储器单元所占用的面积能够是15 F2至25 F2。
绝缘层150设置在晶体管162和电容器164之上，并且绝缘层152设置在绝缘层150之上。然后，在栅绝缘层146、绝缘层150、绝缘层152等中形成的开口中设置电极154，并且布线156在绝缘层152之上形成，使得连接到电极154。虽然在图10A和图10B中，源电极或漏电极142b和布线156通过电极154来连接，但是所公开的本发明并不局限于这种结构。例如，源电极或漏电极142b可与金属化合物区124直接接触。备选地，布线156可与源电极或漏电极142b直接接触。
<制造半导体器件的方法>
接下来将描述用于制造半导体器件的方法的示例。下面首先将参照图11A至图11D以及图12A至图12C来描述用于制造下部的晶体管160的方法；然后将参照图13A至图13D以及图14A至图14C来描述用于制造上部的晶体管162和电容器164的方法。
<用于制造下部的晶体管的方法>
首先，制备包含半导体材料的衬底100（参见图11A）。硅、碳化硅等的单晶半导体衬底或多晶半导体衬底、硅锗等的化合物半导体衬底、SOI衬底等能够用作包含半导体材料的衬底100。在这里，描述单晶硅衬底用作包含半导体材料的衬底100的情况的示例。注意，术语“SOI衬底”一般表示其中硅半导体层设置在绝缘表面之上的衬底。在本说明书等中，术语“SOI衬底”还表示其中包含除了硅之外的材料的半导体层设置在绝缘表面之上的衬底。也就是说，“SOI衬底”中包含的半导体层并不局限于硅半导体层。此外，SOI衬底能够是具有其中半导体层隔着绝缘层设置在诸如玻璃衬底之类的绝缘衬底之上的衬底。
优选的是，具体来说，硅等的单晶半导体衬底用作包含半导体材料的衬底100，因为半导体器件的读取操作的速度能够提高。
用作用于形成元件隔离绝缘层的掩模的保护层102在衬底100之上形成（参见图11A）。作为保护层102，例如能够使用采用诸如氧化硅、氮化硅或氧氮化硅等的材料所形成的绝缘层。注意，在这个步骤之前或之后，可将赋予n型导电性的杂质元素或者赋予p型导电性的杂质元素添加到衬底100，以便控制晶体管的阈值电压。当衬底100中包含的半导体材料为硅时，磷、砷等能够用作赋予n型导电性的杂质。硼、铝、镓等能够用作赋予p型导电性的杂质。
随后，通过将保护层102用作掩模进行蚀刻，去除没有采用保护层102所覆盖的区域中（即，在外露区域中）的衬底100的一部分。因此，形成与其它半导体区隔离的半导体区104（参见图11B）。作为蚀刻，优选地执行干法蚀刻，但是可执行湿法蚀刻。蚀刻气体或蚀刻剂能够根据待蚀刻材料来适当选择。
然后，绝缘层形成为使得覆盖半导体区104，并且有选择地去除与半导体区104重叠的区域中的绝缘层；因此形成元件隔离绝缘层106（参见图11C）。绝缘层使用氧化硅、氮化硅、氧氮化硅等形成。作为用于去除绝缘层的方法，能够采用蚀刻处理、诸如化学机械抛光（CMP）之类的抛光处理等。注意，在形成半导体区104之后或者在形成元件隔离绝缘层106之后，去除保护层102。
随后，绝缘层在半导体区104的表面之上形成，并且包含导电材料的层在绝缘层之上形成。
该绝缘层后来被处理成栅绝缘层，并且能够通过例如对半导体区104的表面的热处理（热氧化处理、热氮化处理等）来形成。代替热处理，可采用高密度等离子体处理。例如，能够使用任意诸如氦（He）、氩（Ar）、氪（Kr）或氙（Xe）之类的稀有气体、氧、氧化氮、氨、氮、氢等的混合气体来执行高密度等离子体处理。不用说，可通过CVD方法、溅射方法等来形成绝缘层。绝缘层优选地具有单层结构或叠层结构，该单层结构或叠层结构具有包含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪（HfSixOy（x>0，y>0））、添加了氮的硅酸铪（HfSixOyNz（x>0，y>0，z>0））、添加了氮的铝酸铪（HfAlxOyNz（x>0，y>0，z>0））等的膜。绝缘层的厚度能够例如为1 nm至100 nm，优选地为10 nm至50 nm。
包含导电材料的层能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。包含导电材料的层可使用诸如多晶硅之类的半导体材料来形成。对用于形成包含导电材料的层的方法没有具体限制，并且能够采用诸如蒸发方法、CVD方法、溅射方法、旋涂方法之类的各种膜形成方法。注意，这个实施例示出其中包含导电材料的层使用金属材料来形成的情况的示例。
此后，有选择地蚀刻绝缘层和包含导电材料的层；因此，形成栅绝缘层108和栅电极110（参见图11C）。
随后，将磷（P）、砷（As）等添加到半导体区104，由此形成沟道形成区116和杂质区120（参见图11D）。注意，在这里添加磷或砷，以便形成n型晶体管；在形成p型晶体管的情况下，可添加诸如硼（B）或铝（Al）之类的杂质元素。在这里，所添加杂质的浓度能够适当地设置；当半导体元件经过高度小型化时，浓度优选地设置成较高。
注意，侧壁绝缘层可在栅电极110周围形成，并且可形成以不同浓度对其添加杂质元素的杂质区。
随后，金属层122形成为使得覆盖栅电极110、杂质区120等（参见图12A）。能够通过诸如真空蒸发方法、溅射方法和旋涂方法之类的各种膜形成方法来形成金属层122。优选地使用形成低电阻金属化合物的金属材料，通过与半导体区104中包含的半导体材料发生反应来形成金属层122。这类金属材料的示例是钛、钽、钨、镍、钴、铂等。
随后，执行热处理，使得金属层122与半导体材料发生反应。因此，形成与杂质区120相接触的金属化合物区124（参见图12A）。注意，当栅电极110使用多晶硅等形成时，金属化合物区也在与金属层122相接触的栅电极110的一部分中形成。
作为热处理，例如能够使用采用闪光灯的照射。虽然不用说，可使用另一种热处理方法，但是优选地使用能够在极短时间用以实现热处理的方法，以便改进用于形成金属化合物的化学反应的可控性。注意，金属化合物区通过金属材料和半导体材料的反应来形成，并且具有充分高的导电率。金属化合物区的形成能够适当地降低电阻，并且改进元件特性。注意，金属层122在形成金属化合物区124之后被去除。
随后，绝缘层128和绝缘层130形成为使得覆盖上述步骤中形成的组件（参见图12B）。绝缘层128和绝缘层130能够使用诸如氧化硅、氧氮化硅、氮化硅或氧化铝之类的无机绝缘材料来形成。特别优选的是将低介电常数（低k）材料用于绝缘层128和绝缘层130，因为因电极或布线的重叠引起的电容能够充分降低。注意，采用这种材料所形成的多孔绝缘层可用作绝缘层128和绝缘层130。多孔绝缘层具有比高密度绝缘层要低的介电常数，并且因而有可能进一步降低因电极或布线引起的电容。备选地，绝缘层128和绝缘层130能够使用诸如聚酰亚胺或丙烯酸之类的有机绝缘材料来形成。注意，虽然在这个实施例中使用绝缘层128和绝缘层130的叠层结构，但是所公开的本发明的一个实施例并不局限于这个示例。也能够使用单层结构或者包括三层或更多层的叠层结构。
通过上述步骤，借助于包含半导体材料的衬底100来形成晶体管160（参见图12B）。晶体管160的一个特征在于，它能够以高速度进行操作。通过将那种晶体管用于进行读取的晶体管，能够以高速度读取数据。
此后，作为在形成晶体管162和电容器164之前所执行的处理，执行绝缘层128和绝缘层130的CMP处理，使得暴露栅电极110的上表面（参见图12C）。作为用于暴露栅电极110的上表面的处理，蚀刻处理等也能够用来代替CMP处理；为了改进晶体管162的特性，优选地使绝缘层128和绝缘层130的表面尽可能平坦。
注意，在上述步骤的每个之前或之后，还可执行形成电极、布线、半导体层、绝缘层等的步骤。例如，当布线具有包括绝缘层和导电层的叠层结构的多层结构时，能够实现高度集成半导体器件。
<用于制造上部的晶体管的方法>
然后，导电层在栅电极110、绝缘层128、绝缘层130等之上形成，并且通过有选择地蚀刻导电层来形成源电极或漏电极142a和源电极或漏电极142b（参见图13A）。
导电层能够通过诸如溅射方法之类的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成。作为导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素、包含任意这些元素作为成分的合金等。可使用包含锰、镁、锆、铍、钕和钪其中之一或者多种这些元素的组合的材料。
导电层可具有单层结构或者包括两层或更多层的叠层结构。例如，导电层可具有钛膜或氮化钛膜的单层结构、包含硅的铝膜的单层结构、钛膜层叠在铝膜之上的二层结构、钛膜层叠在氮化钛膜之上的二层结构、钛膜、铝膜和钛膜按照这种顺序层叠的三层结构等。注意，具有钛膜或氮化钛膜的单层结构的导电层的优点在于，它能够易于被处理成具有锥形形状的源电极或漏电极142a和源电极或漏电极142b。
导电层可使用导电金属氧化物来形成。作为导电金属氧化物，能够使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟-氧化锡合金（In2O3-SnO2，在一些情况下缩写成ITO）、氧化铟-氧化锌合金（In2O3-ZnO）或者包含硅或氧化硅的任意这些金属氧化物材料。
导电层优选地蚀刻成使得源电极或漏电极142a和源电极或漏电极142b形成为具有锥形端部。在这里，例如锥角优选地为30℃至60℃。当源电极或漏电极142a和源电极或漏电极142b通过蚀刻形成为具有锥形端部时，能够改进后来形成的栅绝缘层146对源电极或漏电极142a和源电极或漏电极142b的覆盖，并且能够防止栅绝缘层146的断开。
上部的晶体管的沟道长度（L）通过源电极或漏电极142a与源电极或漏电极142b的下边沿部分之间的距离来确定。注意，对于形成在制造沟道长度（L）小于25 nm的晶体管的情况下的掩模的曝光，优选地采用数纳米至数十纳米的极短波长的远紫外光来执行曝光。采用远紫外线的曝光的分辨率较高，并且焦深较大。为此，后来形成的晶体管的沟道长度（L）能够设置在10 nm至1000 nm（1 μm）的范围之内，并且电路能够以高速度进行操作。另外，半导体器件的功率消耗能够通过小型化来降低。
注意，用作基极的绝缘层可设置在绝缘层128和绝缘层130之上。能够通过PVD方法、CVD方法等形成绝缘层。
随后，绝缘层143a在源电极或漏电极142a之上形成，并且绝缘层143b在源电极或漏电极142b之上形成（参见图13B）。能够通过将绝缘层形成为使得覆盖源电极或漏电极142a和源电极或漏电极142b，并且然后通过有选择地蚀刻绝缘层来形成绝缘层143a和绝缘层143b。另外，绝缘层143a和绝缘层143b形成为使得与后来形成的栅电极的一部分重叠。通过这类绝缘层，栅电极与源电极或漏电极之间的电容能够降低。
绝缘层143a和绝缘层143b能够使用诸如氧化硅、氧氮化硅、氮化硅或氧化铝之类的无机绝缘材料来形成。特别优选的是将低介电常数（低k）材料用于绝缘层143a和绝缘层143b，因为栅电极与源电极或漏电极之间的电容能够充分降低。注意，采用这种材料所形成的多孔绝缘层可用作绝缘层143a和绝缘层143b。多孔绝缘层具有比高密度绝缘层要低的介电常数，并且因而使得有可能进一步降低栅电极与源电极或漏电极之间的电容。
注意，虽然优选地设置绝缘层143a和143b以用于栅电极与源电极或漏电极之间的电容的降低，但是其中没有设置绝缘层的结构也是可能的。
随后，通过形成氧化物半导体层以使得覆盖源电极或漏电极142a和源电极或漏电极142b，并且然后通过有选择地蚀刻氧化物半导体层来形成氧化物半导体层144（参见图13C）。
氧化物半导体层能够使用下列金属氧化物来形成：诸如In-Sn-Ga-Zn-O基氧化物半导体之类的四成分金属氧化物，诸如In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体或Sn-Al-Zn-O基氧化物半导体之类的三成分金属氧化物，诸如In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体或In-Mg-O基氧化物半导体之类的二成分金属氧化物，诸如In-O基氧化物半导体、Sn-O基氧化物半导体或Zn-O基氧化物半导体之类的单成分金属氧化物等。
具体来说，当不存在电场时，In-Ga-Zn-O基氧化物半导体材料具有充分高的电阻，并且因而断态电流能够充分降低。另外，还具有高场效应迁移率，In-Ga-Zn-O基氧化物半导体材料适合于半导体器件中使用的半导体材料。
作为In-Ga-Zn-O基氧化物半导体材料的典型示例，给出由InGaO3（ZnO）m（m>0，并且m不是自然数）所表示的氧化物半导体材料。使用M代替Ga，存在由InMO3（ZnO）m（m>0，并且m不是自然数）所表示的氧化物半导体材料。在这里，M表示从镓（Ga）、铝（Al）、铁（Fe）、镍（Ni）、锰（Mn）、钴（Co）等等中选取的一种或多种金属元素。例如，M可以是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co等。注意，上述组成从氧化物半导体材料能够具有的晶体结构来得出，并且只是示例。
作为用于通过溅射方法来形成氧化物半导体层的靶，优选地使用组成比为In:Ga:Zn=1:x:y（x大于或等于0，以及y大于或等于0.5但小于或等于5）的靶。例如，能够使用组成比为In2O3:Ga2O3:ZnO=1:1:2[摩尔比]等的靶。此外，还能够使用组成比为In2O3:Ga2O3:ZnO=1:1:1 [摩尔比]的靶、组成比为In2O3:Ga2O3:ZnO=1:1:4 [摩尔比]的靶或者组成比为In2O3:Ga2O3:ZnO=1:0:2 [摩尔比]的靶。
在这个实施例中，通过借助于In-Ga-Zn-O基金属氧化物靶的溅射方法来形成具有非晶结构的氧化物半导体层。
金属氧化物靶中的金属氧化物的相对密度为80%或更大，优选地为95%或更大，以及更优选地为99.9%或更大。具有高相对密度的金属氧化物靶的使用使得有可能形成具有致密结构的氧化物半导体层。
其中形成氧化物半导体层的气氛优选地为稀有气体（通常为氩）气氛、氧气氛或者包含稀有气体（通常为氩）和氧的混合气氛。具体来说，优选的是使用例如从其中将诸如氢、水、羟基或氢化物之类的杂质去除到1 ppm或更小（优选地为10 ppb或更小）的浓度的高纯度气体气氛。
在形成氧化物半导体层中，例如，待处理对象保持在保持为降低压力的处理室中，并且将待处理对象加热到高于或等于100℃但低于550℃、优选地高于或等于200℃但低于或等于400℃的温度。备选地，形成氧化物半导体层中的待处理对象的温度可以是室温（25℃±10℃）。然后，去除处理室中的水分，引入去除了氢、水等的溅射气体，并且使用上述靶；因此形成氧化物半导体层。通过在加热待处理对象的同时形成氧化物半导体层，氧化物半导体层中的杂质能够降低。此外，因溅射引起的损坏能够降低。为了去除处理室中的水分，优选的是使用捕集真空泵。例如，能够使用低温泵、离子泵、钛升华泵等。可使用提供有冷阱的涡轮泵。由于能够从采用低温泵等所排空的处理室中去除氢、水等，所以氧化物半导体层中的杂质浓度能够降低。
例如，用于形成氧化物半导体层的条件设置如下：待处理对象与靶之间的距离为170 mm，压力为0.4 Pa，直流（DC）电力为0.5 kW，以及气氛是氧（100%氧）气氛、氩（100%氩）气氛或者氧和氩的混合气氛。注意，优选地使用脉冲直流（DC）电源，因为能够降低膜形成中生成的粉状物质（又称作微粒或灰尘），并且膜厚度能够是均匀的。氧化物半导体层的厚度设置在1 nm至50 nm、优选地在1 nm至30 nm、更优选地在1 nm至10 nm的范围之内。这种厚度的氧化物半导体层的使用使得有可能抑制通过小型化而引起的短沟道效应。注意，氧化物半导体层的适当厚度根据待使用的氧化物半导体材料、半导体器件的预计用途等而有所不同；因此，厚度能够按照材料、预计用途等适当地确定。
注意，在通过溅射方法来形成氧化物半导体层之前，优选地执行反向溅射，其中通过引入氩气体来生成等离子体，使得去除附于形成表面（例如绝缘层130的表面）的材料。在这里，反向溅射是一种方法，其中离子与待处理表面碰撞，使得表面经过修正，与离子与溅射靶碰撞的普通溅射相反。用于使离子与待处理表面碰撞的方法的示例是一种方法，其中高频电压在氩气氛下施加到表面侧，使得等离子体在待处理对象附近生成。注意，氮、氦、氧等的气氛可用来代替氩气氛。
此后，优选地对氧化物半导体层执行热处理（第一热处理）。通过第一热处理，能够去除氧化物半导体层中的过剩氢（包括水或羟基），能够整理氧化物半导体层的结构，并且能够降低能隙中的缺陷状态。例如，第一热处理的温度能够设置成高于或等于300℃但低于550℃，或者高于或等于400℃但低于或等于500℃。
例如，在将待处理对象引入包括电阻加热器等的电炉之后，热处理能够在氮气氛中以450℃执行1小时。氧化物半导体层在热处理期间没有暴露于空气，使得能够防止水或氢的进入。
热处理设备并不局限于电炉，而可以是用于通过来自诸如加热气体之类的介质的热辐射或热传导来加热待处理对象的设备。例如，可使用诸如气体快速热退火（GRTA）设备或灯快速热退火（LRTA）设备之类的快速热退火（RTA）设备。LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯之类的灯泡所发射的光（电磁波）的辐射来加热待处理对象的设备。GRTA设备是用于使用高温气体来执行热处理的设备。作为气体，使用不会通过热处理与待处理对象发生反应的惰性气体，例如氮或者诸如氩之类的稀有气体。
例如，作为第一热处理，GRTA处理可按如下所述来执行。将待处理对象放入加热惰性气体气氛，加热数分钟，并且从惰性气体气氛中取出。GRTA处理实现短时间的高温热处理。此外，GRTA过程甚至在温度超过待处理对象的温度上限时也能够采用。注意，惰性气体可在处理期间切换到包含氧的气体。这是因为由氧空位所引起的能隙中的缺陷状态能够通过在包含氧的气氛中执行第一热处理来降低。
注意，作为惰性气体气氛，优选地使用包含氮或稀有气体（例如氦、氖或氩）作为其主要成分但没有包含水、氢等的气氛。例如，引入热处理设备中的氮或者诸如氦、氖或氩之类的稀有气体的纯度设置为6N（99.9999%）或更大、优选地为7N（99.99999%）或更大（即，杂质浓度为1 ppm或更小，优选地为0.1 ppm或更小）。
在任何情况下，能够借助于作为通过经由第一热处理来降低杂质所得到的i型（本征）或基本上i型氧化物半导体层的氧化物半导体层来得到具有极优良特性的晶体管。
因为上述热处理（第一热处理）具有去除氢、水等的效果，所以它又能够称作脱水处理、脱氢处理等。能够在形成氧化物半导体层之后、在形成栅绝缘层之后或者在形成栅电极之后，执行脱水处理或脱氢处理。这种脱水处理或脱氢处理可执行一次或多次。
氧化物半导体层的蚀刻可在热处理之前或者热处理之后执行。在元件小型化方面优选地使用干法蚀刻，但是可使用湿法蚀刻。蚀刻气体或蚀刻剂能够根据待蚀刻材料来适当选择。注意，在元件等中的泄漏不会造成问题的情况下，氧化物半导体层不一定需要处理成岛状。
随后，栅绝缘层146形成为与氧化物半导体层144相接触。然后，在栅绝缘层146之上，在与氧化物半导体层144重叠的区域中形成栅电极148a，并且在与源电极或漏电极142a重叠的区域中形成电极148b（参见图13D）。
能够通过CVD方法、溅射方法等形成栅绝缘层146。栅绝缘层146优选地形成为使得包含氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、氧化镓、硅酸铪（HfSixOy（x>0，y>0））、添加了氮的硅酸铪（HfSixOyNz（x>0，y>0，z>0））、添加了氮的铝酸铪（HfAlxOyNz（x>0，y>0，z>0））等。栅绝缘层146可具有单层结构或者叠层结构。对栅绝缘层146的厚度没有具体限制；厚度优选地较小，以便在使半导体器件小型化时确保晶体管的操作。例如，在使用氧化硅的情况下，厚度能够为1 nm至100 nm，优选地为10 nm至50 nm。
如上所述，当栅绝缘层较薄时，因隧道效应等引起的栅极泄漏会成为问题。为了解决栅极泄漏问题，可使用诸如氧化铪、氧化钽、氧化钇、硅酸铪（HfSixOy（x>0，y>0））、添加了氮的硅酸铪（HfSixOyNz（x>0，y>0，z>0））或者添加了氮的铝酸铪（HfAlxOyNz（x>0，y>0，z>0））之类的高介电常数（高k）材料来形成栅绝缘层146。高k材料用于栅绝缘层146使得有可能增加厚度，以便抑制栅极泄漏，以及确保电性质。注意，还可采用包含高k材料的膜和包含氧化硅、氮化硅、氧氮化硅、氧化氮化硅、氧化铝等的任一种的膜的叠层结构。
在形成栅绝缘层146之后，第二热处理优选地在惰性气体气氛或氧气氛中执行。热处理的温度设置在200℃至450℃、优选地在250℃至350℃的范围之内。例如，热处理可在氮气氛中以250°C执行1小时。通过第二热处理，能够降低晶体管的电特性的变化。在栅绝缘层146包含氧的情况下，氧能够提供给氧化物半导体层144，并且能够填充氧化物半导体层144中的氧空位；因此，还能够形成为i型（本征）或基本上i型的氧化物半导体层144。
注意，在这个实施例中，第二热处理在形成栅绝缘层146之后执行；对第二热处理的定时没有具体限制。例如，第二热处理可在形成栅电极之后执行。备选地，第一热处理和第二热处理可接连执行，或第一热处理可兼作第二热处理，或者第二热处理可兼作第一热处理。
通过如上所述执行第一热处理和第二热处理中的至少一个，氧化物半导体层144能够纯化成使得不包含除了主成分之外的杂质。
能够通过在栅绝缘层146之上形成导电层，并且然后通过有选择地蚀刻导电层来形成栅电极148a和电极148b。将要作为栅电极148a的导电层和电极148b能够通过诸如溅射方法之类的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成。细节与源电极或漏电极142a等相似；因此能够参阅其描述。
随后，绝缘层150和绝缘层152在栅绝缘层146、栅电极148a和电极148b之上形成（参见图14A）。能够通过PVD方法、CVD方法等来形成绝缘层150和绝缘层152。绝缘层150和绝缘层152能够使用包括诸如氧化硅、氧氮化硅、氮化硅、氧化铪或氧化铝之类的无机绝缘材料的材料来形成。
注意，绝缘层150和绝缘层152优选地使用低介电常数材料或者低介电常数结构（例如多孔结构）来形成。这是因为，当绝缘层150和绝缘层152具有低介电常数时，能够降低布线、电极等之间生成的电容并且能够实现更高速度的操作。
注意，虽然在这个实施例中使用绝缘层150和绝缘层152的叠层结构，但是所公开的本发明的一个实施例并不局限于这个示例。也能够使用单层结构或者包括三层或更多层的叠层结构。备选地，其中没有设置绝缘层的结构也是可能的。
注意，绝缘层152理想地形成为使得具有平坦表面。这是因为，当绝缘层152具有平坦表面时，甚至在使半导体器件小型化的情况下，电极、布线等也能够有利地在绝缘层152之上形成。注意，绝缘层152能够使用诸如化学机械抛光（CMP）之类的方法来平面化。
随后，在栅绝缘层146、绝缘层150和绝缘层152中形成达到源电极或漏电极142b的开口（参见图14B）。开口通过采用掩模等的选择性蚀刻来形成。
此后，电极154在开口中形成，并且与电极154相接触的布线156在绝缘层152之上形成（参见图14C）。
电极154能够按照如下方式来形成：例如通过PVD方法、CVD方法等，在包括开口的区域中形成导电层，并且然后通过蚀刻、CMP等去除导电层的一部分。
具体来说，例如，有可能采用一种方法，其中钛薄膜通过PVD方法在包括开口的区域中形成并且氮化钛薄膜通过CVD方法来形成，然后钨膜形成为使得嵌入开口中。在这里，通过PVD方法所形成的钛膜用于使其中形成钛膜的表面上形成的氧化物膜（例如天然氧化物膜）还原，并且降低与下电极等（在这里为源电极或漏电极142b）的接触电阻。在形成钛膜之后所形成的氮化钛膜具有用于抑制导电材料扩散的阻挡功能。可在形成钛、氮化钛等的阻挡膜之后，通过电镀方法来形成铜膜。
注意，在电极通过去除导电层的一部分来形成的情况下，优选地执行该过程，使得表面平面化。例如，当钛薄膜或氮化钛薄膜在包括开口的区域中形成并且然后钨膜形成为使得嵌入开口中时，去除过剩钨、钛、氮化钛等，并且能够通过后续CMP处理来改进表面的平面度。包括电极154的表面按照这种方式来平面化，使得电极、布线、绝缘层、半导体层等能够有利地在后一步骤中形成。
通过采用诸如溅射方法之类的PVD方法或者诸如等离子体CVD方法之类的CVD方法形成导电层，并且然后通过对导电层形成图案来形成布线156。作为导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素、包含任意这些元素作为成分的合金等。可使用包含锰、镁、锆、铍、钕和钪其中之一或者多种这些元素的组合的材料。细节与源电极或漏电极142a等相似。
通过上述步骤，完成包括经过纯化的氧化物半导体层144的晶体管162和电容器164（参见图14C）。
在这个实施例所述的晶体管162中，氧化物半导体层144经过纯化，并且因而包含浓度为5×1019 atom/cm3或更小、优选地为5×1018 atom/cm3或更小、更优选地为5×1017 atom/cm3或更小的氢。另外，氧化物半导体层144的载流子密度例如小于1×1012 /cm3，优选地小于1.45×1010/cm3，这充分低于普通硅晶圆的载流子密度（大约为1×1014 /cm3）。另外，晶体管162的断态电流充分小。例如，室温（25℃）下的晶体管162的断态电流（在这里为每单位沟道宽度（1 μm）的断态电流）为100 zA（1 zA（仄普托安培）为1×10-21 A）或更小，优选地为10 zA或更小。
这样，通过使用经过纯化并且是本征的氧化物半导体层144，变得易于充分降低晶体管的断态电流。借助于这种晶体管，能够提供其中已存储数据能够保持极长时间的半导体器件。
这个实施例中所述的结构、方法等能够与其它实施例中所述的结构、方法等的任一个适当结合。
（实施例3）
在这个实施例中，将参照图15A至图15F来描述上述实施例的任一个中所述的半导体器件应用于电子装置的情况。在这个实施例中描述上述半导体器件应用于诸如计算机、移动电话机（又称作移动电话或移动电话装置）、便携信息终端（包括便携游戏机、音频再现装置等）、数码相机、数字摄像机、电子纸、电视机（又称作电视或电视接收器）等的电子装置的情况。
图15A示出笔记本个人计算机，它包括壳体701、壳体702、显示部分703、键盘704等。上述实施例的任一个中所述的半导体器件设置在壳体701和702的至少一个中。因此，能够实现具有充分低功率消耗的笔记本个人计算机，其中数据的写入和读取能够高速执行，并且数据能够存储长时间。
图15B示出便携信息终端（PDA）。主体711设置有显示部分713、外部接口715、操作按钮714等。此外，提供用于操作便携信息终端等的触控笔712。上述实施例的任一个中所述的半导体器件设置在主体711中。因此，能够实现具有充分低功率消耗的便携信息终端，其中数据的写入和读取能够高速执行，并且数据能够存储长时间。
图15C示出结合电子纸的电子书720，它包括两个壳体，即壳体721和壳体723。壳体721和壳体723分别包括显示部分725和显示部分727。壳体721通过铰链737连接到壳体723，使得电子书720能够使用铰链737作为轴来开启和闭合。另外，壳体721设置有电源开关731、操作按键733、喇叭735等。壳体721和723的至少一个设置有上述实施例的任一个中所述的半导体器件。因此，能够实现具有充分低功率消耗的电子书，其中数据的写入和读取能够高速执行，并且数据能够存储长时间。
图15D示出包括两个壳体、即壳体740和壳体741的移动电话机。此外，如图15D所示处于展开状态的壳体740和741能够滑动，使得一个重叠于另一个之上。因此，移动电话机的尺寸能够减小，这使移动电话机适合携带。壳体741包括显示面板742、喇叭743、话筒744、操作按键745、指示装置746、照相装置镜头747、外部连接端子748等。壳体740包括用于对移动电话机充电的太阳能电池749、外部存储器插槽750等。天线结合在壳体741中。上述实施例的任一个中所述的半导体器件设置在壳体740和741的至少一个中。因此，能够实现具有充分低功率消耗的移动电话机，其中数据的写入和读取能够高速执行，并且数据能够存储长时间。
图15E示出数码相机，它包括主体761、显示部分767、目镜763、操作开关764、显示部分765、电池766等。上述实施例的任一个中所述的半导体器件设置在主体761中。因此，能够实现具有充分低功率消耗的数码相机，其中数据的写入和读取能够高速执行，并且数据能够存储长时间。
图15F示出包括壳体771、显示部分773、支架775等的电视机770。电视机770能够通过壳体771中包含的开关或者通过遥控器780来操作。上述实施例的任一个中所述的半导体器件安装在壳体771和遥控器780中。因此，能够实现具有充分低功率消耗的电视机，其中数据的写入和读取能够高速执行，并且数据能够存储长时间。
如上所述，这个实施例中所述的电子装置各包括按照上述实施例的任一个的半导体器件。因此能够实现具有低功率消耗的电子装置。
[示例1]
在这个示例中，将描述测量包含纯化氧化物半导体的晶体管的断态电流的结果。
首先，考虑包含纯化氧化物半导体的晶体管的极小断态电流来制备沟道宽度W为1 m的充分宽的晶体管，并且测量断态电流。图16示出测量沟道宽度W为1 m的晶体管的断态电流的结果。图16中，水平轴示出栅电压VG，以及垂直轴示出漏电流ID。在漏电压VD为+1 V或+10 V并且栅电压VG处于-5 V至-20 V的范围之内的情况下，晶体管的断态电流被认为小于或等于作为检测极限的1×10-12 A。另外，晶体管的断态电流（在这里为每单位沟道宽度（1 μm）的断态电流）被认为小于或等于1 aA/μm（1×10-18 A/μm）。
接下来将描述更准确测量包含纯化氧化物半导体的晶体管的断态电流的结果。如上所述，包括纯化氧化物半导体的晶体管的断态电流被认为小于或等于作为测量设备的检测极限的1×10-12 A。在这里，将描述借助于特性评估元件来测量更准确的断态电流（在上述测量中小于或等于测量设备的检测极限的值）的结果。
首先，将参照图17来描述在用于测量电流的方法中使用的特性评估元件。
在图17的特性评估元件中，三个测量系统800并联连接。测量系统800各包括电容器802、晶体管804、晶体管805、晶体管806和晶体管808。作为晶体管804、晶体管805、晶体管806和晶体管808，采用包含纯化氧化物半导体的晶体管。
在测量系统800中，晶体管804的源极端子和漏极端子其中之一、电容器802的端子其中之一以及晶体管805的源极端子和漏极端子其中之一连接到电源（用于提供V2）。晶体管804的源极端子和漏极端子中的另一个、晶体管808的源极端子和漏极端子其中之一、电容器802的端子中的另一个以及晶体管805的栅极端子相互连接。晶体管808的源极端子和漏极端子中的另一个、晶体管806的源极端子和漏极端子其中之一以及晶体管806的栅极端子连接到电源（用于提供V1）。晶体管805的源极端子和漏极端子中的另一个以及晶体管806的源极端子和漏极端子中的另一个相互连接并且连接到输出端子。
注意，将用于控制使晶体管804导通还是截止的电位Vext_b2提供给晶体管804的栅极端子，以及将用于控制使晶体管808导通还是截止的电位Vext_b1提供给晶体管808的栅极端子。电位Vout从输出端子输出。
接下来将描述一种用于借助于特性评估元件来测量电流的方法。
首先，将简要描述其中生成电位差以测量断态电流的初始化周期。在初始化周期中，将用于使晶体管808导通的电位Vext_b1输入到晶体管808的栅极端子。因此，将电位V1提供给连接到晶体管804的源极端子和漏极端子中的另一个的结点A（即，连接到晶体管808的源极端子和漏极端子其中之一、电容器802的端子的另一个以及晶体管805的栅极端子的结点）。在这里，电位V1例如是高电位。另外，使晶体管804截止的电位作为Vext_b2来提供，使得晶体管804截止。
此后，将用于使晶体管808截止的电位Vext_b1输入到晶体管808的栅极端子，使得晶体管808截止。在晶体管808截止之后，电位V1设置成低电位。晶体管804仍然截止。电位V2等于电位V1。这样，初始化周期完成。当初始化周期完成时，在结点A与晶体管804的源极端子和漏极端子其中之一之间生成电位差。另外，在结点A与晶体管808的源极端子和漏极端子中的另一个之间产生电位差。因此，少量电荷流经晶体管804和晶体管808。也就是说，生成断态电流。
接下来将简要描述断态电流的测量周期。在测量周期中，晶体管804的源极端子和漏极端子其中之一的电位（即，V2）以及晶体管808的源极端子和漏极端子中的另一个的电位（即，V1）固定到低电位。另一方面，结点A的电位在测量周期中不是固定的（结点A处于浮态）。因此，电荷流经晶体管804，并且在结点A所保持的电荷量随时间而变化。结点A的电位根据在结点A所保持的电荷量的变化而变化。也就是说，输出端子的输出电位Vout也发生变化。
图18示出生成电位差的初始化周期中的电位与下一个测量周期中的电位之间的关系的细节（时序图）。
在初始化周期中，首先，电位Vext_b2设置成使晶体管804导通的电位（高电位）。因此，结点A的电位变为V2，即低电位（VSS）。注意，向结点A提供低电位（VSS）并不是必要的。此后，电位Vext_b2设置成使晶体管804截止的电位（低电位），使得晶体管804截止。随后，电位Vext_b1设置成使晶体管808导通的电位（高电位）。因此，结点A的电位变为V1，即高电位（VDD）。然后，Vext_b1设置成使晶体管808截止的电位，这将结点A置于浮态并且完成初始化周期。
在初始化周期之后的测量周期中，电位V1和电位V2设置成使得电荷流到结点A或者电荷从结点A流出。在这里，电位V1和电位V2设置成低电位（VSS）。注意，在测量输出电位Vout时，需要操作输出电路，并且因而在一些情况下暂时将V1设置成高电位（VDD）。注意，使将V1设置成高电位（VDD）的周期短至不影响测量的程度。
当如上所述生成电位差并且开始测量周期时，在结点A所保持的电荷量随时间而变化，这引起结点A的电位发生变化。这意味着，晶体管805的栅极端子的电位发生变化；因此，输出端子的输出电位Vout也随时间而变化。
下面描述一种用于基于所得输出电位Vout来计算断态电流的方法。
在计算断态电流之前得到结点A的电位VA与输出电位Vout之间的关系。通过这种关系，结点A的电位VA能够使用输出电位Vout来得到。按照上述关系，结节A的电位VA能够通过下式表示为输出电位Vout的函数。
[公式1]
Figure DEST_PATH_IMAGE002
。
结点A的电荷QA能够借助于结点A的电位VA、连接到结点A的电容CA和常数（const）通过下式来表示。在这里，连接到结点A的电容CA是电容器802的电容和其它电容之和。
[公式2]
Figure DEST_PATH_IMAGE004
。
由于结点A的电流IA是流到结点A的电荷（或者从结点A流出的电荷）的时间导数，并且因而由下式来表示。
[公式3]
Figure DEST_PATH_IMAGE006
。
这样，结点A的电流IA能够从连接到结点A的电容CA和输出端子的输出电位Vout来得到。
按照上述方法，有可能测量在处于截止状态的晶体管的源极与漏极之间流动的泄漏电流（断态电流）。
在这个示例中，晶体管804、晶体管805、晶体管806和晶体管808使用沟道长度L为10 μm和沟道宽度W为50 μm的纯化氧化物半导体来制造。另外，在并联设置的测量系统800中，电容器802的电容为100 fF、1 pF和3 pF。
注意，在这个示例的测量中，VDD为5 V，以及VSS为0 V。在测量周期中，在电位V1基本上设置为VSS并且以10秒至300秒的间隔对改变成VDD（维持100毫秒）的同时测量Vout。另外，计算流经元件的电流I中使用的Δt大约为30000秒。
图19示出在上述测量中的经过时间Time与输出电位Vout之间的关系。从图19能够证实，电位随时间推移而发生变化。
图20示出在上述电流测量中计算的、室温（25℃）下的断态电流。注意，图20示出源-漏电压V与断态电流I之间的关系。从图20发现，断态电流在源-漏电压为4 V的条件下大约为40 zA/μm。还发现，断态电流在源-漏电压为3.1 V的条件下小于或等于10 zA/μm。注意，1 zA表示10-21 A。
此外，图21示出在上述电流测量中计算的、在温度为85℃的环境中的断态电流。图21示出温度为85℃的环境中的源-漏电压V与断态电流I之间的关系。从图21发现，断态电流在源-漏电压为3.1 V的条件下小于或等于100 zA/μm。
如上所述，从这个示例证实，包含纯化氧化物半导体的晶体管的断态电流充分小。
[示例2]
检验按照所公开的本发明的一个实施例的存储器单元能够重写数据的次数。在这个示例中，将参照图22A至图22C来描述检验结果。
用于检验的半导体器件是具有图1A-1中的电路配置的半导体器件。在这里，氧化物半导体用于与晶体管162对应的晶体管。电容为0.33 pF的电容器用作与电容器164对应的电容器。
通过比较初始存储器窗口宽度以及重复进行预定次数的保持和写入数据之后的存储器窗口宽度，来执行检验。通过将0 V或5 V施加到与图1A-1中的第三布线对应的布线，并且将0 V或5 V施加到与第四布线对应的布线，数据由存储器单元来保持并且被写到存储器单元。当与第四布线对应的布线的电位为0 V时，与晶体管162对应的晶体管（用于写入的晶体管）截止；因此保持提供给结点FG的电位。当与第四布线对应的布线的电位为5 V时，与晶体管162对应的晶体管导通；因此将与第三布线对应的布线的电位提供给结点FG。
存储器窗口宽度是存储器装置特性的指标之一。在这里，存储器窗口宽度表示在不同存储器状态下的曲线（Vcg-Id曲线）之间的偏移量ΔVcg，该曲线示出对应于第五布线的布线的电位Vcg与对应于晶体管160的晶体管（用于读取的晶体管）的漏电流Id之间的关系。不同存储器状态表示其中将0 V施加到结点FG的状态（以下称作低电平状态）以及其中将5 V施加到结点FG的状态（以下称作高电平状态）。也就是说，存储器窗口宽度能够通过扫描低电平状态和高电平状态中的电位Vcg来检查。
图22A示出初始存储器窗口宽度和执行1×109次写入之后的存储器窗口宽度的检验结果。注意，图22A中，水平轴示出Vcg（V），以及垂直轴示出Id（A）。
如图22A所示，在低电平状态写入或者高电平状态写入的1×109次写入之前和之后，Vcg-Id曲线之间几乎没有差别。另外，在1×109次写入之前的低电平状态写入和高电平状态写入的Vcg-Id曲线之间的移位量（ΔVcg）与1×109次写入之后的移位量之间几乎没有差别。
图22B示出在高电平状态写入和低电平状态写入中使晶体管160导通所需的对应于第五布线的布线的电位与重写次数之间的关系。图22B中，水平轴示出重写次数，以及垂直轴示出对应于第五布线的布线的电位、即晶体管160的视在阈值电压Vth（V）。
注意，阈值电压一般能够通过切线法来得到。具体来说，在水平轴示出栅电压Vg而垂直轴示出漏电流Id的平方根的图表中，得到曲线的最大斜率点的切线。切线的水平轴（栅电压Vg的值）截距是阈值电压Vth。又在图22B中，视在阈值电压Vth通过切线法来得到。
从图22B所得到的存储器窗口宽度如表1所示。注意，通过计算得到的存储器窗口宽度是高电平状态写入中的晶体管160的视在阈值电压Vth_H与低电平状态写入中的晶体管160的视在阈值电压Vth_L之间的差。
[表1]
Figure DEST_PATH_IMAGE008
表1中看到，在这个示例的存储器单元中，在1×109次写入之前和之后的存储器窗口宽度之间的差为2%或更小，具体为1.68%。因此，发现半导体器件至少通过1×109次写入没有退化。
图22C示出存储器单元的重写次数与互导（gm）之间的关系。图22C中，水平轴示出重写次数，以及垂直轴示出互导（gm）。
存储器单元的互导（gm）的降低具有诸如已写入状态与已擦除状态之间的辨别困难之类的影响。如图22C所示，发现甚至经过1×109次重写，也几乎不能观察到这个示例的存储器单元的gm的任何变化。因此，可以说，按照这个示例的半导体器件是一种甚至通过1×109次重写也不会退化的极可靠半导体器件。
如上所述，按照所公开的本发明的一个实施例的存储器单元的特性甚至在数据的存储和写入重复多达1×109次时也不会改变，并且存储器单元具有极高耐写性。也就是说，可以说，按照所公开的本发明的一个实施例实现具有优良可靠性的存储器单元以及结合该存储器单元并且具有优良可靠性的半导体器件。
本申请基于2010年2月19日向日本专利局提交的日本专利申请序号2010-035386，通过引用将其完整内容结合于此。

Claims (14)

1. 一种半导体器件，包括：
写入字线；
读取字线；
位线；
源线；
信号线；
包括多个存储器单元的存储器单元阵列；
第一驱动器电路；
第二驱动器电路；以及
电位转换电路，
其中，所述多个存储器单元之一包括：
    第一晶体管，包括第一栅极、第一源极、第一漏极和第一沟道形成区；
    第二晶体管，包括第二栅极、第二源极、第二漏极和第二沟道形成区；以及
    电容器，
其中，所述第一沟道形成区包括其中包含硅的半导体材料，并且所述第二沟道形成区包括氧化物半导体材料，
所述第一栅极电连接到所述电容器的两个电极其中之一以及所述第二源极和所述第二漏极其中之一，
所述电容器配置成通过使所述第二晶体管截止来保持所述电容器的所述两个电极之间的电压，
所述第一驱动器电路通过所述位线电连接到所述第一漏极和所述第一源极其中之一，并且通过所述信号线电连接到所述第二漏极和所述第二源极中的另一个，
所述第二驱动器电路通过所述读取字线电连接到所述电容器的所述两个电极中的另一个，并且通过所述写入字线电连接到所述第二栅极，以及
所述电位转换电路向所述第二驱动器电路输出比参考电位要低的电位。
2. 一种半导体器件，包括：
写入字线；
读取字线；
位线；
源线；
信号线；
包括多个存储器单元的存储器单元阵列；
第一驱动器电路；
第二驱动器电路；以及
电位转换电路，
其中，所述多个存储器单元之一包括：
    第一晶体管，包括第一栅极、第一源极、第一漏极和第一沟道形成区；
    第二晶体管，包括第二栅极、第二源极、第二漏极和第二沟道形成区；以及
    电容器，
其中，所述第一沟道形成区包括与所述第二沟道形成区的半导体材料不同的半导体材料，
所述第一栅极电连接到所述电容器的两个电极其中之一以及所述第二源极和所述第二漏极其中之一，
所述电容器配置成通过使所述第二晶体管截止来保持所述电容器的所述两个电极之间的电压，
所述第一驱动器电路通过所述位线电连接到所述第一漏极和所述第一源极其中之一，并且通过所述信号线电连接到所述第二漏极和所述第二源极中的另一个，
所述第二驱动器电路通过所述读取字线电连接到所述电容器的所述两个电极中的另一个，并且通过所述写入字线电连接到所述第二栅极，以及
所述电位转换电路向所述第二驱动器电路输出比参考电位要低的电位。
3. 一种半导体器件，包括：
写入字线；
读取字线；
位线；
源线；
信号线；
包括多个存储器单元的存储器单元阵列；
第一驱动器电路；
第二驱动器电路；以及
电位转换电路，
其中，所述多个存储器单元之一包括：
    第一晶体管，包括第一栅极、第一源极、第一漏极和第一沟道形成区；
    第二晶体管，包括第二栅极、第二源极、第二漏极和第二沟道形成区；以及
    电容器，
其中，所述第一沟道形成区包括与所述第二沟道形成区的半导体材料不同的半导体材料，
所述第一栅极电连接到所述电容器的两个电极其中之一以及所述第二漏极和所述第二源极其中之一，
所述电容器配置成通过使所述第二晶体管截止来保持所述电容器的所述两个电极之间的电压，
所述第一驱动器电路通过所述位线电连接到所述第一漏极和所述第一源极其中之一，并且通过所述信号线电连接到所述第二漏极和所述第二源极中的另一个，
所述第二驱动器电路通过所述读取字线电连接到所述电容器的所述两个电极中的另一个，并且通过所述写入字线电连接到所述第二栅极，以及
所述电位转换电路向所述第二驱动器电路输出比参考电位要低的电位以及比电源电位要高的电位。
4. 如权利要求1所述的半导体器件，其中，所述多个存储器单元并联连接在所述位线与所述源线之间。
5. 如权利要求2所述的半导体器件，其中，所述多个存储器单元并联连接在所述位线与所述源线之间。
6. 如权利要求3所述的半导体器件，其中，所述多个存储器单元并联连接在所述位线与所述源线之间。
7. 如权利要求2所述的半导体器件，其中，所述第二晶体管的所述第二沟道形成区包括氧化物半导体。
8. 如权利要求3所述的半导体器件，其中，所述第二晶体管的所述第二沟道形成区包括氧化物半导体。
9. 如权利要求1所述的半导体器件，其中，所述第一驱动器电路包括电连接到所述信号线的延迟电路。
10. 如权利要求2所述的半导体器件，其中，所述第一驱动器电路包括电连接到所述信号线的延迟电路。
11. 如权利要求3所述的半导体器件，其中，所述第一驱动器电路包括电连接到所述信号线的延迟电路。
12. 如权利要求1所述的半导体器件，其中，所述第二驱动器电路包括电平移动电路，所述电平移动电路电连接到所述电位转换电路和所述写入字线或所述读取字线。
13. 如权利要求2所述的半导体器件，其中，所述第二驱动器电路包括电平移动电路，所述电平移动电路电连接到所述电位转换电路和所述写入字线或所述读取字线。
14. 如权利要求3所述的半导体器件，其中，所述第二驱动器电路包括电平移动电路，所述电平移动电路电连接到所述电位转换电路和所述写入字线或所述读取字线。
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