TWI512725B - 半導體裝置及半導體裝置之驅動方法 - Google Patents

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Description

半導體裝置及半導體裝置之驅動方法
在此揭露的本發明有關於包括半導體元件之半導體裝置及驅動該半導體裝置之方法。
使用半導體元件的記憶體裝置廣泛分成兩類：當不供電時喪失儲存資料的揮發性記憶體裝置，以及即使當不供電時保持儲存資料的非揮發性記憶體裝置。
揮發性記憶體裝置的典型範例為動態隨機存取記憶體(DRAM)。DRAM以選擇包括在記憶體元件中之電晶體並在電容器中保持電荷的方式儲存資料。
當從DRAM讀取資料時，根據上述原理喪失電容器中之電荷；因此，每當讀出資料時需要另一寫入操作。此外，包括在記憶體元件中之電晶體在關閉狀態或之類中在源極與汲極之間具有漏電流(關閉狀態電流)並且即使在不選擇電晶體時會有電荷流入或流出電晶體，這使得資料保持時期很短。有鑑於此，在預定間隔需要另一寫入資料(更新操作)，且這難以充分減少耗電量。此外，由於電源停止時會喪失儲存資料，需要利用磁性材料或光學材料的另一記憶體裝置來長時間保持資料。
揮發性記憶體裝置的另一範例為靜態隨機存取記憶體(SRAM)。SRAM藉由使用諸如正反器的電路來保持儲存資料且因而無需更新操作，這比DRAM更具優勢。然而，因為使用了諸如正反器的電路，每儲存體容量的成本更高。此外，如同在DRAM中般，當電源停止時喪失SRAM中之已儲存的資料。
非揮發性記憶體裝置的一典型範例為快閃記憶體。快閃記憶體包括於電晶體中之閘極電極與通道形成區域之間的浮置閘極，並藉由在浮置閘極中保持電荷來儲存資料。因此，快閃記憶體具有資料保持時期極長(半永久)且不需揮發性記憶體裝置所須的更新操作(例如，參見專利文獻1)。
然而，在快閃記憶體中，會有記憶體元件在預定次數的寫入操作之後變得無法作用的問題，因為包括在記憶體元件中之閘極絕緣層會因在寫入操作時所產生之穿隧電流而退化。為了減少此問題之影響，採用一種方法，其中例如等化記憶體元件之寫入操作的次數，但需要複雜的周邊電路來實現此方法。此外，即使當採用這種方法，仍無法解決壽命之根本問題。換言之，快閃記憶體不適合其中頻繁重寫資料的應用。
另外，需要高電壓，以注入電荷至浮置閘極中或移除電荷，並需要針對此之電路。此外，注入或移除電荷會花上頗長的時間，且難以增加寫入及抹除資料的速度。
[引用] [專利文獻]
[專利文獻1]日本公開專利申請案號S57-105889
有鑑於上述問題，所揭露之本發明的一實施例之一目的在於提供具有新穎結構的半導體裝置，其中即使當不供電時可保持儲存資料，且具有無限寫入循環次數。
在所揭露的本發明中，使用能夠充分減少電晶體之關閉狀態電流的材料來形成半導體裝置，如為寬隙半導體之氧化物半導體材料。使用能夠充分減少電晶體之關閉狀態電流的半導體材料允許長時間保持資料。
在所揭露的本發明中，半導體裝置包括使用例如寬隙半導體所形成之記憶胞，且半導體裝置包括電位轉換電路，其作用成輸出低於參考電位之電位以從記憶胞讀取資料。
詳言之，可例如採用下列結構。
本發明之一實施例為半導體裝置，其包括寫入字線、讀取字線、位元線、源極線、信號線、具有複數記憶胞之記憶胞陣列、第一驅動器電路、第二驅動器電路、以及電位轉換電路。記憶胞之一包括：第一電晶體，其包括第一閘極電極、第一源極電極、第一汲極電極、及第一通道形成區域；第二電晶體，其包括第二閘極電極、第二源極電極、第二汲極電極、及第二通道形成區域；以及電容器。第一通道形成區域包括與第二通道形成區域不同之半導體材料。第一閘極電極、第二汲極電極、及電容器的一電極互相電連接並形成保持電荷之節點。第一驅動器電路經由位元線電連接至第一汲極電極並經由信號線電連接至第二源極電極。第二驅動器電路經由讀取字線電連接至電容器的另一電極並經由寫入字線電連接至第二閘極電極。電位轉換電路輸出低於參考電位之電位至第二驅動器電路。
本發明之一實施例為半導體裝置，其包括寫入字線、讀取字線、位元線、源極線、信號線、具有複數記憶胞之記憶胞陣列、第一驅動器電路、第二驅動器電路、以及電位轉換電路。記憶胞之一包括：第一電晶體，其包括第一閘極電極、第一源極電極、第一汲極電極、及第一通道形成區域；第二電晶體，其包括第二閘極電極、第二源極電極、第二汲極電極、及第二通道形成區域；以及電容器。第一通道形成區域包括與第二通道形成區域不同之半導體材料。第一閘極電極、第二汲極電極、及電容器的一電極互相電連接並形成保持電荷之節點。第一驅動器電路經由位元線電連接至第一汲極電極並經由信號線電連接至第二源極電極。第二驅動器電路經由讀取字線電連接至電容器的另一電極並經由寫入字線電連接至第二閘極電極。電位轉換電路輸出低於參考電位之電位及高於電源電位之電位至第二驅動器電路。
在任何上述半導體裝置中，複數記憶胞可並聯連接在位元線與源極線之間。
在任何上述半導體裝置中，第二電晶體之第二通道形成區域可包括氧化物半導體。
在任何上述半導體裝置中，第一驅動器電路可包括電連接至信號線的延遲電路。
在任何上述半導體裝置中，第二驅動器電路可包括電連接至電位轉換電路及寫入字線或讀取字線之位準位移電路。
注意到雖在上述實施例中，可使用氧化物半導體來形成電晶體，所揭露的本發明不限於此。可採用能夠實現與氧化物半導體相當之關閉狀態電流特性之材料，例如，寬隙材料(詳言之，例如，具有超過3 eV的能隙Eg之半導體材料)，如碳化矽，或之類。
注意到在此說明書及之類中的諸如「上方」或「下方」的術語並非一定指一構件係設在另一構件的「直接上方」或「直接下方」。例如，詞句「閘極電極在閘極絕緣層上方」不排除在閘極絕緣層與閘極電極之間設有一構件的情況。
另外，在此說明書及之類中的諸如「電極」或「佈線」的術語不限制構件的功能。例如，「電極」有時用為「佈線」之一部分，且反之亦然。此外，「電極」或「佈線」的術語可包括以積體方式形成複數「電極」或「佈線」的情況。
當例如使用相反極性的電晶體時或當電流流動方向在電路操作中改變時，「源極」及「汲極」的功能有時可互換。因此，在此說明書及之類中，術語「源極」及「汲極」可分別用來標示汲極及源極。
注意到在此說明書及之類中的術語「電連接」包括構件經由「具有任何電功能的物體」連接之情況。對於具有任何電功能的物體無特別限制，只要可在經由該物體所連接的構件之間傳送並接收電信號。
「具有任何電功能的物體」之範例為如電晶體之切換元件、電阻器、電感器、電容器，及具有各式各樣的功能之元件，還有電極及佈線。
由於包括氧化物半導體的電晶體之關閉狀態電流極低，可藉由使用該電晶體來保持己儲存資料極長的時期。換言之，更新操作變得不必要或更新操作的頻率可極低，這可充分減少耗電量。此外，即使在不供電時，仍可長時間保持已儲存的資料(注意到電位較佳為固定)。
再者，根據所揭露的本發明之半導體裝置無需高電壓來寫入資料，且不會有元件的退化之問題。例如，不像傳統的非揮發性記憶體，無需注入電子到浮置閘極中或從浮置閘極抽取電子，所以完全不會發生諸如閘極絕緣層退化的問題。亦即，根據所揭露的本發明之半導體裝置對於可重寫資料之次數並無限制，此為傳統非揮發性記憶體的一個問題，且可大幅改善其之可靠度。此外，由於藉由啟通或關閉電晶體來寫入資料，所以可輕易實現高速操作。另外，有無需用於抹除資料的操作之優點。
由於包括非氧化物半導體的材料之電晶體可以夠高的速度操作，當此與包括氧化物半導體之電晶體結合時，半導體裝置可以夠高的速度執行操作(如，讀取資料)。此外，包括非氧化物半導體的材料之電晶體可合意地實現需要以高速操作的各種電路(如邏輯電路或驅動器電路)。
藉由設置包括非氧化物半導體之電晶體(換言之，能以夠高速操作之電晶體)及包括氧化物半導體之電晶體(換言之，關閉狀態電流夠小之電晶體)兩者可實現具有新穎特徵結構的半導體裝置。
將參考附圖於下說明本發明之實施例的範例。注意到本發明不限於下列說明，且熟悉此技藝人士輕易了解到可以各種方式修改本發明的模式及細節而不背離其之精神與範疇。因此，本發明不應詮釋成限於下列實施例中之說明。
注意到為了方便了解在某些情況中並未精準表示圖及之類中所示之各個構件的位置、大小、範圍、或之類。因此，所揭露的本發明不一定限於圖及之類中所揭露的位置、大小、範圍、或之類。
注意到在此說明書及之類中，使用諸如「第一」、「第二」、及「第三」的順序數以避免混淆構件，且這些術語不數值性限制構件。
(實施例1)
在此實施例中，將參照第1A-1、1A-2、及1B圖、第2A及2B圖、第3圖、第4圖、第5A及5B圖、第6A至6D圖、第7A及7B圖、第8圖、及第9A及9B圖敘述根據所揭露的本發明之一實施例的半導體裝置之電路結構及操作。注意到在於下所述的一些電路圖中，在電晶體旁寫上「OS」以指示該電晶體包括氧化物半導體。
首先，參照第1A-1、1A-2、及1B圖敘述其之基本電路結構及操作。在第1A-1圖中所示的半導體裝置中，第一佈線(第一線)電連接至電晶體160的源極電極(或汲極電極)。第二佈線(第二線)電連接至電晶體160的汲極電極(或源極電極)。第三佈線(第三線)電連接至電晶體162的源極電極(或汲極電極)。第四佈線(第四線)電連接至電晶體162的閘極電極。此外，電晶體160的閘極電極及電晶體162的汲極電極(或源極電極)電連接至電容器164的一電極。第五佈線(第五線)電連接至電容器164的另一電極。
在此，使用例如包括氧化物半導體層之電晶體作為電晶體162。包括氧化物半導體層之電晶體具有顯著小的關閉狀態電流之特性。因此，藉由關閉電晶體162可保持電晶體160之閘極電極的電位極長的時期。藉由設置電容器164，可更輕易執行施加至電晶體160之閘極電極的電荷之保持及已保持資料的讀取。
注意到對於電晶體160並無特別限制。以增加讀取資料的速度而言，較佳使用例如具有高切換速度之電晶體，如使用單晶矽所形成之電晶體。
替代地，如第1B圖中所示般，亦可有其中不設置電容器164之結構。
第1A-1圖中的半導體裝置利用可保持電晶體160之閘極電極的電位之特性，並因此如下般寫入、儲存、及讀取資料。
首先，將敘述資料的寫入及保持。首先，將第四佈線之電位設定在會啟通電晶體162的電位，以啟通電晶體162。據此，將第三佈線之電位供應至電晶體160的閘極電極及電容器164。亦即，供應預定的電荷至電晶體160的閘極電極(寫入)。在此，供應用於提供不同電位之兩種電荷(此後，提供低電位之電荷稱為電荷QL 及提供高電位之電荷稱為電荷QH )之一。注意到可供應提供三或更多不同電位之電荷以改善儲存容量。之後，將第四佈線的電位設置在會讓電晶體162關閉的電位，以關閉電晶體162。因此，保持供應至電晶體160的閘極電極之電荷(保持)。
由於電晶體162之關閉狀態電流極小，可長時間保持電晶體160之閘極電極的電位。
接下來，將敘述資料之讀取。藉由在供應預定電位(恆定電位)至第一佈線的同時供應適當電位(讀取電位)至第五佈線，第二佈線之電位會隨保持在電晶體160的閘極電極中的電荷量而變。一般而言，這是因為當電晶體160為n通道電晶體時，在供應QH 至電晶體160的閘極電極之情況中的表觀臨限電壓Vth_H 低於在供應QL 至電晶體160的閘極電極之情況中的表觀臨限電壓Vth_L 。在此，表觀臨限電壓意指第五佈線的電位，其為啟通電晶體160所需。因此，將第五佈線的電位設定至介於Vth_H 與Vth_L 中間的電位V0 ，藉此可判斷供應至電晶體160的閘極電極之電荷。例如，在寫入中供應QH 的情況中，當第五佈線的電位為V0 (>Vth_H )時，啟通電晶體160。在寫入中供應QL 的情況中，即使當第五佈線的電位為V0 (<Vth_L )時，電晶體160維持關閉。因此，可藉由測量第二佈線的電位來讀取已保持的資料。
注意到在記憶胞為陣列排列以供使用之情況中，必須僅讀取所要的記憶胞之資料。當讀取預定記憶胞之資料且不讀取其他記憶胞之資料時，在電晶體160並聯於記憶胞之間的情況中，可供應無論閘極電極之狀態為何都會讓電晶體160關閉之電位(亦即，低於Vth_H 的電位)至非讀取目標之記憶胞中的第五佈線。另一方面，在電晶體160串聯於記憶胞之間的情況中，可供應無論閘極電極之狀態為何都會讓電晶體160啟通之電位(亦即，高於Vth_L 的電位)至非讀取目標之記憶胞中的第五佈線。
接下來，將敘述資料的重寫。以和資料之寫入和保持類似的方式來執行資料的重寫。亦即，將第四佈線的電位設定在會讓電晶體162啟通的電位，以啟通電晶體162。據此，將第三佈線之電位(新資料的電位)供應至電晶體160的閘極電極及電容器164。之後，將第四佈線的電位設定在會讓電晶體162關閉的電位，以關閉電晶體162。據此，供應新資料的電荷至電晶體160的閘極電極。
在根據所揭露之本發明的半導體裝置中，可藉由另一如上述般的資料寫入來直接重寫資料。因此，無需快閃記憶體或之類所須的使用高電壓從浮置閘極抽取電荷，且因此可抑制抹除操作所導致之操作速度的降低。換言之，可實現半導體裝置的高速操作。
注意到電晶體162之汲極電極(或源極電極)電連接至電晶體160的閘極電極，並因此具有和用於非揮發性記憶體元件之浮置閘極電晶體的浮置閘極類似的功效。電晶體162之汲極電極(或源極電極)電連接至電晶體160的閘極電極的部份在某些情況中稱為節點FG。當電晶體162為關閉時，節點FG可被視為嵌入絕緣體中並因此在節點FG中保持電荷。包括氧化物半導體的電晶體162之關閉狀態電流量小於或等於包括矽半導體或之類的電晶體之關閉狀態電流量的1/100000；因此，因電晶體162的漏電流所造成之累積於節點FG中的電荷喪失微不足道。亦即，藉由包括氧化物半導體之電晶體162，可實現可在無電力之供應下保持資料的非揮發性記憶體裝置。
例如，當電晶體162的關閉狀態電流在室溫(25℃)為10 zA(1 zA(賽普托安培(zeptoampere)為1×10-21 A)或更少且電容器164的電容值為近乎10 fF時，可儲存資料達104 秒或更長。當然，保持時間取決於電晶體特性及電容值。
此外，根據所揭露的本發明之半導體裝置不會有閘極絕緣膜(隧道絕緣膜)退化的問題，這是傳統浮置閘極電晶體中之一項問題。亦即，可解決由於注入電子至浮置閘極中而造成的閘極絕緣膜之退化的問題，此為傳統問題。這意味著原則上對於寫入次數並無限制。此外，無需傳統浮置閘極電晶體中的寫入或抹除所需之高電壓。
第1A-1圖中之半導體裝置中的諸如電晶體的構件可被視為包括如第1A-2圖中所示之電阻器及電容器。亦即，在第1A-2圖中，電晶體160及電容器164各被視為包括一電阻器及一電容器。R1及C1分別標示電容器164的電阻值及電容值。電阻值R1對應至包括在電容器164中之絕緣層的電阻值。R2及C2分別標示電晶體160的電阻值及電容值。電阻值R2對應至在電晶體160啟通時之閘極絕緣層的電阻值。電容值C2對應至所謂的閘極電容值(形成在閘極電極與源極或汲極電極間的電容或形成在閘極電極與通道形成區域間的電容)。
在電晶體162的閘極漏電充分小且R1及R2滿足R1≧ROS(R1大於或等於ROS)及R2≧ROS(R2大於或等於ROS)，其中ROS為在電晶體162為關閉的狀態中在源極電極與汲極電極之間的電阻值(亦稱為有效電阻)的條件下，電子保持時期(亦稱為資料保持時期)主要由電晶體162之關閉狀態電流所決定。
另一方面，在沒達到上述條件的情況中，即使電晶體162的電流夠小，仍難以保全充分之保持時期。這是因為除了電晶體162之關閉狀態電流外的漏電流(例如，在電晶體160的源極電極與閘極電極之間所產生之漏電流)很大。因此，在此實施例中之所揭露的半導體裝置可說是較佳地滿足R1≧ROS(R1大於或等於ROS)及R2≧ROS(R2大於或等於ROS)的上述關係。
同時，希望C1及C2滿足C1≧C2(C1大於或等於C2)。這是因為若C1為大，當節點FG的電位被第五佈線控制時，第五佈線之電位可有效率地供應至節點FG且供應至第五佈線的電位(讀取電位及非讀取電位)之間的差可保持成小。
當滿足上述關係時，可實現合意的半導體裝置。注意到R1及R2取決於電晶體160的閘極絕緣層及電容器164的絕緣層。這同樣適用於C1及C2。因此，較佳適當設定閘極絕緣層之材料、厚度、及之類以滿足上述關係。
在此實施例中所述的半導體裝置中，節點FG具有與快閃記憶體或之類的浮置閘極電晶體的浮置閘極類似的功效，但此實施例的節點FG具有與快閃記憶體或之類的浮置閘極本質上不同的特徵。
在快閃記憶體的情況中，由於施加高電位至控制閘極，必須在胞之間保持適當距離以防止控制閘極的電位影響相鄰胞的浮置閘極。這是阻礙半導體裝置之高整合的一項因素。此因素歸咎於快閃記憶體的基本原理，其中藉由供應高電場產生穿隧電流。
另一方面，藉由切換包括氧化物半導體的電晶體而不使用上述藉由穿隧電流來注入電荷的上述原理來操作根據此實施例的半導體裝置。亦即，不像快閃記憶體一樣，不須用於電荷注入的高電場。據此，無需考慮來自控制閘極之高電場對相鄰胞的影響，且此促進較高整合。
另外，根據此實施例的半導體裝置亦優於快閃記憶體之處在於不須高電場且不須大周邊電路(諸如升壓電路)。例如，在寫入兩位準資料(一位元)的情況中在每一記憶胞中，供應至根據此實施例之記憶胞的最高電壓(同時供應至記憶胞的個別端子之最高電位與最低電位間的差)可為5 V或更少，且較佳3 V或更少。
在其中形成電容器164的絕緣層之相對介電常數εr1與形成電晶體160的閘極絕緣層之介電常數εr2不同的情況中，在滿足關係2‧S2≧S1(2.S2大於或等於S1)，希望S2≧S1(S2大於或等於S1)的同時，其中S1為電容器164的面積且S2為具有電晶體160中的閘極電容的面積，容易滿足C1≧C2(C1大於或等於C2)。詳言之，例如，使用包括諸如氧化鉿之高k材料的膜或包括諸如氧化鉿之高k材料的膜及包括氧化物半導體之膜的堆疊作為形成電容器164之絕緣層，使εr1可設定成10或更多，且較佳15或更多，且使用氧化矽作為形成電晶體160的閘極絕緣層，使3≦εr2≦4(εr2大於或等於3並少於或等於4)。
這類結構的結合允許根據所揭露的本發明之半導體裝置的較高整合。
注意到除了較高整合，可採用多位準技術以增加半導體裝置之儲存容量。例如，寫入三或更多位準的資料至一記憶胞，藉此相較於寫入兩位準(一位元)資料的情況可增加儲存容量。可例如藉由供應，除了提供提供低電位的電荷QL 及提供高電位的電荷QH 外，電荷Q至電晶體160的閘極電極來實現多位準技術。在此情況中，即使在具有相對大規模之電路結構中可確保足夠的儲存容量(如15F2 至50 F2 ；F為最小特徵尺寸)。
<應用範例1>
接下來，將參照第2A及2B圖、第3圖、第4圖、第5A及5B圖、第6A至6D圖敘述應用第1A-1、1A-2、及1B圖中所示之電路的更詳細電路結構及其之操作。
第2A及2B圖為包括(m×n )記憶胞170之半導體裝置的電路圖之一範例。在第2A及2B圖中的記憶胞170之結構與第1A-1圖中的類似。亦即，第1A-1圖中之第二佈線對應至第2B圖中之位元線BL；第1A-1圖中之第三佈線對應至第2B圖中之信號線S；第1A-1圖中之第四佈線對應至第2B圖中之寫入字線WWL；以及第1A-1圖中之第五佈線對應至第2B圖中之讀取字線RWL。注意到在第2A圖中，在第2A圖中省略為第1A-1圖中之第一佈線的源極線。
第2A圖中之半導體裝置包括m (m 為大於或等於2的整數)寫入字線WWL、m 讀取字線RWL、n (n 為大於或等於2的整數)位元線BL、n 信號線S、具有記憶胞170配置在m 列(垂直方向中)×n 行(水平方向中)的矩陣中之記憶胞陣列、電位轉換電路180、連接至個別n 位元線BL及n 信號線S之第一驅動器電路190、及連接至m 寫入字線WWL及m 讀取字線RWL之第二驅動器電路192。在此，電位轉換電路180經由佈線VLL連接至第二驅動器電路192並輸出低於參考電位(如接地電位GND)之電位(低電位：VL)至第二驅動器電路192。注意到雖在此實施例中採用其中佈線WRITE及佈線READ係連接至電位轉換電路180的結構以根據第一驅動器電路190之輸出將第二驅動器電路192的輸出電位轉換成WWL及RWL，所揭露的本發明不限於此結構。可採用其中電位轉換電路180、第一驅動器電路190、及第二驅動器電路192並不藉由佈線WRITE及佈線READ連接之結構。
另外，位址選擇信號線A連接至第二驅動器電路192。位址選擇信號線A為傳送用於選擇記憶胞之列位址的信號之佈線。
第24圖繪示第2A及2B圖中所示之半導體裝置的第一驅動器電路190及第二驅動器電路192之特定結構的一範例。注意到第一驅動器電路190及第二驅動器電路192不限於此範例。
在第24圖中，第一驅動器電路190包括連接至輸入端子之控制電路202(從輸入端子輸入信號至控制電路)、連接至控制電路202之延遲電路204、連接至延遲電路204及信號線S之緩衝器電路206、連接至位元線的讀取電路208、及輸入端子(從其輸出來自讀取電路之信號)。
另外，在第24圖中，第二驅動器電路192包括連接至位址選擇信號線A之解碼器210、連接至解碼器210之控制電路212、連接至控制電路212之降壓位準位移器214L1、214L2、及214L3、連接至寫入字線WWL之緩衝器電路216、及連接至讀取字線RWL的緩衝器電路218。包括在第二驅動器電路192中之降壓位準位移器214L1、214L2、及214L3使用在電位轉換電路180中轉換的電位VL來轉換信號的振幅。在此，將VL或VDD輸出至寫入字線WWL，且將VL或GND輸出至讀取字線RWL。
第2A及2B圖中所示之半導體裝置中的資料寫入、保持、及讀取基本上與第1A-1、1A-2、及1B圖的情況類似。於下敘述一特定寫入操作。注意到雖在此敘述供應電位V1(低於電源電位VDD之電位)或接地電位GND至節點FG的情況作為一範例，供應至節點FG之電位間的關係不限於此範例。當供應電位V1至節點FG時所保持之資料稱為資料「1」，且當供應接地電位GND至節點FG時所保持之資料稱為資料「0」。
首先，針對資料寫入，藉由將讀取字線RWL之電位及寫入字線WWL(其連接至為寫入目標之記憶胞170)分別設定成GND及VDD來選擇為寫入目標之記憶胞170。
在寫入資料「0」至記憶胞170的情況中，供應GND至信號線S。在寫入資料「1」至記憶胞170的情況中，考慮到電晶體162中因其之臨限電壓而導致之電位下降，供應比針對資料「1」還高出電晶體162之臨限電壓的電位至信號線S。
藉由將讀取字線RWL之電位及寫入字線WWL之電位設定成低於0 V或GND之電位VL(如比GND還低VDD之電位)來保持資料。
當讀取字線RWL之電位從GND降至VL時，藉由與電容器164的電容耦合，節點FG中之電位減少GND-VL(GND-VL=VDD)。因此，當供應資料「1」之V1至節點FG時，節點FG之電位減少GND-VL(GND-VL=VDD)至V1-(GND-VL)(V1-(GND-VL)=V1-VDD)。當供應資料「0」之GND至節點FG時，節點FG之電位減少GND-VL(GND-VL=VDD)至VL。
由於供應VL至寫入字線WWL，無論寫入資料「1」或資料「0」，電晶體162為關閉。由於電晶體162之關閉狀態電流顯著地小，電晶體160之閘極電極的電荷可長時間保持。
藉由將讀取字線RWL及寫入字線WWL的電位分別設定至GND及VL來讀取資料。
當讀取字線RWL之電位從VL增加至GND時，藉由與電容器164的電容耦合，節點FG之電位增加GND-VL(=VDD)。因此，當供應資料「1」之V1至節點FG時，節點FG之電位增加GND-VL(GND-VL=VDD)至V1，且當供應資料「0」之GND至節點FG時，節點FG之電位增加GND-VL(GND-VL=VDD)至GND。
藉由上述讀取操作，若資料「1」寫至記憶胞170，則啟通電晶體160且位元線BL之電位減少。若寫入資料「0」，則關閉電晶體160且位元線BL之電位維持在讀取之初的位址會升高。
作為電位轉換電路180之一範例，可使用降壓電路。於第4圖中繪示四級降壓電路之一範例。在第4圖中，供應接地電位GND至第一電晶體1400的輸入端子(在此，意指不連接至閘極端子之源極端子或汲極端子)。第一電晶體1400之輸出端子(在此，意指連接至閘極端子之源極端子或汲極端子)連接至第二電晶體1410的輸入端子及第一電容器1450的一端子。類似地，第二電晶體1410的輸出端子連接至第三電晶體1420的輸入端子及第二電容器1460的一端子。後續級中之連結與上述類似，因此省略詳細說明。然而，可如下般表示連結：第n 電晶體之輸出端子連接至第n 電容器之一端子(n ：自然數)。在第4圖中，最後一級之電晶體的輸出端子連接至電晶體1490，其係連接至接地電位GND；然而，所揭露之本發明不限於此結構。例如，可採用其中額外設置連接至接地電位GND的電容器之結構。注意到在第4圖中，第五電晶體1440之輸出為降壓電路之輸出VL。
另外，輸入時脈信號CP_CLK至第二電容器1460的另一端子及第四電容器1480的另一端子。將藉由反向時脈信號CP_CLK所得之反向時脈信號CP_CLKB輸入至第一電容器1450的另一端子及第三電容器1470的另一端子。亦即，將時脈信號CP_CLK輸入至第2k 電容器之另一端子且將反向時脈信號CP_CLKB輸入至第(2k -1)電容器之另一端子(k ：自然數)。當然時脈信號CP_CLK及反向時脈信號CP_CLKB可互換。
當時脈信號CP_CLK為低時，亦即，當反向時脈信號CP_CLKB為高時，藉由與第一電容器1450的電容耦合而暫時升高節點N1之電位，這導致第一電晶體1400被啟通且節點N1之電壓緩慢下降。在節點N1之電壓降至預定電壓(近乎等於GND之電壓)之後，關閉第一電晶體1400且節點N1在浮置狀態中。
接下來，時脈信號CP_CLK為高(換言之，反向時脈信號CP_CLKB為低)，第一電晶體1400維持關閉，且供應至第一電容器1450的另一電極之電壓改變。因此，以時脈信號CP_CLK之高與低位準之間的差降低節點N1的電壓。
此外，藉由節點N1的電壓之下降，啟通第二電晶體1410且節點N2的電壓降至近乎等於節點N1的電壓。在節點N2之電壓降至預定電壓後，關閉第二電晶體1410且節點N2在浮置狀態中。
接下來，時脈信號CP_CLK為低(換言之，反向時脈信號CP_CLKB為高)，第二電晶體1410維持關閉，且供應至第二電容器1460的另一電極之電壓改變。因此，以時脈信號CP_CLK之高與低位準之間的差降低節點N2的電壓。
此外，藉由節點N2的電壓之下降，啟通第三電晶體1420且節點N3的電壓降至近乎等於節點N2的電壓。在節點N3之電壓降至預定電壓時，關閉第三電晶體1420且節點N3在浮置狀態中。
此外，當時脈信號CP_CLK或反向時脈信號CP_CLKB週期性變高或低時，第四及第五電晶體及電容器，其跟隨在第三電晶體及電容器之後，接續地以與上述電晶體及電容器類似的方式操作。每一節點之電壓逐漸下降。依照此方式，第4圖中所示之降壓電路可將電壓從GND降至VL。注意到降壓電路不限於四級降壓電路。可適當改變降壓電路之級數。
注意到藉由使用具有合意之關閉狀態電流特性的包括氧化物半導體之電晶體作為包括在降壓電路中之電晶體，可保持每一節點之電壓更久。
另外，將藉由包括在第二驅動器電路192中之位準位移器(降壓位準位移電路)使用在電位轉換電路180中轉換之電位來轉換其之振幅的信號經由讀取字線RWL輸入至記憶胞170。
第5A及5B圖各繪示降壓位準位移電路的圖之一範例。第5A圖中所示之位準位移器具有下列結構。第一p型電晶體1100的源極端子及第二p型電晶體1130的源極端子兩者皆連接至供應電位VDD之電源。第一p型電晶體1100的汲極端子電連接至第一n型電晶體1110的汲極端子及第四n型電晶體1150的閘極端子。第二p型電晶體1130的汲極端子電連接至第三n型電晶體1140的汲極端子及第二n型電晶體1120的閘極端子。第二n型電晶體1120的源極端子及第四n型電晶體1150的源極端子兩者皆電連接至供應電位VL之電源。
在第5A圖中，輸入輸入信號(I)至第一p型電晶體1100的閘極端子及第一n型電晶體1110的閘極端子，並輸入輸入信號的反向信號(IB)至第二p型電晶體1130的閘極端子及第三n型電晶體1140的閘極端子。從第二n型電晶體1120之閘極端子側取出輸出信號(O)。另外，從第四n型電晶體1150之閘極端子側取出輸出信號之反向信號(OB)。
將敘述第5A圖中所示之位準位移器的基本操作。當輸入信號(1)為高時，關閉第一p型電晶體1100且啟通第一n型電晶體1110。另一方面，在那時，輸入信號的反向信號(IB)為低。因此，啟通第二p型電晶體1130並輸入電位VDD至第二n型電晶體1120的閘極端子。因此，啟通第二n型電晶體1120並且輸出信號(O)為高。在那時，電位為VDD。另外，啟通第二n型電晶體1120及第一n型電晶體1110兩者。因此，輸入電位VL至第四n型電晶體1150的閘極端子且輸出信號之反向信號(OB)為低。在那時，電位為VL。
當輸入信號(I)之電位為低時，第5A圖中所示之位準位移器的電晶體以和上述相反的方式操作；輸出信號(O)為低，且在那時，電位為VL。
依照此方式，可獲得相關於輸入信號振幅為反向的輸出信號(O)。換言之，第5A圖中所示之位準位移器可將輸入信號(I)的高與低位準之間的差轉換成輸出信號(O)的高與低位準之間的差。
第5B圖繪示與第5A圖中不同之降壓位準位移器的電路圖之一範例。第5B圖中所示之位準位移器的結構如下。第一p型電晶體1160的源極端子及第二p型電晶體1180的源極端子兩者皆連接至供應電位VDD之電源。第一p型電晶體1160的汲極端子電連接至第一n型電晶體1170的汲極端子及第二n型電晶體1190的閘極端子，且第二p型電晶體1180的汲極端子電連接至第二n型電晶體1190的汲極端子及第一n型電晶體1170的閘極端子。另外，第一n型電晶體1170的源極端子及第二n型電晶體1190的源極端子兩者皆電連接至供應電位VL之電源。
在第5B圖中，輸入輸入信號(I)至第一p型電晶體1160的閘極端子，並輸入輸入信號的反向信號(IB)至第二p型電晶體1180的閘極端子。從第一n型電晶體1170之閘極端子側取出輸出信號(O)。另外，從第二n型電晶體1190之閘極端子側取出輸出信號之反向信號(OB)。
將敘述第5B圖中所示之位準位移器的基本操作。當輸入信號(I)為高時，關閉第一p型電晶體1160，且另一方面，由於在那時輸入信號的反向信號(IB)為低，啟通第二p型電晶體1180。因此，輸入電位VDD至第一n型電晶體1170的閘極端子。因此，啟通第一n型電晶體1170並且輸出信號(O)為高。在那時，電位為VDD。另外，啟通第一n型電晶體1170兩者。因此，輸入電位VL至第二n型電晶體1190的閘極端子且輸出信號之反向信號(OB)為低。在那時，電位為VL。
當輸入信號(I)之電位為低時，第5B圖中所示之位準位移器的電晶體以和上述相反的方式操作；輸出信號(O)為低，且在那時，電位為VL。
依照此方式，可獲得相關於輸入信號振幅為反向的輸出信號(O)。換言之，第5B圖中所示之位準位移器可將輸入信號(I)的高與低位準之間的差轉換成輸出信號(O)的高與低位準之間的差。
第3圖為第2A及2B圖中之半導體裝置的更詳細操作之時序圖的一範例。時序圖中之READ、A、及之類表示施加時序圖中之電位至其的線。具有類似功能之線係由添加至其名稱末端的「_1」、「_2」、及之類來加以區別。注意到為了簡單，在此所述之半導體裝置為其中記憶胞170配置在2(列)×2(行)中之範例，但所揭露的本發明不限於此範例。
第3圖中之時序圖顯示在寫入資料「1」至所有記憶胞(寫入1)；接著讀出所有記憶胞中之寫入資料(讀取1)；接著寫入資料「1」至第一列及第一行中和第二列及第二行中之記憶胞，同時寫入資料「0」至第一列及第二行中和第二列及第一行中之記憶胞(寫入2)；並接著讀出所有記憶胞中之寫入資料(讀取2)的情況中之線的電位間之關係。
在寫入1中，藉由設定WRITE在高電位及READ在低電位來產生可寫入資料至記憶胞的情況。第二驅動器電路192根據A的電位輸出列選擇信號至RWL及WWL。在此，在A在高電位的情況中，選擇一目標列。另外，設定一選定列之RWL及WWL至高電位。
在寫入1中，寫入資料「1」至所有記憶胞；因此，根據列選擇之時序將S_1及S_2設定至高電位。注意到輸入信號至S_1及S_2之時期設定成與輸入信號至RWL及WWL之時期一般長或更長。替代地，相較於輸入至WWL的信號延遲輸入至S_1及S_2之信號。這是因為若輸入信號至S_1及S_2之時期很短的話會有至記憶胞的寫入不足的可能性。為了實現操作，例如將延遲電路連接至S_1及S_2並相較於輸入至WWL的信號延遲輸入至S_1及S_2之信號。替代地，藉由將連接至S_1及S_2的緩衝器電路之電晶體的通道長度設定成比連接至WWL之緩衝器電路的電晶體的通道長度更大來相較於輸入至WWL的信號延遲輸入至S_1及S_2之信號。替代地，藉由將連接至S_1及S_2的緩衝器電路之電晶體的通道寬度設定成比連接至WWL之緩衝器電路的電晶體的通道寬度更小來相較於輸入至WWL的信號延遲輸入至S_1及S_2之信號。注意到在寫入時之BL_1及BL_2之電位不是問題(電位可為高電位或低電位)。
在讀取1中，藉由設定READ在高電位及WRITE在低電位來產生可從記憶胞讀取資料的情況。第二驅動器電路192根據A的電位輸出列選擇信號至RWL及WWL。在此，在A在低電位的情況中，輸出選擇第一列的信號，且在A在高電位的情況中，輸出選擇第二列的信號。另外，一選定列之RWL係在高電位，且WWL係在低電位，無論其是否在選定列中。
透過上述操作，供應依據由選定列的記憶胞所保持之資料的電位至BL_1及BL_2。注意到在讀取時S_1及S_2之電位不是問題。
在寫入2中之線的電位之間的關係與寫入1中的類似。注意到S_1及S_2根據列選擇之時序而有高電位或低電位，以寫入資料「1」至第一列及第一行中和第二列及第二行中之記憶胞，並寫入資料「0」至第一列及第二行中和第二列及第一行中之記憶胞。
在讀取2中之線的電位之間的關係與讀取1中的類似。確認供應對應至保持於選定列中的記憶胞中之資料的電位至BL_1及BL_2。
注意到為了在上述寫入操作中相較於輸入至寫入字線WWL的信號延遲輸入至信號線S的信號，例如較佳設置第6A至6D圖中所示的延遲電路之一於第一驅動器電路190中並連接至信號線S。藉由連接延遲電路及信號線S，相較於寫入字線WWL之電位中的改變可延遲信號線S之電位中的改變，並可減少寫入資料至記憶胞170的錯誤。
作為延遲電路的一範例，可使用如第6A圖中所示般其中偶數數量的反向器串聯連接之電路。替代地，延遲電路可具有如第6B圖中所示般其中添加一電容器至串聯連接之偶數數量的反向器的結構或如第6C圖中所示般其中添加一電阻器至串聯連接之偶數數量的反向器的結構。又替代地，延遲電路可如第6D圖中所示般具有其中添加一電阻器及一電容器至串聯連接之偶數數量的反向器的結構。
替代地，為了在上述寫入操作中相較於輸入至寫入字線WWL的信號延遲輸入至信號線S的信號，可將包括在第二驅動器電路192中之緩衝器電路的電晶體之通道長度設定成比包括在第一驅動器電路190中之緩衝器電路的電晶體之通道長度更大。替代地，可將包括在第二驅動器電路192中之緩衝器電路的電晶體之通道寬度設定成比包括在第一驅動器電路190中之緩衝器電路的電晶體之通道寬度更小。並且在那情況中，相較於寫入字線WWL之電位中的改變可延遲信號線S之電位中的改變，並可減少寫入資料至記憶胞170的錯誤。
在此實施例中所述之結構、方法、及之類可與在其他實施例中所述之任何結構、方法、及之類適當地結合。
<應用範例2>
將參照第7A及7B圖、第8圖、及第9A及9B圖敘述與第2A及2B圖中所示之電路結構不同之電路結構。
第7A及7B圖為包括(m×n )記憶胞170之半導體裝置的電路圖之一範例。第7A圖中的記憶胞170之結構與第2B圖中的類似；故省略其之詳細說明。
第7A圖中之半導體裝置包括m (m 為大於或等於2的整數)寫入字線WWL、m 讀取字線RWL、n (n 為大於或等於2的整數)位元線BL、n 信號線S、具有記憶胞170配置在m 列(垂直方向中)×n 行(水平方向中)的矩陣中之記憶胞陣列、電位轉換電路180、連接至n 位元線BL及n 信號線S之第一驅動器電路190、及連接至m 寫入字線WWL及m 讀取字線RWL之第二驅動器電路192。在此，電位轉換電路180經由佈線VLL及佈線VHL連接至第二驅動器電路192並輸出低於接地電位GND之電位(低電位：VL)及高於電源電位至電位(高電位：VH)至第二驅動器電路192。注意到雖在此實施例中採用其中佈線WRITE及佈線READ係連接至電位轉換電路180的結構以根據第一驅動器電路190之輸出將從第二驅動器電路192輸出的電位轉換成WWL及RWL，所揭露的本發明不限於此結構。可採用其中電位轉換電路180、第一驅動器電路190、及第二驅動器電路192並不藉由佈線WRITE及佈線READ連接之結構。
另外，位址選擇信號線A連接至第二驅動器電路192。位址選擇信號線A為傳送用於選擇記憶胞之列位址的信號之佈線。
第25圖繪示第7A及7B圖中所示之半導體裝置的第一驅動器電路190及第二驅動器電路192之特定結構的一範例。注意到第一驅動器電路190及第二驅動器電路192不限於此範例。
在第25圖中，第一驅動器電路190包括連接至輸入端子之控制電路202(從輸入端子輸入信號至該控制電路)、連接至控制電路202之延遲電路204、連接至延遲電路204及信號線S之緩衝器電路206、連接至位元線的讀取電路208、及輸入端子(從其輸出來自讀取電路之信號)。
另外，在第25圖中，第二驅動器電路192包括連接至位址選擇信號線A之解碼器210、連接至解碼器210之控制電路212、連接至控制電路212之降壓位準位移器214L1、214L2、及214L3(亦稱為降壓位準位移電路)及升壓位準位移器214H、連接至寫入字線WWL之緩衝器電路216、及連接至讀取字線RWL的緩衝器電路218。包括在第二驅動器電路192中之降壓位準位移器214L1、214L2、及214L3和升壓位準位移器214H使用在電位轉換電路180中轉換的電位VL或電位VH來轉換信號的振幅。在此，將VL或VH輸出至寫入字線WWL，且將VL或GND輸出至讀取字線RWL。
第7A及7B圖中所示之半導體裝置中的資料寫入、保持、及讀取與第2A及2B圖的情況類似。注意到在第7A及7B圖中所示之結構中，在資料寫入時寫入字線WWL之電位可設定在高於電源電位之電位(VH)。因此，可供應夠高的電位(如VDD)至節點FG，並可保持資料更久。另外，可改善資料區別能力。
針對電位轉換電路180，可使用舉例而言第4圖中所示之降壓電路及升壓電路的結合。於第8圖中繪示四級升壓電路之一範例。在第8圖中，供應電源電位VDD至第一電晶體1300的輸入端子(在此，意指連接至閘極端子之源極端子或汲極端子)。第一電晶體1300之輸出端子(在此，意指不連接至閘極端子之源極端子或汲極端子)連接至第二電晶體1310的輸入端子及第一電容器1350的一端子。類似地，第二電晶體1310的輸出端子連接至第三電晶體1320的輸入端子及第二電容器1360的一端子。後續級中之連結與上述類似，因此省略詳細說明。然而，可如下般表示連結：第n 電晶體之輸出端子連接至第n 電容器之一端子(n ：自然數)。在第8圖中，最後一級之電晶體的輸出端子連接至電晶體1390，其係連接至電源VDD；然而，所揭露之本發明不限於此結構。例如，可採用其中額外設置連接至接地電位GND的電容器之結構。注意到在第8圖中，第五電晶體1340之輸出為升壓電路之輸出VH。
另外，輸入時脈信號CP_CLK至第二電容器1360的另一端子及第四電容器1380的另一端子。將藉由反向時脈信號CP_CLK所得之時脈信號CP_CLKB輸入至第一電容器1350的另一端子及第三電容器1370的另一端子。亦即，將時脈信號CP_CLK輸入至第2k 電容器之另一端子且將反向時脈信號CP_CLKB輸入至第(2k -1)電容器之另一端子(k ：自然數)。當然時脈信號CP_CLK及反向時脈信號CP_CLKB可互換。
當時脈信號CP_CLK為低時，亦即，當反向時脈信號CP_CLKB為高時，充電第一電容器1350及第三電容器1370，並以預定電壓(對應至時脈信號CP_CLK之高與低電位之間的差之電壓)升高與反向時脈信號CP_CLKB的電容耦合之節點N1及節點N3的電位。另一方面，以預定電壓降低與時脈信號CP_CLK的電容耦合之節點N2及節點N4的電位。
據此，經由第二電晶體1310及第四電晶體1330轉移電荷，並升高節點N2及節點N4的電位至預定值。
接下來，當時脈信號CP_CLK變成高且反向時脈信號CP_CLKB變成低時，進一步升高節點N2及節點N4的電位。另一方面，以預定電壓降低節點N1、節點N3、及節點N5的電位。
據此，經由第一電晶體1300、第三電晶體1320、及第五電晶體1340轉移電荷，並因此，升高節點N3及節點N5的電位至預定值。因此，節點之電位滿足V N5 >V N4 (CP_CLK=Low) >V N 3 (CP_CLK=High) >V N 2 (CP_CLK=Low) >V N 1 (CP_CLK=High) >VDD，藉此執行升壓。注意到升壓電路不限於四級升壓電路。可適當改變升壓電路的級數。
注意到藉由使用具有合意之關閉狀態電流特性的包括氧化物半導體之電晶體作為包括在升壓電路中之電晶體，可保持每一節點之電壓更久。
將藉由包括在第二驅動器電路192中之降壓位準位移器使用在電位轉換電路180中轉換之低電位來轉換其之振幅的信號經由讀取字線RWL輸入至記憶胞170。另外，將藉由包括在第二驅動器電路192中之升壓位準位移器使用在電位轉換電路180中轉換之高電位來轉換其之振幅的信號經由寫入字線WWL輸入至記憶胞170。此外，可採用其中將藉由包括在第一驅動器電路190中之升壓位準位移器使用在電位轉換電路180中轉換之高電位來轉換其之振幅的信號經由信號線S輸入至記憶胞170之結構。作為降壓位準位移器，可採用第5A或5B圖中所示之結構。
第9A及9B圖各繪示升壓位準位移電路的圖之一範例。第9A圖中所示之位準位移器具有下列結構。第一p型電晶體1200的源極端子及第三p型電晶體1230的源極端子兩者皆連接至供應電位VH之電源。第一p型電晶體1200的汲極端子電連接至第二p型電晶體1210的源極端子，且第三p型電晶體1230的汲極端子電連接至第四p型電晶體1240的源極端子。第二p型電晶體1210的汲極端子電連接至第一n型電晶體1220的汲極端子及第三p型電晶體1230的閘極端子，且第四p型電晶體1240的汲極端子電連接至第二n型電晶體1250之汲極端子及第一p型電晶體1200的閘極端子。將GND(=0 V)供應至第一n型電晶體1220的源極端子及第二n型電晶體1250之源極端子。
在第9A圖中，輸入輸入信號(I)至第二p型電晶體1210的閘極端子及第一n型電晶體1220的閘極端子，並輸入輸入信號的反向信號(1B)至第四p型電晶體1240的閘極端子及第二n型電晶體1250的閘極端子。從第四p型電晶體1240之汲極端子側取出輸出信號(O)。另外，從第二p型電晶體1210之汲極端子側取出輸出信號之反向信號(OB)。
將敘述第9A圖中所示之位準位移器的基本操作。當輸入信號(I)為高時，啟通第一n型電晶體1220。因此，輸入電位GND至第三p型電晶體1230的閘極端子並啟通第三p型電晶體1230。另外，輸出信號之反向信號(OB)為低，且在此時之電位為GND。另一方面，在那時，輸入信號的反向信號(IB)為低。因此，啟通第四p型電晶體1240並關閉第二n型電晶體1250。在那時，啟通第三p型電晶體1230及第四p型電晶體1240兩者。因此，輸出信號(O)為高，且在那時，電位為VH。
當輸入信號(I)之電位為低時，第9A圖中所示之位準位移器的電晶體以和上述相反的方式操作；輸出信號(O)為低，且在那時，電位為GND。
依照此方式，可獲得相關於輸入信號振幅為反向的輸出信號(O)。換言之，第9A圖中所示之位準位移器可將輸入信號(I)的高與低位準之間的差轉換成輸出信號(O)的高與低位準之間的差。
第9B圖繪示與第9A圖中不同之升壓位準位移器的電路圖之一範例。第9B圖中所示之位準位移器的結構如下。第一p型電晶體1260的源極端子及第二p型電晶體1280的源極端子兩者皆連接至供應電位VH之電源。第一n型電晶體1270的汲極端子電連接至第一p型電晶體1260的汲極端子及第二p型電晶體1280的閘極端子，且第二n型電晶體1290的汲極端子電連接至第二p型電晶體1280的汲極端子及第一p型電晶體1260的閘極端子。將GND(=0 V)供應至第一n型電晶體1270的源極端子及第二n型電晶體1290之源極端子。
在第9B圖中，輸入輸入信號(I)至第一n型電晶體1270的閘極端子，並輸入輸入信號的反向信號(IB)至第二n型電晶體1290的閘極端子。從第二n型電晶體1290之汲極端子側取出輸出信號(O)。另外，從第一n型電晶體1270之汲極端子側取出輸出信號之反向信號(OB)。
將敘述第9B圖中所示之位準位移器的基本操作。當輸入信號(I)為高時，啟通第一n型電晶體1270。因此，輸入電位GND至第二p型電晶體1280的閘極端子並啟通第二p型電晶體1280。另外，輸出信號之反向信號(OB)為低，且在此時之電位為GND。另一方面，在那時，輸入信號的反向信號(IB)為低。因此，關閉第二n型電晶體1290。在那時，啟通第二p型電晶體1280。因此，輸出信號(O)為高，且在那時，電位為VH。
當輸入信號(I)之電位為低時，第9B圖中所示之位準位移器的電晶體以和上述相反的方式操作；輸出信號(O)為低，且在那時，電位為GND。
依照此方式，可獲得相關於輸入信號振幅為反向的輸出信號(O)。換言之，第9B圖中所示之位準位移器可將輸入信號(I)的高與低位準之間的差轉換成輸出信號(O)的高與低位準之間的差。
<讀取電路>
接下來，將參照第23A至23C圖敘述可用於在第2A及2B圖及第7A及7B圖中所示之半導體裝置之讀取電路的一範例。
第23A圖繪示讀取電路的概要。讀取電路包括電晶體及感測放大器電路。
在讀取資料時，端子A連接至位元線BL，其係連接記憶胞(從此記憶胞讀取資料)。此外，施加偏壓電位Vbias至電晶體之閘極電極以控制端子A的電位。記憶胞170的電阻隨儲存資料而變。詳言之，當啟通選定記憶胞170之電晶體160時，記憶胞170具有低電阻，而當關閉選定記憶胞170之電晶體160時，記憶胞170具有高電阻。
當記憶胞有高電阻時，端子A之電位高於參考電位Vref且感測放大器電路輸出對應至端子A之電位的電位(資料「0」)。另一方面，當記憶胞有低電阻時，端子A之電位低於參考電位Vref且感測放大器電路輸出對應至端子A之電位的電位(資料「1」)。依此方式，藉由使用讀取電路，可從記憶胞讀取資料。注意到此實施例中之讀取電路為一範例。可使用另外已知電路。讀取電路可進一步包括預先充電電路。取代參考電位Vref，可連接連接至參考記憶胞的位元線至感測放大器電路。
第23B圖繪示為感測放大器電路之一範例的差動感測放大器。差動感測放大器具有輸入端子Vin(+)及Vin(-)及輸出端子Vout，並放大Vin(+)與Vin(-)之間的差。若Vin(+)>Vin(－)，則來自Vout的輸出相對高，而若Vin(+)<Vin(－)，則來自Vout的輸出相對低。第23C圖繪示為感測放大器電路之一範例的閂鎖感測放大器。閂鎖感測放大器具有輸入/輸出端子V1及V2及控制信號之輸入端子Sp及Sn。首先，信號Sp設定為高且信號Sn設定為低，並中斷電源電位(Vdd)。接著，供應待比較之電位至VI及V2。之後，信號Sp設定為低且信號Sn設定為高，並供應電源電位(Vdd)。若待比較的Vlin及V2in滿足V1in>V2in，則來自V1的輸出為高且來自V2的輸出為低，而若待比較的V1in及V2in滿足V1in<V2in，則來自V1的輸出為低且來自V2的輸出為高。藉由利用這種關係，可放大V1in及V2in之間的差。在此實施例中所述之結構、方法、及之類可與在其他實施例中所述之任何結構、方法、及之類適當地結合。
(實施例2)
接下來，將參照第10A及10B圖、第11A至11D圖、第12A至12C圖、第13A至13D圖、及第14A至14C圖敘述根據所揭露的本發明之一實施例的半導體裝置之結構及製造方法。
<半導體裝置之剖面結構及平面結構>第10A及10B圖繪示半導體裝置之結構的一範例。第10A圖繪示半導體裝置的剖面圖，且第10B圖繪示半導體裝置的平面圖。在此，第10A圖繪示沿著第10B圖中之線A1-A2及線B1-B2所得的剖面。第10A及10B圖中所示之半導體裝置包括在下部中之包括第一半導體材料之電晶體160，及在上部中之包括第二半導體材料的電晶體162。在此，第一半導體材料及第二半導體材料較佳為不同材料。例如，第一半導體材料可為非氧化物半導體之半導體材料(如矽)，且第二半導體材料可為氧化物半導體。包括非氧化物半導體的材料之電晶體可輕易以高速操作。另一方面，包括氧化物半導體層的電晶體由於其之特性可長時間保持電荷。
雖在下列說明中上述的電晶體兩者皆為n通道電晶體，當然可使用p通道電晶體。由於所揭露的本發明之技術特徵在於在電晶體162中使用諸如氧化物半導體之半導體材料(藉由其可充分減少關閉狀態電流)以保持資料，不須將半導體裝置之特定條件(如半導體裝置之材料或半導體裝置之結構)限制在於此所述之結構。
第10A及10B圖中之電晶體160包括設置在包括半導體材料(如矽)之基板100中的通道形成區域116、設置以在其之間夾住通道形成區域116之雜質區域120、接觸雜質區域120的金屬化合物區域124、設置在通道形成區域116上方之閘極絕緣層108、以及設置在閘極絕緣層108上方之閘極電極110。注意到源極電極及汲極電極不繪示在圖中之電晶體為了方便亦可稱為電晶體。此外，在這種情況中，在關於電晶體的說明中，源極區域及源極電極可統稱為源極電極，且汲極區域及汲極電極可統稱為汲極電極。亦即，在此說明書中，術語「源極電極」可包括源極區域。
此外，在基板100上方形成元件隔離絕緣層106以圍繞電晶體160，且在電晶體160的上方形成絕緣層128及絕緣層130。注意到為了實現較高整合，電晶體160較佳具有無側壁絕緣層之結構，如第10A及10B圖中所示般。另一方面，當電晶體160之特性為優先時，可在閘極電極110的一側表面上設置側壁絕緣層，並且雜質區域120可包括具有不同雜質濃度的區域。
第10A及10B圖中之電晶體162包括設置在絕緣層130上方之源極或汲極電極142a及源極或汲極電極142b；電連接至源極或汲極電極142a及源極或汲極電極142b的氧化物半導體層144；覆蓋源極或汲極電極142a、源極或汲極電極142b、及氧化物半導體層144的閘極絕緣層146；設置在閘極絕緣層146上方以重疊氧化物半導體層144的閘極電極148a；在源極或汲極電極142a與氧化物半導體層144之間的重疊閘極電極148a之區域中絕緣層143a；以及在源極或汲極電極142b與氧化物半導體層144之間的重疊閘極電極148a之區域中的絕緣層143b。雖較佳設置絕緣層143a及絕緣層143b以減少源極或汲極電極與閘極電極之間的電容，亦可有其中未設置絕緣層143a及絕緣層143b的結構。
在此，氧化物半導體層144較佳為藉由從其充分移除如氫之雜質或藉由充分供應氧至其而純化之氧化物半導體層。詳言之，氧化物半導體層144中之氫濃度例如為5×1019 atoms/cm3 或更少；較佳5×1018 atoms/cm3 或更少；更佳5×1017 atoms/cm3 或更少。注意到藉由二次離子質譜(SIMS)來測量氧化物半導體層144的上述氫濃度。其中如上述般減少氫至低濃度來純化氧化物半導體層且其中藉由充分供應氧來減少氧空缺所導致之能隙中的缺陷狀態的氧化物半導體層144的載子濃度低於1×1012 /cm3 ；較佳低於1×1011 /cm3 ；更佳低於1.45×1010 /cm3 。例如，在室溫(25℃)的關閉狀態電流(在此，每微米通道寬度之電流)為100 zA(1 zA(zeptoampere為1×10-21 A)或更少，較佳10 zA或更少。依此方式，藉由使用i型(本質)或實質i型的氧化物半導體，可獲得具有極合意的關閉狀態電流特性之電晶體162。
注意到雖在第10A及10B圖中之電晶體162中使用已處理成島狀之氧化物半導體層144，以抑制微型化所導致之元件間的漏電流，可使用未處理成島狀之氧化物半導體層144。當氧化物半導體層未處理成島狀時，可防止因處理中之蝕刻所導致之氧化物半導體層144的汙染。
第10A及10B圖中之電容器164包括源極或汲極電極142a、氧化物半導體層144、閘極絕緣層146、及電極148b。源極或汲極電極142a充當電容器164的一電極，且電極148b充當電容器164的另一電極。
注意到在第10A及10B圖中之電容器164中，堆疊氧化物半導體層144及閘極絕緣層146，藉此可充分確保在源極或汲極電極142a與電極148b之間的絕緣。當然，為了確保足夠的電容值，可採用不包括氧化物半導體層144之電容器164。替代地，可採用包括以與絕緣層143a類似方式形成之絕緣層之電容器164。此外，在不需要電容器的情況中，亦可有其中未設置電容器164之結構。
注意到在電晶體162及電容器164之中，源極或汲極電極142a及源極或汲極電極142b的端部較佳具有錐形端部。源極或汲極電極142a及源極或汲極電極142b具有錐形端部，因為可改善以氧化物半導體層144的覆蓋並可防止其之斷連。在此，錐角例如為30°至60°。注意到「錐角」意指當從與剖面垂直(與基板表面垂直之平面)之方觀察時具有錐形形狀之層(如源極或汲極電極142a)的側表面及底表面所形成之角度。
在此實施例中，設置電晶體162及電容器164以重疊電晶體160。藉由採用這種平面佈局，可實現較高整合。例如，當最小特徵尺寸為F時，由記憶胞所佔之面積可為15F2 至25F2 。
在電晶體162及電容器164上方設絕緣層150，並在絕緣層150上方設置絕緣層152。接著，在形成在閘極絕緣層146、絕緣層150、及絕緣層152中的開口中設置電極154，並在絕緣層152上方形成佈線156以連接至電極154。雖在第10A及10B圖中之源極或汲極電極142b及佈線156經由電極154連接，所揭露的本發明不限於此。例如，源極或汲極電極142b可直接接觸金屬化合物區域124。替代地，佈線156可直接接觸源極或汲極電極142b。
<製造半導體裝置之方法>
接下來，將敘述製造半導體裝置之方法的一範例。首先，將參照第11A至11D及12A至12C圖來於下敘述製造在下部中之電晶體160的方法，並接著將參照第13A至13D圖及第14A至14C圖來敘述製造在上部及電容器164中之電晶體162的方法。
<製造在下部中的電晶體之方法>
首先，備置包括半導體材料之基板100(參見第11A圖)。可使用矽、碳化矽、或之類之單晶半導體基板或多晶半導體基板；矽鍺或之類的化合物半導體基板；SOI基板；或作為包括半導體材料之基板100。在此，敘述使用單晶矽基板作為包括半導體材料之基板100的一範例。注意到，術語「SOI基板」一般意指在絕緣表面上設置矽半導體層之基板。在此說明書及之類中，術語「SOI基板」亦意指在絕緣表面上設置包括非矽的材料之半導體層的基板。亦即，包括在「SOI基板」中之半導體層不限於矽半導體層。此外，SOI基板可為具有一種結構的基板，其中在如玻璃基板的絕緣基板上方設置半導體層，且絕緣層夾置在其之間。
較佳使用矽或之類的單晶半導體基板作為包括半導體材料之基板100，因為可增加半導體裝置之讀取操作的速度。
在基板100上方形成充當用於形成元件隔離絕緣層之遮罩的保護層102(參見第11A圖)。作為保護層102，可例如使用諸如氧化矽、氮化矽、氧氮化矽、或之類的材料所形成之絕緣層。注意到在此步驟之前或之後，可將提供n型傳導性或提供p型傳導性之雜質元素添加至基板100以控制電晶體之臨限電壓。當包括在基板100之半導體材料為矽時，可使用磷、砷、或之類作為提供n型傳導性之雜質。可使用硼、鋁、鎵、或之類作為提供p型傳導性之雜質。
接著，藉由使用保護層102作為遮罩之蝕刻來移除未以保護層102覆蓋之區域(亦即暴露區域)中之基板100的部分。因此，形成自其他半導體區域隔離的半導體區域104(參見第11B圖)。作為蝕刻，較佳執行乾蝕刻，但可執行濕蝕刻。可根據被蝕刻層的材料適當選擇蝕刻氣體及蝕刻劑。
接著，形成絕緣層以覆蓋半導體區域104，並選擇性移除重疊半導體區域104之區域中的絕緣層；故形成元件隔離絕緣層106(參見第11C圖)。使用氧化矽、氮化矽、氧氮化矽、或之類來形成絕緣層。作為移除絕緣層的一種方法，可採用任何蝕刻處理、如化學機械研磨(CMP)之研磨處理、及之類。注意到在半導體區域104的形成之後或在元件隔離絕緣層106的形成之後移除保護層102。接下來，在半導體區域104的表面上形成絕緣層，並且在絕緣層上方形成包括導電材料之層。
後續將絕緣層處理成閘極絕緣層，並可藉由例如半導體區域104的表面之熱處理(熱氧化處理、熱氮化處理、或之類)來加以形成。可採用高密度電漿處理來取代熱處理。可例如使用任何諸如氦(He)、氬(Ar)、氪(Kr)、或氙(Xe)之稀有氣體、氧、氮氧化物、氨、氮、氫、或之類的混合氣體來執行高密度電漿處理。當然可藉由CVD方法、濺鍍方法、或之類形成絕緣層。絕緣層較佳具有單層結構或堆疊結構，其具有包括氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSix Oy ，(x>0，y>0))、添加氮至其之矽酸鉿(HfSix Oy Nz ，(x>0，y>0，z>0))、添加氮至其之鋁鉿(HfAlx Oy Nz ，(x>0，y>0，z>0))、或之類的膜。絕緣層可具有1 nm至100 nm且較佳10 nm至50 nm的厚度。可使用諸如鋁、銅、鈦、鉭、或鎢之金屬材料來形成包括導電材料之層。可使用諸如多晶矽的半導體材料來形成包括導電材料之層。對於形成包括導電材料之層的方法並無特別限制，且可採用諸如蒸發方法、CVD方法、濺鍍方法、或旋塗方法的各種膜形成方法。注意到在此實施例中顯示其中使用金屬材料形成包括導電材料之層的情況之一範例。
之後，選擇性蝕刻絕緣層及包括導電材料之層；因此，形成閘極絕緣層108及閘極電極110(參見第11C圖)。
接下來，藉由添加磷(P)、砷(As)、或之類到半導體區域104，藉此形成通道形成區域116及雜質區域120(參見第11D圖)。注意到在此添加磷或砷以形成n型電晶體；可在形成p型電晶體的情況中添加諸如硼(B)或鋁(Al)之雜質。在此，可適當設定所添加之雜質的濃度；當高度微型化半導體元件時，較佳將濃度設定為高。
注意到可在閘極電極110的周圍形成側壁絕緣層並可形成添加不同濃度之雜質元素的雜質區域。
接著，形成金屬層122以覆蓋閘極電極110、雜質區域120、及之類(參見第12A圖)。可藉由諸如真空蒸發方法、濺鍍方法、及旋塗方法之各種膜形成方法來形成金屬層122。較佳使用與包括在半導體區域104中之半導體材料起反應而形成低電阻金屬化合物的金屬材料來形成金屬層122。這類金屬材料之範例為鈦、鉭、鎢、鎳、鈷、鉑、及之類。
接下來，執行熱處理使金屬層122與半導體材料起反應。因此，形成接觸雜質區域120之金屬化合物區域124(參見第12A圖)。注意到當使用多晶矽或之類來形成閘極電極110時，亦在接觸金屬層122之閘極電極110的一部分中形成金屬化合物區域。
作為熱處理，可例如採用以閃光燈之照射。雖當然可使用另一熱處理，較佳使用可在極短時間中實現熱處理的方法以改善金屬化合物之形成的化學反應的可控性。注意到藉由金屬材料與半導體材料之反應形成金屬化合物區域，且其具有充分高的傳導性。金屬化合物區域的形成可恰當地減少電阻並改善元件特性。注意到在形成金屬化合物區域124之後移除金屬層122。
接著，形成絕緣層128及絕緣層130以覆蓋於上述步驟中形成之構件(參見第12B圖)。可使用包括諸如氧化矽、氧氮化矽、氮化矽、或氧化鋁的無機絕緣材料之材料來形成絕緣層128及絕緣層130。尤其，較佳使用具有低介電常數之材料(低k材料)作為絕緣層128及絕緣層130，因為可充分減少因電極及/或佈線的重疊所造成之電容。注意到可使用具有這種材料之多孔絕緣層作為絕緣層128及絕緣層130。多孔絕緣層具有比含有高密度之絕緣層更低的介電常數，並因此得以進一步減少由電極及/或佈線所產生之電容。替代地，可使用諸如聚酰亞胺或丙烯酸類之有機絕緣材料來形成絕緣層128及絕緣層130。注意到雖在此實施例中使用絕緣層128及絕緣層130的堆疊結構，所揭露的本發明之一實施例不限於此範例。亦可使用單層結構或包括三或更多層的堆疊層結構。
經由上述步驟，使用包括半導體材料之基板100來形成的電晶體160(參見第12B圖)。電晶體160之一特徵在於可以高速操作。藉由使用此電晶體作為讀取之電晶體，可以高速讀取資料。
之後，作為形成電晶體162及電容器164之前所執行的處理，執行絕緣層128及絕緣層130之CMP處理以暴露出閘極電極110的上表面(參見第12C圖)。作為暴露閘極電極110的上表面之處理，可採用蝕刻處理或之類來取代CMP處理；為了改善電晶體162的特性，較佳使絕緣層128及絕緣層130之表面盡可能地平坦。
注意到在上述每一步驟之前或之後，可進一步執行形成電極、佈線、半導體層、絕緣層、或之類的步驟。例如，當佈線具有包括絕緣層及導電層之堆疊層結構的多層結構時，可實現高度整合的半導體裝置。
<製造在上部中之電晶體的方法>
接下來，在閘極電極110、絕緣層128、絕緣層130、及之類上方形成導電層，並藉由選擇性蝕刻導電層來形成源極或汲極電極142a及源極或汲極電極142b(參見第13A圖)。
可藉由諸如濺鍍方法之PVD方法或諸如電漿CVD方法的CVD方法來形成導電層。作為導電層的材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之元素；包括任何這些元素作為成分之合金；或之類。可使用錳、鎂、鋯、鈹、釹、或鈧之一、或任何這些元素之結合的材料。
導電層可具有單層結構或包括兩或更多層之堆疊層結構。例如，導電層可具有鈦膜或氮化鈦膜之單層結構、包括矽之鋁膜的單層結構、其中鈦膜堆疊在鋁膜之上的兩層結構、其中鈦膜堆疊在氮化鈦膜之上的兩層結構、其中鈦膜、鋁膜、及鈦膜以此順序堆疊的三層結構、或之類。注意到具有鈦膜或氮化鈦膜之單層結構的在導電層有可被輕易處理成具有錐形的源極或汲極電極142a及源極或汲極電極142b之優點。
可使用導電金屬氧化物來形成導電層。作為導電金屬氧化物，可使用氧化銦(In2 O3 )、氧化錫(SnO2 )、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2 O3 -SnO2 ，在一些情況中其可簡稱為ITO)、氧化銦-氧化鋅合金(In2 O3 -ZnO)、或包括矽或氧化矽的任何這些金屬氧化物材料。
較佳蝕刻導電層，使源極或汲極電極142a及源極或汲極電極142b形成具有錐形端部。在此，錐角例如較佳為30°至60°。當蝕刻而使源極或汲極電極142a及源極或汲極電極142b具有錐形端部時，可改善以後續形成之閘極絕緣層146的源極或汲極電極142a及源極或汲極電極142b之覆蓋並可防止閘極絕緣層146之斷連。
藉由源極或汲極電極142a與源極或汲極電極142b之下端部之間的距離來決定在上部中的電晶體之通道長度(L )。注意到針對在製造通道長度(L )少於25 nm的電晶體的情況中用於形成遮罩之曝光，較佳以極紫外射線(其之波長短如數奈米至數十奈米，此為極短)來執行曝光。以極紫外線之曝光的解析度為高且焦深為大。有鑑於這些原因，後續形成之電晶體的通道長度(L )可設定在10 nm至1000 nm(1 μm)的範圍中，並且電路可以較高速操作。此外，可藉由微型化來減少半導體裝置之耗電量。
注意到充當基底的絕緣層可設置在絕緣層128及絕緣層130的上方。可藉由PVD方法、CVD方法、或之類形成絕緣層。
接著，可在源極或汲極電極142a的上方形成絕緣層143a並在源極或汲極電極142b上方形成絕緣層143b(參見第13B圖)。可藉由形成絕緣層以覆蓋源極或汲極電極142a及源極或汲極電極142b並接著藉由選擇性蝕刻該絕緣層來形成絕緣層143a及絕緣層143b。另外，形成絕緣層143a及絕緣層143b以重疊後續形成之閘極電極的一部分。藉由這種絕緣層，可減少在閘極電極與源極或汲極電極之間的電容。
可使用包括諸如氧化矽、氧氮化矽、氮化矽、或氧化鋁的無機絕緣材料之材料來形成絕緣層143a及絕緣層143b。尤其，較佳使用具有低介電常數之材料(低k材料)作為絕緣層143a及絕緣層143b，因為可充分減少在閘極電極與源極或汲極電極之間的電容。注意到可採用具有這種材料之多孔絕緣層作為絕緣層143a及絕緣層143b。多孔絕緣層具有比含有高密度之絕緣層更低的介電常數，並因此得以進一步減少閘極電極與源極或汲極電極之間的電容。
注意到雖較佳設置絕緣層143a及143b以減少閘極電極與源極或汲極電極之間的電容，亦可有其中未設置該些絕緣層之結構。
接著，藉由形成氧化物半導體層以覆蓋源極或汲極電極142a及源極或汲極電極142b並接著選擇性蝕刻氧化物半導體層來形成氧化物半導體層144(參見第13C圖)。
可使用如In-Sn-Ga-Zn-O為基的氧化物半導體之四成分金屬氧化物；如In-Ga-Zn-O為基的氧化物半導體、In-Sn-Zn-O為基的氧化物半導體、In-Al-Zn-O為基的氧化物半導體、Sn-Ga-Zn-O為基的氧化物半導體、Al-Ga-Zn-O為基的氧化物半導體、或Sn-Al-Zn-O為基的氧化物半導體之三成分金屬氧化物；如In-Zn-O為基的氧化物半導體、Sn-Zn-O為基的氧化物半導體、Al-Zn-O為基的氧化物半導體、Zn-Mg-O為基的氧化物半導體、Sn-Mg-O為基的氧化物半導體、或In-Mg-O為基的氧化物半導體之兩成分金屬氧化物；或In-O為基的氧化物半導體、Sn-O為基的氧化物半導體、Zn-O為基的氧化物半導體之單成分金屬氧化物、或之類來形成氧化物半導體層。
尤其，In-Ga-Zn-O為基的氧化物半導體材料當無電場時具有夠高的電阻而且因此可充分減少關閉狀態電流。另外，因亦具有高場效遷移率，In-Ga-Zn-O為基的氧化物半導體材料因此適用於半導體裝置中使用之半導體材料。
作為In-Ga-Zn-O為基的氧化物半導體材料之一典型範例，提供由InGaO3 (ZnO) m (m >0且m 非自然數)所表示者。使用M 來取代Ga，有由InM O3 (ZnO) m (m >0且m 非自然數)所表示的氧化物半導體材料。在此，M 標示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)、或之類的一或更多金屬元素。例如，M 可為Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co、或之類。注意到上述組成衍生自氧化物半導體材料可具有之晶體結構並僅為範例。
作為藉由濺鍍方法形成氧化物半導體層用之靶材，較佳使用具有In：Ga：Zn=1：x ：y (x 大於或等於0，且y 大於或等於0.5並小於或等於5)的組成比例之靶材。例如，可使用具有In2 O3 ：Ga2 O3 ：ZnO=1：1：2[莫耳比率]之組成比例的靶材。此外，亦可使用具有In2 O3 ：Ga2 O3 ：ZnO=1：1：1[莫耳比率]之組成比例的靶材、具有In2 O3 ：Ga2 O3 ：ZnO=1：1：4[莫耳比率]之組成比例的靶材、或具有In2 O3 ：Ga2 O3 ：ZnO=1：0：2[莫耳比率]之組成比例的靶材。
在此實施例中，藉由使用In-Ga-Zn-O為基的金屬氧化物靶材之濺鍍方法來形成具有非晶結構的氧化物半導體層。
在金屬氧化物靶材中的金屬氧化物的相對密度為80%或更高；較佳95%或更高；且更佳99.9%或更高。藉由使用具有高相對密度之金屬氧化物靶材，可形成具有密實結構的氧化物半導體層。
形成氧化物半導體層之周圍環境較佳為稀有氣體(典型為氬)周圍環境、氧周圍環境、或含有稀有氣體(典型為氬)及氧之混合周圍環境。詳言之，較佳使用高純度氣體之周圍環境，從其移除諸如氫、水、羥基、或氫化物之雜質，使其之濃度降至為1 ppm或更低(較佳，10 ppb或更低)。
在形成氧化物半導體層中，例如，將待處理物體保持在維持於減壓下之處理室中且將待處理物體加熱，使待處理物體之溫度高於或等於100℃並低於550℃，且較佳高於或等於200℃且低於或等於400℃。替代地，在形成氧化物半導體層中之待處理物體之溫度可在室溫(25℃±10℃)。接著，移除處理室中之濕氣，引進從其移除掉氫、水、或之類的濺鍍氣體，並使用上述的靶材；因此形成氧化物半導體層。藉由在加熱待處理物體的同時形成氧化物半導體層，可減少氧化物半導體層中所含之雜質。此外，可減少濺鍍造成的破壞。為了移除處理室中的濕氣，較佳使用捕集真空泵。例如，可使用低溫泵、離子泵、鈦昇華泵、或之類。可使用具有冷阱的渦輪泵。由於可藉由低溫泵或之類的抽空而從處理室移除氫、水、或之類，可減少氧化物半導體層中的雜質濃度。
例如，可如下般設定形成氧化物半導體層之條件：物體與靶材間的距離為170 mm；壓力為0.4 Pa；直流電(DC)功率為0.5 kW；且周圍環境為氧(100%氧)周圍環境、氬(100%氬)周圍環境、或氧及氬之混合周圍環境。注意到較佳使用脈衝式直流電(DC)電源，因為可減少在膜形成時所形成的粉末物質(亦稱為粒子或塵埃)並且膜厚度可為均勻。氧化物半導體層的厚度係設定在1 nm至50 nm；較佳1 nm至30 nm；更佳1 nm至10 nm之範圍中。藉由使用具有這種厚度之氧化物半導體層，可抑制微型化造成的短通道效應。注意到氧化物半導體層之適當厚度隨所使用之氧化物半導體材料、半導體裝置之用途、或之類而變；因此，亦可根據材料、用途、或之類來適當決定厚度。
注意到在以濺鍍方法形成氧化物半導體層之前，較佳執行其中藉由引進氬氣體來產生電漿的反向濺鍍來移除附著至形成表面(如，絕緣層130的表面)之物質。在此，相較於離子衝擊濺鍍靶材之正常濺鍍，反向濺鍍意指一種使離子衝擊待處理之表面以修改表面的方法。使離子衝擊待處理之表面的方法之一範例為其中在氬周圍環境中施加高頻電壓至表面側以在待處理物體附近產生電漿的方法。注意到取代氬周圍環境，周圍環境可為氮、氦、氧、或之類。
之後，較佳對氧化物半導體層執行熱處理(第一熱處理)。藉由第一熱處理，可移除氧化物半導體層中之過多的氫(包括水或羥基)，可重新排序氧化物半導體層之結構，並可減少能隙中的缺陷狀態。例如，第一熱處理之溫度可設定成高於或等於300℃且低於550℃，或高於或等於400℃且低於或等於500℃。
例如，在將待處理物體引進到設有電阻式加熱元件或之類的電爐中之後，可在450℃於氮周圍環境中執行熱處理一小時。在熱處理期間，氧化物半導體層不暴露至空氣，所以可防止水或氫的進入。
熱處理設備不限於電爐且可為藉由熱輻射或熱傳導從諸如加熱氣體的媒介加熱待處理物體之設備。例如，可使用諸如氣體迅速熱退火(GRTA)設備或燈迅速熱退火(LRTA)設備的迅速熱退火(RTA)設備。LRTA設備為藉由從諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈的燈所發射之光的輻射(電磁波)加熱待處理物體之設備。GRTA設備為使用高溫氣體來執行熱處理的設備。作為氣體，使用不藉由熱處理與待處理物體起反應之例如氮的惰性氣體或諸如氬之稀有氣體。
例如，作為第一熱處理，可以下列方式執行GRTA處理。將待處理物體放置在已加熱之惰性氣體中，加熱數分鐘，並從惰性氣體中取出。GRTA處理允許短時的高溫加熱處理。此外，在超過待處理物體的溫度上限之溫度時可採用GRTA處理。注意到惰性氣體可在處理期間切換成包括氧之氣體。這是因為藉由在包括氧的周圍環境中執行第一熱處理可減少氧空缺所造成之能隙中的缺陷狀態。
注意到作為惰性氣體周圍環境，較佳使用含氮或稀有氣體(如氦、氖、或氬)作為其主成分且不包括水、氫、或之類的周圍環境。例如，引進熱處理設備中之氮或諸如氦、氖、或氬之稀有氣體的純度設定至6N(99.9999%)或更多，較佳7N(99.99999%)或更多(亦即，雜質濃度為1 ppm或更少，較佳0.1 ppm或更少)。
在任何情況中，可使用藉由第一熱處理減少雜質而得的i型(本質)或實質i型的氧化物半導體層來獲得實現具有極優異特性之電晶體。
上述熱處理(第一熱處理)亦可稱為脫水處理、脫氫處理、或之類，因其具有移除氫、水、或之類的效果。亦可在在形成氧化物半導體層之後、在形成閘極絕緣層之後、或在形成閘極電極之後執行脫水處理或脫氫處理。可執行這類脫水處理或脫氫處理一次或數次。
可在熱處理之前或之後執行氧化物半導體層之蝕刻。以元件之微型化而言乾蝕刻為佳，但可使用濕蝕刻。可根據待蝕刻之材料適當選擇蝕刻氣體及蝕刻劑。注意到在元件或之類中之漏電不會導致問題之情況中，不一定需要將氧化物半導體層處理成島狀。
接下來，形成接觸氧化物半導體層144的閘極絕緣層146。接著，在閘極絕緣層146上方，在重疊氧化物半導體層144的區域中形成閘極電極148a，並在重疊源極或汲極電極142a的區域中形成電極148b(參見第13D圖)。
可藉由CVD方法、濺鍍方法、或之類形成閘極絕緣層146。較佳形成閘極絕緣層146以含有氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、氧化鎵、矽酸鉿(HfSix Oy ，(x>0，y>0))、添加氮至其之矽酸鉿(HfSix Oy N2 ，(x>0，y>0，z>0))、添加氮至其之鋁鉿(HfAlx Oy Nz ，(x>0，y>0，z>0))、或之類。閘極絕緣層146可具有單層結構或堆疊層結構。對於閘極絕緣層146之厚度並不特別限制；厚度較佳微小以確保當微型化半導體裝置時之電晶體的操作。例如，在使用氧化矽的情況中，厚度可為1 nm至100 nm，且較佳10 nm至50 nm。
當如上述般閘極絕緣層為薄時，因隧道效應或之類的導致閘極漏電會變成一項問題。為了解決閘極漏電之問題，較佳使用高介電常數(高k)材料來形成閘極絕緣層146，諸如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSix Oy ，(x>0，y>0))、添加氮至其之矽酸鉿(HfSix Oy Nz ，(x>0，y>0，z>0))、或添加氮至其之鋁鉿(HfAlx Oy Nz ，(x>0，y>0，z>0))。藉由使用高k材料作為閘極絕緣層146，可增加閘極絕緣層146之厚度以防止閘極漏電還可確保電性質。注意到亦可採用包括高k材料之膜及包括氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、及之類的任何者之膜的堆疊層結構。
在形成閘極絕緣層146之後，較佳在惰性氣體周圍環境或氧周圍環境中執行第二熱處理。該熱處理之溫度係設定在200℃至450℃，且較佳為250℃至350℃之範圍中。例如，可在250℃於氮周圍環境中執行該熱處理一小時。藉由第二熱處理，可減少電晶體之電氣特性中的變動。在閘極絕緣層146含有氧的情況中，可供應氧至氧化物半導體層144並可填補氧化物半導體層144中之氧空缺；因此，亦可形成i型(本質)或實質i型的氧化物半導體層144。
注意到在此實施例中係在形成閘極絕緣層146之後執行第二熱處理；第二熱處理之時序不限於此。例如，可在形成閘極電極之後執行第二熱處理。替代地，可接續執行第一熱處理及第二熱處理，或第一熱處理可充當第二熱處理，或第二熱處理可充當第一熱處理。
藉由執行如上述之第一熱處理及第二熱處理的至少一者，可純化氧化物半導體層144以盡可能地排除非主要成份的雜質。
藉由在閘極絕緣層146上方形成導電層並接著選擇性蝕刻導電層來形成閘極電極148a及電極148b。可藉由諸如濺鍍方法之PVD方法或諸如電漿CVD方法的CVD方法形成將成為閘極電極148a及電極148b的導電層。細節與源極或汲極電極142a或之類的類似；故可參照其之說明。
接下來，在閘極絕緣層146、閘極電極148a、及電極148b上方形成絕緣層150及絕緣層152(參見第14A圖)。可藉由PVD方法、CVD方法、或之類形成絕緣層150及絕緣層152。可使用包括諸如氧化矽、氧氮化矽、氮化矽、氧化鉿、或氧化鋁的無機絕緣材料之材料來形成絕緣層150及絕緣層152。
注意到較佳使用具有低介電常數之材料或低介電常數之結構(如多孔結構)來形成絕緣層150及絕緣層152。這是因為當絕緣層150及絕緣層152具有低介電常數時，可減少佈線、電極、或之類之間產生的電容，並可實現較高速的操作。
注意到雖在此實施例中使用絕緣層150及絕緣層152的堆疊層結構，所揭露之本發明之一實施例不限於此範例。亦可使用單層結構或包括三或更多層的堆疊層結構。替代地，亦可有其中未設置絕緣層之結構。
注意到較佳形成絕緣層152以具有平坦表面。這是因為當絕緣層152具有平坦表面時，即使在微型化半導體裝置或之類的情況中，可在絕緣層152上方合意地形成電極、佈線、或之類。注意到可使用諸如化學機械研磨(CMP)之方法來平面化絕緣層152。
接著，在閘極絕緣層146、絕緣層150、及絕緣層152之中形成到達源極或汲極電極142b的開口(參見第14B圖)。藉由以遮罩或之類選擇性蝕刻來形成開口。
之後，在開口中形成電極154，並在絕緣層152上方形成接觸電極154的佈線156(參見第14C圖)。
可以一種方式形成電極154，例如，藉由PVD方法、CVD方法、或之類在包括開口的區域中形成導電層，並接著藉由蝕刻處理、CMP處理、或之類移除導電層之部分。
詳言之，可採用一種方法，例如，其中藉由PVD方法在包括開口的區域中形成薄鈦膜，藉由CVD方法形成薄氮化鈦膜，並接著，形成鎢膜以被嵌入開口中。在此，由PVD方法所形成薄鈦膜用於減少在其上形成鈦膜之表面上的氧化物膜(諸如原生氧化物膜)，及降低與下電極或之類(在此，源極或汲極電極142b)的接觸電阻。在鈦膜形成之後所形成之氮化鈦膜具有防止導電材料擴散的阻障功能。可在形成鈦、氮化鈦、或之類的阻障膜之後藉由鍍覆方法形成銅膜。
注意到在藉由移除導電層的一部分來形成電極的情況中，較佳執行程序以平面化表面。例如，當在包括開口的區域中形成薄鈦膜或薄氮化鈦膜並接著形成鎢膜以被嵌入開口中時，可移除多餘的鎢膜、鈦膜、氮化鈦膜、或之類並可藉由後續CMP處理來改善表面的平坦度。依此方式平面化包括電極154的表面，可在後續步驟中合意地形成電極、佈線、絕緣層、半導體層、或之類。
可藉由以諸如濺鍍方法之PVD方法或諸如電漿CVD方法的CVD方法形成導電層並接著圖案化導電層來形成佈線156。作為導電層的材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之元素；包括任何這些元素作為成分之合金；或之類。可使用錳、鎂、鋯、鈹、釹、鈧、或包括任何這些之結合的材料之任何者。細節與源極或汲極電極142a或之類的類似。
經由上述步驟，完成包括純化之氧化物半導體層144的電晶體162及電容器164(參見第14C圖)。
在此實施例中所述的電晶體162中，氧化物半導體層144為純化，且因此，含有在5×1019 atoms/cm3 或更少；較佳5×1018 atoms/cm3 或更少；更佳5×1017 atoms/cm3 或更少之濃度的氫。另外，，氧化物半導體層144的載子密度例如為低於1×1012 /cm3 ，較佳低於1.45×1010 /cm3 ，其充分低於一般矽晶圓的載子密度(近乎1×1014 /cm3 )。另外，電晶體162之關閉狀態電流夠小。例如，在室溫(25℃)的電晶體162之關閉狀態電流(在此，每微米(μm)通道寬度)為100 zA(1 zA(zeptoampere為1×10-21 A)或更少，較佳10 zA或更少。
依此方式，藉由使用純化且為本質的氧化物半導體層144，變得可輕易地充分減少電晶體的關閉狀態電流。藉由使用這種電晶體，可提供其中能夠極長時間保持已儲存資料之半導體裝置。
在此實施例中所述之結構、方法、及之類可與其他實施例中所述之任何結構及方法適當地結合。
(實施例3)
在此實施例中，參照第15A至15F圖敘述將上述任何實施例中所述之半導體裝置應用於電子裝置的情況。在此實施例中，將敘述將上述半導體裝置應用至諸如電腦、行動電話機(亦稱為行動電話或行動電話裝置)、可攜式資訊終端機(包括可攜式遊戲機、音頻再生裝置、及之類)、數位相機、數位視頻相機、電子紙、電視機(亦稱為電視或電視接收器)、及之類之電子裝置的情況。
第15A圖繪示筆記型個人電腦，其包括殼體701、殼體702、顯示部703、鍵盤704、及之類。在上述任何實施例中所述的半導體裝置係設置在殼體701及殼體702的至少一者中。因此，可實現具有充分低耗電之筆記型個人電腦，其中可以高速執行資料的寫入及讀取並可長時間儲存資料。
第15B圖繪示可攜式資訊終端機(PDA)。主體711設有顯示部713、外部界面715、操作鈕714、及之類。此外，亦設置操作可攜式資訊終端機或之類用的手寫筆712。在上述任何實施例中所示的半導體裝置係設置在主體711中。因此，可實現具有充分低耗電之可攜式資訊終端機，其中可以高速執行資料的寫入及讀取並可長時間儲存資料。
第15C圖繪示併入電子紙的電子書720，其包括殼體721及殼體723的兩殼體。殼體721及殼體723分別包括顯示部725及顯示部727。殼體721藉由鉸鍊737連接至殼體723，所以可以鉸鍊737作軸打開及關閉電子書720。此外，殼體721設有電源開關731、操作鍵733、揚聲器735、及之類。殼體721及殼體723之至少一者設有在上述任何實施例中所示的半導體裝置。因此，可實現具有充分低耗電之電子書，其中可以高速執行資料的寫入及讀取並可長時間儲存資料。
第15D圖繪示行動電話機，其包括殼體740及殼體741之兩殼體。此外，在於第15D圖中顯示成展開狀態中的殼體740及殼體741可藉由滑動而位移使得其中之一重疊在另一者上方。因此，可減少行動電話機的尺寸，使行動電話機適合攜帶。殼體741包括顯示板742、揚聲器743、麥克風744、操作鍵745、指示裝置746、相機透鏡747、外部連結端子748、及之類。殼體740包括用於充電行動電話機的太陽能電池749、外部記憶體槽750、及之類。天線係併入殼體741中。殼體740及741之至少一者設有在上述任何實施例中所示的半導體裝置。因此，可實現具有充分低耗電之行動電話機，其中可以高速執行資料的寫入及讀取並可長時間儲存資料。
第15E圖繪示數位相機，其包括主體761、顯示部767、目鏡763、操作開關764、顯示部765、電池766、及之類。在上述實施例中所示的半導體裝置係設置在主體761中。因此，可實現具有充分低耗電之數位相機，其中可以高速執行資料的寫入及讀取並可長時間儲存資料。
第15F圖為電視機770，其包括殼體771、顯示部773、支架775、及之類的。可藉由包括在殼體771中之開關或遙控器780操作電視機770。上述任何實施例中所示的半導體裝置係安裝在殼體771及遙控器780中。因此，可實現具有充分低耗電之電視機，其中可以高速執行資料的寫入及讀取並可長時間儲存資料。
如上述，在此實施例中所述的電子裝置中各包括根據上述任何實施例的半導體裝置。因此，可實現具有低耗電的電子裝置。
[範例1]
在此範例中，將敘述測量包括純化氧化物半導體的電晶體之關閉狀態電流的結果。
首先，考量到包括純化氧化物半導體的電晶體之非常小關閉狀態電流而備置具有夠寬的1 m之通道寬度W 的電晶體，並測量關閉狀態電流。第16圖顯示藉由測量具有1 m之通道寬度W 的電晶體之關閉狀態電流之結果。在第16圖中，水平軸顯示閘極電壓VG且垂直軸顯示汲極電流ID。在汲極電壓VD為+1 V或+10 V且閘極電壓VG在-5 V至-20 V的範圍內的情況中，發現電晶體之關閉狀態電流小於或等於1×10-12 A，此為檢測極限。此外，發現到電晶體之關閉狀態電流密度(在此，每微米(μm)通道寬度)小於或等於1 aA/μm(1×10-18 A/μm)。
接下來，將說明藉由更準確地測量包括純化氧化物半導體的電晶體之關閉狀態電流之結果。如上述，發現到包括純化氧化物半導體的電晶體之關閉狀態電流小於或等於1×10-12 A，此為測量設備的測量極限。在此，將敘述使用特性評估用之元件來測量更準確的關閉狀態電流(該值小於或等於上述測量中之測量設備的檢測極限)的結果。
首先，參照第17圖說明用於測量電流之方法中之特性評估用的元件。
在第17圖中之特性評估用之元件中，並聯連接三個測量系統800。測量系統800包括電容器802、電晶體804、電晶體805、電晶體806、及電晶體808。作為電晶體804、電晶體805、電晶體806、及電晶體808，採用了包括純化氧化物半導體之電晶體。
在測量系統800中，電晶體804之源極端子及汲極端子之一、電容器802的端子之一、電晶體805之源極端子及汲極端子之一電連接至電源(用於供應V2)。電晶體804之源極端子及汲極端子之另一者、電晶體808之源極端子及汲極端子之一、電容器802的端子之另一者、及電晶體805的閘極端子彼此電連接。電晶體808之源極端子及汲極端子之另一者、電晶體806之源極端子及汲極端子之一、及電晶體806之閘極端子電連接至電源(用於供應V1)。電晶體805之源極端子及汲極端子之另一者及電晶體806之源極端子及汲極端子之另一者彼此電連接並充當輸出端子。
注意到供應用於控制是否啟通或關閉電晶體804的電位Vext_b2至電晶體804的閘極端子，並供應用於控制是否啟通或關閉電晶體808的電位Vext_b1至電晶體808的閘極端子。從輸出端子輸出電位Vout。
接下來，將敘述使用評估特性之元件來測量電流之方法。
首先，將概略說明其中施加電位差以測量關閉狀態電流的初始時期。在初始時期中，輸入用於啟通電晶體808之電位Vext_b1至電晶體808的閘極端。據此，供應電位V1至節點A，其為電連接至電晶體804之源極端子及汲極端子之另一者的節點(亦即，電連接至電晶體808之源極端子及汲極端子之一、電容器802的端子之另一者、電晶體805的閘極端子的節點)。在此，電位V1為例如高電位。另外，供應會關閉電晶體804之電位作為Vext_b2，以關閉電晶體804。
之後，輸入用於關閉電晶體808之電位Vext_b1至電晶體808的閘極端子，以關閉電晶體808。在關閉電晶體808之後，將電位V1設定至低電位。電晶體804仍為關閉。電位V2等於電位V1。因此，完成初始時期。當完成初始時期的狀態時，在節點A與電晶體804之源極端子及汲極端子之一之間產生電位差。另外，在節點A與電晶體808之源極端子及汲極端子之另一者之間產生電位差。據此，小量的電荷流經電晶體804及電晶體808。換言之，產生關閉狀態電流。
接下來，將概略敘述關閉狀態電流的測量時期。在測量時期中，將電晶體804之源極端子及汲極端子之一的電位(亦即，電位V2)和電晶體808之源極端子及汲極端子之另一者(亦即，電位V1)係固定至低電位。另一方面，在測量時期中不固定節點A的電位(節點A在浮置狀態中)。據此，電荷流經電晶體804，且在節點A中所保持之電荷量隨時間而變。節點A之電位隨保持在節點A之電荷量的改變時而變。亦即，輸出端子的輸出電位Vout亦改變。
第18圖顯示產生電位差之初始時期中及在隨後之測量時期中的電位間的關係之細節(時序圖)。
在初始時期中，首先，將電位Vext_b2設定至會啟通電晶體804之電位(高電位)。故節點A的電位變成V2，亦即，低電位(VSS)。注意到，不一定得施加低電位(VSS)至節點A。之後，將電位Vext_b2設定至會關閉電晶體804之電位(低電位)，藉此關閉電晶體804。接著，將電位Vext_b1設定至會啟通電晶體808之電位(高電位)。因此，節點A的電位變成V1，亦即，高電位(VDD)。之後，將電位Vext_b1設定至會關閉電晶體808之電位。據此，將節點A帶到浮置狀態中並完成初始時期。
在初始時期後的測量時期中，設定電位V1及電位V2使電荷流至節點A或從節點A流出。在此，將電位V1及電位V2設定成低電位(VSS)。注意到在測量輸出電位Vout之時序，必須操作輸出電路，並因此在某些情況中暫時將V1設定至高電位(VDD)。注意到使其中將V1設定為高電位(VDD)的時期為短，以致於不影響測量的程度。
當如上述般產生電位差並開始測量時期時，保持在節點A的電荷量會隨時間改變，且節點A之電位改變。這意味著電晶體805之閘極端子的電位會改變，並因此輸出端子的輸出電位Vout亦隨時間而變。
將於下敘述依據所得的輸出電位Vout來計算關閉狀態電流之方法。
在計算關閉狀態電流之前獲得節點A之電位VA 與輸出電位Vout之間的關係。藉此關係，可依據輸出電位Vout獲得節點A之電位VA 。根據上述關係，可藉由下列等式將節點A之電位VA 表示為輸出電位Vout的函數。
[等式1]
V A =F (Vout )
由下列等式使用節點A之電位VA 、連接至節點A的電容CA 、及常數(const)來表示節點A之電荷QA 。在此，連接至節點A的電容CA 為電容器802之電容和其他電容的總和。
[等式2]
Q A =C A V A +const
節點A的電流IA 為流至節點A的電荷(或從節點A流出之電荷)之時間導數，並因此藉由下列等式來加以表示。
依照此方式，可從連接至節點A的電容CA 及輸出端子的輸出電位Vout獲得節點A的電流IA 。
根據上述方法，可測量出在關閉狀態中之電晶體的源極與汲極之間流動的漏電流(關閉狀態電流)。
在此範例中，使用純化氧化物半導體來製造具有10 μm的通道長度L 及50 μm的通道寬度W 之電晶體804、電晶體805、電晶體806、及電晶體808。另外，在並聯配置的測量系統800中，電容器802的電容值分別為100 fF、1 pF、及3 pF。
注意在此範例之測量中VDD為5 V且VSS為0 V。在測量時期，在將電位V1基本上設定至VSS並僅以每10秒至300秒的100毫秒中改變至VDD的同時測量Vout。此外，用於計算流經元件之電流I的Δt約為30000秒。
第19圖顯示上述的電流測量中之經過的時間Time及輸出電位Vout之間的關係。從第19圖可確認電位會隨時間而變。
第20圖顯示在上述電流測量中所計算之在室溫(25℃)的關閉狀態電流。注意到第20圖顯示源極-汲極電壓V與關閉狀態電流I之間的關係。從第20圖發現到在源極-汲極電壓為4 V的情況下關閉狀態電流約為40 zA/μm。亦發現到在源極-汲極電壓為3.1 V的情況下，關閉狀態電流小於或等於10 zA/μm。注意到1 zA代表10-21 A。
此外，第21圖顯示在85℃的溫度之環境中之關閉狀態電流，其係在上述電流測量中所計算。第21圖顯示在85℃的溫度之環境中之源極-汲極電壓V與關閉狀態電流I之間的關係。從第21圖發現到在源極-汲極電壓為3.1 V的情況下關閉狀態電流小於或等於100 zA/μm。
如上述，從此範例確認包括純化氧化物半導體的電晶體之關閉狀態電流夠小。
[範例2]
檢驗根據所揭露之本發明的一實施例之記憶胞可重寫資料的次數。在此範例中，參照第22A至22C圖敘述檢驗結果。
用於檢驗之半導體裝置為具有第1A-1圖中之電路組態的半導體裝置。在此，針對對應於電晶體162之電晶體使用氧化物半導體。使用具有0.33 pF之電容值的電容器作為對應至電容器164的電容器。
藉由比較初始記憶體窗寬度及在重複保持及寫入資料預定次數之後之記憶體窗寬度來執行檢驗。藉由施加0 V或5 V至對應於第1A-1圖中之第三佈線的佈線並施加0 V或5 V至對應於第四佈線的佈線來保持資料並寫入至記憶胞。當對應於第四佈線的佈線之電位為0 V時，對應於電晶體162之電晶體(用於寫入之電晶體)為關閉；故保持供應至節點FG的電位。當對應於第四佈線的佈線之電位為5 V時，對應於電晶體162之電晶體為啟通；故供應對應於第三佈線的佈線之電位至節點FG。
記憶體窗寬度為記憶體裝置特性的指標之一。在此，記憶體窗寬度意指不同記憶體狀態中的曲線(Vcg-Id曲線)之間的位移量ΔVcg，其顯示在對應於第五佈線的佈線之電位Vcg及對應於電晶體160之電晶體(用於讀取之電晶體)的汲極電流Id之間的關係。不同記憶體狀態意指施加0 V至節點FG之狀態(此後稱為低狀態)及施加5 V至節點FG之狀態(此後稱為高狀態)。亦即，藉由掃掠在低狀態中及高狀態中之電位Vcg來獲得記憶體窗寬度。
第22A圖顯示初始記憶體窗寬度及在執行寫入1×109 次之後的記憶體窗寬度的檢驗結果。注意到在第22A圖中，水平軸顯示Vcg(V)且垂直軸顯示Id(A)。
如第22A圖中所示，在低狀態寫入中或高狀態寫入中之寫入的1×109 次之前及之後的Vcg-Id曲線之間幾乎無差別。另外，在寫入的1×109 次之前於低狀態寫入中或高狀態寫入中的Vcg-Id曲線之間之位移量(ΔVcg)與在寫入的1×109 次之後的位移量之間幾乎無差別。
第22B圖繪示在高狀態寫入及低狀態寫入中啟通電晶體160所需之對應至第五佈線的佈線之電位與重寫次數之間的關係。在第22B圖中，水平軸顯示重寫次數且垂直軸顯示對應至第五佈線的佈線之電位，亦即，電晶體160之表觀臨限電壓Vth (V)。
注意到一般可藉由切線法獲得臨限電壓。詳言之，在其中水平軸顯示閘極電壓Vg且垂直軸顯示汲極電流Id的平方根的圖中，獲得曲線之最大坡度點之切線。切線之水平軸(閘極電壓Vg的值)截點為臨限電壓Vth 。亦在第22B圖中，藉由切線法獲得表觀臨限電壓Vth 。
在表1中提供從第22B圖獲得之記憶體窗寬度。注意到記憶體窗寬度，其係藉由計算而得，為在高狀態寫入中的電晶體160之表觀臨限電壓Vth_H 與在低狀態寫入中的電晶體160之表觀臨限電壓Vth_L 之間的差。
從表1中可見，在此範例的記憶胞中，在寫入之1×109 次之前與之後的記憶體窗寬度之間的差為2%或更少，尤其1.68%。因此，發現半導體裝置在至少寫入1×109 次之後並未退化。
第22C圖顯示重寫次數與記憶胞的互導(gm)。在第22C圖中，水平軸顯示重寫次數，且垂直軸顯示互導(gm)。
記憶胞的互導(gm)中之減少會有影響，如在寫入狀態及抹除狀態之間區別的困難性。如第22C圖中所示，發現到即使在重寫1×109 次之後幾乎觀察不到此範例之記憶胞的gm中之任何改變。因此，根據此範例之半導體裝置可說是為非常可靠的半導體裝置，其即使在重寫1×109 次之後仍未退化。
如上述，根據所揭露的本發明之一實施例之記憶胞的特性即使在當重複資料的儲存及寫入多達1×109 次時仍未改變改變，且記憶胞具有非常高的寫入耐久性。亦即，根據所揭露之本發明的一實施例，可說是實現具有優異可靠度的記憶胞及併入該記憶胞的半導體裝置。
此申請案依據在2010年2月19日向日本專利局申請之日本專利申請案序號2010-035386，其全部內容以引用方式併於此。
100．．．基板
102．．．保護層
104．．．半導體區域
106．．．元件隔離絕緣層
108．．．閘極絕緣層
110．．．閘極電極
116．．．通道形成區域
120．．．雜質區域
122．．．金屬層
124．．．金屬化合物區域
128．．．絕緣層
130．．．絕緣層
142a．．．源極或汲極電極
142b．．．源極或汲極電極
143a．．．絕緣層
143b．．．絕緣層
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極電極
148b．．．電極
150．．．絕緣層
152．．．絕緣層
154．．．電極
156．．．佈線
160．．．第一電晶體
162．．．第二電晶體
164．．．電容器
170．．．記憶胞
180．．．電位轉換電路
190．．．驅動器電路
192．．．驅動器電路
202．．．控制電路
204．．．延遲電路
206．．．緩衝器電路
208．．．電路
210．．．解碼器
212．．．控制電路
214L1．．．降壓位準位移器
214L2．．．降壓位準位移器
214L3．．．降壓位準位移器
214H．．．升壓位準位移器
216．．．緩衝器電路
218．．．緩衝器電路
701．．．殼體
702．．．殼體
703．．．顯示部
704．．．鍵盤
711．．．主體
712．．．手寫筆
713．．．顯示部
714．．．操作鈕
715．．．外部界面
720．．．電子書
721．．．殼體
723．．．殼體
725．．．顯示部
727．．．顯示部
731．．．電源開關
733．．．操作鍵
735．．．揚聲器
737．．．鉸鍊
740．．．殼體
741．．．殼體
742．．．顯示板
743．．．揚聲器
744．．．麥克風
745．．．操作鍵
746．．．指示裝置
747．．．相機透鏡
748．．．外部連結端子
749．．．太陽能電池
750．．．外部記憶體槽
761．．．主體
763．．．目鏡
764．．．操作開關
765．．．顯示部
766．．．電池
767．．．顯示部
770．．．電視機
771．．．殼體
773．．．顯示部
775．．．支架
780．．．遙控器
800．．．測量系統
802．．．電容器
804．．．電晶體
805．．．電晶體
806．．．電晶體
808．．．電晶體
1100．．．p型電晶體
1110．．．n型電晶體
1120．．．n型電晶體
1130．．．p型電晶體
1140．．．n型電晶體
1150．．．n型電晶體
1160．．．p型電晶體
1170．．．n型電晶體
1180．．．p型電晶體
1190．．．n型電晶體
1200．．．p型電晶體
1210．．．p型電晶體
1220．．．n型電晶體
1230．．．p型電晶體
1240．．．p型電晶體
1250．．．n型電晶體
1260．．．p型電晶體
1270．．．n型電晶體
1280．．．p型電晶體
1290．．．n型電晶體
1300．．．電晶體
1310．．．電晶體
1320．．．電晶體
1330．．．電晶體
1340．．．電晶體
1350．．．電容器
1360．．．電容器
1370．．．電容器
1380．．．電容器
1390．．．電晶體
1400．．．電晶體
1410．．．電晶體
1420．．．電晶體
1440．．．電晶體
1450．．．電容器
1460．．．電容器
1470．．．電容器
1480．．．電容器
1490．．．電晶體
第1A-1、1A-2、及1B圖為半導體裝置之電路圖。
第2A及2B圖為半導體裝置之電路圖。
第3圖為時序圖。
第4圖為半導體裝置之電路圖。
第5A及5B圖為半導體裝置之電路圖。
第6A至6D圖為半導體裝置之電路圖。
第7A及7B圖為半導體裝置之電路圖。
第8圖為半導體裝置之電路圖。
第9A及9B圖為半導體裝置之電路圖。
第10A及10B圖為半導體裝置之剖面圖及平面圖。
第11A至11D圖為繪示製造半導體裝置之程序的剖面圖。
第12A至12C圖為繪示製造半導體裝置之程序的剖面圖。
第13A至13D圖為繪示製造半導體裝置之程序的剖面圖。
第14A至14C圖為繪示製造半導體裝置之程序的剖面圖。
第15A至15F圖各繪示包括半導體裝置之電子裝置。
第16圖為顯示包括氧化物半導體之電晶體的特性之圖。
第17圖為用於評估包括氧化物半導體之電晶體的特性之元件的電路圖。
第18圖為用於評估包括氧化物半導體之電晶體的特性之元件的時序圖。
第19圖為顯示包括氧化物半導體之電晶體的特性之圖。
第20圖為顯示包括氧化物半導體之電晶體的特性之圖。
第21圖為顯示包括氧化物半導體之電晶體的特性之圖。
第22A至22C圖為顯示記憶體窗寬度之檢驗結果的圖。
第23A至23C圖為半導體裝置之電路圖。
第24圖為半導體裝置之電路圖。
第25圖為半導體裝置之電路圖。
170．．．記憶胞
180．．．電位轉換電路
190．．．驅動器電路
192．．．驅動器電路

Claims (8)

  1. 一種半導體裝置，包含：記憶胞；第一驅動器電路；第二驅動器電路；以及電位轉換電路，其中該記憶胞包含：第一電晶體，包括第一閘極、第一源極、第一汲極、及第一通道形成區域；第二電晶體，包括第二閘極、第二源極、第二汲極、及第二通道形成區域；以及電容器，其中該第一閘極電連接至該電容器的兩電極之一及該第二源極及該第二汲極之一，其中該第一驅動器電路電連接至該第一汲極及該第一源極之一，並電連接至該第二汲極及該第二源極之另一者，其中該第二驅動器電路電連接至該電容器的該兩電極之另一者，並電連接至該第二閘極，其中該電位轉換電路電連接至該第二驅動器電路，以及其中該第一通道形成區域包含含矽之半導體材料，且該第二通道形成區域包含氧化物半導體材料。
  2. 一種半導體裝置，包含： 記憶胞；第一驅動器電路；第二驅動器電路；以及電位轉換電路，其中該記憶胞包含：第一電晶體，包括第一閘極、第一源極、第一汲極、及第一通道形成區域；第二電晶體，包括第二閘極、第二源極、第二汲極、及第二通道形成區域；以及電容器，其中該第一閘極電連接至該電容器的兩電極之一及該第二源極及該第二汲極之一，其中該第一驅動器電路電連接至該第一汲極及該第一源極之一，並電連接至該第二汲極及該第二源極之另一者，其中該第二驅動器電路電連接至該電容器的該兩電極之另一者，並電連接至該第二閘極，其中該電位轉換電路電連接至該第二驅動器電路，以及其中該第一通道形成區域包含第一半導體材料，且該第二通道形成區域包括與該第一半導體材料不同的第二半導體材料。
  3. 如申請專利範圍第1或2項所述之半導體裝置，其中該電容器組態成藉由關閉該第二電晶體以保持在該電 容器的該兩電極之間的電壓。
  4. 如申請專利範圍第1或2項所述之半導體裝置，其中該電位轉換電路組態成輸出低於參考電位之第一電位至該第二驅動器電路。
  5. 如申請專利範圍第1或2項所述之半導體裝置，其中該電位轉換電路組態成輸出低於參考電位之第一電位及高於電源電位之第二電位至該第二驅動器電路。
  6. 如申請專利範圍第2項所述之半導體裝置，其中該第二半導體材料為氧化物半導體材料。
  7. 如申請專利範圍第1或2項所述之半導體裝置，其中該第一驅動器電路包含電連接至該第二汲極及該第二源極之另一者的延遲電路。
  8. 如申請專利範圍第1或2項所述之半導體裝置，其中該第二驅動器電路包含電連接至該電位轉換電路之位準位移電路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102754163B (zh) * 2010-02-19 2015-11-25 株式会社半导体能源研究所 半导体器件
WO2011129233A1 (en) * 2010-04-16 2011-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
US8779433B2 (en) 2010-06-04 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
WO2015170220A1 (en) * 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
WO2018130929A1 (ja) * 2017-01-10 2018-07-19 株式会社半導体エネルギー研究所 半導体装置及びその動作方法、電子部品、並びに電子機器
US10333397B2 (en) 2017-07-18 2019-06-25 Stmicroelectronics International N.V. Multi-stage charge pump circuit operating to simultaneously generate both a positive voltage and a negative voltage
US10050524B1 (en) * 2017-11-01 2018-08-14 Stmicroelectronics International N.V. Circuit for level shifting a clock signal using a voltage multiplier
EP3506265A1 (en) * 2017-12-29 2019-07-03 IMEC vzw A memory device
US10885955B2 (en) 2019-04-03 2021-01-05 Micron Technology, Inc. Driver circuit equipped with power gating circuit
JP7292466B2 (ja) * 2020-08-20 2023-06-16 株式会社半導体エネルギー研究所 半導体装置
JP7474369B2 (ja) 2022-04-07 2024-04-24 株式会社半導体エネルギー研究所 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995027982A1 (en) * 1994-04-07 1995-10-19 Symetrix Corporation Non-volatile memory
US5753946A (en) * 1995-02-22 1998-05-19 Sony Corporation Ferroelectric memory
TW200302570A (en) * 2002-01-31 2003-08-01 Sharp Kk Two transistor ferroelectric non-volatile memory
US20060227648A1 (en) * 2005-04-08 2006-10-12 Renesas Technology Corp Semiconductor memory device

Family Cites Families (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000113683A (ja) * 1998-10-02 2000-04-21 Hitachi Ltd 半導体装置
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6452858B1 (en) * 1999-11-05 2002-09-17 Hitachi, Ltd. Semiconductor device
JP4521543B2 (ja) 1999-11-05 2010-08-11 ルネサスエレクトロニクス株式会社 半導体装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002245777A (ja) * 2001-02-20 2002-08-30 Hitachi Ltd 半導体装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102856390B (zh) * 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007122758A (ja) * 2005-10-24 2007-05-17 Sony Corp 半導体メモリ装置およびその読み出し方法
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8009459B2 (en) * 2008-12-30 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for high speed dynamic memory
CN102754163B (zh) * 2010-02-19 2015-11-25 株式会社半导体能源研究所 半导体器件
WO2011129233A1 (en) * 2010-04-16 2011-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5846789B2 (ja) * 2010-07-29 2016-01-20 株式会社半導体エネルギー研究所 半導体装置
US8467231B2 (en) * 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995027982A1 (en) * 1994-04-07 1995-10-19 Symetrix Corporation Non-volatile memory
US5753946A (en) * 1995-02-22 1998-05-19 Sony Corporation Ferroelectric memory
TW200302570A (en) * 2002-01-31 2003-08-01 Sharp Kk Two transistor ferroelectric non-volatile memory
US20060227648A1 (en) * 2005-04-08 2006-10-12 Renesas Technology Corp Semiconductor memory device

Also Published As

Publication number Publication date
CN102754162A (zh) 2012-10-24
JP5695437B2 (ja) 2015-04-08
CN102754162B (zh) 2015-12-09
WO2011102228A1 (en) 2011-08-25
US20110205785A1 (en) 2011-08-25
TW201145276A (en) 2011-12-16
KR20110095821A (ko) 2011-08-25
KR101855070B1 (ko) 2018-05-09
US8441841B2 (en) 2013-05-14
JP2011192379A (ja) 2011-09-29

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