TWI523150B - 半導體裝置 - Google Patents

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半導體能源研究所股份有限公司
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Description

半導體裝置
於此揭示之本發明相關於包含半導體元件的半導體裝置及該半導體裝置的製造方法。
包含半導體元件的記憶體裝置被大略分為兩類：當未供電時會遺失所儲存資料的揮發記憶體裝置，及未供電時仍保持所儲存資料的非揮發記憶體裝置。
揮發記憶體裝置的典型例子為動態隨機存取記憶體(DRAM)。DRAM儲存資料，使得包含在記憶體元件中之電晶體被選擇及電荷被儲存於電容中。
當資料由DRAM讀取時，在電容中之電荷依據上述原理而遺失，因此，有必要每次資料被讀出時進行另一寫入操作。再者，包含在記憶體元件中之電晶體在關斷狀態或類似時在源極與汲極間有一洩漏電流(關斷電流)，及即使當電晶體未被選擇時，電荷仍流進流出該電晶體，這使得資料保持時間很短。為了此理由，在預定間距有需要寫入操作(更新操作)，因此，很困難足夠降低功率消耗。再者，因為儲存的資料當電源停止時遺失，所以，有需要利用磁材料或光學材料的另一記憶體裝置以長時間保持該資料。
揮發記憶體裝置的另一例子為靜態隨機存取記憶體(SRAM)。藉由使用例如正反器的電路，SRAM保持所儲存資料，因此，並不需要更新操作，這是優於DRAM。然而，因為電路使用例如正反器，所以每儲存容量的成本高。再者，如同在DRAM中，當電源停止時，在SRAM中之儲存資料遺失。
非揮發記憶體裝置的典型例子為快閃記憶體。快閃記憶體包含在電晶體中之閘極電極與通道形成區間有浮動閘極並藉由保持電荷在該浮動閘極中而儲存資料。因此，快閃記憶體的優點為資料保持時間係極端地長(半永久)及揮發記憶體裝置所需之更新操作並不需要(例如，見專利文件1)。
然而，在快閃記憶體中，有一問題為記憶體元件在預定次寫入後變成不能動作，因為包含在記憶體元件中之閘極絕緣層由於在寫入操作中產生的隧道電流而劣化。為降低此問題的影響，使用一種方法為在各記憶體元件間之寫入操作次數被等化，但這需要複雜週邊電路，以實現此方法。再者，即使當此方法被使用，使用壽命的基本問題並未解決。換句話說，快閃記憶體並不適用於經常重寫資料的應用中。
另外，需要高壓以將電荷注入浮動閘或移除電荷，因此，有需要一電路。再者，它也花用相當長時間以注入或移除電荷，這並不容易增加寫入或抹除資料的速度。
[參考文獻]
[專利文獻1]日本公開專利申請第S57-105889號。
針對上述問題，本案所揭示的方法之一實施例的目的為提供具有新穎結構的半導體裝置，其可以即使在未供電時保持所儲存資料並有無限次數的寫入循環。
在本揭示發明之一實施例中，半導體裝置係使用一材料加以形成，其能足夠降低電晶體的關斷狀態電流，例如氧化物半導體材料，其為寬帶半導體。能足夠降低電晶體的關斷狀態的電流之半導體材料的使用允許資料被保持一段長時間。
再者，於本揭示發明之一實施例中，提供一半導體裝置，其包含非揮發記憶體格，其包含寫入電晶體，其包含氧化物半導體；讀取電晶體，其包含與寫入電晶體不同的半導體材料，及電容。藉由導通寫入電晶體及供給電位至該寫入電晶體的源極電極與汲極電極之一、電容的一電極、及寫入電晶體的閘極電極的彼此電連接之節點，然後，關斷寫入電晶體，使得預定電荷被保持於該節點，則資料被寫入或重寫至記憶體格。再者，當p-通道類型電晶體被使用作為讀取電晶體時，讀取電位為正電位。
更明確地說，例如可以使用以下結構。
本發明之一實施例為一半導體裝置，其包含包括第一電晶體、第二電晶體及電容的記憶體格。第一電晶體係為p-通道類型電晶體並包含第一閘極電極、第一源極電極、第一汲極電極、及第一通道形成區域。該第二電晶體包含第二閘極電極、第二源極電極、第二汲極電極、及第二通道形成區，其包含與第一通道形成區不同的半導體材料。第一閘極電極、第二汲極電極、及電容的一電極係彼此電連接以形成一會保持電荷的節點。
本發明之另一實施例為一半導體裝置，其包含第一至第五配線及記憶體格，連接於第一配線與第二配線之間。記憶體格包含：第一電晶體，其包含第一閘極電極、第一源極電極、第一汲極電極、及第一通道形成區；第二電晶體，其包含第二閘極電極、第二源極電極、第二汲極電極，及第二通道形成區，其包含與第一通道形成區不同的半導體材料；及電容。該第一電晶體為p-通道類型電晶體。該第一閘極電極、第二汲極電極、及電容的一電極係彼此電連接並當電荷被保持時形成一節點。第一配線及第一源極電極係彼此電連接。第二配線及第一汲極電極係彼此電連接。第三配線及第二源極電極係彼此電連接。第四配線及第二閘極電極係彼此電連接。第五配線及電容的另一電極係彼此電連接。
在各個上述半導體裝置中，第二通道形成區較佳包含氧化物半導體。
在各個上述半導體裝置中，較佳設有第二電晶體，以與至少一部份的第一電晶體重疊。
在各個上述半導體裝置中，第一通道形成區可以包含矽。
在各個上述半導體裝置中，第二電晶體可以為n-通道類型電晶體。
注意，雖然在上述實施例中，電晶體可以使用氧化物半導體形成，但所揭示發明並不限於此。相較於氧化物半導體，能實現關斷狀態電流特徵的材料，例如寬帶材料(更明確地說，例如具有能隙Eg大於3eV的半導體材料)，例如碳化矽或類似物均可以使用。
注意，在本說明書中之用語“之上”或“之下”等並不必然表示一元件直接放在另一元件之上或之下。例如，“閘極電極在閘極絕緣層之上”並不排除元件係放置於閘極絕緣層與閘極電極之間。
另外，在此說明書中之用語“電極”或“配線”等並不限制一元件的功能。例如，一“電極”可能可以用作為“配線”的一部份，及“配線”也可以使用作為“電極”的一部份。再者，用語“電極”或“配線”可以包含當多數“電極”或“配線”被以積集方式形成。
當相反極性的電晶體被使用時或當於電路操作中電流流動方向改變時，“源極”及“汲極”的功能有時彼此交換。因此，“源極”及“汲極”可以被使用以分別在此說明書中表示汲極與汲極。
注意，在說明書中之用語“電連接”等包含元件係透過“具有任何電功能的物品”而連接者。對於具有任何電功能的物品並沒有特定限制，只要電信號可以在透過物品連接的元件間發射及接收即可。
“具有電功能的物品”的例子為開關元件，例如電晶體、電阻、電感、電容及具有各種功能的元件，及電極與配線。
因為包含氧化物半導體的電晶體的關斷狀態電流極端小，所以，當電晶體使用時，儲存資料可以被保持極端長時間。換句話說，更新操作變成不必要，或更新操作的頻率可以極端低，這造成在功率消耗上的足夠降低。再者，當電力未供給時(注意電位為較佳固定)時，儲存資料可以被保持很長時間段。
再者，依據所揭示發明之半導體裝置並不需要高壓作資料寫入並未具有元件劣化的問題。再者，不像傳統非揮發記憶體，並不必要注入及抽出電子進出浮動閘極，因此，例如閘極絕緣層的劣化之問題完全不會發生。即，依據所揭示發明之半導體裝置對於可以重寫資料的次數並無限制，及傳統非揮發記憶體的問題及其可靠度被顯著改良。再者，因為資料藉由導通或關斷電晶體而寫入，所以可以容易實現高速操作。另外，有一優點為抹除資料的操作並不需要。
當包含氧化物半導體以外之材料並可以以足夠高速操作之電晶體被使用作為讀取電晶體，配合上包含氧化物半導體的電晶體並被使用作為寫入電晶體時，半導體裝置可以以足夠高速執行操作(例如資料讀取)。再者，包含氧化物半導體以外之材料的電晶體可以較佳地實現各種電路(例如邏輯電路或驅動器電路)，其需要能以高速操作者。
具有新穎特性的半導體裝置可以藉由設有包含氧化物半導體以外之材料的電晶體(換句話說，電晶體能以足夠高速操作)，及包含氧化物半導體的電晶體(廣義地說，電晶體其關斷狀態電流足夠地小)而加以實現。
本發明之實施例將參考附圖加以描述。注意，本發明並不限於以下說明，可以迅速為熟習於本技藝者所了解的是，本發明之模式與細節可以以不脫離本案精神與範圍下以各種方式加以修改。因此，本發明應不解釋為限制於以下實施例之說明中。
注意，在附圖中所示之各個元件的位置、大小、範圍或類似部份情形中為容易了解並未準確顯示。因此，所揭示發明並不必然為附圖中所揭示之位置、大小、範圍或類似物所限制。
注意，在本說明書中的次序數，例如“第一”、“第二”、及“第三”等係被使用以避免元件間之混亂，並不作數字上限制元件。
(實施例1)
在此實施例中，將參考圖1A-1、1A-2及1B，描述依據本發明一實施例之半導體裝置的電路架構與操作。注意，在部份電路圖中，“OS”係被寫在電晶體旁，以表示該電晶體包含氧化物半導體。
在圖1A-1所示之半導體裝置中，第一配線(第1線)係電連接至電晶體160的源極電極。第二配線(第2線)電連接至電晶體160的汲極電極。第三配線(第3線)係電連接至電晶體162的源極電極。第四配線(第4線)係電連接至電晶體162的閘極電極。再者，電晶體160的閘極電極及電晶體162的汲極電極係電連接至電容164的一電極。第五配線(第5線)係電連接至電容164的另一電極。
於此，包含氧化物半導體的電晶體係被使用作為電晶體162(寫入電晶體)。包含氧化物半導體的電晶體具有相當小關斷狀態電流的特徵。為此理由，電晶體160的閘極電極的電位可以藉由關斷電晶體162而保持極端長時間段。藉由提供電容164，可以更容易執行應用至電晶體160的閘極電極及電荷之保持及保持資料的讀取。
注意，對電晶體160(讀取電晶體)沒有特殊限制。針對增加讀取資料速度，較佳地使用具有高切換速度的電晶體，例如使用單晶矽之電晶體為例。注意，p-通道類型電晶體可以被使用為電晶體160。
或者，未設有電容164的結構也可以，如圖1B所示。
在圖1A-1中之半導體裝置利用一特徵，其中電晶體160的閘極電極的電位可以保持，因此，可以如下寫入、保持及讀取資料。
首先，將描述資料的寫入及保持。首先，第四配線的電位係被設定至電晶體162導通的電位，使得電晶體162被導通。因此，第三配線的電位被供給至電晶體160的閘極電極與電容164。即，預定電荷被供給至電晶體160的閘極電極(寫入)。於此，提供不同電位的兩類型之電荷之一被供給(以下，提供低電位的電荷稱電荷QL及提供高電位的電荷稱為電荷QH)。注意，提供不同電位的三種或更多種的電荷可以供給，以改良儲存電容。隨後，第四配線的電位被設定至電晶體162關斷的電位，使得電晶體162被關斷。因此，供給至電晶體160的閘極電極的電荷被保持(保持)。
因為電晶體162的關斷狀態的電流相當地小，所以，電晶體160的閘極電極的電荷被保持相當久時間。
再者，將描述資料的讀取。當適當電位(讀取電位)被供給至第五配線，同時預定電位(固定電位)被供給至第一配線時，第二配線的電位取決於保持在電晶體160之閘極電極保持的電荷量而改變。即，電晶體160的電容係為保持在電晶體160的閘極電極(其可以稱為節點FG)的電荷所控制。
通常，當電晶體160為p-通道型電晶體時，當QH被供給至電晶體160的閘極電極的顯臨限電壓Vth_H是低於當QL供給至電晶體160的閘極電極時的顯臨限電壓Vth_L。例如，當QL被寫入時供給時，當第五配線的電位為V0(於Vth_H與Vth_L間之中間電位)時，電晶體160被導通。當在寫入時，QH被供給時，即使當第五配線的電位為V0，電晶體160保持關斷。因此，資料可以藉由量測第二寫入的電位而被讀取。當記憶體格被排列使用時，不是讀取目標的記憶體格的第五配線係被供給以高電位，藉以電晶體160導通，而不管閘極電極的狀態。
再者，將描述資料重寫。資料的重寫係以類似於寫入及保持資料的方式執行。換句話說，第四配線的電位係被設定為一電位，該電位使得電晶體162被導通，使得電晶體162被導通。因此，第三配線的電位(新資料的電位)被供給至電晶體160的閘極電極與電容164。隨後，第四配線的電位係被設定至電晶體162關斷的電位，使得電晶體162關斷。因此，用於新資料的電荷被供給至電晶體160的閘極電極。
在依據所揭示本發明之一實施例的半導體裝置中，資料可以藉由如上重寫資料而直接重寫。因此，為快閃記憶體或類似物所需使用高壓由浮動閘抽取電荷並不需要，因此，由於抹除操作可以被抑制，所以，操作速度被降低。換句話說，可以實現半導體裝置的高速操作。
注意，電晶體162的汲極電極(或源極電極)係電連接至電晶體160的閘極電極並因此具有類似於用於非揮發記憶體元件的浮動閘電晶體的浮動閘的功能。在一些情形中，電晶體162電連接至電晶體160的閘極電極的汲極電極(或源極電極)的部份被稱為節點FG。當電晶體162被關斷時，節點FG可以被視為在絕緣體中實現，因此，電荷保持在節點FG。包含氧化物半導體的電晶體162的關斷電流係小於等於包含矽半導體或類似物的電晶體的關斷狀態電流的1/100000；因此，由於在電晶體162中之洩漏累積在節點FG中之電荷的損失可以忽略。即，以包含氧化物半導體的電晶體162，可以實現保持資料而不必供電的非揮發記憶體裝置。
例如，當在室溫(25℃)的電晶體162的關斷狀態為10zA(1zA(10的負21次方安培)為1×10-21A)或更低及電容164的電容值係約10fF，資料可以保持104秒或更久。不必說，保持時間取決於電晶體特徵與電容。
再者，依據所揭示發明之一實施例的半導體裝置並未具有閘極絕緣膜劣化的問題(隧道絕緣膜)的問題，其可以是傳統浮動閘極電晶體的問題。即，傳統問題中之由於電子注入浮動閘極中的閘極絕緣膜劣化的問題可以被解決。這表示在原理上，對寫入循環的數量並沒有限制。再者，在傳統浮動閘極電晶體中，需要寫入或抹除的高壓並不需要。
例如在圖1A-1中之半導體裝置中之電晶體的元件可以視為包含如圖1A-2所示之電阻與電容。即，在圖1A-2中，電晶體160及電容164係各個被視為包含一電阻及一電容。R1與C1分別表示電容164的電阻及電容。R1對應於包含在電容164中之絕緣層的電阻。R2及C2分別表示電晶體160的電阻及電容。當電晶體160被導通時，電阻R2對應於閘極絕緣層的電阻。電容C2對應於所謂閘極電容(形成在閘極電極與源極或汲極電極間之電容)。
在電晶體162的閘極洩漏電流足夠小及R1與R2滿足R1≧ROS(R1為大於或等於ROS)及R2≧ROS(R2大於或等於ROS)時，主要為電晶體162的關斷狀態電流所決定的電荷保持期間(也稱為資料保持期間)，其中ROS為在電晶體162關斷狀態下，於源極電極與汲極電極間之電阻(也稱為有效電阻)。
另一方面，當上述條件未滿足時，則很困難確保足夠保持期間，即使在電晶體162的關斷狀態電流係足夠小時。這是因為除了電晶體162的關斷狀態電流(例如在源極電極與閘極電極間之洩漏電流)外的洩漏電流大。因此，也可以說成，於此實施例中所揭示之半導體裝置較佳滿足上述關係式R1≧ROS(R1為大於或等於ROS)及R2≧ROS(R2大於或等於ROS)。
同時，吾人想要C1及C2滿足C1≧C2(C1大於等於C2)。這是因為如果C1大，則當節點FG的電位為第五配線所控制時，第五配線的電位可以被有效地供給至節點FG及於被供給至第五配線(例如讀取電位及非讀取電位)間之差可以被保持為小。
當滿足上述關係式時，可以實現更佳的半導體裝置。注意，R1及R2取決於電晶體160的閘極絕緣層及電容164的絕緣層。同樣也適用於C1及C2。因此，閘極絕緣層的材料、厚度及類似物可以較佳適當設定，以滿足上述關係。
在於此實施例所述之半導體裝置中，節點FG具有類似於快閃記憶體或類似物之浮動閘極電晶體的浮動閘極的功能，但本實施例之節點FG具有一特性，其係與快閃記憶體或類似物之浮動閘極不同。
在快閃記憶體中，因為高電位被供給至控制閘極，所以，有必要在格間保持適當距離，以防止控制閘的電位影響鄰近格的浮動閘極。這是禁止半導體裝置高積集度的因素之一。此因素造成快閃記憶體的基本原理，其中一隧道電流係藉由施加一高電場加以產生。
另一方面，依據本實施例之半導體裝置係為切換電晶體所操作，該電晶體包含氧化物半導體並未使用上述之隧道電流的電荷注入的原理。即，不像快閃記憶體，不必要電荷注入的高電場。因此，不必要考量，由控制閘極來之高電場對相鄰格的影響，因此，促成較高積集度。
另外，依據本實施例之半導體裝置係優於快閃記憶體，同時，並不需要高電場，及不必大週邊電路(例如升壓電路)。例如，依據此實施例之應用至記憶體格的最高壓(同時施加至記憶體格的個別終端的最高電位與最低電位間之差)可以為5伏或更少，較3伏或更少，在各個記憶體中，其中兩階(一位元)的資料係被寫入。
當包含在電容164中之絕緣層的相對電容率εr1與包含在電晶體160中之絕緣層的相對電容率εr2不同時，於滿足2‧S2≧S1(2‧S2大於或等於S1)，較佳S2≧S1(S2大於或等於S1)時，容易滿足C1≧C2(C1大於或等於C2)，其中S1為包含在電容164中之絕緣層的面積，及S2為形成電晶體160的閘極電容的絕緣層的面積。換句話說，於包含在電容164中之絕緣層的面積作小時，C1可以容易作成大於或等於C2。明確地說，例如，包含高-k材料，例如氧化鉿的膜或包含高-k材料，例如氧化鉿的膜及包含氧化物半導體的膜之堆疊係被使用作為電容164中之絕緣層，使得εr1可以被設定為10或更多，較佳15或更多，及氧化矽可以被用於形成閘極電容的絕緣層，使得εr2可以被設定大約3至4。
此等結構的組合促成依據本發明一實施例之半導體裝置的更高積集度。
注意，除了積集度增加外，也可以使用多層技術以增加半導體裝置的儲存容量。例如，三或更多位準資料可以被寫入一記憶體格中，藉以儲存容量可以相較於兩位準(1位元)資料被寫入者增加。多層技術除了上述之提供低電位的電荷QL及提供高電壓的電荷QH外，也可以藉由例如供給電荷Q，提供電位至電晶體160的閘極電極完成。在此時，即使在具有相當大規格(例如15F2至50F2；F為最小特性尺寸)的電路結構中，仍可以確保足夠儲存電容。
<應用例1>
再者，圖1A-1、1A-2及1B所示之電路被應用的更特定電路架構及其操作將參考圖2A及2B、圖3及圖4加以描述。注意，以下將其中n-通道型電晶體被使用作為寫入電晶體(電晶體162)及p-通道型電晶體被使用作為讀取電晶體(電晶體160)為例加以描述。
圖2A及2B為包含(m×n)記憶體格170的半導體裝置的電路圖例。在圖2A中之記憶體格170的架構係類似於在圖1A-1者。即，在圖1A-1中之第二配線對應於在圖2B中之讀取位元線D；在圖1A-1中之第三配線對應於在圖2B中之寫入位元線OSS；在圖1A-1中之第四配線對應於在圖2B中之寫入字元線OSG；及在圖1A-1中之第五配線對應於在圖2B中之寫入及讀取字元線C。注意，為在圖1A-1中之第一配線的源極線SL係由圖2A中省略。
在圖2A中之半導體裝置包含m(m為大於或等於2的整數)寫入字元線OSG，m寫入及讀取字元線C，n(n為大於或等於2的整數)寫入位元線OSS、n讀取位元線D、具有記憶體格170排列呈m(列)(於垂直方向)×n(行)(於水平方向)的矩陣的記憶體格陣列、升壓電路180、連接至該n個寫入位元線OSS及n個讀取位元線D的第一驅動器電路190、及連接至m個寫入字元線OSG及m條寫入及讀取字元線C的第二驅動器電路192。
另外，資料輸入端DIN、資料輸出端DOUT、位址選擇信號端A1、及類似物係被連接至第一驅動器電路190。資料輸入端DIN為一終端，予以寫入記憶體格170中之資料係經由該處輸入，及資料輸出端DOUT為一終端，被寫入至該等記憶體格行係經由該處輸出。在一些情形中，多數資料輸入端DIN及多數資料輸出端DOUT係可以取決於第一驅動器電路190的電路架構而加以設置。注意，資料輸入端DIN及資料輸出端DOUT可以為單一行終端。位址選擇信號終端A1為一終端，用以選擇記憶體格的行位址的信號係經由該處輸入。在一些情形下，多數位址選擇信號終端A1可以取決於記憶體的行的數量或第一驅動器電路190的電路架構加以設置。
再者，位址選擇信號端A2係連接至第二驅動器電路192。位址選擇信號端A2為一終端，用以選擇記憶體格的列位址的信號係經由該處輸入。在一些情況下，多數位址選擇信號端A2可以取決於記憶體格的列數量或第二驅動器電路192的電路架構加以設置。
示於圖2A中之半導體裝置依據自寫入致能信號輸入端WE輸入的寫入致能信號及自讀取致能信號輸入端RE輸入的讀取致能信號，決定是否執行一寫入操作或讀取操作。取決於操作命令，半導體裝置控制予以輸出至寫入字元線OSG、寫入及讀取字元線C、寫入位元線OSS、或讀取位元線D的信號。例如，當高電位被輸入至寫入致能信號輸入端WE時，半導體裝置選擇寫入操作，及當高電位輸入至讀取致能信號輸入端RE時，半導體裝置選擇讀取操作。注意，所選擇操作與電位間之關係並不限於此例子。
升壓電路180係透過配線VHL連接至第二驅動器電路192並被組態以升壓一固定位電(例如電源電位VDD)，其係由升壓電路輸入端UC輸入並輸出較該固定電位為高之電位(VH)至第二驅動器電路192。為了防止寫入至記憶體格170的節點FG的電位為寫入電晶體的臨限電壓(Vth_OS)所降低，寫入字元線OSG的電位應設定高於寫入位元線OSS與Vth_OS的總和。因此，例如，當電源電位VDD寫入至節點FG時，VH係被設定高於或等於(VDD+Vth_OS)。注意，如果在寫入至節點FG的電位降低Vth_OS並不會造成任何問題，升壓電路180並不需設置。在此說明書中，電晶體的臨限電壓表示在當電晶體由導通狀態切換至關斷狀態時，於閘極電極與源極電極(或汲極電極)間之電位差。
在圖2A及2B中所示之在半導體裝置中之資料寫入、保持、及讀取基本上係類似於圖1A-1、1A-2及1B。圖3為在圖2A及2B中之半導體裝置之寫入及讀取操作的時序圖例。在時序圖中之WE、OSG、及類似物表示在時間圖中被供給有電位的線或終端。具有類似功能的線係以“_1”，“_2”等加入至其名稱末端加以區別。注意，為了簡單起見，於此所述之半導體裝置為一例子，其中記憶體格170係被排列為2(列)×2(行)，但所揭示之本發明並不限於此例子。
在圖3中之時序圖示出當在寫入期間，資料“1”被寫入至第一列及第一行中之記憶體格，及資料“0”被寫入至第一列及第二行中之記憶體格、資料“0”被寫入至第二列與第一行之記憶體格，及資料“1”被寫入至第二列及第二行中之記憶體格時，及在讀取期間時，被寫入資料被讀取時之各線的電位間之關係。
注意，雖然於此以電位VDD或接地電位GND被供給至節點FG為例加以說明，但供給至節點FG之電位間之關係並不限於此例子。同時，注意當電位VDD被供給至節點FG時，資料被保持稱為資料“1”，及當接地電位GND被供給至節點FG時，資料被保持稱為資料“0”。雖然未示於圖3，但源極線SL的電位係被設定為VDD或略低於VDD的電位(VDDL)。注意，源極線SL的電位可以暫時改變，除非該操作被干擾。
在寫入期間中，當資料可以被寫入至記憶體格的情況下係藉由將WE設定為高電位及RE設定為低電位產生。注意在圖3中之REB為藉由反相自RE輸入的信號取得之信號。
為了將資料“1”寫入至第一列及第一行中之記憶體格及資料“0”寫入第一列及第二行，在選擇第一列時，即，當電位OSG_1變高及電位C_1的電位變低時OSS_1被設定為VDD及OSS_2被設定為GND。另外，為了將資料“0”寫至第二列及第一行中之記憶體格及資料“1”寫入至在第二列及第二行中之記憶體，在選擇第二列時，即，當OSG_2的電位變成高及C_2的電位變成低時，OSS_1被設定為GND及OSS_2被設定為VDD。注意，在使用升壓電路180時，OSG_1及OSG_2的高電壓為升壓電路輸出端VH，其係大於或等於(VDD+Vth_OS)。
注意，用以輸入信號至OSS(OSS_1及OSS_2)的期間較佳被設定為與輸入信號至OSG(OSG_1及OSG_2)的期間一樣長或更長的時間。這是因為如果OSS的電位在OSG落下前下降，則寫入至記憶體格170可能不足。或者，至OSS的信號輸入可能相對於至OSG的信號輸入被延遲，例如，藉由將OSS連接一延遲電路。注意電位D_1及D_2在寫入期間可能不是問題(電位可以為高電位或低電位)。
在讀取期間，當資料可以由記憶體格讀取係藉由設定WE為低電位及RE為高電位加以產生。第二驅動器電路192根據至OSG(OSG_1及OSG_2)及C(C_1及C_2)的位址輸入信號，而輸出列選擇信號。當記憶體格列被選擇時，C_1及C_2係為低電位，當記憶體格列未被選擇時，則為高電位，及OSG_1及OSG_2為低電位，不管是否記憶體格列被選擇否。注意在讀取時，OSS_1及OSS_2的電位不是問題。
藉由上述操作，根據保持在被選擇一列之記憶體格中之電位係被供給至D_1及D_2。當資料“1”被寫入於選擇記憶體格時，電晶體160被關斷；因此，GND被供給至D_1或D_2。當資料“0”被寫入選擇記憶體格時，電晶體160被導通；因此，VDD被供給至D_1或D_2。注意，在寫入時，D_1及D_2係在VDD或高阻抗，而未被連接至VDD或GND。
再者，將描述當示於圖4中之電路被使用作為讀取電路的例子的輸出電位。在讀取期間中，RE為高電位及時鐘反相器被操作。因此，當VDD被供給至D_1或D_2時，高電位被輸入至該時鐘反相器及輸出端DOUT的電位變成低。當GND被供給至D_1或D_2時，低電位被輸入至時鐘反相器及輸出終端DOUT的電位變高。
當在圖2A及2B中之半導體裝置中執行讀取時，在未選擇列中之記憶體格必須被關斷。如果n-通道類型電晶體被使用作為讀取電晶體，當讀取電晶體的閘極電極電位變成高於讀取電晶體的臨限電壓時，則所有記憶體格不能藉由設定寫入及讀取字元線C為0伏而一直被關斷。因此，需要供給負電位至未選擇列之寫入及讀取字元線C。
另一方面，在示於圖2A及2B之半導體裝置中，p-通道類型電晶體被使用作為讀取電晶體。因此，在未選擇列中之記憶體格可以藉由以高電位設定未選擇列的寫入及讀取字元線C而被關斷。因此，記憶體格並不需要產生負電位的電源。結果，功率消耗可以降低及半導體裝置可以被縮小。
注意，於此揭示本發明之實施例的半導體裝置的操作方法、操作電壓及類似物並不限於以上所述者，其可以依據一實施例所適當改變，只要半導體裝置可操作即可。
於此實施例中所述之結構、方法及類似物可以適當組合在其他實施例中所述之任一結構、方法及類似物。
(實施例2)
在此實施例中，將參考圖5A及5B、圖6A至6D、圖7A至7C、圖8A至8D與圖9A至9C，描述依據所揭示發明之一實施例，製造半導體裝置的方法與結構。
<半導體裝置的剖面結構與平面結構>
圖5A及5B顯示半導體裝置結構的例子。圖5A為半導體裝置的剖面圖，及圖5B為半導體裝置的平面圖。於此，圖5A對應於在圖5B中沿著線A1-A2及線B1-B2所取的剖面圖。示於圖5A及5B中之半導體裝置在下部份中包含：含第一半導體材料的電晶體160，及在上部份中，包含：含第二半導體材料的電晶體162。於此，p-通道類型電晶體係被使用作為電晶體160。另外，第一半導體材料及第二半導體材料較佳為不同材料。例如，第一半導體材料可以為除了氧化物半導體外之半導體材料(例如矽)，及第二半導體材料可以為氧化物半導體。除了氧化物半導體以外之半導體材料可以例如為矽、鍺、矽鍺、碳化矽、砷化鎵、或類似物，較佳為單晶半導體。包含此半導體材料的電晶體可以以足夠高速操作；因此，儲存資料等之讀取可以以高速執行。另一方面，包含氧化物半導體的電晶體可以由於其特徵而長時間保持電荷。
因為所揭示本發明之技術本質係在電晶體162中使用一半導體材料，具有其之關斷狀態電流可以足夠降低，例如氧化物半導體，使得資料可以被儲存，而不必限定半導體裝置的特定結構，例如半導體裝置的材料或半導體裝置的結構至於此所述之結構。
在圖5A及5B中之電晶體160包含設在基材100中之通道形成區116，其包含半導體材料(例如矽)，設有雜質區120，使得通道形成區116係被包夾於其間，金屬化合物區124與雜質區120接觸，閘極絕緣層108設在通道形成區116之上，及閘極電極110設在閘極絕緣層108上。注意，在圖中未示出源極電極與汲極電極的電晶體為了方便起見可以被稱為一電晶體。再者，在此時，在電晶體的連接說明中，源極區及源極電極可以被一起稱為源極電極、及汲極區與汲極電極可以一起被稱為汲極電極。即，在此說明書中，用語“源極電極”包含源極區。
再者，元件隔離絕緣層106係被形成在基材100之上，以包圍電晶體160、絕緣層128及絕緣層130被形成在電晶體160之上。注意為了實現較高積集度，電晶體160較佳具有一沒有側壁絕緣層的結構，如圖5A及5B所示。另一方面，當電晶體160的特徵具有優先時，則可以在閘極電極110的側面設側面絕緣層，及雜質區120可以包含具有不同雜質濃度的區域。
在圖5A及5B中之電晶體162包含：源極電極142a及汲極電極142b，設在絕緣層130之上；氧化半導體層144，電連接至源極電極142a及汲極電極142b；閘極絕緣層146覆蓋源極電極142a、汲極電極142b、及氧化物半導體層144、閘極電極148a設在閘極絕緣層146之上，以與氧化物半導體層144重疊，絕緣層143a在源極電極142a及氧化物半導體層144間之與閘極電極148a重疊之區域；及一絕緣層143b在汲極電極142b與氧化物半導體層144間之與閘極電極148a重疊之區域。雖然，絕緣層143a及絕緣層143b較佳被設置，以降低於源極或汲極電極與閘極電極間之電容，但也可能，一結構中，不設置絕緣層143a及絕緣層143b。
於此，氧化物半導體層144較佳為氧化物半導體層，其被足夠移除例如氫的雜質或足夠供給氧而純化。明確地說，氧化物半導體層144的氫濃度係例如5×1019原子/立方公分或更少，較佳為5×1018原子/立方公分或更少，更好是5×1017原子/立方公分或更少。注意，氧化物半導體層144的上述氫濃度係藉由二次離子質譜儀(SIMS)量測。由於例如在氧化物半導體層144中之氫的施體所產生之載體所產生之載體濃度，其中氫係被降低至足夠低濃度，使得氧化物半導體層被純化及其中由於氧缺乏之能帶隙中之缺陷狀態被降低，藉由如上所述足夠供給氧，降低至1×1012/cm3，較佳1×1011/cm3，更好為少於1.45×1010/cm3。例如，在室溫(25℃)的關斷狀態電流(每單位通道寬度(1μm)，於此)係100zA(1zA(10的負21次方安培)為1×10-21A)或更少，較佳10zA或更少。以此方式，藉由使用i類型(本徵)或實質i-類型氧化物半導體，可以取得具有極端優關斷狀態電流特徵的電晶體162。
雖然在圖5A及5B中使用之電晶體162為被處理為島狀的氧化物半導體層144，以抑制由於縮小之元件間造成之洩漏，但也可以使用未被處理為島狀的氧化物半導體。當氧化物半導體層未被處理為島狀時，氧化物半導體144可以防止在處理時為蝕刻所污染。
在圖5A及5B中之電容164包含源極電極142a、氧化物半導體層144、閘極絕緣層146、及電極148b。換句話說，源極電極142a操作為電容164的一電極，及電極148b操作為電容164的另一電極。
注意，在圖5A及5B的電容164中，氧化物半導體層144與閘極絕緣層146被堆疊，藉以可以足夠確保在源極電極142a與電極148b間之絕緣。不必說，未包含氧化物半導體層144的電容164也可以使用，以確保足夠電容。或者，可以使用包含類似於絕緣層143a形成之方式之絕緣層的電容164。再者，當不需電容時，也可能有不提供電容164的結構。
注意，在電晶體162及電容164中，源極電極142a及汲極電極142b較佳具有錐形端部。源極電極142a及汲極電極142b較佳具有錐形端部，因為其以氧化物半導體層144的覆蓋可以改良，並防止其間之斷路。於此，錐角為例如30至60度。注意，“錐角”表示當由垂直於其剖面方向(垂直於基材面的平面)看時，由具有錐形的層(例如源極電極142a)的側面與底面所形成之角度。
在此實施例中，電晶體162及電容164係被提供，以與電晶體160重疊。藉由使用此一平面佈局，可以實現較高積集度。例如，假定最小特性尺寸為F，則為記憶體格所佔用之面積大約為15F2至25F2。
絕緣層150係設於電晶體162與電容164之上，及絕緣層152係設於絕緣層150之上。然後，電極154係設在形成在閘極絕緣層146、絕緣層150、絕緣層152及類似物的開口中，及一配線156係形成在絕緣層152之上，以連接至電極154。雖然在圖5A及5B中，汲極電極142b及配線156係為電極154所連接，但所揭示之本發明並不限於此結構。例如，配線156可以直接接觸汲極電極142b。
<製造半導體裝置的方法>
再者，將描述製造半導體裝置的方法例。首先，將參考圖6A至6D與圖7A至7C描述在下部份製造電晶體160的方法；然後，再參考圖8A至8D與圖9A至9C描述在上部份製造電晶體162與電容164的方法。
<在下部份製造電晶體的方法>
首先，備製包含半導體材料的基材100(見圖6A)。可以使用矽、碳化矽或類似物之單晶矽半導體基材或多晶半導體基材、矽鍺或類似物之化合物半導體基材、SOI基材或類似物作為包含半導體材料的基材100。於此，描述使用單晶矽基材作為包含半導體材料的基材100為例。注意，用語“SOI基材”通常表示一基材，其中矽半導體層係設在絕緣面上。在此說明書及類似物中，用語“SOI基材”同時也表示一基材，其中包含矽以外之材料的半導體係設在絕緣面上。即，包含在“SOI基材”中之半導體層並不限於矽半導體層。再者，SOI基材可以為具有一結構的基材，其中半導體層係設在例如玻璃基材的絕緣基材之上，其間包夾有絕緣層。
較佳地，矽或類似物之單晶半導體基材特別使用為包含半導體材料的基材100，因為可以增加半導體裝置的讀取操作速度。
首先，作為用以形成元件隔離絕緣層的遮罩之保護層102係形成在基材100之上(見圖6A)。至於保護層102，例如，可以使用例如氧化矽、氮化矽、氧氮化矽、或類似物之材料所形成之絕緣層。注意在此步驟前或後，施加n-型導電率的雜質或施加p-型導電率之雜質可以加至基材100中，以控制電晶體的臨限電壓。當包含在基材100中之半導體材料為矽、磷、砷、或類似物可以使用作為施加n-型導電率的雜質。硼、鋁、鎵或類似物可以被使用作為施加p-型導電率的雜質。
再者，在未覆蓋有保護層102的區域(即曝露區)的基材100部份係藉由使用保護層102作為遮罩而加以移除。因此，與其他半導體區隔離的半導體層104係被形成(見圖6B)。至於蝕刻，較佳使用乾式蝕刻，但也可以執行濕式蝕刻。蝕刻氣體或蝕刻劑可以取決於予以蝕刻之材料而適當選擇。
然而，絕緣層係被形成以覆蓋半導體層104，及在絕緣層中與半導體層104重疊的區域係被選擇地移除；因此，形成元件隔離絕緣層106(見圖6C)。絕緣層係使用氧化矽、氮化矽、氧氮化矽、或類似物加以形成。至於移除絕緣層的方法，可以使用任何移蝕刻處理、研磨處理，例如化學機械研磨(CMP)及類似物。注意，在半導體層104形成後或在元件隔離絕緣層106形成後，保護層102被移除。
再者，絕緣層係被形成在半導體層104的表面之上，及包含導電材料的一層係被形成在絕緣層上。
絕緣層係被隨後處理為閘極絕緣層並可以例如藉由熱處理(熱氧化處理、熱氮化處理等等)半導體層104的表面加以形成。除了熱處理外，也可以使用高密度電漿處理。高密度電漿處理可以例如使用稀有氣體，例如He、Ar、Kr或Xe、氧、氮化氮、氨、氮、氫等等之混合氣體執行。不必說，絕緣層可以藉由CVD方法、濺鍍法等等形成。絕緣層較佳具有單層結構或堆疊層結構，其具有包含氧化矽、氧氮化矽矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、加有氮的矽酸鉿(HfSixOyNz)(x>0，y>0，z>0))、加有氮的鋁酸鉿(HfAlxOyNz)(x>0，y>0，z>0)或類似物。絕緣層可以具有1nm至100nm的厚度，例如較佳10nm至50nm。
包含導電材料的層可以使用例如鋁、銅、鈦、鉭或鎢之金屬材料形成。包含導電材料的層可以使用例如多晶矽的半導體材料形成。對於形成包含導電材料的層沒有特別限制，及例如蒸鍍法、CVD法、濺鍍法、或旋塗法的各種膜形成法可以使用。注意，此實施例顯示一例子，其中包含導電材料的層係使用金屬材料形成。
隨後，絕緣層及包含導電材料的層係被選擇地蝕刻；因此，閘極絕緣層108及閘極電極110被形成(見圖6C)。
再者，例如硼(B)或鋁(Al)之雜質元素係被加至半導體層104，藉以形成通道形成區116及雜質區域120(見圖6D)。於此，加至雜質的濃度可以被適當設定；當半導體元件為高度縮小化時，濃度較佳被設定為高。
注意，側壁絕緣層可以被形成在閘極電極110旁，形成以不同濃度加入有雜質元素的雜質區。
再者，金屬層122係被形成以覆蓋閘極電極110、雜質區120及類似物(見圖7A)。金屬層122可以藉由各種膜形成法形成，例如真空蒸鍍法、濺鍍法、及旋塗法。金屬層122較佳使用金屬材料形成，其藉由與包含在半導體層104中之半導體材料反應而形成低電阻金屬化合物。此等金屬材料的例子為鈦、鉭、鎢、鎳、鈷、鉑及類似物。
再者，執行熱處理，使得金屬層122與半導體材料反應。因此，形成與雜質區120接觸的金屬化合物區124(見圖7A)。注意，當110係使用多晶矽或類似物形成時，金屬化合物區也形成在閘極電極110的與金屬層122接觸的一部份。
至於熱處理，例如可以使用閃光燈的照射。雖然不必說，可以使用另一熱處理法，較佳使用可以在極端短時間內完成的熱處理法，以改良金屬化合物形成的化學反應的可控制性。注意，金屬化合物區係藉由金屬材料與半導體材料的反應而形成並具有足夠高導電率。金屬化合物區的形成可以適當地降低電阻並改良元件特徵。注意，金屬層122係在金屬化合物區124形成後被移除。
再者，絕緣層128及絕緣層130係被形成，以覆蓋形成在上述步驟的元件(見圖7B)。絕緣層128及絕緣層130可以使用無機絕緣材料，例如氧化矽、氧氮化矽、氮化矽或氧化鋁形成。尤其，較佳使用低介電常數(低-k)材料，用於絕緣層128及絕緣層130，因為由於電極或配線重疊的電容可以足夠地降低。注意，具有此一材料的多孔絕緣層可以被使用為絕緣層128及絕緣層130。多孔絕緣層具有較具有高密度的絕緣層為低之介電常數，因此，可能更進一步降低由於電極或配線的電容。或者，絕緣層128及絕緣層130可以使用例如聚醯亞胺或丙烯酸的有機絕緣材料形成。注意，雖然絕緣層128及絕緣層130的堆疊結構係被用於此實施例中，但所揭示之本發明之實施例並不限於此例子。也可以使用單層結構包含三或更多層的堆疊層結構。
透過上述步驟，電晶體160係被藉由使用包含半導體材料的基材100形成(見圖7B)。電晶體160的特性為其可以操作於高速。以該電晶體使用作為讀取電晶體，資料可以高速讀取。
再者，因為電晶體160為p-通道類型電晶體，所以，當使用作為讀取電晶體時，記憶體格並不需要電源，其產生用以讀取操作的負電位；因此，功率消耗可以降低及半導體裝置可以更縮小。再者，相較於使用讀取用的負電位時，操作可以以高速進行。
隨後，在電晶體162及電容164形成後執行處理，所以，絕緣層128與絕緣層130的CMP處理係被執行，使得110的上表面被曝露(見圖7C)。至於，用於閘極電極110的上表面的處理，可以使用蝕刻處理或類似法，以替代CMP處理；為了改良電晶體162的特徵，絕緣層128與絕緣層130的表面較佳被儘可能作平坦。
注意，在各個上述步驟的前或後，可以更進一步執行形成電極、配線、半導體層、絕緣層或類似物的步驟。例如，當配線具有堆疊層結構的多層結構，包含絕緣層與導電層時，可以實現高度積集半導體裝置。
<在上部份製造電晶體的方法>
再者，一導電層被形成在閘極電極110、絕緣層128、絕緣層130、及類似物上，及源極電極142a及汲極電極142b係藉由選擇地蝕刻導電層而形成(見圖8A)。
導電層可以藉由例如濺鍍法的PVD法、例如電漿CVD法的CVD法形成。至於，導電層的材料，可以使用鋁、鉻、銅、鉭、鈦、鉬、及鎢所選出之元素，及包含這些元素的任一之合金作為一成份。可以使用包含錳、鎂、鋯、鈹、釹、鈧、或多數這些元素的組合之材料。
導電層可以具有單層結構或包含兩或更多層的堆疊層結構。例如，導電層可以為鈦膜或氮化鈦膜的單層結構、包含矽的鋁膜的單層結構、兩層結構，其中鈦膜係被堆疊在鋁膜上、兩層結構，其中鈦膜係被堆疊在氮化鈦膜上、三層結構，其中鈦膜、鋁膜及鈦膜係以此順序堆疊，或類似物。注意，具有鈦膜或氮化鈦的單層結構的導電層具有的優點在於其可以容易處理為具有錐形之源極電極142a及汲極電極142b。
導電層可以使用導電金屬氧化物形成。至於導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2)，其在部份情形下縮寫為ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)，或包含矽或氧化矽之這些金屬氧化物材料的任一。
導電層較佳被蝕刻，使得源極電極142a及汲極電極142b係被形成具有錐形端部。於此，錐角較佳例如為30至60度。當源極電極142a及汲極電極142b係藉由蝕，刻形成以具有錐形端部時，源極電極142a及汲極電極142b與隨後形成之閘極絕緣層146的覆蓋率可以改良並防止閘極絕緣層146的斷路。
在上部份中之電晶體的通道長度(L)係為在源極電極142a及汲極電極142b的下緣部間之距離所決定。注意，為了製造具有少於25nm的通道長度(L)的電晶體形成的遮罩的曝光，曝光較佳係以超紫外線光執行，其波長為幾奈米至幾十奈米，其係極端短。具有超紫外線的曝光解析度高及景深大。為了這些理由，予以隨後形成之電晶體的通道長度(L)可以被設定於範圍10nm至1000nm(1μm)，及電路可以以較高速操作。另外，可以藉由縮小化，而降低半導體裝置的功率消耗。
注意，操作為基礎的絕緣層可以設在絕緣層128與絕緣層130之上。絕緣層可以藉由PVD法、CVD法或類似法形成。
再者，絕緣層143a係被形成在源極電極142a之上，及絕緣層143b係被形成在汲極電極142b之上(見圖8B)。絕緣層143a及絕緣層143b可以藉由形成一絕緣層形以覆蓋源極電極142a及汲極電極142b，然後，藉由選擇蝕刻該絕緣層加以形成。另外，絕緣層143a及絕緣層143b係被形成，以與隨後形成之閘極電極的部份重疊。以此等絕緣層，在閘極電極及源極或汲極電極間之電容可以降低。
絕緣層143a及絕緣層143b可以使用例如氧化矽、氧氮化矽、氮化矽、或氧化鋁之無機絕緣材料形成。尤其，較佳地使用一低介電常數(低-k)材料，用於絕緣層143a及絕緣層143b，因為在閘極電極與源極或汲極電極間之電容可以足夠地降低。注意，具有此一材料的多孔絕緣材料可以被使用作為絕緣層143a及絕緣層143b。多孔絕緣層具有較具有高密度絕緣層為低之介電常數，因此，有可能更進一步降低於閘極電極與源極或汲極電極間之電容。
注意，雖然絕緣層143a及143b較佳設置用以降低於閘極電極與源極或汲極電極間之電容，也可能有未設有絕緣層的結構。
再者，氧化物半導體層144係藉由形成氧化物半導體層，以覆蓋源極電極142a及汲極電極142b，然後，藉由選擇地蝕刻氧化物半導體層(見圖8C)加以形成。
氧化物半導體層包含至少由In、Ga、Sn、及Zn選出之一元素。例如，氧化物半導體層可以使用四元素金屬氧化物，例如In-Sn-Ga-Zn-O為主氧化物半導體、三元素金屬氧化物，例如In-Ga-Zn-O為主氧化物半導體、In-Sn-Zn-O為主氧化物半導體、In-Al-Zn-O為主氧化物半導體、Sn-Ga-Zn-O為主氧化物半導體、Al-Ga-Zn-O為主氧化物半導體、或Sn-Al-Zn-O為主氧化物半導體，兩元素金屬氧化物，例如In-Zn-O為主氧化物半導體、In-Ga-O為主氧化物半導體、Sn-Zn-O為主氧化物半導體、Al-Zn-O為主氧化物半導體、Zn-Mg-O為主氧化物半導體、Sn-Mg-O為主氧化物半導體或In-Mg-O為主氧化物半導體、In-O為主氧化物半導體、Sn-O為主氧化物半導體、Zn-O為主氧化物半導體或類似物。另外，任何上述氧化物半導體可以包含In、Ga、Sn、及Zn，例如SiO2以外之一元素。
例如，In-Ga-Zn-O為主氧化物半導體表示氧化物半導體包含銦(In)、鎵(Ga)、及鋅(Zn)，對於這些組成比並沒有限制。
尤其，In-Ga-Zn-O為主氧化物半導體材料具有足夠高電阻，當其中沒有電場及因此，關斷狀態電流可以足夠地降低。另外，同時，具有高場效遷移率，In-Ga-Zn-O為主氧化物半導體材料係適用於用在半導體裝置中之半導體材料。
作為In-Ga-Zn-O為主氧化物半導體材料典型例，給定以InGaO3(ZnO)m(m>0)表示的氧化物半導體材料。使用M替代Ga，其中氧化物半導體材料係以InMO3(ZnO)m(m>0)表示。於此，M表示由鋅(Zn)、鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)或類似物所選出之一或更多金屬元素。例如，M可以為Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co或類似物。注意，上述組成物可以由可以具有氧化物半導體材料的結晶結構推導出並只為例子。
至於藉由濺鍍法形成氧化物半導體層的靶材，較佳使用In：Ga：Zn=1：x：y(x大於等於0及y大於或等於0.5及小於或等於5)的組成比率的靶材。例如，可以使用具有In2O3：Ga2O3：ZnO=1：1：2[分子比]或類似的組成物比之靶材。再者，也可以使用具有In2O3：Ga2O3：ZnO=1：1：1[分子比]的靶材或In2O3：Ga2O3：ZnO=1：1：4[分子比]的靶材。
當使用In-Zn-O為主材料作為氧化物半導體時，因此，靶材具有In：Zn=50：1至1：2原子比(In2O3：ZnO=25：1至1：4分子比)，較佳為In：Zn=20：1至1：1(原子比)(In2O3：ZnO=10：1至1：2分子比)，更好為In：Zn=15：1至1.5：1(原子比)(In2O3：ZnO=15：2至3：4為分子比)。例如，在用於形成In-Zn-O為主氧化物半導體所用之靶材中，其具有In：Zn：O=X：Y：Z的原子比，滿足關係式Z>1.5X+Y。
在此實施例中，具有非結晶結構的氧化物半導體層係藉由濺鍍法形成，其使用In-Ga-Zn-O為主金屬氧化物靶材。
在金屬氧化物靶材中之金屬氧化物的相對密度為80%或更多，較佳為95%或更多，及更好為99.9%或更多。具有高相對密度的金屬氧化物靶材的使用使之有可能形成具有密結構的氧化物半導體層。
在其中形成有氧化物半導體層的氣氛中，較佳為稀有氣體(典型為氬)氣氛、氧氣氛、或包含稀有氣體(典型氬)及氧的混合氣氛。明確地說，較佳地使用高純度氣氛，例如，由該氣氛例如氫、水、羥基、或氫化物的雜質係被移除至1ppm或更少(較佳10ppb或更少)的濃度。
在形成氧化物半導體層中，例如，予以處理的物體被保持在處理室內，其係維持在降低壓力下，及予以處理的物體係被加熱至高於或等於基材100℃及低於550℃，較佳高於或等於200℃及低於或等於400℃。或者，予以處理於形成氧化物半導體的物體的溫度可以為室溫(25℃±10℃)。然後，在處理室中之濕氣被移除，引入其中移除氫、水或類似物的濺鍍氣體，及使用上述靶材；因此，形成氧化物半導體層。藉由形成氧化物半導體層，同時加熱予以處理的物體，在氧化物半導體層中之雜質被降低。再者，由於濺鍍的損傷可以降低。為了移除在處理室中之濕氣，較佳使用捕捉真空泵。例如，可以使用冷凍泵、離子泵、鈦昇華泵或類似物。也可以使用設有冷陷的渦輪分子泵。因為氫、水或類似物可以以冷凍泵或類似物抽真空處理室而移除，所以在氧化物半導體層中之雜質濃度可以降低。
例如，可以將用以形成氧化物半導體層的條件設定如下：在予以處理的物體與靶材間之距離為170mm，壓力為0.4Pa，直流(DC)功率為0.5kW，及氣氛為氧(100%氧)氣氛，氬(100%氬)氣氛、或氧與氧的混合氣氛。注意，較佳使用脈衝直流(DC)電源，因為在膜形成中產生的粉末物質(也稱為微粒或灰塵)可以降低及膜厚度可以均勻。氧化物半導體層的厚度被設定為範圍1nm至50nm中，較佳1nm至30nm，更好為1nm至10nm。此厚度之氧化物半導體層的使用可能可抑制由縮小化造成之短通道效應。注意，氧化物半導體層的適當厚度取決於予以使用之氧化物半導體材料、所想使用的半導體裝置或類似物而有所不同，因此，厚度可以依據材料、想要用途或類似物而決定。
注意，在藉由濺鍍法形成氧化物半導體層前，較佳執行送濺鍍，其中以被引入的氬氣產生電漿於其中，使得附著至形成面(例如絕緣層130的表面)的材料被移除。於此，送濺鍍為一方法，其中離子碰撞予以處理的表面，使得表面相對於一般濺鍍被修改，其中離子碰撞一濺鍍靶材。使離子與予以處理表面碰撞的方法為一種方法，其中，高頻電壓被施加至氬氣氛中之表面側，使得電漿在接近予以處理的物體產生。注意，氮、氦、氧或類似物的氣氛可以被使用以替代氬氣氛。
隨後，熱處理(第一熱處理)係較佳被執行於氧化物半導體層上。透過第一熱處理，在氧化物半導體層中之過量氫(包含水或羥基)可以被移除，及可以排列氧化物半導體層的結構，及在能帶隙中之缺陷狀態可以降低。例如，第一熱處理的溫度可以被設定高於或等於300℃及低於550℃，或高於或等於400℃及低於或等於500℃。
例如，在予以處理的物被引入包含電阻加熱器或類似物之電爐後，熱處理可以在氮氣氛中執行於450℃一小時。氧化物半導體層於熱處理時並未曝露至空氣，使得水或氫的進入可以被防止。
熱處理設備並不限於電爐並且可以為藉由熱輻射或由例如受熱氣體的媒體熱傳導加熱予以處理的物體之設備。例如，可使用快速熱退火(RTA)設備，例如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備。LRTA設備為一種藉由由例如鹵素燈、金屬鹵素燈、氙氣電弧燈、碳電弧燈、高壓鈉燈或高壓水銀燈之燈發出的光(電磁波)輻射加熱予以處理的物體的設備。GRTA設備為使用高溫氣體執行熱處理的設備。至於氣體，可以使用不與予以處理反應的物體的惰性氣體，例如氮或例如氬的稀有氣體。
例如，至於第一熱處理，GRTA處理可以執行如下。予以處理的物體係放置於受熱惰性氣體氣氛中，加熱分鐘，然後自惰性氣體氣氛取出。GRTA處理使得可以在短時間內進行高溫熱處理。再者，即使當溫度超出予以處理物體的溫度上限，GRTA處理仍可以被使用。注意，惰性氣體可以被切換至一氣體，其包含在處理時之氧。這是因為由氧空洞所造成的能隙中之缺陷狀態可以藉由在包含氧的氣氛中執行第一熱處理降低。
注意，至於惰性氣體氣氛，可以使用包含氮或稀有氣體(例如氦、氖、或氬)作為主成份並不含水、氫或類似物的氣氛。例如，被引入熱處理設備中之氮或稀有氣體，例如氦、氖、或氬的純度被設定為6N(99.9999%)或更多，較佳7N(99.99999%)或更多(即，雜質濃度為1ppm或更少，較佳0.1ppm或更少)。
在任何情形下，可以藉由使用為i-型(本徵)或實質i-型氧化物半導體而取得具有極端優良特性的電晶體，，該實質i-型氧化物半導體層係藉由透過第一熱處理降低雜質加以取得。
上述熱處理(第一熱處理)也可以被稱為脫水處理、去氫處理或類似物，因為其具有移除氫、水或類似物之作用。脫水處理或去氫處理可以在氧化物半導體層形成後、閘極絕緣層形成後、或閘極電極形成後被執行。此脫水處理或去氫處理可以執行一次或多數次。
氧化物半導體層的蝕刻可以在熱處理前或熱處理後執行。在元件縮小化看來，較佳使用乾式蝕刻，但也可以使用濕式蝕刻。蝕刻氣體或蝕刻劑可以取決於予以被蝕刻的材料而適當地選擇。注意，在元件或類似物中之洩漏並未造成問題時，氧化物半導體層並不必然需要被處理為島形。
再者，閘極絕緣層146係被形成與氧化物半導體層144接觸。然後，在閘極絕緣層146之上，閘極電極148a係被形成在與氧化物半導體層144重疊的區域中，及電極148b係被形成與源極電極142a重疊的區域中(見圖8D)。
閘極絕緣層146可以藉由CVD法、濺鍍法或類似法加以形成。閘極絕緣層146較佳係被形成以包含氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、其中加入有氮的矽酸鉿(HfSixOyNz(x>0，y>0，z>0))、其中加入有氮的鋁酸鉿(HfAlxOyNz(x>0，y>0，z>0))或類似物。閘極絕緣層146可以具有單層結構或堆疊層結構。對於閘極絕緣層146的厚度並沒有特別限制；厚度較佳很小，以確保當半導體裝置被縮小化時，電晶體的操作。例如，當使用氧化矽時，厚度可以為1nm至100nm，較佳10nm至50nm。
當上述之閘極絕緣層薄時，由於隧道效應等之閘極洩漏變成一問題。為了解決閘極洩漏問題，閘極絕緣層146可以使用一高介電常數(高-k)材料，例如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、加入有氮的矽酸鉿(HfSixOyNz(x>0，y>0，z>0))、加入有氮的鋁酸鉿(HfAlxOyNz(x>0，y>0，z>0))所形成。高-k材料的使用於閘極絕緣層146，使得其可能增加厚度，以抑制閘極洩漏及確保電特性。注意，也可以使用包含高-k材料的膜與包含氧化矽、氮化矽、氧氮化矽、氮化氧化矽、氧化鋁及類似物的膜的堆疊層結構。
在形成閘極絕緣層146後，第二熱處理較佳執行於惰性氣氛或氧氣氛中。熱處理的溫度係被設定於範圍200℃至450℃，較佳250℃至350℃。例如，熱處理係被在氮氣氛中以250℃執行一小時。藉由第二熱處理，在電晶體的電特徵中之變化可以被降低。當閘極絕緣層146包含氧時，氧可以被供給至氧化物半導體層144及填入在氧化物半導體層144中之氧空洞。因此，為i-型(本徵)或實質i-型的氧化物半導體層可以被形成。
注意，第二熱處理可以在閘極絕緣層146形成後在此實施例中執行；對於第二熱處理時機並沒有特別限制。例如，第二熱處理可以在閘極電極形成後被執行。或者，第一熱處理及第二熱處理可以依序執行，或者，第一熱處理可以為第二熱處理的兩倍，或第二熱處理可以為第一熱處理的兩倍。
藉由如上所述地執行第一熱處理及第二熱處理的至少之一，氧化物半導體層144可以被純化，使得除主成份外，儘可能包含少之雜質。
閘極電極148a及電極148b可以藉由在閘極絕緣層146上形成導電層然後藉由選擇地蝕刻導電層加以形成。予以成為閘極電極148a及電極148b的導電層可以藉由例如濺鍍法的PVD法、或例如電漿CVD法的CVD法形成。這些細節係類似於源極電極142a或類似物，因此，其細節係被參考。
再者，絕緣層150及絕緣層152係被形成在閘極絕緣層146、閘極電極148a及電極148b(見圖9A)。絕緣層150及絕緣層152可以藉由PVD法、CVD法或類似法形成。絕緣層150及絕緣層152可以使用包含例如氧化矽、氧氮化矽、氮化矽、氧化鉿、或氧化鋁之無機絕緣材料的材料形成。
注意，絕緣層150及絕緣層152較佳使用低介電常數材料或低介電常數結構(例如多孔結構)形成。這是因為當絕緣層150及絕緣層152具有低介電常數時，產生於配線、雷極或類似物間之電容可以被降低及完成較高速操作。
注意，雖然在此實施例中，絕緣層150及絕緣層152的堆疊層結構係被使用，但此揭示本發明之實施例並不限於此例子。可以使用單層結構或包含三或更多層的堆疊層結構。或者，也可能其中未設有絕緣層的結構。
注意，絕緣層152係想要地形成以具有平坦表面。這是因為當絕緣層152具有平坦表面時，即使半導體裝置或類似物被縮小時，電極、配線或類似物可以有利地形成在絕緣層152上。注意，絕緣層152可以使用例如化學機械研磨(CMP)法平坦化。
再者，到達汲極電極142b的開口係被形成在閘極絕緣層146、絕緣層150及絕緣層152(見圖9B)。開口係藉由以遮罩或類似物選擇地蝕刻形成。
隨後，電極154係被形成在該開口中，及與電極154接觸的配線156係被形成在絕緣層152之上(見圖9C)。
電極154可以形成於此一方式中，例如，導電層係藉由PVD法、CVD法、或類似法形成在包含開口的區域中，然後，藉由蝕刻、CMP或類似法移除部份導電層。
明確地說，有可能使用一方法，例如，其中，一薄鈦膜被以PVD法形成在包含該開口的區域中，及一薄氮化鈦膜係藉由CVD法形成，然後，鎢膜係被形成，以內藏於該開口中。於此，由PVD法功能所形成之鈦以降低形成在表面上之氧化物膜(例如自然氧化物膜)，其中形成鈦膜，並降低與下電極或類似物的接觸電阻(於此，汲極電極142b)。在鈦膜形成後形成的氮化鈦膜具有一阻障功能，用以抑制導電材料的擴散。銅層可以藉由在形成鈦、氮化鈦或類似物的阻障膜後，由電鍍法形成。
注意，當電極154係藉由移除部份導電層形成時，該處理較佳被執行，使得表面被平坦化。例如，當薄鈦膜或薄氮化鈦膜被形成在包含該開口的區域中時然後形成鎢膜，以內藏於該開口中時，過量的鎢、鈦、氮化鈦或類似物係被移除及表面的平坦度可以藉由後續CMP處理改良。包含電極154的表面係以此方式平坦化，使得電極、配線、絕緣層、半導體層等可以有利地在後續步驟形成。
配線156係藉由例如濺鍍法的PVD法或電漿CVD法的CVD法形成導電層加以形成，然後，圖案化該導電層。至於導電層的材料，可以使用自鋁、鉻、銅、鉭、鈦、鉬、及鎢，與包含這些元素之任一作為成份的合金選出的元件。也可以使用包含錳、鎂、鋯、鈹、釹、及鈧或多數這些元素組合。細節為類似於源極電極142a及類似物者。
透過上述步驟，包含被純化的氧化物半導體層144的電晶體162及電容164被完成(見圖9C)。
在此實施例中所述之電晶體162中，氧化物半導體層144被純化，因此包含5×1019原子/立方公分或更低濃度，較佳5×1018原子/立方公分或更低，較佳5×1017原子/立方公分或更低的氫。另外，氧化物半導體層144的載體密度，例如，低於1×1012/立方公分、較佳1.45×1010/立方公分，其係足夠低於一般矽晶圓的載體密度(約1×1014/立方公分)。另外，電晶體162的關斷狀態電流足夠地低。例如，在室溫(25℃)的電晶體162的關斷狀態電流(於此，每單位通道寬(1μm))為100zA(1zA(10的負21次方安培)為1×10-21A)或更低，較佳10zA或更低。
以此方式，藉由使用被純化及本徵化的氧化物半導體層144，變成容易足夠地降低電晶體的關斷狀態電流。使用此電晶體，其中儲存資料的半導體裝置可以被保持極端長時間。
在此實施例中之結構、方法及類似物可以被以其他實施例所述之任一結構、方法及類似物適當地組合。
(實施例3)
在此實施例中，當上述實施例中所述之半導體裝置被參考圖10A至10F所示地應用至電子裝置。於此實施例中，將描述當上述半導體裝置被應用至例如電腦、行動電話機(也稱行動電話或行動電話裝置)、攜帶式資訊終端(包含攜帶遊戲機、音樂播放裝置等)、數位相機、數位攝影機、電子紙、電視機(也稱為電視或電視接收機)及類似物時。
圖10A例示一筆記型個人電腦，其包含外殼701、外殼702、顯示部份703、鍵盤704及類似物。於上述任一實施例中所述之半導體裝置係被設在外殼701及702之至少之一。因此，可以實現具有足夠低功率消耗的筆記型個人電腦，其中資料的寫入與讀取可以以高速執行，及資料可以長時間儲存。
圖10B顯示攜帶式資訊終端(PDA)。主體711係設有顯示部份713、外部介面715、操作按鈕714、及類似物。再者，也設有用於操作該攜帶式資訊終端或類似物的尖筆712。於上述任一實施例中描述之半導體裝置係設在主體711中。因此，可以實現具有足夠低功率消耗的攜帶資訊終端，其中資料的寫入及讀取可以以高速執行及資料可以長時間儲存。
圖10C顯示一電子書，其加入電子紙，其包含兩外殼，外殼721及外殼723。外殼721及外殼723分別包含顯示部份725及顯示部份727。外殼721係藉由鉸鏈737連接至外殼723，使得電子書可以使用鉸鏈737作為軸關閉開啟。另外，外殼721係設有電源開關731、操作鍵733、喇叭735及類似物。至少外殼721及723之一係設有上述任一實施例所述之半導體裝置。因此，可以實現具有足夠低功率消耗的電子書，其中資料的寫入及讀取可以以高速執行及資料可以長時間儲存。
圖10D顯示一行動電話機，其包含兩外殼，外殼740及外殼741。再者，外殼740及741有一狀態，其中，它們係被開發如圖10D所示可以滑動，使得一個重疊於另一個之上。因此，行動電話機的大小可以降低，這使得行動電話機適用於攜帶。外殼741包含顯示面板742、喇叭743、麥克風744、操作鍵745、指向裝置746、相機鏡頭747、外部連接終端748及類似物。外殼740包含太陽能電池749，用以充電行動電話機、外殼記憶體槽750、及類似物。一天線被加入於該外殼741中。於上述任一實施例所述之半導體裝置係被設在外殼740及741之至少之一。因此，可以實現具有足夠低功率消耗的行動電話機，其中資料寫入與讀取可以以高速執行及資料可以長時間儲存。
圖10E顯示數位相機，其包含主體761、顯示部份767、接目鏡763、操作開關764、顯示部份765、電池766及類似物。以上述任一實施例所述之半導體裝置係設在主體761中。因此，可以實現具有足夠低功率消耗的數位相機，其中資料的寫入及讀取可以以高速進行及資料可以儲存更長時間。
圖10F為電視機，其包含外殼771、顯示部份773、座台775及類似物。電視機770可以以一包含在外殼771中之開關操作，或以遙控器780操作。於上述任一實施例中所述之半導體裝置係被安裝在外殼771，及遙控器780中。因此，可以實現具有足夠低功率消耗的電視機，其中資料的寫入及讀取可以以高速執行及資料可以長時間儲存。
如上所述，於此實施例中所述之電子裝置，各個包含依據上述任一實施例所述之半導體裝置。因此，可以實現具有低功率消耗的電子裝置。
[例子1]
在此例子中，將描述量測包含純化氧化物半導體的電晶體的關斷狀態電流的結果。
首先，具有1m足夠寬的通道寬度W的電晶體係被備製，以考量包含純化氧化物半導體的電晶體的很小關斷狀態電流，及量測關斷狀態電流。圖11顯示具有通道寬度W1m的電晶體的關斷狀態電流的量測結果。在圖11中，水平軸顯示閘極電極VG及垂直軸顯示汲極電流ID。當汲極電壓VD為+1V或+10V及閘極電壓VG係在範圍-5V至-20V內，電晶體的關斷狀態電流係被找出小於或等於1×10-12A，其係為檢測限制。另外，電晶體的(於此每單位通道寬度(1μm)的關斷狀態電流被認為小於或等於1aA/μm(1×10-18A/μm)。
再者，將描述具有純化氧化物半導體的電晶體的更準確量測關斷狀態電流的結果。如上所述，包含純化氧化物半導體的電晶體的關斷狀態電流係被找到小於或等於1×10-12A，其係為量測設備的檢測限制。於此，將描述使用用於特徵評估的元件的更準確關斷狀態電流的量測結果(一值小於等於上述量測法的量測設備的檢測限制)。
首先，將參考圖12描述量測電流的方法的特徵評估元件。
在圖12中之特徵評估的元件中，三個量測系統800係並聯連接。量測系統800各個包含一電容802、電晶體804、電晶體805、電晶體806及電晶體808。至於電晶體804、電晶體805、電晶體806及電晶體808，可以使用具有純化氧化物半導體的電晶體。
在量測系統800中，電晶體804之源極端及汲極端之一、及電容802之終端之一、及電晶體805之源極端及汲極端之一係連接至一電源(或供給V2)。電晶體804的源極端及汲極端之另一、電晶體808之源極端及汲極端之一，電容802的終端之另一、電晶體805的閘極端係彼此連接。電晶體808的源極端及汲極端之另一、電晶體806之源極端及汲極端之一、及電晶體806的閘極端被連接至電源(用以供給V1)。電晶體805的源極端及汲極端之另一及電晶體806的源極端與汲極端的另一係彼此連接並連接至一輸出端。
注意，用以控制是否導通或關斷電晶體804的電位Vext_b2係被供給至電晶體804的閘極端，及用以控制電晶體808的導通或關斷的電位Vext_b1被供給至電晶體808的閘極端。電位Vout被由輸出端輸出。
再者，將描述使用特徵評估的元件之量測電流的方法。
再者，將簡要描述在啟始期間，其中電位差係被產生以量測關斷狀態電流。在啟始期間中，用以導通電晶體808的電位Vext_b1被輸入至電晶體808的閘極終端。因此，電位V1係被供給至連接至電晶體804的源極端及汲極端之另一的節點A(即，連接至電晶體808的源極端與汲極端之一、電容802的另一終端、及電晶體805的閘極端的節點)。於此，電位V1係例如為一高電位。另外，電晶體804被關斷。
隨後，用以關斷電晶體808的電位Vext_b1被輸入至電晶體808的閘極端，使得電晶體808關斷。在電晶體808被關斷後，電位V1被設定為低電位。再者，電晶體804仍為關斷。電位V2等於電位V1。因此，完成啟始化。當完成啟始化期間時，於節點A及電晶體804的源極端與汲極端之一間產生電位差。另外，於節點A及電晶體808的源極端與汲極端之另一間產生電位差。因此，少量電荷流經電晶體804及電晶體808。因此，產生關斷狀態電流。
再者，將簡要描述關斷狀態電流的量測期間。在量測期間中，電晶體804的源極端與汲極端之一的電位(即V2)及電晶體808的源極端與汲極端之另一的電位之電位(即V1)係被固定至一低電位。另一方面，在量測期間中，節點A的電位並未固定(節點A為浮動狀態)。因此，電荷流經電晶體804，及保持在節點A的電荷量係隨時間改變。節點A的電位取決於在節點A中保持的電荷量而改變。即，輸出端的輸出電位Vout也改變。
圖13顯示在啟始化期間之電位間之關係細節(時序圖)，其中，電位差破產生及這些在後續量測期間。
在啟始化期間中，首先，電位Vext_b2被設定至電晶體804導通的一電位(高電位)。因此，節點A的電位變成V2，即低電位(VSS)。注意，供給低電位(VSS)至節點A並不是必要的。隨後，電位Vext_b2係被設定至電晶體804關斷的電位(低電位)，使得電晶體804被關斷。再者，電位Vext_b1係被設定至電晶體808導通的電位(高電位)。因此，節點A的電位變成V1，即，高電位(VDD)。然後，電位Vext_b1被設定為電晶體808關斷的電位，這使得節點A為浮動狀態並完成啟始化。
在啟始化期間後的量測期間中，電位V1及電位V2被設定使得電荷流入節點A或電荷流出節點A。於此，電位V1及V2係被設定為低電位(VSS)。注意，當輸出電位Vout被量測時，在一些情況下，有必要操作輸出電路及因此暫時設定V1為高電位(VDD)。注意，在V1被設定為高電位(VDD)的期間中係被作短，使得量測並未被影響。
當電位差產生及量測期間如上所述地開始時，保持在節點A的電荷量隨時間改變，這使得節點A的電位改變。這表示電晶體805的閘極端的電位改變，因此，輸出端的輸出電位Vout也隨時間改變。
以下將描述根據取得之輸出電位Vout，計算關斷狀態電流的方法。
在節點A的電位VA與輸出電位Vout間之關係在計算關斷狀態電流前取得。以此關係，節點A的電位VA使用輸出電位Vout取得。依據上述關係，節點A的電位VA可以用以下公式表示為輸出電位Vout的函數。
VA=F(Vout)　[公式1]
節點A的電荷QA可以使用節點A的電位VA、連接至節點A的電容CA、及常數(const)，以下式表示。於此，連接至節點A的電容CA係為電容802與其他電容的總和。
QA=CAVA+const　[公式2]
節點A的電流IA係為流入節點A的電荷(或流出節點A的電荷)的時間導數，因此，係被表示為以下等式。
以此方式，節點A的電流IA可以由連接至節點A的電容CA與輸出端的輸出電位Vout取得。
依據上述方法，有可能量測電晶體於關斷狀態時流動於源極與汲極間之洩漏電流(關斷狀態電流)。
在此例子中，電晶體804、電晶體805、電晶體806及電晶體808係使用具有通道長度L為10μm及通道寬度W為50μm的純化氧化物半導體製造。另外，在並聯排列之量測系統800中，電容802的電容係為100fF，1pF、及3pF。
注意，在此例子的量測中，VDD為5伏及VSS為0伏。在量測期間，當電位V1被基本上設定為VSS時，Vout被量測，及在10秒至300秒的期間，被改變至VDD持續100msec。另外，用於流經該元件的電流I的計算中之Δt係被近似為30000秒。
圖14顯示在上述電流量測中之經過時間Time及輸出電位Vout間之關係。可以由圖14確認當時間經過時電位變化。
圖15顯示在室溫(25℃)的關斷狀態電流，其係在上述電流計算中被計算。注意，圖15顯示源-汲電壓V與關斷狀態電流I間之關係。可以由圖15看出，關斷狀態電流約40zA/μm，在源-汲極電壓為4伏時。也發現當源-汲電壓為3.1伏時，關斷狀態電流係小於或等於10zA/μm。注意1zA代表10-21A。
再者，圖16顯示在溫度85℃的環境中之關斷狀態電流，其係於上述電流量測法中計算。圖16顯示在85℃的環境中，源-汲電壓V與關斷狀態電流I間之關係。可以由圖16看出，在源-汲電壓為3.1伏時，關斷狀態電流係小於或等於100zA/μm。
如上所述，可以確認此例中包含純化氧化物半導體的電晶體的關斷狀態電流係足夠地小。
本申請案係根據於2010年三月19日向日本專利局申請第2010-063929號案，該案整個併入參考。
100．．．基材
102．．．保護層
104．．．半導體區
106．．．元件隔離絕緣層
108．．．閘極絕緣層
110．．．閘極電極
116．．．通道形成區
120．．．雜質區
122．．．金屬層
124．．．金屬化合物區
128．．．絕緣層
130．．．絕緣層
142a．．．源極電極
142b．．．汲極電極
143a．．．絕緣層
143b．．．絕緣層
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極電極
148b．．．電極
150．．．絕緣層
152．．．絕緣層
154．．．電極
156．．．配線
160．．．電晶體
162．．．電晶體
164．．．電容
701．．．外殼
702．．．外殼
703．．．顯示部份
704．．．鍵盤
711．．．主體
712．．．尖筆
713．．．顯示部份
714．．．操作按鈕
715．．．外部介面
720．．．電子書
721．．．外殼
723．．．外殼
725．．．顯示部份
727．．．顯示部份
731．．．電源開關
733．．．操作鍵
735．．．喇叭
737．．．鉸鏈
740．．．外殼
741．．．外殼
742．．．顯示面板
743．．．喇叭
744．．．麥克風
745．．．操作鍵
746．．．指向裝置
747．．．相機鏡頭
748．．．外部連接終端
749．．．太陽電池
750．．．外部記憶體槽
761．．．主體
763．．．接目鏡
764．．．操作開關
765．．．顯示部份
766．．．電池
767．．．顯示部份
770．．．電視裝置
771．．．外殼
773．．．顯示部份
775．．．座台
780‧‧‧遙控器
800‧‧‧量測系統
802‧‧‧電容
804‧‧‧電晶體
805‧‧‧電晶體
806‧‧‧電晶體
808‧‧‧電晶體
圖1A-1、1A-2及1B為半導體裝置電路圖。
圖2A及2B為半導體裝置的電路圖。
圖3為時序圖。
圖4為半導體裝置的電路圖。
圖5A及5B為半導體裝置的剖面圖及平面圖。
圖6A至6D為半導體裝置的製程剖面圖。
圖7A至7C為半導體裝置的製程剖面圖。
圖8A至8D為半導體裝置的製程剖面圖。
圖9A至9C為半導體裝置的製程的剖面圖。
圖10A至10F為包含半導體裝置的電子裝置。
圖11為包含氧化物半導體的電晶體的特性圖。
圖12為包含氧化物半導體的電晶體的評估特性元件電路圖。
圖13為包含氧化物半導體的電晶體的評估特性元件的時序圖。
圖14為包含氧化物半導體的電晶體的特性圖。
圖15為包含氧化物半導體的電晶體的特性圖。
圖16為包含氧化物半導體的電晶體的特性圖。
160、162．．．電晶體
FG．．．節點
OS．．．電晶體包含氧化物半導體

Claims (5)

  1. 一種包含記憶體格的半導體裝置，該記憶體格包含：第一電晶體；電連接至該第一電晶體的第二電晶體；及電容；其中該第一電晶體為p-通道型電晶體並包含第一閘極電極、第一源極電極、第一汲極電極、及第一通道形成區，其中該第二電晶體包含第二閘極電極、第二源極電極、第二汲極電極、及包含氧化物半導體的第二通道形成區，其中該第一閘極電極、該電容的一電極及該第二源極電極和該第二汲極電極中之一係彼此電連接且形成其中保持有電荷的節點，及其中所述該電容的所述一電極係所述該第二源極電極和該第二汲極電極中之一。
  2. 一種半導體裝置，包含第一配線、第二配線、第三配線、第四配線、第五配線、及在該第一配線與該第二配線之間之記憶體格，其中該記憶體格包含：第一電晶體，包含第一閘極電極、第一源極電極、第一汲極電極、及第一通道形成區；第二電晶體，包含第二閘極電極、第二源極電 極、第二汲極電極、及包含氧化物半導體的第二通道形成區；及電容；其中該第一電晶體為p-通道型電晶體，其中該第一閘極電極、該第二源極電極和該第二汲極電極中之一、及該電容的一電極係彼此電連接並形成其中保持有電荷的節點，其中所述該電容的所述一電極係所述該第二源極電極和該第二汲極電極中之一，其中該第一配線與該第一源極電極和該第一汲極電極中之一係彼此電連接，其中該第二配線與該第一源極電極和該第一汲極電極中之另一係彼此電連接，其中該第三配線與該第二源極電極和該第二汲極電極中之另一係彼此電連接，其中該第四配線與該第二閘極電極係彼此電連接，及其中該第五配線與該電容的另一電極係彼此電連接。
  3. 如申請專利範圍第1或2項所述之半導體裝置，其中該第二電晶體為n-通道型電晶體。
  4. 如申請專利範圍第1或2項所述之半導體裝置，其中該第二電晶體與至少部份該第一電晶體重疊。
  5. 如申請專利範圍第1或2項所述之半導體裝置，其中該第一通道形成區包含矽。
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