JP2001168198A

JP2001168198A - メモリ混載半導体集積回路およびその設計方法

Info

Publication number: JP2001168198A
Application number: JP35012599A
Authority: JP
Inventors: Toshio Kobayashi; 敏夫小林; Tadashi Ikeda; 直史池田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-12-09
Filing date: 1999-12-09
Publication date: 2001-06-22
Also published as: US20010044923A1; US6536013B2

Abstract

(57)【要約】【課題】メモリ混載半導体集積回路の開発に際し、必要
な要素技術が技術的に優位となるための条件を明らかに
し、開発方針を立てやすくする。【解決手段】製造に必要な工程数および／またはマスク
枚数などを用いて製造技術の総リソース量ＣＷを定義し
（ＳＴ１）、ＣＷを有効ウエハ面積で除して単位リソー
ス量ＣＷＵを求め（ＳＴ２）、ＣＷＵに対し、ロジック
ゲート形成領域の面積を乗じたものを第１実効技術リソ
ース量ＣＷＬ、メモリセル形成領域の面積を乗じたもの
を第２実効技術リソース量ＣＷＡＭ、その他領域の面積
を乗じたものを第３実効技術リソース量ＣＷＰ＆ＩＯと
して設定し（ＳＴ３）、製造および／または設計に関す
る複数の技術を、当該技術を適用したときに得られる第
１〜第３実効技術リソース量を用いて比較し、複数の技
術から、要求されるメモリおよびロジックの回路規模に
適した技術を選択する（ＳＴ４〜ＳＴ９）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリを混載した
ロジックＬＳＩの開発に際し、優位となる設計／製造技
術の満たすべき条件を明らかにし、複数の技術の中から
メモリおよびロジックの回路規模に適した技術の選択が
できる手法を含むメモリ混載半導体集積回路の設計方
法、および、その手法が適用されたメモリ混載半導体集
積回路に関する。

【０００２】

【従来の技術】現在、ロジックゲートと共に１チップ内
に集積（混載）することが可能なメモリセルとして、主
要なものでは、ＳＲＡＭセルとＤＲＡＭセルが存在す
る。また、この他にもロジックゲートと混載可能なメモ
リセルとして、３トランジスタ型のメモリセル、各種の
不揮発性メモリセルなどが存在する。これらのメモリセ
ルの種類（方式）は、メモリ混載ＬＳＩを開発する際
に、採用を選択すべき、あるいは新たに開発すべき
“（要素）技術”の一つである。

【０００３】

【発明が解決しようとする課題】ところが、メモリ混載
ＬＳＩを設計または開発する際に、ある技術がどのよう
な状況において他の技術に対し優位になるのか、また優
位な技術とは何なのかについて明確な基準が存在してい
ない。

【０００４】ＤＲＡＭなどの専用メモリＬＳＩでは、プ
ロセスが余り複雑化しない範囲で、ひたすらセルサイズ
小さくすることに努力が傾けられている。これに対し、
メモリ混載ＬＳＩでは、専用メモリＬＳＩのようにセル
面積縮小と製造プロセスの複雑性回避とのバランスのほ
かに、ロジックプロセスとの整合性を考慮する必要があ
る。しかし、実際は、どの技術を選択したらよいかにつ
いて具体的な基準がないため、専ら開発者の経験に依存
して技術の選択がされることが多かった。また、新たな
要素技術を開発する際にも、たとえば面積とプロセスの
簡略化とのバランスをどこでとるのかを決めるには、開
発者の豊富な経験と高度な判断が必要であった。

【０００５】このようなメモリ混載ＬＳＩの開発におけ
る課題は、メモリセル方式の面積縮小とプロセスの整合
性確保とのバランスをとる場合以外にも存在する。たと
えば、不揮発性メモリでは、メモリトランジスタ、メモ
リ周辺回路における高耐圧トランジスタ、低耐圧トラン
ジスタ、および高速性能が要求されるロジック回路用ト
ランジスタの各特性に関与するトランジスタの構造パラ
メータ、サイズ、および、プロセスの整合性の間でバラ
ンスをとる際に、明確な開発指針がないことが課題であ
る。

【０００６】本発明の目的は、メモリ混載半導体集積回
路の開発に際し必要な要素技術が技術的に優位となるた
めの条件を明らかにし、技術を優位とするための開発方
針を立てやすくして、これにより開発を容易ならしめる
ことができる手法を含むメモリ混載半導体集積回路の設
計方法と、その手法を適用して技術優位の条件を満足し
たメモリ混載半導体集積回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明に係るメモリ混載
半導体集積回路の設計方法は、ロジックゲートが形成さ
れる第１領域、メモリセルが形成される第２領域、およ
び、第１，第２領域以外の第３領域からなるメモリ混載
半導体集積回路の設計方法であって、メモリ混載半導体
集積回路を製造するのに必要な工程数および／またはマ
スク枚数に代表される各種数値を用いて製造技術の総リ
ソース量を定義し、当該総リソース量を有効ウエハ面積
で除して単位リソース量を求め、当該単位リソース量に
対し、上記第１領域の面積を乗じたものを第１実効技術
リソース量、上記第２領域の面積を乗じたものを第２実
効技術リソース量、上記第３領域の面積を乗じたものを
第３実効技術リソース量として設定し、製造および／ま
たは設計に関する複数の技術を、当該技術を適用したと
きに得られる上記第１〜第３実効技術リソース量を用い
て比較し、上記複数の技術から、要求されるメモリおよ
びロジックの回路規模に適した技術を選択する。

【０００８】好適に、上記実効技術リソース量の比較お
よび技術の選択では、上記第１〜第３実効技術リソース
量のそれぞれについて、検討対象の技術を用いた場合の
実効技術リソース量から、比較対象の技術を用いた場合
の実効技術リソース量を引いた減算値を算出し、上記第
１〜第３実効技術リソース量における減算値の総和が負
となることを、上記検討対象の技術の採用条件とする。
具体的に、上記メモリ混載半導体集積回路を検討対象の
技術Ｎを用いて製造する際の製造技術の総リソース量を
有効ウエハ面積で除した単位リソース量をＣＷＵ
（ｎ）、ｍ（ｍ：自然数）個の比較対象技術のうちｉ
（ｉ＝１，…，ｍ）番目の技術Ｉを用いて製造した場合
の上記単位リソース量をＣＷＵ（ｉ）、上記技術Ｎを用
いた場合の上記第１領域のロジックゲート当たりの面積
をＳＰＬＧ（ｎ）、上記技術Ｉを用いた場合の上記第１
領域のロジックゲート当たりの面積をＳＰＬＧ（ｉ）、
上記技術Ｎを用いた場合の上記第２領域のメモリビット
当たりの面積をＳＰＢ（ｎ）、上記技術Ｉを用いた場合
の上記第２領域のメモリビット当たりの面積をＳＰＢ
（ｉ）、上記技術Ｎを用いた場合の上記第３領域の面積
をＳＰ＆ＩＯ（ｎ）、上記技術Ｉを用いた場合の上記第
３領域の面積をＳＰ＆ＩＯ（ｉ）、上記第１領域の総ロ
ジックゲート数をＮＬＧ、上記第２領域の総メモリビッ
ト数をＮＭＢとしたときに次式（１）、すなわち、｛ＣＷＵ（ｎ）・ＳＰＬＧ（ｎ）−ＣＷＵ（ｉ）・ＳＰＬＧ（ｉ）｝・ＮＬＧ＋｛ＣＷＵ（ｎ）・ＳＰＢ（ｎ）−ＣＷＵ（ｉ）・ＳＰＢ（ｉ）｝・ＮＭＢ＋｛ＣＷＵ（ｎ）・ＳＰ＆ＩＯ（ｎ）−ＣＷＵ（ｉ）・ＳＰ＆ＩＯ（ｉ）｝＜０ …（１）が成り立つことを上記技術Ｎの採用条件とする。

【０００９】また、上記ロジックゲート当たりの面積Ｓ
ＰＬＧ（ｎ）とＳＰＬＧ（ｉ）が等しく、この等しい面
積をＳＰＬＧとしたときに、前記式（１）に代えて次式
（２）、すなわち、｛ＣＷＵ（ｎ）−ＣＷＵ（ｉ）｝・ＳＰＬＧ・ＮＬＧ＋｛ＣＷＵ（ｎ）・ＳＰＢ（ｎ）−ＣＷＵ（ｉ）・ＳＰＢ（ｉ）｝・ＮＭＢ＋｛ＣＷＵ（ｎ）・ＳＰ＆ＩＯ（ｎ）−ＣＷＵ（ｉ）・ＳＰ＆ＩＯ（ｉ）｝＜０ …（２）が成り立つことを上記技術Ｎの採用条件としてもよい。

【００１０】さらに、上記第１領域における搭載ロジッ
ク規模および上記第２領域における搭載メモリ量につい
て、上記技術Ｎを用いた場合と上記技術Ｉを用いた場合
との差がほとんどなく、上記第３領域の面積ＳＰ＆ＩＯ
（ｎ）とＳＰ＆ＩＯ（ｉ）が等しく、この等しい面積を
ＳＰ＆ＩＯ（ＮＬＧ、ＮＭＢ）としたときに、前記式
（１）に代えて次式（３）、すなわち、｛ＣＷＵ（ｎ）・ＳＰＬＧ（ｎ）−ＣＷＵ（ｉ）・ＳＰＬＧ（ｉ）｝・ＮＬＧ＋｛ＣＷＵ（ｎ）・ＳＰＢ（ｎ）−ＣＷＵ（ｉ）・ＳＰＢ（ｉ）｝・ＮＭＢ＋｛ＣＷＵ（ｎ）−ＣＷＵ（ｉ）｝・ＳＰ＆ＩＯ（ＮＬＧ，ＮＭＢ）＜０ …（３）が成り立つことを上記技術Ｎの採用条件としてもよい。

【００１１】一方、上記実効技術リソース量の比較およ
び技術の選択では、上記第１〜第３実効技術リソース量
のそれぞれについて、上記検討対象および比較対象の全
ての技術のうち任意の特定技術を用いた場合の実効技術
リソース量から他の技術を用いた場合の実効技術リソー
ス量を引いた減算値を全ての組み合わせにおいて算出
し、上記第１〜第３実効技術リソース量における減算値
の総和が最も小さい上記特定技術を、採用すべき技術と
して選択してもよい。

【００１２】このメモリ混載半導体集積回路の設計方法
では、メモリ混載半導体集積回路の製造技術の規模を表
す定量値として、総リソース量を定義する。総リソース
量として、たとえば、メモリ混載半導体集積回路のチッ
プを製造するのに必要な工程数、マスク枚数などが採用
できる。または、工程数とマスク枚数との両方を加味し
た定義、たとえば、あるマスク使用工程から次のマスク
使用工程までの間に存在する工程数に応じて、マスク枚
数に重み付けをして総リソース量を定義してもよい。つ
ぎに、総リソース量を有効ウェハ面積で割った量、すな
わち単位面積のチップを作るのに要するリソース量を求
める。このリソース量は、単位リソース量という。この
単位リソース量に、第１領域（ロジック領域），第２領
域（メモリ領域），第３領域（その他領域）の各面積を
それぞれ掛けたものを、それぞれ第１〜第３実効技術リ
ソース量として設定する。その後、第１〜第３実効技術
リソース量を用いて技術の優位性を比較する。具体的
に、検討すべき技術Ｎがあり、他の既存技術などを比較
対象技術Ｉとする。比較対象技術Ｉは複数あってよい。
たとえば、第１〜第３実効技術リソース量同士におい
て、検討対象技術Ｎと比較対象技術Ｉを比較する。この
結果、検討対象技術Ｎが比較対象技術Ｉに対し、どの領
域で優位かが分析できる。つまり、メモリ混載半導体集
積回路内の各機能ブロックごとに実効技術リソース量の
評価が行えるので、改善すべき技術課題とその改善効果
を容易に見通すことができる。その後、検討対象技術Ｎ
を用いた場合に得られる実効技術リソース量から、比較
対象技術Ｉを用いた場合に得られる実効技術リソース量
を引いた減算値を求め、たとえば、その総和が負になる
ことを、検討対象技術Ｎの採用条件とする。これによ
り、比較対象技術Ｉより優位な技術Ｎを、容易に判断し
選定できる。

【００１３】本発明に係るメモリ混載半導体集積回路
は、ロジックゲートアレイが形成される第１領域、メモ
リセルアレイが形成される第２領域、および、第１，第
２領域以外の第３領域からなるメモリ混載半導体集積回
路であって、当該メモリ混載半導体集積回路を検討対象
の技術Ｎを用いて製造するのに必要な工程数および／ま
たはマスク枚数に代表される製造技術の総リソース量を
有効ウエハ面積で除した単位リソース量をＣＷＵ
（ｎ）、ｍ（ｍ：自然数）個の比較対象の技術のうちｉ
（ｉ＝１，…，ｍ）番目の技術Ｉを用いて製造した場合
の上記単位リソース量をＣＷＵ（ｉ）、上記技術Ｎを用
いた場合の上記第１領域のロジックゲート当たりの面積
をＳＰＬＧ（ｎ）、上記技術Ｉを用いた場合の上記第１
領域のロジックゲート当たりの面積をＳＰＬＧ（ｉ）、
上記技術Ｎを用いた場合の上記第２領域のメモリビット
当たりの面積をＳＰＢ（ｎ）、上記技術Ｉを用いた場合
の上記第２領域のメモリビット当たりの面積をＳＰＢ
（ｉ）、上記技術Ｎを用いた場合の上記第３領域の面積
をＳＰ＆ＩＯ（ｎ）、上記技術Ｉを用いた場合の上記第
３領域の面積をＳＰ＆ＩＯ（ｉ）、上記第１領域の総ロ
ジックゲート数をＮＬＧ、上記第２領域の総メモリビッ
ト数をＮＭＢとしたときに次式（１）、すなわち、｛ＣＷＵ（ｎ）・ＳＰＬＧ（ｎ）−ＣＷＵ（ｉ）・ＳＰＬＧ（ｉ）｝・ＮＬＧ＋｛ＣＷＵ（ｎ）・ＳＰＢ（ｎ）−ＣＷＵ（ｉ）・ＳＰＢ（ｉ）｝・ＮＭＢ＋｛ＣＷＵ（ｎ）・ＳＰ＆ＩＯ（ｎ）−ＣＷＵ（ｉ）・ＳＰ＆ＩＯ（ｉ）｝＜０ …（１）が成り立つことを特徴とする。

【００１４】

【発明の実施の形態】本実施形態では、技術の優位性を
確保するための条件を１つの基準を提案して検証すると
ともに、具体的に優位となる技術の例を示す。このこと
により、技術選択および開発の方向を見出す手法を新た
に提供する。また、メモリ混載ロジックＬＳＩ技術分野
において優位となる技術は、単にメモリセルサイズの縮
小によるものではなく、メモリの直接周辺回路面積（回
路量）およびＩ／Ｏとパッド領域の面積、さらにはロジ
ックゲート規模と搭載メモリ量にも依存し、これらの組
み合わせにおいて最適な技術選択をする必要があること
を明らかにする。まず、本実施形態で使用する記号を含
むリストを、以下に記述する。

【００１５】ＣＷＬ：メモリ混載ＬＳＩにおいてロジッ
ク機能部分を製造するのに必要な技術工数あるいはマス
ク枚数などであり、第１実効技術リソース量という。ＣＷＡＭ：メモリ混載ＬＳＩにおいてメモリ部分を製造
するのに必要な技術工数あるいはマスク枚数（ロジック
機能製造技術工数（あるいはマスク枚数）に対する付加
分）などであり、第２実効技術リソース量という。ＣＷＰ＆ＩＯ：メモリ混載ＬＳＩにおいて、パッド、周
辺回路およびＩ／Ｏ回路を含む部分を製造するのに必要
な技術工数あるいはマスク枚数などであり、第３実効技
術リソース量という。ＣＷ：メモリ混載プロセスによってＬＳＩを製造するの
に必要な技術工数あるいはマスク枚数（ＣＷ＝ＣＷＬ＋
ＣＷＡＭ＋ＣＷＰ＆ＩＯ）などであり、総リソース量と
いう。ＣＷＵ：単位面積のチップを作るのに必要な技術工数あ
るいはマスク枚数などであり、単位リソース量という。
ここでＣＷＵ＝ＣＷ／ＳＥＷ［有効ウェハ面積］、すな
わちＣＷＵに面積Ｓをかけたものが、面積Ｓの“チッ
プ”を作るのに要する実効技術リソース量を表す。

【００１６】ＮＬＧ：搭載ロジックゲート数、ＮＭＢ：混載メモリ規模（ｂｉｔ数）、ＮＣ：１ウェハ当たりの有効チップ数（ＮＣ＝ＳＥＷ／
ＳＣ）である。

【００１７】ＳＰＭＣ：メモリセル面積、ＳＭＣ：メモリセル領域の面積（ＳＭＣ＝ＳＰＭＣ×Ｎ
ＭＢ）、ＳＰＢ：１ビット当たりの面積、ＳＭ：チップ内のメモリ領域の面積（ＳＭにメモリ直接
周辺回路を含む、ＳＭ＝ＳＰＢ×ＮＭＢ）、ＳＬ：チップ内のロジック領域の面積、ＳＰＬＧ：１論理ゲート当たりの面積（ＳＬ＝ＳＰＬＧ
×ＮＬＧ）、ＳＰ＆ＩＯ：チップ内のＩ／Ｏとパッド領域の面積、ＳＥＭ：チップ内のメモリ領域以外の面積（ＳＥＭ＝Ｓ
Ｌ＋ＳＰ＆ＩＯ）、ＳＣ：チップ面積（ＳＣ＝ＳＭ＋ＳＥＭ）、ＳＥＷ：有効ウェハ面積（ＳＥＷ＝ＳＣ×ＮＣ）であ
る。

【００１８】図１は、本実施形態に係るメモリ混載半導
体集積回路の設計における、技術優位性検討の手順を示
すフローチャートである。ここで、本実施形態では、メ
モリ混載半導体集積回路の設計／製造における優位性の
評価対象技術がメモリセル方式である場合を例にとっ
て、優位性評価を行う検討対象技術（メモリセル）Ｎに
対し、既存（比較対象）の技術ＩとしてＤＲＡＭセルと
ＳＲＡＭセルを取り上げる。

【００１９】まず、ステップＳＴ１において、総リソー
ス量（ＣＷ）を定義する。ここでは、総リソース量（Ｃ
Ｗ）としてマスク枚数を用いる。ロジックＬＳＩプロセ
スを基準とし、このプロセスはどの種類のメモリを集積
化した混載ＩＣでも共通に必要となるプロセスとする。
ロジックＬＳＩプロセスとしては５層配線プロセスを想
定し、マスク枚数は２５枚、すなわち総リソース量（Ｃ
Ｗ）＝２５であるとする。

【００２０】ステップＳＴ２において、総リソース量
（ＣＷ）を有効ウエハ面積（ＳＥＷ）で除して、単位リ
ソース量（ＣＷＵ）を算出する。すなわち、（ＣＷＵ）
＝（ＣＷ）／（ＳＥＷ）となる。

【００２１】ステップＳＴ３において、実効技術リソー
ス量を第１領域（ロジック領域），第２領域（メモリ領
域）および第３領域（その他の領域）に分けて求める。
ここで、ロジック領域の実効技術リソース量を第１実効
技術リソース量（ＣＷＬ）、メモリ領域の実効技術リソ
ース量を第２実効技術リソース量（ＣＷＡＭ）、メモリ
周辺回路や入出力パッドを含む、その他領域の実効技術
リソース量を第３実効技術リソース量（ＣＷＰ＆ＩＯ）
とおく。

【００２２】これら各実効技術リソース量は、それぞれ
の領域の面積（ＳＬ），（ＳＭＣ）または（ＳＰ＆Ｉ
Ｏ）に単位リソース量（ＣＷＵ）を掛けて求めることが
できる。すなわち、（ＣＷＬ）＝（ＣＷＵ）×（ＳＬ）、（ＣＷＡＭ）＝（ＣＷＵ）×（ＳＭＣ）、（ＣＷＰ＆ＩＯ）＝（ＣＷＵ）×（ＳＰ＆ＩＯ）とな
る。

【００２３】以下、具体例を挙げて説明する。一般に、
１論理ゲートを構成するのに必要な面積は３００Ｆ²程
度である。ここでＦは最小パターン寸法で、３００Ｆ²
とは１つの論理ゲートを構成するのに必要な面積が最小
寸法の２乗の面積の３００倍であることを意味する。ま
た、ＳＲＡＭは６トランジスタ形とし、セル面積は１３
０Ｆ²程度である。一般に、メモリの周辺回路面積はセ
ル面積のおよそ３０％である。このため１ｂｉｔを構成
するのに必要な面積は１６９Ｆ²となる。ＳＲＡＭは６
トランジスタ形とした場合、メモリセルをロジックプロ
セスと一括して作ることができるため、マスク枚数の増
加はない。一方、ＤＲＡＭは、セル面積が１２Ｆ²、メ
モリの周辺回路面積はセル領域の面積とおよそ同じ（１
００％）である。このため１ｂｉｔを構成するのに必要
な面積は２４Ｆ²となる。マスク枚数はおよそ５割増し
となり、３７枚とする。

【００２４】実際のＬＳＩチップには、ロジック領域
（面積：ＳＬ）とメモリ領域（面積：ＳＭ）の他に、パ
ッドとＩ／Ｏ回路などの第３領域（面積：ＳＰ＆ＩＯ）
が必要である。ここでは、図１（Ｂ）に示すように、Ｌ
ＳＩチップの中心にロジック領域とメモリの領域を合わ
せて正方形に配置し、その周辺に０．６ｍｍの枠を設
け、第３領域とする。その第３領域（面積：ＳＰ＆Ｉ
Ｏ）内に、Ｉ／Ｏ回路とパッドを配置するものとする。
なお、ここでは枠の幅を０．６ｍｍとしたが、この幅は
目的あるいは用途によって変更可能なことは言うまでも
ない。

【００２５】ステップＳＴ４以降では、ｍ個の既存技術
のｉ番目の技術Ｉと技術Ｎとの比較を既存技術を順次替
えながら行う方法を提示するが、それに先立ち、ここで
は、まず、既存技術同士での比較を試みた。この場合、
搭載ロジック規模が１０ＫＧａｔｅから２．５６ＭＧａ
ｔｅ、搭載メモリ量が１Ｍｂｉｔから２５６Ｍｂｉｔの
範囲のメモリ混載論理ＬＳＩを製造した場合の実効技術
リソース量ＣＷ（ｉ）、すなわち、ＣＷＵ（ｉ）・ＳＰ
ＬＧ（ｉ）・ＮＬＧ＋ＣＷＵ（ｉ）・ＳＰＢ（ｉ）・Ｎ
ＭＢ＋ＣＷＵ（ｉ）・ＳＰ＆ＩＯ（ｉ）について、その
大小関係を、ｉ＝１（ＳＲＡＭ）の場合とｉ＝２（ＤＲ
ＡＭ）の場合とで比較した。なお、簡略化のため、ＳＲ
ＡＭ混載の場合のロジック回路面積ＳＰＬＧ（１）と、
ＤＲＡＭ混載の場合のロジック回路面積ＳＰＬＧ（２）
は同じ面積（＝ＳＰＬＧ）であると仮定した。

【００２６】図２は、横軸が搭載メモリ規模を縦軸が搭
載ロジック規模を表し、ＳＲＡＭとＤＲＡＭの２つの混
載技術の実効技術リソース量を比較したものである。図
２に示すように、ＳＲＡＭの実効技術リソース量に比べ
ＤＲＡＭの実効技術リソース量が相対的に小さい領域
（ＤＲＡＭ優位領域）がグラフの右斜め下側に現れ、Ｓ
ＲＡＭの実効技術リソース量が相対的に小さい領域（Ｓ
ＲＡＭ優位領域）がグラフの左斜め上側に現れている。
このように実効技術リソース量という概念を用いて比較
すると、搭載メモリ規模および搭載ロジック規模に応じ
て、メモリセルがＳＲＡＭの方が有利な領域と、ＤＲＡ
Ｍの方が有利な領域が明確に区分けできる。しかも、こ
のグラフには表現できないが、実効技術リソース量が第
１〜第３領域に関する３つの項で表現できるため、その
優位性あるいは劣性の根拠、すなわち、それぞれのメモ
リセルの長所および短所が明らかとなる。このように、
図１の検討手順に従えば、メモリ混載ＬＳＩ内の各機能
ブロックごとに実効技術リソース量の評価が行えるの
で、改善すべき技術課題とその改善効果を容易に見通す
ことができる。

【００２７】つぎに、このようなＳＲＡＭとＤＲＡＭの
技術優位性マップにおいて、他の如何なるメモリセル
が、如何なるメモリおよびロジック規模でＳＲＡＭとＤ
ＲＡＭ双方に対し優位となるかを検討する。なお、上記
と同様、ここでも簡略化のため、検討対象のメモリセル
を搭載したＬＳＩは、ＳＲＡＭまたはＤＲＡＭ混載ＬＳ
Ｉと同じ基準ロジックプロセスを用いることとし、この
ため検討対象のメモリセルを搭載したＬＳＩにおけるロ
ジック領域の面積ＳＰＬＧ（ｎ）は、ＳＲＡＭまたはＤ
ＲＡＭ混載ＬＳＩと共通の値、ＳＰＬＧを用いる。

【００２８】１つの例として、メモリ混載に必要なマス
ク枚数の増加分が基準ロジックＬＳＩプロセスに対して
３枚、セル面積が１８Ｆ²（ＤＲＡＭの１．５倍、ＳＲ
ＡＭの１８／１３０倍）、メモリ直接周辺回路の面積が
ＤＲＡＭの１．２倍、すなわち１ｂｉｔを構成するのに
要する面積が３２．４Ｆ²となるメモリセル技術を検討
対象とする。仮にこの技術名を“ＮｅｗＣｅｌｌ
（１）”と呼ぶことにする。

【００２９】このＮｅｗＣｅｌｌ（１）技術によって作
られたメモリ混載ＬＳＩの各機能領域の実効技術リソー
ス量の和ＣＷ（ｎ１）は、ＣＷ（ｎ１）＝ＣＷＵ（ｎ１）・ＳＰＬＧ（ｎ１）・Ｎ
ＬＧ＋ＣＷＵ（ｎ１）・ＳＰＢ（ｎ１）・ＮＭＢ＋ＣＷ
Ｕ（ｎ１）・ＳＰ＆ＩＯ（ｎ１）で表すことができる。ここで、“ｎ１”はＮｅｗＣｅｌ
（ｌ）を表す記号である。

【００３０】この実効技術リソース量の和ＣＷ（ｎ１）
が、ＳＲＡＭまたはＤＲＡＭ混載ＬＳＩの実効技術リソ
ース量の和ＣＷ（１），ＣＷ（２）の双方に対し小さ
い、すなわちＮｅｗＣｅｌｌ（１）技術が優位となる領
域（ＮｅｗＣｅｌｌ（１）優位領域）を求め、ＳＲＡＭ
あるいはＤＲＡＭ優位性マップ（図２）上に重ねて示し
たのが図３である。図３に示すように、ＳＲＡＭ優位領
域とＤＲＡＭ優位領域にはさまれるかたちで、ＮｅｗＣ
ｅｌｌ（１）優位領域が現れる。また、図３から、搭載
ロジック規模が１０ＫＧａｔｅから２．５６ＭＧａｔ
ｅ、搭載メモリ量が１Ｍｂｉｔから２５６Ｍｂｉｔの範
囲では、ＮｅｗＣｅｌｌ（１）がＳＲＡＭやＤＲＡＭに
比べ優位であることが分かる。

【００３１】この優位性比較の具体的手順について、図
１の例では、２者の比較を逐一行う方法を採用してい
る。なお、図１は設計過程内での技術比較を示すため、
必要なロジック回路規模およびメモリ規模は、ＬＳＩの
設計仕様で予め１つに定められている。ステップＳＴ４
でｉ＝１、すなわち比較対象をＳＲＡＭとしたうえで、
つぎのステップＳＴ５において、ＣＷ（ｎ１）−ＣＷ
（１）が負であるか否かを、所定のロジック回路および
メモリの規模において調べる。

【００３２】ＣＷ（ｎ１）−ＣＷ（１）が負である場
合、ステップＳＴ６において、全ての比較対象技術との
技術比較を行ったか否かが問われる。現時点ではＤＲＡ
Ｍとの比較が未だであるので、処理がステップＳＴ７に
進み、ｉがインクリメントされる。また、ステップＳＴ
５においてＣＷ（ｎ１）−ＣＷ（１）が正または零で、
かつ全ての比較が終わっていない場合も、処理がステッ
プＳＴ７に進み、ｉがインクリメントされる。

【００３３】ステップ７の後、処理はステップＳＴ５の
前に戻され、ｉ＝２、すなわちＤＲＡＭとの比較が行わ
れる。この比較の結果、ＣＷ（ｎ１）−ＣＷ（２）が負
である場合は、ステップＳＴ６で全ての比較が終了した
ことを確認した後、ステップＳＴ８において、当該検討
対象技術Ｎ（ＮｅｗＣｅｌｌ（１））がＳＲＡＭとＤＲ
ＡＭの双方に対し優位であるとして、採用が決まる。

【００３４】これに対し、ステップＳＴ５あるいはステ
ップＳＴ６で、ＣＷ（ｎ１）−ＣＷ（ｉ）が正または零
となることが１回でも発生した場合は、処理がステップ
ＳＴ９に進み、当該検討対象技術Ｎは不採用となる。

【００３５】つぎに、ＮｅｗＣｅｌｌ（１）技術の具体
例を示す。

【００３６】基準となるロジックプロセスに対してマス
ク枚数の増加が３枚以内でメモリ機能を実現すること
は、どのような回路構成でも可能である。しかし、１ｂ
ｉｔを構成するのに必要なセル面積に対して制約を加え
るとマスク枚数の増加分が変化する。セル面積を最も小
さくできる可能性のあるのは１ｂｉｔを構成する素子数
が最も少ない１つのＭＯＳトランジスタと１つのキャパ
シタからなるＤＲＡＭセルである。ところが、ＤＲＡＭ
セルは比較的大きな容量が必要であり、小さい面積で必
要な容量値を作るために複雑な立体構造のキャパシタが
必要となる。この複雑な立体構造のキャパシタを作るた
めに、マスク枚数が増え、マスク枚数の増加分を３枚以
内にすることが不可能となる。また、６個のＭＯＳトラ
ンジスタから構成されるＳＲＡＭは、素子数が多いため
セル面積を小さくする事ができない。

【００３７】マスク枚数の増加が少なく、同時にセル面
積が小さくなる回路形式は、基本的に素子数が少なく、
かつ構成素子の面積を小さくできることが必要である。
１つのＭＯＳトランジスタと１つのキャパシタからなる
ＤＲＡＭの次に素子数の少ないメモリセル構成として、
いわゆるゲインセルがある。ゲインセルでは、キャパシ
タの蓄積電荷を直接読み出すのでなく、キャパシタまた
は書き込みトランジスタのノードに蓄積され記憶データ
に対応する電荷量に応じて読み出しトランジスタのオン
／オフを制御し、当該読み出しトランジスタにより記憶
データを増幅してビット線に読み出す。代表的なゲイン
セルとして、読み出しトランジスタ数を１つにするか２
つにするかによって、３つのＭＯＳトランジスタからな
るメモリセル構成（３トランジスタ型）と２つのＭＯＳ
トランジスタと１つのキャパシタからなるメモリセル構
成（２トランジスタ−１キャパシタ型）がある。

【００３８】この代表的なゲインセルの回路を、図４お
よび図５に示す。図４に示すゲインセルＭＣは、３トラ
ンジスタ型であり、書き込みトランジスタＴＷ、第１読
み出しトランジスタＴＲ１および第２読み出しトランジ
スタＴＲ２から構成される。書き込みトランジスタＴＷ
は、ゲートが書き込みワード線ＷＷＬに接続され、ソー
ス，ドレインの一方がビット線ＢＬに接続されている。
第１読み出しトランジスタＴＲ１は、ゲートが読み出し
ワード線ＲＷＬに接続され、ドレインがビット線ＢＬに
接続され、ソースが第２読み出しトランジスタＴＲ２の
ドレインに接続されている。第２読み出しトランジスタ
ＴＲ２は、ゲートが書き込みトランジスタＴＷのソー
ス，ドレインの他方に接続され、ドレインが第１読み出
しトランジスタＴＲ１のソースに接続され、ソースが共
通電位線（たとえば接地線）に接続されている。第２読
み出しトランジスタＴＲ２のゲートと書き込みトランジ
スタＴＷの接続中点が、当該メモリセルＭＣの記憶ノー
ドＳＮをなす。

【００３９】図５に示すゲンセルＭＣは、２トランジス
タ−１キャパシタ型であり、書き込みトランジスタＴ
Ｗ、読み出しトランジスタＴＲおよびキャパシタＣＡＰ
から構成される。書き込みトランジスタＴＷは、ゲート
が書き込みワード線ＷＷＬに接続され、ソース，ドレイ
ンの一方がビット線ＢＬに接続されている。読み出しト
ランジスタＴＲは、ゲートが書き込みトランジスタＴＷ
のソース，ドレインの他方に接続され、ドレインがビッ
ト線ＢＬに接続され、ソースが共通電位線（たとえば接
地線）に接続されている。キャパシタＣＡＰは、一方電
極が読み出しトランジスタＴＲと書き込みトランジスタ
ＴＷの接続中点に接続され、他方電極が読み出しワード
線ＲＷＬに接続されている。このキャパシタＣＡＰの一
方電極、および、これに接続された読み出しトランジス
タＴＲと書き込みトランジスタＴＷの接続中点が、当該
メモリセルＭＣの記憶ノードＳＮをなす。

【００４０】これらのゲインセルＭＣでは、書き込み時
には、書き込みワード線ＷＷＬをローレベルからハイレ
ベルに活性化して書き込みトランジスタＴＷをオンさ
せ、このときビット線設定電位に応じて記憶ノードＳＮ
の電位を変化させる。

【００４１】読み出し時には、ビット線を外部電源によ
って予め、たとえば電源電圧Ｖ_CCにプリチャージしてお
く。この状態で、読み出しワード線ＲＷＬをローレベル
からハイレベルに活性化すると、記憶データ、すなわち
記憶ノードＳＮの電位に応じてビット線が放電される
か、ビット線の放電が行われずにプリチャージ電位で維
持されたままとなる。具体的には、読み出しワード線Ｒ
ＷＬをハイレベルにしたとき、記憶ノードＳＮの電位が
ハイレベルの場合のみ、図４のセル構成では読み出しト
ランジスタＴＲ１，ＴＲ２がオンし、図５のセル構成で
は読み出しトランジスタＴＲがオンする。このため、ビ
ット線が接地電位まで放電される。一方、記憶ノードＳ
Ｎの電位がローレベルの場合は、読み出しトランジスタ
ＴＲ２またはＴＲがオンしないので、ビット線の放電は
行われない。

【００４２】この読み出し時のビット線電位変化の振幅
は、たとえば電源電圧Ｖ_CCと大きく、セル寸法を微細化
しただけでは低下しないため、ゲインセルは回路構成
上、ノイズによる誤動作が起きにくいという利点を有す
る。また、ゲインセルにおいては、記憶データの論理に
応じてビット線電位を変化させる電荷をセル内に保持す
る必要がないため、キャパシタを用いる場合でも、その
容量は小さくてすむ。つまり、図５におけるキャパシタ
ＣＡＰは、電荷保持時に書き込みトランジスタＴＷがオ
フのときは記憶ノードＳＮを電気的に浮遊状態にすると
ともに、読み出しの際に読み出しワード線ＲＷＬがハイ
レベルになったときに、容量結合により記憶ノードＳＮ
の電位を読み出しトランジスタＴＲが記憶データに応じ
てオンまたはオフする程度まで上昇させるためのもので
あり、したがって、キャパシタＣＡＰは単純な構造でか
つ面積の小さなもので十分である。

【００４３】このような構成のゲインセルにおいて、メ
モリセル用ＭＯＳトランジスタ（読み出しトランジスタ
および書き込みトランジスタ）は、基準となるロジック
プロセスでロジック部と一括して作ることができる。３
トランジスタ型ゲインセルでは、６トランジスタ型ＳＲ
ＡＭセルと同様に、メモリ混載にともなうマスク枚数の
増加はない。しかも、３トランジスタ型ゲインセルは、
６トランジスタ型ＳＲＡＭセルと比べるとトランジスタ
数が半減しており、そのぶんセル面積が大幅に小さい。
２トランジスタ−１キャパシタ型ゲインセルでは、キャ
パシタＣＡＰが上述した理由から単純な構造でかつ面積
の小さなもので済むことから、キャパシタ電極をロジッ
クプロセスの多層配線層と一括形成したＭＩＭ構造と
し、トランジスタの上方に積層させることができる。こ
の場合、メモリ混載にともなうマスク枚数の増加は最小
限、たとえば１枚程度ですむ。また、２トランジスタ−
１キャパシタ型ゲインセルは、セル面積を左右するトラ
ンジスタが１つ少ないぶんだけ、３トランジスタ型より
更にセル面積を小さくすることができる。

【００４４】図６に、２トランジスタ−１キャパシタ型
ゲインセルの製造過程におけるキャパシタ形成工程を、
基準ロジックプロセスの配線形成工程と対比させて示
す。図６において、プロセスフローを中央に示し、その
左に配線接続箇所における基準ロジックプロセスを、そ
の右にメモリ混載プロセスを、それぞれに模式的断面で
示す。図６において、符号１は、半導体基板の表面に形
成されたＭＯＳトランジスタを覆う絶縁膜を示す。

【００４５】最初の下層配線形成工程ＳＴ１０におい
て、ロジックトランジスタ間を適宜接続する下層配線層
２と、キャパシタの下部電極３とを、絶縁膜１上に同時
形成する。層間膜形成工程ＳＴ１１において、下層配線
層２および下部電極３上を絶縁膜（層間膜）４で覆う。

【００４６】メモリ混載プロセスでは、基準ロジックプ
ロセスにはない追加的なプロセスとして、層間膜の一部
除去工程ＳＴ１２とキャパシタ誘電膜の形成工程ＳＴ１
３を含む。このうち最初の工程ＳＴ１２では、層間膜４
の一部をエッチングにより除去して、キャパシタの下部
電極３の上面より一回り小さい開口部４ａを形成する。
また、つぎの工程ＳＴ１３では、開口部４ａにより表出
する下部電極３の上面および層間膜４の表面を含む全面
に、キャパシタの誘電膜５を形成する。

【００４７】つぎに、基準ロジックプロセスおよびメモ
リ混載プロセスともに、下層配線層２上の絶縁膜を一部
除去して、ビアホール４ｂを形成する。このとき、基準
ロジックプロセスでは層間膜４のエッチングのみでよい
が、メモリ混載プロセスにおいては、同一マスク層を用
いて、まず、キャパシタの誘電膜５をエッチングし、続
いて層間膜４をエッチングする。最後に、層間膜４のエ
ッチングパターン４ａ，４ｂより、それぞれ一回り大き
いパターンにて、上層配線層６とキャパシタの上部電極
７とを同時形成する。これにより、ロジック回路の配線
層接続箇所では、下層と上層の配線層２，６間のコンタ
クトがとられ、キャパシタ部では下部電極３に対し上部
電極７が誘電膜５を挟んで対向するＭＩＭキャパシタ構
造が完成する。

【００４８】この図６のプロセス例では、基準ロジック
プロセスに対するメモリ混載プロセスの追加フォトマス
クとして、層間膜一部除去工程ＳＴ１２で層間膜４の開
口用マスク層の形成に１枚必要となる。これに、ＭＩＭ
キャパシタ用の誘電膜５の不要部分を除去するためのフ
ォトマスク、および／または、メモリセル用ＭＯＳトラ
ンジスタのしきい値電圧調整イオン注入用のフォトマス
クを更に追加しても、フォトマスク枚数の増加は最大で
３枚である。

【００４９】つぎに、トランジスタおよびセルの専有面
積を、メモリセルの具体例を示して説明する。基準とな
るロジックプロセスで作ることのできる最小のＭＯＳト
ランジスタの大きさは、図７から分かるように１０Ｆ²
となる。２トランジスタ−１キャパシタ型ゲインセルの
キャパシタを上層配線層で形成するとして、そのセル面
積は、単純には２つのＭＯＳトランジスタを作るのに必
要な面積、すなわち２０Ｆ²となる。ところが、セルパ
ターン設計では、たとえば不純物領域をトランジスタ間
で共有化するなど面積の節約ができ、実際のセル面積は
２０Ｆ²より小さくできる。

【００５０】図８に、２トランジスタ−１キャパシタ型
セルの実際の構造およびパターンの例を示す。図８
（Ａ）は第２配線層の形成後、図８（Ｂ）は完成後の平
面パターン図である。以下、このセルの構造およびパタ
ーンを、製造過程を説明しながら明らかにする。

【００５１】まず、半導体基板の表面に所定パターンに
て素子分離絶縁層を形成し、これをマスクに周囲の基板
表面にｐ型不純物を添加する。つぎに、たとえば酸化シ
リコンからなるゲート絶縁膜とポリシリコンからなる第
１配線層を順に成膜し、パターンニングする。これによ
り、図８（Ａ）に示すように、ｐ型不純物領域と直交し
ワード線方向（図の横方向）にセル間を貫く書き込みワ
ード線ＷＷＬと、ｐ型不純物領域と直交しセル内で局所
的に設けられた第１局所配線層２０とが形成される。こ
の第１配線層のパターン周囲のｐ型不純物領域に高濃度
のｎ型不純物を導入してｎ型不純物領域２１を形成す
る。ｎ型不純物領域２１は、基準電位Ｖ_SSの供給線ＶＳ
Ｓとして、ワード線方向にセル間を貫き、ビット線方向
（図の縦方向）に隣接する２セル間で共有される配線部
分を有する。この配線部分（基準電位供給線ＶＳＳ）の
すぐ脇で第１局所配線層２０と直交する部分のｐ型不純
物領域に、読み出しトランジスタＴＲが形成される。ま
た、書き込みワード線ＷＷＬと直交する部分のｐ型不純
物領域に、書き込みトランジスタＴＷが形成される。

【００５２】第１層間絶縁膜を成膜し、第１層間絶縁膜
をパターンニングして、ｎ型不純物領域２１上で開口す
るコンタクト孔２２，２３および第１局所配線層２０上
で開口するコンタクト孔２４を同時に形成する。このう
ち読み出しトランジスタＴＲの直ぐ脇でｎ型不純物領域
２１上に開口したコンタクト孔２２がビットコンタクト
ＢＣの一部となる。第１層間絶縁膜上に第２局所配線層
２５およびパッド層２６を形成する。第２局所配線層２
５はコンタクト孔２３，２４間を接続し、パッド層２６
はコンタクト孔２２上に重ねられる。

【００５３】第２層間絶縁膜を成膜し、第２層間絶縁膜
をパターンニングして、図８（Ｂ）に示すように、第１
ビアホール２７，２８を形成する。第１ビアホール２７
は、パッド層２６上に開口されビットコンタクトＢＣの
一部となる。第１ビアホール２８は第２局所配線層２５
上に開口する。第２層間絶縁膜上に、第１ビアホール２
７上に接するビット線ＢＬと、第１ビアホール２８上に
接するパッド層２９を同時に形成する。

【００５４】第３層間絶縁膜を成膜し、第３層間絶縁膜
をパターンニングして、パッド層２９上に第２ビアホー
ル３０を形成する。第３層間絶縁膜上に、第２ビアホー
ル３０に接続する四角形状のキャパシタ下部電極層３１
を形成する。キャパシタ誘電体膜を成膜した後、キャパ
シタ誘電体膜上に、ワード線方向のセル間を貫くキャパ
シタ上部電極層３２を形成する。

【００５５】この具体例では、配線層数が多いが、トラ
ンジスタＴＲ，ＴＷがともにバルク型でありトランジス
タ特性および均一性に優れる。また、不純物領域の共有
化などにより、１８Ｆ²と小さなセル面積が達成できて
いる。必要なキャパシタは２つのＭＯＳトランジスタの
上方に位置し、十分な面積を有することから、キャパシ
タを有することによるセル面積の増大はない。

【００５６】以上、搭載ロジック規模が１０ＫＧａｔｅ
から２．５６ＭＧａｔｅ、搭載メモリ量が１Ｍｂｉｔか
ら２５６Ｍｂｉｔの範囲のメモリ混載ロジックＬＳＩに
好適なＮｅｗＣｅｌｌ（１）技術を、具体例をもって説
明してきた。本実施形態では、このセル技術の採用を検
討するに際し、たとえば図１に例示するような手順で実
効技術リソース量の比較を行うと、判断手順がルール化
されて容易であり、またメモリ領域，ロジック領域また
はその他領域同士での比較ができることから、今度改良
を進めるうえでの指針が容易に得られやすい。たとえ
ば、第３領域の実効技術リソース量の全体に占める割合
が相対的に大きな場合は、周辺回路技術の改善などに取
り組む必要がある。また、メモリ領域の実効技術リソー
ス量が相対的に大きな場合は、メモリセルのロジックプ
ロセスの更なる共通化、あるいはメモリセルの微細化に
注力する必要がある。

【００５７】なお、搭載ロジック規模が１０ＫＧａｔｅ
から２．５６ＭＧａｔｅ、搭載メモリ量が１Ｍｂｉｔか
ら２５６Ｍｂｉｔの範囲で、実効技術リソース量がＳＲ
ＡＭあるいはＤＲＡＭ混載ＬＳＩに対して相対的に小さ
くなるセル技術は、この他にも存在する。

【００５８】たとえば、製造に必要なマスク枚数の増分
が基準ロジックＬＳＩプロセス（ＳＲＡＭプロセス）に
対して０枚、セル面積が２４Ｆ²（ＤＲＡＭの２倍、Ｓ
ＲＡＭの２４／１３０倍）、メモリ直接周辺回路の面積
がＤＲＡＭの１．０倍、すなわち１ｂｉｔを構成するの
に要する面積が３６Ｆ²となる混載技術を検討対象とす
ることができる。マスク枚数の増加を０枚とするには、
例えばキャパシタをＭＯＳダイオードで作れば可能とな
る。ただし、セルサイズは、ＭＯＳダイオード分の面積
分、増加する。仮に、この技術名を“ＮｅｗＣｅｌｌ
（２）技術”と呼ぶことにする。

【００５９】このＮｅｗＣｅｌｌ（２）技術の検討にお
いて、実効技術リソース量の和ＣＷ（ｎ２）が、ＳＲＡ
ＭおよびＤＲＡＭ混載ＬＳＩの実効技術リソース量の和
ＣＷ（１），ＣＷ（２）の双方に対し小さい、すなわち
ＮｅｗＣｅｌｌ（２）技術が優位となる領域（ＮｅｗＣ
ｅｌｌ（２）優位領域）を図１に示す手順で求め、ＳＲ
ＡＭあるいはＤＲＡＭ優位性マップ（図２）上に重ねて
示したのが図９である。この場合、図９の範囲内では、
メモリ容量が大きな側にＤＲＡＭ優位領域が僅かに現れ
ているが、殆どはＮｅｗＣｅｌｌ（２）優位領域が占め
ている。また、ＳＲＡＭ優位領域は図９の範囲内に現れ
ていない。したがって、図９から、搭載ロジック規模が
１０ＫＧａｔｅから２．５６ＭＧａｔｅ、搭載メモリ量
が１Ｍｂｉｔから２５６Ｍｂｉｔの範囲では、ＮｅｗＣ
ｅｌｌ（２）がＳＲＡＭやＤＲＡＭに比べ優位であるこ
とが分かる。

【００６０】この図９を図３と比較すると、セル構造の
違いで優位領域の範囲が大きく変わることが分かる。ま
た、搭載ロジック規模（ＮＬＧ）の範囲、搭載メモリ量
（ＮＭＢ）の範囲が変われば、既存の技術に対して実効
技術リソース量を相対的に小さくできる混載技術（ＳＰ
Ｂ（ｎ）、ＣＷＵ（ｎ）、ＳＰ＆ＩＯ（ｎ））が満たす
べき条件も変わる。一般に、搭載ロジック規模（ＮＬ
Ｇ）が大きく、搭載メモリ量（ＮＭＢ）が小さいとＣＷ
Ｕ（ｎ）を小さくすることが重要であり、搭載ロジック
規模（ＮＬＧ）が小さく、搭載メモリ量（ＮＭＢ）が大
きいとＳＰＢ（ｎ）を小さくすることが重要となる。

【００６１】つぎに、メモリ混載技術が満たすべき条件
が変わると、セル優位領域のマップも変化することを、
一例を挙げて具体的に説明する。ここでは、Ｉ／Ｏ回路
およびパッドが配置される第３領域の面積は、搭載ロジ
ック規模と搭載メモリ量によってのみ決まることを条件
とする。つまり、搭載ロジック規模と搭載メモリ量が同
じであれば、検討対象技術を適用した場合の第３領域面
積ＳＰ＆ＩＯ（ｎ）と、比較対象技術を適用した場合の
第３領域面積ＳＰ＆ＩＯ（ｉ）は同じ値（セルがＤＲＡ
Ｍの場合の面積ＳＰ＆ＩＯ）をとるとする。

【００６２】この第３領域面積が一律という条件を付加
した場合のセル優位領域のマッピングを、図１０〜図１
２に示す。ここで、図１０は、ＳＲＡＭおよびＤＲＡＭ
間のセル優位領域を示す図である。また、図１１はＮｅ
ｗＣｅｌｌ（１）技術の優位領域の優位領域を、図１２
はＮｅｗＣｅｌｌ（２）技術の優位領域を、ぞれぞれ図
１０に重ねて示したものである。図１０を条件付加前の
前記図２と比較すると、条件付加によりロジックゲート
数が小さい側でＤＲＡＭ優位領域が後退していることが
分かる。図１１を条件付加前の前記図３と比較すると、
条件付加により、メモリ容量が大きくロジックゲート数
が小さい側でＮｅｗＣｅｌｌ（１）優位領域が拡大し、
かわりにＤＲＡＭ優位領域が後退していることが分か
る。図１２を条件付加前の前記図９と比較すると、メモ
リ容量が小さくロジックゲート数が大きい領域でＳＲＡ
Ｍ優位領域が大きく出現し、かわりにＮｅｗＣｅｌｌ
（２）優位領域が大きく後退し、また、メモリ容量が大
きくロジックゲート数が小さい領域でＤＲＡＭ優位領域
が拡大し、かわりにＮｅｗＣｅｌｌ（２）優位領域が後
退していることが分かる。

【００６３】このように、たとえば第３領域面積が一律
という条件を付加するだけで、実効技術リソース量が変
化する。このことにより、メモリ混載ロジックＬＳＩ技
術分野において優位となる技術は、単にメモリセルの構
造やサイズに依存するだけではなく、メモリの直接周辺
回路面積（回路量）およびＩ／Ｏとパッド領域の面積、
さらにはロジックゲート規模と搭載メモリ量にも依存
し、これらの組み合わせにおいて最適な技術選択をする
必要があることが明らかとなった。

【００６４】なお、本実施形態では検討対象技術をゲイ
ンセルとしたが、回路構成が異なる他のメモリセルの検
討に、本発明の方法が適用可能であることは言うまでも
ない。また、比較対象技術もＳＲＡＭやＤＲＡＭに限ら
ない。さらに、本実施形態に係る技術検討の方法を、設
計時の他の技術選択、製造時の技術選択に応用できる。

【００６５】

【発明の効果】本発明に係るメモリ混載半導体集積回路
の設計方法によれば、メモリ混載半導体集積回路の開発
に際し必要な要素技術が技術的に優位となるための条件
が自ずと明らかにされ、技術を優位とするための開発方
針が立てやすくなる。また、本発明に係るメモリ混載半
導体集積回路は、その手法を適用して技術優位の条件を
満足したものとなっている。

【図面の簡単な説明】

【図１】本実施形態に係るメモリ混載半導体集積回路の
設計における、技術優位性検討の手順を示すフローチャ
ートである。

【図２】ＳＲＡＭ優位領域とＤＲＡＭ優位領域が取りう
る範囲を、搭載するロジック規模とメモリ量を縦軸と横
軸で表すマップ内にプロットした図である。

【図３】ＮｅｗＣｅｌｌ（１）優位領域を、図２に重ね
て示す図である。

【図４】ＮｅｗＣｅｌｌ技術の一例を示す、３トランジ
スタ型ゲインセルの回路図である。

【図５】ＮｅｗＣｅｌｌ技術の他の例を示す、２トラン
ジスタ−１キャパシタ型ゲインセルの回路図である。

【図６】２トランジスタ−１キャパシタ型ゲインセルの
製造過程におけるキャパシタ形成工程を、基準ロジック
プロセスの配線形成工程と対比させて示す図である。

【図７】基準となるロジックプロセスで作ることのでき
る最小のＭＯＳトランジスタの大きさを示す概略平面図
である。

【図８】２トランジスタ−１キャパシタ型セルの実際の
構造およびパターンの例を示す平面図である。

【図９】ＮｅｗＣｅｌｌ（２）優位領域を、図２に重ね
て示す図である。

【図１０】図２の場合に、第３領域面積が一律という条
件を付加したときに得られる技術優位領域の分布を示す
図である。

【図１１】図３の場合に、第３領域面積が一律という条
件を付加したときに得られる技術優位領域の分布を示す
図である。

【図１２】図９の場合に、第３領域面積が一律という条
件を付加したときに得られる技術優位領域の分布を示す
図である。

【符号の説明】

１…絶縁膜、２…下層配線層、３…下部電極、４…層間
膜、４ａ…キャパシタ形成箇所の開口部、４ｂ…ビアホ
ール、５…キャパシタ誘電膜、６…上層配線層、７…上
部電極、２０…第１配線層、２１…不純物領域、２２〜
２４…コンタクト孔、２５，２６…第２配線層、２７，
２８…第１ビアホール、２９…第３配線層、３０…第２
ビアホール、３１…第４配線層、３２…第５配線層、Ｍ
Ｃ…ゲインセル（メモリセル）、ＴＷ…書き込みトラン
ジスタ、ＴＲ，ＴＲ１，ＴＲ２…読み出しトランジス
タ、ＣＡＰ…キャパシタ、ＷＷＬ…書き込みワード線、
ＲＷＬ…読み出しワード線、ＢＬ…ビット線、ＶＳＳ…
基準電位の供給線、ＳＮ…記憶ノード、ＢＣ…ビットコ
ンタクト。

Claims

【特許請求の範囲】

【請求項１】ロジックゲートが形成される第１領域、メ
モリセルが形成される第２領域、および、第１，第２領
域以外の第３領域からなるメモリ混載半導体集積回路の
設計方法であって、メモリ混載半導体集積回路を製造するのに必要な工程数
および／またはマスク枚数に代表される各種数値を用い
て製造技術の総リソース量を定義し、当該総リソース量を有効ウエハ面積で除して単位リソー
ス量を求め、当該単位リソース量に対し、上記第１領域の面積を乗じ
たものを第１実効技術リソース量、上記第２領域の面積
を乗じたものを第２実効技術リソース量、上記第３領域
の面積を乗じたものを第３実効技術リソース量として設
定し、製造および／または設計に関する複数の技術を、当該技
術を適用したときに得られる上記第１〜第３実効技術リ
ソース量を用いて比較し、上記複数の技術から、要求されるメモリおよびロジック
の回路規模に適した技術を選択するメモリ混載半導体集
積回路の設計方法。
【請求項２】上記実効技術リソース量の比較および技術
の選択では、上記第１〜第３実効技術リソース量のそれ
ぞれについて、検討対象の技術を用いた場合の実効技術
リソース量から、比較対象の技術を用いた場合の実効技
術リソース量を引いた減算値を算出し、上記第１〜第３
実効技術リソース量における減算値の総和が負となるこ
とを、上記検討対象の技術の採用条件とする請求項１に
記載のメモリ混載半導体集積回路の設計方法。
【請求項３】上記メモリ混載半導体集積回路を検討対象
の技術Ｎを用いて製造する際の製造技術の総リソース量
を有効ウエハ面積で除した単位リソース量をＣＷＵ
（ｎ）、ｍ（ｍ：自然数）個の比較対象技術のうちｉ
（ｉ＝１，…，ｍ）番目の技術Ｉを用いて製造した場合
の上記単位リソース量をＣＷＵ（ｉ）、上記技術Ｎを用
いた場合の上記第１領域のロジックゲート当たりの面積
をＳＰＬＧ（ｎ）、上記技術Ｉを用いた場合の上記第１
領域のロジックゲート当たりの面積をＳＰＬＧ（ｉ）、
上記技術Ｎを用いた場合の上記第２領域のメモリビット
当たりの面積をＳＰＢ（ｎ）、上記技術Ｉを用いた場合
の上記第２領域のメモリビット当たりの面積をＳＰＢ
（ｉ）、上記技術Ｎを用いた場合の上記第３領域の面積
をＳＰ＆ＩＯ（ｎ）、上記技術Ｉを用いた場合の上記第
３領域の面積をＳＰ＆ＩＯ（ｉ）、上記第１領域の総ロ
ジックゲート数をＮＬＧ、上記第２領域の総メモリビッ
ト数をＮＭＢとしたときに次式（１）、すなわち、｛ＣＷＵ（ｎ）・ＳＰＬＧ（ｎ）−ＣＷＵ（ｉ）・ＳＰＬＧ（ｉ）｝・ＮＬＧ＋｛ＣＷＵ（ｎ）・ＳＰＢ（ｎ）−ＣＷＵ（ｉ）・ＳＰＢ（ｉ）｝・ＮＭＢ＋｛ＣＷＵ（ｎ）・ＳＰ＆ＩＯ（ｎ）−ＣＷＵ（ｉ）・ＳＰ＆ＩＯ（ｉ）｝＜０ …（１）が成り立つことを上記技術Ｎの採用条件とする請求項２
に記載のメモリ混載半導体集積回路の設計方法。
【請求項４】上記ロジックゲート当たりの面積ＳＰＬＧ
（ｎ）とＳＰＬＧ（ｉ）が等しく、この等しい面積をＳ
ＰＬＧとしたときに、前記式（１）に代えて次式
（２）、すなわち、｛ＣＷＵ（ｎ）−ＣＷＵ（ｉ）｝・ＳＰＬＧ・ＮＬＧ＋｛ＣＷＵ（ｎ）・ＳＰＢ（ｎ）−ＣＷＵ（ｉ）・ＳＰＢ（ｉ）｝・ＮＭＢ＋｛ＣＷＵ（ｎ）・ＳＰ＆ＩＯ（ｎ）−ＣＷＵ（ｉ）・ＳＰ＆ＩＯ（ｉ）｝＜０ …（２）が成り立つことを上記技術Ｎの採用条件とする請求項３
に記載のメモリ混載半導体集積回路の設計方法。
【請求項５】上記第１領域における搭載ロジック規模お
よび上記第２領域における搭載メモリ量について、上記
技術Ｎを用いた場合と上記技術Ｉを用いた場合との差が
ほとんどなく、上記第３領域の面積ＳＰ＆ＩＯ（ｎ）と
ＳＰ＆ＩＯ（ｉ）が等しく、この等しい面積をＳＰ＆Ｉ
Ｏ（ＮＬＧ、ＮＭＢ）としたときに、前記式（１）に代
えて次式（３）、すなわち、｛ＣＷＵ（ｎ）・ＳＰＬＧ（ｎ）−ＣＷＵ（ｉ）・ＳＰＬＧ（ｉ）｝・ＮＬＧ＋｛ＣＷＵ（ｎ）・ＳＰＢ（ｎ）−ＣＷＵ（ｉ）・ＳＰＢ（ｉ）｝・ＮＭＢ＋｛ＣＷＵ（ｎ）−ＣＷＵ（ｉ）｝・ＳＰ＆ＩＯ（ＮＬＧ，ＮＭＢ）＜０ …（３）が成り立つことを上記技術Ｎの採用条件とする請求項３
に記載のメモリ混載半導体集積回路の設計方法。
【請求項６】上記第１領域における搭載ロジック規模と
上記第２領域における搭載メモリ量とについて、上記技
術Ｎを用いた場合と上記技術Ｉを用いた場合との差がほ
とんどなく、上記第３領域の面積ＳＰ＆ＩＯ（ｎ）とＳ
Ｐ＆ＩＯ（ｉ）が等しく、この等しい面積をＳＰ＆ＩＯ
（ＮＬＧ、ＮＭＢ）としたときに、前記式（２）に代え
て次式（４）、すなわち、｛ＣＷＵ（ｎ）−ＣＷＵ（ｉ）｝・ＳＰＬＧ・ＮＬＧ＋｛ＣＷＵ（ｎ）・ＳＰＢ（ｎ）−ＣＷＵ（ｉ）・ＳＰＢ（ｉ）｝・ＮＭＢ＋｛ＣＷＵ（ｎ）−ＣＷＵ（ｉ）｝・ＳＰ＆ＩＯ（ＮＬＧ，ＮＭＢ）＜０ …（４）が成り立つことを上記技術Ｎの採用条件とする請求項４
に記載のメモリ混載半導体集積回路の設計方法。
【請求項７】上記実効技術リソース量の比較および技術
の選択では、上記第１〜第３実効技術リソース量のそれ
ぞれについて、上記検討対象および比較対象の全ての技
術のうち任意の特定技術を用いた場合の実効技術リソー
ス量から他の技術を用いた場合の実効技術リソース量を
引いた減算値を全ての組み合わせにおいて算出し、上記
第１〜第３実効技術リソース量における減算値の総和が
最も小さい上記特定技術を、採用すべき技術として選択
する請求項１に記載のメモリ混載半導体集積回路の設計
方法。
【請求項８】上記製造および／または設計に関する技術
は、メモリセルの回路方式および構造と、当該回路方式
および構造の採用に付随する製造プロセスとを含む請求
項１に記載のメモリ混載半導体集積回路の設計方法。
【請求項９】ロジックゲートアレイが形成される第１領
域、メモリセルアレイが形成される第２領域、および、
第１，第２領域以外の第３領域からなるメモリ混載半導
体集積回路であって、当該メモリ混載半導体集積回路を検討対象の技術Ｎを用
いて製造するのに必要な工程数および／またはマスク枚
数に代表される製造技術の総リソース量を有効ウエハ面
積で除した単位リソース量をＣＷＵ（ｎ）、ｍ（ｍ：自
然数）個の比較対象の技術のうちｉ（ｉ＝１，…，ｍ）
番目の技術Ｉを用いて製造した場合の上記単位リソース
量をＣＷＵ（ｉ）、上記技術Ｎを用いた場合の上記第１
領域のロジックゲート当たりの面積をＳＰＬＧ（ｎ）、
上記技術Ｉを用いた場合の上記第１領域のロジックゲー
ト当たりの面積をＳＰＬＧ（ｉ）、上記技術Ｎを用いた
場合の上記第２領域のメモリビット当たりの面積をＳＰ
Ｂ（ｎ）、上記技術Ｉを用いた場合の上記第２領域のメ
モリビット当たりの面積をＳＰＢ（ｉ）、上記技術Ｎを
用いた場合の上記第３領域の面積をＳＰ＆ＩＯ（ｎ）、
上記技術Ｉを用いた場合の上記第３領域の面積をＳＰ＆
ＩＯ（ｉ）、上記第１領域の総ロジックゲート数をＮＬ
Ｇ、上記第２領域の総メモリビット数をＮＭＢとしたと
きに次式（１）、すなわち、｛ＣＷＵ（ｎ）・ＳＰＬＧ（ｎ）−ＣＷＵ（ｉ）・ＳＰＬＧ（ｉ）｝・ＮＬＧ＋｛ＣＷＵ（ｎ）・ＳＰＢ（ｎ）−ＣＷＵ（ｉ）・ＳＰＢ（ｉ）｝・ＮＭＢ＋｛ＣＷＵ（ｎ）・ＳＰ＆ＩＯ（ｎ）−ＣＷＵ（ｉ）・ＳＰ＆ＩＯ（ｉ）｝＜０ …（１）が成り立つメモリ混載半導体集積回路。
【請求項１０】上記ロジックゲート当たりの面積ＳＰＬ
Ｇ（ｎ）とＳＰＬＧ（ｉ）が等しく、この等しい面積を
ＳＰＬＧとしたときに、前記式（１）に代えて次式
（２）、すなわち、｛ＣＷＵ（ｎ）−ＣＷＵ（ｉ）｝・ＳＰＬＧ・ＮＬＧ＋｛ＣＷＵ（ｎ）・ＳＰＢ（ｎ）−ＣＷＵ（ｉ）・ＳＰＢ（ｉ）｝・ＮＭＢ＋｛ＣＷＵ（ｎ）・ＳＰ＆ＩＯ（ｎ）−ＣＷＵ（ｉ）・ＳＰ＆ＩＯ（ｉ）｝＜０ …（２）が成り立つ請求項９に記載のメモリ混載半導体集積回
路。
【請求項１１】上記第１領域における搭載ロジック規模
と上記第２領域における搭載メモリ量について、上記技
術Ｎを用いた場合と上記技術Ｉを用いた場合との差がほ
とんどなく、上記第３領域の面積ＳＰ＆ＩＯ（ｎ）とＳ
Ｐ＆ＩＯ（ｉ）が等しく、この等しい面積をＳＰ＆ＩＯ
（ＮＬＧ、ＮＭＢ）としたときに、前記式（１）に代え
て次式（３）、すなわち、｛ＣＷＵ（ｎ）・ＳＰＬＧ（ｎ）−ＣＷＵ（ｉ）・ＳＰＬＧ（ｉ）｝・ＮＬＧ＋｛ＣＷＵ（ｎ）・ＳＰＢ（ｎ）−ＣＷＵ（ｉ）・ＳＰＢ（ｉ）｝・ＮＭＢ＋｛ＣＷＵ（ｎ）−ＣＷＵ（ｉ）｝・ＳＰ＆ＩＯ（ＮＬＧ，ＮＭＢ）＜０ …（３）が成り立つ請求項９に記載のメモリ混載半導体集積回
路。
【請求項１２】上記第１領域における搭載ロジック規模
と上記第２領域における搭載メモリ量について、上記技
術Ｎを用いた場合と上記技術Ｉを用いた場合との差がほ
とんどなく、上記第３領域の面積ＳＰ＆ＩＯ（ｎ）とＳ
Ｐ＆ＩＯ（ｉ）が等しく、この等しい面積をＳＰ＆ＩＯ
（ＮＬＧ、ＮＭＢ）としたときに、前記式（２）に代え
て次式（４）、すなわち、｛ＣＷＵ（ｎ）−ＣＷＵ（ｉ）｝・ＳＰＬＧ・ＮＬＧ＋｛ＣＷＵ（ｎ）・ＳＰＢ（ｎ）−ＣＷＵ（ｉ）・ＳＰＢ（ｉ）｝・ＮＭＢ＋｛ＣＷＵ（ｎ）−ＣＷＵ（ｉ）｝・ＳＰ＆ＩＯ（ＮＬＧ，ＮＭＢ）＜０ …（４）が成り立つ請求項１０に記載のメモリ混載半導体集積回
路。
【請求項１３】上記第１領域の総ロジックゲート数ＮＬ
Ｇに、上記式（１）が成り立つ範囲内で最小値ＮＬＧｍ
ｉｎと最大値ＮＬＧｍａｘが存在し、上記第２領域の総メモリビット数ＮＭＢに、上記式
（１）が成り立つ範囲内で最小値ＮＭＢｍｉｎと最大値
ＮＭＢｍａｘが存在する請求項９に記載のメモリ混載半
導体集積回路。
【請求項１４】上記検討対象の技術Ｎおよび上記比較対
象の技術Ｉは、メモリセルの回路方式および構造と、当
該回路方式および構造の採用に付随する製造プロセスと
を含む請求項９に記載のメモリ混載半導体集積回路。