JP2000183187A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】リソグラフィ工程におけるハレーションを低減
することにより、配線の欠陥が抑制され、動作不良やス
タンバイ時の消費電力が低減された半導体記憶装置およ
びその製造方法を提供する。 【解決手段】少なくとも４個のトランジスタをメモリセ
ル毎に有する半導体記憶装置において、基板上に形成さ
れた第１の導電体層と、その上層に形成された第１の層
間絶縁膜と、その上層に形成された第２の導電体層と、
その上層に形成された配線層と、前記配線層の下部に形
成され、前記配線層と電気的に絶縁されたダミー配線層
とを有する半導体記憶装置、およびその製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フォトリソグラフ
ィ工程におけるハレーションに起因した配線間のショー
トあるいは断線が解消された半導体記憶装置およびその
製造方法に関し、特に、ショートの防止によりスタンバ
イ時のリーク電流が低減され、低消費電力化が可能とな
ったＳＲＡＭ（ｓｔａｔｉｃ ＲＡＭ）およびその製造
方法に関する。

【０００２】

【従来の技術】一般にＳＲＡＭ（ｓｔａｔｉｃ ＲＡ
Ｍ）においてはフリップフロップといわれる、回路上の
２つのノードがハイレベルとローレベルの２状態をとる
回路動作によって、データの保持が行われる。ＳＲＡＭ
はＤＲＡＭ（ｄｙｎａｍｉｃ ＲＡＭ）に比較してアク
セス時間が短く高速であり、電力消費も少なく、リフレ
ッシュ（データの消失を防止するための再書き込み）も
不要であるため、キャッシュメモリの分野、スーパーコ
ンピュータやワークステーションの主記憶などに利用さ
れている。

【０００３】ＳＲＡＭは、１ビットのメモリセルに上記
の記憶ノードと１対のトランジスタ（ワードトランジス
タ）を含有し、フリップフロップの負荷素子の違いによ
りＭＯＳトランジスタ負荷型と高抵抗負荷型に大別され
る。さらに、１ビットのメモリセルを構成するトランジ
スタの組み合わせによって、いくつかの種類に分類され
る。例えば、負荷抵抗として１対のＰＭＯＳ（ｐチャネ
ル型ＭＯＳ）トランジスタが形成された計６個のトラン
ジスタから構成されるｆｕｌｌ ＣＭＯＳ ＳＲＡＭ
や、負荷抵抗部分がＮＭＯＳ（ｎチャネル型ＭＯＳ）で
あるエンハンスメントあるいはデプレッション型ＳＲＡ
Ｍ、ポリシリコン層にＰＭＯＳトランジスタを作り込ん
でデータ保持電流を低減させ、全体として高集積ＣＭＯ
ＳメモリセルとしたＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒ
ａｎｓｉｓｔｏｒ）負荷型ＳＲＡＭ等が挙げられる。

【０００４】高抵抗負荷型のＳＲＡＭには、比較的低濃
度の不純物を含有するポリシリコンが抵抗素子として用
いられる。図７に、高抵抗負荷型ＳＲＡＭメモリの基本
セル（１ビット分）の等価回路図を示す。図７に示すよ
うに、ワードトランジスタ１０１はワード線１０２から
の印加電圧に応じて導通／非導通が制御され、これによ
り、記憶ノード１０３、１０３’がそれそれビット線１
０４、１０４’へ接続するか否か選択される。

【０００５】データの書き込み時にはフリップフロップ
により一方の記憶ノード、例えば記憶ノード１０３に、
ポリシリコンからなる高抵抗素子１０５を通して電源１
０６から充電が行われ、記憶ノード１０３がハイレベル
（１）となる。その際、他方の記憶ノード１０３’はド
ライバトランジスタ１０７を通してＧＮＤ１０８に接続
され、ローレベル（０）となる。以上の動作により書き
込まれたデータは、電源１０６から電圧Ｖ_ccが印加され
ている限り保持（記憶）される。

【０００６】データの読み出し時には、ワード線１０２
からの印加により両方のワードトランジスタ１０１がオ
ンとなる。したがって、ハイレベル（１）の記憶ノード
１０３と、その記憶ノード１０３にワードトランジスタ
１０１を介して接続するビット線１０４との間には電流
が流れない。他方のビット線１０４’からはセル内のワ
ードトランジスタ１０１およびドライバドランジスタ１
０７を通してＧＮＤ１０８へ電流が流れ、ビット線１０
４’の電位が低下する。ビット線１０４とビット線１０
４’との電位差をセンスアンプで増幅して、Ｉ／Ｏ端子
に出力する。

【０００７】図８は、ＳＲＡＭのメモリセル領域および
周辺回路領域の一部を表す回路図である。メモリセル領
域１０９には図７に示すような基本セル（メモリセルＭ
Ｃ１〜４）が含有され、周辺回路領域１１０には各メモ
リセルに書き込まれたデータ（ハイレベル＝１またはロ
ーレベル＝０）を読み出すセンスアンプ１１１が形成さ
れている。各メモリセルＭＣ１〜４はビット線ＢＬ、ワ
ード線ＷＬ、電源電圧（Ｖ_cc）およびＧＮＤ（Ｖ_ss）に
それぞれ接続されている。

【０００８】実際のＳＲＡＭメモリセルにおいては、図
８に示すビット線ＢＬおよびＧＮＤ（Ｖ_SS線）は、ほぼ
等間隔に形成された平行ストライプ状のアルミニウム配
線であることが多い。同様に、ワード線ＷＬおよびＶ_cc
線も等間隔のラインアンドスペースで形成される。これ
らのアルミニウム（Ａｌ）またはＡｌ合金からなる配線
は、レジストをマスクとしたドライエッチングにより形
成される。

【０００９】配線を形成するには、まず、シリコン酸化
膜等からなる層間絶縁膜上にＡｌ層をスパッタリング等
により成膜する。レジストを塗布してからフォトリソグ
ラフィ工程により露光・現像を行い、レジストに配線パ
ターンを転写する。その後、パターニングされたレジス
トをマスクとしてＡｌ層にエッチングを行う。以上によ
り、図８に示すビット線ＢＬ、ワード線ＷＬ、Ｖ_SS線お
よびＶ_cc線などの配線が形成される。

【００１０】

【発明が解決しようとする課題】近年、半導体記憶装置
の微細化が進行し、０．３５μｍ以下のデザインルール
に従ったＳＲＡＭにおいてはＡｌ配線層にも０．３５μ
ｍ以下のラインアンドスペースが要求される。Ａｌ配線
層に０．３５μｍ以下の微細加工を行うため、レジスト
の膜厚を薄くして、フォトリソグラフィ時の解像度を向
上させている。

【００１１】しかしながら、レジストをマスクとしてＡ
ｌ層にドライエッチングを行う場合、Ａｌ層のエッチン
グ断面が逆テーパ状となるのを避けるため、レジストに
対するＡｌ層のエッチング選択比をある程度下げる必要
がある。レジストに対するＡｌ層のエッチング選択比を
ある程度下げて、レジストの表面部分も一部エッチング
されるような条件でＡｌ層にエッチングを行うことによ
り、断面が垂直あるいは順テーパ状となった配線が形成
される。

【００１２】微細配線の被覆性を良好にするためには、
配線の断面を垂直あるいは順テーパ状に加工することが
好ましい。したがって、レジスト膜厚はエッチングされ
る分の膜厚も予め確保して設定する必要がある。レジス
ト膜厚が不足するとＡｌ層にエッチングを行う過程でレ
ジストが消失し、Ａｌ層が過度にエッチングされてパタ
ーン不良の要因となる。以上のように、レジストパター
ニングの解像度を向上させるためレジストを薄膜化する
と、Ａｌ層のエッチングに必要なレジスト膜厚が不足す
るという問題が発生する。

【００１３】そこで、Ａｌ層とレジストとの層間に、例
えばＴＥＯＳ膜のようなシリコン酸化膜からなる薄膜を
形成し、反射防止層を兼ねたＡｌ層のエッチングマスク
として用いることも行われている。しかしながら、フォ
トリソグラフィ工程に用いられる露光光源の短波長化に
より、ポリシリコン、タングステンシリサイド、シリコ
ン酸化膜等を含む、ほとんどの層で反射率は増大する。
ｇ線、ｉ線では比較的反射率が低いシリコン酸化膜も短
波長領域では反射率が増大し、レジストとの界面あるい
は下地からの反射によりレジストの寸法変動やパターン
の悪化が発生する。

【００１４】露光光源からの光と下地からの反射光との
干渉（ハレーション）により、大きな定在波効果が発生
し、さらに下地段差の影響により側面反射も存在する場
合のパターン形状の悪化について、図９を参照して説明
する。図９は、図７あるいは図８に示すようなＳＲＡＭ
の一部分を示す断面図である。図９に示すように、基板
１上にゲート酸化膜（不図示）を介して、１層目のポリ
シリコン層２およびタングステンシリサイド層３からな
るポリサイド４、さらにオフセット絶縁膜５が積層され
る。これらの層の側壁部分にＬＤＤ（ｌｉｇｈｔｌｙ
ｄｏｐｅｄ ｄｒａｉｎ）サイドウォール６が形成され
てゲート電極７を構成している。

【００１５】基板１に接続するコンタクトホール（不図
示）を自己整合的に形成するため、ＬＤＤサイドウォー
ル６がシリコン酸化膜からなる場合には、例えばシリコ
ン窒化膜からなるエッチングストッパー層８がシリコン
酸化膜上に形成される。ゲート電極７を被覆するよう
に、例えばＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉ
ｌｉｃａｔｅ ｇｌａｓｓ）膜などシリコン酸化膜から
なる層間絶縁膜９が形成される。その上層に、２層目の
ポリシリコン層１０とタングステンシリサイド層１１か
らなるポリサイド１２が形成される。ポリサイド１２
は、前述したコンタクトホール（不図示）と、さらに上
層に形成されるビット線とを接続するビット線引き上げ
部１３、あるいは接地（ＧＮＤ）のＶ_ss線引き上げ部１
４となる。

【００１６】ポリサイド１２の上層に、シリコン酸化窒
化膜、ＰＳＧ（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇ
ｌａｓｓ）膜およびＴＥＯＳ膜、さらにＢＰＳＧ膜の積
層膜からなる層間絶縁膜１５が形成される。層間絶縁膜
１５の上層には、高抵抗素子となる３層目のポリシリコ
ン層（不図示）および層間絶縁膜（不図示）が回路のレ
イアウトに従って形成されている。

【００１７】層間絶縁膜１５の上層にＡｌ層１６と、エ
ッチングマスクとなる酸化膜、例えばＴＥＯＳ膜１７を
積層し、レジスト１８をマスクとしてＴＥＯＳ膜１７お
よびＡｌ層１６にエッチングを行う。図９に示すよう
に、Ａｌ層１６は１層目のポリシリコン層２を含むポリ
サイド４、２層目のポリシリコン層１０を含むポリサイ
ド１２、さらに３層目のポリシリコン層が形成された、
膜厚の大きい部分の上部にも、それらのいずれも形成さ
れていない膜厚の小さい部分の上部にも一様に形成され
る。したがって、フォトリソグラフィ工程によりレジス
ト１８のパターニングを行う際に、レジスト１８と下地
との界面には著しい段差が生じることになる。露光光源
からの光と下地からの反射光との干渉（ハレーション）
や、段差部分の側面反射により、図９に示すようにレジ
スト１８のパターンに異常が発生する。

【００１８】パターンに不良のあるレジスト１８をマス
クとしてＡｌ層１６に行うと、隣接するＡｌ配線同士が
ショートする場合がある。図９において、レジスト１８
ａ、１８ｂ、１８ｃをそれぞれ、隣接する２本のビット
線およびＶ_ss線を形成するためのパターンとする。レジ
スト１８ａおよびレジスト１８ｂによりパターニングさ
れるビット線の間がショートすると、図７または図８に
示す基本セルのフリップフロップが作動しなくなる。ま
た、レジスト１８ｂによりパターニングされるビット線
と、レジスト１８ｃによりパターニングされるＶ_ss線の
間がショートすると、スタンバイ時のリーク電流の要因
となり、ＳＲＡＭの消費電力が増大する。

【００１９】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、リソグラフィ工程にお
けるハレーションを低減することにより、配線の欠陥が
抑制され、動作不良やスタンバイ時の消費電力が低減さ
れた半導体記憶装置およびその製造方法を提供すること
を目的とする。

【００２０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体記憶装置は、２つの記憶ノードにお
ける電荷保持を制御する１対のトランジスタと、前記記
憶ノードのそれぞれとビット線との接続を制御する１対
のトランジスタの、少なくとも４個のトランジスタをメ
モリセル毎に有する半導体記憶装置において、基板上に
形成された、所定のパターンを有する第１の導電体層
と、前記第１の導電体層上に形成された第１の層間絶縁
膜と、前記第１の層間絶縁膜上に形成された第２の導電
体層と、前記第２の導電体層上に形成された第２の層間
絶縁膜と、前記第２の層間絶縁膜の上層に形成され、前
記第２の導電体層に接続する、前記ビット線を含む配線
層と、前記配線層の下部に形成され、前記配線層と電気
的に絶縁されたダミー配線層とを有することを特徴とす
る。

【００２１】本発明の半導体記憶装置は、好適には、前
記記憶ノードに接続し、不純物を含有したポリシリコン
からなる抵抗を、前記記憶ノードに対する負荷素子とし
て有することを特徴とする。あるいは、本発明の半導体
記憶装置は、好適には、前記記憶ノードに接続し、前記
４個のトランジスタと導電型が逆であるトランジスタ対
を、前記記憶ノードに対する負荷素子として有すること
を特徴とする。本発明の半導体記憶装置は、好適には、
前記ダミー配線は前記第１の層間絶縁膜上に形成され、
第２の導電体層と同一の層からなることを特徴とする。
また、本発明の半導体記憶装置は、好適には、前記第１
および第２の導電体層は、ポリシリコン層と高融点金属
シリサイド層とからなることを特徴とする。

【００２２】これにより、ビット線やＶ_ss線などの配線
加工のためのレジストをパターニングする際に、下地か
らのハレーションが低減され、レジストパターンの異常
が防止される。したがって、レジストをマスクとしてエ
ッチングされるビット線やＶ_ss線などの配線にショート
あるいは断線といった問題が起きず、スタンバイ時のリ
ーク電流が低減される。これにより、半導体記憶装置の
動作が安定し、また、半導体記憶装置の消費電力を低減
させることもできる。さらに、ハレーションの低減によ
り、Ａｌ等からなる配線層の加工マージンが増加するた
め、半導体記憶装置の微細化が可能となる。

【００２３】さらに、上記の目的を達成するため、本発
明の半導体記憶装置の製造方法は、２つの記憶ノードに
おける電荷保持を制御する１対のトランジスタと、前記
記憶ノードのそれぞれとビット線との接続を制御する１
対のトランジスタの、少なくとも４個のトランジスタを
メモリセル毎に有する半導体記憶装置の製造方法におい
て、基板上に、第１の導電体層を成膜し、前記第１の導
電体層に所定のパターニングを行ってゲート電極を形成
する工程と、前記ゲート電極の上層に、第１の層間絶縁
膜を形成する工程と、前記第１の層間絶縁膜上に、導電
体層を成膜し、前記導電体層に所定のパターニングを行
って第２の導電体層およびダミー配線層を形成する工程
と、前記第２の導電体層および前記ダミー配線上に、第
２の層間絶縁膜を形成する工程と、前記第２の層間絶縁
膜の上層に、前記ダミー配線層と電気的に絶縁された、
前記ビット線を含む配線層を形成する工程とを有するこ
とを特徴とする。

【００２４】本発明の半導体記憶装置の製造方法は、好
適には、前記第２の層間絶縁膜上に、第３の導電体層を
成膜し、前記第３の導電体層に所定のパターニングを行
って、前記４個のトランジスタの負荷素子となる抵抗部
を形成する工程を有することを特徴とする。あるいは、
本発明の半導体記憶装置の製造方法は、好適には、前記
４個のトランジスタの負荷素子となる、前記４個のトラ
ンジスタと導電型が逆のトランジスタ対をメモリセル毎
に形成する工程を有することを特徴とする。

【００２５】本発明の半導体記憶装置の製造方法は、好
適には、前記配線層を形成する工程は、前記第２の層間
絶縁膜の上層に金属または合金層と、反射防止層とを積
層させ、レジストをマスクとしてエッチングを行う工程
であることを特徴とする。本発明の半導体記憶装置の製
造方法は、好適には、前記第１および第２の導電体層を
形成する工程は、ポリシリコン層と高融点金属シリサイ
ド層を積層させる工程であることを特徴とする。

【００２６】これにより、ビット線やＶ_ss線などの配線
加工のためのレジストをパターニングする際に、ダミー
配線によりレジスト下地の表面が平坦化されているた
め、ハレーションが低減される。したがって、レジスト
パターンの異常が防止され、レジストをマスクとしてエ
ッチングされるビット線やＶ_ss線などの配線間のショー
トあるいは断線が抑制される。ビット線間のショートが
防止されることにより、メモリセルへの書き込み動作の
不良が解消され、ビット線とＶ_ss線との間のショートが
防止されることにより、スタンバイ時のリーク電流が低
減される。したがって、半導体記憶装置の動作が安定
し、また、半導体記憶装置の低消費電力化が可能とな
る。さらに、ハレーションの低減により、Ａｌ等からな
る配線層の加工マージンが増加するため、半導体記憶装
置の微細化が可能となる。

【００２７】また、上記の目的を達成するため、本発明
の半導体記憶装置の製造方法は、２つの記憶ノードにお
ける電荷保持を制御する１対のトランジスタと、前記記
憶ノードのそれぞれとビット線との接続を制御する１対
のトランジスタの、少なくとも４個のトランジスタをメ
モリセル毎に有する半導体記憶装置の製造方法におい
て、基板上に、第１の導電体層を成膜し、前記第１の導
電体層に所定のパターニングを行ってゲート電極を形成
する工程と、前記ゲート電極の上層に、第１の層間絶縁
膜を形成する工程と、前記第１の層間絶縁膜上に第２の
導電体層を形成する工程と、前記第２の導電体層上に、
リフロー性を有する第２の層間絶縁膜を形成する工程
と、前記第２の層間絶縁膜に熱処理を行い、表面段差を
埋め込んで平坦化させる工程と、前記第２の層間絶縁膜
の上層に、前記ビット線を含む配線層を形成する工程と
を有することを特徴とする。

【００２８】上記の目的を達成するため、本発明の半導
体記憶装置の製造方法は、２つの記憶ノードにおける電
荷保持を制御する１対のトランジスタと、前記記憶ノー
ドのそれぞれとビット線との接続を制御する１対のトラ
ンジスタの、少なくとも４個のトランジスタをメモリセ
ル毎に有する半導体記憶装置の製造方法において、基板
上に、第１の導電体層を成膜し、前記第１の導電体層に
所定のパターニングを行ってゲート電極を形成する工程
と、前記ゲート電極の上層に、第１の層間絶縁膜を形成
する工程と、前記第１の層間絶縁膜上に第２の導電体層
を形成する工程と、前記第２の導電体層上に第２の層間
絶縁膜を形成する工程と、前記第２の層間絶縁膜の上層
に、金属または合金層を成膜する工程と、前記金属また
は合金層の上層に、前記金属または合金層の反射率が最
小となる膜厚で反射防止層を形成する工程と、前記反射
防止層上にレジストを形成し、レジストをマスクとして
前記反射防止層および前記金属または合金層にエッチン
グを行って、前記ビット線を含む配線層を形成する工程
とを有することを特徴とする。本発明の半導体記憶装置
の製造方法は、好適には、前記反射防止層はシリコン酸
化膜からなることを特徴とする。

【００２９】上記のように、リフロー性の層間絶縁膜を
厚く堆積させたり、反射防止層の膜厚を最適化すること
により、ハレーションが低減される。したがって、レジ
ストパターンの異常が防止され、レジストをマスクとし
てエッチングされるビット線やＶ_ss線などの配線間のシ
ョートあるいは断線が抑制される。ビット線間のショー
トが防止されることにより、メモリセルへの書き込み動
作の不良が解消され、ビット線とＶ_ss線との間のショー
トが防止されることにより、スタンバイ時のリーク電流
が低減される。したがって、半導体記憶装置の動作が安
定し、また、半導体記憶装置の低消費電力化が可能とな
る。

【００３０】

【発明の実施の形態】以下に、本発明の半導体記憶装置
およびその製造方法の実施の形態について、図面を参照
して説明する。 （実施形態１）図１は本実施形態の半導体記憶装置の断
面図である。図１においては、基板１上にゲート酸化膜
（不図示）を介して、１層目のポリシリコン層２および
タングステンシリサイド層３からなるポリサイド４、さ
らにオフセット絶縁膜５が積層され、これらの層の側壁
部分にＬＤＤサイドウォール６が形成されてゲート電極
７を構成している。ゲート電極７を被覆するように、シ
リコン酸化膜上にエッチングストッパー層８が形成さ
れ、その上層に、例えばＢＰＳＧ膜などシリコン酸化膜
からなる層間絶縁膜９が形成されている。

【００３１】その上層に、２層目のポリシリコン層１０
とタングステンシリサイド層１１からなるポリサイド１
２が形成される。ポリサイド１２は、前述したコンタク
トホール（不図示）と、さらに上層に形成されるビット
線とを接続するビット線引き上げ部１３、接地（ＧＮ
Ｄ）のＶ_ss線引き上げ部１４、および表面を平坦化して
ハレーションを低減するためのダミーパターン１９とな
る。

【００３２】ポリサイド１２の上層に、シリコン酸化窒
化膜、ＰＳＧ膜およびＴＥＯＳ膜、さらにＢＰＳＧ膜の
積層膜からなる層間絶縁膜１５が形成される。層間絶縁
膜１５の上層には、高抵抗素子となる３層目のポリシリ
コン層（不図示）および層間絶縁膜（不図示）が回路の
レイアウトに従って形成されている。層間絶縁膜１５の
上層には、ＴＥＯＳ膜１７をエッチングマスクとしてパ
ターニングされたＡｌ層からなる、ビット線２０、２１
およびＶ_ss線２２が形成されている。これらの隣接する
配線間にはショート等の発生がなく、配線層の下地であ
る層間絶縁膜１５の表面は平坦化されている。

【００３３】次に、上記の本実施形態の半導体記憶装置
の製造方法について説明する。まず、基板１の表面をシ
リコン窒化膜をマスクとして熱酸化して素子分離領域
（ＬＯＣＯＳ、不図示）を形成してから、図２（Ａ）に
示すように、ＬＯＣＯＳにより相互に隔てられたアクテ
ィブ領域上に、ゲート絶縁膜（不図示）を介して１層目
のポリシリコン層２を形成する。ポリシリコン層２は、
例えばＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ）法により形成し、膜厚は例えば５５ｎ
ｍとする。ポリシリコン層２の上層に、例えばＣＶＤ法
によりタングステンシリサイド層３を膜厚１００ｎｍで
形成する。さらにその上層に、シリコン酸化膜からなる
オフセット絶縁膜５を、例えばＣＶＤ法により膜厚１７
５ｎｍで形成する。

【００３４】次に、図２（Ｂ）に示すように、レジスト
（不図示）をマスクとしてオフセット絶縁膜５、タング
ステンシリサイド層３およびポリシリコン層２に例えば
ドライエッチングを行ってゲート電極７を形成する。ゲ
ート電極７をマスクとして基板１に相対的に低濃度の不
純物をイオン注入し、ＬＤＤ（不図示）を形成する。全
面に、例えばシリコン酸化膜を堆積させてからエッチバ
ックを行い、ＬＤＤサイドウォール６を形成する。ＬＤ
Ｄサイドウォール６をマスクとして基板１に相対的に高
濃度の不純物をイオン注入し、ソース／ドレイン領域
（不図示）を形成する。さらに、自己整合コンタクト
（不図示）を形成するためのエッチングストッパー層８
として、例えばシリコン窒化膜をＣＶＤ法により形成す
る。その上層に、層間絶縁膜９として例えばＢＰＳＧ膜
をＣＶＤ法により２５０ｎｍ程度成膜し、熱処理を行っ
て表面を平坦化する。また、層間絶縁膜９に例えばリア
クティブイオンエッチング（ＲＩＥ）を行い、自己整合
的にコンタクトホール（不図示）を形成する。

【００３５】次に、図２（Ｃ）に示すように、層間絶縁
膜９の上層に２層目のポリシリコン層１０を、例えばＣ
ＶＤ法により膜厚５５ｎｍ程度で形成する。その上層に
タングステンシリサイド層１１を、例えばＣＶＤ法によ
り膜厚１００ｎｍ程度で積層させ、ポリサイド１２とす
る。レジストを全面に堆積させてから、フォトリソグラ
フィ工程によりレジストのパターニングを行い、ビット
線引き上げ部１３を加工するためのレジストパターン１
３’、ダミーパターン１９を加工するためのレジストパ
ターン１９’、およびＶ_ss線引き上げ部１４を加工する
ためのレジストパターン１４’を形成する。その後、レ
ジストパターン１３’、１９’、１４’をマスクとして
ポリサイド１２に例えばドライエッチングを行う。

【００３６】次に、図３（Ａ）に示すように、ビット線
引き上げ部１３、ダミーパターン１９およびＶ_ss線引き
上げ部１４の上層に、シリコン酸化窒化膜、ＰＳＧ膜、
ＴＥＯＳ膜およびＢＰＳＧ膜の積層膜からなる層間絶縁
膜１５を形成する。ゲート電極７となるポリサイド４、
あるいは、ビット線引き上げ部１３等のポリサイド１２
が形成されていない部分にダミーパターン１９が形成さ
れているため、層間絶縁膜１５の表面は平坦化される。

【００３７】次に、図３（Ｂ）に示すように、層間絶縁
膜１５の上層に高抵抗素子となる３層目のポリシリコン
層（不図示）および層間絶縁膜（不図示）を適宜、形成
してから、Ａｌ層１６を例えばスパッタリングにより成
膜する。さらに、反射防止膜としてＴＥＯＳ膜１７をＡ
ｌ層１６の表面に形成する。レジストを全面に塗布して
からレジストに露光・現像を行い、ビット線を加工する
ためのレジストパターン１８ａ、１８ｂおよびＶ_ss線を
加工するためのレジストパターン１８ｃを形成する。こ
れらのレジスト１８ａ〜１８ｃをマスクとしてＴＥＯＳ
膜１７およびＡｌ層１６に例えばドライエッチングを行
うことにより、図１に示すように、ビット線２０、２１
およびＶ_ss線２２が形成され、配線間のショートあるい
は断線が防止された半導体記憶装置が得られる。

【００３８】（実施形態２）本実施形態においては、実
施形態１のようなダミーパターンは形成せず、段差部分
にリフロー性の層間絶縁膜を厚く形成することにより、
平坦な配線層を形成する。図４および図５を参照して、
本実施形態の半導体記憶装置の製造方法について、以下
に説明する。まず、図４（Ａ）に示すように、実施形態
１と同様の工程に従って層間絶縁膜９の上層に２層目の
ポリシリコン層１０およびタングステンシリサイド層１
１からなるポリサイド１２を形成する。全面にレジスト
を塗布してからレジストに露光・現像を行い、ビット線
引き上げ部１３を加工するためのレジストパターン１
３’およびＶ_ss線引き上げ部１４を加工するためのレジ
ストパターン１４’を形成する。その後、これらのレジ
ストパターン１３’、１４’をマスクとしてポリサイド
１２にエッチングを行う。

【００３９】次に、図４（Ｂ）に示すように、ビット線
引き上げ部１３およびＶ_ss線引き上げ部１４の上層に、
シリコン酸化窒化膜、ＰＳＧ膜、ＴＥＯＳ膜およびＢＰ
ＳＧ膜の積層膜からなる層間絶縁膜１５を形成する。ゲ
ート電極７となるポリサイド４、あるいは、ビット線引
き上げ部１３等のポリサイド１２が形成されていない部
分にリフロー性を有するＢＰＳＧ膜を厚く成膜する（例
えば１００ｎｍ程度厚くする）ことにより、層間絶縁膜
１５の表面は平坦化される。

【００４０】次に、図５（Ａ）に示すように、層間絶縁
膜１５の上層に高抵抗素子となる３層目のポリシリコン
層（不図示）および層間絶縁膜（不図示）を適宜、形成
してから、Ａｌ層１６を例えばスパッタリングにより成
膜する。さらに、反射防止膜としてＴＥＯＳ膜１７をＡ
ｌ層１６の表面に形成する。レジストを全面に塗布して
からレジストに露光・現像を行い、ビット線を加工する
ためのレジストパターン１８ａ、１８ｂおよびＶ_ss線を
加工するためのレジストパターン１８ｃを形成する。こ
れらのレジスト１８ａ〜１８ｃをマスクとしてＴＥＯＳ
膜１７およびＡｌ層１６に例えばドライエッチングを行
うことにより、図５（Ｂ）に示すように、ビット線２
０、２１およびＶ_ss線２２が形成され、配線間のショー
トあるいは断線が防止された半導体記憶装置が得られ
る。

【００４１】（実施形態３）本実施形態においては、実
施形態１のようなダミーパターンは形成せず、反射防止
膜であるＴＥＯＳ膜１７の膜厚を最適化することによ
り、フォトリソグラフィ工程におけるハレーションを低
減させる。図６を参照して、本実施形態の半導体記憶装
置の製造方法について、以下に説明する。まず、図６
（Ａ）に示すように、実施形態２と同様の工程に従っ
て、２層目のポリシリコン層１０とタングステンシリサ
イド層１１からなるポリサイド１２をパターニングし
て、ビット線引き上げ部１３およびＶ_ss線引き上げ部１
４を形成する。それらの上層に、シリコン酸化窒化膜、
ＰＳＧ膜、ＴＥＯＳ膜およびＢＰＳＧ膜の積層膜からな
る層間絶縁膜１５を形成する。ゲート電極７となるポリ
サイド４、あるいは、ビット線引き上げ部１３等のポリ
サイド１２が形成されていない部分は膜厚の総計が薄く
なるため、層間絶縁膜１５の表面には段差が発生する。

【００４２】層間絶縁膜１５の上層に高抵抗素子となる
３層目のポリシリコン層（不図示）および層間絶縁膜
（不図示）を適宜、形成してから、Ａｌ層１６を例えば
スパッタリングにより成膜する。さらに、反射防止膜と
してＴＥＯＳ膜１７をＡｌ層１６の表面に形成する。レ
ジストを全面に塗布してからレジストに露光・現像を行
い、ビット線を加工するためのレジストパターン１８
ａ、１８ｂおよびＶ_ss線を加工するためのレジストパタ
ーン１８ｃを形成する。レジストに露光を行う際に、Ａ
ｌ層１６の界面からの反射率はＴＥＯＳ膜１７の膜厚に
応じ、正弦波に沿って周期的に変動する（定在波効
果）。さらに、レジスト膜厚に応じた反射率の変動や、
ラインアンドスペースのパターン間隔に応じた反射率の
周期的な変動もある。

【００４３】例えば、ＴＥＯＳ膜１７の膜厚が１００ｎ
ｍのとき反射率が約５％と最小になり、膜厚５０ｎｍの
とき（図９参照）反射率が約１０％と最大になるような
条件の場合には、図６（Ａ）に示すように、ＴＥＯＳ膜
１７の膜厚を１００ｎｍ程度に厚くすることにより、ハ
レーションを低減させることができる。これにより、下
地からの反射によるレジストパターンの異常が抑制され
る。これらのレジスト１８ａ〜１８ｃをマスクとしてＴ
ＥＯＳ膜１７およびＡｌ層１６に例えばドライエッチン
グを行うことにより、図６（Ｂ）に示すように、ビット
線２０、２１およびＶ_ss線２２が形成され、配線間のシ
ョートあるいは断線が防止された半導体記憶装置が得ら
れる。

【００４４】上記の本発明の実施形態の半導体記憶装置
およびその製造方法によれば、ビット線やＶ_ss線などの
配線加工のためのレジストをパターニングする際に、下
地からのハレーションが低減され、レジストパターンの
異常が防止される。したがって、配線にショートあるい
は断線といった問題が起きず、半導体記憶装置の動作が
安定する。また、スタンバイ時のリーク電流が低減され
ることにより半導体記憶装置の低消費電力化が可能とな
る。

【００４５】本発明の半導体記憶装置およびその製造方
法の実施形態は、上記の説明に限定されない。例えば、
実施形態１におけるダミー配線１９は２層目のポリシリ
コン層１０を含むポリサイド１２ではなく、１層目のポ
リシリコン層２を用いて基板１上に形成してもよい。そ
の他、本発明の要旨を逸脱しない範囲で、種々の変更が
可能である。

【００４６】

【発明の効果】本発明の半導体記憶装置によれば、配線
加工のためのレジストパターンの異常が低減され、配線
間のショートや断線が防止される。したがって、半導体
記憶装置の動作不良が抑制され、また、スタンバイ時の
リーク電流の低減により半導体記憶装置の低消費電力化
が可能となる。本発明の半導体記憶装置の製造方法によ
れば、レジストのフォトリソグラフィ工程において下地
からのハレーションが低減されるため、レジストパター
ンの異常を防止することができる。したがって、配線間
のショートや断線を防止し、動作不良やスタンバイ時の
リーク電流を低減させることができる。また、ハレーシ
ョンの低減により配線層の加工マージンが拡大するた
め、配線パターンを集積化して、半導体記憶装置を微細
化することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体記憶装置の断
面図である。

【図２】（Ａ）〜（Ｃ）は本発明の実施形態１に係る半
導体記憶装置の製造方法の製造工程を表す断面図であ
る。

【図３】（Ａ）および（Ｂ）は本発明の実施形態１に係
る半導体記憶装置の製造方法の製造工程を表す断面図で
ある。

【図４】（Ａ）および（Ｂ）は本発明の実施形態２に係
る半導体記憶装置の製造方法の製造工程を表す断面図で
ある。

【図５】（Ａ）は本発明の実施形態２に係る半導体記憶
装置の製造方法の製造工程を表す断面図であり、（Ｂ）
は本発明の実施形態２に係る半導体記憶装置の断面図で
ある。

【図６】（Ａ）は本発明の実施形態３に係る半導体記憶
装置の製造方法の製造工程を表す断面図であり、（Ｂ）
は本発明の実施形態３に係る半導体記憶装置の断面図で
ある。

【図７】ＳＲＡＭの基本セル（１ビット分）を表す等価
回路図である。

【図８】ＳＲＡＭのメモリセル領域と周辺回路領域の一
部を表す図である。

【図９】従来の半導体記憶装置の製造方法により製造さ
れる、半導体記憶装置の断面図である。

【符号の説明】

１…基板、２…１層目のポリシリコン層、３、１１…タ
ングステンシリサイド層、４、１２…ポリサイド、５…
オフセット絶縁膜、６…ＬＤＤサイドウォール、７…ゲ
ート電極、８…エッチングストッパー層、９、１５…層
間絶縁膜、１０…２層目のポリシリコン層、１３…ビッ
ト線引き上げ部、１３’、１４’、１８ａ、１８ｂ、１
８ｃ、１９’…レジスト、１４…Ｖ_ss線引き上げ部、１
６…Ａｌ層、１７…ＴＥＯＳ膜、１９…ダミーパター
ン、２０、２１…ビット線、２２…Ｖ_ss線、１０１…ワ
ードトランジスタ、１０２…ワード線、１０３、１０
３’…記憶ノード、１０４、１０４’…ビット線、１０
５…高抵抗素子、１０６…電源、１０７…ドライバトラ
ンジスタ、１０８…ＧＮＤ、１０９…メモリセル領域、
１１０…周辺回路領域、１１１…センスアンプ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 BS05 BS06 BS07 BS17 BS37 BS46 GA09 JA35 KA05 MA02 MA19 NA02 PR03 PR21 PR36 PR38

Claims (13)

【特許請求の範囲】
1. 【請求項１】２つの記憶ノードにおける電荷保持を制御
   する１対のトランジスタと、前記記憶ノードのそれぞれ
   とビット線との接続を制御する１対のトランジスタの、
   少なくとも４個のトランジスタをメモリセル毎に有する
   半導体記憶装置において、 基板上に形成された、所定のパターンを有する第１の導
   電体層と、 前記第１の導電体層上に形成された第１の層間絶縁膜
   と、 前記第１の層間絶縁膜上に形成された、第２の導電体層
   と、 前記第２の導電体層上に形成された、第２の層間絶縁膜
   と、 前記第２の層間絶縁膜の上層に形成され、前記第２の導
   電体層に接続する前記ビット線を含む配線層と、 前記配線層の下部に形成され、前記配線層と電気的に絶
   縁されたダミー配線層とを有する半導体記憶装置。
2. 【請求項２】前記記憶ノードに接続し、不純物を含有し
   たポリシリコンからなる抵抗を、前記記憶ノードに対す
   る負荷素子として有する請求項１記載の半導体記憶装
   置。
3. 【請求項３】前記記憶ノードに接続し、前記４個のトラ
   ンジスタと導電型が逆であるトランジスタ対を、前記記
   憶ノードに対する負荷素子として有する請求項１記載の
   半導体記憶装置。
4. 【請求項４】前記ダミー配線は、前記第１の層間絶縁膜
   上に形成され、第２の導電体層と同一の層からなる請求
   項１記載の半導体記憶装置。
5. 【請求項５】前記第１および第２の導電体層は、ポリシ
   リコン層と高融点金属シリサイド層とからなる請求項１
   記載の半導体記憶装置。
6. 【請求項６】２つの記憶ノードにおける電荷保持を制御
   する１対のトランジスタと、前記記憶ノードのそれぞれ
   とビット線との接続を制御する１対のトランジスタの、
   少なくとも４個のトランジスタをメモリセル毎に有する
   半導体記憶装置の製造方法において、 基板上に、第１の導電体層を成膜し、前記第１の導電体
   層に所定のパターニングを行ってゲート電極を形成する
   工程と、 前記ゲート電極の上層に、第１の層間絶縁膜を形成する
   工程と、 前記第１の層間絶縁膜上に、導電体層を成膜し、前記導
   電体層に所定のパターニングを行って、第２の導電体層
   およびダミー配線層とを形成する工程と、 前記第２の導電体層および前記ダミー配線上に、第２の
   層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜の上層に、前記ダミー配線層と電
   気的に絶縁された、前記ビット線を含む配線層を形成す
   る工程とを有する半導体記憶装置の製造方法。
7. 【請求項７】前記第２の層間絶縁膜上に、第３の導電体
   層を成膜し、前記第３の導電体層に所定のパターニング
   を行って、前記４個のトランジスタの負荷素子となる抵
   抗部を形成する工程を有する請求項６記載の半導体記憶
   装置の製造方法。
8. 【請求項８】前記４個のトランジスタの負荷素子とな
   る、前記４個のトランジスタと導電型が逆のトランジス
   タ対をメモリセル毎に形成する工程を有する請求項６記
   載の半導体記憶装置の製造方法。
9. 【請求項９】前記配線層を形成する工程は、前記第２の
   層間絶縁膜の上層に金属または合金層と、反射防止層と
   を積層させ、レジストをマスクとしてエッチングを行う
   工程である請求項６記載の半導体記憶装置の製造方法。
10. 【請求項１０】前記第１および第２の導電体層を形成す
    る工程は、ポリシリコン層と高融点金属シリサイド層を
    積層させる工程である請求項６記載の半導体記憶装置の
    製造方法。
11. 【請求項１１】２つの記憶ノードにおける電荷保持を制
    御する１対のトランジスタと、前記記憶ノードのそれぞ
    れとビット線との接続を制御する１対のトランジスタ
    の、少なくとも４個のトランジスタをメモリセル毎に有
    する半導体記憶装置の製造方法において、 基板上に、第１の導電体層を成膜し、前記第１の導電体
    層に所定のパターニングを行ってゲート電極を形成する
    工程と、 前記ゲート電極の上層に、第１の層間絶縁膜を形成する
    工程と、 前記第１の層間絶縁膜上に、第２の導電体層を形成する
    工程と、 前記第２の導電体層上に、リフロー性を有する第２の層
    間絶縁膜を形成する工程と、 前記第２の層間絶縁膜に熱処理を行い、表面段差を埋め
    込んで平坦化させる工程と、 前記第２の層間絶縁膜の上層に、前記ビット線を含む配
    線層を形成する工程とを有する半導体記憶装置の製造方
    法。
12. 【請求項１２】２つの記憶ノードにおける電荷保持を制
    御する１対のトランジスタと、前記記憶ノードのそれぞ
    れとビット線との接続を制御する１対のトランジスタ
    の、少なくとも４個のトランジスタをメモリセル毎に有
    する半導体記憶装置の製造方法において、 基板上に、第１の導電体層を成膜し、前記第１の導電体
    層に所定のパターニングを行ってゲート電極を形成する
    工程と、 前記ゲート電極の上層に、第１の層間絶縁膜を形成する
    工程と、 前記第１の層間絶縁膜上に、第２の導電体層を形成する
    工程と、 前記第２の導電体層上に、第２の層間絶縁膜を形成する
    工程と、 前記第２の層間絶縁膜の上層に、金属または合金層を成
    膜する工程と、 前記金属または合金層の上層に、前記金属または合金層
    の反射率が最小となる膜厚で反射防止層を形成する工程
    と、 前記反射防止層上にレジストを形成し、レジストをマス
    クとして前記反射防止層および前記金属または合金層に
    エッチングを行って、前記ビット線を含む配線層を形成
    する工程とを有する半導体記憶装置の製造方法。
13. 【請求項１３】前記反射防止層は、シリコン酸化膜から
    なる請求項１２記載の半導体記憶装置の製造方法。