JPH1012749A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH1012749A
JPH1012749A JP8163493A JP16349396A JPH1012749A JP H1012749 A JPH1012749 A JP H1012749A JP 8163493 A JP8163493 A JP 8163493A JP 16349396 A JP16349396 A JP 16349396A JP H1012749 A JPH1012749 A JP H1012749A
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JP
Japan
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misfet
load
gate electrode
insulating film
drain region
Prior art date
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Pending
Application number
JP8163493A
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English (en)
Inventor
Yutaka Hoshino
裕 星野
Shuji Ikeda
修二 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
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Priority to TW086108464A priority patent/TW348314B/zh
Priority to KR1019970026488A priority patent/KR980000624A/ko
Publication of JPH1012749A publication Critical patent/JPH1012749A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element

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  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】 α線によるメモリセルのソフトエラー耐性を
向上させた完全ＣＭＯＳ型ＳＲＡＭを実現する。 【解決手段】 負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極
１７Ａと駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極６と駆
動用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ+ 型半導体
領域８）とを電気的に接続する溝状の接続孔１９ｂの上
部に配置した負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域
（ｐ型半導体層１８Ｐ）と誘電体膜２３とプレート電極
２４とで立体的な容量素子Ｃ1 を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＳＲＡＭ(Static
Random Access Memory) を有する半導体集積回路装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】メモリセルを６個のＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
で構成した完全ＣＭＯＳ(Complementary Metal Oxide S
emiconductor) 型ＳＲＡＭは、１ビット(bit) の情報を
記憶する情報蓄積部としてのフリップフロップ回路を、
互いに交差結合する一対のＣＭＯＳインバータ回路で構
成している。
【０００３】上記一対のＣＭＯＳインバータ回路のそれ
ぞれは、ｎチャネル型の駆動用ＭＩＳＦＥＴとｐチャネ
ル型の負荷用ＭＩＳＦＥＴとで構成されており、駆動用
ＭＩＳＦＥＴのソース領域には基準電圧（Ｖss）が供給
され、負荷用ＭＩＳＦＥＴのソース領域には電源電圧
（Ｖcc）が供給される。また、ＣＭＯＳインバータ回路
のそれぞれの入出力端子（電荷蓄積ノード）には、情報
の書込み、読出しを行うデータ線とフリップフロップ回
路との導通を制御するｎチャネル型の転送用ＭＩＳＦＥ
Ｔが接続される。
【０００４】近年、この種のＳＲＡＭは、大容量化・高
速化のためにメモリセルサイズの微細化が要求されると
共に、システムの低消費電力化のために動作電圧の低減
が要求されている。しかし、これらの要求に対応しよう
とする際に問題となるのがα線によるソフトエラー耐性
の低下である。α線によるソフトエラーとは、宇宙線に
含まれるα線（Ｈｅ原子核）やＬＳＩパッケージのレジ
ン材料などに含まれる放射性原子から放出されたα線が
メモリセルに入射し、情報を破壊する現象である。
【０００５】ＳＲＡＭの場合、α線によるソフトエラー
耐性を向上させるには、メモリセルの蓄積ノード容量を
増やすことが有効であることから、従来、蓄積ノード容
量を増やすための対策が種々講じられてきた。
【０００６】特開平１−１６６５５４号公報は、駆動用
ＭＩＳＦＥＴの上部に形成した２層の多結晶シリコン膜
で負荷用ＭＩＳＦＥＴを構成するＴＦＴ(Thin Film Tra
nsistor)構造の完全ＣＭＯＳ型ＳＲＡＭに関するもので
ある。この公報に記載されたＳＲＡＭは、一方の負荷用
ＭＩＳＦＥＴのゲート電極の一端を他方の負荷用ＭＩＳ
ＦＥＴの半導体領域（ソース領域またはドレイン領域）
の上部にまで延在し、このゲート電極と半導体領域とそ
れらに挟まれた絶縁膜とで容量素子を形成することによ
って、蓄積ノード容量の増加を図っている。
【０００７】特開平６−３０２７８５号公報は、同じく
ＴＦＴ構造の完全ＣＭＯＳ型ＳＲＡＭに関するものであ
るが、この公報に記載されたＳＲＡＭは、負荷用ＭＩＳ
ＦＥＴの上部に電源電圧（Ｖcc）に固定されたプレート
電極を配置し、このプレート電極と負荷用ＭＩＳＦＥＴ
とそれらに挟まれた絶縁膜とで容量素子を形成すること
によって、蓄積ノード容量の増加を図っている。
【０００８】
【発明が解決しようとする課題】このように、従来の完
全ＣＭＯＳ型ＳＲＡＭは、メモリセルの一部に容量素子
を形成することによって蓄積ノード容量を増加させてい
る。しかし、メモリセルの微細化が進むと、それにつれ
て容量素子を構成する導電層の面積も小さくなるため、
蓄積ノード容量の増加に限界が生じてくる。
【０００９】本発明の目的は、α線によるメモリセルの
ソフトエラー耐性を向上させた完全ＣＭＯＳ型ＳＲＡＭ
を実現することのできる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。
【００１２】（１）本発明の完全ＣＭＯＳ型ＳＲＡＭを
有する半導体集積回路装置は、第１の負荷用ＭＩＳＦＥ
Ｔのゲート電極と第１の駆動用ＭＩＳＦＥＴのゲート電
極と第２の駆動用ＭＩＳＦＥＴのドレイン領域とを電気
的に接続する第１の接続孔の上部を含む領域に、第２の
負荷用ＭＩＳＦＥＴのドレイン領域と前記ドレイン領域
の上部に形成された絶縁膜と前記絶縁膜の上部に形成さ
れ、電源電圧に固定された第１のプレート電極とで構成
された第１の容量素子を形成し、第２の負荷用ＭＩＳＦ
ＥＴのゲート電極と第２の駆動用ＭＩＳＦＥＴのゲート
電極と第１の駆動用ＭＩＳＦＥＴのドレイン領域とを電
気的に接続する第２の接続孔の上部を含む領域に、第１
の負荷用ＭＩＳＦＥＴのドレイン領域と前記ドレイン領
域の上部に形成された絶縁膜と前記絶縁膜の上部に形成
され、電源電圧に固定された第２のプレート電極とで構
成された第２の容量素子を形成したものである。
【００１３】（２）本発明の完全ＣＭＯＳ型ＳＲＡＭを
有する半導体集積回路装置は、第１の駆動用ＭＩＳＦＥ
Ｔの上部に形成され、電源電圧に固定された第１のプレ
ート電極と前記第１のプレート電極の上部に形成された
絶縁膜と前記絶縁膜の上部に形成された第２の負荷用Ｍ
ＩＳＦＥＴのゲート電極とで第１の容量素子を構成し、
第２の駆動用ＭＩＳＦＥＴの上部に形成され、電源電圧
に固定された第２のプレート電極と前記第２のプレート
電極の上部に形成された絶縁膜と前記絶縁膜の上部に形
成された第１の負荷用ＭＩＳＦＥＴのゲート電極とで第
２の容量素子を構成したものである。
【００１４】（３）本発明の完全ＣＭＯＳ型ＳＲＡＭを
有する半導体集積回路装置の製造方法は、（ａ）半導体
基板上に第１および第２の駆動用ＭＩＳＦＥＴと第１お
よび第２の転送用ＭＩＳＦＥＴとを形成した後、前記第
１および第２の駆動用ＭＩＳＦＥＴと前記第１および第
２の転送用ＭＩＳＦＥＴとの上部に第１の絶縁膜を堆積
する工程、（ｂ）前記第１の絶縁膜をエッチングして、
前記第１の駆動用ＭＩＳＦＥＴのゲート電極と前記第２
の駆動用ＭＩＳＦＥＴのドレイン領域と後の工程で形成
される第１の負荷用ＭＩＳＦＥＴのゲート電極とを電気
的に接続する第１の接続孔と、前記第２の駆動用ＭＩＳ
ＦＥＴのゲート電極と前記第１の駆動用ＭＩＳＦＥＴの
ドレイン領域と後の工程で形成される第２の負荷用ＭＩ
ＳＦＥＴのゲート電極とを電気的に接続する第２の接続
孔とを形成する工程、（ｃ）前記第１の絶縁膜の上部に
堆積した第１の導電膜をエッチングして、前記第１の接
続孔を通じて前記第１の駆動用ＭＩＳＦＥＴのゲート電
極および前記第２の駆動用ＭＩＳＦＥＴのドレイン領域
と電気的に接続される前記第１の負荷用ＭＩＳＦＥＴの
ゲート電極と、前記第２の接続孔を通じて前記第２の駆
動用ＭＩＳＦＥＴのゲート電極および前記第１の駆動用
ＭＩＳＦＥＴのドレイン領域と電気的に接続される前記
第２の負荷用ＭＩＳＦＥＴのゲート電極とを形成する工
程、（ｄ）前記第１および第２の負荷用ＭＩＳＦＥＴの
各ゲート電極の上部に、前記第１および第２の負荷用Ｍ
ＩＳＦＥＴの各ゲート酸化膜を構成する第２の絶縁膜を
堆積する工程、（ｅ）前記第２の絶縁膜をエッチングし
て、前記第１の接続孔の上部に、前記第１の負荷用ＭＩ
ＳＦＥＴのゲート電極と後の工程で形成される第２の負
荷用ＭＩＳＦＥＴのドレイン領域とを電気的に接続する
第３の接続孔を形成し、前記第２の接続孔の上部に、前
記第２の負荷用ＭＩＳＦＥＴのゲート電極と後の工程で
形成される第１の負荷用ＭＩＳＦＥＴのドレイン領域と
を電気的に接続する第４の接続孔を形成する工程、
（ｆ）前記第２の絶縁膜の上部に堆積した第２の導電膜
をエッチングして、第１および第２の負荷用ＭＩＳＦＥ
Ｔの各ソース領域、各ドレイン領域および各チャネル層
を形成する工程、（ｇ）前記第１および第２の負荷用Ｍ
ＩＳＦＥＴの上部に第３の絶縁膜を堆積した後、前記第
３の絶縁膜の上部に堆積した第３の導電膜をエッチング
して、前記第１の接続孔の上部を含む領域に、電源電圧
に固定される第１のプレート電極を形成すると共に、前
記第２の接続孔の上部を含む領域に、電源電圧に固定さ
れる第２のプレート電極を形成することにより、前記第
１の接続孔の上部を含む領域に、前記第２の負荷用ＭＩ
ＳＦＥＴのドレイン領域と前記第３の絶縁膜と前記第１
のプレート電極とで構成される第１の容量素子を形成
し、前記第２の接続孔の上部を含む領域に前記第１の負
荷用ＭＩＳＦＥＴのドレイン領域と前記第３の絶縁膜と
前記第２のプレート電極とで構成される第２の容量素子
を形成する工程、を含んでいる。
【００１５】（４）本発明の完全ＣＭＯＳ型ＳＲＡＭを
有する半導体集積回路装置の製造方法は、（ａ）半導体
基板上に第１および第２の駆動用ＭＩＳＦＥＴと第１お
よび第２の転送用ＭＩＳＦＥＴとを形成した後、前記第
１および第２の駆動用ＭＩＳＦＥＴと前記第１および第
２の転送用ＭＩＳＦＥＴとの上部に第１の絶縁膜を堆積
する工程、（ｂ）前記第１の絶縁膜をエッチングして、
前記第１の駆動用ＭＩＳＦＥＴのゲート電極と前記第２
の駆動用ＭＩＳＦＥＴのドレイン領域と後の工程で形成
される第１の負荷用ＭＩＳＦＥＴのゲート電極とを電気
的に接続する第１の接続孔と、前記第２の駆動用ＭＩＳ
ＦＥＴのゲート電極と前記第１の駆動用ＭＩＳＦＥＴの
ドレイン領域と後の工程で形成される第２の負荷用ＭＩ
ＳＦＥＴのゲート電極とを電気的に接続する第２の接続
孔とを形成する工程、（ｃ）前記第１の絶縁膜の上部に
堆積した第１の導電膜をエッチングして、後の工程で形
成される第１の負荷用ＭＩＳＦＥＴのゲート電極の下部
を含む領域に、電源電圧に固定される第１のプレート電
極を形成し、後の工程で形成される第２の負荷用ＭＩＳ
ＦＥＴのゲート電極の下部を含む領域に、電源電圧に固
定される第２のプレート電極を形成する工程、（ｄ）前
記第１および第２のプレート電極の上部に第２の絶縁膜
を堆積した後、前記第２の絶縁膜をエッチングして、前
記第１および第２の接続孔の上部の前記第２の絶縁膜を
除去する工程、（ｅ）前記第２の絶縁膜の上部に堆積し
た第２の導電膜をエッチングして、前記第１の接続孔を
通じて前記第１の駆動用ＭＩＳＦＥＴのゲート電極およ
び前記第２の駆動用ＭＩＳＦＥＴのドレイン領域と電気
的に接続される前記第１の負荷用ＭＩＳＦＥＴのゲート
電極と、前記第２の接続孔を通じて前記第２の駆動用Ｍ
ＩＳＦＥＴのゲート電極および前記第１の駆動用ＭＩＳ
ＦＥＴのドレイン領域と電気的に接続される前記第２の
負荷用ＭＩＳＦＥＴのゲート電極とを形成することによ
り、前記第１のプレート電極と前記第２の絶縁膜と前記
第１の負荷用ＭＩＳＦＥＴのゲート電極とで構成される
第１の容量素子と、前記第２のプレート電極と前記第２
の絶縁膜と前記第２の負荷用ＭＩＳＦＥＴのゲート電極
とで構成される第２の容量素子とを形成する工程、
（ｆ）前記第１および第２の負荷用ＭＩＳＦＥＴの各ゲ
ート電極の上部に、第１および第２の負荷用ＭＩＳＦＥ
Ｔの各ゲート酸化膜を構成する第３の絶縁膜を堆積した
後、前記第３の絶縁膜をエッチングして、前記第１の接
続孔の上部に、前記第１の負荷用ＭＩＳＦＥＴのゲート
電極と後の工程で形成される第２の負荷用ＭＩＳＦＥＴ
のドレイン領域とを電気的に接続する第３の接続孔を形
成し、前記第２の接続孔の上部に、前記第２の負荷用Ｍ
ＩＳＦＥＴのゲート電極と後の工程で形成される第１の
負荷用ＭＩＳＦＥＴのドレイン領域とを電気的に接続す
る第４の接続孔を形成する工程、（ｇ）前記第３の絶縁
膜の上部に堆積した第３の導電膜をエッチングして、第
１および第２の負荷用ＭＩＳＦＥＴの各ソース領域、各
ドレイン領域および各チャネル層を形成する工程、を含
んでいる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
【００１７】（実施の形態１）図３は、本実施の形態の
完全ＣＭＯＳ型ＳＲＡＭのメモリセルを示す等価回路図
である。図示のように、このメモリセルは、一対の相補
性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）
と一対のワード線（第１ワード線ＷＬ1 、第２ワード線
ＷＬ2)との交差部に配置された一対の駆動用ＭＩＳＦＥ
ＴＱｄ1 ，Ｑｄ2 、一対の負荷用ＭＩＳＦＥＴＱｐ1 ，
Ｑｐ2 および一対の転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2
で構成されている。
【００１８】メモリセルを構成する上記６個のＭＩＳＦ
ＥＴのうち、一対の駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2
と一対の負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、１ビッ
トの情報（“１”または“０”）を記憶する情報蓄積部
としてのフリップフロップ回路を構成している。フリッ
プフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑ
ｐ2 の各ソース領域）は電源電圧（Ｖcc）と電気的に接
続されており、他端（駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 の各ソース領域）は基準電圧（Ｖss）と電気的に接続
されている。電源電圧（Ｖcc）は例えば3.３Ｖであり、
基準電圧（Ｖss）は例えば０Ｖ（ＧＮＤ）である。
【００１９】フリップフロップ回路の一方の入出力端子
（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ1 のソー
ス領域と電気的に接続されており、他方の入出力端子
（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ2 のソー
ス領域と電気的に接続されている。転送用ＭＩＳＦＥＴ
Ｑｔ1 のドレイン領域はデータ線ＤＬと電気的に接続さ
れており、転送用ＭＩＳＦＥＴＱｔ2 のドレイン領域は
データ線／ＤＬと電気的に接続されている。
【００２０】後に詳述するように、本実施の形態のＳＲ
ＡＭは、α線によるメモリセルのソフトエラー耐性を向
上させるために、メモリセル内にスタックド（積層）構
造の容量素子Ｃ1 ，Ｃ2 を形成し、容量素子Ｃ1 の一方
の電極と上記フリップフロップ回路の一方の蓄積ノード
（蓄積ノードＡ）とを電気的に接続すると共に、容量素
子Ｃ2 の一方の電極と他方の蓄積ノード（蓄積ノード
Ｂ）とを電気的に接続することによって、蓄積ノード容
量の増加を図っている。
【００２１】図１は、本実施の形態のＳＲＡＭのメモリ
セル約１個分を示す平面図、図２は、図１のＩＩ−Ｉ
Ｉ’線に沿った断面図である。なお、図１にはメモリセ
ルを構成する導電層と接続孔のみを示し、メモリセルの
上部に形成された配線の一部や絶縁膜の図示は省略す
る。
【００２２】ｎ- 型の単結晶シリコンからなる半導体基
板１の主面にはｐ型ウエル２が形成されており、その素
子分離領域の表面にはフィールド酸化膜３が形成されて
いる。フィールド酸化膜３の下部には反転防止用のｐ型
チャネルストッパ層４が形成されている。メモリセルを
構成する駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 、転送用Ｍ
ＩＳＦＥＴＱｔ1 ，Ｑｔ2 および負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のうち、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 と転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 は、フィールド
酸化膜３で囲まれたｐ型ウエル２の活性領域に形成され
ており、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、駆動用
ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の上部に形成されている。
【００２３】駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれ
ぞれは、ゲート酸化膜５、ゲート電極６、ソース領域お
よびドレイン領域で構成されている。ゲート電極６は、
第１層目の導電材である多結晶シリコン膜で構成されて
いる。この多結晶シリコン膜には、その抵抗値を低減す
るためにｎ型不純物（Ｐ（リン））がドープされてい
る。ゲート電極６の上部には酸化シリコン膜９が形成さ
れており、側壁には酸化シリコンからなるサイドウォー
ルスペーサ１０が形成されている。ソース領域およびド
レイン領域は、低不純物濃度のｎ- 型半導体領域７と高
不純物濃度のｎ+型半導体領域８との二重ドレイン（Dou
ble Diffused Drain ）構造で構成されている。
【００２４】転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれ
ぞれは、ゲート酸化膜１１、ゲート電極１２Ａ、ソース
領域およびドレイン領域で構成されている。ゲート電極
１２Ａは、第２層目の導電材である多結晶シリコン膜と
ＷＳｉx （タングステンシリサイド）膜との積層膜（ポ
リサイド膜）で構成されており、下層の多結晶シリコン
膜にはその抵抗値を低減するためにｎ型不純物（Ｐ）が
ドープされている。ゲート電極１２Ａの上部には酸化シ
リコン膜１３が形成されており、側壁には酸化シリコン
からなるサイドウォールスペーサ１４が形成されてい
る。ソース領域およびドレイン領域は、低不純物濃度の
ｎ- 型半導体領域１５と高不純物濃度のｎ+ 型半導体領
域８とのＬＤＤ(Lightly Doped Drain) 構造で構成され
ている。
【００２５】転送用ＭＩＳＦＥＴＱｔ1 のゲート電極１
２Ａは、第１ワード線ＷＬ1 と電気的に接続されてお
り、転送用ＭＩＳＦＥＴＱｔ2 のゲート電極１２Ａは、
第２ワード線ＷＬ2 と電気的に接続されている。第１ワ
ード線ＷＬ1 は、転送用ＭＩＳＦＥＴＱｔ1 のゲート電
極１２Ａと一体に形成されており、第２ワード線ＷＬ2
は、転送用ＭＩＳＦＥＴＱｔ2 のゲート電極１２Ａと一
体に形成されている。転送用ＭＩＳＦＥＴＱｔ1 のソー
ス領域（ｎ+ 型半導体領域８）は、前記駆動用ＭＩＳＦ
ＥＴＱｄ1 のドレイン領域（ｎ+ 型半導体領域８）と一
体に形成されており、転送用ＭＩＳＦＥＴＱｔ2 のソー
ス領域（ｎ+ 型半導体領域８）は、前記駆動用ＭＩＳＦ
ＥＴＱｄ2 のドレイン領域（ｎ+ 型半導体領域８）と一
体に形成されている。
【００２６】転送用ＭＩＳＦＥＴＱｔ1 のゲート電極１
２Ａ（第１ワード線ＷＬ1 ）と転送用ＭＩＳＦＥＴＱｔ
2 のゲート電極１２Ａ（第２ワード線ＷＬ2 ）との間に
は、駆動用ＭＩＳＦＥＴＱｄ1 と駆動用ＭＩＳＦＥＴＱ
ｄ2 とに共通のソース線を構成する基準電圧線（Ｖss）
１２Ｂが形成されている。基準電圧線（Ｖss）１２Ｂ
は、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の各ゲート電極
１２Ａ（第１ワード線ＷＬ1 、第２ワード線ＷＬ2)と同
じ第２層目の導電材で構成されており、ゲート電極１２
Ａ（第１ワード線ＷＬ1 、第２ワード線ＷＬ2)とほぼ同
一方向に延在している。基準電圧線（Ｖss）１２Ｂは、
２個の接続孔１６、１６を通じて駆動用ＭＩＳＦＥＴＱ
ｄ1 ，Ｑｄ2 の各ソース領域（ｎ+ 型半導体領域８）と
電気的に接続されている。
【００２７】駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 、転送
用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 および基準電圧線（Ｖs
s）１２Ｂの上部には、酸化シリコン膜３０、窒化シリ
コン膜３１および酸化シリコン膜３２が形成されてお
り、酸化シリコン膜３２のさらに上部には一対の負荷用
ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 が形成されている。一対の
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のうち、負荷用ＭＩ
ＳＦＥＴＱｐ1 は、駆動用ＭＩＳＦＥＴＱｄ2 の上部に
配置されており、負荷用ＭＩＳＦＥＴＱｐ2 は、駆動用
ＭＩＳＦＥＴＱｄ1 の上部に配置されている。
【００２８】負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれ
ぞれは、ゲート電極１７Ａ、酸化シリコン膜２１、チャ
ネル層１８Ｎおよびｐ型半導体層（ソース領域、ドレイ
ン領域）１８Ｐで構成されている。負荷用ＭＩＳＦＥＴ
Ｑｐ1 ，Ｑｐ2 の各ゲート電極１７Ａは、第３層目の導
電材である多結晶シリコン膜で形成されている。この多
結晶シリコン膜には、その抵抗値を低減するためにｎ型
不純物（Ｐ）がドープされている。負荷用ＭＩＳＦＥＴ
Ｑｐ1 のゲート電極１７Ａは、接続孔１９ａを通じて駆
動用ＭＩＳＦＥＴＱｄ1 のゲート電極６および駆動用Ｍ
ＩＳＦＥＴＱｄ2 のドレイン領域（ｎ+ 型半導体領域
８）と電気的に接続されている。また、負荷用ＭＩＳＦ
ＥＴＱｐ2 のゲート電極１７Ａは、接続孔１９ｂを通じ
て駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極６および駆動
用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ+ 型半導体領
域８）と電気的に接続されている。
【００２９】前記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の
各ドレイン領域（ｎ+ 型半導体領域８）の上部には、負
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極１７Ａと
同じ第３層目の導電材で構成されたパッド層１７Ｂが形
成されている。一方のパッド層１７Ｂは、接続孔２０ａ
を通じて転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域（ｎ
+ 型半導体領域８）と電気的に接続されており、他方の
パッド層１７Ｂは、接続孔２０ｂを通じて転送用ＭＩＳ
ＦＥＴＱｔ2 のドレイン領域（ｎ+ 型半導体領域８）と
電気的に接続されている。
【００３０】負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲー
ト電極１７Ａの上部には負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑ
ｐ2 の各ゲート酸化膜を構成する酸化シリコン膜２１が
形成されており、その上部には負荷用ＭＩＳＦＥＴＱｐ
1 ，Ｑｐ2 のチャネル層１８Ｎおよびｐ型半導体層１８
Ｐ（ソース領域、ドレイン領域）が形成されている。チ
ャネル層１８Ｎおよびｐ型半導体層１８Ｐは、第４層目
の導電材である多結晶シリコン膜で形成されている。こ
の多結晶シリコン膜のチャネル層１８Ｎを構成する領域
には、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のしきい値電
圧をエンハンスメント型にするためにｎ型不純物（Ｐ）
がドープされている。また、チャネル層１８Ｎの両側の
ｐ型半導体層１８Ｐ（ソース領域、ドレイン領域）を構
成する領域には、ｐ型不純物（Ｂ（ホウ素））がドープ
されている。
【００３１】負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域
（ｐ型半導体層１８Ｐ）は、接続孔２２ａを通じて負荷
用ＭＩＳＦＥＴＱｐ2 のゲート電極１７Ａと電気的に接
続されている。負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極
１７Ａは、前記接続孔１９ｂを通じて駆動用ＭＩＳＦＥ
ＴＱｄ2 のゲート電極６および駆動用ＭＩＳＦＥＴＱｄ
1 のドレイン領域（ｎ+ 型半導体領域８）と電気的に接
続されるので、負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領
域は、負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極１７Ａを
介して駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極６および
駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域と電気的に接
続される。また、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン
領域（ｐ型半導体層１８Ｐ）は、接続孔２２ｂを通じて
負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極１７Ａと電気的
に接続されている。負荷用ＭＩＳＦＥＴＱｐ1 のゲート
電極１７Ａは、前記接続孔１９ａを通じて駆動用ＭＩＳ
ＦＥＴＱｄ1 のゲート電極６および駆動用ＭＩＳＦＥＴ
Ｑｄ2 のドレイン領域（ｎ+ 型半導体領域８）と電気的
に接続されるので、負荷用ＭＩＳＦＥＴＱｐ2 のドレイ
ン領域は、負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極１７
Ａを介して駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極６お
よび駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域と電気的
に接続される。
【００３２】負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の各ソ
ース領域（ｐ型半導体層１８Ｐ）は、電源電圧線（Ｖc
c) と電気的に接続されている。電源電圧線（Ｖcc)
は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル層１
８Ｎやｐ型半導体層１８Ｐ（ソース領域、ドレイン領
域）と同じ第４層目の導電材である多結晶シリコン膜で
構成されている。一方の電源電圧線（Ｖcc) は、負荷用
ＭＩＳＦＥＴＱｐ1 のソース領域と一体に形成されてお
り、他方の電源電圧線（Ｖcc) は、負荷用ＭＩＳＦＥＴ
Ｑｐ2 のソース領域と一体に形成されている。
【００３３】なお、本実施の形態の負荷用ＭＩＳＦＥＴ
Ｑｐ1 ，Ｑｐ2 は、そのゲート電極１７Ａに印加される
電源電圧（Ｖcc) のＯＦＦ状態において、ゲート電極１
７Ａとその上部の基準電圧（Ｖss) の状態にあるドレイ
ン領域（ｐ型半導体層１８Ｐ）との間に強電界が加わる
ことによってソース領域−ドレイン領域間のリーク電流
が増加する不具合を防止するために、チャネル層１８Ｎ
とドレイン領域（ｐ型半導体層１８Ｐ）との間にオフセ
ット領域１８off を形成し、このオフセット領域１８of
f を介してドレイン領域とゲート電極１７Ａとを互いに
離間させている。オフセット領域１８off は、チャネル
層１８Ｎやｐ型半導体層１８Ｐと同じ第４層目の導電材
である多結晶シリコン膜で構成されている。オフセット
領域１８off を構成する領域の多結晶シリコン膜には、
ｐ型半導体層１８Ｐよりも低不純物濃度のｐ型不純物
（Ｂ）がドープされている。
【００３４】負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の上部
には容量素子Ｃ1 ，Ｃ2 の誘電体膜２３が形成されてお
り、誘電体膜２３のさらに上部にはプレート電極２４が
形成されている。誘電体膜２３は、酸化シリコン膜と窒
化シリコン膜との積層膜で構成されており、プレート電
極２４は、第５層目の導電材であるｐ型不純物（Ｂ）を
ドープした多結晶シリコン膜で構成されている。
【００３５】プレート電極２４の一部は、負荷用ＭＩＳ
ＦＥＴＱｐ1 のドレイン領域（ｐ型半導体層１８Ｐ）を
覆うように配置されており、他の一部は負荷用ＭＩＳＦ
ＥＴＱｐ2 のドレイン領域（ｐ型半導体層１８Ｐ）を覆
うように配置されている。プレート電極２４は、２個の
接続孔２５、２５を通じて前記負荷用ＭＩＳＦＥＴＱｐ
1 ，Ｑｐ2 の各ソース領域（ｐ型半導体層１８Ｐ）と電
気的に接続されており、このソース領域を介して前記電
源電圧線（Ｖcc) と電気的に接続されている。
【００３６】このように、本実施の形態のＳＲＡＭのメ
モリセルは、負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域
（ｐ型半導体層１８Ｐ）と、その上部に形成された誘電
体膜２３と、この誘電体膜２３の上部に形成され、負荷
用ＭＩＳＦＥＴＱｐ1 のドレイン領域を覆うように配置
されたプレート電極２４とでスタックド構造の容量素子
Ｃ1 を形成している。この容量素子Ｃ1 の下部電極を構
成する負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域は、前
記図３に示すフリップフロップ回路の蓄積ノードＡと電
気的に接続されており、上部電極を構成するプレート電
極２４は電源電圧線（Ｖcc) と電気的に接続されてい
る。
【００３７】また、本実施の形態のＳＲＡＭのメモリセ
ルは、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域（ｐ型
半導体層１８Ｐ）と、その上部に形成された誘電体膜２
３と、この誘電体膜２３の上部に形成され、負荷用ＭＩ
ＳＦＥＴＱｐ2 のドレイン領域を覆うように配置された
プレート電極２４とでスタックド構造の容量素子Ｃ2を
形成している。この容量素子Ｃ2 の下部電極を構成する
負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域は、前記図３
に示すフリップフロップ回路の蓄積ノードＢと電気的に
接続されており、上部電極を構成するプレート電極２４
は電源電圧線（Ｖcc) と電気的に接続されている。
【００３８】図２に示すように、容量素子Ｃ1 の下部電
極を構成する負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域
（ｐ型半導体層１８Ｐ）と上部電極を構成するプレート
電極２４とは、負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極
１７Ａと駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極６と駆
動用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ+ 型半導体
領域８）とを電気的に接続する接続孔１９ｂの上部に配
置されている。図示のように、接続孔１９ｂは、転送用
ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の各ゲート電極１２Ａ（第
１ワード線ＷＬ1 、第２ワード線ＷＬ2)や基準電圧線
（Ｖss）１２Ｂを覆う酸化シリコン膜３２の表面から駆
動用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ+ 型半導体
領域８）の表面にまで達する深い溝で構成されているた
め、接続孔１９ｂの上部に配置される負荷用ＭＩＳＦＥ
ＴＱｐ1 のドレイン領域（ｐ型半導体層１８Ｐ）とプレ
ート電極２４とは、それぞれの一部が深い溝の内壁に沿
って立体的に形成されている。
【００３９】また、容量素子Ｃ2 の下部電極を構成する
負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域（ｐ型半導体
層１８Ｐ）と上部電極を構成するプレート電極２４と
は、負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極１７Ａと駆
動用ＭＩＳＦＥＴＱｄ1 のゲート電極６と駆動用ＭＩＳ
ＦＥＴＱｄ2 のドレイン領域（ｎ+ 型半導体領域８）と
を電気的に接続する接続孔１９ａの上部に配置されてい
る。図示はしないが、接続孔１９ａは、転送用ＭＩＳＦ
ＥＴＱｔ1 ，Ｑｔ2 の各ゲート電極１２Ａ（第１ワード
線ＷＬ1 、第２ワード線ＷＬ2)や基準電圧線（Ｖss）１
２Ｂを覆う酸化シリコン膜３２の表面から駆動用ＭＩＳ
ＦＥＴＱｄ2 のドレイン領域（ｎ+ 型半導体領域８）の
表面にまで達する深い溝で構成されているため、接続孔
１９ａの上部に配置される負荷用ＭＩＳＦＥＴＱｐ2 の
ドレイン領域（ｐ型半導体層１８Ｐ）とプレート電極２
４とは、それぞれの一部が深い溝の内壁に沿って立体的
に形成されている。
【００４０】メモリセルの一部に上記した立体構造の容
量素子Ｃ1 ，Ｃ2 を形成した本実施の形態のＳＲＡＭに
よれば、メモリセルサイズを微細化した場合でも、容量
素子Ｃ1 ，Ｃ2 の下部電極および上部電極の表面積を大
きくすることができるので、容量素子Ｃ1 ，Ｃ2 の電荷
を増やすことができ、これにより、メモリセルのα線ソ
フトエラー耐性を向上させることができる。
【００４１】プレート電極２４の上部には、酸化シリコ
ン膜２６およびＢＰＳＧ(Boron-doped Phospho Silicat
e Glass)膜２７が形成されており、ＢＰＳＧ膜２７のさ
らに上部にはデータ線ＤＬおよびデータ線／ＤＬが形成
されている。データ線ＤＬは、接続孔２８ａを通じて前
記一方のパッド層１７Ｂと電気的に接続されており、こ
のパッド層１７Ｂを介して前記転送用ＭＩＳＦＥＴＱｔ
1 のドレイン領域（ｎ+ 型半導体領域８）と電気的に接
続されている。データ線／ＤＬは、接続孔２８ｂを通じ
て他方のパッド層１７Ｂと電気的に接続されており、こ
のパッド層１７Ｂを介して前記転送用ＭＩＳＦＥＴＱｔ
2 のドレイン領域（ｎ+ 型半導体領域８）と電気的に接
続されている。データ線ＤＬ、／ＤＬは、第１層目の配
線材であるＴｉ（チタン）膜、Ａｌ（アルミニウム
膜）、Ｔｉ膜およびＴｉＮ（チタンナイトライド）膜を
積層した導電膜で構成されている。また、データ線Ｄ
Ｌ、／ＤＬとパッド層１７Ｂとを電気的に接続する接続
孔２８ａ、２８ｂの内部には、ＴｉＮ膜とＷ（タングス
テン）膜とを積層した導電膜で構成されたプラグ２９が
埋め込まれている。
【００４２】データ線ＤＬ、／ＤＬの上部には層間絶縁
膜３３が形成されており、層間絶縁膜３３のさらに上部
にはサブワード線およびメインワード線を構成する配線
３４ａ、３４ｂ、３４ｃが形成されている。層間絶縁膜
３３は、酸化シリコン膜、スピンオングラス（ＳＯＧ：
Spin On Glass)膜、酸化シリコン膜を積層した絶縁膜で
構成されている。配線３４ａ、３４ｂ、３４ｃは、第２
層目の配線材であるＴｉ膜、Ａｌ膜およびＴｉＮ膜を積
層した導電膜で構成されている。配線３４ａ、３４ｂ、
３４ｃの上部には、酸化シリコン膜と窒化シリコン膜と
を積層した絶縁膜で構成されたファイナルパッシベーシ
ョン膜が形成されているが、その図示は省略する。
【００４３】次に、上記のように構成されたメモリセル
の製造方法を図４〜図２６を用いて説明する。
【００４４】まず、図４に示すように、ｎ- 型の単結晶
シリコンからなる半導体基板１の主面にフッ化ホウ素
（ＢＦ2)をイオン注入してｐ型ウエル２を形成した後、
窒化シリコン膜を耐酸化マスクにした熱酸化法（ＬＯＣ
ＯＳ法）でｐ型ウエル２の素子分離領域の表面にフィー
ルド酸化膜３を形成し、その下部に反転防止用のｐ型チ
ャネルストッパ層４を形成する。次いで、フィールド酸
化膜３で囲まれたｐ型ウエル２の活性領域の表面に熱酸
化法で駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の各ゲート酸
化膜５を形成する。
【００４５】次に、図５および図６に示すように、駆動
用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の各ゲート電極６を形成
する。ゲート電極６は、Ｐをドープした多結晶シリコン
膜と酸化シリコン膜９とをＣＶＤ法で堆積した後、フォ
トレジストをマスクにして酸化シリコン膜９および多結
晶シリコン膜をエッチングして形成する。このゲート電
極６の延在方向（ゲート幅方向）およびゲート長方向に
沿ったメモリセルの寸法（単位：μｍ）を図５に示す。
【００４６】次に、図７に示すように、駆動用ＭＩＳＦ
ＥＴＱｄ1 ，Ｑｄ2 の各ゲート電極６の側壁にサイドウ
ォールスペーサ１０を形成した後、ｐ型ウエル２の活性
領域にＰをイオン注入して駆動用ＭＩＳＦＥＴＱｄ1 ，
Ｑｄ2 の各ｎ- 型半導体領域７を形成する。サイドウォ
ールスペーサ１０は、ＣＶＤ法で堆積した酸化シリコン
膜をＲＩＥ(Reactive Ion Etching)法でエッチングして
形成する。
【００４７】次に、図８および図９に示すように、転送
用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の各ゲート電極１２Ａ
（第１ワード線ＷＬ1 、第２ワード線ＷＬ2)および基準
電圧線（Ｖss）１２Ｂを形成する。ゲート電極１２Ａ
（第１ワード線ＷＬ1 、第２ワード線ＷＬ2)および基準
電圧線（Ｖss）を形成するには、まず転送用ＭＩＳＦＥ
ＴＱｔ1 ，Ｑｔ2 を形成する領域の前記ゲート酸化膜５
をウェットエッチングで除去し、そこに熱酸化法で新た
なゲート酸化膜１１を形成した後、駆動用ＭＩＳＦＥＴ
Ｑｄ1 ，Ｑｄ2 の各ソース領域を形成する領域のゲート
酸化膜１１をエッチングして接続孔１６を形成する。
【００４８】次に、Ｐをドープした多結晶シリコン膜、
ＷＳｉx 膜および酸化シリコン膜１３をＣＶＤ法で堆積
した後、フォトレジストをマスクにして酸化シリコン膜
１３、ＷＳｉx 膜および多結晶シリコン膜をエッチング
し、ゲート電極１２Ａ（第１ワード線ＷＬ1 、第２ワー
ド線ＷＬ2)および基準電圧線（Ｖss）形成する。
【００４９】次に、図１０に示すように、ｐ型ウエル２
の活性領域にＰをイオン注入して転送用ＭＩＳＦＥＴＱ
ｔ1 ，Ｑｔ2 の各ｎ- 型半導体領域１５を形成した後、
図１１に示すように、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ
2 の各ゲート電極１２Ａ（第１ワード線ＷＬ1 、第２ワ
ード線ＷＬ2)および基準電圧線（Ｖss）の側壁にサイド
ウォールスペーサ１４を形成し、次いでｐ型ウエル２の
活性領域にヒ素（Ａｓ）をイオン注入して転送用ＭＩＳ
ＦＥＴＱｔ1 ，Ｑｔ2 および駆動用ＭＩＳＦＥＴＱ
ｄ1 ，Ｑｄ2 の各ｎ+ 型半導体領域８を形成する。サイ
ドウォールスペーサ１４は、ＣＶＤ法で堆積した酸化シ
リコン膜をＲＩＥ法でエッチングして形成する。ここま
での工程で、メモリセルを構成する６個のＭＩＳＦＥＴ
のうち、２個の駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 と２
個の転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 とが完成する。
【００５０】次に、図１２に示すように、ＣＶＤ法で酸
化シリコン膜３０、窒化シリコン膜３１および酸化シリ
コン膜３２を堆積した後、フォトレジスト３５をマスク
にして酸化シリコン膜３２をウェットエッチングする。
このとき、酸化シリコン膜３２の下部の窒化シリコン膜
３１がエッチングストッパとなり、酸化シリコン膜３２
のみがエッチングされる。酸化シリコン膜３０、窒化シ
リコン膜３１、酸化シリコン膜３２は、例えばそれぞれ
５０〜１００nm程度、２０〜４０nm程度、１３０〜１７
０nm程度の膜厚で堆積する。すなわち、上部の酸化シリ
コン膜３２は、下部の酸化シリコン膜３０よりも厚い膜
厚で堆積する。
【００５１】次に、図１３に示すように、フォトレジス
ト３５をマスクにして窒化シリコン膜３１、酸化シリコ
ン膜３０およびゲート酸化膜１１をドライエッチングす
ることにより、駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極
６と駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ+ 型
半導体領域８）とに達する接続孔１９ａおよび駆動用Ｍ
ＩＳＦＥＴＱｄ2 のゲート電極６と駆動用ＭＩＳＦＥＴ
Ｑｄ1 のドレイン領域（ｎ+ 型半導体領域８）とに達す
る接続孔１９ｂを形成する。また同時に、転送用ＭＩＳ
ＦＥＴＱｔ1 のドレイン領域（ｎ+ 型半導体領域８）に
達する接続孔２０ａおよび転送用ＭＩＳＦＥＴＱｔ2 の
ドレイン領域（ｎ+ 型半導体領域８）に達する接続孔２
０ｂを形成する。
【００５２】このようにすると、深さが異なる接続孔１
９ａ、１９ｂと接続孔２０ａ、２０ｂとを１回のエッチ
ング工程で同時に形成することができる。すなわち、ま
ず窒化シリコン膜３１をエッチングストッパに用いたウ
ェットエッチングで比較的厚い膜厚の酸化シリコン膜３
２のみを除去し、次に比較的薄い膜厚の窒化シリコン膜
３１と酸化シリコン膜３０とをドライエッチングで連続
して除去することにより、ドライエッチング時のオーバ
ーエッチング量を小さくすることができるので、フォト
レジスト３５の合わせずれによって接続孔２０ａ、２０
ｂの一部がゲート電極１２Ａ（第１ワード線ＷＬ1 、第
２ワード線ＷＬ2)の上部に位置している場合でも、ゲー
ト電極１２Ａが接続孔２０ａ、２０ｂの底部に露出する
ことがない。これにより、接続孔２０ａ、２０ｂの合わ
せ余裕を小さくすることができるので、隣り合ったゲー
ト電極１２Ａ（第１ワード線ＷＬ1 、第２ワード線ＷＬ
2)の間隔を縮小することができ、メモリセル同士の間隔
を面積を縮小してＳＲＡＭを高集積化することができ
る。
【００５３】これに対し、ドライエッチングのみによっ
て酸化シリコン膜３２、窒化シリコン膜３１、酸化シリ
コン膜３０およびゲート酸化膜１１を連続してエッチン
グする場合には、ドライエッチングされるトータルの膜
厚が大きくなるのでオーバーエッチング量を大きく見込
んでおく必要がある。そのため、接続孔２０ａ、２０ｂ
の合わせ余裕を大きくしなければならず、隣り合ったゲ
ート電極１２Ａ（第１ワード線ＷＬ1 、第２ワード線Ｗ
Ｌ2)の間隔を縮小することが困難となる。
【００５４】接続孔１９ａ、１９ｂと接続孔２０ａ、２
０ｂとは、異なるフォトレジストをマスクに用いた２回
のエッチング工程で別々に形成してもよい。この場合
は、図１４に示すように、ＣＶＤ法で酸化シリコン膜３
０、窒化シリコン膜３１および酸化シリコン膜３２を堆
積した後、接続孔２０ａ、２０ｂを形成する領域のみを
開孔したフォトレジスト３６をマスクにして酸化シリコ
ン膜３２をウェットエッチングし、次いで窒化シリコン
膜３１、酸化シリコン膜３０およびゲート酸化膜１１を
ドライエッチングすることにより接続孔２０ａ、２０ｂ
を形成する。
【００５５】次に、フォトレジスト３６を除去した後、
図１５に示すように、接続孔１９ａ、１９ｂを形成する
領域のみを開孔したフォトレジスト３７をマスクにして
酸化シリコン膜３２をウェットエッチングし、次いで窒
化シリコン膜３１、酸化シリコン膜３０およびゲート酸
化膜１１をドライエッチングすることにより接続孔１９
ａ、１９ｂを形成する。
【００５６】接続孔１９ａ、１９ｂは、転送用ＭＩＳＦ
ＥＴＱｔ1 ，Ｑｔ2 のゲート電極１２Ａ（第１ワード線
ＷＬ1 、第２ワード線ＷＬ2)や基準電圧線（Ｖss）１２
Ｂを覆う酸化シリコン膜３２の表面から駆動用ＭＩＳＦ
ＥＴＱｄ1 ，Ｑｄ2 のドレイン領域（ｎ+ 型半導体領域
８）の表面にまで達する深い溝で構成される。この溝が
深い程、後の工程でこの溝の上部に形成される容量素子
Ｃ1 ，Ｃ2 の下部電極および上部電極の表面積を大きく
することができるので、酸化シリコン膜３２は厚い膜厚
で堆積する。また、酸化シリコン膜３２を厚い膜厚で堆
積すると、その表面の平坦度が向上するので、後の工程
でこの酸化シリコン膜３２の上部に堆積する導電膜（負
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する導電膜）の
加工が容易になり、プロセス上の負担が軽減できる。
【００５７】次に、図１６および図１７に示すように、
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2の各ゲート電極１７
Ａおよびパッド層１７Ｂを形成する。ゲート電極１７Ａ
およびパッド層１７Ｂは、酸化シリコン膜３２の上部に
ＣＶＤ法でＰをドープした多結晶シリコン膜を堆積し、
次いでフォトレジストをマスクにして多結晶シリコン膜
をエッチングして形成する。
【００５８】次に、図１８に示すように、負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 の各ゲート電極１７Ａおよびパッ
ド層１７Ｂの上部に負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2
の各ゲート酸化膜を構成する酸化シリコン膜２１をＣＶ
Ｄ法で堆積した後、フォトレジストをマスクにして酸化
シリコン膜２１をエッチングし、負荷用ＭＩＳＦＥＴＱ
ｔ2 のゲート電極１７Ａの上部に接続孔２２ａを形成す
る。また同時に、同図には示さない負荷用ＭＩＳＦＥＴ
Ｑｐ1 のゲート電極１７Ａの上部に接続孔２２ｂを形成
する。接続孔２２ａは、前記深い溝で構成された接続孔
１９ｂの一部と重なり合うように配置し、接続孔２２ｂ
は、前記深い溝で構成された接続孔１９ａの一部と重な
り合うように配置する。
【００５９】次に、図１９および図２０に示すように、
酸化シリコン膜２１の上部に負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 の各チャネル層１８Ｎ、各オフセット領域
１８offおよび各ｐ型半導体層１８Ｐ（ソース領域、ド
レイン領域、電源電圧線（Ｖcc)）を形成する。これら
を形成するには、まず酸化シリコン膜２１の上部にＣＶ
Ｄ法で多結晶シリコン膜を堆積する。次に、第１のフォ
トレジストをマスクにして多結晶シリコン膜にＢＦ2 を
イオン注入し、オフセット領域１８off を形成する。次
に、第１のフォトレジストを除去した後、第２のフォト
レジストをマスクにして多結晶シリコン膜にＰをイオン
注入し、チャネル層１８Ｎを形成する。次に、第２のフ
ォトレジストを除去した後、第３のフォトレジストをマ
スクにして多結晶シリコン膜にＢＦ2 をイオン注入し、
ｐ型半導体層１８Ｐを形成する。ここまでの工程で、メ
モリセルを構成する６個のＭＩＳＦＥＴが完成する。
【００６０】図２０に示すように、負荷用ＭＩＳＦＥＴ
Ｑｐ1 のドレイン領域（ｐ型半導体層１８Ｐ）の一部
は、接続孔１９ｂを構成する深い溝の内壁に沿って立体
的に形成され、この接続孔１９ｂの一部と重なり合うよ
うに配置した接続孔２２ａを通じて負荷用ＭＩＳＦＥＴ
Ｑｐ2 のゲート電極１７Ａと電気的に接続される。また
同図には示さないが、負荷用ＭＩＳＦＥＴＱｐ2 のドレ
イン領域（ｐ型半導体層１８Ｐ）の一部は、前記接続孔
１９ａを構成する深い溝の内壁に沿って立体的に形成さ
れ、この接続孔１９ａの一部と重なり合うように配置し
た接続孔２２ｂを通じて負荷用ＭＩＳＦＥＴＱｐ1 のゲ
ート電極１７Ａと電気的に接続される。
【００６１】次に、図２１に示すように、負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 の上部にＣＶＤ法で酸化シリコン
膜と窒化シリコン膜とを堆積して容量素子Ｃ1 ，Ｃ2 の
誘電体膜２３を形成する。次に、フォトレジストをマス
クにして誘電体膜２３をエッチングし、負荷用ＭＩＳＦ
ＥＴＱｐ1 ，Ｑｐ2 の各ソース領域（ｐ型半導体層１８
Ｐ）に達する接続孔２５（同図には示さない）を形成す
る。
【００６２】次に、図２２および図２３に示すように、
誘電体膜２３の上部にプレート電極２４を形成する。プ
レート電極２４は、誘電体膜２３の上部にＣＶＤ法で堆
積した多結晶シリコン膜にＢＦ2 をイオン注入した後、
フォトレジストをマスクにして多結晶シリコン膜をエッ
チングして形成する。プレート電極２４は、その一部が
負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域（ｐ型半導体
層１８Ｐ）と重なり合うように配置し、他の一部が負荷
用ＭＩＳＦＥＴＱｐ2 のドレイン領域（ｐ型半導体層１
８Ｐ）と重なり合うように配置する。これにより、図２
４に示すように、プレート電極２４と負荷用ＭＩＳＦＥ
ＴＱｐ1 のドレイン領域（ｐ型半導体層１８Ｐ）とが重
なり合う領域に容量素子Ｃ1 が形成され、プレート電極
２４と負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域（ｐ型
半導体層１８Ｐ）とが重なり合う領域に容量素子Ｃ2 が
形成される。
【００６３】図２３に示すように、プレート電極２４と
負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域（ｐ型半導体
層１８Ｐ）とが重なり合う領域の一部には、前記接続孔
１９ｂを構成する深い溝が形成されているので、プレー
ト電極２４の一部はこの深い溝の内壁に沿って立体的に
形成される。また同図には示さないが、プレート電極２
４と負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域（ｐ型半
導体層１８Ｐ）とが重なり合う領域の一部には、前記接
続孔１９ａを構成する深い溝が形成されているので、プ
レート電極２４の一部はこの深い溝の内壁に沿って立体
的に形成される。
【００６４】次に、図２５に示すように、負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 の上部にＣＶＤ法で酸化シリコン
膜２６とＢＰＳＧ膜２７とを堆積し、次いでＢＰＳＧ膜
２７をリフローしてその表面段差を低減した後、フォト
レジストをマスクにしてＢＰＳＧ膜２７、酸化シリコン
膜２６、誘電体膜２３および酸化シリコン膜２１をエッ
チングし、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の各ドレ
イン領域（ｎ+ 型半導体領域８）の上部に形成された前
記パッド層１７Ｂに達する接続孔２８ａ、２８ｂを形成
する。
【００６５】次に、図２６に示すように、接続孔２８
ａ、２８ｂの内部にプラグ２９を埋め込んだ後、ＢＰＳ
Ｇ膜２７の上部にデータ線ＤＬ、／ＤＬを形成する。プ
ラグ２９は、ＢＰＳＧ膜２７の上部にスパッタリング法
で堆積したＴｉＮ膜とＷ膜とをエッチバックして形成す
る。また、データ線ＤＬ、／ＤＬは、ＢＰＳＧ膜２７の
上部にスパッタリング法でＴｉ膜、Ａｌ、Ｔｉ膜および
ＴｉＮ膜を堆積した後、フォトレジストをマスクにして
これらの膜をエッチングして形成する。
【００６６】その後、データ線ＤＬ、／ＤＬの上部に層
間絶縁膜３３を堆積し、次いで層間絶縁膜３３の上部に
配線３４ａ、３４ｂ、３４ｃを形成することにより、前
記図１に示す本実施の形態のＳＲＡＭが略完成する。層
間絶縁膜３３は、プラズマＣＶＤ法で酸化シリコン膜を
堆積した後、その上部にスピン塗布法でスピンオングラ
スを堆積し、さらにその上部にプラズマＣＶＤ法で酸化
シリコン膜を堆積して形成する。配線３４ａ、３４ｂ、
３４ｃは、層間絶縁膜３３の上部にスパッタリング法で
Ｔｉ膜、Ａｌ膜およびＴｉＮ膜を堆積した後、フォトレ
ジストをマスクにしてこれらの膜をエッチングして形成
する。
【００６７】なお、図示は省略するが、本実施の形態で
は配線３４ａ、３４ｂ、３４ｃを形成した後、その上部
に酸化シリコン膜と窒化シリコン膜とをプラズマＣＶＤ
法で堆積してファイナルパッシベーション膜を形成す
る。プラズマＣＶＤ法で堆積した酸化シリコン膜や窒化
シリコン膜は、膜中に多量の水素イオンを含有するの
で、これらの膜を堆積する途中で水素アニールを行うこ
とにより、層間絶縁膜３３、ＢＰＳＧ膜２７および酸化
シリコン膜２６を通じて負荷用ＭＩＳＦＥＴＱｐ1,Qp2
の各チャネル層１８Ｎを構成する多結晶シリコン膜に水
素が供給される。またこのとき、プラズマＣＶＤ法で堆
積した酸化シリコン膜を含む層間絶縁膜３３からも水素
が供給される。
【００６８】これにより、多結晶シリコン膜の結晶粒界
表面に存在する未結合手（ダングリングボンド）が低減
され、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の相互コンダ
クタンス(Gm)が向上する結果、メモリセルのスタンバイ
電流が低減されるので、消費電力の低いＳＲＡＭを実現
することができる。
【００６９】（実施の形態２）本実施の形態では、前記
立体構造の容量素子Ｃ1 ，Ｃ2 の他の製造方法を説明す
る。
【００７０】まず、図２７に示すように、駆動用ＭＩＳ
ＦＥＴＱｄ1 ，Ｑｄ2 の各ゲート電極６を形成した後、
ゲート電極６の側壁にサイドウォールスペーサ１０を形
成し、次いで駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の各ｎ
- 型半導体領域７を形成する。ここまでの工程は、前記
実施の形態１の製造方法と同じである。
【００７１】次に、図２８に示すように、前記実施の形
態１の製造方法に従って転送用ＭＩＳＦＥＴＱｔ1 ，Ｑ
ｔ2 の各ゲート電極１２Ａ（第１ワード線ＷＬ1 、第２
ワード線ＷＬ2)および基準電圧線（Ｖss）１２Ｂを形成
し、次いで転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の各ｎ-
型半導体領域１５を形成する。その際、本実施の形態で
は、ゲート電極１２Ａ（第１ワード線ＷＬ1 、第２ワー
ド線ＷＬ2)および基準電圧線（Ｖss）１２Ｂの上部の絶
縁膜を酸化シリコン膜１３と窒化シリコン膜４０との積
層膜で構成する。
【００７２】次に、図２９に示すように、転送用ＭＩＳ
ＦＥＴＱｔ1 ，Ｑｔ2 の各ゲート電極１２Ａ（第１ワー
ド線ＷＬ1 、第２ワード線ＷＬ2)および基準電圧線（Ｖ
ss）の側壁にサイドウォールスペーサ４１を形成し、次
いでｐ型ウエル２の活性領域にヒ素（Ａｓ）をイオン注
入して転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 および駆動用
ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の各ｎ+ 型半導体領域８を
形成する。サイドウォールスペーサ４１は、ＣＶＤ法で
堆積した窒化シリコン膜をＲＩＥ法でエッチングして形
成する。
【００７３】次に、図３０に示すように、ＣＶＤ法でＢ
ＰＳＧ膜４２を堆積し、リフローによってその表面段差
を低減した後、その上部にＣＶＤ法で酸化シリコン膜４
３を堆積する。前記実施の形態１では、この工程で酸化
シリコン膜３０、窒化シリコン膜３１および酸化シリコ
ン膜３２を堆積し、酸化シリコン膜３２の膜厚を厚くす
ることで、後に形成される接続孔（１９ａ、１９ｂ）の
溝を深くしたが、本実施の形態では、酸化シリコン膜３
２よりも厚い膜厚で堆積することのできるＢＰＳＧ膜４
２を用いるので、接続孔（１９ａ、１９ｂ）の溝をさら
に深くすることができる。また、リフローによって表面
段差を低減することができるＢＰＳＧ膜４２を用いるこ
とにより、後の工程でその上部に堆積する導電膜（負荷
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する導電膜）の加
工がさらに容易になり、プロセス上の負担が大幅に軽減
できる。
【００７４】次に、図３１に示すように、フォトレジス
トをマスクにして酸化シリコン膜４３、ＢＰＳＧ膜４２
およびゲート酸化膜１１をエッチングし、駆動用ＭＩＳ
ＦＥＴＱｄ1 のゲート電極６と駆動用ＭＩＳＦＥＴＱｄ
2 のドレイン領域（ｎ+ 型半導体領域８）とに達する接
続孔１９ａおよび駆動用ＭＩＳＦＥＴＱｄ2 のゲート電
極６と駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ+
型半導体領域８）とに達する接続孔１９ｂを形成する。
また同時に、転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域
（ｎ+ 型半導体領域８）に達する接続孔２０ａおよび転
送用ＭＩＳＦＥＴＱｔ2 のドレイン領域（ｎ+ 型半導体
領域８）に達する接続孔２０ｂを形成する。
【００７５】酸化シリコン膜４３、ＢＰＳＧ膜４２およ
びゲート酸化膜１１のエッチングは、酸化シリコン膜と
窒化シリコン膜のエッチングレートの差を利用し、転送
用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の各ゲート電極１２Ａ
（第１ワード線ＷＬ1 、第２ワード線ＷＬ2)および基準
電圧線（Ｖss）１２Ｂの上部の窒化シリコン膜４０と側
壁の窒化シリコンからなるサイドウォールスペーサ４１
とをエッチングのストッパに用いて行う。このようにす
ると、露光装置の解像度以下の微細な径の接続孔１９
ａ、１９ｂおよび接続孔２０ａ、２０ｂを自己整合（セ
ルフアライン）で形成することができるので、接続孔１
９ａ、１９ｂおよび接続孔２０ａ、２０ｂを形成する際
のフォトマスクの合わせ余裕が不要となり、メモリセル
サイズを縮小することができる。
【００７６】次に、図３２に示すように、前記実施の形
態１の製造方法に従い、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑ
ｐ2 の各ゲート電極１７Ａおよびパッド層１７Ｂを形成
し、その上部に負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の各
ゲート酸化膜を構成する酸化シリコン膜２１を形成し、
次いで酸化シリコン膜２１に接続孔２２ａ、２２ｂを形
成した後、酸化シリコン膜２１の上部に負荷用ＭＩＳＦ
ＥＴＱｐ1 ，Ｑｐ2 の各チャネル層１８Ｎ、各オフセッ
ト領域１８off および各ｐ型半導体層１８Ｐ（ソース領
域、ドレイン領域、電源電圧線（Ｖcc) ）を形成する。
【００７７】次に、図３３に示すように、前記実施の形
態１の製造方法に従い、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑ
ｐ2 の上部に誘電体膜２３を形成した後、誘電体膜２３
の上部にプレート電極２４を形成することにより、立体
構造の容量素子Ｃ1 ，Ｃ2 を形成する。
【００７８】上記した本実施の形態の製造方法によれ
ば、前記実施の形態１の製造方法に比べて接続孔１９
ａ、１９ｂの溝を深く形成することにより、接続孔１９
ａ、１９ｂの上部に形成される容量素子Ｃ1 ，Ｃ2 の下
部電極および上部電極の表面積をさらに大きくすること
ができる。これにより、容量素子Ｃ1 ，Ｃ2 の電荷をさ
らに増やすことができるので、メモリセルのα線ソフト
エラー耐性をより向上させることができる。
【００７９】（実施の形態３）図３４は、本実施の形態
のＳＲＡＭのメモリセルを示す半導体基板の断面図であ
る。
【００８０】図示のように、駆動用ＭＩＳＦＥＴＱ
ｄ1 ，Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2
の上部には、厚いＢＰＳＧ膜４２と酸化シリコン膜４３
とが形成されており、酸化シリコン膜４３のさらに上部
には容量素子Ｃ1 の下部電極を構成するプレート電極２
４が形成されている。プレート電極２４の上部には、誘
電体膜２３が形成されており、誘電体膜２３のさらに上
部には負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の各ゲート電
極１７Ａが形成されている。負荷用ＭＩＳＦＥＴＱｐ1
のゲート電極１７Ａは、プレート電極２４を一部を覆う
ように形成されており、負荷用ＭＩＳＦＥＴＱｐ2 のゲ
ート電極１７Ａは、図には示さない領域において、プレ
ート電極２４を一部を覆うように形成されている。
【００８１】このように、本実施の形態のＳＲＡＭは、
プレート電極２４とその上部に形成された負荷用ＭＩＳ
ＦＥＴＱｐ1 のゲート電極１７Ａとそれらの間の誘電体
膜２３とで容量素子Ｃ1 を形成し、プレート電極２４と
その上部に形成された負荷用ＭＩＳＦＥＴＱｐ2 のゲー
ト電極１７Ａとそれらの間の誘電体膜２３とで容量素子
Ｃ2 を形成している。
【００８２】負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の各ゲ
ート電極１７Ａの上部には負荷用ＭＩＳＦＥＴＱｐ1 ，
Ｑｐ2 の各ゲート酸化膜を構成する酸化シリコン膜２１
が形成されており、酸化シリコン膜２１のさらに上部に
は負荷用ＭＩＳＦＥＴＱｐ1のチャネル層１８Ｎ、オフ
セット領域１８off およびｐ型半導体層１８Ｐ（ソース
領域、ドレイン領域、電源電圧線（Ｖcc) ）が形成され
ている。また、図には示さない領域の酸化シリコン膜２
１の上部には負荷用ＭＩＳＦＥＴＱｐ2 のチャネル層１
８Ｎ、オフセット領域１８off およびｐ型半導体層１８
Ｐ（ソース領域、ドレイン領域、電源電圧線（Ｖcc) ）
が形成されている。
【００８３】メモリセルの一部に上記のような容量素子
Ｃ1 ，Ｃ2 を形成した本実施の形態のＳＲＡＭによれ
ば、メモリセルのα線ソフトエラー耐性を向上させるこ
とができる。
【００８４】また、本実施の形態のＳＲＡＭは、容量素
子Ｃ1 ，Ｃ2 の下部電極を構成するプレート電極２４お
よび上部電極を構成するゲート電極１７Ａを負荷用ＭＩ
ＳＦＥＴＱｐ1 ，Ｑｐ2 の各チャネル層１８Ｎの下部に
配置しているので、各チャネル層１８Ｎを構成する多結
晶シリコン膜に供給される水素がプレート電極２４やゲ
ート電極１７Ａによって遮蔽されることがない。これに
より、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の各チャネル
層１８Ｎを構成する多結晶シリコン膜の結晶粒界表面に
存在するダングリングボンドを十分に低減することがで
きるので、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の相互コ
ンダクタンス(Gm)を向上させ、メモリセルのスタンバイ
電流を低減することができる。
【００８５】また、本実施の形態のＳＲＡＭは、駆動用
ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 および転送用ＭＩＳＦＥＴ
Ｑｔ1 ，Ｑｔ2 の上部を覆うＢＰＳＧ膜４２とその上部
に形成した負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 との間に
プレート電極２４を介在させるので、ＢＰＳＧ膜４２中
に含有されるＢ（ホウ素）やＰ（リン）が製造工程途中
の熱処理などによって拡散しても、負荷用ＭＩＳＦＥＴ
Ｑｐ1 ，Ｑｐ2 に侵入することがない。これにより、Ｂ
やＰの侵入による負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の
特性劣化を防止することができる。
【００８６】上記メモリセルの製造方法を簡単に説明す
ると、まず前記実施の形態２の製造方法に従って駆動用
ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 および転送用ＭＩＳＦＥＴ
Ｑｔ1 ，Ｑｔ2 を形成し、それらの上部にＢＰＳＧ膜４
２を堆積し、リフローによってその表面段差を低減した
後、その上部にＣＶＤ法で酸化シリコン膜４３を堆積す
る。
【００８７】次に、フォトレジストをマスクにして酸化
シリコン膜４３、ＢＰＳＧ膜４２およびゲート酸化膜１
１をエッチングし、駆動用ＭＩＳＦＥＴＱｄ1 のゲート
電極６と駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ
+ 型半導体領域８）とに達する接続孔１９ａおよび駆動
用ＭＩＳＦＥＴＱｄ2 のゲート電極６と駆動用ＭＩＳＦ
ＥＴＱｄ1 のドレイン領域（ｎ+ 型半導体領域８）とに
達する接続孔１９ｂを自己整合で形成する。また同時
に、転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域（ｎ+ 型
半導体領域８）に達する接続孔２０ａおよび転送用ＭＩ
ＳＦＥＴＱｔ2 のドレイン領域（ｎ+ 型半導体領域８）
に達する接続孔２０ｂを自己整合で形成する。
【００８８】次に、酸化シリコン膜４３の上部にＣＶＤ
法で堆積した多結晶シリコン膜にＢＦ2 をイオン注入し
た後、フォトレジストをマスクにして多結晶シリコン膜
をエッチングし、プレート電極２４を形成する。次いで
プレート電極２４の上部にＣＶＤ法で酸化シリコン膜と
窒化シリコン膜とを堆積して容量素子Ｃ1 ，Ｃ2 の誘電
体膜２３を形成した後、フォトレジストをマスクにして
誘電体膜２３をエッチングし、前記接続孔１９ａ、１９
ｂの内部および接続孔２０ａ、２０ｂの内部の誘電体膜
２３を除去する。
【００８９】次に、誘電体膜２３の上部にＣＶＤ法でＰ
をドープした多結晶シリコン膜を堆積した後、フォトレ
ジストをマスクにしてこの多結晶シリコン膜をエッチン
グし、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の各ゲート電
極１７Ａおよびパッド層１７Ｂを形成する。次いで、負
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の各ゲート電極１７Ａ
およびパッド層１７Ｂの上部に負荷用ＭＩＳＦＥＴＱｐ
1 ，Ｑｐ2 の各ゲート酸化膜を構成する酸化シリコン膜
２１をＣＶＤ法で堆積した後、フォトレジストをマスク
にして酸化シリコン膜２１をエッチングし、負荷用ＭＩ
ＳＦＥＴＱｔ2のゲート電極１７Ａの上部に接続孔２２
ａを形成する。また同時に、負荷用ＭＩＳＦＥＴＱｐ1
のゲート電極１７Ａの上部に接続孔２２ｂを形成する。
【００９０】次に、酸化シリコン膜２１の上部にＣＶＤ
法で多結晶シリコン膜を堆積し、前記実施の形態１の製
造方法に従って負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の各
チャネル層１８Ｎ、各オフセット領域１８off および各
ｐ型半導体層１８Ｐ（ソース領域、ドレイン領域、電源
電圧線（Ｖcc) ）を形成する。その後の工程は、前記実
施の形態１、２の製造方法と同じである。
【００９１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００９２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００９３】本発明の完全ＣＭＯＳ型ＳＲＡＭを有する
半導体集積回路装置によれば、メモリセルの一部に立体
構造の容量素子を形成することにより、メモリセルサイ
ズを微細化した場合でも、容量素子の下部電極および上
部電極の表面積を大きくすることができるので、容量素
子の電荷を増やすことができ、これにより、メモリセル
のα線ソフトエラー耐性を向上させることができる。
【００９４】本発明の完全ＣＭＯＳ型ＳＲＡＭを有する
半導体集積回路装置によれば、容量素子の下部電極を構
成するプレート電極および上部電極を構成する負荷用Ｍ
ＩＳＦＥＴのゲート電極を負荷用ＭＩＳＦＥＴのチャネ
ル層の下部に配置することにより、負荷用ＭＩＳＦＥＴ
の上部に形成した絶縁膜中の水素を負荷用ＭＩＳＦＥＴ
のチャネル層に十分供給することができるので、負荷用
ＭＩＳＦＥＴの相互コンダクタンス(Gm)を向上させ、メ
モリセルのスタンバイ電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの平面図である。
【図２】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの断面図（図１のＩＩ−ＩＩ’線に沿った断面図）
である。
【図３】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの等価回路図である。
【図４】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの製造方法を示す断面図である。
【図５】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの製造方法を示す平面図である。
【図６】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの製造方法を示す断面図である。
【図７】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの製造方法を示す断面図である。
【図８】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの製造方法を示す平面図である。
【図９】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの製造方法を示す断面図である。
【図１０】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１１】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１２】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１３】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１４】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１５】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１６】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図１７】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１８】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１９】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図２０】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図２１】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図２２】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図２３】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図２４】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図２５】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図２６】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図２７】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図２８】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図２９】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図３０】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図３１】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図３２】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図３３】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図３４】本発明の実施の形態３であるＳＲＡＭのメモ
リセルを示す断面図である。
【符号の説明】
１ 半導体基板 ２ ｐ型ウエル ３ フィールド酸化膜 ４ ｐ型チャネルストッパ層 ５ ゲート酸化膜 ６ ゲート電極 ７ ｎ- 型半導体領域 ８ ｎ+ 型半導体領域 ９ 酸化シリコン膜 １０ サイドウォールスペーサ １１ ゲート酸化膜 １２Ａ ゲート電極 １２Ｂ 基準電圧線（Ｖss） １３ 酸化シリコン膜 １４ サイドウォールスペーサ １５ ｎ- 型半導体領域 １６ 接続孔 １７Ａ ゲート電極 １７Ｂ パッド層 １８Ｎ チャネル層 １８Ｐ ｐ型半導体層 １８off オフセット領域 １９ａ 接続孔 １９ｂ 接続孔 ２０ａ 接続孔 ２０ｂ 接続孔 ２１ 酸化シリコン膜 ２２ａ 接続孔 ２２ｂ 接続孔 ２３ 誘電体膜 ２４ プレート電極 ２５ 接続孔 ２６ 酸化シリコン膜 ２７ ＢＰＳＧ膜 ２８ａ 接続孔（ＤＬ） ２８ｂ 接続孔（／ＤＬ） ２９ プラグ ３０ 酸化シリコン膜 ３１ 窒化シリコン膜 ３２ 酸化シリコン膜 ３３ 層間絶縁膜 ３４ａ 配線 ３４ｂ 配線 ３４ｃ 配線 ３５ フォトレジスト ３６ フォトレジスト ３７ フォトレジスト ４０ 窒化シリコン膜 ４１ サイドウォールスペーサ ４２ ＢＰＳＧ膜 ４３ 酸化シリコン膜 Ｃ1 容量素子 Ｃ2 容量素子 ＤＬ データ線 ／ＤＬ データ線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ1 第１ワード線 ＷＬ2 第２ワード線

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された第１および第
    ２の駆動用ＭＩＳＦＥＴと前記第１および第２の駆動用
    ＭＩＳＦＥＴの上部に堆積した導電膜で形成された第１
    および第２の負荷用ＭＩＳＦＥＴとからなるフリップフ
    ロップ回路と、半導体基板上に形成された第１および第
    ２の転送用ＭＩＳＦＥＴとでメモリセルを構成した完全
    ＣＭＯＳ型ＳＲＡＭを有する半導体集積回路装置であっ
    て、第１の負荷用ＭＩＳＦＥＴのゲート電極と第１の駆
    動用ＭＩＳＦＥＴのゲート電極と第２の駆動用ＭＩＳＦ
    ＥＴのドレイン領域とを電気的に接続する第１の接続孔
    の上部を含む領域に、第２の負荷用ＭＩＳＦＥＴのドレ
    イン領域と前記ドレイン領域の上部に形成された絶縁膜
    と前記絶縁膜の上部に形成され、電源電圧に固定された
    第１のプレート電極とで構成される第１の容量素子を形
    成し、第２の負荷用ＭＩＳＦＥＴのゲート電極と第２の
    駆動用ＭＩＳＦＥＴのゲート電極と第１の駆動用ＭＩＳ
    ＦＥＴのドレイン領域とを電気的に接続する第２の接続
    孔の上部を含む領域に、第１の負荷用ＭＩＳＦＥＴのド
    レイン領域と前記ドレイン領域の上部に形成された絶縁
    膜と前記絶縁膜の上部に形成され、電源電圧に固定され
    た第２のプレート電極とで構成される第２の容量素子を
    形成したことを特徴とする半導体集積回路装置。
  2. 【請求項２】 半導体基板上に形成された第１および第
    ２の駆動用ＭＩＳＦＥＴと前記第１および第２の駆動用
    ＭＩＳＦＥＴの上部に堆積した導電膜で形成された第１
    および第２の負荷用ＭＩＳＦＥＴとからなるフリップフ
    ロップ回路と、半導体基板上に形成された第１および第
    ２の転送用ＭＩＳＦＥＴとでメモリセルを構成した完全
    ＣＭＯＳ型ＳＲＡＭを有する半導体集積回路装置であっ
    て、第１の駆動用ＭＩＳＦＥＴの上部に形成され、電源
    電圧に固定された第１のプレート電極と前記第１のプレ
    ート電極の上部に形成された絶縁膜と前記絶縁膜の上部
    に形成された第２の負荷用ＭＩＳＦＥＴのゲート電極と
    で第１の容量素子を構成し、第２の駆動用ＭＩＳＦＥＴ
    の上部に形成され、電源電圧に固定された第２のプレー
    ト電極と前記第２のプレート電極の上部に形成された絶
    縁膜と前記絶縁膜の上部に形成された第１の負荷用ＭＩ
    ＳＦＥＴのゲート電極とで第２の容量素子を構成したこ
    とを特徴とする半導体集積回路装置。
  3. 【請求項３】 半導体基板上に形成された第１および第
    ２の駆動用ＭＩＳＦＥＴと前記第１および第２の駆動用
    ＭＩＳＦＥＴの上部に堆積した導電膜で形成された第１
    および第２の負荷用ＭＩＳＦＥＴとからなるフリップフ
    ロップ回路と、半導体基板上に形成された第１および第
    ２の転送用ＭＩＳＦＥＴとでメモリセルを構成した完全
    ＣＭＯＳ型ＳＲＡＭを有する半導体集積回路装置の製造
    方法であって、（ａ）半導体基板上に第１および第２の
    駆動用ＭＩＳＦＥＴと第１および第２の転送用ＭＩＳＦ
    ＥＴとを形成した後、前記第１および第２の駆動用ＭＩ
    ＳＦＥＴと前記第１および第２の転送用ＭＩＳＦＥＴと
    の上部に第１の絶縁膜を堆積する工程、（ｂ）前記第１
    の絶縁膜をエッチングして、前記第１の駆動用ＭＩＳＦ
    ＥＴのゲート電極と前記第２の駆動用ＭＩＳＦＥＴのド
    レイン領域と後の工程で形成される第１の負荷用ＭＩＳ
    ＦＥＴのゲート電極とを電気的に接続する第１の接続孔
    と、前記第２の駆動用ＭＩＳＦＥＴのゲート電極と前記
    第１の駆動用ＭＩＳＦＥＴのドレイン領域と後の工程で
    形成される第２の負荷用ＭＩＳＦＥＴのゲート電極とを
    電気的に接続する第２の接続孔とを形成する工程、
    （ｃ）前記第１の絶縁膜の上部に堆積した第１の導電膜
    をエッチングして、前記第１の接続孔を通じて前記第１
    の駆動用ＭＩＳＦＥＴのゲート電極および前記第２の駆
    動用ＭＩＳＦＥＴのドレイン領域と電気的に接続される
    前記第１の負荷用ＭＩＳＦＥＴのゲート電極と、前記第
    ２の接続孔を通じて前記第２の駆動用ＭＩＳＦＥＴのゲ
    ート電極および前記第１の駆動用ＭＩＳＦＥＴのドレイ
    ン領域と電気的に接続される前記第２の負荷用ＭＩＳＦ
    ＥＴのゲート電極とを形成する工程、（ｄ）前記第１お
    よび第２の負荷用ＭＩＳＦＥＴの各ゲート電極の上部
    に、前記第１および第２の負荷用ＭＩＳＦＥＴの各ゲー
    ト酸化膜を構成する第２の絶縁膜を堆積する工程、
    （ｅ）前記第２の絶縁膜をエッチングして、前記第１の
    接続孔の上部に、前記第１の負荷用ＭＩＳＦＥＴのゲー
    ト電極と後の工程で形成される第２の負荷用ＭＩＳＦＥ
    Ｔのドレイン領域とを電気的に接続する第３の接続孔を
    形成し、前記第２の接続孔の上部に、前記第２の負荷用
    ＭＩＳＦＥＴのゲート電極と後の工程で形成される第１
    の負荷用ＭＩＳＦＥＴのドレイン領域とを電気的に接続
    する第４の接続孔を形成する工程、（ｆ）前記第２の絶
    縁膜の上部に堆積した第２の導電膜をエッチングして、
    第１および第２の負荷用ＭＩＳＦＥＴの各ソース領域、
    各ドレイン領域および各チャネル層を形成する工程、
    （ｇ）前記第１および第２の負荷用ＭＩＳＦＥＴの上部
    に第３の絶縁膜を堆積した後、前記第３の絶縁膜の上部
    に堆積した第３の導電膜をエッチングして、前記第１の
    接続孔の上部を含む領域に、電源電圧に固定される第１
    のプレート電極を形成すると共に、前記第２の接続孔の
    上部を含む領域に、電源電圧に固定される第２のプレー
    ト電極を形成することにより、前記第１の接続孔の上部
    を含む領域に、前記第２の負荷用ＭＩＳＦＥＴのドレイ
    ン領域と前記第３の絶縁膜と前記第１のプレート電極と
    で構成される第１の容量素子を形成し、前記第２の接続
    孔の上部を含む領域に前記第１の負荷用ＭＩＳＦＥＴの
    ドレイン領域と前記第３の絶縁膜と前記第２のプレート
    電極とで構成される第２の容量素子を形成する工程、を
    含むことを特徴とする半導体集積回路装置の製造方法。
  4. 【請求項４】 請求項３記載の半導体集積回路装置の製
    造方法であって、前記第１の絶縁膜を平坦化して、前記
    第１および第２の接続孔の底部と上端部との段差を大き
    くすることを特徴とする半導体集積回路装置の製造方
    法。
  5. 【請求項５】 請求項４記載の半導体集積回路装置の製
    造方法であって、前記第１の絶縁膜がＢＰＳＧ膜を含む
    ことを特徴とする半導体集積回路装置の製造方法。
  6. 【請求項６】 請求項３、４または５記載の半導体集積
    回路装置の製造方法であって、前記転送用ＭＩＳＦＥＴ
    のゲート電極を覆う絶縁膜と前記ゲート電極の側壁に形
    成されるサイドウォールスペーサとを、前記第１の絶縁
    膜とはエッチングレートが異なる絶縁膜で形成すること
    を特徴とする半導体集積回路装置の製造方法。
  7. 【請求項７】 請求項３、４、５または６記載の半導体
    集積回路装置の製造方法であって、前記第１の絶縁膜を
    エッチングして前記第１および第２の接続孔を形成する
    際、第１の転送用ＭＩＳＦＥＴのドレイン領域の上部の
    前記第１の絶縁膜をエッチングして第５の接続孔を同時
    に形成し、第２の転送用ＭＩＳＦＥＴのドレイン領域の
    上部の前記第１の絶縁膜をエッチングして第６の接続孔
    を同時に形成することを特徴とする半導体集積回路装置
    の製造方法。
  8. 【請求項８】 半導体基板上に形成された第１および第
    ２の駆動用ＭＩＳＦＥＴと前記第１および第２の駆動用
    ＭＩＳＦＥＴの上部に堆積した導電膜で形成された第１
    および第２の負荷用ＭＩＳＦＥＴとからなるフリップフ
    ロップ回路と、半導体基板上に形成された第１および第
    ２の転送用ＭＩＳＦＥＴとでメモリセルを構成した完全
    ＣＭＯＳ型ＳＲＡＭを有する半導体集積回路装置の製造
    方法であって、（ａ）半導体基板上に第１および第２の
    駆動用ＭＩＳＦＥＴと第１および第２の転送用ＭＩＳＦ
    ＥＴとを形成した後、前記第１および第２の駆動用ＭＩ
    ＳＦＥＴと前記第１および第２の転送用ＭＩＳＦＥＴと
    の上部に第１の絶縁膜を堆積する工程、（ｂ）前記第１
    の絶縁膜をエッチングして、前記第１の駆動用ＭＩＳＦ
    ＥＴのゲート電極と前記第２の駆動用ＭＩＳＦＥＴのド
    レイン領域と後の工程で形成される第１の負荷用ＭＩＳ
    ＦＥＴのゲート電極とを電気的に接続する第１の接続孔
    と、前記第２の駆動用ＭＩＳＦＥＴのゲート電極と前記
    第１の駆動用ＭＩＳＦＥＴのドレイン領域と後の工程で
    形成される第２の負荷用ＭＩＳＦＥＴのゲート電極とを
    電気的に接続する第２の接続孔とを形成する工程、
    （ｃ）前記第１の絶縁膜の上部に堆積した第１の導電膜
    をエッチングして、後の工程で形成される第１の負荷用
    ＭＩＳＦＥＴのゲート電極の下部を含む領域に、電源電
    圧に固定される第１のプレート電極を形成し、後の工程
    で形成される第２の負荷用ＭＩＳＦＥＴのゲート電極の
    下部を含む領域に、電源電圧に固定される第２のプレー
    ト電極を形成する工程、（ｄ）前記第１および第２のプ
    レート電極の上部に第２の絶縁膜を堆積した後、前記第
    ２の絶縁膜をエッチングして、前記第１および第２の接
    続孔の上部の前記第２の絶縁膜を除去する工程、（ｅ）
    前記第２の絶縁膜の上部に堆積した第２の導電膜をエッ
    チングして、前記第１の接続孔を通じて前記第１の駆動
    用ＭＩＳＦＥＴのゲート電極および前記第２の駆動用Ｍ
    ＩＳＦＥＴのドレイン領域と電気的に接続される前記第
    １の負荷用ＭＩＳＦＥＴのゲート電極と、前記第２の接
    続孔を通じて前記第２の駆動用ＭＩＳＦＥＴのゲート電
    極および前記第１の駆動用ＭＩＳＦＥＴのドレイン領域
    と電気的に接続される前記第２の負荷用ＭＩＳＦＥＴの
    ゲート電極とを形成することにより、前記第１のプレー
    ト電極と前記第２の絶縁膜と前記第１の負荷用ＭＩＳＦ
    ＥＴのゲート電極とで構成される第１の容量素子と、前
    記第２のプレート電極と前記第２の絶縁膜と前記第２の
    負荷用ＭＩＳＦＥＴのゲート電極とで構成される第２の
    容量素子とを形成する工程、（ｆ）前記第１および第２
    の負荷用ＭＩＳＦＥＴの各ゲート電極の上部に、第１お
    よび第２の負荷用ＭＩＳＦＥＴの各ゲート酸化膜を構成
    する第３の絶縁膜を堆積した後、前記第３の絶縁膜をエ
    ッチングして、前記第１の接続孔の上部に、前記第１の
    負荷用ＭＩＳＦＥＴのゲート電極と後の工程で形成され
    る第２の負荷用ＭＩＳＦＥＴのドレイン領域とを電気的
    に接続する第３の接続孔を形成し、前記第２の接続孔の
    上部に、前記第２の負荷用ＭＩＳＦＥＴのゲート電極と
    後の工程で形成される第１の負荷用ＭＩＳＦＥＴのドレ
    イン領域とを電気的に接続する第４の接続孔を形成する
    工程、（ｇ）前記第３の絶縁膜の上部に堆積した第３の
    導電膜をエッチングして、第１および第２の負荷用ＭＩ
    ＳＦＥＴの各ソース領域、各ドレイン領域および各チャ
    ネル層を形成する工程、を含むことを特徴とする半導体
    集積回路装置の製造方法。
  9. 【請求項９】 請求項３〜８のいずれか１項に記載の半
    導体集積回路装置の製造方法であって、前記メモリセル
    の上部に水素を含有する絶縁膜を堆積した後、前記絶縁
    膜中の前記水素を前記第１および第２の負荷用ＭＩＳＦ
    ＥＴの各チャネル層に供給するためのアニールを行うこ
    とを特徴とする半導体集積回路装置の製造方法。
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