JP3535615B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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    • Y10S257/903—FET configuration adapted for use as static memory cell

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、ＳＲＡＭ(Static Rand
om Access Memory) を有する半導体集積回路装置に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】高抵抗負荷型あるいは完全ＣＭＯＳ型の
メモリセルと、相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）
で構成された周辺回路とを組み合わせたＣＭＯＳ ＳＲ
ＡＭは、従来よりコンピュータやワークステーションの
キャッシュメモリなどに用いられている。
【０００３】ＣＭＯＳ ＳＲＡＭのメモリセルは、１ビ
ット bit の情報を記憶するフリップフロップ回路と２
個の転送用ＭＩＳＦＥＴ(Metal Insulator Semiconduct
or Field Effect Transistor) とで構成されている。フ
リップフロップ回路は、高抵抗負荷型では一対の駆動用
ＭＩＳＦＥＴと一対の抵抗素子とで構成され、完全ＣＭ
ＯＳ型では一対の駆動用ＭＩＳＦＥＴと一対の負荷用Ｍ
ＩＳＦＥＴとで構成されている。
【０００４】近年、この種のＳＲＡＭは、大容量化・高
速化のためにメモリセルサイズの微細化が要求されると
共に、システムの低消費電力化のために動作電圧の低減
が要求されている。しかし、これらの要求に対応しよう
とする際に問題となるのがα線によるソフトエラー耐性
の低下である。
【０００５】α線によるソフトエラーとは、宇宙線に含
まれるα線（Ｈｅ原子核）やＬＳＩパッケージのレジン
材料などに含まれる放射性原子から放出されたα線がメ
モリセルに入射し、情報蓄積部に保持されている情報を
破壊する現象である。
【０００６】α線粒子は５ｅＶのエネルギーを有し、シ
リコン（Ｓｉ）基板中に入射すると電子−正孔対を発生
させる。このα線がメモリセルの“Ｈｉｇｈ”電位レベ
ルの蓄積ノードに入射すると、α線によって発生した電
子が蓄積ノードに流れ、正孔が基板に流れる結果、蓄積
ノードの電荷と電位とが瞬間的に減少し、ある確率でメ
モリセルの情報を反転させてしまう。
【０００７】ＳＲＡＭの場合、上記したα線によるソフ
トエラー耐性を向上させるには、メモリセルの蓄積ノー
ド容量を増やすことが有効である。
【０００８】特開昭６１−１２８５５７号公報は、高抵
抗負荷型のＳＲＡＭに関するものであるが、この公報に
開示されたＳＲＡＭは、電源電圧（ＶCC) または基準電
圧（ＶSS) に接続された多結晶シリコンの電極をメモリ
セルの上部に配置し、この電極と蓄積ノードとこれらに
挟まれた絶縁膜とで容量を形成することによって、蓄積
ノード容量の増加を図っている。
【０００９】特開昭６１−２８３１６１号公報は、同じ
く高抵抗負荷型のＳＲＡＭに関するものであるが、この
公報に開示されたＳＲＡＭは、メモリセルの抵抗素子を
構成する第１の多結晶シリコン膜の上部に第２の多結晶
シリコン膜を配置し、この第２の多結晶シリコン膜と、
抵抗素子の両側に形成された第１の多結晶シリコン膜の
低抵抗部と、これらに挟まれた絶縁膜とで容量を形成す
ることによって、蓄積ノード容量の増加を図っている。
【００１０】特開昭６４−２５５５８号公報は、同じく
高抵抗負荷型のＳＲＡＭに関するものであるが、この公
報に開示されたＳＲＡＭは、駆動用ＭＩＳＦＥＴのドレ
イン領域の接合深さを転送用ＭＩＳＦＥＴのそれよりも
深く形成すると共に、このドレイン領域の下部に、この
ドレイン領域と異なる導電型の半導体領域を形成し、こ
の半導体領域とドレイン領域とで構成されるｐｎ接合容
量を蓄積ノードに供給することによって、蓄積ノード容
量の増加を図っている。
【００１１】特開平１−１６６５５４号公報は、駆動用
ＭＩＳＦＥＴの上方に形成した２層の多結晶シリコン膜
で負荷用ＭＩＳＦＥＴを構成した、ＴＦＴ(Thin Film T
ransistor)方式の完全ＣＭＯＳ型ＳＲＡＭに関するもの
であるが、この公報に開示されたＳＲＡＭは、一方の負
荷用ＭＩＳＦＥＴのゲート電極の一部を他方の負荷用Ｍ
ＩＳＦＥＴのソースまたはドレイン領域上にまで延在
し、このゲート電極と、ソースまたはドレイン領域と、
これらに挟まれた絶縁膜とで容量を形成することによっ
て、蓄積ノード容量の増加を図っている。
【００１２】
【発明が解決しようとする課題】このように、高抵抗負
荷型ＳＲＡＭやＴＦＴ方式の完全ＣＭＯＳ型ＳＲＡＭ
は、従来よりメモリセルの蓄積ノード容量を増やすため
の対策がなされてきた。
【００１３】しかし、完全ＣＭＯＳ型ＳＲＡＭのなかで
も、メモリセルを構成する６個のＭＩＳＦＥＴをすべて
半導体基板内に形成する、いわゆるバルクＣＭＯＳ方式
のＳＲＡＭの場合は、蓄積ノード容量を増やすための対
策がなされていなかった。
【００１４】その理由は、負荷用ＭＩＳＦＥＴを半導体
基板内に形成するバルクＣＭＯＳ方式のＳＲＡＭは、負
荷用ＭＩＳＦＥＴの面積が比較的大きいことから、電流
駆動能力や蓄積ノード容量が大きく、従って、α線の入
射によって蓄積ノードの電位が変動した場合でも、蓄積
ノードに十分な電荷を供給することができたからであ
る。
【００１５】しかし、バルクＣＭＯＳ方式のＳＲＡＭに
おいても、メモリセルサイズの微細化がさらに進んだ場
合には負荷用ＭＩＳＦＥＴの電流駆動能力が低下し、ま
た動作電圧がさらに低下すれば蓄積ノードに蓄えられる
電荷量も減少することから、α線による蓄積ノードの電
位変動を抑制することができなくなり、ソフトエラー耐
性が低下する。
【００１６】本発明の目的は、バルクＣＭＯＳ方式を採
用するＳＲＡＭのソフトエラー耐性を向上させることの
できる技術を提供することにある。
【００１７】本発明の他の目的は、バルクＣＭＯＳ方式
を採用するＳＲＡＭの微細化を促進することのできる技
術を提供することにある。
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。
【００２０】本発明の半導体集積回路装置は、メモリセ
ルを構成する一対の駆動用ＭＩＳＦＥＴ、一対の負荷用
ＭＩＳＦＥＴおよび一対の転送用ＭＩＳＦＥＴのそれぞ
れのゲート電極を半導体基板の主面上に形成した第１層
目の導電膜で構成した完全ＣＭＯＳ型のＳＲＡＭにおい
て、前記メモリセルの上部に形成した第２層目の導電膜
と、前記第２層目の導電膜の上部に形成した絶縁膜と、
前記絶縁膜の上部に形成した第３層目の導電膜とで容量
素子を構成し、前記第２層目の導電膜と前記メモリセル
の一方の蓄積ノードとを電気的に接続すると共に、前記
第３層目の導電膜と前記メモリセルの他方の蓄積ノード
とを電気的に接続したものである。
【００２１】本発明の半導体集積回路装置は、前記容量
素子の一方の電極と前記一方の蓄積ノードとが、前記第
３層目の導電膜の上部に形成された第１層目のメタル膜
からなる一対のメタル配線の一方を介在して電気的に接
続され、前記容量素子の他方の電極と前記他方の蓄積ノ
ードとが、前記一対のメタル配線の他方を介在して電気
的に接続されたものである。
【００２２】本発明の半導体集積回路装置は、前記容量
素子の一方の電極を構成する前記第２層目の導電膜およ
び前記容量素子の他方の電極を構成する前記第３層目の
導電膜がそれぞれｎ型の多結晶シリコン膜であり、前記
容量素子の一方の電極は、第１の接続孔を通じて前記一
対の駆動用ＭＩＳＦＥＴの一方のドレイン領域と電気的
に接続されていると共に、前記第１の接続孔の上部に形
成された第２の接続孔を通じて前記一対のメタル配線の
一方と電気的に接続されており、前記容量素子の他方の
電極は、第３の接続孔を通じて前記一対の駆動用ＭＩＳ
ＦＥＴの他方のドレイン領域と電気的に接続されている
と共に、前記第３の接続孔の上部に形成された第４の接
続孔を通じて前記一対のメタル配線の他方と電気的に接
続されているものである。
【００２３】本発明の半導体集積回路装置は、前記容量
素子の一方の電極を構成する前記第２層目の導電膜およ
び前記容量素子の他方の電極を構成する前記第３層目の
導電膜がそれぞれｎ型の多結晶シリコン膜であり、前記
容量素子の一方の電極は、前記一対のメタル配線の一方
と前記一対の駆動用ＭＩＳＦＥＴの一方のドレイン領域
とを電気的に接続する第５の接続孔の側壁において前記
一方のメタル配線と電気的に接続されており、前記容量
素子の他方の電極は、前記一対のメタル配線の他方と前
記一対の駆動用ＭＩＳＦＥＴの他方のドレイン領域とを
電気的に接続する第６の接続孔の側壁において前記他方
のメタル配線と電気的に接続されているものである。
【００２４】本発明の半導体集積回路装置は、前記容量
素子の一方の電極を構成する前記第２層目の導電膜およ
び前記容量素子の他方の電極を構成する前記第３層目の
導電膜の一方がｎ型の多結晶シリコン膜、他方がｐ型の
多結晶シリコン膜であり、前記ｎ型の多結晶シリコン膜
からなる一方の電極は、第７の接続孔を通じて前記一対
の駆動用ＭＩＳＦＥＴの一方のドレイン領域と電気的に
接続されていると共に、前記第７の接続孔の上部に形成
された第８の接続孔を通じて前記一対のメタル配線の一
方と電気的に接続されており、前記ｐ型の多結晶シリコ
ン膜からなる他方の電極は、第９の接続孔を通じて前記
一対の負荷用ＭＩＳＦＥＴの他方のドレイン領域と電気
的に接続されていると共に、前記第９の接続孔の上部に
形成された第１０の接続孔を通じて前記一対のメタル配
線の他方と電気的に接続されているものである。
【００２５】本発明の半導体集積回路装置は、前記一対
の駆動用ＭＩＳＦＥＴのそれぞれのソース領域に基準電
圧を供給する基準電圧線、および前記一対の負荷用ＭＩ
ＳＦＥＴのそれぞれのソース領域に電源電圧を供給する
電源電圧線が前記第１層目のメタル膜で構成されている
ものである。
【００２６】本発明の半導体集積回路装置は、前記第１
層目のメタル膜の上部に形成された第２層目のメタル膜
で一対の相補性データ線が構成されており、前記一対の
相補性データ線の一方は、前記第１層目のメタル膜で構
成された一対のパッド層の一方を介在して前記一対の転
送用ＭＩＳＦＥＴの一方のソース領域と電気的に接続さ
れ、前記一対の相補性データ線の他方は、前記一対のパ
ッド層の他方を介在して前記一対の転送用ＭＩＳＦＥＴ
の他方のソース領域と電気的に接続されているものであ
る。
【００２７】本発明の半導体集積回路装置は、前記ＳＲ
ＡＭの周辺回路に前記第２層目の導電膜、前記第２層目
の導電膜の上部に形成した絶縁膜および前記絶縁膜の上
部に形成した第３層目の導電膜からなる容量素子が形成
されているものである。
【００２８】本発明の半導体集積回路装置は、前記ＳＲ
ＡＭの周辺回路を構成するＭＩＳＦＥＴと前記第３層目
の導電膜の上部に形成されたメタル配線とが、前記第２
層目の導電膜または前記第３層目の導電膜で構成された
パッド層を介在して電気的に接続されているものであ
る。
【００２９】本発明の半導体集積回路装置の製造方法
は、（ａ）半導体基板の主面上に堆積した第１層目の導
電膜で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥ
Ｔおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲート電
極を形成する工程、（ｂ）前記第１層目の導電膜の上部
に堆積した第２層目の導電膜、前記第２層目の導電膜の
上部に堆積した絶縁膜および前記絶縁膜の上部に堆積し
た第３層目の導電膜で容量素子の一対の電極と容量絶縁
膜とを形成する工程、（ｃ）前記第３層目の導電膜の上
部に堆積した第１層目のメタル膜をパターニングして一
対のメタル配線を形成し、前記容量素子の一方の電極と
前記メモリセルの一方の蓄積ノードとを前記一対のメタ
ル配線の一方を介在して電気的に接続すると共に、前記
容量素子の他方の電極と前記メモリセルの他方の蓄積ノ
ードとを前記一対のメタル配線の他方を介在して電気的
に接続する工程、を含んでいる。
【００３０】本発明の半導体集積回路装置の製造方法
は、（ａ）前記一対の駆動用ＭＩＳＦＥＴ、前記一対の
負荷用ＭＩＳＦＥＴおよび前記一対の転送用ＭＩＳＦＥ
Ｔを形成した後、これらのＭＩＳＦＥＴの上部に堆積し
た第１の絶縁膜をエッチングして、前記一対の駆動用Ｍ
ＩＳＦＥＴの一方のドレイン領域に達する第１の接続孔
を形成する工程、（ｂ）前記第１の絶縁膜の上部に堆積
したｎ型の多結晶シリコン膜からなる前記第２層目の導
電膜をパターニングして前記容量素子の一方の電極を形
成し、前記第１の接続孔を通じて前記容量素子の一方の
電極と前記一方の駆動用ＭＩＳＦＥＴのドレイン領域と
を電気的に接続する工程、（ｃ）前記容量素子の一方の
電極の上部に前記容量絶縁膜を堆積した後、前記容量絶
縁膜をエッチングし、前記一対の駆動用ＭＩＳＦＥＴの
他方のドレイン領域と、前記一方の駆動用ＭＩＳＦＥ
Ｔ、前記一対の負荷用ＭＩＳＦＥＴの一方に共通のゲー
ト電極とに達する第２の接続孔を形成する工程、（ｄ）
前記容量素子の上部に堆積したｎ型の多結晶シリコン膜
からなる前記第３層目の導電膜をパターニングして前記
容量素子の他方の電極を形成し、前記第２の接続孔を通
じて前記容量素子の他方の電極と、前記他方の駆動用Ｍ
ＩＳＦＥＴのドレイン領域と、前記一方の駆動用ＭＩＳ
ＦＥＴ、前記一方の負荷用ＭＩＳＦＥＴに共通のゲート
電極とを電気的に接続する工程、（ｅ）前記容量素子の
他方の電極の上部に堆積した第１層目の層間絶縁膜をエ
ッチングして、前記容量素子の一方の電極に達する第３
の接続孔、前記容量素子の他方の電極に達する第４の接
続孔、前記一方の駆動用ＭＩＳＦＥＴのドレイン領域
と、前記一対の負荷用ＭＩＳＦＥＴの他方、前記他方の
駆動用ＭＩＳＦＥＴに共通のゲート電極とに達する第５
の接続孔、前記他方の負荷用ＭＩＳＦＥＴのドレイン領
域に達する第６の接続孔をそれぞれ形成する工程、
（ｆ）前記層間絶縁膜の上部に堆積した第１層目のメタ
ル膜をパターニングして、一端が前記第３の接続孔を通
じて前記容量素子の一方の電極と電気的に接続され、他
端が前記第５の接続孔を通じて前記一方の駆動用ＭＩＳ
ＦＥＴのドレイン領域と、前記他方の負荷用ＭＩＳＦＥ
Ｔ、前記他方の駆動用ＭＩＳＦＥＴに共通のゲート電極
とにそれぞれ電気的に接続される第１のメタル配線と、
一端が前記第４の接続孔を通じて前記容量素子の他方の
電極と電気的に接続され、他端が前記第６の接続孔を通
じて前記他方の負荷用ＭＩＳＦＥＴのドレイン領域と電
気的に接続される第２のメタル配線とを形成する工程、
を含んでいる。
【００３１】本発明の半導体集積回路装置の製造方法
は、（ａ）前記第１層目の層間絶縁膜をエッチングし
て、前記一対の転送用ＭＩＳＦＥＴの一方のソース領域
に達する第７の接続孔と、前記一対の転送用ＭＩＳＦＥ
Ｔの他方のソース領域に達する第８の接続孔とを形成す
る工程、（ｂ）前記第１層目のメタル膜をパターニング
して、前記第７の接続孔を通じて前記一方の転送用ＭＩ
ＳＦＥＴのソース領域と電気的に接続される第１のパッ
ド層と、前記第８の接続孔を通じて前記他方の転送用Ｍ
ＩＳＦＥＴのソース領域と電気的に接続される第２のパ
ッド層とを形成する工程、（ｃ）前記第１層目のメタル
膜の上部に堆積した第２の層間絶縁膜をエッチングし
て、前記第１のパッド層に達する第９の接続孔と、前記
第２のパッド層に達する第１０の接続孔とを形成する工
程、（ｄ）前記第２の層間絶縁膜の上部に堆積した第２
層目のメタル膜をエッチングして、前記第９の接続孔を
通じて前記第１のパッド層と電気的に接続される相補性
データ線の一方と、前記第１０の接続孔を通じて前記第
２のパッド層と電気的に接続される相補性データ線の他
方とを形成する工程、を含んでいる。
【００３２】本発明の半導体集積回路装置の製造方法
は、（ａ）前記一対の駆動用ＭＩＳＦＥＴ、前記一対の
負荷用ＭＩＳＦＥＴおよび前記一対の転送用ＭＩＳＦＥ
Ｔを形成した後、これらのＭＩＳＦＥＴの上部に第１の
絶縁膜を堆積し、次いで、前記第１の絶縁膜の上部に堆
積したｎ型の多結晶シリコン膜からなる前記第２層目の
導電膜をパターニングして前記容量素子の一方の電極を
形成する工程、（ｂ）前記容量素子の一方の電極の上部
に前記容量絶縁膜を堆積した後、前記容量絶縁膜の上部
に堆積したｎ型の多結晶シリコン膜からなる前記第３層
目の導電膜をパターニングして前記容量素子の他方の電
極を形成する工程、（ｃ）前記容量素子の他方の電極の
上部に堆積した第１層目の層間絶縁膜をエッチングし
て、前記容量素子の一方の電極を貫通して前記一対の駆
動用ＭＩＳＦＥＴの一方のドレイン領域に達する第１の
接続孔、前記一対の負荷用ＭＩＳＦＥＴの一方のドレイ
ン領域と、前記一対の負荷用ＭＩＳＦＥＴの他方、前記
一対の駆動用ＭＩＳＦＥＴの他方に共通のゲート電極と
に達する第２の接続孔、前記容量素子の他方の電極を貫
通して前記他方の駆動用ＭＩＳＦＥＴのドレイン領域
と、前記一方の駆動用ＭＩＳＦＥＴ、前記一方の負荷用
ＭＩＳＦＥＴに共通のゲート電極とに達する第３の接続
孔、前記他方の負荷用ＭＩＳＦＥＴのドレイン領域に達
する第４の接続孔をそれぞれ形成する工程、（ｄ）前記
層間絶縁膜の上部に堆積した第１層目のメタル膜をパタ
ーニングして、一端が前記第１の接続孔を通じて前記容
量素子の一方の電極と、前記一方の駆動用ＭＩＳＦＥＴ
のドレイン領域とにそれぞれ電気的に接続され、他端が
前記第２の接続孔を通じて前記一方の負荷用ＭＩＳＦＥ
Ｔのドレイン領域と、前記他方の負荷用ＭＩＳＦＥＴ、
前記他方の駆動用ＭＩＳＦＥＴに共通のゲート電極とに
それぞれ電気的に接続される第１のメタル配線と、一端
が前記第３の接続孔を通じて前記容量素子の他方の電極
と、前記他方の駆動用ＭＩＳＦＥＴのドレイン領域と、
前記一方の負荷用ＭＩＳＦＥＴ、前記一方の駆動用ＭＩ
ＳＦＥＴに共通のゲート電極とにそれぞれ電気的に接続
され、他端が前記第４の接続孔を通じて前記他方の負荷
用ＭＩＳＦＥＴのドレイン領域と電気的に接続される第
２のメタル配線とを形成する工程、を含んでいる。
【００３３】本発明の半導体集積回路装置の製造方法
は、（ａ）前記一対の駆動用ＭＩＳＦＥＴ、前記一対の
負荷用ＭＩＳＦＥＴおよび前記一対の転送用ＭＩＳＦＥ
Ｔを形成した後、これらのＭＩＳＦＥＴの上部に堆積し
た第１の絶縁膜をエッチングして、前記一対の負荷用Ｍ
ＩＳＦＥＴの他方のドレイン領域に達する第１の接続孔
を形成する工程、（ｂ）前記第１の絶縁膜の上部に堆積
したｐ型の多結晶シリコン膜からなる前記第２層目の導
電膜をパターニングして前記容量素子の一方の電極を形
成し、前記第１の接続孔を通じて前記容量素子の一方の
電極と前記他方の負荷用ＭＩＳＦＥＴのドレイン領域と
を電気的に接続する工程、（ｃ）前記容量素子の一方の
電極の上部に前記容量絶縁膜を堆積した後、前記容量絶
縁膜をエッチングして、前記一対の駆動用ＭＩＳＦＥＴ
の一方のドレイン領域に達する第２の接続孔を形成する
工程、（ｄ）前記容量絶縁膜の上部に堆積したｎ型の多
結晶シリコン膜からなる前記第３層目の導電膜をパター
ニングして前記容量素子の他方の電極を形成し、前記第
２の接続孔を通じて前記容量素子の他方の電極と前記一
方の駆動用ＭＩＳＦＥＴのドレイン領域とを電気的に接
続する工程、（ｅ）前記容量素子の他方の電極の上部に
堆積した第１層目の層間絶縁膜をエッチングして、前記
容量素子の一方の電極に達する第３の接続孔、前記容量
素子の他方の電極に達する第４の接続孔、前記一方の駆
動用ＭＩＳＦＥＴのドレイン領域と、前記他方の負荷用
ＭＩＳＦＥＴ、前記一対の駆動用ＭＩＳＦＥＴの他方に
共通のゲート電極とに達する第５の接続孔、前記他方の
駆動用ＭＩＳＦＥＴのドレイン領域と、前記一対の負荷
用ＭＩＳＦＥＴの一方、前記一方の駆動用ＭＩＳＦＥＴ
とに達する第６の接続孔をそれぞれ形成する工程、
（ｆ）前記層間絶縁膜の上部に堆積した第１層目のメタ
ル膜をパターニングして、一端が前記第４の接続孔を通
じて前記容量素子の他方の電極と電気的に接続され、他
端が前記第６の接続孔を通じて前記一方の負荷用ＭＩＳ
ＦＥＴのドレイン領域と、前記他方の負荷用ＭＩＳＦＥ
Ｔ、前記他方の駆動用ＭＩＳＦＥＴに共通のゲート電極
とにそれぞれ電気的に接続される第１のメタル配線と、
一端が前記第３の接続孔を通じて前記容量素子の一方の
電極と電気的に接続され、他端が前記第６の接続孔を通
じて前記他方の駆動用ＭＩＳＦＥＴのドレイン領域と、
前記一方の負荷用ＭＩＳＦＥＴ、前記一方の駆動用ＭＩ
ＳＦＥＴに共通のゲート電極とにそれぞれ電気的に接続
される第２のメタル配線とを形成する工程、を含んでい
る。
【００３４】本発明の半導体集積回路装置の製造方法
は、前記第１層目の層間絶縁膜をエッチングして、前記
一対の駆動用ＭＩＳＦＥＴの一方、前記一対の負荷用Ｍ
ＩＳＦＥＴの一方に共通のゲート電極、および前記一対
の駆動用ＭＩＳＦＥＴの他方、前記一対の負荷用ＭＩＳ
ＦＥＴの他方に共通のゲート電極とに達する接続孔を形
成する工程に先立って、前記それぞれのゲート電極の上
部を覆っている絶縁膜の一部の膜厚を薄くする工程を含
んでいる。
【００３５】
【作用】上記した手段によれば、第２層目の導電膜と第
３層目の導電膜とこれらに挟まれた絶縁膜とで構成した
容量素子の一方の電極を一方の蓄積ノードに接続し、他
方の電極を他方の蓄積ノードに接続することにより、容
量素子を通じて蓄積ノードに十分な電荷が供給されるの
で、メモリセルサイズを微細化したり、動作電圧を低下
させたりした場合においても、α線による蓄積ノードの
電位変動が抑制され、メモリセルのソフトエラー耐性が
向上する。
【００３６】上記した手段によれば、半導体基板上に堆
積した２層の導電膜を使って周辺回路の容量素子を構成
することにより、半導体基板に形成した拡散層（ｐｎ接
合）などを使った容量素子に比べて素子の占有面積を小
さくできるので、周辺回路の面積を縮小してＳＲＡＭを
高集積化することができる。
【００３７】上記した手段によれば、容量素子の電極と
同一工程で形成されたパッド層を介在させてＭＩＳＦＥ
Ｔの半導体領域と配線とを接続することにより、フォト
レジストをマスクにしたエッチングで半導体領域の上部
に接続を形成する際のマスク合わせ余裕を小さくできる
ので、ＭＩＳＦＥＴの面積を縮小してＳＲＡＭを高集積
化することができる。
【００３８】上記した手段によれば、ゲート電極とに達
する接続孔を形成する工程に先立って、ゲート電極の上
部を覆っている絶縁膜の一部の膜厚を薄くしておくこと
により、短時間のエッチングでゲート電極を露出させる
ことができるので、他の領域のオーバーエッチングが防
止され、フィールド絶縁膜などが削られる不具合を防止
できる。
【００３９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一の機能を有するものは同一の符号を付け、その繰
り返しの説明は省略する。
【００４０】（実施例１）図４は、本実施例のＳＲＡＭ
のメモリセルの等価回路図である。図示のように、この
メモリセルは、一対の相補性データ線（データ線ＤＬ、
データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に
配置された一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、一
対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 および一対の転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 で構成されている。駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 はｎチャネル型で構成され、負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 はｐチャネル型で構成されている。す
なわち、このメモリセルは、４個のｎチャネル型ＭＩＳ
ＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完
全ＣＭＯＳ型で構成されている。
【００４１】上記メモリセルを構成する６個のＭＩＳＦ
ＥＴのうち、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 と
一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、１ビットの
情報を記憶する情報蓄積部としてのフリップフロップ回
路を構成している。このフリップフロップ回路の一方の
入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱ
ｔ1 のソース領域に接続され、他方の入出力端子（蓄積
ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ2 のソース領域
に接続されている。
【００４２】転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域
はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2
のドレイン領域はデータ線／ＤＬに接続されている。ま
た、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2 の各ソース領域）は電源電圧（Ｖcc) に接
続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の各ソ
ース領域）は基準電圧（Ｖss) に接続されている。電源
電圧（Ｖcc) は例えば３Ｖであり、基準電圧（Ｖss) は
例えば０Ｖ（ＧＮＤ）である。
【００４３】本実施例のＳＲＡＭの特徴は、上記メモリ
セル内に以下に詳述するようなスタック構造の容量素子
Ｃを形成し、この容量素子Ｃの一方の電極をフリップフ
ロップ回路の一方の蓄積ノード（蓄積ノードＡ）に接続
すると共に、他方の電極を他方の蓄積ノード（蓄積ノー
ドＢ）に接続したことにある。
【００４４】次に、上記メモリセルの具体的な構成を図
１（メモリセル約９個分を示す平面図）、図２（メモリ
セル約１個分を示す拡大平面図）、図３（図１、図２の
Ａ−Ａ’線に沿った断面図）を用いて説明する。なお、
図１および図２には、メモリセルを構成する各導電層と
これらの導電層を接続する接続孔のみを示し、各導電層
を分離する絶縁膜の図示は省略する。
【００４５】メモリセルを構成する６個のＭＩＳＦＥＴ
は、単結晶シリコンからなる半導体基板１の主面のフィ
ールド絶縁膜２で周囲を囲まれた活性領域に形成されて
いる。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱ
ｄ1,Ｑｄ2 と転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 はｐ型ウ
エル３の活性領域に形成され、ｐチャネル型で構成され
る負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｎ型ウエル４の活
性領域に形成されている。ｐ型ウエル３の下部の半導体
基板１内にはｐ型埋込み層５が形成され、ｎ型ウエル４
の下部の半導体基板１内にはｎ型埋込み層６が形成され
ている。
【００４６】一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 は、ｐ型ウエル３の活性領域に形成されたｎ型半導体
領域７（ソース領域、ドレイン領域）と、この活性領域
の表面に形成された酸化シリコン膜からなるゲート絶縁
膜８と、このゲート絶縁膜８上に形成された第１層目の
ｎ型多結晶シリコン膜（または多結晶シリコン膜と高融
点金属シリサイド膜とを積層したポリサイド膜）からな
るゲート電極９とで構成されている。転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2 のゲート電極９は、ワード線ＷＬと一体
に構成されている。
【００４７】一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 は、ｐ型ウエル３の活性領域に形成されたｎ型半導体
領域１０（ソース領域、ドレイン領域）と、この活性領
域の表面に形成されたゲート絶縁膜８と、このゲート絶
縁膜８上に形成された第１層目のｎ型多結晶シリコン膜
（またはポリサイド膜）からなるゲート電極１１ａ，１
１ｂとで構成されている。駆動用ＭＩＳＦＥＴＱｄ1 の
ドレイン領域（ｎ型半導体領域１０）は、転送用ＭＩＳ
ＦＥＴＱｔ1 のソース領域（ｎ型半導体領域７）と共通
の活性領域に形成され、駆動用ＭＩＳＦＥＴＱｄ2 のド
レイン領域（ｎ型半導体領域１０）は、転送用ＭＩＳＦ
ＥＴＱｔ2 のソース領域（ｎ型半導体領域７）と共通の
活性領域に形成されている。
【００４８】一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ
2 は、ｎ型ウエル４の活性領域に形成されたｐ型半導体
領域１２（ソース領域、ドレイン領域）と、この活性領
域の表面に形成されたゲート絶縁膜８と、このゲート絶
縁膜８上に形成された第１層目のｎ型多結晶シリコン膜
（またはポリサイド膜）からなるゲート電極１１ａ，１
１ｂとで構成されている。負荷用ＭＩＳＦＥＴＱｐ1 の
ゲート電極１１ａは、前記駆動用ＭＩＳＦＥＴＱｄ1 の
ゲート電極１１ａと一体に構成され、負荷用ＭＩＳＦＥ
ＴＱｐ2 のゲート電極１１ｂは、前記駆動用ＭＩＳＦＥ
ＴＱｄ2 のゲート電極１１ｂと一体に構成されている。
【００４９】上記６個のＭＩＳＦＥＴで構成されたメモ
リセルの上部には、酸化シリコン膜からなる絶縁膜１
４、１５を介して容量素子Ｃの下部電極１６が形成され
ている。この下部電極１６は第２層目のｎ型多結晶シリ
コン膜からなり、メモリセルの上部を広く覆っている。
下部電極１６は、接続孔１７を通じて駆動用ＭＩＳＦＥ
ＴＱｄ1 のドレイン領域（ｎ型半導体領域１０、蓄積ノ
ードＡ）に接続されている。
【００５０】上記下部電極１６の上部には、窒化シリコ
ン膜からなる容量絶縁膜１８を介して容量素子Ｃの上部
電極１９が形成されている。この上部電極１９は第３層
目のｎ型多結晶シリコン膜からなり、メモリセルの上部
を広く覆っている。上部電極１９は、接続孔２０を通じ
て駆動用ＭＩＳＦＥＴＱｄ1 、負荷用ＭＩＳＦＥＴＱｐ
1 に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱ
ｄ2 のドレイン領域（ｎ型半導体領域１０、蓄積ノード
Ｂ）とに接続されている。
【００５１】このように、本実施例のＳＲＡＭは、メモ
リセルの上部を広い面積で覆う下部電極１６と上部電極
１９、およびこれらに挟まれた容量絶縁膜１８でスタッ
ク構造の容量素子Ｃを構成し、この容量素子Ｃの一方の
電極（下部電極１６）をフリップフロップ回路の一方の
蓄積ノードＡに接続し、他方の電極（上部電極１９）を
他方の蓄積ノードＢに接続している。
【００５２】この構成により、容量素子Ｃを通じて蓄積
ノードＡ，Ｂに十分な電荷が供給されるので、メモリセ
ルサイズを微細化したり、動作電圧を低下させたりした
場合においても、α線による蓄積ノードＡ，Ｂの電位変
動が抑制され、メモリセルのソフトエラー耐性が向上す
る。
【００５３】上記容量素子Ｃの上層には、ＢＰＳＧ(Bor
o Phospho Silicate Glass) 膜からなる第１層目の層間
絶縁膜２１を介して第１層目のアルミニウム（Ａｌ）合
金膜からなる一対の局所配線Ｌ1,Ｌ2 、電源電圧線２２
Ａ、基準電圧線２２Ｂおよび一対のパッド層２２Ｃが形
成されている。
【００５４】上記一対の局所配線Ｌ1,Ｌ2 の一方（Ｌ2)
の一端部は、接続孔２３を通じて前記容量素子Ｃの上部
電極１９に接続され、さらに前記接続孔２０を通じて駆
動用ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ型半導体領
域１０）と、駆動用ＭＩＳＦＥＴＱｄ1 、負荷用ＭＩＳ
ＦＥＴＱｐ1 に共通のゲート電極１１ａとに接続されて
いる。局所配線Ｌ2 の他端部は、接続孔２４を通じて負
荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域（ｐ型半導体領
域１２）に接続されている。つまり、駆動用ＭＩＳＦＥ
ＴＱｄ2 のドレイン領域（ｎ型半導体領域１０、蓄積ノ
ードＢ）、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域
（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ1 、
負荷用ＭＩＳＦＥＴＱｐ1 に共通のゲート電極１１ａの
それぞれは、局所配線Ｌ2 および上部電極１９を介して
互いに接続されている。
【００５５】また、他方の局所配線Ｌ1 の一端部は、接
続孔２５を通じて負荷用ＭＩＳＦＥＴＱｐ1 のドレイン
領域（ｐ型半導体領域１２）と、駆動用ＭＩＳＦＥＴＱ
ｄ2、負荷用ＭＩＳＦＥＴＱｐ2 に共通のゲート電極１
１ｂとに接続されている。局所配線Ｌ1 の他端部は、接
続孔２６を通じて前記容量素子Ｃの下部電極１６に接続
され、さらに前記接続孔１７を通じて駆動用ＭＩＳＦＥ
ＴＱｄ1 のドレイン領域（ｎ型半導体領域１０）に接続
されている。つまり、駆動用ＭＩＳＦＥＴＱｄ1 のドレ
イン領域（ｎ型半導体領域１０、蓄積ノードＡ）、負荷
用ＭＩＳＦＥＴＱｐ1 のドレイン領域（ｐ型半導体領域
１２）、駆動用ＭＩＳＦＥＴＱｄ2 、負荷用ＭＩＳＦＥ
ＴＱｐ2 に共通のゲート電極１１ｂのそれぞれは、局所
配線Ｌ1および下部電極１６を介して互いに接続されて
いる。
【００５６】上記局所配線Ｌ1,Ｌ2 と同層の電源電圧線
２２Ａ、基準電圧線２２Ｂおよび一対のパッド層２２Ｃ
のうち、電源電圧線２２Ａは、接続孔２７を通じて負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の各ソース領域（ｐ型半導
体領域１２）に接続され、これらのソース領域（ｐ型半
導体領域１２）に電源電圧（Ｖcc）を供給する。基準電
圧線２２Ｂは、接続孔２８を通じて駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 の各ソース領域（ｎ型半導体領域１０）に
接続され、これらのソース領域（ｎ型半導体領域１０）
に基準電圧（Ｖss) を供給する。また、一対のパッド層
２２Ｃの一方は、接続孔２９を通じて転送用ＭＩＳＦＥ
ＴＱｔ1 のドレイン領域（ｎ型半導体領域７）に接続さ
れ、他方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱ
ｔ2 のドレイン領域（ｎ型半導体領域７）に接続されて
いる。
【００５７】上記局所配線Ｌ1,Ｌ2 、電源電圧線２２
Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃの上層に
は、酸化シリコン膜からなる第２層目の層間絶縁膜３１
を介して第２層目のＡｌ合金膜からなる一対の相補性デ
ータ線（データ線ＤＬ、データ線／ＤＬ）が形成されて
いる。データ線ＤＬは、接続孔３２を通じてパッド層２
２Ｃに接続され、さらに前記接続孔２９を通じて転送用
ＭＩＳＦＥＴＱｔ1 のドレイン領域（ｎ型半導体領域
７）に接続されている。また、データ線／ＤＬは、接続
孔３２を通じてパッド層２２Ｃに接続され、さらに接続
孔２９を通じて転送用ＭＩＳＦＥＴＱｔ2 のドレイン領
域（ｎ型半導体領域７）に接続されている。
【００５８】次に、上記のように構成された本実施例の
ＳＲＡＭのメモリセルの製造方法を説明する。なお、メ
モリセルの製造方法を示す各図（図５〜図２２）のう
ち、断面図は図１、図２のＡ−Ａ’線に対応している。
また、平面図には導電層と接続孔のみを示し、絶縁膜の
図示は省略する。
【００５９】まず、図５に示すように、窒化シリコン膜
を熱酸化のマスクに用いた周知のＬＯＣＯＳ法により、
ｐ- 型単結晶シリコンからなる半導体基板１の主面に素
子分離用のフィールド絶縁膜２を４００nm程度の膜厚で
形成する。次に、フォトレジストをマスクにしたイオン
注入法により、半導体基板１内にｐ型埋込み層５とｎ型
埋込み層６とを形成した後、ｐ型埋込み層５の上部にｐ
型ウエル３を形成し、ｎ型埋込み層６の上部にｎ型ウエ
ル４を形成する。次に、ｐ型ウエル３、ｎ型ウエル４の
それぞれの活性領域の表面を熱酸化してゲート絶縁膜８
を形成する。図６は、ｐ型ウエル３、ｎ型ウエル４のそ
れぞれの活性領域（ＡＲ）の平面パターン（メモリセル
約９個分）を示している。
【００６０】次に、図７に示すように、転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 のゲート電極９（ワード線ＷＬ）、負
荷用ＭＩＳＦＥＴＱｐ1 、駆動用ＭＩＳＦＥＴＱｄ1 に
共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2 、
駆動用ＭＩＳＦＥＴＱｄ2 に共通のゲート電極１１ｂを
それぞれ形成する。ゲート電極９（ワード線ＷＬ）およ
びゲート電極１１ａ，１１ｂは、半導体基板１上にＣＶ
Ｄ法で膜厚１００nm程度のｎ型多結晶シリコン膜（また
はポリサイド膜）を堆積し、その上にＣＶＤ法で膜厚１
２０nm程度の酸化シリコン膜１４を堆積した後、フォト
レジストをマスクにしたエッチングで酸化シリコン膜１
４およびｎ型多結晶シリコン膜（またはポリサイド膜）
をパターニングして形成する。図８は、ゲート電極９
（ワード線ＷＬ）およびゲート電極１１ａ，１１ｂの平
面パターン（メモリセル約９個分）を示している。
【００６１】次に、図９に示すように、半導体基板１上
にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ(Reactiv
e Ion Etching)法でパターニングすることにより、ゲー
ト電極９（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂ
のそれぞれの側壁にサイドウォールスペーサ１３を形成
する。次に、フォトレジストをマスクにしたイオン注入
法でｐ型ウエル３にリンまたはヒ素（Ａｓ）を打ち込ん
でｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2
のソース、ドレイン領域）およびｎ型半導体領域１０
（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース、ドレイン
領域）を形成し、ｎ型ウエル４にホウ素を打ち込んでｐ
型半導体領域１２（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
ソース、ドレイン領域）を形成する。なお、これらのＭ
ＩＳＦＥＴのソース領域、ドレイン領域は、高不純物濃
度の半導体領域と低不純物濃度の半導体領域とで構成さ
れるＬＤＤ(Lightly Doped Drain) 構造としてもよい。
【００６２】次に、図１０に示すように、半導体基板１
上にＣＶＤ法で膜厚５０nm程度の酸化シリコン膜１５を
堆積し、フォトレジストをマスクにしてこの酸化シリコ
ン膜１５とその下層の絶縁膜（ゲート絶縁膜９と同層の
絶縁膜）とをエッチングすることにより、図１１に示す
ように、駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ
型半導体領域１０）に達する接続孔１７を形成する。
【００６３】次に、図１２、図１３に示すように、半導
体基板１上にＣＶＤ法で膜厚５０nm程度のｎ型多結晶シ
リコン膜を堆積し、フォトレジストをマスクにしたエッ
チングでこの多結晶シリコン膜をパターニングすること
により、容量素子Ｃの下部電極１６を形成する。この下
部電極１６は、前記接続孔１７を通じて駆動用ＭＩＳＦ
ＥＴＱｄ1 のドレイン領域（ｎ型半導体領域１０、蓄積
ノードＡ）に接続される。
【００６４】次に、図１４、図１５に示すように、半導
体基板１上にＣＶＤ法で膜厚１５nm程度の窒化シリコン
膜からなる容量絶縁膜１８を堆積し、フォトレジストを
マスクにしてこの容量絶縁膜１８とその下層の酸化シリ
コン膜１５、１４、絶縁膜（ゲート絶縁膜９と同層の絶
縁膜）をエッチングすることにより、負荷用ＭＩＳＦＥ
ＴＱｐ1 、駆動用ＭＩＳＦＥＴＱｄ1 に共通のゲート電
極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域
（ｎ型半導体領域１０）とに達する接続孔２０を形成す
る。
【００６５】次に、図１６、図１７に示すように、半導
体基板１上にＣＶＤ法で膜厚５０nm程度のｎ型多結晶シ
リコン膜を堆積し、フォトレジストをマスクにしたエッ
チングでこの多結晶シリコン膜をパターニングすること
により、容量素子Ｃの上部電極１９を形成する。この上
部電極１９は、前記接続孔２０を通じて負荷用ＭＩＳＦ
ＥＴＱｐ1 、駆動用ＭＩＳＦＥＴＱｄ1 に共通のゲート
電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領
域（ｎ型半導体領域１０、蓄積ノードＢ）とに接続され
る。図１８のグレイのパターンで示す領域は、下部電極
１６と上部電極１９とが重なり合った領域（本実施例の
容量素子Ｃが形成される領域）を示している。
【００６６】次に、図１９、図２０に示すように、半導
体基板１上にＣＶＤ法で膜厚５００nm程度のＢＰＳＧ膜
からなる層間絶縁膜２１を堆積し、その表面をリフロー
により平坦化した後、フォトレジストをマスクにしてこ
の層間絶縁膜２１とその下層の容量絶縁膜１８、酸化シ
リコン膜１５、１４、絶縁膜（ゲート絶縁膜９と同層の
絶縁膜）をエッチングすることにより、負荷用ＭＩＳＦ
ＥＴＱｐ2 のドレイン領域（ｐ型半導体領域１２）に達
する接続孔２４、負荷用ＭＩＳＦＥＴＱｐ2 、駆動用Ｍ
ＩＳＦＥＴＱｄ2 に共通のゲート電極１１ｂと負荷用Ｍ
ＩＳＦＥＴＱｐ1 のドレイン領域（ｐ型半導体領域１
２）とに達する接続孔２５、容量素子Ｃの下部電極１６
に達する接続孔２６、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2
のソース領域（ｐ型半導体領域１２）に達する接続孔２
７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域（ｎ
型半導体領域１０）に達する接続孔２８、転送用ＭＩＳ
ＦＥＴＱｔ1,Ｑｔ2 のソース領域（ｎ型半導体領域７）
に達する接続孔２９をそれぞれ形成する。
【００６７】次に、図２１、図２２に示すように、層間
絶縁膜２１上にスパッタ法で膜厚３００nm程度のＡｌ合
金膜を堆積し、フォトレジストをマスクにしたエッチン
グでこのＡｌ合金膜をパターニングすることにより、局
所配線Ｌ1,Ｌ2 、電源電圧線２２Ａ、基準電圧線２２Ｂ
およびパッド層２２Ｃを形成する。
【００６８】次に、ＣＶＤ法で膜厚５００nm程度の酸化
シリコン膜からなる層間絶縁膜３１を堆積し、フォトレ
ジストをマスクにしたエッチングでこの層間絶縁膜３１
に接続孔３２を形成した後、層間絶縁膜３１上にスパッ
タ法でＡｌ合金膜を堆積し、フォトレジストをマスクに
したエッチングでこのＡｌ合金膜をパターニングしてデ
ータ線ＤＬ，／ＤＬを形成することにより、前記図１〜
図３に示すメモリセルが完成する。
【００６９】図２３は、本実施例のＳＲＡＭの周辺回路
の一部を示す断面図である。この周辺回路は、例えば入
出力保護回路であり、前述したメモリセルの容量素子Ｃ
とほぼ同一構造の容量素子Ｃが形成されている。この容
量素子Ｃの下部電極１６は、第２層目のｎ型多結晶シリ
コン膜で構成され、メモリセルの容量素子Ｃの下部電極
１６と同一工程で形成される。容量絶縁膜１８は、窒化
シリコン膜からなり、メモリセルの容量素子Ｃの容量絶
縁膜１８と同一工程で形成させる。上部電極１９は、第
３層目のｎ型多結晶シリコン膜で構成され、メモリセル
の容量素子Ｃの上部電極１９と同一工程で形成される。
【００７０】この容量素子Ｃの上部電極１９は、入出力
保護回路の一部を構成するｎチャネル型ＭＩＳＦＥＴＱ
ｎのｎ型半導体領域３３と接続され、かつ層間絶縁膜２
１に形成された接続孔３５を通じて上層の配線２２Ｄと
接続されている。配線２２Ｄは、前記メモリセルの局所
配線Ｌ1,Ｌ2 、電源電圧線２２Ａ、基準電圧線２２Ｂお
よびパッド層２２Ｃと同層のＡｌ合金膜からなる。容量
素子Ｃの下部電極１６は、層間絶縁膜２１に形成された
接続孔３６を通じて配線２２Ｄと接続され、かつこの配
線２２Ｄを介してｎ型ウエル４の主面に形成されたｐ型
半導体領域３４と接続されている。下部電極１６は、ｎ
型の多結晶シリコン膜で構成されているので、配線２２
Ｄを介して間接的にｐ型半導体領域３４と接続されてい
る。
【００７１】このように、半導体基板１上に堆積した２
層の多結晶シリコン膜を使って周辺回路の容量素子Ｃを
構成する本実施例によれば、半導体基板に形成した拡散
層（ｐｎ接合）などを使った容量素子に比べて素子の占
有面積を小さくできるので、周辺回路の面積を縮小して
ＳＲＡＭを高集積化することができる。また、この容量
素子Ｃは、拡散層（ｐｎ接合）などを使った容量素子に
比べて容量の大きさを自由に制御できるという特徴もあ
る。
【００７２】また、上記ｎチャネル型ＭＩＳＦＥＴＱｎ
のもう一方のｎ型半導体領域３３は、容量素子Ｃの上部
電極１９と同じ第３層目のｎ型多結晶シリコン膜で構成
されたパッド層３８を介して配線２２Ｄと接続されてい
る。パッド層３８は、容量素子Ｃの上部電極１９と同一
工程で形成される。このパッド層３８を介してｎ型半導
体領域３３と配線２２Ｄとを接続することにより、フォ
トレジストをマスクにしたエッチングでｎ型半導体領域
３３の上部に接続孔３７を形成する際のマスク合わせ余
裕を小さくできるので、ｎチャネル型ＭＩＳＦＥＴＱｎ
の面積を縮小してＳＲＡＭを高集積化することができ
る。なお、パッド層３７は、容量素子Ｃの下部電極１６
と同じ第２層目のｎ型多結晶シリコン膜で構成してもよ
い。
【００７３】（実施例２）本実施例によるＳＲＡＭのメ
モリセルの製造方法を図２４〜図３８を用いて説明す
る。なお、メモリセルの製造方法を示す各図のうち、平
面図には導電層と接続孔のみを示し、絶縁膜の図示は省
略する。
【００７４】まず、図２４に示すように、ｐ型ウエル
３、ｎ型ウエル４のそれぞれの活性領域の主面に転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極９（ワード線Ｗ
Ｌ）、負荷用ＭＩＳＦＥＴＱｐ1 、駆動用ＭＩＳＦＥＴ
Ｑｄ1 に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴ
Ｑｐ2 、駆動用ＭＩＳＦＥＴＱｄ2 に共通のゲート電極
１１ｂをそれぞれ形成する。ここまでの工程は、前記実
施例１と同じである。
【００７５】次に、本実施例では、図２５に示すよう
に、フォトレジストをマスクにしてゲート電極１１ａ，
１１ｂ上の酸化シリコン膜１４の一部をエッチングし、
その膜厚を薄くする。膜厚を薄くする箇所は、後の工程
で局所配線との接続を行うための接続孔が開孔される領
域である。
【００７６】酸化シリコン膜１４の一部の膜厚を薄くす
るには、第１のフォトレジストをマスクにして酸化シリ
コン膜１４および多結晶シリコン膜をパターニングして
ゲート電極９（ワード線ＷＬ）およびゲート電極１１
ａ，１１ｂを形成した後、第２のフォトレジストをマス
クにして酸化シリコン膜１４の一部をエッチングする方
法（第１方法）や、第１層目の多結晶シリコン膜上に酸
化シリコン膜１４を堆積した後、第１のフォトレジスト
をマスクにして酸化シリコン膜１４の一部をエッチング
し、次に、第２のフォトレジストをマスクにして酸化シ
リコン膜１４および多結晶シリコン膜をパターニングし
てゲート電極９（ワード線ＷＬ）およびゲート電極１１
ａ，１１ｂを形成する方法（第２方法）がある。
【００７７】第１の方法では、ゲート電極形成後、第２
のフォトレジストをマスクにして酸化シリコン膜１４の
一部をエッチングする際、このマスクに合わせずれが生
じると、ゲート電極端部のフィールド絶縁膜２が削られ
る虞れがある。これに対し、第２の方法では、酸化シリ
コン膜１４の一部をエッチングするマスクに合わせずれ
が生じた場合でも、下層の多結晶シリコン膜がエッチン
グストッパとなるのでこのような不具合は生じない。
【００７８】第１の方法を採用する場合は、フィールド
絶縁膜２とはエッチングレートが異なる材料、例えば窒
化シリコン膜を第１層目の多結晶シリコン膜上に堆積
し、第１のフォトレジストをマスクにしてこの窒化シリ
コン膜および多結晶シリコン膜をパターニングしてゲー
ト電極を形成した後、第２のフォトレジストをマスクに
して窒化シリコン膜の一部をエッチングすることによ
り、フィールド絶縁膜２の削れを防ぐことができる。あ
るいは、ゲート電極の側壁にサイドウォールスペーサ
（１３）を形成した後、ゲート電極上の絶縁膜の一部を
エッチングすることによっても、ゲート電極端部のフィ
ールド絶縁膜２の削れを防ぐことができる。
【００７９】次に、図２６に示すように、ゲート電極９
（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞ
れの側壁にサイドウォールスペーサ１３を形成した後、
フォトレジストをマスクにしたイオン注入法でｐ型ウエ
ル３にｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 のソース、ドレイン領域）およびｎ型半導体領域１
０（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース、ドレイ
ン領域）を形成し、ｎ型ウエル４にｐ型半導体領域１２
（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース、ドレイン
領域）を形成する。
【００８０】次に、図２７に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜４０を堆積した後、図２
８、図２９に示すように、ＣＶＤ法で堆積したｎ型多結
晶シリコン膜をパターニングして容量素子Ｃの下部電極
４１を形成する。前記実施例１では、下部電極４１を形
成する工程に先だって、駆動用ＭＩＳＦＥＴＱｄ1 のド
レイン領域（ｎ型半導体領域１０）に達する接続孔（１
７）を形成したが、本実施例では、この工程を省略す
る。
【００８１】次に、図３０、図３１に示すように、ＣＶ
Ｄ法で窒化シリコン膜からなる容量絶縁膜１８を堆積
し、続いてＣＶＤ法で堆積したｎ型多結晶シリコン膜を
パターニングして容量素子Ｃの上部電極４２を形成す
る。すなわち、前記実施例１では、容量絶縁膜１８を堆
積した直後に負荷用ＭＩＳＦＥＴＱｐ1 、駆動用ＭＩＳ
ＦＥＴＱｄ1 に共通のゲート電極１１ａと、駆動用ＭＩ
ＳＦＥＴＱｄ2 のドレイン領域（ｎ型半導体領域１０）
とに達する接続孔（２０）を形成するのに対し、本実施
例では、この工程を省略し、容量絶縁膜１８の堆積と上
部電極４２用の多結晶シリコン膜の堆積とを連続して行
う。図３２のグレイのパターンで示す領域は、下部電極
４１と上部電極４２とが重なり合った領域（本実施例の
容量素子Ｃが形成される領域）を示している。
【００８２】次に、図３３〜図３５に示すように、ＣＶ
Ｄ法でＢＰＳＧ膜からなる層間絶縁膜２１を堆積し、そ
の表面をリフローにより平坦化した後、フォトレジスト
をマスクにして層間絶縁膜２１をエッチングする。この
とき、層間絶縁膜２１の下層の容量絶縁膜１８（窒化シ
リコン膜）または上部電極４２（多結晶シリコン膜）を
エッチングストッパにして、層間絶縁膜２１のみをエッ
チングする。
【００８３】次に、層間絶縁膜２１の下層の容量絶縁膜
１８または上部電極４２、さらにその下層の下部電極４
１、窒化シリコン膜４０、酸化シリコン膜１４、絶縁膜
（ゲート絶縁膜９と同層の絶縁膜）をエッチングし、負
荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領域（ｐ型半導
体領域１２）に達する接続孔２７、駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 のソース領域（ｎ型半導体領域１０）に達
する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソ
ース領域（ｎ型半導体領域７）に達する接続孔２９、負
荷用ＭＩＳＦＥＴＱｐ1 、駆動用ＭＩＳＦＥＴＱｄ1 に
共通のゲート電極１１ａと駆動用ＭＩＳＦＥＴＱｄ2 の
ドレイン領域（ｎ型半導体領域１０）とに達する接続孔
４３、負荷用ＭＩＳＦＥＴＱｐ2 、駆動用ＭＩＳＦＥＴ
Ｑｄ2 に共通のゲート電極１１ｂと負荷用ＭＩＳＦＥＴ
Ｑｐ1 のドレイン領域（ｐ型半導体領域１２）とに達す
る接続孔４４、駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領
域（ｎ型半導体領域１０）に達する接続孔４５、負荷用
ＭＩＳＦＥＴＱｐ2 のドレイン領域（ｐ型半導体領域１
２）に達する接続孔４６をそれぞれ形成する。
【００８４】上記接続孔４３は、上部電極４２の一部を
貫通してゲート電極１１ａとドレイン領域（ｎ型半導体
領域１０）とに達しているので、図３４に示すように、
この接続孔４３の側壁に上部電極４２の一部が露出す
る。また、同図には示していないが、接続孔４５は、下
部電極４１の一部を貫通してドレイン領域（ｎ型半導体
領域１０）に達しているので、この接続孔４５の側壁に
は下部電極４１の一部が露出する。
【００８５】また、上記接続孔４３の底部にはゲート電
極１１ａの一部が露出し、接続孔４４の底部にはゲート
電極１１ｂの一部が露出するが、前述したように、この
領域のゲート電極１１ａ，１１ｂ上の酸化シリコン膜１
４は、あらかじめその膜厚を薄くしてあるので、短時間
のエッチングでゲート電極１１ａ，１１ｂを露出させる
ことができる。これに対し、接続孔４３、４４の底部の
酸化シリコン膜１４の膜厚を薄くしなかった場合は、酸
化シリコン膜１４を長時間エッチングしなければならな
いので、レジストマスクに合わせずれが生じたときに、
ゲート電極１１ａ，１１ｂの端部のフィールド絶縁膜２
がオーバーエッチングされて削られる虞れがある。
【００８６】次に、図３６、図３７に示すように、層間
絶縁膜２１上にスパッタ法で堆積したＡｌ合金膜をパタ
ーニングすることにより、局所配線Ｌ1,Ｌ2 、電源電圧
線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形
成する。
【００８７】これにより、一方の局所配線Ｌ2 の一端部
は、接続孔４３の側壁で容量素子Ｃの上部電極４２に接
続され、さらにこの接続孔４３の底部で駆動用ＭＩＳＦ
ＥＴＱｄ2 のドレイン領域（ｎ型半導体領域１０）と、
駆動用ＭＩＳＦＥＴＱｄ1 、負荷用ＭＩＳＦＥＴＱｐ1
に共通のゲート電極１１ａとに接続される。局所配線Ｌ
2 の他端部は、接続孔４６を通じて負荷用ＭＩＳＦＥＴ
Ｑｐ2 のドレイン領域（ｐ型半導体領域１２）に接続さ
れる。つまり、駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領
域（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩ
ＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１
２）、駆動用ＭＩＳＦＥＴＱｄ1 、負荷用ＭＩＳＦＥＴ
Ｑｐ1 に共通のゲート電極１１ａのそれぞれは、局所配
線Ｌ2 および上部電極４２を介して互いに接続される。
【００８８】また、他方の局所配線Ｌ1 の一端部は、接
続孔４５の側壁で容量素子Ｃの下部電極４１に接続さ
れ、さらにこの接続孔４５の底部で駆動用ＭＩＳＦＥＴ
Ｑｄ1のドレイン領域（ｎ型半導体領域１０）に接続さ
れる。局所配線Ｌ1 の他端部は、接続孔４４を通じて負
荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域（ｐ型半導体領
域１２）と、駆動用ＭＩＳＦＥＴＱｄ2 、負荷用ＭＩＳ
ＦＥＴＱｐ2 に共通のゲート電極１１ｂとに接続され
る。つまり、駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域
（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳ
ＦＥＴＱｐ1 のドレイン領域（ｐ型半導体領域１２）、
駆動用ＭＩＳＦＥＴＱｄ2 、負荷用ＭＩＳＦＥＴＱｐ2
に共通のゲート電極１１ｂのそれぞれは、局所配線Ｌ1
および下部電極４１を介して互いに接続される。
【００８９】また、電源電圧線２２Ａは、接続孔２７を
通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の各ソース領域
（ｐ型半導体領域１２）に接続され、基準電圧線２２Ｂ
は、接続孔２８を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 の各ソース領域（ｎ型半導体領域１０）に接続され
る。さらに、一対のパッド層２２Ｃの一方は、接続孔２
９を通じて転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域
（ｎ型半導体領域７）に接続され、他方は、接続孔２９
を通じて転送用ＭＩＳＦＥＴＱｔ2 のドレイン領域（ｎ
型半導体領域７）に接続される。
【００９０】その後、図３８に示すように、ＣＶＤ法で
堆積した酸化シリコン膜からなる層間絶縁膜３１に接続
孔３２を形成した後、層間絶縁膜３１上にスパッタ法で
堆積したＡｌ合金膜をパターニングしてデータ線ＤＬ，
／ＤＬを形成し、接続孔３２を通じてデータ線ＤＬ，／
ＤＬとパッド層２２Ｃとを接続する。
【００９１】このように、本実施例の製造方法は、容量
素子Ｃの下部電極４１を形成する工程に先だって駆動用
ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ型半導体領域１
０）に達する接続孔を形成する工程と、容量絶縁膜１８
を堆積した後、上部電極４２を形成する工程に先だって
負荷用ＭＩＳＦＥＴＱｐ1 、駆動用ＭＩＳＦＥＴＱｄ1
に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ
2 のドレイン領域（ｎ型半導体領域１０）とに達する接
続孔を形成する工程とを省略する。これにより、フォト
レジストをマスクにしたエッチング工程が２工程少なく
なるので、その分、メモリセルの製造工程を短縮するこ
とができる。
【００９２】なお、上記した２つの接続孔形成工程は、
いずれか一方のみを省略することもできる。例えば容量
素子Ｃの下部電極４１を形成する工程では接続孔を形成
し、上部電極４２を形成する工程では接続孔を形成しな
いようにすると、ＤＲＡＭ(Dynamic Random Access Mem
ory) のメモリセル選択用ＭＩＳＦＥＴの上部にスタッ
ク構造の情報蓄積用容量素子（キャパシタ）を形成する
プロセスと、本発明の容量素子Ｃを形成するプロセスと
を共通化することができるので、一つの半導体チップに
ＤＲＡＭとＳＲＡＭとを混在させた１チップマイコンの
製造工程を短縮することができる。
【００９３】また、本実施例の製造方法は、容量絶縁膜
１８の堆積と第３層目の多結晶シリコン膜の堆積とを連
続して行う。これにより、容量絶縁膜１８の表面の汚染
を少なくすることができるので、高品質の容量素子Ｃを
形成することができる。
【００９４】また、本実施例の製造方法は、絶縁膜をエ
ッチングしてゲート電極１１ａに達する接続孔４３とゲ
ート電極１１ｂに達する接続孔４４とを形成する工程に
先立って、ゲート電極１１ａ，１１ｂ上の絶縁膜（酸化
シリコン膜１４）の膜厚を薄くしておく。これにより、
接続孔４３、４４を形成する際に用いるレジストマスク
の合わせずれによるフィールド絶縁膜２の削れを抑える
ことができるので、ＳＲＡＭの製造歩留まり、信頼性を
向上させることができる。またこれにより、接続孔４
３、４４とゲート電極１１ａ，１１ｂとドレイン領域
（ｎ型半導体領域１０）との合わせ余裕が不要となるの
で、メモリセルの面積を縮小してＳＲＡＭの高集積化を
図ることができる。
【００９５】図３９に示すように、本実施例のＳＲＡＭ
の周辺回路、例えば入出力保護回路には、前述したメモ
リセルの容量素子Ｃとほぼ同一構造の容量素子Ｃが形成
される。この容量素子Ｃの下部電極４１は、第２層目の
ｎ型多結晶シリコン膜で構成され、メモリセルの容量素
子Ｃの下部電極４１と同一工程で形成される。容量絶縁
膜１８は、窒化シリコン膜で構成され、メモリセルの容
量素子Ｃの容量絶縁膜１８と同一工程で形成される。上
部電極４２は、第３層目のｎ型多結晶シリコン膜で構成
され、メモリセルの容量素子Ｃの上部電極４２と同一工
程で形成される。
【００９６】この容量素子Ｃの下部電極４１は、層間絶
縁膜２１に形成された接続孔３６の側壁で配線２２Ｄと
接続され、かつこの配線２２Ｄを通じてｎ型ウエル４の
ｐ型半導体領域３４と接続されている。上部電極４２
は、層間絶縁膜２１に形成された接続孔３５の側壁で配
線２２Ｄと接続され、かつこの配線２２Ｄを通じてｎチ
ャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域３３と接続
されている。また、ｎチャネル型ＭＩＳＦＥＴＱｎのも
う一方のｎ型半導体領域３３は、容量素子Ｃの上部電極
４２と同じ第３層目のｎ型多結晶シリコン膜で構成され
たパッド層３８を介して配線２２Ｄと接続されている。
パッド層３８は、容量素子Ｃの下部電極４１と同じ第２
層目のｎ型多結晶シリコン膜で構成してもよい。
【００９７】（実施例３）本実施例によるＳＲＡＭのメ
モリセルの製造方法を図４０〜図５２を用いて説明す
る。なお、メモリセルの製造方法を示す各図のうち、平
面図には導電層と接続孔のみを示し、絶縁膜の図示は省
略する。
【００９８】まず、図４０に示すように、第１層目のｎ
型多結晶シリコン膜をパターニングして、ｐ型ウエル
３、ｎ型ウエル４のそれぞれの活性領域の主面に転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極９（ワード線Ｗ
Ｌ）、負荷用ＭＩＳＦＥＴＱｐ1 、駆動用ＭＩＳＦＥＴ
Ｑｄ1 に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴ
Ｑｐ2 、駆動用ＭＩＳＦＥＴＱｄ2 に共通のゲート電極
１１ｂをそれぞれ形成する。次に、後の工程で局所配線
との接続を行うための接続孔が配置される領域のゲート
電極１１ａ，１１ｂの上部を覆う酸化シリコン膜１４を
エッチングしてその膜厚を薄くする。
【００９９】次に、ゲート電極９（ワード線ＷＬ）、ゲ
ート電極１１ａ，１１ｂのそれぞれの側壁にサイドウォ
ールスペーサ１３を形成した後、ｐ型ウエル３にｎ型半
導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソー
ス、ドレイン領域）およびｎ型半導体領域１０（駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース、ドレイン領域）を
形成し、ｎ型ウエル４にｐ型半導体領域１２（負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2のソース、ドレイン領域）を形
成する。ここまでの工程は、前記実施例２と同じであ
る。
【０１００】次に、本実施例では、図４１に示すよう
に、半導体基板１上にＣＶＤ法で窒化シリコン膜４０を
堆積した後、図４２に示すように、この窒化シリコン膜
４０とその下層の絶縁膜（ゲート絶縁膜９と同層の絶縁
膜）とをエッチングし、負荷用ＭＩＳＦＥＴＱｐ1 のド
レイン領域（ｐ型半導体領域１２）に達する接続孔５０
を形成する。
【０１０１】次に、図４３、図４４に示すように、ＣＶ
Ｄ法で堆積した多結晶シリコン膜をパターニングして容
量素子Ｃの下部電極５１を形成する。このとき、本実施
例では、下部電極５１をｐ型の多結晶シリコン膜で構成
し、前記接続孔５０を通じて負荷用ＭＩＳＦＥＴＱｐ1
のドレイン領域（ｐ型半導体領域１２）とダイレクトに
接続する。
【０１０２】次に、図４５、図４６に示すように、ＣＶ
Ｄ法で堆積した窒化シリコン膜からなる容量絶縁膜１８
とその下層の絶縁膜（ゲート絶縁膜９と同層の絶縁膜）
とをエッチングして、駆動用ＭＩＳＦＥＴＱｄ1 のドレ
イン領域（ｎ型半導体領域１０）に達する接続孔５２を
形成した後、ＣＶＤ法で堆積したｎ型の多結晶シリコン
膜をパターニングして容量素子Ｃの上部電極５３を形成
する。この上部電極５３は、上記接続孔５２を通じて駆
動用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ型半導体領
域１０）に接続される。図４７のグレイのパターンで示
す領域は、下部電極５１と上部電極５３とが重なり合っ
た領域（本実施例の容量素子Ｃが形成される領域）を示
している。
【０１０３】次に、図４８、図４９に示すように、ＣＶ
Ｄ法でＢＰＳＧ膜からなる層間絶縁膜２１を堆積し、そ
の表面をリフローにより平坦化した後、フォトレジスト
をマスクにして、まず層間絶縁膜２１をエッチングし、
引き続き、層間絶縁膜２１の下層の容量絶縁膜１８、上
部電極５２または下部電極５１、さらにその下層の窒化
シリコン膜４０、酸化シリコン膜１４、絶縁膜（ゲート
絶縁膜９と同層の絶縁膜）をエッチングすることによ
り、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領域（ｐ
型半導体領域１２）に達する接続孔２７、駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2 のソース領域（ｎ型半導体領域１
０）に達する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 のソース領域（ｎ型半導体領域７）に達する接続孔
２９、負荷用ＭＩＳＦＥＴＱｐ1 、駆動用ＭＩＳＦＥＴ
Ｑｄ1 に共通のゲート電極１１ａと駆動用ＭＩＳＦＥＴ
Ｑｄ2 のドレイン領域（ｎ型半導体領域１０）とに達す
る接続孔５４、負荷用ＭＩＳＦＥＴＱｐ2 、駆動用ＭＩ
ＳＦＥＴＱｄ2 に共通のゲート電極１１ｂと負荷用ＭＩ
ＳＦＥＴＱｐ1 のドレイン領域（ｐ型半導体領域１２）
とに達する接続孔５５、駆動用ＭＩＳＦＥＴＱｄ1 のド
レイン領域（ｎ型半導体領域１０）の上部において上部
電極５３に達する接続孔５７、負荷用ＭＩＳＦＥＴＱｐ
2 のドレイン領域（ｐ型半導体領域１２）の上部におい
て下部電極５１に達する接続孔５８をそれぞれ形成す
る。
【０１０４】上記接続孔５４を形成する際には、その底
部にゲート電極１１ａの一部が露出し、接続孔５５を形
成する際には、その底部にゲート電極１１ｂの一部が露
出するが、前述したように、この領域のゲート電極１１
ａ，１１ｂ上の酸化シリコン膜１４は、あらかじめその
膜厚を薄くしてあるので、接続孔５４、５５を形成する
際に用いるレジストマスクの合わせずれによるフィール
ド絶縁膜２の削れを抑えることができ、これにより、前
記実施例２と同様の効果が得られる。
【０１０５】次に、図５０、図５１に示すように、層間
絶縁膜２１上にスパッタ法で堆積したＡｌ合金膜をパタ
ーニングすることにより、局所配線Ｌ1,Ｌ2 、電源電圧
線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形
成する。
【０１０６】これにより、一方の局所配線Ｌ2 の一端部
は、接続孔５４を通じて駆動用ＭＩＳＦＥＴＱｄ1 、負
荷用ＭＩＳＦＥＴＱｐ1 に共通のゲート電極１１ａと、
駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ型半導体
領域１０、蓄積ノードＢ）とに接続され、局所配線Ｌ2
の他端部は、接続孔５８を通じて下部電極５１に接続さ
れ、さらに接続孔５０を通じて負荷用ＭＩＳＦＥＴＱｐ
2 のドレイン領域（ｐ型半導体領域１２）に接続され
る。つまり、駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域
（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳ
ＦＥＴＱｐ2 のドレイン領域（ｐ型半導体領域１２）、
駆動用ＭＩＳＦＥＴＱｄ1 、負荷用ＭＩＳＦＥＴＱｐ1
に共通のゲート電極１１ａのそれぞれは、局所配線Ｌ2
および下部電極５１を介して互いに接続される。
【０１０７】また、他方の局所配線Ｌ1 の一端部は、接
続孔５５を通じて駆動用ＭＩＳＦＥＴＱｄ2 、負荷用Ｍ
ＩＳＦＥＴＱｐ2 に共通のゲート電極１１ｂと、負荷用
ＭＩＳＦＥＴＱｐ1 のドレイン領域（ｐ型半導体領域１
２）とに接続され、局所配線Ｌ1 の他端部は、接続孔５
７を通じて上部電極５３に接続され、さらに接続孔５２
を通じて駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ
型半導体領域１０、蓄積ノードＡ）に接続される。つま
り、駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ型半
導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱ
ｐ1 のドレイン領域（ｐ型半導体領域１２）、駆動用Ｍ
ＩＳＦＥＴＱｄ2 、負荷用ＭＩＳＦＥＴＱｐ2 に共通の
ゲート電極１１ｂのそれぞれは、局所配線Ｌ1 および上
部電極５３を介して互いに接続される。
【０１０８】また、電源電圧線２２Ａは、接続孔２７を
通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の各ソース領域
（ｐ型半導体領域１２）に接続され、基準電圧線２２Ｂ
は、接続孔２８を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 の各ソース領域（ｎ型半導体領域１０）に接続され
る。さらに、一対のパッド層２２Ｃの一方は、接続孔２
９を通じて転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域
（ｎ型半導体領域７）に接続され、他方は、接続孔２９
を通じて転送用ＭＩＳＦＥＴＱｔ2 のドレイン領域（ｎ
型半導体領域７）に接続される。
【０１０９】その後、図５２に示すように、ＣＶＤ法で
堆積した酸化シリコン膜からなる層間絶縁膜３１に接続
孔３２を形成した後、層間絶縁膜３１上にスパッタ法で
堆積したＡｌ合金膜をパターニングしてデータ線ＤＬ，
／ＤＬを形成し、接続孔３２を通じてデータ線ＤＬ，／
ＤＬとパッド層２２Ｃとを接続する。
【０１１０】図５３に示すように、本実施例のＳＲＡＭ
の周辺回路、例えば入出力保護回路には、前述したメモ
リセルの容量素子Ｃとほぼ同一構造の容量素子Ｃが形成
される。この容量素子Ｃの下部電極５１は、第２層目の
ｐ型多結晶シリコン膜で構成され、メモリセルの容量素
子Ｃの下部電極５１と同一工程で形成される。容量絶縁
膜１８は、窒化シリコン膜からなり、メモリセルの容量
素子Ｃの容量絶縁膜１８と同一工程で形成される。上部
電極５３は、第３層目のｎ型多結晶シリコン膜で構成さ
れ、メモリセルの容量素子Ｃの上部電極５３と同一工程
で形成される。
【０１１１】この容量素子Ｃの下部電極５１は、ｎ型ウ
エル４のｐ型半導体領域３４と接続され、かつ層間絶縁
膜２１に形成された接続孔３６を通じて配線２２Ｄと接
続されている。上部電極５３は、ｎチャネル型ＭＩＳＦ
ＥＴＱｎのｎ型半導体領域３３と接続され、かつ層間絶
縁膜２１に形成された接続孔３５を通じて配線２２Ｄと
接続されている。また、ｎチャネル型ＭＩＳＦＥＴＱｎ
のもう一方のｎ型半導体領域３３は、容量素子Ｃの上部
電極５３と同じ第３層目のｎ型多結晶シリコン膜で構成
されたパッド層３８を介して配線２２Ｄと接続されてい
る。本実施例では第２層目の多結晶シリコン膜をｐ型で
構成しているので、このｐ型多結晶シリコン膜で構成さ
れたパッド層を介して（図示しない）周辺回路のｐチャ
ネル型ＭＩＳＦＥＴのｐ型半導体領域と配線とを接続さ
せることができる。
【０１１２】
【０１１３】（実施例４）本実施例によるＳＲＡＭのメ
モリセルの製造方法を図５４〜図６４を用いて説明す
る。なお、メモリセルの製造方法を示す各図のうち、平
面図には導電層と接続孔のみを示し、絶縁膜の図示は省
略する。
【０１１４】まず、図５４に示すように、前記実施例２
と同一の工程に従って駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 および転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 を形成し、その上部に窒化シリ
コン膜４０を堆積する。
【０１１５】すなわち、ｐ型ウエル３、ｎ型ウエル４の
それぞれの活性領域の主面に転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 のゲート電極９（ワード線ＷＬ）、負荷用ＭＩＳ
ＦＥＴＱｐ1 、駆動用ＭＩＳＦＥＴＱｄ1 に共通のゲー
ト電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2 、駆動用ＭＩ
ＳＦＥＴＱｄ2 に共通のゲート電極１１ｂをそれぞれ形
成した後、フォトレジストをマスクにしてゲート電極１
１ａ，１１ｂ上の酸化シリコン膜１４の一部をエッチン
グし、その膜厚を薄くする。続いて、ゲート電極９（ワ
ード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞれの
側壁にサイドウォールスペーサ１３を形成した後、フォ
トレジストをマスクにしたイオン注入法でｐ型ウエル３
にｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2
のソース、ドレイン領域）およびｎ型半導体領域１０
（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース、ドレイン
領域）を形成し、ｎ型ウエル４にｐ型半導体領域１２
（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース、ドレイン
領域）を形成する。その後、半導体基板１上にＣＶＤ法
で窒化シリコン膜４０を堆積する。
【０１１６】次に、図５５、図５６に示すように、窒化
シリコン膜４０の上部にＣＶＤ法で堆積したｎ型多結晶
シリコン膜をパターニングして容量素子Ｃの下部電極６
１を形成する。この下部電極６１は、前記実施例２の下
部電極４１とはパターンが異なっており、図５６に示す
ように、その一部が駆動用ＭＩＳＦＥＴＱｄ1 のドレイ
ン領域（ｎ型半導体領域１０）、負荷用ＭＩＳＦＥＴＱ
ｐ1 のドレイン領域（ｐ型半導体領域１２）のそれぞれ
の上部を覆っている。
【０１１７】次に、図５７、図５８に示すように、窒化
シリコン膜からなる容量絶縁膜１８をＣＶＤ法で堆積し
た後、この容量絶縁膜１８上にＣＶＤ法で堆積したｎ型
多結晶シリコン膜をパターニングして容量素子Ｃの上部
電極６２を形成する。この上部電極６２は、前記実施例
２の上部電極４２とはパターンが異なっており、図５８
に示すように、その一部が駆動用ＭＩＳＦＥＴＱｄ2 の
ドレイン領域（ｎ型半導体領域１０）、負荷用ＭＩＳＦ
ＥＴＱｐ2 のドレイン領域（ｐ型半導体領域１２）のそ
れぞれの上部を覆っている。図５９のグレイのパターン
で示す領域は、下部電極６１と上部電極６２とが重なり
合った領域（本実施例の容量素子Ｃが形成される領域）
を示している。
【０１１８】次に、図６０、図６１に示すように、ＢＰ
ＳＧ膜からなる層間絶縁膜２１をＣＶＤ法で堆積し、そ
の表面をリフローにより平坦化した後、フォトレジスト
をマスクにして、まず層間絶縁膜２１をエッチングし、
続いて層間絶縁膜２１の下層の上部電極６２、容量絶縁
膜１８、下部電極６１、窒化シリコン膜４０、酸化シリ
コン膜１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）
をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ
1,Ｑｐ2 のソース領域（ｐ型半導体領域１２）に達する
接続孔２７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース
領域（ｎ型半導体領域１０）に達する接続孔２８、転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソース領域（ｎ型半導体
領域７）に達する接続孔２９、負荷用ＭＩＳＦＥＴＱｐ
1 、駆動用ＭＩＳＦＥＴＱｄ1 に共通のゲート電極１１
ａと駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ型半
導体領域１０）とに達する接続孔６３、負荷用ＭＩＳＦ
ＥＴＱｐ2 、駆動用ＭＩＳＦＥＴＱｄ2 に共通のゲート
電極１１ｂと負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域
（ｐ型半導体領域１２）とに達する接続孔６４、駆動用
ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ型半導体領域１
０）に達する接続孔６５、負荷用ＭＩＳＦＥＴＱｐ2 の
ドレイン領域（ｐ型半導体領域１２）に達する接続孔６
６をそれぞれ形成する。
【０１１９】上記接続孔６３は、上部電極６２の一部を
貫通してゲート電極１１ａとドレイン領域（ｎ型半導体
領域１０）とに達しているので、図６０に示すように、
この接続孔６３の側壁に上部電極６２の一部が露出す
る。また、同図には示していないが、接続孔６６も上部
電極６２の一部を貫通してドレイン領域（ｎ型半導体領
域１２）に達しているので、この接続孔６３の側壁に上
部電極６２の一部が露出する。また、接続孔６４は、下
部電極６１の一部を貫通してゲート電極１１ｂとドレイ
ン領域（ｎ型半導体領域１２）とに達しているので、図
６０に示すように、この接続孔６４の側壁に下部電極６
１の一部が露出する。また、同図には示していないが、
接続孔６５も下部電極６１の一部を貫通してドレイン領
域（ｎ型半導体領域１０）に達しているので、この接続
孔６５の側壁に下部電極６１の一部が露出する。
【０１２０】なお、上記接続孔６３の底部にはゲート電
極１１ａの一部が露出し、接続孔６４の底部にはゲート
電極１１ｂの一部が露出するが、前述したように、この
領域のゲート電極１１ａ，１１ｂ上の酸化シリコン膜１
４は、あらかじめその膜厚を薄くしてあるので、短時間
のエッチングでゲート電極１１ａ，１１ｂを露出させる
ことができ、前記実施例２と同様の効果が得られる。
【０１２１】次に、図６２に示すように、層間絶縁膜２
１上にスパッタ法あるいはＣＶＤ法で堆積したタングス
テン（Ｗ）膜をエッチバックすることにより、前記接続
孔６３〜６６の内部にＷ膜６７を埋め込む。
【０１２２】前述したように、接続孔６３の側壁と接続
孔６６の側壁にはそれぞれ上部電極６２の一部が露出し
ているので、駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域
（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳ
ＦＥＴＱｐ2 のドレイン領域（ｐ型半導体領域１２）、
駆動用ＭＩＳＦＥＴＱｄ1 、負荷用ＭＩＳＦＥＴＱｐ1
に共通のゲート電極１１ａのそれぞれは、接続孔６３、
６６に埋め込まれたＷ膜６７および上部電極６２を介し
て互いに接続される。
【０１２３】また、接続孔６４の側壁と接続孔６５の側
壁にはそれぞれ下部電極６１の一部が露出しているの
で、駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ型半
導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱ
ｐ1 のドレイン領域（ｐ型半導体領域１２）、駆動用Ｍ
ＩＳＦＥＴＱｄ2 、負荷用ＭＩＳＦＥＴＱｐ2 に共通の
ゲート電極１１ｂのそれぞれは、接続孔６４，６５に埋
め込まれたＷ膜６７および下部電極６１を介して互いに
接続される。
【０１２４】このように、前記各実施例１〜３では、層
間絶縁膜２１上にスパッタ法で堆積したＡｌ合金膜を使
って局所配線（Ｌ1,Ｌ2)を形成したのに対し、本実施例
では、接続孔６３〜６６の内部に埋め込んだＷ膜６７と
容量素子Ｃの上部電極６２および下部電極６１を局所配
線として利用する。これにより、図６３に示すように、
層間絶縁膜２１上に堆積したＡｌ合金膜で電源電圧線２
２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形成す
る際、前記各実施例１〜３で局所配線を配置した領域に
他の配線（例えば基準電圧線や電源電圧線を強化するた
めの配線、分割ワード線など）を配置することが可能と
なるので、メモリセルの動作信頼性や配線設計の自由度
が向上する。
【０１２５】その後、図６４に示すように、ＣＶＤ法で
堆積した酸化シリコン膜からなる層間絶縁膜３１に接続
孔３２を形成した後、層間絶縁膜３１上にスパッタ法で
堆積したＡｌ合金膜をパターニングしてデータ線ＤＬ，
／ＤＬを形成し、接続孔３２を通じてデータ線ＤＬ，／
ＤＬとパッド層２２Ｃとを接続する。
【０１２６】なお、本実施例では接続孔６３〜６６の内
部にＷ膜を埋め込んだが、Ｗ以外の金属材料を埋め込ん
でもよい。このとき接続孔６３〜６６に埋め込む金属
は、層間絶縁膜２１上に堆積したＡｌ合金膜をパターニ
ングして電源電圧線２２Ａ、基準電圧線２２Ｂ、パッド
層２２Ｃなどを形成する際のドライエッチングで削れ難
い材料を選択する必要がある。また、接続孔６３〜６６
の底部は半導体領域（ｎ型半導体領域１０またはｐ型半
導体領域１２）と接しているので、接続孔６３〜６６に
埋め込む金属は、半導体領域中の不純物が拡散し難い材
料を選択する必要がある。ただし、不純物拡散速度の遅
い金属シリサイド層を半導体領域の表面に設けた場合
は、この限りではない。
【０１２７】本発明によれば、容量素子の上部電極およ
び下部電極を局所配線として利用することにより、別途
局所配線を設ける必要がなくなり、局所配線を設ける領
域に他の配線を配置することが可能となるので、メモリ
セルの動作信頼性や配線設計の自由度を向上させること
ができる。
【０１２８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【０１２９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１３０】本発明によれば、メモリセルの上部に形成
した容量素子の一方の電極を一方の蓄積ノードに接続
し、他方の電極を他方の蓄積ノードに接続することによ
り、容量素子を通じて蓄積ノードに十分な電荷が供給さ
れるので、メモリセルサイズを微細化したり、動作電圧
を低下させたりした場合においても、α線による蓄積ノ
ードの電位変動が抑制され、メモリセルのソフトエラー
耐性が向上する。
【０１３１】本発明によれば、半導体基板上に堆積した
２層の導電膜を使って周辺回路の容量素子を構成するこ
とにより、半導体基板に形成した拡散層（ｐｎ接合）な
どを使った容量素子に比べて素子の占有面積を小さくで
きるので、周辺回路の面積を縮小してＳＲＡＭを高集積
化することができる。
【０１３２】本発明によれば、容量素子の電極と同一工
程で形成されたパッド層を介在させてＭＩＳＦＥＴの半
導体領域と配線とを接続することにより、フォトレジス
トをマスクにしたエッチングで半導体領域の上部に接続
を形成する際のマスク合わせ余裕を小さくできるので、
ＭＩＳＦＥＴの面積を縮小してＳＲＡＭを高集積化する
ことができる。
【０１３３】本発明によれば、ゲート電極とに達する接
続孔を形成する工程に先立って、ゲート電極の上部を覆
っている絶縁膜の一部の膜厚を薄くしておくことによ
り、短時間のエッチングでゲート電極を露出させること
ができるので、他の領域のオーバーエッチングが防止さ
れ、フィールド絶縁膜などが削られる不具合を防止でき
る。これにより、ＳＲＡＭを有する半導体集積回路装置
の製造歩留り、信頼性が向上する。
【図面の簡単な説明】
【図１】本発明の一実施例であるＳＲＡＭのメモリセル
（約９個分）を示す平面図である。
【図２】本発明の一実施例であるＳＲＡＭのメモリセル
を示す拡大平面図である。
【図３】図１、図２のＡ−Ａ’線における半導体基板の
要部断面図である。
【図４】本発明のＳＲＡＭのメモリセルの等価回路図で
ある。
【図５】本発明のＳＲＡＭのメモリセルの第１の製造方
法を示す半導体基板の要部断面図である。
【図６】本発明のＳＲＡＭのメモリセルの第１の製造方
法を示す半導体基板の平面図である。
【図７】本発明のＳＲＡＭのメモリセルの第１の製造方
法を示す半導体基板の要部断面図である。
【図８】本発明のＳＲＡＭのメモリセルの第１の製造方
法を示す半導体基板の平面図である。
【図９】本発明のＳＲＡＭのメモリセルの第１の製造方
法を示す半導体基板の要部断面図である。
【図１０】本発明のＳＲＡＭのメモリセルの第１の製造
方法を示す半導体基板の要部断面図である。
【図１１】本発明のＳＲＡＭのメモリセルの第１の製造
方法を示す半導体基板の平面図である。
【図１２】本発明のＳＲＡＭのメモリセルの第１の製造
方法を示す半導体基板の要部断面図である。
【図１３】本発明のＳＲＡＭのメモリセルの第１の製造
方法を示す半導体基板の平面図である。
【図１４】本発明のＳＲＡＭのメモリセルの第１の製造
方法を示す半導体基板の要部断面図である。
【図１５】本発明のＳＲＡＭのメモリセルの第１の製造
方法を示す半導体基板の平面図である。
【図１６】本発明のＳＲＡＭのメモリセルの第１の製造
方法を示す半導体基板の要部断面図である。
【図１７】本発明のＳＲＡＭのメモリセルの第１の製造
方法を示す半導体基板の平面図である。
【図１８】本発明のＳＲＡＭのメモリセルの第１の製造
方法を示す半導体基板の平面図である。
【図１９】本発明のＳＲＡＭのメモリセルの第１の製造
方法を示す半導体基板の要部断面図である。
【図２０】本発明のＳＲＡＭのメモリセルの第１の製造
方法を示す半導体基板の平面図である。
【図２１】本発明のＳＲＡＭのメモリセルの第１の製造
方法を示す半導体基板の要部断面図である。
【図２２】本発明のＳＲＡＭのメモリセルの第１の製造
方法を示す半導体基板の平面図である。
【図２３】本発明のＳＲＡＭの周辺回路を示す半導体基
板の要部断面図である。
【図２４】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の要部断面図である。
【図２５】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の要部断面図である。
【図２６】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の要部断面図である。
【図２７】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の要部断面図である。
【図２８】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の要部断面図である。
【図２９】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の平面図である。
【図３０】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の要部断面図である。
【図３１】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の平面図である。
【図３２】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の平面図である。
【図３３】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の要部断面図である。
【図３４】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の要部断面図である。
【図３５】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の平面図である。
【図３６】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の要部断面図である。
【図３７】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の平面図である。
【図３８】本発明のＳＲＡＭのメモリセルの第２の製造
方法を示す半導体基板の要部断面図である。
【図３９】本発明のＳＲＡＭの周辺回路を示す半導体基
板の要部断面図である。
【図４０】本発明のＳＲＡＭのメモリセルの第３の製造
方法を示す半導体基板の要部断面図である。
【図４１】本発明のＳＲＡＭのメモリセルの第３の製造
方法を示す半導体基板の要部断面図である。
【図４２】本発明のＳＲＡＭのメモリセルの第３の製造
方法を示す半導体基板の平面図である。
【図４３】本発明のＳＲＡＭのメモリセルの第３の製造
方法を示す半導体基板の要部断面図である。
【図４４】本発明のＳＲＡＭのメモリセルの第３の製造
方法を示す半導体基板の平面図である。
【図４５】本発明のＳＲＡＭのメモリセルの第３の製造
方法を示す半導体基板の要部断面図である。
【図４６】本発明のＳＲＡＭのメモリセルの第３の製造
方法を示す半導体基板の平面図である。
【図４７】本発明のＳＲＡＭのメモリセルの第３の製造
方法を示す半導体基板の平面図である。
【図４８】本発明のＳＲＡＭのメモリセルの第３の製造
方法を示す半導体基板の要部断面図である。
【図４９】本発明のＳＲＡＭのメモリセルの第３の製造
方法を示す半導体基板の平面図である。
【図５０】本発明のＳＲＡＭのメモリセルの第３の製造
方法を示す半導体基板の要部断面図である。
【図５１】本発明のＳＲＡＭのメモリセルの第３の製造
方法を示す半導体基板の要部断面図である。
【図５２】本発明のＳＲＡＭのメモリセルの第３の製造
方法を示す半導体基板の平面図である。
【図５３】本発明のＳＲＡＭの周辺回路を示す半導体基
板の要部断面図である。
【図５４】本発明のＳＲＡＭのメモリセルの第４の製造
方法を示す半導体基板の要部断面図である。
【図５５】本発明のＳＲＡＭのメモリセルの第４の製造
方法を示す半導体基板の要部断面図である。
【図５６】本発明のＳＲＡＭのメモリセルの第４の製造
方法を示す半導体基板の平面図である。
【図５７】本発明のＳＲＡＭのメモリセルの第４の製造
方法を示す半導体基板の要部断面図である。
【図５８】本発明のＳＲＡＭのメモリセルの第４の製造
方法を示す半導体基板の平面図である。
【図５９】本発明のＳＲＡＭのメモリセルの第４の製造
方法を示す半導体基板の平面図である。
【図６０】本発明のＳＲＡＭのメモリセルの第４の製造
方法を示す半導体基板の要部断面図である。
【図６１】本発明のＳＲＡＭのメモリセルの第４の製造
方法を示す半導体基板の平面図である。
【図６２】本発明のＳＲＡＭのメモリセルの第４の製造
方法を示す半導体基板の要部断面図である。
【図６３】本発明のＳＲＡＭのメモリセルの第４の製造
方法を示す半導体基板の要部断面図である。
【図６４】本発明のＳＲＡＭのメモリセルの第４の製造
方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ フィールド絶縁膜 ３ ｐ型ウエル ４ ｎ型ウエル ５ ｐ型埋込み層 ６ ｎ型埋込み層 ７ ｎ型半導体領域（ソース領域、ドレイン領域） ８ ゲート絶縁膜 ９ ゲート電極 １０ ｎ型半導体領域（ソース領域、ドレイン領域） １１ａ ゲート電極 １１ｂ ゲート電極 １２ ｐ型半導体領域（ソース領域、ドレイン領域） １３ サイドウォールスペーサ １４ 酸化シリコン膜 １５ 酸化シリコン膜 １６ 下部電極 １７ 接続孔 １８ 容量絶縁膜 １９ 上部電極 ２０ 接続孔 ２１ 層間絶縁膜 ２２Ａ 電源電圧線 ２２Ｂ 基準電圧線 ２２Ｃ パッド層 ２２Ｄ 配線 ２３ 接続孔 ２４ 接続孔 ２５ 接続孔 ２６ 接続孔 ２７ 接続孔 ２８ 接続孔 ２９ 接続孔 ３１ 層間絶縁膜 ３２ 接続孔 ３３ ｎ型半導体領域 ３４ ｐ型半導体領域 ３５ 接続孔 ３６ 接続孔 ３７ 接続孔 ３８ パッド層 ４０ 窒化シリコン膜 ４１ 下部電極 ４２ 上部電極 ４３ 接続孔 ４４ 接続孔 ４５ 接続孔 ４６ 接続孔 ５０ 接続孔 ５１ 下部電極 ５２ 接続孔 ５３ 上部電極 ５４ 接続孔 ５５ 接続孔 ５７ 接続孔 ５８ 接続孔 ６１ 下部電極 ６２ 上部電極 ６３ 接続孔 ６４ 接続孔 ６５ 接続孔 ６６ 接続孔 ６７ タングステン（Ｗ）膜 ＡＲ 活性領域 Ｃ 容量素子 ＤＬ データ線 ／ＤＬ データ線 Ｌ1 局所配線 Ｌ2 局所配線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線
フロントページの続き (56)参考文献 特開 平３−114256（ＪＰ，Ａ) 特開 平２−103795（ＪＰ，Ａ) 特開 平３−234058（ＪＰ，Ａ) 特開 平６−151771（ＪＰ，Ａ) Ｒ．Ｄ．Ｊ．Ｖｅｒｈａａｒ ｅｔ. ａｌ．，Ａ 25 ｕｍ２ ＢＵＬＫ Ｆ ＵＬＬ ＣＭＯＳ ＳＲＡＭ ＣＥＬＬ ＴＥＣＨＮＯＬＯＧＹ ＷＩＴＨ Ｆ ＵＬＬＹ ＯＶＥＲＬＡＰＰＩＮＧ Ｃ ＯＮＴＡＣＴＳ，Ｉｎｔｅｒｎａｔｉｏ ｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ ｅｓ Ｍｅｅｔｉｎｇ，1990．Ｔｅｃｈ ｎｉｃａｌ Ｄｉｇｅｓｔ．，米国, 1990年，ｐ．473−476 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 一対の駆動用ＭＩＳＦＥＴおよび一対の
    負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と、
    一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳ
    ＲＡＭを有する半導体集積回路装置であって、半導体基
    板の主面上に形成した第１層目の導電膜で前記駆動用Ｍ
    ＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦ
    ＥＴのそれぞれのゲート電極を構成し、前記第１層目の
    導電膜の上部に形成した第２層目の導電膜、前記第２層
    目の導電膜の上部に形成した絶縁膜および前記絶縁膜の
    上部に形成した第３層目の導電膜で容量素子の一対の電
    極と容量絶縁膜とを構成し、前記容量素子の一方の電極
    と前記メモリセルの一方の蓄積ノードとを電気的に接続
    すると共に、前記容量素子の他方の電極と前記メモリセ
    ルの他方の蓄積ノードとを電気的に接続し、 前記一対の駆動用ＭＩＳＦＥＴ、前記一対の負荷用ＭＩ
    ＳＦＥＴおよび前記一対の転送用ＭＩＳＦＥＴのそれぞ
    れのソース領域とドレイン領域とは、前記半導体基板内
    に形成され、 前記容量素子の一方の電極を構成する前記第２層目の導
    電膜は、第１接続孔を通じて、 前記一対の駆動用ＭＩＳＦＥＴの一方の駆動用ＭＩＳＦ
    ＥＴのドレイン領域に接続され、 前記容量素子の他方の電極を構成する前記第３層目の導
    電膜は、第２接続孔を通じて、 前記一方の駆動用ＭＩＳＦＥＴおよび前記一対の負荷用
    ＭＩＳＦＥＴの一方の負荷用ＭＩＳＦＥＴに共通のゲー
    ト電極と、前記一対の駆動用ＭＩＳＦＥＴの他方の駆動
    用ＭＩＳＦＥＴのドレイン領域とに接続されている こと
    を特徴とする半導体集積回路装置。
  2. 【請求項２】 前記容量素子の一方の電極を構成する前
    記第２層目の導電膜は、前記一対の駆動用ＭＩＳＦＥＴ
    の他方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記一
    対の負荷用ＭＩＳＦＥＴの他方の負荷用ＭＩＳＦＥＴの
    ドレイン領域と、前記一対の駆動用ＭＩＳＦＥＴの一方
    の駆動用ＭＩＳＦＥＴおよび前記一対の負荷用ＭＩＳＦ
    ＥＴの一方の負荷用ＭＩＳＦＥＴに共通のゲート電極と
    を互いに接続する一方の局所配線を構成していることを
    特徴とする請求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記容量素子の他方の電極を構成する前
    記第３層目の導電膜は、前記一方の駆動用ＭＩＳＦＥＴ
    のドレイン領域と、前記一方の負荷用ＭＩＳＦＥＴのド
    レイン領域と、前記他方の駆動用ＭＩＳＦＥＴおよび前
    記他方の負荷用ＭＩＳＦＥＴに共通のゲート電極とを互
    いに接続する他方の局所配線を構成していることを特徴
    とする請求項２記載の半導体集積回路装置。
  4. 【請求項４】 半導体集積回路装置において、メモリセ
    ルは、第１ｎチャネルＭＩＳＦＥＴと、第２ｎチャネル
    ＭＩＳＦＥＴと、第３ｎチャネルＭＩＳＦＥＴと、第４
    ｎチャネルＭＩＳＦＥＴと、第１ｐチャネルＭＩＳＦＥ
    Ｔと、第２ｐチャネルＭＩＳＦＥＴとを有し、 前記第１ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第１ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第２ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第２
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ一方の蓄積ノードを構成し、 前記第３ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記一方の蓄積ノードと接続され、 前記第２ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第２ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第１ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第１
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ他方の蓄積ノードを構成し、 前記第４ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記他方の蓄積ノードと接続され、 前記第１、第２、第３および第４ｎチャネルＭＩＳＦＥ
    Ｔのソース領域およびドレイン領域と、前記第１および
    第２ｐチャネルＭＩＳＦＥＴのソース領域およびドレイ
    ン領域は、半導体基板内に形成され、 前記第１および第２ｎチャネルＭＩＳＦＥＴのゲート電
    極と、前記第１および第２ｐチャネルＭＩＳＦＥＴのゲ
    ート電極とを覆う絶縁膜が形成され、 前記第１および第２ｎチャネルＭＩＳＦＥＴと、前記第
    １および第２ｐチャネルＭＩＳＦＥＴの上部に前記絶縁
    膜を介して容量素子が形成され、 前記容量素子の一方の電極は、前記一方の蓄積ノードに
    電気的に接続され、前記容量素子の他方の電極は、前記
    他方の蓄積ノードに電気的に接続され、 前記容量素子の一方の電極は、第１接続孔を通じて前記
    第１ｎチャネルＭＩＳＦＥＴのドレイン領域に接続さ
    れ、 前記容量素子の他方の電極は、第２接続孔を通じて前記
    第１ｎチャネルＭＩＳＦＥＴと前記第１ｐチャネルＭＩ
    ＳＦＥＴのゲート電極と、前記第２ｎチャネルＭＩＳＦ
    ＥＴのドレイン領域とに 接続されていることを特徴とす
    る半導体集積回路装置。
  5. 【請求項５】 前記容量素子の一方の電極は、前記第１
    ｎチャネルＭＩＳＦＥＴのドレイン領域と、前記第１ｐ
    チャネルＭＩＳＦＥＴのドレイン領域と、前記第２ｎチ
    ャネルＭＩＳＦＥＴのゲート電極と、前記第２ｐチャネ
    ルＭＩＳＦＥＴのゲート電極とを互いに接続する一方の
    局所配線を構成していることを特徴とする請求項４記載
    の半導体集積回路装置。
  6. 【請求項６】 前記容量素子の他方の電極は、前記第２
    ｎチャネルＭＩＳＦＥＴのドレイン領域と、前記第２ｐ
    チャネルＭＩＳＦＥＴのドレイン領域と、前記第１ｎチ
    ャネルＭＩＳＦＥＴのゲート電極と、前記第１ｐチャネ
    ルＭＩＳＦＥＴのゲート電極とを互いに接続する他方の
    局所配線を構成していることを特徴とする請求項５記載
    の半導体集積回路装置。
  7. 【請求項７】 半導体集積回路装置において、メモリセ
    ルは、第１ｎチャネルＭＩＳＦＥＴと、第２ｎチャネル
    ＭＩＳＦＥＴと、第３ｎチャネルＭＩＳＦＥＴと、第４
    ｎチャネルＭＩＳＦＥＴと、第１ｐチャネルＭＩＳＦＥ
    Ｔと、第２ｐチャネルＭＩＳＦＥＴとを有し、 前記第１ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第１ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第２ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第２
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ一方の蓄積ノードを構成し、 前記第３ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記一方の蓄積ノードと接続され、 前記第２ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第２ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第１ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第１
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ他方の蓄積ノードを構成し、 前記第４ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記他方の蓄積ノードと接続され、 前記第１、第２、第３および第４ｎチャネルＭＩＳＦＥ
    Ｔのソース領域およびドレイン領域と、前記第１および
    第２ｐチャネルＭＩＳＦＥＴのソース領域およびドレイ
    ン領域は、半導体基板内に形成され、 第１導電膜は、前記一方の蓄積ノードに電気的に接続さ
    れ、かつ前記第１および第２ｎチャネルＭＩＳＦＥＴの
    ゲート電極、前記第１および第２ｐチャネルＭＩＳＦＥ
    Ｔのゲート電極とは異なる導電層で形成され、 第２導電膜は、前記他方の蓄積ノードに電気的に接続さ
    れ、かつ容量絶縁膜を介して前記第１導電膜の上部に形
    成され、 前記第１導電膜、前記容量絶縁膜および前記第２導電膜
    によって容量素子が形成され、 前記第１導電膜は、第１接続孔を通じて前記第１ｎチャ
    ネルＭＩＳＦＥＴのドレイン領域に接続され、 前記第２導電膜は、第２接続孔を通じて前記第１ｎチャ
    ネルＭＩＳＦＥＴと前記第１ｐチャネルＭＩＳＦＥＴの
    ゲート電極と、前記第２ｎチャネルＭＩＳＦＥＴのドレ
    イン領域とに接続され ていることを特徴とする半導体集
    積回路装置。
  8. 【請求項８】 半導体集積回路装置において、メモリセ
    ルは、第１ｎチャネルＭＩＳＦＥＴと、第２ｎチャネル
    ＭＩＳＦＥＴと、第３ｎチャネルＭＩＳＦＥＴと、第４
    ｎチャネルＭＩＳＦＥＴと、第１ｐチャネルＭＩＳＦＥ
    Ｔと、第２ｐチャネルＭＩＳＦＥＴとを有し、 前記第１、第２、第３および第４ｎチャネルＭＩＳＦＥ
    Ｔのソース領域およびドレイン領域と、前記第１および
    第２ｐチャネルＭＩＳＦＥＴのソース領域およびドレイ
    ン領域は、半導体基板内に形成され、 前記第１ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第１ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第２ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第２
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ一方の蓄積ノードを構成し、 前記第３ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記一方の蓄積ノードと接続され、 前記第２ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第２ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第１ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第１
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ他方の蓄積ノードを構成し、 前記第４ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記他方の蓄積ノードと接続され、 第１導電膜は、前記一方の蓄積ノードに電気的に接続さ
    れ、かつ前記第１および第２ｎチャネルＭＩＳＦＥＴの
    ゲート電極と、前記第１および第２ｐチャネルＭＩＳＦ
    ＥＴのゲート電極とは異なる導電層で形成され、 第２導電膜は、前記他方の蓄積ノードに電気的に接続さ
    れ、かつ前記第１および第２ｎチャネルＭＩＳＦＥＴの
    ゲート電極と、前記第１および第２ｐチャネルＭＩＳＦ
    ＥＴのゲート電極とは異なる導電層で形成され、 前記第１導電膜を一方の電極とし、前記第２導電膜を他
    方の電極とする容量素子が形成され、 前記第１導電膜は、第１接続孔を通じて前記第１ｎチャ
    ネルＭＩＳＦＥＴのドレイン領域に接続され、 前記第２導電膜は、第２接続孔を通じて前記第１ｎチャ
    ネルＭＩＳＦＥＴと前記第１ｐチャネルＭＩＳＦＥＴの
    ゲート電極と、前記第２ｎチャネルＭＩＳＦＥＴのドレ
    イン領域とに接続され ていることを特徴とする半導体集
    積回路装置。
  9. 【請求項９】 前記第１導電膜は、前記第１ｎチャネル
    ＭＩＳＦＥＴのドレイン領域と、前記第１ｐチャネルＭ
    ＩＳＦＥＴのドレイン領域と、前記第２ｎチャネルＭＩ
    ＳＦＥＴのゲート電極と、前記第２ｐチャネルＭＩＳＦ
    ＥＴのゲート電極とを互いに接続する一方の局所配線を
    構成していることを特徴とする請求項８記載の半導体集
    積回路装置。
  10. 【請求項１０】 前記第２導電膜は、前記第２ｎチャネ
    ルＭＩＳＦＥＴのドレイン領域と、前記第２ｐチャネル
    ＭＩＳＦＥＴのドレイン領域と、前記第１ｎチャネルＭ
    ＩＳＦＥＴのゲート電極と、前記第１ｐチャネルＭＩＳ
    ＦＥＴのゲート電極とを互いに接続する他方の局所配線
    を構成していることを特徴とする請求項７、８または９
    記載の半導体集積回路装置。
  11. 【請求項１１】 半導体集積回路装置において、メモリ
    セルは、第１ｎチャネルＭＩＳＦＥＴと、第２ｎチャネ
    ルＭＩＳＦＥＴと、第３ｎチャネルＭＩＳＦＥＴと、第
    ４ｎチャネルＭＩＳＦＥＴと、第１ｐチャネルＭＩＳＦ
    ＥＴと、第２ｐチャネルＭＩＳＦＥＴとを有し、 前記第１ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第１ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第２ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第２
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ一方の蓄積ノードを構成し、 前記第３ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記一方の蓄積ノードと接続され、 前記第２ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第２ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第１ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第１
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ他方の蓄積ノードを構成し、 前記第４ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記他方の蓄積ノードと接続され、 前記第１、第２、第３および第４ｎチャネルＭＩＳＦＥ
    Ｔのソース領域およびドレイン領域と、前記第１および
    第２ｐチャネルＭＩＳＦＥＴのソース領域およびドレイ
    ン領域は、半導体基板内に形成され、 メモリセルの容量素子は、前記蓄積ノードに接続され、 前記メモリセルと異なる回路の容量素子の電極は、前記
    メモリセルの容量素子の電極と同層の導電層で形成さ
    れ、 前記メモリセルと異なる回路の容量素子の容量絶縁膜
    は、前記メモリセルの容量素子の容量絶縁膜と同層の絶
    縁膜で形成されていることを特徴とする半導体集積回路
    装置。
  12. 【請求項１２】 前記メモリセルと異なる回路は入出力
    保護回路であり、前記容量素子の容量絶縁膜は窒化シリ
    コン膜からなることを特徴とする請求項７記載の半導体
    集積回路装置。
  13. 【請求項１３】 半導体集積回路装置において、ＳＲＡ
    Ｍメモリセルは、第１ｎチャネルＭＩＳＦＥＴと、第２
    ｎチャネルＭＩＳＦＥＴと、第３ｎチャネルＭＩＳＦＥ
    Ｔと、 第４ｎチャネルＭＩＳＦＥＴと、第１ｐチャネルＭＩＳ
    ＦＥＴと、第２ｐチャネルＭＩＳＦＥＴとを有し、 前記第１ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第１ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第２ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第２
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ一方の蓄積ノードを構成し、 前記第３ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記一方の蓄積ノードと接続され、 前記第２ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第２ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第１ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第１
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ他方の蓄積ノードを構成し、 前記第４ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記他方の蓄積ノードと接続され、 前記第１、第２、第３および第４ｎチャネルＭＩＳＦＥ
    Ｔのソース領域およびドレイン領域と、前記第１および
    第２ｐチャネルＭＩＳＦＥＴのソース領域およびドレイ
    ン領域は、半導体基板内に形成され、 前記ＳＲＡＭメモリセルの容量素子は、前記蓄積ノード
    に接続され、 ＤＲＡＭメモリセルは、メモリセル選択用ＭＩＳＦＥＴ
    と情報蓄積用容量素子とを有し、 前記ＳＲＡＭメモリセルの容量素子の電極は、前記ＤＲ
    ＡＭメモリセルの容量素子の電極と同層の導電層で形成
    され、 前記ＳＲＡＭ容量素子の容量絶縁膜は、前記ＤＲＡＭ容
    量素子の容量絶縁膜と同層の絶縁膜で形成されているこ
    とを特徴とする半導体集積回路装置。
  14. 【請求項１４】 半導体集積回路装置において、メモリ
    セルは、第１ｎチャネルＭＩＳＦＥＴと、第２ｎチャネ
    ルＭＩＳＦＥＴと、第３ｎチャネルＭＩＳＦＥＴと、第
    ４ｎチャネルＭＩＳＦＥＴと、第１ｐチャネルＭＩＳＦ
    ＥＴと、第２ｐチャネルＭＩＳＦＥＴとを有し、 前記第１ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第１ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第２ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第２
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ一方の蓄積ノードを構成し、 前記第３ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記一方の蓄積ノードと接続され、 前記第２ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第２ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第１ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第１
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ他方の蓄積ノードを構成し、 前記第４ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記他方の蓄積ノードと接続され、 前記第１、第２、第３および第４ｎチャネルＭＩＳＦＥ
    Ｔのソース領域およびドレイン領域と、前記第１および
    第２ｐチャネルＭＩＳＦＥＴのソース領域およびドレイ
    ン領域は、半導体基板内に形成され、 前記第１ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第１ｐチャネルＭＩＳＦＥＴのドレイン領域とは、第
    １局所配線を介して電気的に接続され、 前記第２ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第２ｐチャネルＭＩＳＦＥＴのドレイン領域とは、第
    ２局所配線を介して電気的に接続され、 前記第１および第２局所配線は、前記第１および第２ｎ
    チャネルＭＩＳＦＥＴのゲート電極、前記第１および第
    ２ｐチャネルＭＩＳＦＥＴのゲート電極とは異なる導電
    層で形成され、 前記一方の蓄積ノードと前記他方の蓄積ノードとの間に
    容量素子が形成されていることを特徴とする半導体集積
    回路装置。
  15. 【請求項１５】 半導体集積回路装置において、メモリ
    セルは、第１ｎチャネルＭＩＳＦＥＴと、第２ｎチャネ
    ルＭＩＳＦＥＴと、第３ｎチャネルＭＩＳＦＥＴと、第
    ４ｎチャネルＭＩＳＦＥＴと、第１ｐチャネルＭＩＳＦ
    ＥＴと、第２ｐチャネルＭＩＳＦＥＴとを有し、 前記第１ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第１ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第２ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第２
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ一方の蓄積ノードを構成し、 前記第３ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記一方の蓄積ノードと接続され、 前記第２ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第２ｐチャネルＭＩＳＦＥＴのドレイン領域と、前記
    第１ｎチャネルＭＩＳＦＥＴのゲート電極と、前記第１
    ｐチャネルＭＩＳＦＥＴのゲート電極とは、互いに電気
    的に接続され、かつ他方の蓄積ノードを構成し、 前記第４ｎチャネルＭＩＳＦＥＴのソース、ドレイン経
    路は、前記他方の蓄積ノードと接続され、 前記第１、第２、第３および第４ｎチャネルＭＩＳＦＥ
    Ｔのソース領域およびドレイン領域と、前記第１および
    第２ｐチャネルＭＩＳＦＥＴのソース領域およびドレイ
    ン領域は、半導体基板内に形成され、 前記第１ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第１ｐチャネルＭＩＳＦＥＴのドレイン領域とは、第
    １局所配線を介して電気的に接続され、 前記第２ｎチャネルＭＩＳＦＥＴのドレイン領域と、前
    記第２ｐチャネルＭＩＳＦＥＴのドレイン領域とは、第
    ２局所配線を介して電気的に接続され、 前記第１および第２局所配線は、同層の導電層で形成さ
    れ、 前記一方の蓄積ノードと前記他方の蓄積ノードとの間に
    容量素子が形成されていることを特徴とする半導体集積
    回路装置。
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