JPH0287392A

JPH0287392A - 半導体記憶装置

Info

Publication number: JPH0287392A
Application number: JP63236458A
Authority: JP
Inventors: Isao Akima; 勇夫秋間
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1988-09-22
Filing date: 1988-09-22
Publication date: 1990-03-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関し、例えばマイクロコ
ンピュータシステムに用いられるＲＡＭ（ランダム・ア
クセス・メモリ）に利用して有効な技術に関するもので
ある。

〔従来の技術〕

半導体集積回路で構成されるＲＡＭとしてはダイナミッ
ク型ＲＡＭとスタティック型ＲＡＭとがある。このよう
なＲＡＭとしては、■日立製作所昭和６２年３月発行「
日立ＩＣメモリデータブック」がある。

〔発明が解決しようとする課題〕

ダイナミック型ＲＡＭは単位面積当たりの記憶容量を大
きくすることができる反面、保持信号量が小さいため動
作速度が比較的遅くなるとともにリフレッシュ動作を必
要とする。スタティック型ＲＡＭは、上記リフレッシュ
動作を必要とせず、保持信号量が大きいため高速動作が
可能である反面、素子数が多いため単位面積当たりの記
憶容量が少なくなる。

本願発明者は、上記両ＲＡＭの特長を生かした新規な構
成のＲＡＭを考えた。

この発明の目的は、実質的な高速動作化を図りつつ、記
憶容量の増大を実現した半導体記憶装置を提供すること
にある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、入出力回路が結合される共通データ線に対し
て第１及び第２のカラム選択回路を介してマトリックス
配置されたダイナミック型メモリセルが結合されたデー
タ線と、マトリックス配置されたスタティック型メモリ
セルが結合されたデータ線とを設ける。

〔作　用〕

上記した手段によれば、内部でダイナミック型メモリセ
ルとスタティック型メモリセルとのデータ転送が可能で
あるため、ダイナミック型メモリセルを情報記憶部とし
て用い、外部からはスタティック型メモリセルに対して
アクセスするようにできるから、高速化と大記憶容量化
を兼ね備えたＲＡＭを得ることができる。

〔実施例〕

第１図には、この発明に係る半導体記憶装置の一実施例
の要部回路図が示されている。同図の各回路素子及び回
路ブロックは、公知のＣＭＯ５半導体集積回路の製造技
術によって、特に制限されないが、単結晶シリコンのよ
うな１個の半導体基板上において形成される。同図にお
いて、チャンネル部分（バックゲート）に矢印が付加さ
れたＭＯＳＦＥＴはＰチャンネル型である。

この実施例の半導体記憶装置は、ダイナミック型メモリ
セルがマトリックス配置されてなるダイナミック型メモ
リ部ＤＲＡＭと、スタティック型メモリセルがマトリッ
クス配置されてなるスタティック型メモリ部ＳＲＡＭと
から構成される。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成されるため、ダイナミック型
メモリ部Ｄ　ＲＡ、　Ｍを構成するＰチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。Ｎチャンネル部分　Ｓ　Ｆ　ＥＴは、上記半
導体基板表面に形成されたＰ型つェル碩域に形成される
。

これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｐ型つヱル頌域は、その上に形成されたＮチャン
ネルＭＯ３ＦＥＴのｉ板ゲートを構成する。Ｐチャンネ
ルＭＯ３ＦＥＴの基板ゲートすなわちＮ型基板は、ｉｓ
電圧ＶＣＣが供給される。なお、図示しない基板バイア
ス電圧発生回路は、ダイナミック型メモリ部ＤＲＡＭが
形成されるＰ型ウェル領域に供給すべき負のバンクバイ
アス電圧−ｖｂｂを発生する。これによって、Ｎチャン
ネルＭＯ３ＦＥＴの基板ゲートにバックバイアス電圧が
加えられることになり、その結果として、Ｎチャンネル
ＭＯ３ＦＥＴのソース、ドレインと基板間の寄生容量値
が減少させられるため回路の高速動作化が図られるとと
もに、基板に発生するマイノリティ　（少数）キャリア
が吸収され、情報記憶キャパシタに蓄積された情＠電荷
が失われることが軽減されるためリフレッシュ周期を長
くすることができる。

複数のダイナミック型メモリセルがマトリックス配置さ
れてなるメモリアレイは、後述するようなスタティック
型メモリ部ＳＲＡＭとの整合性を図るために、２交点（
折り返しビット線）方式とされる。同図には、その二対
の列が代表として具体的に示されている。例示的に示さ
れた二対の平行に配置された相補データ線（ビット線又
はデイジフト線）Ｄｏ、ＤＯ及びＤｉ、Ｄｉに、アドレ
ス選択用ＭＯ３ＦＥＴＱｍと情報記憶用キャパシタＣｓ
とで構成された複数のダイナミック型メモリセルのそれ
ぞれの入出力ノードが同図に示すように所定の規則性を
もって配分されて結合されている。

プリチャージ回路は、代表として示されたＭＯ３ＦＥＴ
Ｑ１７、ＱｌＢのように、相補データ線Ｄｏ、Ｄｏ及び
Ｄｉ、Ｄｉの間にそれぞれ設けられたスイッチＭＯＳ　
Ｆ　ＥＴにより構成される。ＭＯ３ＦＥＴＱ１７．Ｑｌ
Ｂは、そのゲートにＤＲＡＭが非選択状態のときに発生
されるプリチャージ信号ＰＣが供給されることによって
、ＤＲＡＭが非選択状態のとき又はメモリセルが選択状
態にされる前にオン状態にされる。これにより、前の動
作サイクルにおいて、後述するセンスアンプの増幅動作
による相補データ線Ｄｏ、Ｄｏ及びＤｌ。

Ｄｌのハイレベルとロウレベルをそれぞれ短絡して、相
補データ線Ｄｏ、Ｄｏ及びＤｉ、Ｄｉを約Ｖｃｃ／２の
プリチャージ電圧（ＨＶＣ）とする。

特に制限されないが、ＤＲＡＭが比較的長い時間非選択
状態に置かれる場合、上記プリチャージレベルは、リー
ク電流等によって低下する。そこで、この実施例では、
スイッチＭＯ３ＦＥＴＱＺｌを設けて、ハーフプリチャ
ージ電圧ＨＶＣを供給するようにする。このハーフプリ
チャージ電圧ＨＶＣを形成する電圧発生回路は、その具
体的回路は図示しないが、上記リーク電流等を補うよう
比較的小さな電流供給能力しか持たないようにされる。

これによって、消費電力が増大するのを抑えている。

ＤＲＡＭが非選択状態になるとき上記プリチャージＭＯ
３ＦＥＴＱ１７．ＱｌＢがオン状態にされる前に、上記
センスアンプは非動作状態にされる。これにより、上記
相補データ線Ｄｏ、ＤＯはハイインピーダンス状態でハ
イレベルとロウレベルを保持するものとなっている。ま
た、ＤＲＡＭが動作状態にされると、センスアンプが動
作状態にされる前に上記プリチャージ回路を構成するＭ
Ｏ３ＦＥＴＱ１７、ＱｌＢ及びＱ２１等はオフ状態にさ
れる。これにより、相補データＩＤＯ，ＤＯ及びＤｉ、
ＤＩは、ハイインピーダンス状態で上記ハーフプリチャ
ージレベルＨＶＣを保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータｖＡＤＯ，Ｄｏ等のハイレベルとロウレベルを単に
短絡して形成するものであるので、低消費電力化が図ら
れる。また、センスアンプの増幅動作におてい、上記プ
リチャージレベルを中心として相補データ＆１ｌＤＯ，
Ｄｏ等がハイレベルとロウレベルのようにコモンモード
で変化するので、容量カップリングにより発生するノイ
ズレベルを低減できるものとなる。

センスアンプは、その単位回路が例示的に示されており
、ＰチャンネルＭＯ３ＦＥＴＱ１３．Ｑ１５と、Ｎチャ
ンネルＭＯ３ＦＥＴＱ１４．Ｑ１６とからなるＣＭＯＳ
ラッチ回路で構成され、その一対の入出力ノードが上記
相補データ線％ＤＯ。

ＤＯに結合されている。上記ラッチ回路には、Ｐチャン
ネルＭＯ３ＦＥＴＱ１９を通して電源電圧Ｖｃｃが供給
され、ＮチャンネルＭＯ３ＦＥＴＱ２０を通して回路の
接地電圧ｖｓｓが供給される。これらのパワースイッチ
ＭＯ３ＦＥＴＱ１９．Ｑ２０は、同じメモリアレイ内の
他の同様な行に設けられたラッチ回路（単位回路）に対
して共通に用いられる。言い換えるならば、同じメモリ
アレイ内のランチ回路におけるＰチャンネルＭＯ３ＦＥ
Ｔ（！：ＮチャンネルＭＯＳ　Ｆ　ＥＴとはそれぞれそ
のソースＰＳ及びＳＮが共通接続される。

上記ＭＯ３ＦＥＴＱ１９．Ｑ２０のゲートには、動作サ
イクルではセンスアンプを活性化させる相補タイミング
パルスＳＡＣ，ＳＡＣが印加される。

上記パワースイッチＭＯＳ　Ｆ　ＥＴを複数個を並列接
続し、時系列に上記センスアンプ活性化パルスを発生さ
せてセンスアンプの増幅動作を複数段階に分ける構成と
してもよい。

第１段階においては、比較的小さいコンダクタンスを持
つパワースイッチＭＯ３ＦＥＴの電流制限作用によって
メモリセルからの一対のデータ線間に与えられた微小読
み出し電圧は、不所望なレベル変動を受けることなく増
幅される。この増幅動作によって相補データ線電位の差
が大きくされた後、比較的大きなコンダクタンスを持つ
パワースイッチＭＯＳ　Ｆ　ＥＴをオン状態にしてセン
スアンプの増幅動作を速くする。このように複数段階に
分けて、センスアンプの増幅動作を行わせる構成におい
ては、相補データ線の不所望なレベル変化を防止しつつ
データの高速読み出しを行うことができる。

横の行に配置された上記ダイナミック型メモリセルのア
ドレス選択用ＭＯ３ＦＥＴＱｍのゲートは、同じ行に配
置されたワード！ＷＯＳＷｌないしＷｍにそれぞれ共通
に結合される。これらのワードｉＷＯ，ＷｌないしＷｍ
は、ロウデコーダ回路ＤＸＤＲによって選択される。

第１のカラムスイッチ回路は、代表として示されている
ＮチャンネルＭＯ３ＦＥＴＱ９．ＱＩＯ及びＱｌｌ、Ｑ
１２のように、相補データ線Ｄｏ。

ＤＯ及びＤｉ、ＤＩと−ｔｒ−ａｍ補デーｙｂｘＣｖ、
ｃ；Ｄを選択的に結合させる。これらのＭＯ３ＦＥＴＱ
９．ＱＩＯ及びＱｌｌ、Ｑ１２のゲートには、カラムデ
コーダＤＹＤＲにより形成されたカラム選択信号ｙｏ、
ｙｉが供給される。

上記共通相補データ線ＣＤ、ＣＤは、上記単位のセンス
アンプと同様な回路構成のメインアンプを含むデータ出
力回路ＤＯＢの入力端子と、データ入力回路ＤＩＢの出
力端子に結合される。データ出力回路ＤＯＢは、読み出
し動作のとき図示しない制御信号により動作状態になり
、上記共通相補データ線ＣＤ、ＣＤの読み出し信号を増
幅して外部端子Ｄｏｕｔから出力する。データ入力回路
ＤＩＢは、書き込み動作のとき図示しない制御信号によ
り動作状態になり、外部端子Ｄｉｎから供給された書き
込みデータに従って上記共通相補データ線ＣＤ、ＣＤに
書き込み信号を伝える。上記データ入力回路ＤＩＢは、
上記書き込み動作以外はその出力がハイインピーダンス
状態にされる。

スタティック型メモリ部ＳＲＡＭを構成するＮチャンネ
ルＭＯＳ　Ｆ　ＥＴは、上記Ｎ型半導体基板上に形成さ
れたＰ型中エル領域上に形成される。

ＰチャンネルＭＯＳ　Ｆ　ＥＴは、Ｎ型半導体基板上に
形成される。Ｎチャンネル型ＭＯＳ　Ｆ　ＥＴの基板ゲ
ートとしてのＰ型ウェル領域は、回路の接地端子に結合
され、Ｐチャンネル型ＭＯ３ＦＥＴの共通の基板ゲート
としてのＮ型半導体基板は、回路の電源端子に結合され
る。なお、メモリセルを構成するＮチャンネルＭＯＳ　
Ｆ　ＥＴをウェル領域に形成する構成は、α綿等によっ
て引き起こされるメモリセルの蓄積情報の誤った反転を
防止する上で効果的である。

スタティック型メモリセルがマトリックス配置されてな
るメモリアレイは、複数のメモリセルＭＣ、ポリシリコ
ン層からなるワード線ＷＯないしＷｎ及び相補データ線
（ビット線又はデイジットいる。メモリセルＭＣのそれ
ぞれは、互いに同じ構成にされ、その１つの具体的回路
が代表として示されているように、ゲートとドレインが
互いに交差結線され、かつソースが回路の接地点に結合
された記憶ＭＯ３ＦＥＴＱＩ、Ｑ２と、上記ＭＯ３ＦＥ
ＴＱＩ、Ｑ２のドレインと電源端子ＶＣＣとの間に設け
られたポリ　（多結晶）シリコン層からなる高抵抗Ｒ１
，Ｒ２とを含んでいる。上記ＭＯ３ＦＥＴＱＩ、Ｑ２の
共通接続点と相補データ線Ｄｏ、ＤＯとの間に伝送ゲー
トＭＯ３ＦＥＴＱ３゜Ｑ４が設けられている。同じ行に
配置されたメモリセルの伝送ゲートＭＯ３ＦＥＴＱ３．
Ｑ４等のゲートは、それぞれ例示的に示された対応する
ワード線ＷＯ等に共通に接続され、同じ列に配置された
メモリセルの入出力端子は、それぞれ例示的に示された
対応する一対の相補データ（又はビフいる。

上記メモリセルＭＣにおいて、ＭＯ３ＦＥＴＱ１、Ｑ２
及び抵抗Ｒ１，Ｒ２からなる記憶回路は、一種のフリッ
プフロップ回路を構成しているが、情報保持状態におけ
る動作点は、普通の意味でのフリップフロップ回路のそ
れと随分異なる。すなわち、上記メモリセルＭＣにおい
て、それを低消費電力にさせるため、その抵抗Ｒ１は、
ＭＯ３ＦＥＴＱ１がオフ状態にされているときのＭＯ３
ＦＥＴＱ２のゲート電圧をそのしきい値電圧よりも若干
高い電圧に維持させることができる程度の著しく高い抵
抗値にされる。同様に抵抗Ｒ２も高抵抗値にされる。言
い換えると、上記抵抗Ｒ１、Ｒ２は、ＭＯ３ＦＥＴＱＩ
、Ｑ２のドレインリーク電流を補償できる程度の高抵抗
にされる。抵抗ＲＬ　Ｒ２は、ＭＯ３ＦＥＴＱ２のゲー
ト容量（図示しない）に蓄積されている情報電荷が放電
させられてしまうのを防ぐ程度の電流供給能力を持つ。

この実施例に従うと、半導体記憶装置がＣＭＯ５−ＩＣ
技術によって製造されるにもかかわらず、上記のように
メモリセルＭＣはＮチャンネル間Ｏ３ＦＥＴとポリシリ
コン抵抗素子とから構成される。

この実施例のメモリセルＭＣは、上記ポリシリコン抵抗
素子に代えてＰチャンネルＭＯ３ＦＥＴを用いる場合に
比べ、その大きさ（占有面積）を小さくできる。すなわ
ち、ポリシリコン抵抗を用いた場合、駆動ＭＯ３ＦＥＴ
ＱＩ又はＱ２のゲート電極と一体的に形成できるととも
に、それ自体のサイズを小型化できる。そして、Ｐチャ
ンネルＭＯ５ＦＥＴを用いるメモリセルＭＣ２のように
、駆動ＭＯ３ＦＥＴＱＩ、Ｑ２から比較的大きな距離を
持って離さなければならないことがないので無駄な空白
部分が生じない。これによって、上記メモリセルＭＣか
らなるスタティック型ＲＡＭの占有面積を比較的小さく
することができるものである。

なお、上記のようなメモリセルＭＣに代えて、ＣＭＯＳ
インバータ回路の入力と出力とを交差接続した構成のラ
ッチ回路を用いるものであってもよいことはいうまでも
ない。

ワード線ＷＯ，Ｗｎは、ロウデコーダ５ＸＤＲによりそ
のうちの一本が選択状態にされる。上記メモリアレイに
おけ不一対の相補データ線ＤＯ１ＤＯ及びＤｌ、Ｄｉは
、それぞれデータ線選択のための伝送ゲー）ＭＯ３ＦＥ
ＴＱ５．Ｑ６及びＱ７、Ｑ８から構成された第２のカラ
ムスイッチ回路を介して前記共通相補データ線ＣＤ、Ｃ
Ｄに接続される。この共通相補データ線ＣＤ、ＣＤには
、ダイナミック型メモリ部ＤＲＡＭとスタティック型メ
モリ部ＳＲＡＭ部との間でのデータ転送を行うために互
いに共通とされる。

カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ５、Ｑ６
及びＱ７．Ｑ８のゲートには、それぞれカラムデコーダ
５ＹＤＲによって形成されるカラム選択信号ＹＯ，Ｙｌ
が供給される。

この実施例においては、ダイナミック型メモリ部ＤＲＡ
Ｍとスタティック型メモリ部ＳＲＡＭとの間でデータ転
送を可能にするため、共通相補データ線ＣＤ、ＣＤに転
送増幅回路ＴＷＡが設けられる。この増幅回路ＴＷＡは
、データ転送モードのとき動作状態になり、相補データ
線ＣＤ、ＣＤの電位差を増幅する機能を持つ。

この実施例においては、共通相補データ線ＣＤ。

ＣＤに上記ダイナミック型メモリ部ＤＲＡＭとスタティ
ック型メモリ部ＳＲＡＭ０カラム選択用のスイッチＭＯ
３ＦＥＴが多数結合されることによって比較的大きな寄
生容量を持つにも係わらず、上記増幅回路ＴＷＡを設け
ることによって内部でＤＲＡＭとＳＲＡＭとの間で相互
にデータの転送を行わせるとこができる。この増幅回路
ＴＷＡとしては、前記センスアンプと同様にパワースイ
ッチによってその動作が制御されるラッチ回路が用いら
れる。

この実施例においては、上記ダイナミック型メモリ部Ｄ
ＲＡＭとスタティック型メモリ部ＳＲＡＭのそれぞれの
ワード線を選択するロウデコーダＤＸＤＲと５ＸＤＲが
設けられる。これらのロウデコーダＤＸＤＲと５ＸＤＲ
には、図示しないアドレスバッファを介してＸ系のアド
レス信号が供給される。この場合、Ｘ系のアドレス割り
当てをダイナミック型メモリ部ＤＲＡＭとスタティック
型メモリ部ＳＲＡＭとで分けることにより、アドレスバ
ッファを共通化することができる。

カラムデコーダＤＹＤＲと５ＹＤＲは、上記のように共
通相補データ線ＣＤ、ＣＤに対してダイナミック型メモ
リ部ＤＲＡＭとスタティック型メモリ部ＳＲＡＭの相補
データ線を共通に結合させる構成を採ることから、必然
的に分離したアドレスが割り当てられ、上記同様に共通
のアドレスバッファからＹ系のアドレス信号が供給され
る。

この実施例のアドレスバッファとしては、特に制限され
ないが、ダイナミック型ＲＡＭのようにＸ系とＹ系のア
ドレス信号けをアドレスストローブ信号に同期して時分
割方式により共通するものではなく、高速アクセスのた
めにＸ系とＹ系のアドレス信号をそれぞれ独立した外部
端子から供給する構成を採ようにする。

なお、図示しないが、制御信号としては、ダイナミック
型メモリ部ＤＲＡＭに対するアクセスか、スタティック
型メモリ部ＳＲＡＭに対するアクスかを区別する信号、
書き込み／読み出しを指示する信号、内部データ転送を
指示する信号、及び内部データ転送モードにおいて、Ｄ
ＲＡＭ　４ＳＲＡＭ、ＳＲＡＭ→ＤＲＡＭＢのようデー
タの転送方向を指示する信号が設けられる。これらの各
制御信号は、動作モードの識別とそれに対応した動作タ
イミング信号を発生する制御回路に供給される。

なお、ダイナミック型メモ９分ＤＲＡＭにおいては、時
間の経過とともに情報記憶キャパシタＣ３に保持された
電荷の形態の記憶情報がドレインリーク電流等によって
時間の経過ととともに失われてしまう、そこで、上記記
憶情報が失われる前にメモリセルの記憶情報を読み出し
て、それを増幅して再び同じメモリセルに書き込むとい
うリフレッシュ動作が必要である。このリフレッシュ動
作は、外部からダイナミック型メモリ部ＤＲＡＭを指定
して、そのロウ系の選択動作を行わせることによって実
現できる。しかし、このようにすると、外部でリフレッ
シュ動作の管理が必要になる。

そこで、この実施例では、内部にダイナミック型メモリ
部ＤＲＡＭのロウ系のアドレス信号を発生させるアドレ
スカウンタ回路を含む自動リフレッシュ回路を内蔵させ
る。リフレッシュアドレスカウンタ等を含んでいる。こ
の自動リフレッシュ回路は、特に制限されないが、リフ
レッシュ制御信号の入力により、ダイナミック型メモリ
部Ｄ　Ｒ／’。

Ｍがリフレッシュモードにされ、リフレッシュアドレス
カウンタ回路が動作して、ダイナミック型メモリ部ＤＲ
ＡＭのセルフリフレッシュを行わせる。この間、ダイナ
ミック型メモリ部ＤＲＡＭのアクセスを禁止するビジー
信号が外部に出力される。

この実施例のＲＡＭにおいては、スタティック型メモリ
部Ｓ　Ｒ，Ａ　Ｍに高速アクセスを必要とするデータを
格納させ、低速のアクセスでもかまわないデータをダイ
ナミック型メモリ部ＤＲＡＭに供給する構成の他、スタ
ティック型メモリ部ＳＲＡＭをキャッシュメモリのよう
にして用いるものとしてもよい。すなわち、マイクロプ
ロセッサ等からのメモリアクセスを、スタティック型メ
モリ部ＳＲＡＭに対して行うようにする。この構成では
、スタティック型メモリ部ＳＲＡＭに目的のデータが格
納されていない場合、データ転送を指示してダイナミッ
ク型メモリ部Ｄ　ＲＡ　Ｍからスタティック型メモリ部
Ｓ、ＲＡＭに対してデータ転送を行わせる。この間、マ
イクロプロセッサ等は他の情報処理を行い、データ転送
が完了を待ってマイクロプロセッサはスタティック型メ
モリ部ＳＲＡＭに対してメモリアクセスを行う。この構
成では、マイクロプロセッサは、常にスタティック型メ
モリ部ＳＲＡＭに対してメモリアクセスを行うものであ
るため高速アクセスが可能となる。

なお、電源投入直後の初期状態のときには、マイクロプ
ロセッサ等はダイナミック型メモリ部ＤＲＡＭをアクセ
スして初期設定を行う。この初期設定も上記スタティッ
ク型メモリ部ＳＲＡＭをバッファメモリとして用い、そ
れを介して行うものであってもよい。このように常に外
部からはスタティック型メモリ部ＳＲＡＭを介してメモ
リアクセスを行う構成の場合、ダイナミック型メモリ部
ＤＲＡＭの外部からの直接的なアクセスを禁止する構成
としてもよい。

バッテリーバックアップを行うことによって、スタティ
ック型メモリ部ＳＲＡＭは、前記のような高速アクセス
のための他、不揮発化したいデータを格納するために用
いるようにしてもよい。

上記の実施例から得られる作用効果は、下記の通りであ
る。

（１）入出力回路が結合される共通データ線に対して第
１及び第２のカラム選択回路を介してマトリックス配置
されたダイナミック型メモリセルが結合されたデータ線
と、マトリックス配置されたスタティック型メモリセル
が結合されたデータ線とを設けることにより、内部でダ
イナミック型メモリセルとスタティック型メモリセルと
のデータ転送が可能であるため、ダイナミック型メモリ
セルを情和記憶部として用い、外部からはスタティック
型メモリセルに対してアクセスするようにできるから、
高速化と大記憶容量化を兼ね備えたＲＡＭを得ることが
できるという効果が得られる。

（２）ダイナミック型メモリ部とスタティック型メモリ
部のロウ系のアドレス選択を独立して行う構成を採るこ
とによって、無意味なワード線の選択動作を行わない構
成にできるから、低消費電力化を図ることができるとい
う効果が得られる。

以上本願発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ダイナミック
型メモリ部とスタティック型メモリ部のワード線を共通
のロウデコーダにより選択する構成としてもよい。この
場合、ロウデコーダを中心にして左右にダイナミック型
メモリアレイと、スタティック型メモリアレイを配置で
き、回路の簡素化が可能になる。また、ダイナミック型
メモリ部ＤＲＡＭとスタティック型メモリ部ＳＲＡＭと
のデータ転送の際に、両ワード線が選択されているから
データ転送を効率よく行うことができる。

ダイナミック型メモリ部ＤＲＡＭのセンスアンプは、０
Ｍ０３回路の他、そのゲートとドレインが交差結合され
たＭＯＳ　Ｆ　ＥＴを単位回路するものであってもよい
。この場合、相補データ線には、センスアンプの増幅動
作により落ち込んだハイレベルをもとのハイレベルに戻
すアクティブリス１７回路が設けられる。メモリセルの
読み出し基準電圧は、前記のようにハーフプリチャージ
電圧を用いるものの他、ダミーセルによって基準電圧を
形成するものとしてもよい。

この発明は、半導体記憶装置として広く利用できるもの
である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を節単に説明すれば、下記の通りである
。すなわち、入出力回路が結合される共通データ線に対
して第１及び第２のカラム選択回路を介してマトリック
ス配置されたダイナミック型メモリセルが結合されたデ
ータ線と、マトリックス配置されたスタティック型メモ
リセルが結合されたデータ線とを設けることにより、内
部でダイナミック型メモリセルとスタティック型メモリ
セルとのデータ転送が可能であるため、ダイナミック型
メモリセルを情報記憶部として用い、外部からはスタテ
ィック型メモリセルに対してアクセスするようにできる
から、高速化と大記憶容量化を兼ね備えたＲＡＭを得る
ことができる。

【図面の簡単な説明】

第１図は、この発明に係る半導体記憶装置の（１１実施
例を示す要部回路図である。ＤＲＡＭ・・ダイナミック型メモリ部、ＳＲＡＭ・・ス
タティック型メモリ部、ＤＸＤＲ，５ＸＤＲ・・ロウデ
コーダ、ＤＹＤＲ，，５ＹＤＲ・・カラムデコーダ、Ｄ
ＩＢ・・データ入力回路、ＤＯＢ・・データ出力回路、
ＴＷＡ・・転送増幅回路、ＭＣ・・メモリセル（スタテ
ィック型）代理人弁理士　小川　勝男１／、□゛

Claims

【特許請求の範囲】１、入出力回路が結合された共通データ線と、マトリッ
クス配置された複数からなるダイナミック型メモリセル
が結合されたデータ線を上記共通データ線に結合させる
第１のカラム選択回路と、マトリックス配置された複数
からなるスタティック型メモリセルが結合されたデータ
線を上記共通データ線に結合させる第２のカラム選択回
路とを含むことを特徴とする半導体記憶装置。２、上記マトリックス配置されたダイナミック型メモリ
セルが結合されるワード線と、上記マトリックス配置さ
れたスタティック型メモリセルが結合されるワード線と
は、別々のワード線選択回路により選択されるものであ
ることを特徴とする特許請求の範囲第１項記載の半導体
記憶装置。３、上記共通データ線には、ダイナミック型メモリセル
と、スタティック型メモリセルとの間でのデータ転送を
行う増幅回路が設けられるものであることを特徴とする
特許請求の範囲第１又は第２項記載の半導体記憶装置。