JP2907892B2 - ダイナミック型ｒａｍ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型RAM（ランダム・アクセ
ス・メモリ）に関し、例えば約1Mビットや約4Mビットの
ように大記憶容量化を図ったダイナミック型RAMに利用
して有効な技術に関するものである。

〔従来の技術〕

約1Mビットのような大記憶容量化を図ったダイナミッ
ク型RAMとして、工業調査会1986年１月発行「電子材
料」頁39ないし頁44がある。

〔発明が解決しようとする課題〕

ダイナミック型RAMのワード線は、ワード線選択タイ
ミング信号に同期して選択される。ワード線選択タイミ
ング信号φｘは、下位２ビットのアドレス信号を受ける
デコード回路Xijにより、タイミング信号φx00、φx0
1、φx10及びφx11のように分配される。これらのタイ
ミング信号φx00、φx01、φx10及びφx11は、その上位
ビットのアドレス信号を解読するデコード回路の出力信
号によってスイッチ制御されるワードドライバを構成す
る対応するMOSFETのドレイン側に共通に供給される。例
えば、約1Mビットのダイナミック型RAMでは、1024本の
ワード線を持つ。これら1024本のワード線は、上記タイ
ミング信号φx00、φx01、φx10及びφx11に応じて246
本づつ４分割される。それ故、１つのタイミング信号当
たり、256個ものMOSFETが接続されることになる。MOSFE
Tのドレインは、接合容量を持つのでデコード回路の出
力に大きな負荷容量がつくことになり、ワード線の選択
／非選択の切り換えを遅くする原因になるものである。

また、メモリセルの情報記憶用キャパシタに対してデ
ータ線のハイレベルをフルライトするために、ワード線
の選択レベルをデータ線のハイレベル（電源電圧）以上
に高くするとき、上記のような大きな負荷容量を考慮し
て、ブートストラップ回路のブースト容量の容量値を大
きくする必要があり、このことは上記高速動作化の他、
低消費電力及び高集積化を妨げる原因になるものであ
る。

この発明の目的は、大記憶容量化を図りつつ、高速動
作化を実現したダイナミック型RAMを提供することにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
ワード線選択タイミング信号と下位ビットのアドレス信
号とを受け、複数からなるワード線タイミング信号に分
配するデコード回路を複数個設けるものとし、それぞれ
のデコード回路により形成されたワード線タイミング信
号を１ないし複数からなるメモリマットに対して供給す
る。

〔作 用〕

上記した手段によれば、デコード回路によって分配さ
れる１つのワード線選択タイミング信号線に結合される
ワードドライバ用MOSFETの数を減らすことができるか
ら、デコード回路やワード線選択タイミング発生回路の
負荷が軽くなり高速化が図られる。

〔実施例〕

第１図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。同図の各回
路ブロックは、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。同図における主要
な各回路ブロックは、実際の半導体基板上における幾何
学的な配置に合わせて描かれている。

この実施例では、特に制限されないが、ワード線とデ
ータ線対数は、1024×1024とされ、それぞれの交点にダ
イナミック型メモリセルが配置されることによって、約
1Mビットの記憶容量を持つようにされる。

メモリアレイは、メモリマットM1ないしM8から構成さ
れ、それぞれが128（ワード線）×1024（データ線対）
の記憶容量を持つようにされる。ただし、上記データ線
対は、１つのカラム選択線YSにより２対が同時選択され
るものとする。それ故、各メモリマットのアドレス割り
当ては128×512となる。各メモリマットM1ないしM8に
は、それぞれに対応してセンスアンプSA1なしいSA8及び
カラムスイッチCW1ないしCW8が設けられる。

この実施例では、チップサイズの小型化のために、特
に制限されないが、２つのメモリマットM1とM2ないしM7
とM8の各カラムスイッチCW1ないしCW8の間に対応して副
カラムデコーダ回路SCD1ないしSCD4が配置される。そし
て、上記８個からなるメモリマットM1ないしM8からなる
メモリアレイの中央部にメモリマットの中央部に主カラ
ムデコーダ回路MCDが配置される。

主カラムデコーダ回路MCDは、主プリデコーダ回路YD
により形成された14本からなるプリデコード出力を受け
る128個の単位回路によりプリカラム選択線PYSを形成す
る。同図において、代表として例示的に１つの単位回路
UMCDとそれに対応したプリカラム選択線PYSが示されて
いる。プリカラム選択線PYSは、上記単位回路UMCDを中
心として両サイドのメモリマットM1とM8まで左右に延長
される。

１つのメモリマットM1とM2の間には、副カラムデコー
ダ回路SCD1が配置される。この副カラムデコーダ回路SC
D1を構成する単位回路USCDは、上記プリカラム選択線PY
Sの信号と、この副カラムデコーダ回路SCD1に対応した
副プリデコーダ回路Y1により形成された４本かならるプ
リデコード出力を受けて、カラムスイッチCW1とCW2を選
択する４つのカラム選択線YSの中から１つを選択する。
このことは、メモリマットM3とM4ないしM7とM8との間に
設けられる副カラムデコーダ回路SCD2なしいSCD4におい
ても同様である。

主カラムデコーダ回路MCDは、図示しないが上位ビッ
トのアドレス信号A2ないしA8を受ける主プリデコーダ回
路YDにより形成された14本のプリデコード出力線により
構成される128通りの組み合わせに対応した128個からな
る４入力のゲート回路からなる単位回路UMCDから構成さ
れる。各ゲート回路の出力端子は、横方向に左右に延長
されるプリカラム選択線PYSに結合される。このプリカ
ラム選択線PYSの信号は、各副カラムデコーダ回路SCD1
ないしSCD4を構成する単位回路USCDに入力される。これ
らの単位回路USCDは、図示しないが下位２ビットのアド
レス信号A0とA1を受ける副プリデコーダ回路Y1ないしY4
により形成された４通りのプリデコード出力線の出力信
号と上記プリカラム選択線PYSとをそれぞれ受ける４個
からなる２入力のゲート回路から構成される。

この実施例のダイナミック型RAMにおけるカラムアド
レス選択は次のようにして行われる。上記アドレス信号
A2ないしA8により、主カラムデコーダ回路MCDが、128本
からなるプリカラム選択線の中から１つのプリカラム選
択線PYSを選択する。そして、下位２ビットのアドレス
信号A0とA1により、それぞれの副カラムデコーダ回路SC
D1ないしSCD4が、４本からなるカラム選択線YSの中の１
本のカラム選択線を選ぶものである。これにより、128
×４＝512通りのカラム選択動作を行うことができる。
なお、残り１ビットのカラムアドレス信号A9は、図示し
ないが、入出力回路IOBに供給され、１つのカラム選択
線により選ばれて２組からなるデータ線対の中の１つを
選ぶために用いられる。

この実施例では、前記のように主カラムデコーダ回路
MCDと、４つの副カラムデコーダ回路SCD1ないしSCD4を
持つ。それ故、カラムデコーダ列数からみると、隣接す
るメモリマット間にそれぞれカラムデコーダ回路を設け
るという従来の非シェアード方式よりカラムデコーダ列
の数が多くなる。しかしながらは、４つからなる副カラ
ムデコーダ回路SCD1なしいSCD4は、１つのカラム選択線
に対して２入力のノアゲート回路という極めて簡単な回
路から構成される。また、４つのカラム選択線に対応し
た単位の主カラムデコーダ回路も、４入力のナンドゲー
ト回路とインバータ回路から構成できる。これにより、
例えば、９ビットからなるアドレス信号を受けて512通
りのカラム選択線を形成するカラムデコーダ回路列を４
個も必要とする従来の非シェアード方式に比べて、デー
タ線方向のチップサイズを小さくできる。

通常、カラムデコーダはアドレス入力線１本当たり約
３μｍ等のように一定の幅をを必要とし、この発明が適
用された第１図の実施例では、アドレス入力線（プリデ
コード出力線）４＋４＋14＋４＋４＝30本である。これ
に対して、従来の非シェアード方式では、512通りのア
ドレス選択を行うカラムデコーダ回路が４列設けられる
から18×４＝72本になる。したがって、第１図の実施例
では、単純にいって非シェアード方式に比べ、カラムデ
コーダ列に関しては半分以下に小さくできるものとな
る。また、ワード線方向に対しては、128本のプリカラ
ム選択線と1024対のデータ線が配置される。これは、シ
ェアード方式のカラム選択線が512本と1024本対のデー
タ線が配置されるシェアード方式に比べて、ワード線方
向のチップサイズを約400本分程度もの配線ピッチ分だ
け小さくできる。この結果、大記憶容量化を図りつつ、
チップサイズの小型化が可能になるものである。

この発明においては、後述するようなロウ系のアドレ
ス選択回路の高速化及び高集積化等を主たる目的とする
ものであるから、メモリアレイの構成は、上記のような
カラム選択方式に代え、前記文献に示されたようなシェ
アート方式、あるいは隣接マット間にそれぞれカラムデ
コーダ回路を配置するという非シェアード方式を採るも
のであってもよい。

各メモリマットM1ないしM8の128本からなるワード線
は、Ｘデコーダ回路XD1ないしXD8によりそれぞれ選択さ
れる。この実施例では、ワード線の選択動作の高速化を
図るために、特に制限されないが、各メモリマットM1な
いしM8のそれぞれに対応してワード線選択タイミング信
号発生回路φｘにより形成されたワード線選択タイミン
グ信号から４通りに分配されたタイミング信号φx00〜
φx11を形成するデコード回路Xijが設けられる。

ＸアドレスバッファXADBとＹアドレスバッファYADBに
は、アドレス信号A0ないしA9が時系列的に入力される。
ロウ系のタイミング発生回路Ｒ−TGは、ロウアドレスス
トローブ信号▲▼を受け、ＸアドレスバッファXA
DBがそれに同期して入力されたＸ（ロウ）系のアドレス
信号を取り込み、それを保持するに必要なタイミング信
号を発生する。また、このタイミング発生回路Ｒ−TG
は、上記Ｘデコーダ回路の動作や、センスアンプの動作
タイミング信号等のようにロウ系の一連のタイミング信
号を発生する。同図では、ロウ系のタイミング発生回路
のうち、上記ワード線選択タイミング信号発生回路φｘ
のみが上記タイミング発生回路Ｒ−TGから抜き出して描
かれている。

カラム系のタイミング発生回路Ｃ−TGは、カラムアド
レスストローブ信号▲▼を受け、Ｙアドレスバッ
ファYADBがそれに同期して入力されたＹ（カラム）系の
アドレス信号を取り込むのに必要なタイミング信号及び
カラム選択タイミング信号を発生する。また、このタイ
ミング発生回路Ｃ−TGは、ライトイネブール信号▲
▼を受けて、リード／ライトモードを識別し、その動作
モードに応じて入出力回路IOBにおける読み出し系回路
の動作タイミング信号又は書き込み系回路の動作タイミ
ング信号を発生させる。

Ｘ系の選択動作は、リフレッシュサイクルとも関連す
るが、512リフレッシュサイクルでは、アドレス信号A0
〜A8を用いて、２対のメモリマットのワード線を同時に
選択させる。256リフレッシュサイクルでは、アドレス
信号A0〜A7を用いて、４対のメモリマットのワード線を
同時に選択させる。そして、残りのアドレス信号A9や、
A8及びA9は、上記入出力回路IOBに供給され、ここで上
記２対又は４対のメモリマットの中から１つのメモリマ
ットを指定するため用いられる。そして、図示しない
が、このマット指定信号に応じて、上記デコード回路Xi
jが選択的に動作状態にされる。すなわち、選択マット
に対応したデコード回路Xijのみが、活性化されてワー
ド線選択タイミング信号とアドレス信号A0とA1に応じて
ワードドライバに供給される４通りに分配されたワード
線選択タイミング信号を形成する。非選択マットに対応
したデコード回路Xijは非動作状態にされ、上記ワード
線選択タイミング信号を伝える伝送ゲートMOSFETがいず
れもオフ状態にされる。

第２図には、上記１つのメモリマットとそれに対応し
たＸ系選択回路の一実施例の具体的回路図が示されてい
る。同図の各回路素子は、公知のCMOS集積回路の製造技
術によって、１個の単結晶シリコンのような半導体基板
上において形成される。同図において、チャンネル部分
（バックゲート）に矢印が付加されたMOSFETはＰチャン
ネル型である。

集積回路の具体的構造を大まかに説明すると次のよう
になる。すなわち、単結晶Ｐ型シリコンからなり、かつ
Ｎ型ウエル領域が形成された半導体基板の表面部分のう
ち、活性領域とされた表面部分以外、すなわち、半導体
配線領域、キャパシタ形成領域、及びＮチャンネル及び
ＰチャンネルMOSFETのソース、ドレイン及びチャンネル
形成領域（ゲート形成領域）とされた表面部分以外に
は、公知の選択酸化法によって形成された比較厚い厚さ
のフィールド絶縁膜が形成されている。キャパシタ形成
領域は、特に制限されないが、キャパシタ用の誘電体膜
としての比較的薄い厚さの絶縁膜（酸化膜）を介して１
層目ポリシリコン層が形成されている。１層目ポリシリ
コン層は、フィールド絶縁膜上まで延長されている。１
層目ポリシリコン層の表面には、それ自体の熱酸化によ
って形成された薄い酸化膜が形成されている。キャパシ
タ形成領域における半導体基板表面には、イオン打ち込
み法によるＮ型領域が形成されること、又は所定の電圧
が供給されることによってチャンネルが形成される。こ
れによって、１層目ポリシリコン層、薄い絶縁膜及びチ
ャンネル領域からなるキャパシタが形成される。フィー
ルド酸化膜上の１層目ポリシリコン層は、１種の配線と
みなされる。

チャンネル形成領域上には、薄いゲート酸化膜を介し
てゲート電極として２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層
によって覆われていない活性領域表面には、それらを不
純物導入マスクとして使用する公知の不純物導入技術に
よってソース、ドレイン及び半導体配線領域が形成され
てる。

１層目及び２層目ポリシリコン層上を含む半導体基板
表面に比較的厚い厚さの層間絶縁膜が形成され、この層
間絶縁膜上には、アルミニュウムからなるような導体層
が形成されている。導体層は、その下の絶縁膜に設けら
れたコンタクト孔を介してポリシリコン層、半導体領域
に電気的に結合される。後で説明するメモリアレイにお
けるデータ線は、特に制限されないが、この層間絶縁膜
上に延長された導体層から構成される。

層間絶縁膜上及び導体層上を含む半導体基板表面は、
窒化シリコン膜とフオスフオシリケートガラス膜とから
なるようなファイナルパッシベーション膜によって覆わ
れている。

メモリマットM1は、特に制限されないが、２交点（折
り返しビット線）方式とされる。同図には、その一対の
行が具体的に示されている。例示的に示された一対の平
行に配置された相補データ線（ビット線又はディジット
線とも称される）D0,０に、アドレス選択用MOSFETQm
と情報記憶用キャパシタCsとで構成された複数のメモリ
セルのそれぞれの入出力ノードが同図に示すように所定
の規則性をもって配分されて結合されている。

プリチャージ回路PCは、代表として示されたMOSFETQ5
のように、相補データ線D0,０間に設けられたスイッ
チMOSFETにより構成される。MOSFETQ5は、そのゲートに
供給されるプリチャージ信号φpcによって、チップ非選
択状態のとき又はメモリセルが選択状態にされる前にオ
ン状態にされる。これにより、後述するセンスアンプSA
の以前の動作サイクルでの増幅動作によってハイレベル
及びロウレベルにされていた相補データ線D0,０は、M
OSFETQ5を介して短絡されることになるので共に約Vcc/2
（HVC）のプリチャージ電圧レベルにされることにな
る。なお、チップが比較的長い時間非選択状態に置かれ
る場合、上記プリチャージレベルは、リーク電流等によ
って低下する。そこで、特に制限されないが、この実施
例では、上記MOSFETQ5とともにプリチャージ信号φpcに
よって動作されるスイッチMOSFETQ45及びQ45を設けて、
ハーフプリチャージ電圧HVCを相補データ線D0,０に供
給するようにする。このハーフプリチャージ電圧HVCを
形成する電圧発生回路は、その具体的回路は図示しない
が、MOSFETを電圧分圧抵抗とするような電圧分圧回路か
ら構成される。電圧発生回路は、上記リーク電流等を補
う程度の比較的小さな電流供給能力しか持てば充分であ
り、分圧抵抗としてのMOSFETは比較的小さいコンダクタ
ンスを持つようにされる。これによって、電圧発生回路
によって消費電力が増大するのを抑えている。

なお、センスアンプSAは、RAMのチップ非選択状態へ
の移行等により上記プリチャージMOSFETQ5等がオン状態
にされる前に、非動作状態にされる。これにより、上記
相補データ線D0,０はハイインピーダンス状態でハイ
レベルとロウレベルを保持するものとなっている。セン
スアンプSAは、RAMが動作状態にされると、それに応じ
て動作状態にされる。上記プリチャージMOSFETQ5、Q45
及びQ46等は、センスアンプSAが動作される前にオフ状
態にされる。これにより、相補データ線D0,０は、ハ
イインピーダンス状態で上記ハーフプリチャージレベル
を保持するものである。

このようなハーフプリチャージ方式にあっては、相補
データ線D0,０のハイレベルとロウレベルを単に短絡
して形成するものであるので、低消費電力化が図られ
る。また、センスアンプSAの増幅動作において、上記プ
リチャージレベルを中心として相補データ線D0,０が
ハイレベルとロウレベルのようにディファレンシャルモ
ードで変化される際の、容量カップリングにより発生す
るノイズレベルを低減できるものとなる。

センスアンプSAは、それぞれメモリマットM1の相補デ
ータ線に一対一に対応された複数の単位回路からなる。
各単位回路USAは、第２図にその１つが例示的に示され
ているように、ＰチャンネルMOSFETQ7,Q9と、Ｎチャン
ネルMOSFETQ6,Q8とからなるCMOSラッチ回路で構成さ
れ、その一対の入出力ノードが対応する相補データ線D
0,０に結合されている。上記ラッチ回路には、特に制
限されないが、パワースイッチないし動作制御素子とし
ての並列形態のＰチャンネルMOSFETQ12,Q13を通して電
源電圧Vccが供給され、パワースイッチないし動作制御
素子としての並列形態のＮチャンネルMOSFETQ10,Q11を
通して回路の接地電圧Vssが供給される。これらのパワ
ースイッチMOSFETQ10,Q11及びMOSFETQ12,Q13は、同じメ
モリアレイ内の他の同様な行に設けられたラッチ回路
（単位回路）に対して共通に用いられる。言い換えるな
らば、同じメモリアレイ内のラッチ回路におけるＰチャ
ンネルMOSFETとＮチャンネルMOSFETとはそれぞれそのソ
ースPS及びSNが共通接続される。特に制限されないが、
MOSFETQ10及びQ12は、比較的小さいコンダクタンスを持
つようにされ、MOSFETQ11及びQ13は、比較的大きなコン
ダクタンスを持つようにされる。

上記MOSFETQ10,Q12のゲートには、動作サイクルにお
いてセンスアンプSAを活性化させようにハイレベル，ロ
ウレベルにされる相補タイミングパルスφpa1,pa1が
印加され、MOSFETQ11,Q13のゲートには、上記タイミン
グパルスφpa1,pa1より遅れてハイレベル，ロウレベ
ルにされる相補タイミングパルスφpa2,pa2が印加さ
れる。このようにすることによって、センスアンプSAの
動作は２段階に分けられる。タイミングパルスφpa1,
pa1が発生されたとき、すなわち第１段階においては、
比較的小さいコンダクタンスを持つMOSFETQ10及びQ12に
よる電流制限作用によってメモリセルからの一対のデー
タ線間に与えられた微小読み出し電圧は、不所望なレベ
ル変動を受けることなく増幅される。上記センスアンプ
SAでの増幅動作によって相補データ線電位の差が大きく
された後、タイミングパルスφpa2,pa2が発生される
と、すなわち第２段階に入ると、比較的大きなコンダク
タンスを持つMOSFETQ11,Q13がオン状態にされる。セン
スアンプSAの増幅動作は、MOSFETQ11,Q13がオン状態に
されることによって速くされる。このように２段階に分
けて、センスアンプSAの増幅動作を行わせることによっ
て、相補データ線の不所望なレベル変化を防止しつつデ
ータの高速読み出しを行うことができる。

この実施例では、上記メモリマット毎にワード線選択
タイミング信号φｘを下位ビットのアドレス信号a0,a1
に対応して分配するデコード回路Xijが設けられる。こ
のデコード回路Xijは、下位２ビットのアドレス信号a0,
a1をデコードして、入力されるワード線選択タイミング
信号φｘによって決められるタイミングにおいてデコー
ド出力φx00ないしφx11を形成する。

Ｘデコーダ回路XD1は、それぞれ４ワード線に１個宛
設けられた単位回路からなる。上記のようにメモリマッ
トM1に128本のワード線が設けられる場合、Ｘデコーダ
回路XD1は、32個の単位回路から構成される。同図に
は、１単位回路分（ワード線４本分）が代表として示さ
れている。図示の構成に従うと、特に制限されないが、
アドレス信号２〜６は、直列形態にされたＮチャン
ネル型の駆動MOSFETMOSFETQ32〜Q34のゲートに供給され
る。Ｐチャンネル型の負荷MOSFETQ35のゲートには、そ
の動作時に一時的にロウレベルにされる１ショットパル
スが供給される。この１ショットパルスは、例え
ば、ロウアドレスストローブ信号▲▼のロウレベ
ルによりＸアドレスバッファの動作タイミング信号が形
成されてからワード線選択タイミング信号φｘが発生さ
れる迄の間ロウレベルにされる。したがって、上記１シ
ョットパルスは、これらのタイミング信号を受けるタ
イミング発生回路TG内の論理回路により形成される。上
記負荷MOSFETQ35と駆動MOSFETQ32〜Q34によりナンド（N
AND）ゲート回路が構成され、上記４本分のワード線選
択信号が形成される。上記ナンドゲート回路の出力は、
一方において、CMOSインバータIV1で反転されＮチャン
ネル型のカットMOSFETQ28〜Q31を通して、ワードドライ
バとしてのＮチャンネル型伝送ゲートMOSFETQ24〜Q27の
ゲートに伝えられる。また、上記Ｘデコーダ回路XD1
は、上記ダイナミック型の構成に代えて完全CMOSスタテ
ィック型のデコーダとするものであってもよい。

上記デコード回路Xijは、その具体的回路を図示しな
いが、２ビットの相補アドレス信号a0,a1をデコードす
るデコーダと、かかるデコーダによって制御される上記
MOSFETQ24,Q28等と同様な伝送ゲートMOSFETとカットMOS
FETとからなるスイッチ回路を通してワード線選択タイ
ミング信号φｘから４通りのワード線選択タイミング信
号φx00ないしφx11を形成する。これらのワード線選択
タイミング信号φx00〜φx11は、上記ワードドライバと
してのMOSFETQ24〜Q27を介して各ワード線に伝えられ
る。

特に制限されないが、タイミング信号φx00は、アド
レス信号a0及びa1が共にロウレベルにされているとき、
タイミング信号φｘに同期してハイレベルにされる。同
様に、タイミング信号φx01、φx10及びφx11は、それ
ぞれアドレス信号０及びa1、及びa0及び１、及び
０及び１がロウレベルにされているときそれぞれタイ
ミング信号φｘに同期してハイレベルにされる。これに
よって、アドレス信号a1（及び１）は、複数のワード
線のうちのデータ線Ｄに結合されたメモリセルに対応さ
れたワード線群（W0、１、以下、第１ワード線群と称す
る）と、データ線に結合されたメモリセルに対応され
たワード線群（W2、W3、以下、第２ワード線群と称す
る）とを識別するための一種のワード線群選択信号とみ
なされる。

各ワード線と接地電位との間には、MOSFETQ20〜Q23が
設けられ、そのゲートに上記NAND回路の出力が印加され
ることによって、非選択時のワード線を接地電位に固定
させるものである。特に制限されないが、各ワード線の
遠端側（デコーダ側と反対側の端）には、スイッチMOSF
ETQ38〜Q41が設けられる。これらのMOSFETQ38〜Q41のゲ
ートには、上記タイミング信号φx00〜φx11と逆相のタ
イミング信号WC00〜WC11が供給される。これによって、
非選択のワード線を回路の接地電位に固定できるため、
ワード線相互の容量結合によって非選択のワード線が、
選択ワード線の立ち上がりに応じて中間電位に持ち上が
ってしまうことが防止できる。

上記のようにワード線選択タイミング信号φｘを分配
するデコード回路Xijを設ける場合、Ｘデコーダ回路XD1
を構成する単位回路は、複数のワード線（この実施例で
は４本）に対して１個宛設けられれば良く、半導体基板
上でのピッチ（間隔）をワード線のピッチとを合わせる
ことが容易となる。

カラムスイッチCW1は、代表として示されているＮチ
ャンネルMOSFEQ42,Q43のように、相補データ線D0,０
と共通相補データ線CD,▲▼との間に設けられたス
イッチMOSFETからなる。これらのMOSFETQ42,Q43等のゲ
ートには、前記Ｙ選択線からの選択信号YS0、YS1等が供
給される。

アドレス選択用MOSFETQmと情報記憶用キャパシタCsと
からなるダイナミック型メモリセルへの書込み動作にお
いて、情報記憶用キャパシタCsにフルライトを行うた
め、言い換えるならば、アドレス選択用MOSFETQm等のし
きい値電圧によって情報記憶用キャパシタCsへの書込み
ハイレベルが低下してしまわないようにするため、ワー
ド線選択タイミング信号φｘは、第１図のタイミング発
生回路φｘに含まれるブートストラップ回路によりワー
ド線選択タイミング信号φｘのハイレベルを電源電圧Vc
c以上の高レベルとする。

他のメモリマットM2ないしM8に上記類似の構成とさ
れ、特に制限されないが、それぞれについて上記デコー
ド回路Xijが設けられる。

例えば、512サイクルリフレッシュのときには、上記
８個のメモリマットのうち、２個づつのメモリマットの
ワード線が選択される。このとき、それに選択メモリマ
ットに応じて上記デコード回路Xijが動作状態にされ
る。これにより、ワード線選択タイミング発生回路φｘ
側からみた負荷は、上記動作状態にされる２つのデコー
ド回路Xijにより、32×２個のワードドライバ用MOSFET
が接続される。上記64個のMOSFETのうち、２個のMOSFET
がオン状態になって２本のワード線を選択状態にする。
このとき、選択メモリマットにおいては、上記２つのワ
ード線の他、２つのメモリマットにおける62個のオフ状
態のワードドライバMOSFETのドレイン接合容量が負荷と
して接続される。また、６個の非選択メモリマットに対
応した６個のデコード回路Xijにおける４個づつのスイ
ッチMOSFETのドレインが負荷容量として接続されること
になる。したがって、上記の例では、MOSFETのサイズを
全て等しくすると62＋24＝86個分のドレイン接合容量が
付加されるのに対して、従来のようにデコード回路Xij
を１共通に設ける構成では、254のオフ状態のワードド
ライバ用MOSFETと３個のデコード回路XijのMOSFETが接
続される。これにより、ワード線選択タイミング発生回
路の負荷容量を大幅に低減できるからワード線の立ち上
がりを高速に行うことができる。また、ワード線選択タ
イミング信号を昇圧して伝えるとき、昇圧電圧は上記負
荷容量とのチャージシェアによってレベルが決まるか
ら、上記負荷容量の低減により、ブートストラップ容量
の容量値を小さくできる。これにより、低消費電力と高
集積化も可能になる。

なお、リフレッシュサイクルを256サイクルとすると
きには、４つのメモリマット（半分のメモリマット）を
同時に選択状態にする。この場合には、上記オフ状態の
ワードドライバ用MOSFETの数が２倍の124個になるが、
上記の従来技術の247個に比べて約半分と少なくできる
ものである。

このことから、アドレス指定により複数のメモリマッ
トが２分割された選択／非選択にされるときには、上記
デコード回路Xijを２個設けて、４個づつのメモリマッ
トのワードドライバに対してそれぞれ共通にワード線選
択タイミング信号を供給する構成しとてもよい。このよ
うに、メモリマットとデコード回路Xijとは必ずしも一
対一に対応して設けられる必要があるものではなく、上
記メモリマットのアドレス割り当て等を考慮して種々の
組み合わせを採ることができる。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）ワード線選択タイミング信号と下位ビットのアド
レス信号とを受け、複数からなるワード線タイミング信
号に分配するデコード回路を複数個設けるものとし、そ
れぞれのデコード回路により形成されたワード線タイミ
ング信号を１ないし複数からなるメモリマットに対して
供給することにより、デコード回路によって分配される
１つのワード線選択タイミング信号線に結合されるワー
ドドライバ用MOSFETの数を減らすことができるから、デ
コード回路やワード線選択タイミング発生回路の負荷が
軽くなりワード線の選択動作の高速化が図られるという
効果が得られる。

（２）上記（１）により、ワード線選択タイミング発生
回路の負荷が軽くなるから、それに応じてタイミング発
生回路に設けられるブートストラップ容量の容量値を小
さくでき、高集積化と低消費電力化が可能になるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本願発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図の実
施例におていは、メモリアレイをデータ線方向に分割し
て複数からなるメモリマットを構成する場合を例にして
説明したが、これに加えてワード線方向にも分割するも
のであってもよい。例えば、第１図において、メモリマ
ットを上下に２分割して、その中央にＸデコーダ回路XD
とＹ系のプリデコーダ回路を配置するものであってもよ
い。この構成では、ワード線に結合されるメモリセルの
数が半分に減るからワード線自体の負荷容量が低減でき
その選択動作のいっそうの高速化が可能になるものであ
る。

約4Mビットもの記憶容量を持つダイナミック型RAMを
構成する場合、第１図の実施例におけるデコーダ回路XD
1〜XD8を中心として、上下対称的にメモリマットを配置
するものであってもよい。この場合、１つのメモリマッ
トのワード線数を256本とするか、メモリマットのワー
ド線数を128本とした場合には、メモリマット数を16個
のように２倍設ける構成とすればよい。このように、メ
モリマットやデコーダのレイアウト法は、種々の実施形
態を採ることができる。

入出力回路IOBは、１ビットの単位でメモリアクセス
を行うようにするもの他、×４ビットや×８ビットの単
位でメモリアクセスを行うようにするための各種選択回
路を設ける等種々の実施形態を採ることができるもので
ある。

ダイナミック型RAMとして必要なリフレッシュ動作を
行う自動リフレッシュ制御回路を内蔵するものであって
もよい。この自動リフレッシュ制御回路は、リフレッシ
ュモードの識別を行い必要なタイミング信号を発生させ
る回路と、リフレッシュアドレス信号を発生させる回路
から構成される。

また、多機能化のために入力回路又は出力回路として
シリアルアクセスポートを設ける構成としてもよい。こ
れにより、コンピュータグラフィック又はVTR等に用い
られる画像処理用のメモリを構成するものとしてもよ
い。

この発明は、ダイナミック型RAMに広く利用すること
ができるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、ワード線選択タイミング信号と下位ビッ
トのアドレス信号とを受け、複数からなるワード線タイ
ミング信号に分配するデコード回路を複数個設けるもの
とし、それぞれのデコード回路により形成されたワード
線タイミング信号を１ないし複数からなるメモリマット
に対して供給することにより、デコード回路によって分
配される１つのワード線選択タイミング信号線に結合さ
れるワードドライバ用MOSFETの数を減らすことができる
から、デコード回路やワード線選択タイミング発生回路
の負荷が軽くなりワード線の選択動作の高速化が図られ
る。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型RAMの
一実施例を示すブロック図、 第２図は、そのメモリマットとＸ系選択回路の一実施例
を示す要部回路図である。 M1〜M8……メモリマット、SA1〜SA8……センスアンプ、
CW1〜CW8……カラムスイッチ、SCD1〜SCD4……副カラム
デコーダ回路、USCD……副カラムデコーダの単位回路、
Y1〜Y4……副プリデコーダ回路、YD（YD0〜YD3）……主
プリデコーダ回路、MCD……主カラムデコーダ回路、UMC
D……主カラムデコーダの単位回路、XD1〜XD4……Ｘデ
コーダ回路、Xij……デコード回路、XADB……Ｘアドレ
スバッファ、YADB……Ｙアドレスバッファ、Ｒ−TG……
ロウ系タイミング発生回路、φｘ……ワード線選択タイ
ミング発生回路、Ｃ−TG……カラム系タイミング発生回
路、IOB……入出力回路

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】複数のワード線とデータ線の所定の交点に
   設けられた複数のメモリセルをそれぞれに有する複数の
   メモリマットと、 前記複数のワード線のそれぞれに対応して設けられる複
   数のワードドライバが、それぞれ２以上のワードドライ
   バが含まれるように群をなす複数のワードドライバ群
   と、 前記複数のメモリマットのそれぞれに対応して設けら
   れ、第１ロウアドレスを受けて前記複数のワードドライ
   バ群内のワードドライバのいずれかを選択するためのデ
   コード信号を前記複数のワードドライバ群に対して共通
   に出力する複数の第１デコード回路と、 前記複数のメモリマットのそれぞれに対応して設けら
   れ、第２ロウアドレスを受けて前記複数のワードドライ
   バ群のいずれかを選択するための信号を形成する複数の
   第２デコード回路とを備え、 前記第１ロウアドレスは、前記複数のワード線を選択す
   るのに必要なビット数を持つロウアドレスの下位の複数
   ビットであり、前記第２ロウアドレスは、前記ロウアド
   レスから前記第１ロウアドレスを除いた残りのビットで
   あり、 前記複数のワード線のうちの一つは前記第１デコード回
   路及び前記第２デコード回路の両方が選択したワードド
   ライバにより選択されることを特徴とするダイナミック
   型RAM。
2. 【請求項２】前記第１ロウアドレスは２ビットであり、
   前記第１デコード回路は４つのデコード出力信号を有
   し、前記ワードドライバ群に含まれるワードドライバの
   数は４個であることを特徴とする請求項１記載のダイナ
   ミック型RAM。
3. 【請求項３】前記第１デコード回路は、ロウアドレスス
   トローブ信号から形成されるワード選択タイミング信号
   によって決められるタイミングにおいて前記デコード信
   号を出力することを特徴とする請求項１または２記載の
   半導体装置。
4. 【請求項４】前記第２デコード回路は、前記複数のワー
   ドドライバ群ごとに設けられた複数の単位回路からなる
   ことを特徴とする請求項１から３のいずれかに記載のダ
   イナミック型RAM。
5. 【請求項５】前記複数のメモリマットごとに設けられた
   前記第１デコード回路は、前記複数のメモリマットの選
   択状態に対応して動作状態とされることを特徴とする請
   求項１から４のいずれかに記載のダイナミック型RAM。