JPH03130990A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関し、例えば約１Ｍビットや約４Ｍビ
ットのように大記憶容量化を図ったダイナミック型ＲＡ
Ｍに利用して有効な技術に関するものである。

〔従来の技術〕

約１Ｍビットのような大記憶容量化を図ったダイナミッ
ク型ＲＡＭとして、工業調査会１９８６年１月発行「電
子材料１頁３９ないし頁４４がある。

〔発明が解決しようとする課題〕

ダイナミック型ＲＡＭのワード線は、ワード線選択タイ
ミング信号に同期して選択される。ワード線選択タイミ
ング信号φＸは、下位２ビツトのアドレス信号を受ける
デコード回路Ｘｉｊにより、対して供給することにより
、デコード回路によって分配される１つのワード線選択
タイミング信号線に結合されるワードドライバ用ＭＯＳ
ＦＥＴの数を減らすことができるから、デコード回路や
ワード線選択タイミング発生回路の負荷が軽くなりワー
ド線の選択動作の高速化が図られる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示すブロック図、第２図は、そのメモリマ
ットとＸ系選択回路の一実施例を示す要部回路図である
。 Ｍ１〜Ｍ８・・メモリマット、ＳＡＩ〜ＳＡ８・・セン
スアンプ、ｃｗｉ−ｃｗｓ・・カラムスイッチ、ＳＣ：
Ｄ１〜５ＣＤ４・・副カラムデコーダ回路、ＵＳＣＤ・
・副カラムデコーダの単位回路、Ｙ１〜Ｙ４・・副プリ
デコーダ回路、ＹＤ（ＹＤＯ〜ＹＤ３）　　・・主プリ
デコーダ回路、ＭＣＤ・・主カラムデコーダ回路、ＵＭ
ＣＤ・・主カラムデコーダの単位回路、ＸＤＩ〜ＸＤ４
・・Ｘデコーダ回路、Ｘｉｊ・・デコード回路、ＸＡＤ
Ｂ・・Ｘアドレスバッファ、ＹＡＤＢ・・Ｙアドレスバ
ッファ、Ｒ−ＴＯ・・ロウ系タイミング発生回路、φＸ
・・ワード線選択タイ壽ング発生回路、Ｃ−ＴＧ・・カ
ラム系タイミング発生回路、１０Ｂ・・入出力回路

Claims (1)

1. 【特許請求の範囲】 １、ワード線選択タイミング信号と下位ビットのアドレ
   ス信号とを受け、複数からなるワード線タイミング信号
   に分配するデコード回路を複数個設けてそれぞれ対応す
   る１ないし複数からなるメモリマットに対して上記分配
   されたワード線選択タイミング信号を供給するようにし
   たことを特徴とするダイナミック型ＲＡＭ。 ２、上記ワード線選択タイミング信号は、フードストラ
   ップ回路により昇圧されたレベルを持つタイミング信号
   であることを特徴とする特許請求の範囲第１項記載のダ
   イナミック型ＲＡＭ。 ３、上記デコード回路は各メモリマットに一対一に対応
   してそれぞれ設けられるものであり、複数からなるメモ
   リマットは上位ビットのアドレス信号に従って選択的に
   ワード線が選択されるものであり、この選択されるワー
   ド線に対応したデコード回路のみが動作状態にされるも
   のであることを特徴とする特許請求の範囲１又は第２項
   記載のダイナミック型ＲＡＭ。