KR950020713A - 다이나믹 반도체기억장치 - Google Patents

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KR950020713A
KR950020713A KR1019940040719A KR19940040719A KR950020713A KR 950020713 A KR950020713 A KR 950020713A KR 1019940040719 A KR1019940040719 A KR 1019940040719A KR 19940040719 A KR19940040719 A KR 19940040719A KR 950020713 A KR950020713 A KR 950020713A
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다케히로 하세가와
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사토 후미오
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Abstract

본 발명은 복수의 메모리 셀을 직렬로 접속하여 메모리 셀 유니트를 구성하는 NAND형 셀 어레이방식에 있어서, 데이터 액세스에 따른 소비전력의 저감을 도모하고, 또한 액세스속도를 고속화한 반도체기억장치를 제공하고자 함에 그 목적이 있는 것이다.
이를 위한 본 발명은, 메모리 셀 어레이를 복수의 서브 어레이로 분할하고, 분할된 서브 어레이를 선택적으로 활성화함으로써, 데이터를 액세스할 때에 충방전하는 워드선, 레지스터 워드선, 비트선 등의 용량을 작게 하도록 구성되어 있다.

Description

댜이나믹 반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 관한 반도체기억장치의 개략구성을 모식적으로 나타낸 블록도,
제4도는 제1실시예에 있어서의 서브 어레이와 서브 로우 디코더를 보다 구체적으로 나타낸 도면,
제5도는 본 발명의 제2실시예에 관한 반도체기억장치의 개략구성을 모식적으로 나타낸 블록도.

Claims (14)

  1. 반도체기판과, 이 반도체기판상에서 로우방향 및 컬럼방향으로 배열되고, 또한, 각각이 상기 반도체기판에 행렬상으로 형성되며, 각각이 로우 어드레스와 컬럼 어드레스를 각각 갖는 복수의 메모리 셀을 소정개 직렬로 접속하여 구성된 복수의 메모리 셀 유니트로 구성되는 메모리 셀 어레이, 상기 복수의 메모리 셀 유니트가 컬럼방향으로 접속되는 복수의 비트선, 상기 복수의 메모리 셀이 로우방향으로 선택적으로 접속되는 복수의 워드선, 상기 복수의 메모리 셀 유니트로부터 상기 비트선으로 독출된 메모리 셀 데이터를 일시적으로 기억하는 복수의 레지스터 셀이 배치된 복수의 레지스터 어레이, 상기 복수의 레지스터 어레이에 기억된 상기 메모리 셀 데이터를 검지하는 복수의 센스 앰프, 외부로부터 상기 로우 어드레스의 정보를 받아서, 상기 보수의 워드선으로 부터 대응하는 워드선을 선택적으로 활성화하는 메인 로우 디코더, 상기 레지스터 어레이의 레지스터 워드선을 활성화하는 메인 레지스터 로우 디코더, 외부로부터 상기 컬럼 어드레스의 정보를 받아서, 대응하는 상기 센스 앰프를 선택하는 서브 어레이 디코더, 상기 메모리 셀 어레이를 분할하여 얻어지는 복수의 메모리 셀 서브 어레이에 각각 접속되며, 또한, 각각이 상기 서브 어레이 디코더와 상기 메인 로우 디코더에 접속되는 복수의 서브 로우 디코더, 상기 레지스터 어레이를 상기 복수의 메모리 셀 서브 어레이에 대응하여 분할해서 얻어지며, 또한 각각이 대응되는 상기 센스 앰프에 접속되는 복수의 레지스터 서브 어레이에 각각 접속되고, 또한 각각 상기 서브 어레이 디코더와 상기 메인 레지스터 로우 디코더에 접속되는 복수의 서브 레지스터 로우 디코더를 구비하고, 상기 메모리 셀 서브 어레이와 상기 레지스터 서브 어레이가 상기 서브 어레이 디코더에 의해 선택적으로 구동되는 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 서브 로우 디코더는 상기 메인 로우 디코더로부터 활성화신호가 입력되어 상기 서브 어레이 디코더에 의해 선택된 경우에는 대응하는 상기 메모리 셀 유니트를 구성하는 상기 메모리 셀의 상기 워드선을 순차적으로 활성화하는 것을 특징으로 하는 반도체기억장치.
  3. 제1항에 있어서, 상기 서브 어레이내의 임의의 메모리 셀 유니트에 액세스할 때에, 상기 로우 어드레스와 상기 컬럼 어드레스를 외부로부터 상기 메인 로우 디코더 및 상기 서브 어레이 디코더로 각각 거두어 들인 후에, 상기 어드레스의 상기 메모리 셀 유니트를 갖춘 상기 서브 어레이를 선택적으로 활성화하는 동작을 갖춘 것을 특징으로 하는 반도체기억장치.
  4. 제1항에 있어서, 상기 서브 어레이내의 임의의 메모리 셀 유니트에 액세스할 때에, 상기 비트선으로부터 제1번째의 메모리 셀에 액세스할 때에는 모든 상기 서브 어레이를 활성화하고, 제2번째 이후의 메모리 셀에 액세스할 때에는 상기 메모리 셀 유니트를 갖춘 상기 서브 어레이를 선택적으로 활성화하는 서브 어레이 선택회로를 더 갖춘 것을 특징으로 하는 반도체기억장치.
  5. 제4항에 있어서, 상기 서브 어레이 선택회로가 상기 서브 어레이를 선택적으로 활성화하기 위해 상기 서브 어레이 디코더를 제어하는 것을 특징으로 하는 반도체기억장치.
  6. 제4항에 있어서, 상기 서브 어레이 선택회로가 상기 서브 어레이를 선택적으로 활성화하기 위해 상기 서브 로우 디코더 및 상기 서브 레지스터 로우 디코더를 제어하는 것을 특징으로 하는 반도체기억장치.
  7. 제4항에 있어서, 상기 서브 어레이 선택회로는 상기 제2번째 이후의 메모리 셀에 액세스하는 것을 알리는 타이밍신호를 입력받고, 이 타이밍신호와 상기 서브 어레이의 선택신호의 AND를 취하며, 더욱이 그 결과와 상기 워드선의 활성화신호의 AND를 취하는 것을 특징으로 하는 반도체기억장치.
  8. 제4항에 있어서, 상기 서브 어레이 선택회로는 리프레쉬동작에 있어서, 상기 서브 어레이의 전부를 활성화시키는 것을 특징으로 하는 반도체기억장치.
  9. 제1항에 있어서, 상기 서브 어레이내의 임의의 상기 메모리 셀 유니트에 액세스할 때에, 제1번째의 상기 메모리 셀에 액세스할 때에는 상기 로우 어드레스가 상기 메인 로우 데이터 디코더에 거두어 들여진 시점에서 이 로우 어드레스에 대응하는 모든 상기 서브 어레이를 활성화하고, 선택된 상기 메모리 셀이 유지하는 데이터를 상기 서브 어레이용 센스 앰프로 독출하는 동작과, 이어서 외부로부터 입력되는 상기 컬럼 어드레스에 대응하는 상기 메모리 셀이 유지하는 데이터를 상기 센스 앰프로부터 독출하는 동작과, 계속되는 제2번째 이후의 상기 메모리 셀에 대해서는 이미 지정되어 있는 상기 서브 어레이만을 활성화하는 동작을 갖춘 것을 특징으로 하는 반도체기억장치.
  10. 제1항에 있어서, 상기 메모리 셀 유니트가 다이나믹형인 것을 특징으로 하는 반도체기억장치.
  11. 제1항에 있어서, 상기 서브 로우 디코더는 상기 서브 어레이 디코더에서 선택된 상기 서브 어레이중에서 상기 메인 로우 디코더에서 선택된 상기 메모리 셀 유니트를 구동시키는 것이고, 상기 서브 레지스터 로우 디코더는 상기 서브 어레이 디코더에서 선택된 상기 서브 어레이중의 상기 메인 레지스터 로우 디코더에서 선택된 상기 레지스터 셀을 구동시키는 것을 특징으로 하는 반도체기억장치.
  12. 제1항에 있어서, 상기 서브 어레이 디코더는 동시에 활성화할 수 있는 상기 서브 어레이의 수를 외부로부터 설정할 수 있는 것을 특징으로 하는 반도체기억장치.
  13. 제1항에 있어서, 상기 서브 어레이 디코더는 상기 서브 어레이를 2n(n=0, 1, 2,…)배로 동시에 활성화할 수 있는 것을 특징으로 하는 반도체기억장치.
  14. 제1항에 있어서, 상기 복수의비트선으로부터 소정의 비트선을 상기 레지스터 셀 어레이에 접속하는 비트선 선택회로의 서브 어레이를 상기 서브 어레이에 대응하여 더욱이 구비한 것을 특징으로 하는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940040719A 1993-12-28 1994-12-28 다이나믹 반도체기억장치 KR0150492B1 (ko)

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