JPH081746B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はデータの書込み、読出しが可能なランダム
・アクセス型の半導体記憶装置に係り、特に全てのメモ
リセルにおけるデータの初期設定が一度に行なうことが
できるようにしたものである。

（従来の技術） 半導体記憶装置（以下、単にメモリと称する）は大別
するとRAMとROMとに分けられる。このうち、RAMはデー
タの書込み、読出しが可能であり、ROMはデータの読出
しのみが行なわれる。そして、これらのメモリは必要に
応じて使い分けられている。

また、最近ではNVRAM（不揮発性RAM）が用いられるこ
ともあるが、これは価格が高価なために特殊な用途にの
み使用されている。

ところで、従来のRAMでは、システム内に組込まれた
ときにはまず何等かのデータを書き込まなければならな
い。すなわち、他の媒体からプログラムやデータを読込
まなければ使用できない。他方、従来のROMでは予めデ
ータが固定されており、これを変更することはできな
い。

このため、従来ではRAMとROMとを同じシステム内に組
込んで使用している。ところが、この場合にはRAMとROM
とが別々の集積回路であるために、ボード上に実装する
際に広いボード面積が必要になる、ROM用のアドレス空
間をRAM用に使用できないためにアドレス空間が限られ
る、ROMに格納されているプログラムに欠陥が発生した
場合にこれを変更することができない、RAMに記憶させ
るべきデータを格納している他の媒体が必要であり、シ
ステム規模が大きくなる、最初にRAMにデータを記憶さ
せるための余分な時間が必要となる、等の問題がある。

他方、NVRAMはスタティック型RAMと電気的消去可能な
プログラマブルROM、いわゆるE²PROMとを組合わせた構
成であるために、チップ面積が大きく価格が高価であ
る、データの書込み回数に制限がある等の他に、上記と
同様にシステム規模が大きくなる、データを記憶させる
ための余分な時間が必要となる、等の問題がある。

（発明が解決しようとする問題点） このように従来では固定されたデータの記憶にはRO
M、E²PROM等を必要とするか、もしくはRAMのみを設ける
場合には他の媒体からデータを読み込む必要があり、こ
れにより種々の問題点が発生している。

この発明は上記のような事情を考慮してなされたもの
であり、その目的は、データの初期設定が他の媒体を必
要とせずに短時間で行なえ、しかも通常のデータの書込
み、読出しを行なうことができる半導体記憶装置を提供
することにある。

［発明の構成］ （問題点を解決するための手段） この発明の半導体記憶装置は、データの書込み、読出
しを行う複数のダイナミック型メモリセルと、上記メモ
リセルが接続されたビット線と、通常のデータの書込
み、読出し動作時に上記メモリセルをアドレスに応じて
選択する選択手段と、初期データ設定動作時に全てのメ
モリセルを選択し、各メモリセルにおける初期データ設
定用トランジスタの有無に応じて初期データ設定を行わ
せる制御手段とを具備し、上記メモリセルは、データ記
憶用のキャパシタと、このキャパシタと上記ビット線と
の間に接続され上記選択手段の出力で駆動される第１の
トランジスタと、上記キャパシタと上記ビット線との間
で上記第１のトランジスタに対して並列に接続され、上
記制御手段の出力で駆動され、初期設定データに基づい
て選択的に設けられる初期データ設定用の第２のトラン
ジスタとから構成され、上記制御手段は、初期データ設
定動作時に供給される外部制御信号に基づき全てのメモ
リセル内の上記第１のトランジスタを第１の期間内で導
通させる第１の手段と、上記各第１のトランジスタの導
通期間に対応して上記ビット線の電位を第１の電位に設
定する第２の手段と、上記第１の期間経過後の所定期間
内に上記第２のトランジスタを導通させる第３の手段
と、上記第２のトランジスタの導通期間に対応して上記
ビット線の電位を第２の電位に設定する第４の手段とか
ら構成されていることを特徴とする。

（作用） この発明の半導体記憶装置は、データの書込み、読出
しを行なうメモリセルに対し、初期データ設定を行なう
ための初期データ設定用トランジスタを選択的に設けて
おき、初期データ設定動作時には全てのメモリセルを選
択して各メモリセルにおける初期データ設定用トランジ
スタの有無に応じて各メモリセルの初期データ設定を行
なわせるようにしている。

（実施例） 以下、図面を参照してこの発明の実施例を説明する。

第２図はこの発明の記憶装置を、アドレスがA0〜A5の
６ビットからなり１ビット単位でデータの入出力を行な
うダイナミック型のデータ書込み、読出し半導体記憶装
置（以下、DRAMと称する）に実施した場合の全体の構成
を示すブロック図である。

このDRAMには、外部からロウ（行）アドレス・ストロ
ーブ信号▲▼、カラム（列）アドレス・ストロー
ブ信号▲▼、ライトイネーブル信号、チップセ
レクト信号▲▼、６ビットのアドレスA0〜A5、リセ
ット信号RESET及び１ビットの書込みデータDinが供給さ
れるようになっており、DRAMから外部には１ビットの読
出しデータDoutが出力されるようになっている。

第２図において、11はロウアドレス・ストローブ信号
▲▼に同期したクロックを発生するRASクロック
発生部、12はカラムアドレス・ストローブ信号▲
▼に同期したクロックを発生するCASクロック発生部、1
3はこれらRASクロック発生部11とCASクロック発生部12
で発生されるクロックに基づいてアドレスクロックを発
生するアドレスクロック発生部、14はチップセレクトバ
ッファ、15はアドレスバッファ、16は行デコーダ、17は
列デコーダ、18A及び18Bはそれぞれ複数のメモリセルが
設けられたメモリセルアレイ、19A及び19Bはそれぞれダ
ミーセルアレイ、20は複数のセンスアンプ並びにデータ
入出力選択ゲートが設けられたセンスアンプ／データ入
出力選択ゲート回路、21はデータバス選択回路、22はデ
ータ出力バッファ、23はデータ入力バッファ、24はライ
トクロック発生部、25は制御信号発生部である。

このような構成において、行デコーダ16、メモリセル
アレイ18と制御信号発生部25を除いた部分のそれぞれの
構成は従来のDRAMの場合と全く同様である。

第１図は上記実施例装置において、従来のDRAMとは構
成が異なっている行デコーダ16と一つのメモリセルアレ
イ18の部分の具体的な構成を示す回路図である。図中、
31は上記アドレスバッファ15からの６ビットのアドレス
信号に基づいて64本の出力線32のうちのいずれか１本を
選択する行デコーダ部であり、この行デコーダ部31は従
来の行デコーダそのものに対応している。上記行デコー
ダ部31の64本の出力線32の信号は64個のオアゲート33の
それぞれ一方入力端子に供給される。そして、これら各
オアゲート33のそれぞれ他方入力端子には初期データ設
定時に外部からリセット信号RESETが供給される。

34A及び34Bは一方のメモリセルアレイ18A内に設けら
れているメモリセルを例示したものであり、一つのメモ
リセルアレイ18内には（32×64）個のメモリセル34が32
行64列の状態で行列状に配置されている。そして、これ
ら各メモリセル34には通常のダイナミック型セルと同様
に、データ記憶用のキャパシタ35と選択用のトランジス
タ36が設けられている他に、初期データ設定時に設定す
べきデータに応じて選択的に、トランジスタ36に対して
初期データ設定用のトランジスタ37が並列に接続されて
いる。例えば、初期データ設定時に“0"レベルを設定す
べきセル34Aについてはこのトランジスタ37が設けられ
ており、“1"レベルを設定すべきセル34Bについては設
けられていない。

同一行に配置されたそれぞれ64個のメモリセル34内の
選択用のトランジスタ36のゲートは、前記各メモリセル
アレイ18A、18Bについてそれぞれ32本ずつ設けられてい
るビット選択線38のうち対応するものに共通に接続され
ている。また、同一列に配置されたそれぞれ32個のメモ
リセル34内の選択用のトランジスタ36のドレイン及び初
期データ設定用のトランジスタ37が設けられているもの
についてはこのトランジスタ37のドレインは、64本のビ
ット線39のうち対応するものに共通に接続される。

さらに同一行に配置されたそれぞれ64個のメモリセル
34のうち、初期データ設定用のトランジスタ37が設けら
れているものについてはこのトランジスタ37のゲート
は、64本の行リセット線40のうち対応するものに共通に
接続される。これらの行リセット線40には初期データ設
定時に制御信号RSTが供給される。

上記各ビット線39と電源＋Ｖとの間にはトランジスタ
41が、各ビット線39と基準電源GNDとの間にはトランジ
スタ42がそれぞれ接続されている。そして、トランジス
タ41のゲートには、プリチャージ制御信号PCとリセット
信号RESETが供給されるオアゲート43の出力が供給さ
れ、トランジスタ42のゲートには上記制御信号RSTが供
給される。

なお、上記各トランジスタは例えば全てエンハンスメ
ント型でＮチャネルのものが使用されているとする。

第３図は上記第２図の実施例装置における制御信号発
生部25の具体的な構成を示す回路図である。初期データ
設定時に外部から入力されるリセット信号RESETはノア
ゲート51の一方入力端子及びインバータ52に供給され
る。上記インバータ52の出力は遅延回路53を介して、上
記ノアゲート51の他方入力端子に供給される。そして、
このノアゲート51の出力が上記制御信号RSTとして行リ
セット線40等に出力される。

第４図は上記第３図回路のタイミングチャートであ
る。初期設定動作の場合にはまず、期間T1に外部リセッ
ト信号RESETが“1"レベルにされ、この期間T1の経過の
後は“0"レベルのまま保持される。信号RESETが“1"レ
ベルにされているとき、インバータ52の出力Ａは“0"レ
ベル、遅延回路53の出力Ｂも“0"レベルであり、ノアゲ
ート51の出力として得られる信号RSTも“0"レベルにな
っている。期間T1の経過後に信号RESETが“0"レベルに
低下すると、ノアゲート51の出力信号RSTは、期間T1の
経過直後から遅延回路53における遅延期間T2が経過する
前までは“1"レベルとなり、これ以降は“0"レベルとな
る。

このような構成において、始めにデータの初期設定を
行なう場合の動作を説明する。まず、上記期間T1におい
て信号RESETが“1"レベルのとき、行デコーダ16内の各
オアゲート33の出力は行デコーダ部31の出力とは無関係
に“1"レベルになり、メモリセルアレイ18A及び18B内の
64本のビット選択線38が同時に駆動される。これによ
り、全てのメモリセル34内の選択用のトランジスタ36が
導通する。

他方、信号RESETが“1"レベルにされることにより、
オアゲート43の出力が“1"レベルになる。これにより各
ビット線39に接続されているトランジスタ41が導通し
て、各ビット線39が“1"レベルに充電される。この時、
各セル内の選択用のトランジスタ36がそれぞれ導通する
ので、これら各トランジスタ36を介して各データ記憶用
のキャパシタ35が“1"レベルに充電される。すなわち、
期間T1では全てのメモリセル34に対して“1"レベルのデ
ータが設定される。

次の期間T2では、信号RESETが“0"レベルになり、全
てのビット選択線38が“0"レベルになる。なお、このと
き行デコーダ部31の各出力は“0"レベルになっているも
のとする。これにより、全てのメモリセル34内の選択用
のトランジスタ36が非導通状態になる。他方、この期間
T2において信号RSTが“1"レベルになることにより、メ
モリセル34A内に選択的に設けられているトランジスタ3
7が導通する。また、各ビット線39に接続されているト
ランジスタ42が導通し、各ビット線39は今度はこのトラ
ンジスタ42それぞれを介して“0"レベルに放電される。
この時、トランジスタ37が設けられている各セル、例え
ばセル34Aでは、導通しているトランジスタ37を介して
各データ記憶用のキャパシタ35が“0"レベルに放電され
る。このトランジスタ37が設けられていない各セル、例
えばセル34Bではキャパシタ35の放電経路が形成されな
いので、キャパシタ35は“1"レベルに充電されたままの
状態になる。すなわち、期間T2では、トランジスタ37が
設けられているメモリセルでは“0"レベルのデータが設
定される。

従って、期間T2の経過後は、トランジスタ37が設けら
れているメモリセルでは“0"レベルのデータ設定が行な
われ、トランジスタ37が設けられていないメモリセルで
は“1"レベルデータの設定が行なわれる。しかも、これ
らのデータ設定は全てのメモリセルについて同時に行な
われるため、この初期データ設定に必要な時間は極めて
短時間となる。

次に上記実施例装置において、通常のデータ書込み、
読出しを行なう場合の動作を説明する。この通常動作時
にはリセット信号RESETは“0"レベルのままにされる。
これにより第３図の制御信号発生部25で得られる信号RS
Tも“0"レベルのままである。従って、行デコーダ16内
の各オアゲート33からは行デコーダ部31からの信号が出
力され、これらの信号が各ビット選択線38に伝達され
る。また、信号RSTが“0"レベルにされているため、各
メモリセル34内に選択低に設けられているトランジスタ
37は常時、非導通状態にされる。

この状態で外部から行アドレス及び列アドレスをそれ
ぞれ６ビットのアドレスA0〜A5として時分割的に入力
し、これらのアドレス入力に同期してロウアドレス・ス
トローブ信号▲▼及びカラムアドレス・ストロー
ブ信号▲▼を入力する。これにより行アドレスが
行デコーダ16に、列アドレスが列デコーダ17それぞれに
取り込まれ、行デコーダ16の出力に基づいて二つのメモ
リセルアレイ18A及び18B内のいずれか１本のビット選択
線38が選択駆動され、１行分の64個のメモリセル34がセ
ンスアンプ／データ入出力選択ゲート回路20に接続され
る。さらにアドレスバッファ15からの５ビットの信号が
供給される列デコーダ17の出力に基づき、上記64個のメ
モリセルのうちいずれか２個が選択され、この２個のメ
モリセルがデータバス選択回路21に接続される。さらに
データバス選択回路21は、アドレスバッファ15からの１
ビットの信号に基づいて２個のメモリセルのいずれか一
方を選択する。ここで、例えばライトイネーブル信号
が“0"レベルにされているデータ書込みモードの場合に
は、ライトクロック発生部24からのクロックに基づきデ
ータ入力バッファ23で入力データDinが取り込まれ、こ
のデータがデータバス選択回路21に供給されることによ
り１ビットデータの書込みが行なわれる。

他方、ライトイネーブル信号が“1"レベルにされて
いるデータ読出しモードの場合には、データバス選択回
路21で選択されたセルのデータがデータ出力バッファ22
を経由してDoutとして外部に出力されることにより１ビ
ットデータの読出しが行なわれる。なお、この通常のデ
ータ書込み、読出し動作の最初には、プリチャージ制御
信号PCが“1"レベルにされることによりトランジスタ41
が導通し、各ビット線39のプリチャージが行なわれる。

第５図は上記実施例の変形例によるメモリセルアレイ
18周辺の構成を示す回路図である。上記実施例ではメモ
リセル34において、初期データ設定用のトランジスタ37
を選択用のトランジスタ36と並列に接続していたが、こ
の変形例のメモリセルでは初期データ設定用のトランジ
スタ37を選択用のトランジスタ36と直列に接続するよう
に構成したものである。この変形例の場合、前記行デコ
ーダ16内のオアゲート33及び前記オアゲート43それぞれ
の一方入力端子には前記制御信号RESETの代わりに信号B
SLが供給される。また、同一列に配置されたそれぞれ32
個のメモリセル34のうち、初期データ設定用のトランジ
スタ37が設けられているものについてはこのトランジス
タ37のゲートは、32本の列リセット線61のうち対応する
ものに共通に接続される。これらの列リセット線61には
初期データ設定時に制御信号CSTが供給される。

第６図は上記第５図の変形例装置における制御信号発
生部25の具体的な構成を示す回路図である。初期データ
設定時に外部から入力されるリセット信号RESETはノア
ゲート71の一方入力端子及び遅延回路72に供給される。
上記遅延回路72の出力はインバータ73を介して、上記ノ
アゲート71の他方入力端子に供給される。また、ノアゲ
ート71の出力はインバータ74に供給される。そして、こ
のノアゲート71の出力が上記制御信号RSTとして、イン
バータ74の出力が上記制御信号CSLとして、遅延回路72
の出力が上記制御信号BSLとしてそれぞれ上記第５図回
路に供給される。

第７図は上記第６図回路のタイミングチャートであ
る。初期設定動作の場合にはまず、期間T1に外部リセッ
ト信号RESETが“1"レベルにされ、この期間T1の経過の
後は“0"レベルのまま保持される。信号RESETが“1"レ
ベルにされているとき、インバータ73の出力Ｃは“0"レ
ベルなので、ノアゲート71の出力として得られる信号RS
Tも“0"レベル、インバータ74によるその反転信号CSLは
“1"レベルになっている。期間T1の経過後に信号RESET
が“0"レベルに低下すると、遅延回路72の出力BSLは遅
延期間T2の経過後に“0"レベルに低下する。また、ノア
ゲート71の出力信号RSTは、期間T1の経過直後から遅延
回路72における遅延期間T2が経過する前までは“1"レベ
ルとなり、これ以降は“0"レベルとなる。信号CLSは信
号RSTの反対である。

このような構成において、期間T1のとき、信号BSLが
“1"レベルにされているので、行デコーダ16内の各オア
ゲート33の出力は行デコーダ部31の出力とは無関係に
“1"レベルになり、メモリセルアレイ18A及び18B内の64
本のビット選択線38が同時に駆動される。これにより、
全てのメモリセル34内の選択用のトランジスタ36が導通
する。この期間では信号CSLも“1"レベルになっている
ので、メモリセル34に選択的に設けられているトランジ
スタ37も全て導通する。

他方、この期間では信号BSLは“1"レベルであり、オ
アゲート43の出力が“1"レベルになる。これにより各ビ
ット線39に接続されているトランジスタ41が導通して、
各ビット線39が“1"レベルに充電される。この時、各セ
ル内ではトランジスタ36、37が導通するので、トランジ
スタ36単独もしくはトランジスタ36、37を介して各デー
タ記憶用のキャパシタ35が“1"レベルに充電される。す
なわち、期間T1では全てのメモリセル34に対して“1"レ
ベルのデータが設定される。

次の期間T2では、信号BSLは“1"レベルのままなの
で、全てのメモリセル34内の選択用のトランジスタ36は
導通したままである。また信号CSLが“0"レベルにな
り、メモリセル34内に選択的に設けられているトランジ
スタ37が非導通状態になる。従って、このトランジスタ
37が設けられているメモリセルはビット線39から切り離
される。ところが、トランジスタ37が設けられていない
メモリセルはビット線39に接続されたままである。他
方、この期間T2において信号RSTが“1"レベルになるこ
とにより、各ビット線39に接続されているトランジスタ
42が導通し、各ビット線39は今度はこのトランジスタ42
それぞれを介して“0"レベルに放電される。この時、ビ
ット線39に接続されているメモリセル、例えばセル34B
では、導通しているトランジスタ36を介して各データ記
憶用のキャパシタ35が“0"レベルに放電される。このト
ランジスタ37が設けられている各セル、例えばセル34A
ではキャパシタ35の放電経路が形成されないので、キャ
パシタ35は“1"レベルに充電されたままの状態になる。
すなわち、期間T2では、トランジスタ37が設けられてい
るメモリセルでは“1"レベルのデータが設定される。

従って、期間T2の経過後は、トランジスタ37が設けら
れているメモリセルでは“1"レベルのデータ設定が行な
われ、トランジスタ37が設けられていないメモリセルで
は“0"レベルデータの設定が行なわれる。しかも、この
場合にもデータ設定は全てのメモリセルについて同時に
行なわれるため、この初期データ設定に必要な時間は極
めて短時間となる。

なお、この発明は上記した各実施例、変形例に限定さ
れるものではなく種々の変形が可能であることはいうま
でもない。例えば、第５図の実施例回路においてトラン
ジスタ36と37をキャパシタ35とビット線39との間に直列
接続するに当り、トランジスタ36をキャパシタ35側に、
トランジスタ37をビット線39側にそれぞれ配置する場合
を説明したが、これはその逆に配置するようにしてもよ
いことはもちろんである。

［発明の効果］ 以上説明したようにこの発明によれば、データの初期
設定が他の媒体を必要とせずに短時間で行なえ、しかも
通常のデータの書込み、読出しを行なうことができる半
導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例装置の構成を示す回路図、
第２図は上記実施例装置の全体の構成を示すブロック
図、第３図は上記実施例装置の一部回路を具体的に示す
回路図、第４図は第３図回路のタイミングチャート、第
５図は上記実施例装置の変形例による一部回路を具体的
に示す回路図、第６図は上記変形例装置の一部回路を具
体的に示す回路図、第７図は第６図回路のタイミングチ
ャートである。 16……行デコーダ、17……列デコーダ、18……メモリセ
ルアレイ、25……制御信号発生部、34……メモリセル。

Claims (2)

【特許請求の範囲】
1. 【請求項１】データの書込み、読出しを行う複数のダイ
   ナミック型メモリセルと、 上記メモリセルが接続されたビット線と、 通常のデータの書込み、読出し動作時に上記メモリセル
   をアドレスに応じて選択する選択手段と、 初期データ設定動作時に全てのメモリセルを選択し、各
   メモリセルにおける初期データ設定用トランジスタの有
   無に応じて初期データ設定を行わせる制御手段とを具備
   し、 上記メモリセルは、 データ記憶用のキャパシタと、 このキャパシタと上記ビット線との間に接続され上記選
   択手段の出力で駆動される第１のトランジスタと、 上記キャパシタと上記ビット線との間で上記第１のトラ
   ンジスタに対して並列に接続され、上記制御手段の出力
   で駆動され、初期設定データに基づいて選択的に設けら
   れる初期データ設定用の第２のトランジスタとから構成
   され、 上記制御手段は、 初期データ設定動作時に供給される外部制御信号に基づ
   き全てのメモリセル内の上記第１のトランジスタを第１
   の期間内で導通させる第１の手段と、 上記各第１のトランジスタの導通期間に対応して上記ビ
   ット線の電位を第１の電位に設定する第２の手段と、 上記第１の期間経過後の所定期間内に上記第２のトラン
   ジスタを導通させる第３の手段と、 上記第２のトランジスタの導通期間に対応して上記ビッ
   ト線の電位を第２の電位に設定する第４の手段とから構
   成されていることを特徴とする半導体記憶装置。
2. 【請求項２】データの書込み、読出しを行う複数のダイ
   ナミック型メモリセルと、 上記メモリセルが接続されたビット線と、 通常のデータの書込み、読出し動作時に上記メモリセル
   をアドレスに応じて選択する選択手段と、 初期データ設定動作時に全てのメモリセルを選択し、各
   メモリセルにおける初期データ設定用トランジスタの有
   無に応じて初期データ設定を行わせる制御手段とを具備
   し、 上記メモリセルは、 データ記憶用のキャパシタと、 このキャパシタと上記ビット線との間に接続され上記選
   択手段の出力で駆動される第１のトランジスタと、 上記キャパシタと上記ビット線との間で上記第１のトラ
   ンジスタに対して直列に接続され、上記制御手段の出力
   で駆動され、初期設定データに基づいて選択的に設けら
   れる初期データ設定用の第２のトランジスタとから構成
   され、 上記制御手段は、 初期データ設定動作時に供給される外部制御信号に基づ
   き全てのメモリセル内の上記第１のトランジスタを第１
   の期間内で導通させる第１の手段と、 上記各第１のトランジスタの導通期間に対応して上記ビ
   ット線の電位を第１の電位に設定する第２の手段と、 上記第１の期間経過後の所定期間内に上記第２のトラン
   ジスタを導通させる第３の手段と、 上記第２のトランジスタの導通期間に対応して上記ビッ
   ト線の電位を第２の電位に設定する第４の手段とから構
   成されていることを特徴とする半導体記憶装置。