KR970011133B1 - 반도체 메모리 - Google Patents

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KR970011133B1
KR970011133B1 KR1019860005012A KR860005012A KR970011133B1 KR 970011133 B1 KR970011133 B1 KR 970011133B1 KR 1019860005012 A KR1019860005012 A KR 1019860005012A KR 860005012 A KR860005012 A KR 860005012A KR 970011133 B1 KR970011133 B1 KR 970011133B1
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가부시기가이샤 히다찌세이사꾸쇼
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Abstract

내용없음.

Description

반도체 메모리
제1도는 본 발명의 다이나믹RAM의 주요부분을 도시한 회로도.
제2도는 제1도의 다이나믹RAM의 전체의 개략을 도시한 블록도.
제3도는 제1도의 다이나믹RAM의 동작의 1예를 도시한 타이밍도.
본 발명은 반도체 메모리에 관한 것으로, 특히 하프프리차지 방식의 다이나믹RAM(Random Access Memory)에 유효한 기술에 관한 것이다.
고집적도, 예를 들면 1M비트의 기억용량을 갖는 다이나믹RAM에 있어서는 각 메모리셀이 작은 사이즈로 되고, 또 각 데이타선에 매우 많은 메모리셀이 결합되게 된다. 이것에 따라서 메모리셀의 축적 커패시터의 용량 Cs와 데이터선의 부유용량(데이터선 용량) Co와의 관계, 즉 비 Cs/Co가 매우 작은 값으로 된다. 이 결과, 메모리셀에서 데이터선에 부여되는 데이터신호, 즉 상기 커패시터 Cs에 축적된 전하량에 따라서 데이터선에 부여되는 전위변화는 매우 미소한 값으로 되어 버린다.
이 문제를 해결하기 위하여, 다음과 같은 구성의 다이나믹RAM이 Ito 등의 1982년 5월 20일에 출원된 미국특허출원 NO.380,409호에 기재되어 있다. 이 기술에 의하면, 메모리셀로부터의 바라는 리드레벨을 확보하기 위해 데이터선을 다분할해서, 즉 메모리 어레이를 데이터선 방향에 대해서 다분할하는 것에 의해서, 각각의 메모리 어레이에 있어서의 데이터선에 결합되는 메모리셀의 수를 줄인다. 이것에 의해 상기 비 Cs/Co를 바라는 값으로 유지한다.
본 발명자들은 데이터선을 분할하는 방식의 다이나믹RAM의 고집적화, 구성의 간단화, 저소비 전력화를 위해서 다음의 기술에 대해서 검토하였다. 첫째는, 고집적도화를 위해서 데이터선의 선택신호선의 공통화를 도모하는 것, 즉 1개의 칼럼 어드레서 디코더회로에 의해 상기 분할된 각각의 메모리 어레이에 있어서의 데이터선의 선택신호를 형성한다. 한편, 메모리 어레이의 간소화 및 저소비 전력화를 위해 하프프리차지 방식을 채용한다. 하프프리차지 방식에 대해서는 ISSCC(IEEE international solid-state circuits conference) 84 DIGEST OF TECHNICAL PAPERS, p.276∼p.277에 기술되어 있다. 저소비 전력화를 위해서 분할한 메모리 어레이중 선택할 메모리셀이 존재하는 메모리 어레이의 센스앰프만 동작을 실행시킨다.
본 발명자들은 상기 기술을 채용하는 경우, 다음의 문제가 발생하는 것을 발견하였다. 공통의 칼럼 어드레스 디코더회로에 의해 여러개의 메모리 어레이에 있어서의 데이터선의 선택신호를 형성한 경우, 비선택의 각각의 메모리 어레이에 있어서도 1개의 데이터선이 공통 데이터선에 결합되어 버린다. 데이터선은 상기 하프프리차지 레벨을 유지하고 있는 것을 대해서, 공통 데이터선의 전위는 그것과 다른 비교적 높은 전위를 갖는다. 상기 데이터선은 그 분할에 의해 용량값 Co가 작게 되어 있으므로, 상기 공통 데이터선과의 결합에 의해서 그 전위가 크게 변동되어 버린다. 다음의 타이밍에서의 상기 데이터선에 결합된 메모리셀로부터의 리드동작에 있어서, 그 1쌍의 데이터선 사이에서 레벨의 언밸런스가 발생하거나, 센스앰프의 동작점이 감도가 낮은 영역으로 편의되기 때문에, 리드에러가 발생할 염려가 있다.
본 발명의 목적은 고집적화와 동작의 안정화를 도모한 반도체 메모리를 제공하는 것이다.
본 발명의 다른 목적은 고집적화와 저소비 전력화를 도모하면서, 그 동작의 안정화를 도모한 다이나믹RAM을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술과 첨부도면에서 명확하게 될 것이다.
본 원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
분할된 메모리 어레이중 비선택으로 되는 메모리 어레이에 있어서의 공통 데이터선과 그 센스앰프의 1쌍의 공통 소오스선을 결합시킨다. 1쌍의 공통 소오스선은 비선택 기간중에 서로 단락되는 것에 의해서 데이터선의 하프프리차지 레벨과 대략 동일한 중간 레벨을 갖는다. 공통 소오스선의 중간전위와 그 비교적 큰 기생용량을 이용해서 상기 공통 데이터선의 전위를 상기 데이터선과 대략 동일한 중간 레벨로 한다. 이것에 의해서 데이터선을 그 하프프리차지 레벨로 유지시키도록 한다.
제1도 및 제2도는 본 발명에 관한 다이나믹RAM의 주요한 1실시예를 도시한 것이다. 동일도면의 각 회로소자는 반도체 집적회로 기술에 의해서 특히 제한되지 않지만, 1개의 단결정 실리콘으로 이루어지는 반도체 기판상에 형성된다.
RAM을 구성하는 도시된 회로는 다음의 설명에서 명확하게 되는 바와 같이, 타이밍 발생회로 TC에서 발생되는 여러가지의 타이밍신호에 의해 각각의 동작이 제어된다.
본 실시예의 다이나믹RAM은 특히 제한되지 않지만, 제2도에 도시한 바와 같이 4개의 메모리 어레이M-ARY1∼M-ARY4를 갖는다. 각 메모리셀에 따라서 프리차지회로PC, 센스앰프SA, 칼럼스위치C-SW, 1쌍의 공통데이터선CD의 풀업회로LOD, 공통데이터선CD를 하프프리차지하기 위한 스위치회로SW 및 로우(X)어드레스 디코더XDCR이 구비된다. 각 기호 뒤에 붙은 숫자는 각 회로가 대응하는 메모리 어레이M-ARY를 나타낸다. 이것에 대해서 1개의 칼럼(Y)어드레서 디코더YDCR이 본 발명에 따라서 4개의 메모리 어레이M-ARY1∼M-ARY4에 대해서 공통으로 마련된다.
각 메모리 어레이 및 각 회로블럭은 서로 같은 구성을 갖는다. 따라서 제1도에 있어서 2개의 메모리 어레이M-ARY1 및 M-ARY2와 그것에 대응해서 마련되는 각 회로블록이 대표로서 예시적으로 도시되어 있고, 그외는 생략하고 있다. 또, 프리차지회로 및 센스앰프회로는 메모리 어레이M-ARY1에 대응하는 부분만 상세하게 도시하고 있다. 다음의 설명에 있어서는 메모리 어레이M-ARY1 및 이것에 대응해서 마련된 회로만을 설명한다.
메모리 어레이M-ARY1은 제1도에 도시한 바와 같이 폴디드비트선(데이터선) 방식으로써 구성된다. 따라서, 메모리 어레이M-ARY는 각각 쌍으로 되어야 할 여러개의 데이터선, 즉 여러개의 상보데이터선D,
Figure kpo00001
각각의 데이터 입출력단자가 각각에 대응된 데이터선에 결합되는 여러개의 다이나믹형 메모리셀, 각각 다이나믹형 메모리셀의 선택단자가 결합되는 여러개의 워드선W를 갖는다. 메모리셀은 예로써 도시된 2쌍의 데이터선D,
Figure kpo00002
와 2개의 워드선W의 교차점에 배치된다.
1비트의 메모리셀MC는 도시되어 있는 바와 같이 정보 기억 커패시터Cs와 어드레스 선택용 N채널 MOSFETQm으로 이루어지고, 논리 "1", "0"의 정보는 커패시터Cs에 전하가 있는지 없는지의 형태로 기억된다. 정보의 리드는 MOSFETQm을 온상태로 해서 커패시터Cs를 상보데이터선의 한쪽에 결합시키고, 그 데이터선의 전위가 커패시터Cs에 축적된 전하량에 따라서 어떠한 변화가 일어나는가를 센스하는 것에 의해서 실행된다.
본 실시예에서는 메모리 어레이M-ARY1∼M-ARY4와 같이 다분할하는 것에 의해서 데이터선 방향의 메모리셀의 수가 증가함에도 불구하고, 각 상보데이터선에 결합되는 메모리셀의 수가 비교적 적어진다. 이 결과, 커패시터Cs와 이것이 결합된 데이터선의 부유용량Co(도시하지 않음)과의 비는 그것에 따른 미소리드신호가 다음에 기술하는 센스앰프SA에 의해서 그 판별이 충분히 가능하게 되는 바라라는 비를 갖게 된다.
이와 같이 미소한 신호를 검출하는 센스앰프SA의 센스동작을 위한 기준전위를 형성하는 방식으로서, 이 실시예에서는 하프프리차지 방식이 이용된다. 이 때문에 N채널 MOSFETQ25, Q26, Q27로 이루어지는 프리차지회로 PC1이 마련된다. MOSFETQ25는 센스앰프SA1의 증폭동작에 의해서 고레벨(Vcc)와 저레벨(OV)로 된 상보데이터선D,
Figure kpo00003
사이를 상기 센스앰프SA가 비동작상태로 된 기간동안에 단락한다. 이것에 의해 약 Vcc/2의 프리차지전압이 상보데이터선D,
Figure kpo00004
의 각각에 부여된다. 센스앰프SA1의 증폭동작시에 있어서의 전원전압Vcc의 범프 등에 의해서 상보데이터선의 하프프리차지 레벨이 변동하는 것을 방지하기 위해, MOSFETQ26과 Q27이 형성된다. MOSFETQ26과 Q27을 통해서 다음에 기술하는 비교적 큰 용량을 갖는 공통소오스선 NS1과 PS1의 단락에 의해 얻어지는 약 Vcc/2전압이 공급된다. 이것에 의해서 상보데이터선D,
Figure kpo00005
의 프리차지 레벨을 약 Vcc/2전압으로 안정하게 유지할 수 있다. 이것은 리드마진의 증가와 리드속도의 고속화에 유효하다. 상기 MOSFETQ25, Q26 및 Q27의 게이트에는 특히 제한되지 않지만, 로우계의 타이밍신호
Figure kpo00006
2가 공급된다.
TPS1을 구성하는 단위회로 USA는 P채널 MOSFETQ30, Q32와 N채널 MOSFETQ31, Q33에 의해 각각 구성된 2개의 CMOS인버터회로의 입력단자와 출력단자가 서로 교차 접속된 CMOS래치회로에 의해 구성된다. 이 CMOS래치회로의 한쌍의 입출력단자는 대응하는 상보데이터선D,
Figure kpo00007
에 결합된다.
상기 P채널 MOSFETQ30, Q32의 소오스는 동일한 메모리 어레이M-ARY1에 마련된 다른 단위회로 USA의 그것과 공통화되는 것에 의해 공통 소오스선PS1을 구성한다. N채널 MOSFETQ31, Q33의 소오스는 상기와 마찬가지인 다른 단위회로 USA의 그것과 공통화되는 것에 의해 공통 소오스선NS1을 구성한다.
상기 공통 소오스선PS1에는 P채널 MOSFETQ15를 거쳐서 전원전압Vcc가 공급되고, 상기 공통 소오스선NS1에는 N채널 MOSFETQ16을 거쳐서 회로의 접지전위가 공급된다. 이들의 파워스위치 MOSFETQ15 및 Q16의 게이트에는 동작사이클에서 상기 메모리 어레이M-ARY1내의 메모리셀이 선택될 때, 센스앰프SA1을 활성화시키는 상보 타이밍신호
Figure kpo00008
pa1과
Figure kpo00009
pa1의 고레벨이 인가된다. 이것에 의해 센스앰프SA1은 선택된 메모리셀에서 한쪽의 상보데이터선에 부여된 미소리드신호를, 다른쪽의 상보데이터선의 하프프리차지 전압을 기준전압으로 해서 차동증폭동작을 실행한다. 만일 메모리동작 사이클에서 메모리 어레이M-ARY1의 메모리셀이 선택되지 않으면 상기 타이밍신호
Figure kpo00010
pa1및
Figure kpo00011
pa1의 고레벨이 발생되지 않고, 상기 MOSFETQ15 및 Q16은 오프상태인 채로 된다. 상기 센스앰프SA1의 한쌍의 공통소오스선PS1과 NS1사이에는 단락용의 P채널 MOSFETQ17이 마련된다. 센스앰프SA1이 비동작상태일 때, 공통소오스선PS1과 NS1은 단락되고, 그 전위는 약 Vcc/2로 된다. 이 결과, 단위회로USA의 증폭 MOSFETQ30∼Q33 등을 확실하게 오프상태로 할 수 있으므로, 프리차지 동작전에 있어서의 상보데이터선의 로레벨과 저레벨이 공통 소오스선PS1, NS1의 레벨에 따라서 바람직하지 않은 레벨변동을 받지 않도록 할 수 있다.
로우(X) 어드레스 디코더XDCR1∼XDCR4 및 칼럼(Y)어드레스 디코더YDCR에는 각각 어드레서버퍼 XADB와 YADB에 의해 형성된 내부 상보 어드레스신호ax0∼axn-2및 ay0∼ayn이 공급된다. 로우 어드레스 버퍼XADB는 특히 제한되지 않지만, 로우 어드레스 스트로브신호
Figure kpo00012
의 발생에 동기해서 어드레스신호의 페치를 제어하기 위한 타이밍신호가 타이밍 발생회로TC에서 발생되면, 그것에 응답해서 외부 로우 어드레스신호AX0∼AXn을 페치한다. 그 결과로서, 로우 어드레스 디코더XDCR1∼XDCR4에 공급되야할 로우계의 내부 상보 어드레스신호ax0∼axn-2가 상기 어드레스 버퍼에서 출력된다. 칼럼 어드레스 버퍼YADB는 또 칼럼 어드레스 스트로브신호
Figure kpo00013
의 발생에 동기해서 동일한 타이밍신호가 발생되면, 그것에 응답해서 외부 칼럼 어드레스신호AY0∼AYn을 페치하고, 칼럼 어드레스 디코더YDCR에 공급되어야할 칼럼계의 내부 상보 어드레스신호AY0∼AYn을 출력한다. 이와 같은 어드레스 멀티방식에 의한 어드레스 버퍼는 공지의 다이나믹RAM의 어드레스 버퍼회로를 이용할 수 있다.
외부 로우 어드레스 신호중 상위 2비트 AXn-1, Axn에 대응하는 내부 상부 상보 어드레스axn-1, axn은 디코더회로DEC에 공급된다. 디코더회로DEC는 2비트의 신호를 디코드해서 신호X00, X01, X10 및 X11을 출력한다. 택일적으로 고레벨로 되는 신호 X00∼X11은 4개의 메모리 어레이M-ARY1∼M-ARY4중의 1개 및 이것에 대응하는 회로를 선택하는데 사용하기 위해 타이밍 발생회로 TC, 스위치회로 SW에 공급된다. 예를들면 신호X00이 고레벨일 때, 메로리 어레이M-ARY1 및 이것에 대응하는 회로가 선택된다. 타이밍발생회로TC는 신호X00∼X11에 대응하는 신호
Figure kpo00014
x1∼
Figure kpo00015
x4와
Figure kpo00016
pa1∼
Figure kpo00017
pa4를 발생한다. 신호
Figure kpo00018
x1∼
Figure kpo00019
x4와
Figure kpo00020
pa1∼
Figure kpo00021
pa4는 각각 신호X00∼S11에 대응해서 택일적으로 고레벨로 된다.
로우 어드레스 디코더XDCR1∼XDCR4는 제1도에 있어서 각 메모리 어레이M-ARY1∼M-ARY4의 아래쪽에 배치되고, 각각의 출력단자가 대응하는 메모리 어레이의 워드선W에 결합되어 있다.
이들 로우 어드레스 디코더XDCR1∼XDCR4의 동작은 타이밍 발생회로 TC에서 발생되는 워드선 선택 타이밍도
Figure kpo00022
x1∼
Figure kpo00023
x4에 의해 제어되고, 이 타이밍신호에 동기해서 워드선 선택신호를 출력한다. 이 경우, 4개의 로우 어드레스 디코더XDCR1∼XDCR4 중 1개의 로우 어드레스 디코더가 1개의 워드선 선택신호를 출력하고, 나머지 3개의 로우 어드레스 디코더는 워드선 선택신호를 출력하고, 나머지 3개의 로우 어드레스 디코더는 워드선 선택신호를 출력하지 않는다. 즉, 타이밍신호
Figure kpo00024
x1∼
Figure kpo00025
x4에 의해 비동작 상태로 된다. 따라서 4개의 메모리 어레이M-ARY1∼M-ARY4중의 1개의 메모리 어레이의 워드선이 선택상태로 되고, 나머지 3개의 메모리 어레이의 워드선은 비선택 상태인 채로 된다.
상기 로우 어드레스 디코더XDCR1∼SDCR4는 공지의 어드레스 디코더회로를 이용할 수 있으므로, 그 상세한 것은 도시하지 않지만, 대응하는 각 메모리 어레이M-ARY1∼M-ARY4의 각 워드선에 각각 출력을 부여하는 여러개의 단위회로로 이루어진다.
칼럼 어드레스 디코더YDCR은 타이밍 발생회로TC에서 출력되는 데이터선 선택 타이밍신호 또는 칼럼선택 타이밍신호
Figure kpo00026
y에 의해서 그 동작이 제어되고, 그 타이밍신호에 동기해서 데이터선 선택신호 또는 칼럼선택신호를 출력한다. 특히 제한되지 않지만, 칼럼 어드레스 디코더YDCR은 도시한 바와 같이 메모리 어레이의 오른쪽에 배치되어 있다. 칼럼 어드레스 디코더YDCR의 예시적으로 도시된 출력선, 즉 데이터선 선택선YS1은 메모리 어레이상으로 연장되어 각 메모리 어레이M-ARY1∼M-ARY4의 칼럼 스위치회로C-SW1∼C-SW4를 구성하는 스위치 MOSFET(예를들면 Q2, Q3)의 게이트에 공통으로 접속된다. 데이터선 선택선YS는 특히 제한되지 않지만, 한쌍의 상보 데이터선에 대응해서 마련된다. 칼럼 어드레스 디코더YDCR은 공지의 어드레스 디코더회로를 이용할 수 있으므로, 그 상세한 것은 도시하지 않지만, 각 데이터선 선택선에 각각 출력을 부여하는 여러개의 단위회로로 이루어진다. 이 단위회로는 예를 들면 공지의 CMOS스테이틱형 NAND게이트회로와 공지의 CMOS인버터회로로 이루어진다.
칼럼 스위치회로C-SW1을 구성하는 1개의 단위회로는 메모리 어레이M-ARY(M-ARY2)에 있어서, 예시적으로 도시되어 있는 바와 같이 공통 상보 데이터선 CD1,
Figure kpo00027
(CD2,
Figure kpo00028
)와 상보 데이터선D,
Figure kpo00029
사이에 각각 마련되고, 각각 칼럼 어드레스 디코더YDCR에 의해서 형성된 데이터선 선택신호가 공통으로 공급된 N채널형의 스위치 MOSFETQ2, Q3(Q5, Q6)에 의해 구성된다.
이 실시예에 따르면, 합계 4개의 메모리 어레이M-ARY1∼M-ARY4의 칼러 스위치회로C-SW1∼C-SW4에 대해서 공통의 칼럼 어드레스 디코더YDCR의 출력신호를 공급하는 것에 의해서 회로의 간소화를 도모할 수 있다.
한편, 이 실시예에 따르면, 로우계 어드레스신호axn-1, axn에 대응해서 발생되는 신호
Figure kpo00030
x1∼
Figure kpo00031
x4와
Figure kpo00032
pa1∼
Figure kpo00033
pa4에 따라서 로우 어드레스 디코더XDCR1∼SDCR4와 이것에 대응한 메모리 어레이M-ARY1∼M-ARY4의 센스앰프SA1∼SA4의 동작이 선택적으로 실행된다. 그 때문에 타이밍 발생회로TC는 어드레스 버퍼에서 발생되는 로우계의 내부 상보 어드레스 신호의 일부axn-1, axn을 받도록 되고, 그 내부 상보 어드레스 신호에 따라서 상기 각 회로의 동작에 필요한 타이밍신호
Figure kpo00034
x1∼
Figure kpo00035
x4와
Figure kpo00036
pa1∼
Figure kpo00037
pa4(의 고레벨)을 선택적으로 발생시킨다.
이 실시예에서는 메모리 액세스 상태에 있어서, 선택해야할 메모리셀이 존재하는 메모리 어레이의 워드선만이 선택상태로 되고, 그 메모리 어레이에 대응한 센스앰프만이 동작상태로 된다. 이것에 의해서 나머지 메모리 어레이에 있어서의 무의미한 워드선의 선택동작이나 센스앰프의 동작을 실행하지 않는 것에 의해서 저소비전력화를 도모하는 것이다. 그러나, 칼럼 어드레스 디코더YDCR의 공통화에 의해서 상기 선택된 메모리 어레이의 선택된 데이터선을 공통화에 의해서 상기 선택된 메모리 어레이의 선택된 데이터선을 공통데이터선에 결합시킬 때, 나머지 비선택 상태의 메모리 어레이의 상보 데이터선을 그것에 대응한 공통 데이터선에 동시에 결합시킨다. 상기 비선택의 메모리 어레이에 대응한 공통 데이터선의 전위가 앞의 사이클에서의 리드 또는 라이트동작 또는 전원전압의 범프 등에 의해서 상보 데이터선의 하프라차지 전위와 다른 전위로 되어 있는 경우가 있다. 이 경우, 상기 컬럼 스위치회로의 동작에 의해서 이 상태에서는 메모리 어레이내의 데이터선의 하프프리차지 전위를 상승시키는 것에 의한 불합리가 발생한다.
그래서, 이 실시예에서는 센스앰프의 공통소오스선PS 및 NS의 비교적 큰 용량값으로 된 부유용량과 그 유지전위를 이용해서 비선택의 메모리 어레이의 공통데이터선 CD,
Figure kpo00038
의 전위를 대략 하프프리차지 레벨로 되도록 하는 것이다. 이를 위해서 MOSFETQ17∼Q19, 게이트회로G3, 인버터회로 IV3으로 이루어지는 스위치회로SW1이 마련된다. 상기 공통 데이터선 CD1,
Figure kpo00039
과 그것에 대응한 센스앰프SA1의 공통소오스선PS1, NS1과의 사이에 P채널형의 스위치MOSFETQ18 및 Q19를 마련하는 것이다. 마찬가지로, 다른 예시적으로 도시되어 있는 공통데이터선 CD2,
Figure kpo00040
와 그것에 대응한 센스앰프SA2의 공통소오스선PS2, NS2와의 사이에도 동일한 P채널 MOSFETQ23, Q24가 마련된다.
상기 MOSFETQ18, Q19의 게이트는 상기 공통소오스선PS1과 NS1을 단락하는 P채널 MOSFETQ17의 게이트와 공통화되고, 로우계 타이밍신호RAS1과 메모리 어레이M-ARY1을 지시하는 신호X00을 받는 CMOS NAND게이트회로 G3과 CMOS 인버터회로 IV3으로 이루어지는 논리회로에 의해 형성된 선택신호cl이 공급된다.
공통 데이터선CD2,
Figure kpo00041
에 대응한 스위치회로SW2의 MOSFETQ23, Q24의 게이트는 공통 소오스선 PS2와 NS2를 단락하는 P채널 MOSFETQ22의 게이트와 공통화되고, 상기 타이밍신호RAS1과 메모리 어레이M-ARY2를 지시하는 디코더출력X01을 받는 상기와 마찬가지인 NAND게이트회로 G4와 CMOS인버터회로 IV4로 이루어지는 논리회로에 의해서 형성된 선택신호 c2가 공급된다.
다른 메모리 어레이M-ARY3 및 M-ARY4에 대응한 공통데이터선과 공통 소오스선을 결합시키는 스위치회로SW3과 SW4에 있어서도 상기와 유사한 논리회로의 출력신호에 의해 제어된다. 단, 스위치회로SW의 각각의 논리회로에는 그 메모리 어레이M-ARY1∼M-ARY4를 각각 지시하는 디코더회로DEC의 출력X10∼X11(도시하지 않음)이 공급된다.
특히 제한되지 않지만, 이 실시예에서는 리드의 고속화를 위해서 공통 데이터선의 한쪽 끝에 풀업회로LOD가 마련된다. 공통 데이터선CD1,
Figure kpo00042
에 대응하는 풀업회로LOD1은 N채널 MOSFETQ7∼Q10과 CMOS인버터회로IV1 및 CMOS NAND회로G1로 이루어진다. 공통 데이터선CD1,
Figure kpo00043
에 부하(풀업)MOSFETQ7, Q8이 마련된다. 이들의 부하MOSFETQ7Q, Q8의 게이트에는 다음에 기술하는 메모리 어레이M-ARY1의 선택신호cl과 리드/라이트 제어신호rwc를 받는 NAND게이트회로G1의 출력신호가 인버터회로IV1에 의해서 반전되어 공급된다. 다른 공통 데이터선CD2,
Figure kpo00044
에 마련된 MOSFETQ11, Q12로 상기와 유사한 게이트회로G2 및 CMOSFETQ11, Q12도 상기와 유사한 게이트회로G2 및 COMS인버터회로IV2로 이루어지는 게이트회로의 출력회로의 출력신호가 공급된다. 상기 공통 데이터선CD1,
Figure kpo00045
과 회로의 접지전위점 사이에는 미소한 전류를 흐르게하는 N채널 MOSFETQ9∼Q10이 각각 마련된다. 이들 MOSFETQ9∼Q10의 게이트는 상기 MOSFETQ7, Q8의 게이트와 공통 접속된다. 다른 공통 데이터선CD2,
Figure kpo00046
에도 상기와 마찬가지인 MOSFETQ13, 14가 마련된다.
풀업회로LOD1은 신호rwc의 고레벨의 의해 리드동작이 개시되고, 또한 신호c1의 고레벨에 의해 메모리 어레이M-ARY1이 선택되었을 때, 공통 데이터선CD1과
Figure kpo00047
의 전위를 하프프리차지 레벨에서 소정의 높은 전위로 한다. 이 전위는 예를 들면 Vcc-Vth(Vth는 MOSFETQ7, Q8의 스레쉬홀드전압)이다. 풀업 후에 접속된 상보 데이터선 전위에 따라서 공통 데이터선CD1과
Figure kpo00048
의 전위가 변화한다. 고레벨의 데이터선에 접속된 공통데이터선의 전위는 거의 변화하지 않는다. 저레벨의 데이터선에 접속된 공통 데이터선이 전위는 칼럼 스위치C-SW1을 통해서 공통 데이터선에 접속된 센스앰프SA1(또는 MOSFETQ31 또는 Q33)에 의해 전위Vcc-Vth에서 접지전위측으로 떨어진다.
풀업회로LOD1을 마련하는 것에 의해서 로우 어드레스의 변경내지 칼럼 어드레스만을 변경해서 다른 메모리셀MC의 기업정보를 리드하는 동작(칼럼 스테이틱 동작등)을 고속으로 행할 수 있다.
즉 풀업회로LOD1을 마련하였으므로, 다음의 메모리셀MC의 기억정보의 리드에 앞서서, 공통 데이터선CD1,
Figure kpo00049
을 프리차지할 필요가 없다. 또, 공통 공통 데이터선CD1,
Figure kpo00050
의 진폭이 MOSFETQ7과 Q9 또는 MOSFETQ8과 Q10에 의해서 작아진다. 칼럼 어드레서 버퍼YADB와 칼럼 디코더YDCR이 스테이틱 회로로 이루어지므로, 칼럼 어드레스를 연속해서 고속으로 전환할 수 있다. 이것에 따라서 풀업회로LOD1을 마련한 것에 의해 공통 공통 데이터선CD1,
Figure kpo00051
이 1종류의 스테이틱 동작을 하므로, 연속해서 고속으로 데이터를 리드할 수 있다.
공통 데이터선CD1,
Figure kpo00052
의 전위는 데이터의 리드후, 고레벨과 저레벨로 된다. 또, 풀업회로LOD1의 전원전압Vcc의 범프에 의해서 상기 고레벨이 전원전압Vcc보다도 높아지는 일이 있다. 그러나, 그후 공통 데이터선CD1,
Figure kpo00053
의 쌍방이 메모리 어레이M-ARY1의 비선택의 기간에 비교적 큰 배선용량을 갖는 공통 소오스선PS1과 NS1로 단락된다. 이것에 의해서 상기 전위는 대략 데이터선의 하프프리차지 레벨과 동일한 전위로 된다. 즉, 풀업회로LOD1에서 발생한 노이즈에 의한 상보 데이터선의 하프프리차지의 파괴를 방지할 수 있다.
특히 제한되지 않지만, 이 실시예에 있어서는 메모리 어레이M-ARY1의 비선택 기간에 신호
Figure kpo00054
2의 고레벨에 의해서 MOSFETQ26과 Q27이 온으로 되고, 신호X00의 저레벨에 의한 신호 cl의 저레벨에 의해서 MOSFETQ17∼Q19가 온으로 된다. 즉 메모리 어레이M-ARY1의 모든 상보 데이터선D,
Figure kpo00055
와 공통 소오스선PS1, NS1과 공통 데이터선CD1,
Figure kpo00056
이 단락된다. 공통 데이터선CD1,
Figure kpo00057
의 전위를 더욱 안정하게 하프프차지레벨로 할 수 있다. 또 공통 데이터선CD1,
Figure kpo00058
의 전위를 메모리 어레이M-ARY1의 모든 상보 데이터선D,
Figure kpo00059
의 전위와 동일하게 할 수 있다.
특히 제한되지 않지만, 이들의 공통 데이터선CD1,
Figure kpo00060
은 메인앰프MA1의 입력단자와 데이타 입력버퍼DIB의 출력단자에 접속된다. 상기 메인앰프MA1은 상기 센스앰프SA1과 유사한 CMOS회로에 의해 구성되고, 그 증폭 출력신호는 데이터 출력버퍼 DOB를 통하여 외부단자로 송출된다.
데이터 입력버퍼DIB는 그 동작이 타이밍 발생회로TC에서 발생되는 타이밍신호에 의해 제어되고, 외부단자Din에서 공급된 라이트신호에 대응된 라이트신호를 형성해서 그것을 대응하는 공통 데이터선CD1,
Figure kpo00061
에 공급한다. 데이터 입력버퍼DIB는 그것이 비동작상태에 놓여있을 때, 고출력 임피던스 특성을 나타낸다.
메인앰프MA1과 데이터 출력버퍼DOB는 마찬가지로 그 동작이 타이밍 발생회로TC에서 발생되는 타이밍신호에 의해서 제어되고, 대응한 공통 데이터선CD1,
Figure kpo00062
리드신호를 받아서 이것을 증폭해서 외부단자 Dout로 송출한다.
정보의 리드/라이트 동작을 제어하기 위한 타이밍 제어회로TC는 외부단자
Figure kpo00063
,
Figure kpo00064
및
Figure kpo00065
에서 공급되는 로우 어드레스 스트로브신호
Figure kpo00066
, 칼럼 어드레스 스트로브신호
Figure kpo00067
및 라이트 인에이블신호
Figure kpo00068
를 받는 것에 의해 여러가지 타이밍신호(예를 들면 RAS1, RAS2, rwc등)을 형성한다.
이 실시예의 회로동작의 개략을 제3도에 도시한 타이밍도에 따라서 다음에 설명한다. 또한, 동일 도면에는 메모리 어레이M-ARY1과 M-ARY2에 관한 타이밍도가 도시되어 있다.
대기상태에서 로우 어드레스 스트로브신호
Figure kpo00069
및 칼럼 어드레스 스트로브신호
Figure kpo00070
가 각각 제3도에 도시된 바와 같이 고레벨로 되어있다. 이에 따라서 타이밍 발생회로TC는 내부 신호RAS1을 저레벨로,
Figure kpo00071
2를 고레벨로 하고, 또 각종 내부 타이밍신호rwc,
Figure kpo00072
pa,
Figure kpo00073
x 및
Figure kpo00074
y를 저레벨의 리세트상태로 한다.
신호RAS1의 저레벨에 의해 신호 c1∼c4는 저레벨로 된다.
신호 c1∼c4의 저레벨은 풀업회로LOD∼LOD4를 비동작 하고, 또한 스위치회로 SW1∼SW4의 MOSFETQ17∼Q19, Q22∼Q24 등을 온상태로 한다. 신호의 저레벨(
Figure kpo00075
pa의 고레벨)에 의해 MOSFETQ15, Q16, Q20, Q21등이 오프되는 것에 의해, 센스앰프SA1∼SA4는 모두 그 출력이 하이임피던스 상태로 되고, 그것에 결합된 상보 데이터선도 하이임피던스(플로팅) 상태로 된다. 내부 신호
Figure kpo00076
2의 고레벨에 의해 프리차지회로PC1∼PC4의 프리차지MOSFETQ25등이 온상태로 되고, 이전의 메모리 동작 사이클에서의 센스앰프의 증폭동작에 의해 형성된 상보 데이터D,
Figure kpo00077
의 고레벨과 저레벨을 단락해서 하프프리차지 동작을 실행하고 있다. 스위치회로SW1∼SW4의 MOSFETQ17, Q22 등의 온상태에 의해 공통 소오스선PS1과 NS1 및 PS2와 NS2를 단락상태로 한다. 이전의 동작 사이클에서 공통 소오스선에 공급된 전원전위Vcc와 접지전위를 단락해서 그 전위를 대략 Vcc/2의 하프전압으로 하고 있다. 스위치회로SW1∼SW4의 MOSFETQ18, Q19 및 Q23, Q24 등의 온상태에 의해, 상기 공통 소오스선PS1, NS1 및 PS2와 NS2와 공통 데이터선 CD1,
Figure kpo00078
및 CD2,
Figure kpo00079
가 단락상태로 된다. 공통 소오스선PS 및 NS등의 센스앰SA를 구성하는 다수의 증폭MOSFET의 소오스가 공통 접속되어 있으므로, 공통 소오스선은 비교적 큰 용량값의 부유용량을 갖는다. 따라서, 공통 소오스선PS1 및 NS1 등에 결합된 공통 데이터선 CD1,
Figure kpo00080
등의 전위는 상기 하프전위로 되게 된다. 신호
Figure kpo00081
2의 고레벨에 의해, 프리차지회로PC1∼PC4의 MOSFETQ26과 Q27등이 온상태로 된다. 메모리 어레이M-ARY1∼M-ARY4내의 상보 데이터선에 대해서도 또 공통 소오스선의 단락에 의해서 얻어지는 하프전압이 인가된다. 이것에 의해 MOSFETQ25 등의 온에 의해 얻은 상보 데이터선의 하프프리차지 레벨이 Vcc/2에서 어긋나 있던 경우라도 대략 Vcc/2의 전위로 정정할 수 있다.
실질적인 칩선택신호인 로우 어드레스 스트로브신호
Figure kpo00082
가 저레벨로 하강하는 것에 의해서 RAM의 액세스가 개시된다. 신호
Figure kpo00083
의 저레벨에 동시해서 타이밍 발생회로 TC는 신호 RAS1 및
Figure kpo00084
2를 각각 고레벨 및 저레벨로 한다. 프리차지용의 타이밍신호
Figure kpo00085
2의 저레벨에 의해 프리차지회로PC1∼PC4가 비동작 상태로 된다.
로우 어드레서 버퍼XADB는 타이밍 발생회로TC에서 발생되는 타이밍신호 RAS1의 고레벨에 응답해서 외부단자에서 공급된 어드레스신호AX0∼AXn을 로우 어드레스 신호X1로서 페치한다.
어드레스신호AX0∼AXn의 상위2비트 AXn-1∼AXn에 대응하는 내부 상보 어드레스 신호 axn-1∼axn은 디코더회로DEC로, 나머지 내부 상보 어드레스 신호 ax0∼axn-2는 로우 어드레스 디코더 XDCR1∼XDCR4로 각각 송출된다. 신호RAS1과 대략 동일한 타이밍으로 동작되는 디코더회로DEC는 신호 axn-1과 ax를 디코디해서 메모리 어레이 선택용의 신호X01∼X11을 형성한다. 예를들면, 신호X00의 고레벨에 의해서, 메모리 어레이M-ARY1이 선택된다. 신호X00 및 RAS1의 고레벨에 의해서 신호c1만이 고레벨로 되고, 또한 MOSFETQ17∼Q19만이 오프상태로 된다. 신호X00∼X11의 저레벨에 의해 신호 c2∼c4는 저레벨을 유지한다. 신호X00의 고레벨에 따라서 타이밍 발생회로TC는 RAM의 대기기간에 있어서 사전에 저레벨의 리세트레벨로 되어 있던 도시하지 않은 워드선 선택 타이밍신호
Figure kpo00086
x1만을 고레벨로 한다. 어드레스신호X1에 의해 지시된 메모리셀이 존재하는 메모리 어레이M-ARY1에 대응한 로우 어드레스 디코터XDCR1은 워드선 선택 타이밍신호
Figure kpo00087
x1이 고레벨로 되는 것에 의해서 동작되고, 상기를 해독해서 1개의 워드선W를 고레벨로 되는 것에 의해서 동작되고, 상기를 해독해서 1개의 워드선W를 고레벨로 상승시켜 선택상태로 만든다. 이때, 신호
Figure kpo00088
x1∼
Figure kpo00089
x4의 저레벨에 의해, 로우 디코더XDCR1∼SDCR4가 비동작 상태로 되므로, 메모리 어레이M-ARY1∼M2-ARY4와 같이 비선택적으로 된 메모리 어레이의 모든 워드선은 저레벨의 리세트 상태인 채로 된다.
이 선택동작에 의해, 메모리 어레이M-ARY1의 상보 데이터선D,
Figure kpo00090
의 한쪽은 메모리셀의 정보 기억 커패시터Cs에 유지된 전하(동일 도면에서는 논리 "0")에 따른 미소리드신호가 나타나고, 다른쪽의 데이터선은 하프프리차지 레벨을 유지한다. 이것에 의해 상보 데이터선D,
Figure kpo00091
사이에는 메모리셀MC의 기억정보에 따른 미소 전위차가 발생한다. 신호c1의 고레벨에 의해, 선택되어야할 메모리 어레이M-ARY1에 대해서 마련된 센스앰프SA1의 공통 소오스PS1, NS1과 공통 데이터선CD1,
Figure kpo00092
를 접속하는 스위치MOSFETQ18, Q19 ALC 공통 소오스PS1과 NS1을 단락시키는 스위치MOSFETQ17의 오프상태로 된다.
메모리 어레이M-ARY1에 대해서 마련된 센스앰프SA1을 활성화시키는 다이킹신호
Figure kpo00093
pa1,
Figure kpo00094
pa1은 워드선W가 선택레벨로 된 후에 고레벨, 저레벨로 된다. 즉, 타이밍 발생회로TC는 신호
Figure kpo00095
x1의 고레벨부터 적당한 기간이 지연되고, 신호X00의 고레벨에 따라서 신호
Figure kpo00096
pa1만을 고레벨(
Figure kpo00097
pa1을 저레벨)로 한다.
신호
Figure kpo00098
pa2∼
Figure kpo00099
pa4는 신호X01∼X11의 저레벨에 의해 저레벨을 유지한다. 이것에 의해서서 센스앰프SA1에 동작전압(Vcc와 회로의 접지전위)를 공급하는 파워 스위치MOSFETQ15, Q16이 온상태로 되고, 센스앰프SA1의 증폭동작이 개시된다.
메모리 어레이M-ARY1의 각 상보 데이터선 사이에 선택된 메모리셀에서 부여된 레벨차는 센스앰프SA1에 의해서 최종적으로 고레벨과 저레벨과 같이 증폭된다.
다음에 신호
Figure kpo00100
의 저레벨부터 적당한 시간이 지연되고, 칼럼 어드레스 스토로브신호
Figure kpo00101
가 저레벨의 선택레벨로 되는 결과, 타이밍 발생회로TC는 우선 칼럼 어드레스 버퍼YADB를 위한 타이밍신호를 발생한다. 이것에 의해서 어드레스 버퍼YADB는 외부단자에서 공급된 어드레스 신호AY0∼AYn을 칼럼 어드레스 Y1로서 페치하고, 그 어드레스 신호에 대응된 내부 상보 어드레스 신호ay0∼ayn을 출력한다. 다음에 도시하지 않은 데이터선 선택 타이밍신호가
Figure kpo00102
y가 타이밍 발생회로 TC에서 출력된다. 칼럼 어드레스 디코더YDCR은 데이터선 선택 타이밍신호
Figure kpo00103
y에 의해 동작되고, 내부 상보 어드레스 신호를 해독하는 것에 의해 데이터선 선택신호를 형성한다. 칼럼 어드레스 디코더YDCR에서 출력되는 예를 들면 데이터선 선택선YS1의 고레벨에 의해서 메모리 어레이M-ARY1∼M-ARY4의 한쌍의 상보 데이터선의 각각이 대응된 공통 데이터선CD1,
Figure kpo00104
∼CD4,
Figure kpo00105
에 접속된다.
이 경우 비선택 상태의 메모리 어레이M-ARY2∼M-ARY4에 있어서는 그 공통 데이터선CD2,
Figure kpo00106
∼CD4,
Figure kpo00107
의 전위가 신호c2∼c4의 저레벨에 따라 센스앰프의 공통 소오스선과의 결합에 의해서 하프프리차지 전위와 대략 동일한 전위로 되어 있다.
이것에 의해 비선택 상태의 메모리 어레이에 있어서 데이터선과 공통 데이터선이 상기 공통의 데이터선택신호에 의해서 결합되어도 각각의 데이터선은 거의 하프프리차지 레벨을 유지한다.
그후, 리드/라이트신호rwc가 발생한다. 즉, 타이밍 발생회로TC는 라이트 인에블신호
Figure kpo00108
가 고레벨의 리드동작이면 신호rwc를 고레벨로 하고, 이것에 약간 지연하여 메인앰프 동작 타이밍신호
Figure kpo00109
ma를 고레벨로 한다. 이것에 의해 공통 데이터선CD1,
Figure kpo00110
에서 리드된 신호를 메인앰프MA1에서 증폭하여 데이터 출력버퍼DOB를 통하여 외부단자로 리드신호D1을 송출한다. 이때, 신호c1의 고레벨과 상기 제어신호rwc이 고레벨에 의해 공통 데이터선CD1,
Figure kpo00111
의 풀업MOSFETQ7∼Q10의 온상태로 된다. 즉, 풀업회로LOD1이 동작상태로 된다. 다른 풀업회로LOD2∼LOD4는 신호c2∼c4의 저레벨레 의해 의해 비동작 상태 그대로이다. 이것에 의해 공통 데이터선CD1,
Figure kpo00112
의 전위는 상기 하프프리차지 레벨에서 Vcc∼Vth전위로 상승하는 한편, 상보 데이터선의 전위에 따라서 증폭된다. 한편, 라이트 인에블신호
Figure kpo00113
가 저레벨의 라이트동작인 경우, 그것에 따라서 데이터 입력회로 DIB를 동작시키기 위한 타이밍신호가 타이밍 발생회로TC에서 발생된다. 이 경우 상기 제어신호rwc가 저레벨로 되고, 풀업회로LOD1∼LOD4가 비동작 상태로 된다. 이 경우 외부단자D의 라이트데이터 신호가 데이터 입력회로DIB, 공통 데이터선CD1,
Figure kpo00114
및 칼럼 스위치회로C-SW1을 거쳐서 메모리 어레이M-ARY1의 상보 데이터선에 공급되며, 선택된 메모리셀MC로의 라이트가 실행된다.
로우 어드레스 스트로브신호
Figure kpo00115
가 고레벨로 되는 것에 의해, RAM은 대기상태로 된다.
이 대기상태에 있어서, 상기 선택된 메모리 어레이M-ARY1의 워드선W가 리세트상태로 되고, 센스앰프SA1이 비동작 상태로 된 후, 타이밍신호
Figure kpo00116
2의 고레벨에 의해서 상기 상보 데이터선D,
Figure kpo00117
는 그 고레벨과 저레벨이 단락되는 것에 의해 하프프리차지 전위로 된다.
다음에, 재차 로우 어드레스 스트로브신호
Figure kpo00118
가 저레벨로 되고, 이것에 동기해서 공급되는 로우 어드레스 신호X2에 의해, 예를 들면 메모리 어레이M-ARY2이 메모리셀을 지시한다. 상기와 같은 동작에 의해, 메모리 어레이M-ARY2의 워드선W의 선택동작 및 센스앰프SA2가 동작상태로 된다. 칼럼 어드레스 스트로브신호
Figure kpo00119
의 저레벨에 의해 칼럼계의 선택동작이 상기와 마찬가지로 실행된다.
이 실시예에서는 적어도 칼럼 디코더YDCR을 스테이틱형 회로에 의해 구성하는 것에 의해, 칼럼 스테이틱 동작이 가능하게 된다. 상기 어드레스 신호Y2에 의해 1개의 메모리셀의 리드신호D2를 외부단자로 송출한 후, 로우 어드레스의 변경없이 칼럼 어드레스 신호 Y2로 전환하면, 이것에 따라서 칼럼 스위치의 전환이 실행되어 어드레스 신호Y2가 외부단자로 송출된다. 이와같은 칼럼 스테이터 모드를 실현하기 위해, 상기 풀업회로LOD1∼LOD4가 필요하게 된다. 즉, 상기 풀업회로 LOD1∼LOD4에 의해서 앞의 리드 또는 라이트신호의 저레벨이 프리차지 동작없이 고레벨로 되므로, 그것과 역상의 리드신호 또는 라이트신호를 형성할 수 있는 것으로 된다. 이와 같은 연속 액세스 모드에 의해서 RAM의 고속동작화를 실현할 수 있다.
본 발명에 의하면, 다음과 같은 효과가 얻어진다.
(1) 분할된 메모리 어레이중 비선택적으로 된 메모리 어레이에 대응한 공통 데이터선을 그의 센스앰프에 있어서의 공통 소오스선에 결합시키는 스위치로를 마련하는 것에 의해서, 공통 데이터선의 전위를 메모리 어레이에 있어서의 데이터선의 하프프리차지 레벨과 거의 동일하게 할 수 있다. 이것에 의해 칼럼 어드레스 디코더회로의 공통화를 도모할 수 있으므로, 고집적화를 실현할 수 있는 효과가 얻어진다.
(2) 상기 (1)의 효과에 의해, 스테이틱 칼럼 모드 또는 페이지 모드 등의 고속 연속 액세스를 실현하기 위해 공통 데이터선에 풀업회로를 마련할 수 있다.
(3) 상기 (1)에 의해 메모리 억세스시에 선택해야할 메모리셀이 존재하는 메모리 어레이만 그 동작을 실행하게 하고, 다른 메모리 어레이를 비선택으로 하는 것에 의해, 저소비전력화를 도모할 수 있다.
(4) 상기 (1)에 의해 메모리 어레이를 데이터선 방향으로 여러개로 분할할 수 있으므로, 데이터선에 결합되는 메모리셀의 수를 줄일 수 있다. 이것에 의해서 데이터선의 부유용량을 작게 할 수 있으므로, 대기억용량화를 위한 메모리셀을 구성하는 소자를 한층 더 미소화할 수 있게 되고, 상기 (1)의 효과와 더불어 고집적도 대 기억 용량의 다이나믹형 RAM을 실현할 수 있는 효과가 얻어진다.
(5) 상기 (1)에 의해, 하프프리차지 방식을 채용할 수 있기 때문에 더미셀이 불필요하게 되는 것에 의한 고집적화를 실현할 수 있음과 동시에, 메모리셀과 더미셀을 구성하는 소자의 언밸런스에 의한 리드 레벨마진의 저하를 고려할 필요가 없으므로, 동작마진을 크게 할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
상기 타이밍신호
Figure kpo00120
pa1대신에 제1의 타이밍신호와 그것보다 지연된 제2의 타이밍신호를 사용함과 동시에, 상기 제1의 타이밍신호에 의해 비교적 작은 콘덕턴스의 파워스위치MOSFET를 온상태로 해서 각 단위회로를 활성화시키고 제1단계에서 증폭동작을 실행한후, 제2의 타이밍신호에 의해 비교적 큰 콘덕턴스의 파워스위치MOSFET를 온상태로 해서 제2단계에서의 증폭동작을 실행시키는 것으로 해도 좋다.
프리차지회로의 MOSFETQ26과 Q27을 생략해도 좋다. 역으로 프리차지 회로의 MOSFETQ25를 생략해도 좋다. 또는, MOSFETQ26과 Q27과의 접속점에 적당한 정전압 발생회로에 의해 발생되는 Vcc/2 전위가 공급되어도 좋다. 이 경우도 MOSFETQ25를 생략할 수 있다. 이 정전압 발생회로는 적당한 정전압에 의해 제어되는 프리차지MOSFET에 의해 상기와 같은 전압을 공급하는 것이라도 좋다.
메모리 어레이이 공통 데이터선이나 센스앰프의 공통 소오스선에 거의 중간레벨의 프리차지전압을 공급하는 회로라도 좋고, 또 고레벨과 저레벨의 전위를 단락하는 것 이외에 적당한 정전압 발생회로라도 좋다.
분활된 메모리 어레이의 수는 4개의 한정되지 않는다. 칼럼 디코더YDCR의 양쪽에 메모리 어레이가 배치되어도 좋다. 칼럼 디코더를 여러개 마련하고, 그 각각에 대응하는 메모리 어레이를 또 본 발명에 따라서 분할할 수 있다. 칼럼 디코더 및 메모리 어레이의 배치는 여러가지로 변형할 수 있다.
예를 들면, 메모리 어레이를 4분할한 경우, 그 리프레쉬 사이클을 짧게 할 필요가 있으면, 2개씩 쌍으로된 메모리 어레이(예를 들면 M-ARY1과 M-ARY3)와 센스앰프 등을 선택상태로 하는것 이라도 좋다. 이 경우에는 2개의 메모리 어레이(센스앰프)가 상기와 동일하게 선택 상태로 될 때, 나머지 2개의 메모리 어레이(센스앰프)가 상기와 마찬가지로 비선택 상태인 채로 있게 된다. 이 경우 1비트의 단위에서의 데이터의 입력출력을 실현하기 위해 선택회로가 부가된다. 예를 들면, 선택회로에 의해 메모리 어레이M-ARY1의 데이터만을 입출력하고, 메모리 어레이M-ARY3에 있어서는 센스앰프의 동작에 의해서 리프레쉬를 실행한다.
본 발명은 로우 어드레스 신호와 칼럼 어드레스 신호가 각각 독립한 외부 어드레스 단자에서 공급되는 다이나믹RAM에도 적용할 수 있다.
본 발명은 상술한 것 이외의 다이나믹RAM에도 적용할 수 있다. 또 본 발명은 다이나믹RAM에 한정되지 않고 광범위하게 반도체 메모리에 적용할 수 있다. 데이터선의 분할에 의해 메모리 어레이를 분할하고, 또한 분할한 메모리 어레이에 대해서 칼럼 디코더를 공통으로 마련된 반도체 메모리에 유효하다. 데이터선이 상보데이터선이 아닌 경우라도, 또 하프프리차지 방식이 아닌 경우라도 데이선과 공통 데이타선의 전위가 다르게 되어 버리는 경우에 그것을 동일하게 하는데 유효하다. 하프프차지 방식인 경우에 특히 유효하다.

Claims (5)

  1. 여러개의 상보데이터선(D,
    Figure kpo00121
    ), 상기 여러개의 상보데이터선과 교차하는 여러개의 워드선(W) 및 여러개의 다이나믹형 메모리셀(MC)를 각각 포함하고 또한 상기 여러개의 다이나믹형 메모리셀이 상기 여러개의 상보데이터선과 상기 여러개의 워드선과 교점에 마련되어 이루어지는 여러개의 메모리어레이(M-ARY), 상기 여러개의 메모리어레이의 각 상보데이터선에 결합되고 각 상보데이터선을 제1전위로 프리차지하는 프리차지회로(PC), 상기 여러개의 메모리어레이의 상기 여러개의 상보데이터선에 각각 대응해서 마련된 여러개의 센스앰프(SA), 워드선 선택신호를 출력하는 로우 어드레스 디코더(XDCR), 데이터선 선택신호를 출력하는 칼럼 어드레스 디코더(XDCR), 상기 여러개의 메모리어레이의 각각에 대응해서 마련된 여러개의 공통상보데이터선(CD,
    Figure kpo00122
    ), 상기 공통상보데이터선에 결합된 메인앰프(MA), 각 공통상보데이터선과 그것에 대응하는 메모리어레이내의 여러개의 상보데이터선 사이에 각각 마련되고, 상기 데이터선 선택신호에 따라서 각 메모리어레이내의 상기 여러개의 상보데이터선중의 어느 것인가를 상기 공통상보데이터선에 결합하기 위한 여러개의 칼럼스위치(C-SW), 상기 여러개의 메모리어레이내의 선택되는 워드선을 포함하는 메모리어레이에 대응하는 공통상보데이터선에 상기 제1전위와는 다른 제2전위를 공급하기 위한 풀업회로(LOD) 및 상기 여러개의 메모리어레이내의 선택되는 워드선을 포함하지 않는 메모리어레이에 대응하는 공통상보데이터선에 상기 제1전위와는 실질적으로 동일한 전위를 공급하기 위한 여러개의 스위치회로(SW)를 포함하고, 선택되는 워드선을 포함하는 메모리어레이의 상보데이터선에 접속되는 칼럼스위치와 선택되는 워드선을 포함하지 않는 메모리어레이의 상보데이터선에 접속되는 칼럼스위치가 동일한 상기 데이터선 선택신호에 의해서 스위치되고, 선택되는 워드선을 포함하는 메모리어레이에 대응하는 센스앰프를 동작상태로 하고, 선택되는 워드선을 포함하지 않는 메모리어레이에 대응하는 센스앰프를 비동작상태로 하는 반도체 메모리.
  2. 제1항에 있어서, 제1의 기간에 있어서 상기 프리차지회로는 상기 여러개의 상보데이터선 모두에 상기 제1전위를 공급하고, 상기 여러개의 스위치회로는 상기 여러개의 공통상보데이터선 모두에 상기 제1전위와 실질적으로 동일한 전위를 공급하고, 그 후의 제2의 기간에 있어서 상기 풀업회로는 선택되는 워드선을 포함하지 않는 메모리어레이에 대응하는 공통상보데이터선에 상기 제2전위를 공급하지 않고, 선택되는 워드선을 포함하는 메모리어레이에 대응하는 공통상보데이터선에 상기 제2전위를 공급하도록 구성되어 이루어지는 반도체 메모리.
  3. 제2항에 있어서, 상기 제1의 기간에 있어서 상기 여러개의 스위치회로는 메모리어레이 선택신호와는 관계없이 로우 어드레스 스트로브신호(RAS1)에 응답해서 제어되고 상기 여러개의 공통상보데이터선 모두에 상기 제1전위와 실질적으로 동일한 전위를 공급하고, 상기 제2의 기간에 있어서 상기 여러개의 스위치회로는 상기 메모리어레이 선택신호와 상기 로우어드레스 스트로브신호에 의해 제어되고 상기 선택되는 워드선을 포함하지 않는 메모리어레이에 대응하는 공통상보데이터선에 상기 제1전위와 실질적으로 동일한 전위를 공급하고, 상기 제2의 기간에 있어서 상기 풀업회로는 상기 메모리어레이 선택신호와 상기 로우어드레스 스트로브신호에 의해 제어되고 상기 선택되는 워드선을 포함하는 메모리어레이에 대응하는 공통상보데이터선에 상기 제2전위를 공급하도록 구성되어 이루어지는 반도체 메모리.
  4. 제1항에 있어서, 상기 데이터선 선택신호에 의해서 스위치되는 여러개의 칼럼스위치와 상기 칼럼 어드레스 디코더 사이는 단일의 데이터선 선택선에 의해서 접속되어 이루어지는 반도체 메모리.
  5. 제1항에 있어서, 상기 제1전위는 실질적으로 전원전압의 1/2로 설정되고, 상기 제2전위는 상기 제1전위보다 높은 전위로 설정되어 이루어지는 반도체 메모리.
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