JP2892697B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、１本のデータ線
に結合されるシングルエンド構成のスタティック型RAM
に利用して有効な技術に関するものである。

〔従来の技術〕

実質的に１本のデータ線にし、このデータ線により書
き込み動作と読み出し動作とを行うスタティック型RAM
が、特開昭56−105387号公報により提案されている。こ
のRAMにおけるメモリセルは、CMOSインバータ回路と、
その出力信号を選択的に入力側に帰還するクロックドイ
ンバータ回路と、書き込み信号を伝える伝送ゲートMOSF
ET、及び読み出し信号を出力する読み出し用クロックド
インバータ回路から構成される。これにより、このメモ
リセルは、入力専用端子と出力専用端子とを持ち、それ
ぞれ入力用と出力用のバスライン（データ線）に接続さ
れる。このとき、隣接するメモリセルに対して、例えば
上記出力用バスラインを入力用バスラインとして用いる
ようにすることによって、バスラインの数を通常の相補
データ線を用いたRAMに比べて半減させるものである。

〔発明が解決しようとする課題〕

上記のRAMにあっては、実質的にバスライン（データ
線）が約1/2に半減できる利点はある反面、メモリセル
として上記のようなクロックドインバータ回路を用いる
ものであるため素子数が多くなる。例えば、上記メモリ
セルをCMOS回路により構成した場合、１つのクロックド
インバータ回路において４個のMOSFETを必要とするか
ら、MOSFETの数が全体で12個も必要になる等の問題があ
る。ちなみに、完全スタティック型メモリセルにおいて
は、全部で６個のMOSFETから構成されるものである。

この発明の目的は、高集積化と低消費電力化を実現し
た新規なシングルエンド構成のスタティック型RAMを提
供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
シングルエンド構成のスタティック型メモリセルからの
読み出し信号を、ワード線とダミーデータ線との交点に
設けられたダミーセルにより形成された基準電圧を受け
る差動型のセンスアンプにより増幅する。

〔作用〕

上記した手段によれば、シングルエンド構成のメモリ
セルからの比較的小さな信号レベルの読み出し信号をダ
ミーセルにより形成された基準電圧を用いて差動型のセ
ンスアンプを用いて増幅するため高速で安定した読み出
しが可能になる。

〔実施例〕

第１図には、この発明に係るスタティック型RAMの一
実施例のブロック図が示されている。同図の各回路ブロ
ックは、公知の半導体集積回路の製造技術により、単結
晶シリコンのような１個の半導体基板上において形成さ
れる。

複数ビットからなるアドレス端子Aiは、アドレスバッ
ファADBに伝えられる。このアドレスバッファADBに取り
込まれたアドレス信号は、デコーダDCRにより解読され
る。Ｘ系のデコーダDCRは、Ｘ系のアドレス信号を解読
してワード線の選択信号を形成する。ワード線選択信号
は、特に制限されないが、ワードドライバDRVに伝えら
れる。このようなワードドライバDRVを設けることによ
り、多数のメモリセルが結合されることによって比較的
大きな負荷容量を持つワード線を高速に選択／非選択に
切り換えるようにされる。なお、メモリセルが後述する
ような読み出し用と書き込み用の一対のワード線に結合
される場合、ワードドライバDRVは、それぞれの動作モ
ードに応じたワード線の選択動作を行う。

メモリアレイＭ−ARYは、後述するようなシングルエ
ンド構成のメモリセルがマトリックス配置されて構成さ
れる。すなわち、データ線とワード線との交差点に各メ
モリセルが配置される。

このようなメモリアレイＭ−ARYに対して、その読み
出し参照電圧を形成するダミーセルからなるダミーセル
アレイDCAが設けられる。ダミーセルアレイは、各ワー
ド線とダミーデータ線との交点にそれぞれ設けられる。
すなわち、ダミーアレイDCAは、ダミーセルが１列分に
より構成される。

Ｙ系のデコーダDCRは、Ｙ系のアドレス信号を解読し
てデータ線の選択信号を形成する。データ線選択信号
は、Ｙ選択回路（カラムスイッチ）YSWに伝えられる。
Ｙ選択回路YSWは、データ線の選択信号にしたがってメ
モリアレイＭ−ARYのデータ線を共通データ線CDに接続
させる。この実施例では、上記ダミーアレイDCAのダミ
ーデータ線がダミースイッチ回路DSWを介して共通ダミ
ーデータ線CDDに接続される。上記共通データ線CDの読
み出し信号は、共通ダミーデータ線CDDの電位を参照電
圧とする差動型のセンスアンプSAに供給され、ここで高
安定にかつ高速に増幅される。センスアンプSAの増幅出
力信号は、データ出力回路DOBを通して出力端子Doutか
ら送出される。

タイミング制御回路TGは、クロック信号CLKと制御信
号R/Wを受けて、内部動作に必要なプリチャージ信号▲
▼やセンスアンプ動作タイミング信号sc等を形成す
る。

データ入力回路DIBは、入力端子Dinから供給された書
き込みデータを受けて、共通データ線CDに伝える。

第２図には、この発明に係るスタティック型RAMの要
部一実施例の回路図が示されている。同図の回路はCMOS
（相補型MOS）回路から構成されており、ＰチャンネルM
OSFETは、そのチャンネル（バックゲート）部に矢印が
付加されることによってＮチャンネルMOSFETと区別され
る。

この実施例におけるメモリセルMCは、高集積化のため
にシングルエンド構成とされる。すなわち、メモリセル
MCは、そのうちの１個のメモリセルMCが例示的に示され
ているように、一対のCMOSインバータ回路N1とN2の入力
と出力とが交差接続されてラッチ形態にされる。この場
合、インバータ回路N1の入力端子からのみ保持情報の書
き換えを可能とするために、言い換えるならば、シング
ルエンド構成とするために、インバータ回路N1を構成す
るMOSFETのサイズ（コンダクタンス）が大きくされ、イ
ンバータ回路N2を構成するMOSFETのサイズ（コンダクタ
ンス）が小さくされる。これにより、インバータ回路N1
の入力とインバータ回路N2の出力の接続点がラッチ回路
の入出力端子とされ、この入出力端子をハイレベル／ロ
ウレベルにすれば、それに応じて保持情報が決定され
る。

上記ラッチ回路の入出力端子は、書き込み用のアドレ
ス選択スイッチMOSFETQ3を通してデータ線D0に接続され
る。この書き込み用のアドレス選択スイッチMOSFETQ3の
ゲートは、対応する書き込みワード線W0Wに接続され
る。上記ラッチ回路の入出力端子は、読み出し用の増幅
MOSFETQ1のゲートに接続される。この増幅MOSFETQ1のソ
ースは接地され、ドレインと上記対応するデータ線D0と
の間に読み出し用のアドレス選択スイッチMOSFETQ2が設
けられる。この読み出し用のアドレス選択スイッチMOSF
ETQ2のゲートは、対応する読み出しワード線W0Rに接続
される。

メモリアレイＭ−ARYを構成する同じ行に設けられる
他のメモリセルも上記同様な構成とされ、上記ワード線
W0W,W0R及びW1W,W1Rに対応するアドレス選択用スイッチ
MOSFETのゲートがそれぞれ接続される。同図には、行方
向には２個分のメモリセルの具体的回路が例示的に示さ
れている。

メモリアレイＭ−ARYを構成する同じ列に設けられる
他のメモリセルも上記同様な構成とされ、上記データ線
D0、D1に接続される。同図には、縦方向にも２個分のメ
モリセルの具体的回路が例示的に示されている。

上記データ線D0、D1・・・及び後述するダミーデータ
線DD等には、Ｐチャンネル型のプリチャージMOSFETQ5、
Q6及びQ7が設けられる。これらのMOSFETQ5,Q6及びQ7の
ゲートには、プリチャージ信号▲▼が共通に供給さ
れる。

この実施例では、上記メモリセルからの読み出し動作
において用いられる参照電圧を形成するダミーセルが設
けられる。ダミーセルDCは、直列形態にされたMOSFETQ3
とQ4から構成される。上記ダミーセルDCを構成する一方
のMOSFETQ3のゲートは、対応する読み出しワード線W0R
に接続される。他方のMOSFETQ4のゲートは、特に制限さ
れないが、上記プリチャージ信号▲▼が伝えられ
る。これにより、プリチャージ期間においてMOSFETQ4が
オフ状態となり、読み出し期間にMOSFETQ4等がオン状態
になり、ダミーセル列がアクティブにされる。

上記各データ線D0、D1・・等は、カラム選択回路を構
成する並列形態のＰチャンネルMOSFETとＮチャンネルMO
SFETからなるCMOSスイッチ回路Q10,Q11,Q12,Q13を介し
て共通データ線CDに接続される。これに対して、ダミー
データ線DDは、同様なCMOSスイッチ回路Q14,Q15を介し
てダミー共通データ線CDDに結合される。

上記Ｎチャンネル型のスイッチMOSFETQ11のゲートは
Ｙ選択線Y0に接続され、Ｐチャンネル型のスイッチMOSF
ETQ10のゲートには、インバータ回路N10を通したＹ選択
線Y0の選択信号が伝えられる。データ線D1に対応したMO
SFETQ12,Q13も、上記同様に対応するＹ選択線Y1の選択
信号が伝えられる。また、ダミーデータ線DDに設けられ
るダミースイッチMOSFETQ14,Q15のゲートにも、ダミー
選択線DYの選択信号が同様に供給される。ダミー選択線
DYは、定常的に選択レベルに固定されるものの他、メモ
リアクセスに同期してその都度選択レベルにしてもよ
い。

上記共通データ線CDとダミー共通データ線CDDの信号
は、次に説明するような差動型のセンスアンプによって
増幅される。

この実施例におけるセンスアンプは、増幅回路が２段
縦列形態に接続されて構成される。入力段回路は、次の
回路から構成される。

上記共通データ線CDとダミー共通データ線CDDの信号
は、レベルシフト動作を行うソースフォロワ形態のＮチ
ャンネルMOSFETQ16とQ17のゲートに伝えられる。これら
のMOSFETQ16とQ17のソース側には、電流ミラー形態にさ
れたＮチャンネルMOSFETQ18,Q19が設けられ、これらのM
OSFETQ18,Q19の共通ソースと回路の接地電位点と間に
は、スイッチMOSFETQ20が設けられる。このスイッチMOS
FETQ20は、センスアンプ動作タイミング信号scが供給さ
れ、タイミング信号scがハイレベルにされたときにオン
状態になり、センスアンプを活性化させる。

第２段目の増幅回路は、ダブルの差動回路から構成さ
れる。すなわち、ＮチャンネルMOSFETからなる差動MOSF
ETと、そのドレイン側に設けられたＰチャンネル型の電
流ミラー形態の負荷MOSFETとからなる２対の差動増幅回
路の入力を交差的に接続し、そのダブルエンドの差動出
力を得るものである。これら２対の差動MOSFETの共通ソ
ースと回路の接地電位点との間には、上記タイミング信
号scを受けるＮチャンネルMOSFETQ21が設けられ、タイ
ミング信号scがハイレベルにされたときに上記同様に活
性化される。

上記一対の差動回路の一対の出力端子と電源電圧Vcc
との間には、上記タイミング信号scを受けるＰチャンネ
ル型のプリチャージMOSFETが設けられる。そして、上記
差動回路の出力信号は、インバータ回路N4とN5を通して
形成された相補的な出力信号ＡとＢが出力回路に伝えら
れる。

出力回路は、上記インバータ回路N4とN5を通した相補
出力信号ＡとＢを受けるプッシュプル形態のＮチャンネ
ルMOSFETQ23,Q24及びQ25,Q26と、以上プッシュプル回路
の出力信号をそれぞれ受けるラッチ形態に接続された一
対のインバータ回路から構成される。上記プッシュプル
回路Q23,Q24とQ25,Q26のゲートには、上記信号ＡとＢが
交差的に供給される。例えば、出力信号Ａがハイレベル
ならMOSFETQ23とQ26がオン状態になり、その信号レベル
がラッチ回路に取り込まれるとともに、出力端子Doutか
らはロウレベルの信号が出力される。出力信号Ｂがハイ
レベルならMOSFETQ24とQ25がオン状態になり、その信号
レベルがラッチ回路に取り込まれるとともに、出力端子
Doutからはハイレベルの信号が出力される。

なお、上記共通データ線CDには、書き込み動作のとき
書き込み信号を伝える入力回路DIBの出力端子も結合さ
れる。

上記ワード線W0R,W1R及びW0W,W1W等は、Ｘ系の選択回
路であるＸアドレスバッファADBと、アドレスバッファX
ADBを通して取り込まれたアドレス信号を解読するとと
もに図示しないリード／ライト信号に応じて書き込み又
は読み出し用の１本のワード線の選択信号を形成するデ
コーダ回路DCRにより選択される。同図では、アドレス
バッファとデコーダとを合わせてXADB,DCRのように表し
ている。なお、デコーダ回路DCRの出力部には、図示し
ないが、前記のようなワードドライバが設けられるもの
と理解されたい。

上記Ｙ選択線Y0,Y1等は、Ｙ系の選択回路である。Ｙ
アドレスバッファYADBと、アドレスバッファYADBを通し
て取り込まれたアドレス信号を解読して１本のデータ線
の選択信号を形成するデコーダ回路により選択される。
同図では、アドレスバッファとデコーダとを合わせてYA
DB,DCRのように表している。

第７図には、この実施例のスタティック型RAMの動作
の一例を説明するためのデータ線Ｄとダミーデータ線DD
波形図が示されている。

プリチャージ期間において、データ線Ｄとダミーデー
タ線DDは、共にハイレベルＨにプリチャージされてい
る。

読み出し期間では、読み出しワード線が選択される。
また、上記プリチャージ期間の終了によりダミーセルの
MOSFETQ4等がオン状態になっている。もしも、選択され
たメモリセルにおいてラッチ回路の入出力端子がハイレ
ベルならMOSFETQ1等がオン状態になっている。したがっ
て、データ線Ｄは読み出し用のアドレス選択スイッチMO
SFETと上記読み出しMOSFETを通してロウレベルＬにディ
スチャージされる。このとき、ダミーセルはMOSFETQ4が
メモリセルのMOSFETQ1等のコンダクタンスの約1/2に設
定されいるから、ダミーデータ線DDにおけるディスチャ
ージ動作により形成される供給電圧VRがデータ線Ｄの半
分にされる。このようなレベル差（VR−Ｌ）を差動型の
センスアンプSAが増幅して、ロウレベルＬの読み出し信
号に対応した出力信号Doutを形成する。

一方、選択されたメモリセルにおいてラッチ回路の入
出力端子がロウレベルならMOSFETQ1等がオフ状態になっ
ている。したがって、読み出し用のワード線W0Rがハイ
レベルに選択されてアドレス選択スイッチMOSFETQ2等が
オン状態にされても、データ線D0等はハイレベルＨのプ
リチャージレベルのままにされる。このとき、ダミーセ
ルは上記のようなディスチャージ動作を行って基準電圧
VRを形成する。このようなレベル差（Ｈ−VR）を差動型
のセンスアンプSAが増幅して、ハイレベルＨの読み出し
信号に対応した出力信号Doutを形成する。

また、書き込み動作のときには、入力端子Dinから供
給された書き込みデータが入バッファ回路DIBを通して
共通データ線CDに伝えられる。この共通データ線CDに伝
えられたハイレベル／ロウレベルの書き込み信号は、カ
ラムスイッチ回路YSW、データ線を通して選択された書
き込みワード線に対応した１つのメモリセルに伝えられ
ることによって書き込みが行われる。すなわち、この実
施例のメモリセルは、インバータ回路N2を構成するMOSF
ETのコンダクタンスが小さく設定されているから、上記
選択経路及びスイッチMOSFETQ3を通して伝えられた信号
レベルに従って、その保持レベルが決定される。

この実施例のスタティック型RAMは、上記のようにシ
ングルエンド型のメモリセルを用いるものであるため、
セル面積を小さくでき高集積化が可能になる。この読み
出し信号は、ダミーセルにより形成された基準電圧を参
照して差動型のセンスアンプにより増幅されるものであ
るから、高速に高安定に読み出される。

第３図には、この発明に係るスタティック型RAMの他
の一実施例の回路図が示されている。

この実施例におけるメモリセルは、前記のようなイン
バータ回路N1とN2からなるラッチ回路の入出力端子がア
ドレス選択用スイッチMOSFETQ1とQ2を通してデータ線D0
に接続される。上記スイッチMOSFETQ1のゲートは、同図
において横方向に延長されるワード線W0に接続され、こ
の実施例では上記スイッチMOSFETQ2のゲートは、同図に
おいて縦方向に延長されるＹ選択線Y0に接続される。

メモリアレイＭ−ARYを構成する同じ行に設けられる
他のメモリセルも上記同様な構成とされ、上記ワード線
W0に対応するアドレス選択用スイッチMOSFETのゲートが
接続される。同図には、行方向には２個分のメモリセル
の具体的回路が例示的に示されている。

メモリアレイＭ−ARYを構成する同じ列に設けられる
他のメモリセルも上記同様な構成とされ、上記データ線
D0に接続される。そして、上記Ｙ選択線に対応するアド
レス選択用スイッチMOSFETのゲートが共通に接続され
る。同図には、縦方向にも２個分のメモリセルの具体的
回路が例示的に示されている。

上記データ線D1、D1・・・及び後述するダミーデータ
線DD等には、Ｐチャンネル型のプリチャージMOSFETQ5、
Q6及びQ7設けられる。これらのMOSFETQ5,Q6及びQ7のゲ
ートには、プリチャージ信号▲▼が共通に供給され
る。

この実施例では、上記メモリセルからの読み出し動作
において用いられる参照電圧を形成するダミーセルが設
けられる。ダミーセルDCは、直列形態にされたMOSFETQ3
とQ4から構成される。上記ダミーセルDCを構成する一方
のMOSFETQ3のゲートは、対応するワード線に接続され
る。他方のMOSFETQ4のゲートは、ダミー選択線DY′に接
続される。このダミー選択線DT′は、上記プリチャージ
信号▲▼が伝えられる。これにより、プリチャージ
期間においてMOSFETQ4がオン状態となり、ダミーセルの
保持情報をロウレベルにリセットし、メモリアクセスが
行われるとき、選択されたワード線に対応したMOSFETQ3
がオン状態となり、上記ロウレベルの保持情報とダミー
データ線DDとを結合して、ダミーデータ線DDのプリチャ
ージ電位の引き抜きを行う。このダミーデータ線の電位
引き電位は、上記メモリセルからのロウレベルの読み出
し動作におけるデータ線の電位低下分の半分に設定され
る。それ故、ダミーセルDCは、MOSFETQ3とQ4の接続点の
寄生容量が不足するなら容量素子が付加される。

上記各データ線D0、D1・・等は、前記同様なカラムス
イッチ回路を介して共通データ線CDに接続される。ダミ
ーデータ線DDも同様にしてダミー共通データ線CDDに結
合される。

上記共通データ線CDとダミー共通データ線CDDの信号
は、前記同様なセンスアンプによって増幅される。セン
スアンプにおけるインバータ回路N5の出力信号Ａは、次
の再書き込み回路に伝えられる。再書き込み回路は、再
書き込みデータRWDを形成するインバータ回路N8と、上
記出力信号Ａを受けて、上記再書き込みデータRWDの出
力制御信号を形成する縦列形態とインバータ回路N6,N7
と、このインバータ回路N7により出力される出力制御信
号を受けて、上記再書き込みデータRWDを共通データ線C
Dに伝えるMOSFETQ22から構成される。

この実施例のスタティック型RAMの読み出し動作の概
略は次の通りである。

プリチャージ信号▲▼（クロックパルスCLK）が
ロウレベルのとき、RAMは非動作状態になり、プリチャ
ージMOSFETQ5〜Q7がオン状態になってデータ線D0,D1・
・・、ダミーデータ線DD等をハイレベルにプリチャージ
している。このとき、センスアンプからの出力信号Ａと
Ｂも、それに対応したインバータ回路N4とN5の入力に設
けられたプリチャージMOSFETのオン状態によってロウレ
ベルにされている。これにより、一対のプッシュプル回
路の出力がハイインピーダンス状態になり、出力端子Do
utにはラッチ回路に保持された出力信号が伝えられてい
る。

プリチャージ信号▲▼（クロックパルスCLK）が
ロウレベルからハイレベルに変化すると、それに応じ
て、アドレス信号の取り込みが行われ、デコーダがそれ
を解読して例えばワード線W0とＹ選択線Y0が選択状態に
される。

これにより、上記ワード線W0とＹ選択線Y0との交点に
設けられた１つのメモリセルのみが選択され、そのラッ
チ回路の入出力端子がデータ線D0と結合される。このメ
モリセルMCの保持レベルがロウレベルのとき、データ線
D0のプリチャージレベルが、メモリセルMCのロウレベル
によりロウレベル側に低下させられる。すなわち、デー
タ線D0の寄生容量とメモリセルMCにおけるラッチ回路の
入出力端子の寄生容量との容量比に対応したチャージシ
ェアが生じる。このとき、データ線D0の容量値に対して
メモリセルの容量値は小さいから、データ線D0の電位は
僅かに低下するのに対して、メモリセルMCの保持電位
は、急激に上昇してラッチ回路を構成するインバータ回
路N1のロジックスレッショルド電圧を超えてしまう。そ
れ故、メモリセルMCの保持レベルは、ロウレベルからハ
イレベルに反転させられてしまう。言い換えるならば、
この実施例におけるメモリセルの読み出し動作は、上記
のように保持レベルがロウレベルのときには、プリチャ
ージレベルをロウレベルに引き抜く反作用として保持レ
ベルがハイレベル側に破壊されることによって行われ
る。

上記のようなデータ線D0のプリチャージ電位の微小な
電位低下を検出するために、ダミーセルDCが使われる。
すなわち、ワード線W0のハイレベルに対応してMOSFETQ3
がオン状態になり、プリチャージ期間のときオン状態に
なっているMOSFETQ4によりロウレベルにされていたMOSF
ETQ3とQ4の接続点のノードとダミーデータ線DDとを接続
させる。これにより、ダミーデータ線DDの電位が、上記
データ線D0のロウレベル読み出しにおける低下分の約半
分だけ低下するようにダミーデータ線とダミーセルの寄
生容量比が設定されている。

上記データ線D0とダミーデータ線DDの電位変化分は、
カラムスイッチ回路を通して共通データ線CDと共通ダミ
ーデータ線CDDを通してセンスアンプSAに伝えられ、そ
の増幅動作が行われる。上記のようにメモリセルからの
読み出し信号がロウレベルのとき、センスアンプの出力
信号Ａがハイレベルになり、インバータ回路N8を通して
共通データ線CDの電位をロウレベルにする。したがっ
て、データ線D0の電位がロウレベルに変化して、選択さ
れたメモリセルにはロウレベルが再書き込みされること
になり、上記のような読み出し動作によっていったん破
壊された保持情報がロウレベルに回復される。また、上
記信号Ａのハイレベル、信号Ｂのロウレベルにより、出
力回路は、出力端子Doutからロウレベルの出力信号を送
出するとともに、その出力信号をラッチ回路に保持す
る。

なお、選択されたワード線W0に結合された他のメモリ
セルは、Ｙ選択線Y1等がロウレベルの非選択状態になっ
ている。それ故、ワード線W0に対応した他のメモリセル
は、ラッチ回路により保持動作が行われており、それに
対応して他のデータ線D1等はプリチャージ電位を維持す
るものである。

例えば、次の動作サイクルにおいて、ワード線Y0に代
わってY1が選択され、このワード線Y1に対応したメモリ
セルがハイレベルを保持しているなら、データ線D1の電
位はプリチャージ電位のままにされる。このときには、
センスアンプSAの出力信号Ａがロウレベルになり、再書
き込み回路のスイッチMOSFETQ22をオフ状態のままにす
る。すなわち、上記のようなハイレベルの読み出し動作
のときには、メモリセルの保持情報は破壊されないか
ら、再書き込み動作が省略される。

この実施例のRAMでは、ワード線が１本から構成され
ることに代わってＹ選択線が追加されるが、実質的に１
つのメモリセルしか選択されないから低消費電力化が可
能になる。

第４図には、この発明に係るスタティック型RAMの更
に他の一実施例の要部回路図が示されている。すなわ
ち、２ポートRAMの一実施例である。この実施例では、
データ線が読み出し用と書き込み用に分けられるととも
に、書き込み用のデータ線のうち隣接するものが共通化
される。すなわち、メモリアレイＭ−ARYに前記第３図
の実施例のようなＹ選択線Y0、Y1等を設けて、メモリセ
ルMCの書き込み用のアドレス線スイッチMOSFETQ3′のゲ
ートに供給す。スイッチMOSFETQ3′は、隣接するメモリ
セルのスイッチMOSFETと接続される。これら隣接するス
イッチMOSFETの共通接続点と書き込み用データ線WD01と
の間には、書き込みワード線W0Wにゲートが接続された
前記スイッチMOSFETQ3を設ける。このスイッチMOSFETQ3
は、隣接する２つの列のメモリセルに対して共通に用い
られる。

なお、特に制限されないが、この実施例では、メモリ
セルからの読み出し信号は、書き込み信号と同極性が出
力される。すなわち、書き込み用のインバータ回路N1の
出力端子側に読み出し用のMOSFETQ1とスイッチMOSFETQ2
が設けられる。この構成に代えて、ラッチ回路の同じ入
出力端子側から上記読み出しと書き込みを行うようにす
るものであってもよい。

この構成では、書き込み用と読み出し用のデータ線が
設けられることに対応して、書き込み信号を同じサイク
ルで読み出すことができる。すなわち、書き込み動作の
確認を同じメモリサイクル中に行うことができる。この
ような動作モードを実行する場合には、書き込み用と読
み出し用のワード線が共に選択される。

第５図には、この発明が適用された２ポートRAMの一
実施例のブロック図が示されている。

メモリアレイは、Ｍ−ARY1とＭ−ARY2から構成され
る。これらのメモリアレイＭ−ARY1とＭ−ARY2は、前記
実施例のようなシングルエンド構成のメモリセルを用い
て構成される。それ故、その読み出しのためのダミーア
レイDC1,DC2がそれぞれのメモリアレイＭ−ARY1,M−ARY
2に対応して設けられる。

アドレスバッファは、読み出し用アドレス信号ARiを
受ける読み出し系アドレスバッファRABと、書き込み用
アドレス信号AWiを受ける書き込み系アドレスバッファW
ABから構成される。上記アドレスバッファRABとWABの出
力信号は、それぞれ対応する読み出し系アドレスデコー
ダRDCR、書き込み系アドレスデコーダ回路WDCRに供給さ
れる。

上記アドレスデコーダRDCRとWDCRにより形成されたＸ
系の選択信号は、読み出し系のワードドライバRDVと書
き込み系のワードドライバWDVを介してメモリアレイＭ
−ARY1とＭ−ARY2の読み出しワード線、書き込みワード
線に伝えられる。

上記アドレスデコーダRDCRとWDCRにより形成されたＹ
系の選択信号は、Ｙ選択回路YSW1,YSW2と、書き込み系
のＹワードドライバに伝えられる。

上記一対からなるメモリアレイＭ−ARY1,M−ARY2とダ
ミーセルDC1,DC2からの読み出し信号と基準電圧とはセ
ンスアンプSAに入力され、ここで増幅されてデータ出力
回路DOBを通して出力される。

書き込み信号Dinを受ける書き込み回路（データ入力
バッファ）DIBの出力信号は、上記Ｙ選択回路YSW1,YSW2
に伝えられる。

読み出し用クロック信号RCは、読み出し系のタイミン
グ発生回路RTGに入力され、ここで読み出し動作に必要
な内部のタイミング信号が形成される。書き込み用クロ
ック信号WCは、書き込み系のタイミング発生回路WTGに
入力され、ここで書き込み動作に必要な内部のタイミン
グ信号が形成される。

アドレス比較回路ACOMPは、読み出し系の内部アドレ
ス信号ariと書き込み系の内部アドレス信号awiとを受け
て、書き込みアドレスと読み出しアドレスが競合したこ
とを検出し、その検出出力をＹ選択回路YSW1,YSW2に伝
える。

上記アドレス比較回路ACOMPは、両アドレス信号ariと
awiとが一致したときには、ラチイトデータを優先させ
て、選択されるメモリセルには書き込み動作を行わせ
る。そして、メモリセルの読み出しを行わないで、上記
書き込み系の共通データ線と読み出し系の共通データ線
を短絡して書き込みデータをそのまま読み出しデータと
して出力させる。この構成を採ることによって、同じメ
モリセルに対して書き込みと読み出しを実質的に同時に
行わせることが可能になる。

この実施例では、メモリアレイＭ−ARYを２つ分割
し、それに対応してそれぞれにダミーセル列DC1とDC2を
設ける。この理由は、例えばメモリアレイＭ−ARY1とデ
ータ線を選択したときには、メモリアレイＭ−ARY2側の
ダミーセル列DC2を選んで基準電圧を形成する。逆にメ
モリアレイＭ−ARY2のデータ線を選択したときには、メ
モリアレイＭ−ARY1側のダミーセル列DC1を選らんで基
準電圧を形成する。この構成では、メモリアレイＭ−AR
Y1のデータ線からの読み出し信号は、メモリアレイＭ−
ARY1（又はＭ−ARY2）の共通データ線から出力され、ダ
ミーセル列DC2（又はDC1）からの基準電圧は、メモリア
レイＭ−ARY2（又はメモリアレイＭ−ARY1）側の共通デ
ータ線を通して出力される。これにより、両信号が共に
等しい寄生容量を持つ共通データ線を通してセンスアン
プSAに伝えられる。これにより、信号伝達経路の寄生容
量はバランスし、メモリセルとダミーセルを構成するMO
SFETのコンダクタンス比に従ってレベル差を持つ読み出
し信号と基準電圧を得ることができる。

第６図には、上記２ポートRAMにおける書き込み系の
共通データ線と読み出し系の共通データ線の一実施例の
回路図が示されている。

書き込みアドレスと読み出しアドレスが一致した場
合、書き込み系の共通データ線Diと読み出し系の共通デ
ータ線RCD1を短絡させるスイッチMOSFETQ30,Q31及びQ3
2,Q33を設ける。すなわち、アドレス比較回路ACOMPがハ
イレベルの比較一致出力を形成したとき、スイッチMOSF
ETQ31とQ33をオン状態にする。このとき、メモリアレイ
Ｍ−ARY1を選択する反転アドレス信号▲▼９がハイ
レベルなら、スイッチMOSFETQ32がオン状態になって書
き込み系の共通データ線Diと読み出し系の共通データ線
RDC1に接続して、書き込み信号をそのまま伝える。この
とき、メモリアレイＭ−ARY2側では、書き込み系の共通
データ線Diの信号がインバータ回路を介して反転されて
読み出し系の共通データ線RDC2に伝えられる。これによ
り、センスアンプSAには差動信号が入力され、それの増
幅出力信号が読み出し信号として出力される。なお、メ
モリアレイＭ−ARY2側が選択されるときには、書き込み
系の共通データ線Diの信号がインバータ回路N30によっ
て反転されてスイッチMOSFETQ31とQ32を通して読み出し
共通データ線RCD1に伝えられ、上記おような擬似的な参
照電圧としてセンスアンプSAに伝えられる。

なお、図示しないが、センスアンプSAとしては、シン
グルエンドの差動増幅回路を２個設けて、その入力に差
動的に上記読み出し系の共通データ線RCD1とRCD2を接続
し、上記アドレス信号AR9と▲▼９により一方のセ
ンスアンプを活性化するものであってもよい。すなわ
ち、負荷に電流ミラー回路を用いたシングルエンド構成
の差動増幅回路では、出力取り出し側が高感度であるの
で、高感度にある方のセンスアンプを上記アドレス信号
AR9と▲▼９により選択するものである。

第８図には、上記第５図に示した２ポートRAMにおけ
るダミーセル列の一実施例の回路図が示されている。

この実施例では、メモリアレイＭ−ARY1に対応したダ
ミーセルは１つのMOSFETから構成され、他方のメモリア
レイＭ−ARY2に対応したダミーセルを構成する同様なMO
SFETと直列形態に接続される。すなわち、メモリアレイ
Ｍ−ARY1とＭ−ARY2の一対からなるダミーデータ線間が
上記ダミーセルを構成する２つのMOSFETにより接続され
る。

この実施例では、メモリアレイのデータ線及びダミー
データ線は、ＰチャンネルMOSFETQ32なしいQ37からなる
MOSFETにより回路の接地電位のようなロウレベルにプリ
チャージされる。これに対して、共通データ線CD1とCD2
は、ＮチャンネルMOSFETQ30とQ31により電源電圧Vccの
ようなハイレベルにプリチャージされる。

この構成においても、メモリアレイＭ−ARY1のデータ
線が選択されときには、メモリアレイＭ−ARY1側のダミ
ーデータ線DD2が選択れ、メモリアレイＭ−ARY2のデー
タ線が選択さりときにはメモリアレイＭ−ARY1側のダミ
ーデータ線DD1が選択される。これにより、データ線と
ダミーデータ線がそれぞれ共通データ線CD1とCD2を介し
てセンスアンプに伝えられ、共通データ線の寄生容量を
等しくできる。

また、上記のようになプリチャージレベルに設定する
と、データ線及びダミーデータ線が選択されたとき、読
み出し信号レベルは両者の電荷結合によりハーフプリチ
ャージ電位になり、そのハーフプリチャージ電位を基準
にして、前記第７図に示したようにロウレベルＬと基準
電圧VRが変化する。これにより、差動型のセンスアンプ
の最も感度が高い中間電位での差信号を形成することが
できる。

このとき、共通データ線の寄生容量がデータ線やダミ
ーデータ線の寄生容量に比べて小さいことにより、上記
ハーフプリチャージ電位が下がり過ぎると、センスアン
プの感度を悪くする方向に作用する。このときには、上
記カラム選択動作が行われた後に、上記スイッチMOSFET
Q30とQ31を再びオン状態にして、上記読み出し信号の直
流レベルを持ち上げるようにするものであってもよい。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）一方の入出力端子から書き込み可能にされたラッ
チ回路を用いたシングルエンド構成のメモリセルを用い
て高集積化を図るとともに、メモリセルからの読み出し
信号とダミーセルを用いた形成した基準電圧とを差動型
のセンスアンプにより増幅することにより、高感度で高
速の読み出しが可能になるという効果が得られる。

（２）メモリアレイを２分割し、それぞれにダミーセル
列を設けて、メモリセルとダミーセルからの読み出し信
号を上記分割されたメモリアレイに対応した共通データ
線を通して出力させることにより、読み出し信号経路を
バランスさせることができるから、いっそうの読み出し
動作の安定化を実現できるという効果が得られる。

（３）データ線やダミーデータ線と共通データ線を逆の
レベルにプリチャージしておいて、カラム選択動作によ
りハーフ電位にすることにより、差動型のセンスアンプ
を最も感度が高い領域で動作させることができるという
効果が得られる。

（４）上記（３）において、ハーフ電位が落ち込みすぎ
たとき、プリチャージMOSFETを再び動作状態にすること
によって、上記センスアンプを高感度領域で動作させる
ことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ダミーセルの
構成は、メモリセルの読み出し方式に応じて種々の実施
形態を採ることができるものである。出力回路は、上記
のようなラッチ回路を持つの他、動作タイミング信号に
応じてセンスアンプの出力信号を出力する構成としても
よい。

RAMは、クロック信号CLKにより動作させるもの他、チ
ップイネーブル信号又はチップ選択信号により、その動
作を開始させるようにするものであってもよい。RAM
は、スタンダードセル方式やゲートアレイ等のようなカ
スタム用大規模集積回路に内蔵されるものであってもよ
い。この場合、アドレスバッファを省略して内部アドレ
スバス等から供給されるアドレス信号を直接的にデコー
ダ回路に供給する構成としてもよい。

この発明は、シングルエンド構成のメモリセルを用い
たスタティック型RAMとして広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、一方の入出力端子から書き込みが可能に
されたラッチ回路を用いたシングルエンド構成のメモリ
セルを用いて高集積化を図るとともに、メモリセルから
の読み出し信号とダミーセルを用いた形成した基準電圧
とを差動型のセンスアンプにより増幅することにより、
高感度で高速の読み出しが可能になる。

【図面の簡単な説明】

第１図は、この発明に係るスタティック型RAMの一実施
例を示すブロック図、 第２図は、この発明に係るスタティック型RAMの一実施
例を示す要部回路図、 第３図は、この発明に係るスタティック型RAMの他の一
実施例を示す要部回路図、 第４図は、この発明に係るスタティック型RAMの更に他
の一実施例を示す要部回路図、 第５図は、この発明が適用された２ポートRAMの一実施
例を示すブロック図、 第６図は、上記２ポートRAMにおける書き込み系の共通
データ線と読み出し系の共通データ線の一実施例を示す
回路図、 第７図は、この発明に係るシングルエンド構成のメモリ
セルの読み出し動作の一例を説明するための波形図、 第８図は、上記２ポートRAMにおけるダミーセル列の一
実施例の回路図が示されている。 XADB,YADB,ADB……アドレスバッファ、RAB……読み出し
系アドレスバッファ、WAB……書き込み系アドレスバッ
ファ、DCR……デコーダ回路、RDCR……読み出し系アド
レスデコーダ回路、WDCR……書き込み系アドレスデコー
ダ回路、DRV……ドライバ、RDV……読み出し系ワードド
ライバ、書き込み系ワードドライバ、WYDV1,WYDV2……
書き込み系Ｙワードドライバ、Ｍ−ARY,M−ARY1,M−ARY
2……メモリアレイ、DCA……ダミーセルアレイ、DC1,DC
2……ダミーセル列、YSW……Ｙ選択回路（カラムスイッ
チ回路）、SA……センスアンプ、RWA……再書き込み回
路、DOB……データ出力バッファ、DIB……データ入力バ
ッファ、TG……タイミング制御回路、RTG……読み出し
系タイミング発生回路、WTG……書き込み系タイミング
発生回路、ACOMP……アドレス比較回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−105387（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/41 G11C 11/417

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】それぞれが実質的に平行して設けられる第
   １及び第２ワード線と、 前記第１及び第２ワード線に実質的に直交し、それぞれ
   が実質的に平行して設けられる第１、第２、及び第３デ
   ータ線と、 前記第１及び第２ワード線と、第１及び第２データ線と
   で囲まれる区画に設けられた第１メモリセルと、 前記第１及び第２ワード線と、第２及び第３データ線と
   で囲まれる区画に設けられた第２メモリセルと、 前記第１及び第３データ線のそれぞれが第１カラム選択
   回路を介して接続される読み出し用の第１共通データ線
   と、 前記第１または第２メモリセルから前記第１共通データ
   線に読み出されるデータを出力するための出力端子と、 前記第２データ線が第２カラム選択回路を介して接続さ
   れる書き込み用の第２共通データ線と、 前記第１または第２メモリセルに対して前記第２共通デ
   ータ線から書き込むべきデータを入力するための入力端
   子と、 前記第１または第２メモリセルを選択してそのいずれか
   に記憶されるデータの読み出しを行うために、読み出し
   アドレスを受けて第１ワード線及び第１カラム選択回路
   の選択信号を発生する第１アドレス選択回路と、 前記第１または第２メモリセルを選択してそのいずれか
   にデータの書き込みを行うために、書き込みアドレスを
   受けて前記第２ワード線及び第２カラム選択回路の選択
   信号を発生する第２アドレス選択回路とを備え、 前記第１メモリセルの記憶データの読み出しと前記第２
   メモリセルにデータの書き込みを並列して行う際に、前
   記第１メモリセルの記憶データは前記第１データ線から
   読み出され、前記第２メモリセルに書き込むべき記憶デ
   ータ信号は前記第２データ線から供給されることを特徴
   とする半導体記憶装置。
2. 【請求項２】前記第２メモリセルの記憶データの読み出
   しと前記第１メモリセルにデータの書き込みを並列して
   行う際に、前記第２メモリセルの記憶データ信号は前記
   第３データ線から読み出され、前記第１メモリセルに書
   き込むべき記憶データ信号は前記第２データ線から供給
   されることを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置。
3. 【請求項３】前記第１項記載の半導体装置は更に、 前記読み出しアドレスと前記書き込みアドレスを比較
   し、両者が一致したときに一致信号を発生するアドレス
   比較回路とを備え、 前記一致信号が発生した際に、選択されたメモリセルに
   対して前記入力端子から前記第２共通データ線に入力さ
   れる所定のデータの書き込み動作を行い、前記選択され
   たメモリセルからの読み出し動作を行わずに前記第１及
   び第２共通データ線を短絡することで前記所定のデータ
   を前記出力端子から出力することを特徴とする半導体記
   憶装置。
4. 【請求項４】前記第１項記載の半導体装置は更に、 前記第１ワード線に実質的に直交し、前記第１データ線
   と実質的に平行して設けられるダミーデータ線と、 前記ダミーデータ線が第３カラム選択回路を介して接続
   されるダミー共通データ線と、 前記第１ワード線と前記ダミーデータ線の交点に設けら
   れたダミーセルと、 前記ダミー共通データ線に読み出される前記ダミーセル
   からの信号を基準電圧として、前記第１または第２メモ
   リセルから前記共通第１データ線に読み出される信号を
   増幅して前記出力端子に出力するための差動型のセンス
   アンプとを有することを特徴とする半導体記憶装置。