JP4965844B2

JP4965844B2 - 半導体メモリ装置

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Publication number: JP4965844B2
Application number: JP2005305576A
Authority: JP
Inventors: 友章矢部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-10-20
Filing date: 2005-10-20
Publication date: 2012-07-04
Anticipated expiration: 2025-10-20
Also published as: JP2007115337A; US20070127286A1; US7460408B2

Description

本発明は、半導体メモリ装置に関し、特に、単一ビット線駆動型のスタティック・ランダム・アクセス・メモリ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、以下ＳＲＡＭと略記する）に関する。

近年、ＳＲＡＭでは、大容量化と低電圧化とが進むにつれて様々な問題が顕在化している。そんな中、単一ビット線駆動型ＳＲＡＭとして、セルデータの読み出しをＢＬ線のみで行う、片側読み出しのＳＲＡＭがある（たとえば、非特許文献１参照）。

しかしながら、このＳＲＡＭの場合、セルデータを増幅するために、ＢＬ線の電位をフルスイングさせる必要がある。このとき、高速読み出しのためにはＢＬ線容量を低減することが重要である。そのためには、ＢＬ線あたりに接続されるセル数を３２セル程度に制限する必要がある。これは、メモリセルアレイにおけるビット線の分割数の増加につながり、ひいてはチップサイズの増大を招く結果となる。

上記したように、従来（片側読み出しのＳＲＡＭ）は、高速読み出しのために、ＢＬ線あたりに接続されるセル数を制限しなければならず、これが、メモリセルアレイにおけるビット線の分割数の増加につながり、ひいては、チップサイズの増大を招くという問題があった。
Ｋ．Ｚｈａｎｇｅｔａｌ．，"ＴｈｅＳｃａｌｉｎｇｏｆＤａｔａＳｅｎｓｉｎｇＳｃｈｅｍｅｓｆｏｒＨｉｇｈＳｐｅｅｄＣａｃｈｅＤｅｓｉｇｎｉｎＳｕｂ−０．１８μｍＴｅｃｈｎｏｌｏｇｉｅｓ"，Ｔｅｃｈ．Ｄｉｇ．ＯｆＶＬＳＩＣｉｒｃｕｉｔｓＳｙｍｐ．２０００，ｐｐ．２２６−２２７，Ｊｕｎ．２０００．

本発明は、メモリセルアレイにおけるビット線の分割数を削減でき、チップサイズを低減させることが可能な半導体メモリ装置を提供することを目的としている。

本願発明の一態様によれば、ワード線と、第１，第２のビット線と、前記第１，第２のビット線に接続された、第１のインバータと、前記第１のインバータの出力端が入力端に接続され、前記第１のインバータの入力端が出力端に接続された第２のインバータと、ゲート端子が前記ワード線に接続され、第１電流通路の一端が第１のビット線に接続され、前記第１電流通路の他端が前記第１のインバータの出力端に接続された第１のトランスファゲートトランジスタと、ゲート端子が前記ワード線に接続され、第２電流通路の一端が前記第２のビット線に接続され、前記第２電流通路の他端が前記第２のインバータの出力端に接続された第２のトランスファゲートトランジスタと、ゲート端子が前記ワード線に接続され、第３電流通路の一端が前記第１のビット線に接続された第３のトランスファゲートトランジスタと、ゲート端子が前記第１のインバータの入力端に接続され、第４電流通路の一端が前記第３のトランスファゲートトランジスタの前記第３電流通路の他端に接続され、前記第４電流通路の他端が第１の電源端子に接続された読み出しドライバトランジスタとを有するメモリセルと、前記第１，第２のビット線の一端に接続された差動増幅器と、前記第２のビット線の他端に接続され、前記メモリセルのセル電流よりも小さな基準電流を発生させる基準電流発生回路と、前記基準電流発生回路をデータ読み出し動作時に活性化させるためのダミーワード線とを具備し、前記基準電流発生回路は、第１のダミーセルおよび第２のダミーセルを有し、前記第１のダミーセルは、ダミーの第１のインバータと、前記ダミーの第１のインバータの出力端が入力端に接続され、前記ダミーの第１のインバータの入力端が出力端に接続されたダミーの第２のインバータと、ゲート端子が前記ダミーワード線に接続され、第５電流通路の一端が少なくとも前記ダミーの第１のインバータの出力端に接続されたダミーの第１のトランスファゲートトランジスタと、ゲート端子が前記ダミーワード線に接続され、第６電流通路の一端が少なくとも前記ダミーの第２のインバータの出力端に接続されたダミーの第２のトランスファゲートトランジスタと、ゲート端子が前記ダミーワード線に接続されたダミーの第３のトランスファゲートトランジスタと、ゲート端子が少なくとも前記ダミーの第１のインバータの入力端に接続され、第８電流通路の一端が前記ダミーの第３のトランスファゲートトランジスタの第７電流通路の他端に接続され、前記第８電流通路の他端が前記第２のビット線に接続されたダミーの第１の読み出しドライバトランジスタとを含み、前記第２のダミーセルは、ダミーの第３のインバータと、前記ダミーの第３のインバータの出力端が入力端に接続され、前記ダミーの第３のインバータの入力端が出力端に接続されたダミーの第４のインバータと、ゲート端子が前記ダミーワード線に接続され、第９電流通路の一端が少なくとも前記ダミーの第３のインバータの出力端に接続されたダミーの第４のトランスファゲートトランジスタと、ゲート端子が前記ダミーワード線に接続され、第１０電流通路の一端が少なくとも前記ダミーの第４のインバータの出力端に接続されたダミーの第５のトランスファゲートトランジスタと、ゲート端子が前記ダミーワード線に接続されたダミーの第６のトランスファゲートトランジスタと、ゲート端子が少なくとも前記ダミーの第３のインバータの入力端に接続され、第１２電流通路の一端が前記ダミーの第６のトランスファゲートトランジスタの第１１電流通路の他端に接続され、前記第１２電流通路の他端が前記第１の電源端子に接続されたダミーの第２の読み出しドライバトランジスタとを含む半導体メモリ装置が提供される。

上記の構成により、単一ビット線駆動型の半導体メモリ装置において、ビット線容量を抑制しつつ、ビット線あたりのセル数を増やすことが可能となるため、メモリセルアレイにおけるビット線の分割数を削減でき、チップサイズを低減させることが可能な半導体メモリ装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、片側読み出しのＳＲＡＭに代表される、単一ビット線駆動型ＳＲＡＭ（半導体メモリ装置）におけるメモリセルアレイの基本構成を示すものである。なお、ここでは、メモリセルアレイを構成する、たとえば６４個のサブアレイのうちの１つを取り出して示している。また、各サブアレイが、たとえば５１２本のワード線と一対のローカルビット線とを有する場合を例に説明する。

本実施形態の場合、たとえば図１に示すように、メモリセルアレイＭＣＡは、６４個のサブアレイＳＡに分割されている。サブアレイＳＡには、それぞれ、５１２個のメモリセル（８Ｔｒ．セル構造の単一ビット線駆動型ＳＲＡＭセル）ＭＣ０〜ＭＣ５１１が設けられている。

ここで、メモリセルＭＣ０〜ＭＣ５１１は、たとえば、従来の６Ｔｒ．セルをデータ保持部とし、これに読み出し段としての、２個のＮチャネルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと略記する）を追加した構成になっている。読み出し段はビット線ＢＬ側のみに付加され、セルデータ（セル電流）がビット線ＢＬだけに読み出される単一ビット線駆動方式となっている。それは、ビット線／ＢＬ側への読み出し段の追加による、セル面積の増加を避けるためである。

この方式の場合、読み出し段とデータ保持部とを分離することにより、前者はセル電流、後者はスタティック・ノイズ・マージン（以下、ＳＮＭと略記する）の観点から、それぞれ最適なしきい値Ｖｔｈを独立に設定できるメリットがある。読み出し段は、データ保持部の記憶ノードをゲートに入力しているのみで、データ保持部に回路的な影響を及ぼすことはない。したがって、この部分の設計が、セル安定性の指標であるＳＮＭに悪影響を与えることはない。実際には、読み出し段に低いしきい値Ｖｔｈを設定することによる大きなセル電流と、データ保持部に高いしきい値Ｖｔｈを設定することによる大きなＳＮＭとを両立させている。また、セル電流が、読み出し段とデータ保持部とがビット線ＢＬを駆動する際の電流の合計となることも、大きなセル電流を確保する上で有利となっている。このタイプのＳＲＡＭは、セルの微細化にともなう低電圧化によって、セル電流とセル安定性とを両立させたＳＲＡＭの設計がますます困難になってきている現状を打破する可能性がある。

すなわち、メモリセルＭＣ０〜ＭＣ５１１には、それぞれに対応する、５１２本のワード線ＷＬ０〜ＷＬ５１１のいずれか１本が接続されている。また、メモリセルＭＣ０〜ＭＣ５１１には、それぞれ、第１，第２のビット線である相補一対のローカルビット線（ビット線対）ＢＬ，／ＢＬが接続されている。ビット線対ＢＬ，／ＢＬは、ワード線ＷＬ０〜ＷＬ５１１とほぼ直交する方向に配設されている。

ビット線対ＢＬ，／ＢＬの一端は、それぞれ、差動センスアンプ（差動増幅器）１１に接続されている。差動センスアンプ１１には相補一対のグローバルビット線ＧＢＬ，／ＧＢＬが接続されており、ここで差動増幅されたセルデータ（セル電流Ｉｃｅｌｌ）がグローバルビット線ＧＢＬ，／ＧＢＬ上に出力される。また、ビット線対ＢＬ，／ＢＬには、それぞれ、ＮＭＯＳトランジスタ１３ａ，１３ｂを介して、相補データ線Ｄ，／Ｄが接続されている。ＮＭＯＳトランジスタ１３ａ，１３ｂの各ゲートには、共通に、データ書き込み動作時にハイレベルとなるライトイネーブル信号ＷＥが供給されるようになっている。

たとえば、データ書き込み動作時にはライトイネーブル信号ＷＥをハイレベルにすることにより、相補データ線Ｄ，／Ｄとビット線ＢＬ，／ＢＬとを介して、選択されたＳＲＡＭセルにデータが書き込まれる。このように、データ書き込み動作時には、ビット線ＢＬだけでなく、ビット線／ＢＬも駆動される。

ビット線／ＢＬの他端には、データ読み出し動作時にセル電流Ｉｃｅｌｌの約１／２の基準電流（Ｉｃｅｌｌ／２）を発生する基準電流発生回路１５が接続されている。基準電流発生回路１５には、ダミーワード線ＤＷＬが接続されている。ダミーワード線ＤＷＬは、基準電流発生回路１５をデータ読み出し動作時に活性化させるものである。また、ビット線／ＢＬには、その電位の振幅をＮＭＯＳトランジスタのしきい値電圧Ｖｔｈにクランプすることにより、データ読み出し動作時にビット線／ＢＬの電位の下限を規定するための、／ＢＬクランプ負荷回路（ビット線クランプ回路）１７が接続されている。

図２は、メモリセルＭＣ０〜ＭＣ５１１の１つを取り出して示すものである。すなわち、メモリセルＭＣ（ＭＣ０〜ＭＣ５１１）は、６個のトランジスタからなるデータ保持部２１と、２個のＮＭＯＳトランジスタからなる読み出し段２２とから構成されている。データ保持部２１は、第１のインバータＩＶ１、第２のインバータＩＶ２、第１のトランスファゲートトランジスタＴＲ１、および、第２のトランスファゲートトランジスタＴＲ２を有している。第１のインバータＩＶ１は、第１のロードトランジスタＬＯ１と第１のドライバトランジスタＤＲ１とを有している。第２のインバータＩＶ２は、第２のロードトランジスタＬＯ２と第２のドライバトランジスタＤＲ２とを有している。読み出し段２２は、第３のトランスファゲートトランジスタＴＲ３と読み出しドライバトランジスタＤＲ３とを有している。

なお、第１，第２のロードトランジスタＬＯ１，ＬＯ２はＰＭＯＳトランジスタからなり、第１，第２のドライバトランジスタＤＲ１，ＤＲ２はＮＭＯＳトランジスタからなる。つまり、第１のインバータＩＶ１は、第１のロードトランジスタ（ＰＭＯＳトランジスタ）ＬＯ１と第１のドライバトランジスタ（ＮＭＯＳトランジスタ）ＤＲ１とにより構成されたＣＭＯＳインバータであり、同様に、第２のインバータＩＶ２は、第２のロードトランジスタ（ＰＭＯＳトランジスタ）ＬＯ２と第２のドライバトランジスタ（ＮＭＯＳトランジスタ）ＤＲ２とにより構成されたＣＭＯＳインバータである。

また、第３のトランスファゲートトランジスタＴＲ３および読み出しドライバトランジスタＤＲ３のうちの少なくとも一方は、そのしきい値電圧が、第１，第２のトランスファゲートトランジスタＴＲ１，ＴＲ２、および、第１，第２のインバータＩＶ１，ＩＶ２を構成する第１，第２のドライバトランジスタＤＲ１，ＤＲ２よりも所定電圧以上低い値に設定されている。ここでの所定電圧としては、ＮＭＯＳトランジスタにおけるしきい値電圧のばらつきよりも大きい電圧、たとえば５０ｍＶ以上に設定するのが望ましい。

第１のトランスファゲートトランジスタＴＲ１のゲート端子はワード線ＷＬに接続され、そのソース端子およびドレイン端子（電流通路）のうちのいずれか一端はビット線ＢＬに接続され、いずれか他端は第１のインバータＩＶ１の出力端と第２のインバータＩＶ２の入力端とに接続されている。第２のトランスファゲートトランジスタＴＲ２のゲート端子はワード線ＷＬに接続され、そのソース端子およびドレイン端子のうちのいずれか一端はビット線／ＢＬに接続され、いずれか他端は第２のインバータＩＶ２の出力端と第１のインバータＩＶ１の入力端とに接続されている。

第３のトランスファゲートトランジスタＴＲ３のゲート端子はワード線ＷＬに接続され、ソース端子およびドレイン端子のうちのいずれか一端はビット線ＢＬに接続されている。読み出しドライバトランジスタＤＲ３のゲート端子は、第１のインバータＩＶ１の入力端と第２のインバータＩＶ２の出力端とに接続され、読み出しドライバトランジスタＤＲ３のソース端子あるいはドレイン端子のうちのいずれか一端は第３のトランスファゲートトランジスタＴＲ３のソース端子およびドレイン端子の残りの他端に接続され、いずれか他端は接地電位などの基準電位ＶＳＳが供給される第１の電源端子に接続されている。

第１のロードトランジスタＬＯ１のソース端子には所定の電源電圧ＶＤＤが供給される第２の電源端子が接続され、そのドレイン端子には第１のドライバトランジスタＤＲ１のドレイン端子が接続されるとともに、第１のトランスファゲートトランジスタＴＲ１のソース端子およびドレイン端子のうちのいずれか他端が接続されている。さらに、第１のドライバトランジスタＤＲ１のソース端子には、基準電位ＶＳＳが供給される第１の電源端子が接続されている。また、第１のロードトランジスタＬＯ１のゲート端子は、第１のドライバトランジスタＤＲ１のゲート端子および読み出しドライバトランジスタＤＲ３のゲート端子に接続されており、このノードにより第１のインバータＩＶ１の入力端が構成されている。

第２のロードトランジスタＬＯ２のソース端子には電源電圧ＶＤＤが供給される第２の電源端子が接続されており、そのドレイン端子には第２のドライバトランジスタＤＲ２のドレイン端子が接続されるとともに、第２のトランスファゲートトランジスタＴＲ２のソース端子およびドレイン端子のうちのいずれか他端が接続されている。さらに、第２のドライバトランジスタＤＲ２のソース端子には、基準電位ＶＳＳが供給される第１の電源端子が接続されている。また、第２のロードトランジスタＬＯ２のゲート端子は、第２のドライバトランジスタＤＲ２のゲート端子に接続されており、このノードにより第２のインバータＩＶ２の入力端が構成されている。

図３は、上記した基準電流発生回路１５の構成例を示すものである。本実施形態の場合、８Ｔｒ．セル構造の単一ビット線駆動型ＳＲＡＭセルの２個分の下地レイアウト（メモリセルＭＣを構成するトランジスタのレプリカ）を利用し、セルの内部ノードを固定するとともに、ビット線／ＢＬ−基準電位ＶＳＳ間において、読み出し段に相当する部分（２つのトランジスタ×２個）を２段直列接続した構成になっている。

すなわち、基準電流発生回路１５は、実際にメモリセルＭＣの形成に供されるトランジスタと同じ、１６個（セル２つ分）のダミーのトランジスタを用いて構成されている。たとえば、基準電流発生回路１５は、一方のダミーセルＤＣａと他方のダミーセルＤＣｂとを有している。一方のダミーセルＤＣａは、第１のダミーインバータＤＩＶ１ａ、第２のダミーインバータＤＩＶ２ａ、第１のダミートランスファゲートトランジスタ（ＮＭＯＳトランジスタ）ＤＴＲ１ａ、第２のダミートランスファゲートトランジスタ（ＮＭＯＳトランジスタ）ＤＴＲ２ａ、第３のダミートランスファゲートトランジスタ（ＮＭＯＳトランジスタ）ＤＴＲ３ａ、および、ダミーの読み出しドライバトランジスタ（ＮＭＯＳトランジスタ）ＤＤＲ３ａを有している。第１のダミーインバータＤＩＶ１ａは、第１のダミーロードトランジスタ（ＰＭＯＳトランジスタ）ＤＬＯ１ａと第１のダミードライバトランジスタ（ＮＭＯＳトランジスタ）ＤＤＲ１ａとを有している。第２のダミーインバータＤＩＶ２ａは、第２のダミーロードトランジスタ（ＰＭＯＳトランジスタ）ＤＬＯ２ａと第２のダミードライバトランジスタ（ＮＭＯＳトランジスタ）ＤＤＲ２ａとを有している。

他方のダミーセルＤＣｂは、第１のダミーインバータＤＩＶ１ｂ、第２のダミーインバータＤＩＶ２ｂ、第１のダミートランスファゲートトランジスタ（ＮＭＯＳトランジスタ）ＤＴＲ１ｂ、第２のダミートランスファゲートトランジスタ（ＮＭＯＳトランジスタ）ＤＴＲ２ｂ、第３のダミートランスファゲートトランジスタ（ＮＭＯＳトランジスタ）ＤＴＲ３ｂ、および、ダミーの読み出しドライバトランジスタ（ＮＭＯＳトランジスタ）ＤＤＲ３ｂを有している。第１のダミーインバータＤＩＶ１ｂは、第１のダミーロードトランジスタ（ＰＭＯＳトランジスタ）ＤＬＯ１ｂと第１のダミードライバトランジスタ（ＮＭＯＳトランジスタ）ＤＤＲ１ｂとを有している。第２のダミーインバータＤＩＶ２ｂは、第２のダミーロードトランジスタ（ＰＭＯＳトランジスタ）ＤＬＯ２ｂと第２のダミードライバトランジスタ（ＮＭＯＳトランジスタ）ＤＤＲ２ｂとを有している。

一方のダミーセルＤＣａにおいて、第１のダミートランスファゲートトランジスタＤＴＲ１ａのゲート端子はダミーワード線ＤＷＬに接続され、そのソース端子およびドレイン端子のうちのいずれか一端は、第３のダミートランスファゲートトランジスタＤＴＲ３ａのソース端子およびドレイン端子のうちのいずれか一端に接続されている。第１のダミートランスファゲートトランジスタＤＴＲ１ａのソース端子およびドレイン端子のうちのいずれか他端は、第１のダミーインバータＤＩＶ１ａの出力端および第２のダミーインバータＤＩＶ２ａの入力端に接続されている。

第２のダミートランスファゲートトランジスタＤＴＲ２ａのゲート端子はダミーワード線ＤＷＬに接続され、そのソース端子およびドレイン端子のうちのいずれか一端は、第１のダミーインバータＤＩＶ１ａの入力端および第２のダミーインバータＤＩＶ２ａの出力端に接続されている。

第３のダミートランスファゲートトランジスタＤＴＲ３ａのゲート端子はダミーワード線ＤＷＬに接続され、そのソース端子およびドレイン端子のうちのいずれか一端は、第１のダミートランスファゲートトランジスタＤＴＲ１ａのソース端子およびドレイン端子のうちのいずれか一端に接続されている。第３のダミートランスファゲートトランジスタＤＴＲ３ａのソース端子およびドレイン端子のうちのいずれか他端は、ダミーの読み出しドライバトランジスタＤＤＲ３ａのソース端子およびドレイン端子のうちのいずれか一端に接続されている。

ダミーの読み出しドライバトランジスタＤＤＲ３ａのゲート端子は、第１のダミーインバータＤＩＶ１ａの入力端および第２のダミーインバータＤＩＶ２ａの出力端に接続されている。ダミーの読み出しドライバトランジスタＤＤＲ３ａのソース端子およびドレイン端子のうちのいずれか一端は、第３のダミートランスファゲートトランジスタＤＴＲ３ａのソース端子およびドレイン端子のうちのいずれか他端に接続され、いずれか他端はビット線／ＢＬに接続されている。

第１のダミーインバータＤＩＶ１ａの、第１のダミーロードトランジスタＤＬＯ１ａのソース端子には所定の電源電圧ＶＤＤが供給される第２の電源端子が接続され、そのドレイン端子には第１のダミードライバトランジスタＤＤＲ１ａのドレイン端子が接続されるとともに、第１のダミートランスファゲートトランジスタＤＴＲ１ａのソース端子およびドレイン端子のうちのいずれか他端が接続されている。さらに、第１のダミードライバトランジスタＤＤＲ１ａのソース端子は、ビット線／ＢＬに接続されている。また、第１のダミーロードトランジスタＤＬＯ１ａのゲート端子は、第１のダミードライバトランジスタＤＤＲ１ａのゲート端子、および、ダミーの読み出しドライバトランジスタＤＤＲ３ａのゲート端子に接続されている。

第２のダミーインバータＤＩＶ２ａの、第２のダミーロードトランジスタＤＬＯ２ａのソース端子には電源電圧ＶＤＤが供給される第２の電源端子が接続されており、そのドレイン端子には第２のダミードライバトランジスタＤＤＲ２ａのドレイン端子が接続されるとともに、第２のダミートランスファゲートトランジスタＤＴＲ２ａのソース端子およびドレイン端子のうちのいずれか一端が接続されている。さらに、第２のダミードライバトランジスタＤＤＲ２ａのソース端子には、基準電位ＶＳＳが供給される第１の電源端子が接続されている。また、第２のダミーロードトランジスタＤＬＯ２ａのゲート端子は、第２のダミードライバトランジスタＤＤＲ２ａのゲート端子および第１の電源端子に接続されている。つまり、第２のダミーインバータＤＩＶ２ａの入力端は第１の電源端子に接続されて、内部ノードが固定（接地）されている。

他方のダミーセルＤＣｂにおいて、第１のダミートランスファゲートトランジスタＤＴＲ１ｂのゲート端子はダミーワード線ＤＷＬに接続され、そのソース端子およびドレイン端子のうちのいずれか一端は、第３のダミートランスファゲートトランジスタＤＴＲ３ｂのソース端子およびドレイン端子のうちのいずれか一端に接続されている。第１のダミートランスファゲートトランジスタＤＴＲ１ｂのソース端子およびドレイン端子のうちのいずれか他端は、第１のダミーインバータＤＩＶ１ｂの出力端および第２のダミーインバータＤＩＶ２ｂの入力端に接続されている。

第２のダミートランスファゲートトランジスタＤＴＲ２ｂのゲート端子はダミーワード線ＤＷＬに接続され、そのソース端子およびドレイン端子のうちのいずれか一端は、第１のダミーインバータＤＩＶ１ｂの入力端および第２のダミーインバータＤＩＶ２ｂの出力端に接続されている。

第３のダミートランスファゲートトランジスタＤＴＲ３ｂのゲート端子はダミーワード線ＤＷＬに接続され、そのソース端子およびドレイン端子のうちのいずれか一端は、第１のダミートランスファゲートトランジスタＤＴＲ１ｂのソース端子およびドレイン端子のうちのいずれか一端に接続されている。第３のダミートランスファゲートトランジスタＤＴＲ３ｂのソース端子およびドレイン端子のうちのいずれか他端は、ダミーの読み出しドライバトランジスタＤＤＲ３ｂのソース端子およびドレイン端子のうちのいずれか一端に接続されている。

ダミーの読み出しドライバトランジスタＤＤＲ３ｂのゲート端子は、第１のダミーインバータＤＩＶ１ｂの入力端および第２のダミーインバータＤＩＶ２ｂの出力端に接続されている。ダミーの読み出しドライバトランジスタＤＤＲ３ｂのソース端子およびドレイン端子のうちのいずれか一端は、第３のダミートランスファゲートトランジスタＤＴＲ３ｂのソース端子およびドレイン端子のうちのいずれか他端に接続され、いずれか他端は第１の電源端子に接続されている。

第１のダミーインバータＤＩＶ１ｂの、第１のダミーロードトランジスタＤＬＯ１ｂのソース端子には所定の電源電圧ＶＤＤが供給される第２の電源端子が接続され、そのドレイン端子には第１のダミードライバトランジスタＤＤＲ１ｂのドレイン端子が接続されるとともに、第１のダミートランスファゲートトランジスタＤＴＲ１ｂのソース端子およびドレイン端子のうちのいずれか他端が接続されている。さらに、第１のダミードライバトランジスタＤＤＲ１ｂのソース端子は、第１の電源端子に接続されている。また、第１のダミーロードトランジスタＤＬＯ１ｂのゲート端子は、第１のダミードライバトランジスタＤＤＲ１ｂのゲート端子、および、ダミーの読み出しドライバトランジスタＤＤＲ３ｂのゲート端子に接続されている。

第２のダミーインバータＤＩＶ２ｂの、第２のダミーロードトランジスタＤＬＯ２ｂのソース端子には電源電圧ＶＤＤが供給される第２の電源端子が接続されており、そのドレイン端子には第２のダミードライバトランジスタＤＤＲ２ｂのドレイン端子が接続されるとともに、第２のダミートランスファゲートトランジスタＤＴＲ２ｂのソース端子およびドレイン端子のうちのいずれか一端が接続されている。さらに、第２のダミードライバトランジスタＤＤＲ２ｂのソース端子には、基準電位ＶＳＳが供給される第１の電源端子が接続されている。また、第２のダミーロードトランジスタＤＬＯ２ｂのゲート端子は、第２のダミードライバトランジスタＤＤＲ２ｂのゲート端子および第１の電源端子に接続されている。つまり、第２のダミーインバータＤＩＶ２ｂの入力端は第１の電源端子に接続されて、内部ノードが固定（接地）されている。

そして、一方のダミーセルＤＣａの、第１のダミートランスファゲートトランジスタＤＴＲ１ａのソース端子およびドレイン端子のうちのいずれか一端、および、第３のダミートランスファゲートトランジスタＤＴＲ３ａのソース端子およびドレイン端子のうちのいずれか一端と、他方のダミーセルＤＣｂの、第１のダミートランスファゲートトランジスタＤＴＲ１ｂのソース端子およびドレイン端子のうちのいずれか一端、および、第３のダミートランスファゲートトランジスタＤＴＲ３ｂのソース端子およびドレイン端子のうちのいずれか一端とが、相互に接続されている。また、一方のダミーセルＤＣａの、第２のダミートランスファゲートトランジスタＤＴＲ２ａのソース端子およびドレイン端子のうちのいずれか他端と、他方のダミーセルＤＣｂの、第２のダミートランスファゲートトランジスタＤＴＲ２ｂのソース端子およびドレイン端子のうちのいずれか他端とが、相互に接続されている。

なお、上記したメモリセルＭＣと同様に、第３のダミートランスファゲートトランジスタＤＴＲ３ａ，ＤＴＲ３ｂおよびダミーの読み出しドライバトランジスタＤＤＲ３ａ，ＤＤＲ３ｂのうちの少なくとも一方は、そのしきい値電圧が、第１，第２のダミートランスファゲートトランジスタＤＴＲ１ａ，ＤＴＲ１ｂ、ＤＴＲ２ａ，ＤＴＲ２ｂ、および、第１，第２のダミーインバータＤＩＶ１ａ，ＤＩＶ１ｂ、ＤＩＶ２ａ，ＤＩＶ２ｂを構成する、第１，第２のダミードライバトランジスタＤＤＲ１ａ，ＤＤＲ１ｂ、ＤＤＲ２ａ，ＤＤＲ２ｂよりも所定電圧（たとえば、５０ｍＶ）以上低い値に設定されている。

このような構成において、ダミーワード線ＤＷＬの電位がハイレベルになると、ビット線／ＢＬから基準電位ＶＳＳに向けて、Ｉｃｅｌｌ／２の基準電流が流れる。つまり、電流は、ビット線／ＢＬより第１のダミーインバータＤＩＶ１ａの第１のダミードライバトランジスタＤＤＲ１ａおよび第１のダミートランスファゲートトランジスタＤＴＲ１ａを介して基準電位ＶＳＳへとつながる第１の経路と、ビット線／ＢＬよりダミーの読み出しドライバトランジスタＤＤＲ３ａおよび第３のダミートランスファゲートトランジスタＤＴＲ３ａを介して基準電位ＶＳＳへとつながる第２の経路とを流れる。この場合、ＭＯＳトランジスタ（ＤＤＲ３ａ，ＤＴＲ３ａ，ＤＴＲ３ｂ，ＤＤＲ３ｂ）の直列接続は抵抗が２倍になるため、第１および第２の経路を流れる基準電流はセル電流Ｉｃｅｌｌの１／２程度となる。

本実施形態では、実際のＳＲＡＭセルの下地レイアウトを利用して基準電流発生回路１５を構成するようにしているので、プロセスばらつきによりセル電流Ｉｃｅｌｌが変動したとしても、それに追随して、Ｉｃｅｌｌ／２の基準電流を発生されることができるというメリットがある。

図４は、図３に示した基準電流発生回路１５のシミュレーション波形を示すものである。ここでは、６５ｎｍテクノロジ相当を想定している。この図からも明らかなように、上記した構成の基準電流発生回路１５によれば、電源電圧１．０Ｖ〜１．４Ｖの範囲で、セル電流の約５３％の基準電流を生成することが可能である。

以下に、上記した構成におけるセルデータの読み出し方法について説明する。まず、“０”データを読み出す場合の動作について説明する。たとえば図５（ａ）に示すように、選択セルのワード線ＷＬの電位がハイレベルになると同時に、ダミーワード線ＤＷＬの電位がハイレベルになる。すると、選択セルのセル電流Ｉｃｅｌｌによるビット線ＢＬの電位Ｖａ１の放電と、ダミーワード線ＤＷＬにより活性化された基準電流発生回路１５の基準電流Ｉｃｅｌｌ／２によるビット線／ＢＬの電位Ｖａ２の放電とが開始される。

ビット線ＢＬとビット線／ＢＬとの寄生容量Ｃｂが等しいと仮定すると、ワード線ＷＬの活性化から遅延時間Δｔの経過後、ビット線対ＢＬ，／ＢＬの電位Ｖａ１，Ｖａ２は、電源電圧ＶＤＤ（ＢＬ，／ＢＬのプリチャージ電位）からそれぞれΔＶａ１，ΔＶａ２だけ電位が降下する。この時、
（ａ）Δｔ＜Ｃｂ・Ｖｔｈ／Ｉｃｅｌｌならば、
ΔＶａ１＝Δｔ・Ｉｃｅｌｌ／Ｃｂ
ΔＶａ２＝Δｔ・Ｉｃｅｌｌ／（２Ｃｂ）
（ｂ）Δｔ≧Ｃｂ・Ｖｔｈ／Ｉｃｅｌｌならば、
ΔＶａ１＝Δｔ・Ｉｃｅｌｌ／Ｃｂ
ΔＶａ２＝Ｖｔ
の関係が成り立つ。

差動センスアンプ１１は、上記（ａ）の条件下においては、ビット線対ＢＬ，／ＢＬの電位差ΔＶａ１−ΔＶａ２（＝Δｔ・Ｉｃｅｌｌ／（２Ｃｂ））を増幅し、それを“０”データとして、グローバルビット線ＧＢＬ，／ＧＢＬに出力する。

次に、“１”データを読み出す場合の動作について説明する。この例の場合、メモリセルＭＣのデータ保持部２１のしきい値Ｖｔｈが読み出し段２２のそれよりも充分に高く設定され、セルＭＣによるビット線／ＢＬの電流駆動は無視できると仮定する。すると、たとえば図５（ｂ）に示すように、ビット線ＢＬの電位Ｖａ１は電位降下せず、プリチャージ電位である電源電圧ＶＤＤを保持するため、以下のようになる。

（ａ）Δｔ＜Ｃｂ・Ｖｔｈ／Ｉｃｅｌｌならば、
ΔＶａ１＝０
ΔＶａ２＝Δｔ・Ｉｃｅｌｌ／（２Ｃｂ）
（ｂ）Δｔ≧Ｃｂ・Ｖｔｈ／Ｉｃｅｌｌならば、
ΔＶａ１＝０
ΔＶａ２＝Ｖｔ
の関係が成り立つ。

この場合、差動センスアンプ１１は、上記（ａ）の条件下においては、ビット線対ＢＬ，／ＢＬの電位差ΔＶａ１−ΔＶａ２（＝−Δｔ・Ｉｃｅｌｌ／（２Ｃｂ））を増幅し、それを“１”データとして、グローバルビット線ＧＢＬ，／ＧＢＬに出力する。

上記の説明からも分かるように、基準電流をＩｃｅｌｌ／２としたのは、“０”データの読み出し動作時と“１”データの読み出し動作時とで、ビット線対ＢＬ，／ＢＬの電位差を揃えるためである。

また、上記／ＢＬクランプ負荷回路１７をビット線／ＢＬに接続したのは、“０”データの読み出し動作の際にビット線／ＢＬの電位がＶＤＤ−Ｖｔ以下に大きく下がることによって、選択されているセルデータが破壊されるのを防ぐためである。

上記したように、ビット線対ＢＬ，／ＢＬの電位差を差動センスすることによりセルデータを読み出すようにしているため、ビット線ＢＬの電位をフルスイングさせる必要がなく、よって従来のものに比べてビット線あたりのセル数を５１２セル程度にまで増加させることが可能である。これは、ビット線の分割数の削減につながるため、チップ面積を従来のものよりも大幅に低減できるものである。

［第２の実施形態］
図６は、この発明の第２の実施形態にしたがった、図１に示した単一ビット線駆動型ＳＲＡＭ（半導体メモリ装置）における基準電流発生回路の他の構成例を示すものである。なお、本実施形態の場合も、８Ｔｒ．セル構造の単一ビット線駆動型ＳＲＡＭセルの２個分の下地レイアウトを利用し、セルの内部ノードを固定するとともに、ビット線／ＢＬ−基準電位ＶＳＳ間において、読み出し段に相当する部分（２つのトランジスタ×２個）を２段直列接続した構成になっている。また、図３と同一部分には同一符号を付して、詳しい説明は割愛する。

すなわち、本実施形態の基準電流発生回路１５ａは、一方のダミーセルＤＣａの、第１のダミーインバータＤＩＶ１ａを構成する第１のダミードライバトランジスタ（ＮＭＯＳトランジスタ）ＤＤＲ１ａのソース端子（ＶＮ１）がビット線／ＢＬには接続されておらず、基準電位ＶＳＳが供給される第１の電源端子に接続されている点で、上述した第１の実施形態で示した基準電流発生回路（図３参照）１５と相違している。

このような構成とした場合、ダミーワード線ＤＷＬの電位がハイレベルになると、ビット線／ＢＬから基準電位ＶＳＳに向けて、Ｉｃｅｌｌ／２よりも小さな基準電流が流れる。つまり、ビット線／ＢＬより第１のダミーインバータＤＩＶ１ａの第１のダミードライバトランジスタＤＤＲ１ａおよび第１のダミートランスファゲートトランジスタＤＴＲ１ａを介して基準電位ＶＳＳへとつながる第１の経路が存在しないため、電流は、ビット線／ＢＬよりダミーの読み出しドライバトランジスタＤＤＲ３ａおよび第３のダミートランスファゲートトランジスタＤＴＲ３ａを介して基準電位ＶＳＳへとつながる第２の経路のみを流れる。これにより、第１のダミードライバトランジスタＤＤＲ１ａおよび第１のダミートランスファゲートトランジスタＤＴＲ１ａを含むパスによってビット線／ＢＬが電流駆動されなくなる分、生成される基準電流はＩｃｅｌｌ／２よりも小さくなる。

ここで、第１の実施形態においては、セルデータの読み出し動作を説明する際に、説明をより分かりやすくするために、構成を単純化し、ビット線対ＢＬ，／ＢＬの寄生容量が等しいと仮定した場合について説明した。実際には、ビット線ＢＬの容量の方が、読み出し段２２の接合容量の分だけ（たとえば、２０％程度（６５ｎｍテクノロジの場合））、ビット線／ＢＬの容量よりも大きくなると考えられる。

この点を考慮して、たとえば図５（ａ），（ｂ）に示したように、ΔＶａ１＝２ΔＶａ２の関係を満たしつつ、“０”データの読み出し動作時および“１”データの読み出し動作時のビット線対ＢＬ，／ＢＬの電位差を等しくするには、基準電流をＩｃｅｌｌ／２よりもさらに２０％程度小さく、０．４×Ｉｃｅｌｌ程度にするのが望ましい。

図７は、図６に示した基準電流発生回路１５ａのシミュレーション波形を示すものである。ここでは、６５ｎｍテクノロジ相当を想定している。この図からも明らかなように、上記した構成の基準電流発生回路１５ａによれば、電源電圧１．０Ｖ〜１．４Ｖの範囲で、セル電流の約４０％の基準電流を生成できる。

本実施形態においても、プロセスばらつきによりセル電流Ｉｃｅｌｌが変動したとしても、それに追随して、０．４×Ｉｃｅｌｌ程度の基準電流を発生されることができるのはもちろんである。

なお、上述した各実施形態においては、図３および図６にそれぞれ示したように、第２のダミーインバータＤＩＶ２ａ，ＤＩＶ２ｂの入力端を第１の電源端子（ＶＳＳ）に接続することにより、ダミーセルＤＣａ，ＤＣｂの内部ノードを固定するようにした。これに限らず、たとえば図８に示す基準電流発生回路１５ｂまたは図９に示す基準電流発生回路１５ｃのように、第１のダミーインバータＤＩＶ１ａ，ＤＩＶ１ｂの入力端（第１のダミーロードトランジスタＤＬＯ１ａと第１のダミードライバトランジスタＤＤＲ１ａの各ゲート端子、または、第１のダミーロードトランジスタＤＬＯ１ｂと第１のダミードライバトランジスタＤＤＲ１ｂの各ゲート端子）を第２の電源端子（ＶＤＤ）に接続することによっても、ダミーセルＤＣａ，ＤＣｂの内部ノードを固定することができる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態にしたがった、単一ビット線駆動型ＳＲＡＭにおけるメモリセルアレイの一例を示す構成図。図１に示したメモリセルアレイにおける、メモリセルの構成例を示す回路図。図１に示した単一ビット線駆動型ＳＲＡＭにおける、基準電流発生回路の構成例を示す回路図。図３に示した基準電流発生回路のシミュレーション波形を示す図。図１に示した単一ビット線駆動型ＳＲＡＭにおける、セルデータの読み出し方法について説明するために示すタイミングチャート。この発明の第２の実施形態にしたがった、基準電流発生回路の他の構成例を示す回路図。図６に示した基準電流発生回路のシミュレーション波形を示す図。図３に示した基準電流発生回路のさらに別の構成例を示す回路図。図６に示した基準電流発生回路のさらに別の構成例を示す回路図。

符号の説明

１１…差動センスアンプ、１５…基準電流発生回路、１７…／ＢＬクランプ負荷回路、２１…データ保持部、２２…読み出し部、ＭＣＡ…メモリセルアレイ、ＳＡ…サブアレイ、ＭＣ０〜ＭＣ５１１…メモリセル、ＢＬ，／ＢＬ…ビット線（ローカルビット線）、ＧＢＬ，／ＧＢＬ…グローバルビット線、ＷＬ０〜ＷＬ５１１…ワード線、ＤＷＬ…ダミーワード線。

Claims

ワード線と、
第１，第２のビット線と、
前記第１，第２のビット線に接続された、第１のインバータと、前記第１のインバータの出力端が入力端に接続され、前記第１のインバータの入力端が出力端に接続された第２のインバータと、ゲート端子が前記ワード線に接続され、第１電流通路の一端が第１のビット線に接続され、前記第１電流通路の他端が前記第１のインバータの出力端に接続された第１のトランスファゲートトランジスタと、ゲート端子が前記ワード線に接続され、第２電流通路の一端が前記第２のビット線に接続され、前記第２電流通路の他端が前記第２のインバータの出力端に接続された第２のトランスファゲートトランジスタと、ゲート端子が前記ワード線に接続され、第３電流通路の一端が前記第１のビット線に接続された第３のトランスファゲートトランジスタと、ゲート端子が前記第１のインバータの入力端に接続され、第４電流通路の一端が前記第３のトランスファゲートトランジスタの前記第３電流通路の他端に接続され、前記第４電流通路の他端が第１の電源端子に接続された読み出しドライバトランジスタとを有するメモリセルと、
前記第１，第２のビット線の一端に接続された差動増幅器と、
前記第２のビット線の他端に接続され、前記メモリセルのセル電流よりも小さな基準電流を発生させる基準電流発生回路と、
前記基準電流発生回路をデータ読み出し動作時に活性化させるためのダミーワード線と
を具備し、
前記基準電流発生回路は、第１のダミーセルおよび第２のダミーセルを有し、
前記第１のダミーセルは、ダミーの第１のインバータと、前記ダミーの第１のインバータの出力端が入力端に接続され、前記ダミーの第１のインバータの入力端が出力端に接続されたダミーの第２のインバータと、ゲート端子が前記ダミーワード線に接続され、第５電流通路の一端が少なくとも前記ダミーの第１のインバータの出力端に接続されたダミーの第１のトランスファゲートトランジスタと、ゲート端子が前記ダミーワード線に接続され、第６電流通路の一端が少なくとも前記ダミーの第２のインバータの出力端に接続されたダミーの第２のトランスファゲートトランジスタと、ゲート端子が前記ダミーワード線に接続されたダミーの第３のトランスファゲートトランジスタと、ゲート端子が少なくとも前記ダミーの第１のインバータの入力端に接続され、第８電流通路の一端が前記ダミーの第３のトランスファゲートトランジスタの第７電流通路の他端に接続され、前記第８電流通路の他端が前記第２のビット線に接続されたダミーの第１の読み出しドライバトランジスタとを含み、
前記第２のダミーセルは、ダミーの第３のインバータと、前記ダミーの第３のインバータの出力端が入力端に接続され、前記ダミーの第３のインバータの入力端が出力端に接続されたダミーの第４のインバータと、ゲート端子が前記ダミーワード線に接続され、第９電流通路の一端が少なくとも前記ダミーの第３のインバータの出力端に接続されたダミーの第４のトランスファゲートトランジスタと、ゲート端子が前記ダミーワード線に接続され、第１０電流通路の一端が少なくとも前記ダミーの第４のインバータの出力端に接続されたダミーの第５のトランスファゲートトランジスタと、ゲート端子が前記ダミーワード線に接続されたダミーの第６のトランスファゲートトランジスタと、ゲート端子が少なくとも前記ダミーの第３のインバータの入力端に接続され、第１２電流通路の一端が前記ダミーの第６のトランスファゲートトランジスタの第１１電流通路の他端に接続され、前記第１２電流通路の他端が前記第１の電源端子に接続されたダミーの第２の読み出しドライバトランジスタとを含む
ことを特徴とする半導体メモリ装置。
前記メモリセルが所定個ずつ配置されて複数のサブアレイを構成し、前記複数のサブアレイが列状に配置されて１つのセルアレイを構成してなることを特徴とする請求項１に記載の半導体メモリ装置。
データ読み出し動作の前に所定の電源電位にプリチャージされる前記第１，第２のビット線のうち、前記第２のビット線には、データ読み出し動作時に前記第２のビット線の電位の下限を規定するためのビット線クランプ回路が接続されていることを特徴とする請求項１に記載の半導体メモリ装置。
前記第１，第２のインバータは、ＮチャネルＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタとＰチャネルＭＯＳ電界効果トランジスタとによって構成されたＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭＯＳ）インバータであり、
前記第１，第２，第３のトランスファゲートトランジスタおよび前記読み出しドライバトランジスタは、ＮチャネルＭＯＳ電界効果トランジスタである
ことを特徴とする請求項１に記載の半導体メモリ装置。
前記第１のトランスファゲートトランジスタ、前記第２のトランスファゲートトランジスタ、および、前記第１，第２のインバータは前記メモリセルのデータ保持部を構成し、
前記第３のトランスファゲートトランジスタおよび前記読み出しドライバトランジスタは前記メモリセルのデータ読み出し段を構成し、
前記データ読み出し段を構成する、前記第３のトランスファゲートトランジスタおよび前記読み出しドライバトランジスタのうち、少なくとも一方は、前記データ保持部を構成する、前記第１のトランスファゲートトランジスタ、前記第２のトランスファゲートトランジスタ、および、前記第１，第２のインバータを構成するＮチャネルＭＯＳ電界効果トランジスタよりも低いしきい値電圧に設定されていることを特徴とする請求項１に記載の半導体メモリ装置。