JP3487019B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルが接続され
たビット線間の電圧差を増幅してセルデータをラッチす
るセンスアンプと、データバスとの間に、読出し及び書
込みの両方に使用できるトランスファゲートを接続して
なる半導体記憶装置に関する。

【０００２】この種の半導体記憶装置は、メモリセルか
ら出力されたセルデータをセンスアンプでラッチするこ
とによりノイズ耐性を高めると共に、センスアンプとデ
ータバスとの間に、読出し及び書込みの両方に使用でき
るトランスファゲートを設けることで、素子数の増加を
抑え、高集積化を実現するというものである。

【０００３】

【従来の技術】従来、この種の半導体記憶装置として、
たとえば、図１０に、その要部の構成を概略的に示すダ
イナミック・ランダム・アクセス・メモリ（以下、ＤＲ
ＡＭという）が知られている。

【０００４】図１０中、１、２はメモリセルが配列され
たメモリセル列、ＢＬ_A、／ＢＬ_Aはメモリセル列１のメ
モリセルが接続されているビット線、ＢＬ_B、／ＢＬ_Bは
メモリセル列２のメモリセルが接続されているビット線
である。

【０００５】また、３はビット線ＢＬ_A、／ＢＬ_Aのプリ
チャージを行うビット線リセット・ショート回路、４は
ビット線ＢＬ_B、／ＢＬ_Bのプリチャージを行うビット線
リセット・ショート回路である。

【０００６】また、５はフリップフロップ回路からなる
センスアンプであり、６はｎＭＯＳトランジスタからな
るプルダウン回路を構成するｎＭＯＳ部、７はｐＭＯＳ
トランジスタからなるプルアップ回路を構成するｐＭＯ
Ｓ部である。

【０００７】また、８はビット線ＢＬ_A、／ＢＬ_Aをセン
スアンプ５に接続するビット線トランスファ回路、９は
ビット線ＢＬ_B、／ＢＬ_Bをセンスアンプ５に接続するビ
ット線トランスファ回路、１０はセンスアンプ５と後述
するデータバスＤＢ、／ＤＢとを接続するトランスファ
ゲートである。

【０００８】また、図１１は、図１０に示す従来のＤＲ
ＡＭのセンスアンプ５などの部分の回路構成を示すと共
に、読出し時の動作を説明するための概略的レイアウト
図である。

【０００９】図１１中、メモリセル列１において、ＷＬ
１は代表的に示すワード線、１２は代表的に示すメモリ
セルであり、１３は電荷蓄積用のキャパシタ、いわゆ
る、セルキャパシタ、１４は電荷入出力制御用のｎＭＯ
Ｓトランジスタ、いわゆる、セルトランジスタである。

【００１０】また、ビット線トランスファ回路８におい
て、１５、１６はビット線トランスファ制御信号ＢＬＴ
_Aにより導通（以下、主としてＯＮと記す）、非導通
（以下、主としてＯＦＦと記す）が制御されるｎＭＯＳ
トランジスタである。

【００１１】また、ビット線トランスファ回路９におい
て、１７、１８はビット線トランスファ制御信号ＢＬＴ
_BによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジス
タである。

【００１２】また、センスアンプ５のｎＭＯＳ部６にお
いて、１９、２０はｎＭＯＳトランジスタであり、ｐＭ
ＯＳ部７において、２１、２２はｐＭＯＳトランジスタ
である。

【００１３】また、２３はセンスアンプ５を駆動するセ
ンスアンプ駆動回路であり、２４は接地電圧ＶＳＳを供
給するＶＳＳ接地線、２５はラッチイネーブル信号ＬＥ
ＸにによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジ
スタ、２６は電源電圧ＶＣＣを供給するＶＣＣ電源線、
２７はラッチイネーブル信号ＬＥＺによりＯＮ、ＯＦＦ
が制御されるｐＭＯＳトランジスタである。

【００１４】また、トランスファゲート１０において、
２８、２９はトランスファ制御信号ＣＬ１によりＯＮ、
ＯＦＦが制御されるｎＭＯＳトランジスタである。

【００１５】また、ＤＢ、／ＤＢはセンスアンプ５を含
む複数のセンスアンプに共用されるデータバス、３０は
ＶＣＣ電源線、３１、３２はデータバスＤＢ、／ＤＢの
負荷をなすｐＭＯＳトランジスタである。

【００１６】また、３３はトランスファゲート１０のｎ
ＭＯＳトランジスタ２８と、センスアンプ５のｎＭＯＳ
部６のｎＭＯＳトランジスタ１９との間の配線抵抗を示
している。

【００１７】ここに、図１２は、このＤＲＡＭの読出し
時の動作を説明するための波形図であり、メモリセル１
２に論理「０」が記憶され、メモリセル１２のセルノー
ドがＬレベルとされている場合において、このメモリセ
ル１２が選択される場合を例にしている。

【００１８】即ち、このＤＲＡＭにおいては、スタンバ
イ時には、波形の図示は省略するが、ビット線トランス
ファ制御信号ＢＬＴ_A、ＢＬＴ_B＝Ｈレベルとされ、ビッ
ト線トランスファ回路８、９においては、ｎＭＯＳトラ
ンジスタ１５〜１８＝ＯＮとされている。

【００１９】また、ラッチイネーブル信号ＬＥＸ＝Ｌレ
ベル、ラッチイネーブル信号ＬＥＺ＝Ｈレベルとされ、
センスアンプ駆動回路２３においては、ｎＭＯＳトラン
ジスタ２５＝ＯＦＦ、ｐＭＯＳトランジスタ２７＝ＯＦ
Ｆとされ、センスアンプ５は、非活性状態とされてい
る。

【００２０】また、ビット線リセット・ショート回路
３、４は、活性状態とされ、ビット線ＢＬ_A、／ＢＬ_A、
ＢＬ_B、／ＢＬ_Bは、プリチャージ電圧ＶＰＲ＝ＶＣＣ／
２にプリチャージされている。

【００２１】また、トランスファ制御信号ＣＬ１＝Ｌレ
ベルとされ、トランスファゲート１０においては、ｎＭ
ＯＳトランジスタ２８、２９＝ＯＦＦとされ、データバ
スＤＢ、／ＤＢ＝ＶＣＣとされている。

【００２２】このスタンバイ状態から読出し状態とさ
れ、メモリセル１２の選択が行われる場合には、ビット
線トランスファ制御信号ＢＬＴ_B＝Ｌレベルとされ、ビ
ット線トランスファ回路９においては、ｎＭＯＳトラン
ジスタ１７、１８＝ＯＦＦとされ、ビット線ＢＬ_B、／
ＢＬ_Bのセンスアンプ５に対する接続が遮断される。

【００２３】なお、ビット線トランスファ回路８におい
ては、ビット線トランスファ制御信号ＢＬＴ_A＝Ｈレベ
ルが維持され、ｎＭＯＳトランジスタ１５、１６＝ＯＮ
の状態が維持される。

【００２４】また、ビット線リセット・ショート回路３
は非活性状態とされ、プリチャージ電圧ＶＰＲを供給す
るＶＰＲ電圧線（図示せず）と、ビット線ＢＬ_A、／Ｂ
Ｌ_Aとの接続が遮断される。

【００２５】そして、ワード線ＷＬ１の電圧が立ち上げ
られ、メモリセル１２のセルトランジスタ１４＝ＯＮと
され、セルキャパシタ１３がビット線ＢＬ_Aに接続され
る。

【００２６】この結果、プリチャージによってビット線
ＢＬ_Aに蓄積されている電荷がセルトランジスタ１４を
介してセルキャパシタ１３に僅かに引き抜かれ、ビット
線ＢＬ_Aの電圧は、プリチャージ電圧ＶＰＲ＝ＶＣＣ／
２から僅かに下降する。

【００２７】続いて、ラッチイネーブル信号ＬＥＸ＝Ｈ
レベル、ラッチイネーブル信号ＬＥＺ＝Ｌレベルとさ
れ、センスアンプ駆動回路２３においては、ｎＭＯＳト
ランジスタ２５＝ＯＮ、ｐＭＯＳトランジスタ２７＝Ｏ
Ｎとされる。

【００２８】この結果、センスアンプ５においては、ｎ
ＭＯＳ部６のｎＭＯＳトランジスタ１９、２０のソース
に接地電圧ＶＳＳが供給されると共に、ｐＭＯＳ部７の
ｐＭＯＳトランジスタ２１、２２のソースに電源電圧Ｖ
ＣＣが供給され、センスアンプ５は、活性状態とされ
る。

【００２９】ここに、ビット線ＢＬ_Aの電圧は、ＶＣＣ
／２よりも僅かに低い電圧とされ、ビット線／ＢＬ_Aの
電圧は、ＶＣＣ／２とされているので、センスアンプ５
においては、ｎＭＯＳトランジスタ１９がｎＭＯＳトラ
ンジスタ２０よりも相対的にＯＮに近い状態になると共
に、ｐＭＯＳトランジスタ２２がｐＭＯＳトランジスタ
２１よりも相対的にＯＮに近い状態となる。

【００３０】この結果、ビット線ＢＬ_Aの電荷は、ｎＭ
ＯＳトランジスタ１９、２５を介してＶＳＳ接地線２４
に引き抜かれ、ビット線ＢＬ_Aの電圧は、接地電圧ＶＳ
Ｓに向かって下降する。

【００３１】他方、ビット線／ＢＬ_Aに対しては、ＶＣ
Ｃ電源線２６からｐＭＯＳトランジスタ２７、２２を介
して電荷が供給され、ビット線／ＢＬ_Aの電圧は、電源
電圧ＶＣＣに向かって上昇する。

【００３２】その後、ビット線／ＢＬ_Aと、ビット線Ｂ
Ｌ_Aとの間の電圧差がＶＣＣ／２に拡大するタイミング
で、トランスファ制御信号ＣＬ１は、Ｈレベルに向かっ
て立ち上げられる。

【００３３】この場合には、図１１に示すように、デー
タバスＤＢからｎＭＯＳトランジスタ２８、１９、２５
を介してＶＳＳ接地線２４に電流ｉが流れ、データバス
ＤＢの電圧は電源電圧ＶＣＣよりも低い電圧となるが、
データバス／ＤＢからｎＭＯＳトランジスタ２９を介し
て電流が流れることはなく、データバス／ＤＢの電圧は
電源電圧ＶＣＣに維持されるので、これらデータバスＤ
Ｂ、／ＤＢの電圧差がデータバッファを介して検出され
ることにより、データの読出しが行われることになる。

【００３４】ここに、図１１に示すように、データバス
ＤＢからｎＭＯＳトランジスタ２８、１９、２５を介し
てＶＳＳ接地線２４に電流ｉが流れる場合、ｎＭＯＳト
ランジスタ２８、１９間の配線抵抗３３によってビット
線ＢＬ_Aの電圧が上昇してしまう。

【００３５】また、この結果、ｎＭＯＳトランジスタ２
０のゲート電圧が上昇してしまうことから、ビット線／
ＢＬ_AからｎＭＯＳトランジスタ２０、２５を介してＶ
ＳＳ接地線２４に電流が流れ、ビット線／ＢＬ_Aの電圧
が下降してしまう。

【００３６】その後、トランスファ制御信号ＣＬ１＝Ｌ
レベル、ｎＭＯＳトランジスタ２８、２９＝ＯＦＦとさ
れ、ビット線ＢＬ_Aの電荷は、ｎＭＯＳトランジスタ１
９、２５を介してＶＳＳ接地線２４に引き抜かれ、ビッ
ト線ＢＬ_Aの電圧は、接地電圧ＶＳＳに下降する。

【００３７】他方、ビット線／ＢＬ_Aに対しては、ＶＣ
Ｃ電源線２６からｐＭＯＳトランジスタ２７、２２を介
して電荷が供給され、ビット線／ＢＬ_Aの電圧は、電源
電圧ＶＣＣに上昇する。

【００３８】その後、ワード線ＷＬ１の電圧が立ち下げ
られ、セルトランジスタ１４＝ＯＦＦとされ、メモリセ
ル１２においては、セルキャパシタ１３とビット線ＢＬ
_Aとが非接続とされる。

【００３９】そして、スタンバイ状態とされる場合に
は、ラッチイネーブル信号ＬＥＸ＝Ｌレベル、ラッチイ
ネーブル信号ＬＥＺ＝Ｈレベルとされ、ｎＭＯＳトラン
ジスタ２５＝ＯＦＦ、ｐＭＯＳトランジスタ２７＝ＯＦ
Ｆとされ、センスアンプ５は、非活性状態とされる。

【００４０】また、ビット線リセット・ショート回路３
が活性状態とされ、ビット線ＢＬ_A、／ＢＬ_Aがプリチャ
ージ電圧ＶＰＲ＝ＶＣＣ／２にプリチャージされると共
に、ビット線トランスファ制御信号ＢＬＴ_B＝Ｈレベル
とされ、ビット線トランスファ回路９においては、ｎＭ
ＯＳトランジスタ１７、１８＝ＯＮとされる。

【００４１】また、書込みは、データバスＤＢ、／ＤＢ
がｎＭＯＳトランジスタ２８、２９を介してセンスアン
プ５に接続され、書込みアンプ（図示せず）により、セ
ンスアンプ５にラッチされているデータを反転させるこ
とにより行われる。

【００４２】このＤＲＡＭによれば、トランスファゲー
ト１０をｎＭＯＳ部６とｐＭＯＳ部７との間に配置させ
ているので、センスアンプ５にラッチされているデータ
を反転させる速度を速めることができ、書込みの高速化
を図ることができる。

【００４３】

【発明が解決しようとする課題】しかし、このＤＲＡＭ
においては、ｎＭＯＳトランジスタ２８、１９間の配線
が長く、ｎＭＯＳトランジスタ２８、１９間の配線抵抗
３３が大きくなり、読出し時、たとえば、図１１に示す
ように、データバスＤＢからｎＭＯＳトランジスタ２
８、１９、２５を介してＶＳＳ接地線２４に電流ｉが流
れる場合、センスアンプ５内のデータがディスターブを
受け、ビット線ＢＬ_Aの電圧が大きく上昇すると共に、
ビット線／ＢＬ_Aの電圧が大きく下降してしまう。

【００４４】このため、セルデータ読出し後、トランス
ファ制御信号ＣＬ１＝Ｌレベル、ｎＭＯＳトランジスタ
２８、２９＝ＯＦＦとし、センスアンプ５により、ビッ
ト線ＢＬ_Aの電圧＝ＶＳＳ、ビット線／ＢＬ_Aの電圧＝Ｖ
ＣＣとされるまでは、ワード線ＷＬ１の電圧をＬレベル
に下げることができず、セルデータの再書込みの高速化
を図ることができないという問題点があった。

【００４５】また、このディスターブの影響は、動作電
圧の低電圧化が進むにつれて拡大化することになるの
で、このＤＲＡＭの構成では、動作電圧の低電圧化を図
ることができないという問題点もあった。

【００４６】本発明は、かかる点に鑑み、書込みの高速
化を図ることができると共に、読出し時、センスアンプ
内のデータが受けるディスターブを小さくすることがで
きるようにし、選択したメモリセルを非選択とするまで
の時間を短くすることによるセルデータの再書込みの高
速化を図ると共に、動作電圧の低電圧化を図ることがで
きるようにした半導体記憶装置を提供することを目的と
する。

【００４７】

【課題を解決するための手段】本発明による半導体記憶
装置は、メモリセルが接続されてなるデータ転送路をな
す第１、第２の配線間の電圧差を増幅してセルデータを
ラッチするセンスアンプと、このセンスアンプとデータ
転送路をなす第３、第４の配線とを接続する第１、第２
のスイッチ素子からなるトランスファゲートとを有して
なる半導体記憶装置において、センスアンプは、第１、
第２の配線の延在方向に対して、第１のプルダウン回路
と、プルアップ回路と、第２のプルダウン回路とを順に
配置して構成し、第１のスイッチ素子は、第１のプルダ
ウン回路とプルアップ回路との間に配置し、第２のスイ
ッチ素子は、プルアップ回路と第２のプルダウン回路と
の間に配置するというものである。

【００４８】

【作用】本発明においては、トランスファゲートを構成
する第１のスイッチ素子は、第１のプルダウン回路とプ
ルアップ回路との間に配置し、第２のスイッチ素子は、
プルアップ回路と第２のプルダウン回路との間に配置す
るとしているので、書込み時、センスアンプにラッチさ
れているデータを反転させる速度を速めることができ
る。

【００４９】また、第１のスイッチ素子と第１のプルダ
ウン回路との間の電流路を短くし、その抵抗を小さくす
ることができると共に、第２のスイッチ素子と第２のプ
ルダウン回路との間の電流路を短くし、その抵抗を小さ
くすることができるので、読出し時にセンスアンプ内の
データが受けるディスターブを小さくすることができ
る。

【００５０】

【実施例】以下、図１〜図９を参照して、本発明の第１
実施例及び第２実施例について、本発明をＤＲＡＭに適
用した場合を例にして説明する。なお、図１、図２、図
４、図６、図７、図９において、図１０、図１１に対応
する部分には、同一符号を付し、その重複説明は省略す
る。

【００５１】第１実施例・・図１〜図５ 図１は本発明の第１実施例の要部の構成を概略的に示す
レイアウト図であり、この第１実施例においては、図１
０、図１１に示す従来のＤＲＡＭが設けるセンスアンプ
５及びセンスアンプ駆動回路２３と回路構成の異なるセ
ンスアンプ３５及び後述するセンスアンプ駆動回路が設
けられている。

【００５２】また、図１０に示す従来のＤＲＡＭが設け
るトランスファゲート１０と回路構成は同一であるが、
レイアウトの異なるトランスファゲート３６が設けられ
ており、その他については、図１０に示す従来のＤＲＡ
Ｍと同様に構成されている。

【００５３】ここに、センスアンプ３５において、３
７、３８はｎＭＯＳトランジスタからなるプルダウン回
路を構成するｎＭＯＳ部、３９はｐＭＯＳトランジスタ
からなるプルアップ回路を構成するｐＭＯＳ部である。

【００５４】また、トランスファゲート３６において、
４０、４１はスイッチ素子をなすｎＭＯＳトランジスタ
である。

【００５５】即ち、この第１実施例では、センスアンプ
３５は、ビット線ＢＬ_A、／ＢＬ_A、ＢＬ_B、／ＢＬ_Bの延
在方向に対して、ｎＭＯＳ部３７と、ｐＭＯＳ部３９
と、ｎＭＯＳ部３８とを順に配置して構成されている。

【００５６】そして、トランスファゲート３６を構成す
る一方のｎＭＯＳトランジスタ４０は、ｎＭＯＳ部３７
とｐＭＯＳ部３９との間に配置され、トランスファゲー
ト３６を構成する他方のｎＭＯＳトランジスタ４１は、
ｐＭＯＳ部３９とｎＭＯＳ部３８との間に配置されてい
る。

【００５７】また、図２は、この第１実施例のセンスア
ンプ３５などの部分の回路構成を示すと共に、読出し時
の動作を説明するための概略的レイアウト図である。

【００５８】図２中、ｎＭＯＳ部３７において、４５は
ビット線ＢＬ_A、ＢＬ_Bの電圧のプルダウンに使用される
ｎＭＯＳトランジスタ、４６はビット線／ＢＬ_A、／Ｂ
Ｌ_Bの電圧のプルダウンに使用されるｎＭＯＳトランジ
スタである。

【００５９】また、ｎＭＯＳ部３８において、４７はビ
ット線ＢＬ_A、ＢＬ_Bの電圧のプルダウンに使用されるｎ
ＭＯＳトランジスタ、４８はビット線／ＢＬ_A、／ＢＬ_B
の電圧のプルダウンに使用されるｎＭＯＳトランジスタ
である。

【００６０】また、ｐＭＯＳ部３９において、４９はビ
ット線ＢＬ_A、ＢＬ_Bの電圧のプルアップに使用されるｐ
ＭＯＳトランジスタ、５０はビット線／ＢＬ_A、／ＢＬ_B
の電圧のプルアップに使用されるｐＭＯＳトランジスタ
である。

【００６１】ここに、ｎＭＯＳ部３７においては、ビッ
ト線ＢＬ_A、ＢＬ_Bの電圧のプルダウンに使用されるｎＭ
ＯＳトランジスタ４５がｐＭＯＳ部３９側に位置するよ
うに配置され、ｎＭＯＳ部３８においては、ビット線／
ＢＬ_A、／ＢＬ_Bの電圧のプルダウンに使用されるｎＭＯ
Ｓトランジスタ４８がｐＭＯＳ部３９側に位置するよう
に配置されている。

【００６２】また、５１はセンスアンプ３５を駆動する
センスアンプ駆動回路であり、５２はＶＳＳ接地線、５
３はラッチイネーブル信号ＬＥＸによりＯＮ、ＯＦＦが
制御されるｎＭＯＳトランジスタ、５４はＶＳＳ接地
線、５５はラッチイネーブル信号ＬＥＸによりＯＮ、Ｏ
ＦＦが制御されるｎＭＯＳトランジスタ、５６はＶＣＣ
電源線、５７はラッチイネーブル信号ＬＥＺによりＯ
Ｎ、ＯＦＦが制御されるｐＭＯＳトランジスタである。

【００６３】また、トランスファゲート３６において、
ｎＭＯＳトランジスタ４０は、ドレインをデータバスＤ
Ｂに接続され、ソースをｎＭＯＳトランジスタ４５のド
レインとｐＭＯＳトランジスタ４９のドレインとの間に
接続されている。

【００６４】即ち、ｎＭＯＳトランジスタ４０、４５間
の配線が短くなり、ｎＭＯＳトランジスタ４０、４５間
の配線抵抗が小さくなると共に、ｎＭＯＳトランジスタ
４０、４７間の配線が長くなり、ｎＭＯＳトランジスタ
４０、４７間の配線抵抗が大きくなるようにレイアウト
されている。

【００６５】また、ｎＭＯＳトランジスタ４１は、ドレ
インをデータバス／ＤＢに接続され、ソースをｐＭＯＳ
トランジスタ５０のドレインとｎＭＯＳトランジスタ４
８のドレインとの間に接続されている。

【００６６】即ち、ｎＭＯＳトランジスタ４１、４８間
の配線が短くなり、ｎＭＯＳトランジスタ４１、４８間
の配線抵抗が小さくなると共に、ｎＭＯＳトランジスタ
４１、４６間の配線が長くなり、ｎＭＯＳトランジスタ
４１、４６間の配線抵抗が大きくなるようにレイアウト
されている。

【００６７】また、図３は、この第１実施例の読出し時
の動作を説明するための波形図であり、図２に示すよう
に、メモリセル１２に論理「０」が記憶され、メモリセ
ル１２のセルノードがＬレベルとされている場合におい
て、このメモリセル１２が選択された場合を示してい
る。

【００６８】即ち、この第１実施例においては、スタン
バイ時には、波形の図示は省略するが、ビット線トラン
スファ制御信号ＢＬＴ_A、ＢＬＴ_B＝Ｈレベルとされ、ビ
ット線トランスファ回路８、９においては、ｎＭＯＳト
ランジスタ１５〜１８＝ＯＮとされている。

【００６９】また、ラッチイネーブル信号ＬＥＸ＝Ｌレ
ベル、ラッチイネーブル信号ＬＥＺ＝Ｈレベルとされ、
センスアンプ駆動回路５１においては、ｎＭＯＳトラン
ジスタ５３、５５＝ＯＦＦ、ｐＭＯＳトランジスタ５７
＝ＯＦＦとされ、センスアンプ３５は、非活性状態とさ
れている。

【００７０】また、ビット線リセット・ショート回路
３、４は、活性状態とされ、ビット線ＢＬ_A、／ＢＬ_A、
ＢＬ_B、／ＢＬ_Bは、プリチャージ電圧ＶＰＲ＝ＶＣＣ／
２にプリチャージされている。

【００７１】また、トランスファ制御信号ＣＬ１＝Ｌレ
ベルとされ、トランスファゲート３６においては、ｎＭ
ＯＳトランジスタ４０、４１＝ＯＦＦとされ、データバ
スＤＢ、／ＤＢの電圧＝ＶＣＣとされている。

【００７２】このスタンバイ状態から読出し状態とさ
れ、メモリセル１２の選択が行われる場合には、ビット
線トランスファ制御信号ＢＬＴ_B＝Ｌレベルとされ、ビ
ット線トランスファ回路９においては、ｎＭＯＳトラン
ジスタ１７、１８＝ＯＦＦとされ、ビット線ＢＬ_B、／
ＢＬ_Bのセンスアンプ３５に対する接続が遮断される。

【００７３】なお、ビット線トランスファ回路８におい
ては、ビット線トランスファ制御信号ＢＬＴ_A＝Ｈレベ
ルが維持され、ビット線トランスファ回路８において
は、ｎＭＯＳトランジスタ１５、１６＝ＯＮの状態が維
持される。

【００７４】また、ビット線リセット・ショート回路３
は非活性状態とされ、プリチャージ電圧ＶＰＲを供給す
るＶＰＲ電圧線（図示せず）と、ビット線ＢＬ_A、／Ｂ
Ｌ_Aとの接続が遮断される。

【００７５】そして、ワード線ＷＬ１の電圧が立ち上げ
られ、メモリセル１２においては、セルトランジスタ１
４＝ＯＮとされ、セルキャパシタ１３がビット線ＢＬ_A
に接続される。

【００７６】この結果、プリチャージによってビット線
ＢＬ_Aに蓄積されている電荷がセルトランジスタ１４を
介してセルキャパシタ１３に僅かに引き抜かれ、ビット
線ＢＬ_Aの電圧は、プリチャージ電圧ＶＰＲ＝ＶＣＣ／
２から僅かに下降する。

【００７７】続いて、ラッチイネーブル信号ＬＥＸ＝Ｈ
レベル、ラッチイネーブル信号ＬＥＺ＝Ｌレベルとさ
れ、センスアンプ駆動回路５１においては、ｎＭＯＳト
ランジスタ５３、５５＝ＯＮ、ｐＭＯＳトランジスタ５
７＝ＯＮとされる。

【００７８】この結果、センスアンプ３５においては、
ｎＭＯＳ部３７、３８のｎＭＯＳトランジスタ４５〜４
８のソースに接地電圧ＶＳＳが供給されると共に、ｐＭ
ＯＳ部３９のｐＭＯＳトランジスタ４９、５０のソース
に電源電圧ＶＣＣが供給され、センスアンプ３５は活性
状態とされる。

【００７９】ここに、ビット線ＢＬ_Aの電圧は、ＶＣＣ
／２よりも僅かに低い電圧とされ、ビット線／ＢＬ_Aの
電圧は、ＶＣＣ／２とされているので、センスアンプ３
５においては、ｎＭＯＳトランジスタ４５、４７がｎＭ
ＯＳトランジスタ４６、４８よりも相対的にＯＮに近い
状態になると共に、ｐＭＯＳトランジスタ５０がｐＭＯ
Ｓトランジスタ４９よりも相対的にＯＮに近い状態とな
る。

【００８０】この結果、ビット線ＢＬ_Aの電荷はｎＭＯ
Ｓトランジスタ４５、４７を介してＶＳＳ接地線５２、
５４に引き抜かれ、ビット線ＢＬ_Aの電圧は接地電圧Ｖ
ＳＳに向かって下降する。

【００８１】他方、ビット線／ＢＬ_Aに対しては、ＶＣ
Ｃ電源線５６からｐＭＯＳトランジスタ５７、５０を介
して電荷が供給され、ビット線／ＢＬ_Aの電圧は、電源
電圧ＶＣＣに向かって上昇する。

【００８２】その後、ビット線／ＢＬ_Aと、ビット線Ｂ
Ｌ_Aとの間の電圧差がＶＣＣ／２に拡大するタイミング
で、トランスファ制御信号ＣＬ１は、Ｈレベルに向かっ
て立ち上げられる。

【００８３】この結果、図２に示すように、データバス
ＤＢからｎＭＯＳトランジスタ４０、４５、５３を介し
てＶＳＳ接地線５２に電流ｉが流れると共に、データバ
スＤＢからｎＭＯＳトランジスタ４０、４７、５５を介
してＶＳＳ接地線５４に電流が流れ、データバスＤＢの
電圧が電源電圧ＶＣＣよりも低い電圧となる。

【００８４】ここに、ｎＭＯＳトランジスタ４０、４５
間の配線抵抗が小さくなると共に、ｎＭＯＳトランジス
タ４０、４７間の配線抵抗が大きくなるようにレイアウ
トされているので、ｎＭＯＳトランジスタ４０を流れる
電流の殆どはｎＭＯＳトランジスタ４５、５３を介して
ＶＳＳ接地線５２に流れることになる。

【００８５】他方、データバス／ＤＢからｎＭＯＳトラ
ンジスタ４１を介して電流が流れることはなく、データ
バス／ＤＢの電圧は電源電圧ＶＣＣに維持されるので、
これらデータバスＤＢ、／ＤＢの電圧差がデータバッフ
ァを介して検出されることにより、データの読出しが行
われることになる。

【００８６】ここに、図２に示すように、データバスＤ
ＢからｎＭＯＳトランジスタ４０、４５、５３を介して
ＶＳＳ接地線５２に電流ｉが流れる場合、ｎＭＯＳトラ
ンジスタ４０、４５間の配線抵抗により、ビット線ＢＬ
_Aの電圧が上昇する。

【００８７】また、この結果、ｎＭＯＳトランジスタ４
６においては、そのゲート電圧が上昇してしまうことか
ら、ビット線／ＢＬ_AからｎＭＯＳトランジスタ４６、
５３を介してＶＳＳ接地線５２に電流が流れ、ビット線
／ＢＬ_Aの電圧が下降する。

【００８８】しかし、この第１実施例においては、ｎＭ
ＯＳトランジスタ４０、４５間の配線抵抗は小さくなる
ようにレイアウトされているので、ビット線ＢＬ_Aの電
圧の上昇を小さく抑えることができ、この結果、ビット
線／ＢＬ_Bの電圧の下降を小さく抑えることもできる。

【００８９】その後、トランスファ制御信号ＣＬ１＝Ｌ
レベル、ｎＭＯＳトランジスタ４０、４１＝ＯＦＦとさ
れ、ビット線ＢＬ_Aの電荷は、ｎＭＯＳトランジスタ４
５、５３を介して、ＶＳＳ接地線５２に引き抜かれると
共に、ｎＭＯＳトランジスタ４７、５５を介して、ＶＳ
Ｓ接地線５４に引き抜かれ、ビット線ＢＬ_Aの電圧は、
接地電圧ＶＳＳに下降する。

【００９０】他方、ビット線／ＢＬ_Aに対しては、ＶＣ
Ｃ電源線５６からｐＭＯＳトランジスタ５７、５０を介
して電荷が供給され、ビット線／ＢＬ_Aの電圧は、電源
電圧ＶＣＣに上昇する。

【００９１】このように、ビット線／ＢＬ_Aの電圧下降
及びビット線ＢＬ_Aの電圧上昇を小さく抑えることがで
きるので、ワード線ＷＬ１は、図１０、図１１に示す従
来のＤＲＡＭの場合よりも早い時期にＬレベルとされ、
メモリセル１２においては、セルトランジスタ１４＝Ｏ
ＦＦとされ、セルキャパシタ１３とビット線ＢＬ_Aとが
非接続とされる。

【００９２】そして、スタンバイ状態とされる場合に
は、ラッチイネーブル信号ＬＥＸ＝Ｌレベル、ラッチイ
ネーブル信号ＬＥＺ＝Ｈレベルとされ、ｎＭＯＳトラン
ジスタ５３、５５＝ＯＦＦ、ｐＭＯＳトランジスタ５７
＝ＯＦＦとされ、センスアンプ３５は、非活性状態とさ
れる。

【００９３】また、ビット線リセット・ショート回路３
が活性状態とされ、ビット線ＢＬ_A、／ＢＬ_Aがプリチャ
ージ電圧ＶＰＲ＝ＶＣＣ／２にプリチャージされると共
に、ビット線トランスファ制御信号ＢＬＴ_B＝Ｈレベル
とされ、ビット線トランスファ回路９においては、ｎＭ
ＯＳトランジスタ１７、１８＝ＯＮとされる。

【００９４】また、図４は、メモリセル１２に論理
「１」が記憶され、メモリセル１２のセルノードがＨレ
ベルとされている場合において、読出し時、このメモリ
セル１２が選択された場合の動作を説明するための概略
的レイアウト図である。

【００９５】即ち、この場合には、メモリセル１２が選
択されると、ビット線ＢＬ_Aの電圧は電源電圧ＶＣＣに
向かって上昇すると共に、ビット線／ＢＬ_Aの電圧は接
地電圧ＶＳＳに向かって下降し、ｎＭＯＳトランジスタ
４５、４７＝ＯＦＦ、ｎＭＯＳトランジスタ４６、４８
＝ＯＮ、ｐＭＯＳトランジスタ４９＝ＯＮ、ｐＭＯＳト
ランジスタ５０＝ＯＦＦとなる。

【００９６】この場合、ビット線ＢＬ_Aと、ビット線／
ＢＬ_Aとの間の電圧差がＶＣＣ／２に拡大するタイミン
グで、トランスファ制御信号ＣＬ１は、Ｈレベルに向か
って立ち上げられる。

【００９７】この結果、データバス／ＤＢからｎＭＯＳ
トランジスタ４１、４８、５５を介してＶＳＳ接地線５
４に電流ｉが流れると共に、データバスＤＢからｎＭＯ
Ｓトランジスタ４１、４６、５３を介してＶＳＳ接地線
５２に電流が流れ、データバス／ＤＢの電圧は電源電圧
ＶＣＣよりも低い電圧となる。

【００９８】ここに、ｎＭＯＳトランジスタ４１、４８
間の配線抵抗が小さくなると共に、ｎＭＯＳトランジス
タ４１、４６間の配線抵抗が大きくなるようにレイアウ
トされているので、ｎＭＯＳトランジスタ４１を流れる
電流の殆どはｎＭＯＳトランジスタ４８、５５を介して
ＶＳＳ接地線５４に流れることになる。

【００９９】他方、データバスＤＢからｎＭＯＳトラン
ジスタ４０を介して電流が流れることはなく、データバ
スＤＢの電圧は、電源電圧ＶＣＣに維持されるので、こ
れらデータバスＤＢ、／ＤＢの電圧差がデータバッファ
を介して検出されることにより、データの読出しが行わ
れることになる。

【０１００】ここに、データバス／ＤＢからｎＭＯＳト
ランジスタ４１、４８、５５を介してＶＳＳ接地線５４
に電流ｉが流れる場合、ｎＭＯＳトランジスタ４１、４
８間の配線抵抗により、ビット線／ＢＬ_Aの電圧が上昇
する。

【０１０１】また、この結果、ｎＭＯＳトランジスタ４
７においては、そのゲート電圧が上昇してしまうことか
ら、ビット線ＢＬ_AからｎＭＯＳトランジスタ４７、５
５を介してＶＳＳ接地線５４に電流が流れ、ビット線Ｂ
Ｌ_Aの電圧は下降する。

【０１０２】しかし、この第１実施例においては、ｎＭ
ＯＳトランジスタ４１、４８間の配線抵抗は小さくなる
ようにレイアウトされているので、ビット線／ＢＬ_Aの
電圧の上昇を小さく抑えることができ、この結果、ビッ
ト線ＢＬ_Aの電圧の下降を小さく抑えることもできる。

【０１０３】また、図５は、この第１実施例の書込み時
の動作を説明するための波形図であり、メモリセル１２
にＨレベルが書き込まれており、センスアンプ３５が活
性状態とされ、ビット線ＢＬ_A＝ＶＣＣ、ビット線／Ｂ
Ｌ_A＝ＶＳＳとされている状態から、このメモリセル１
２に対して書込みを行う場合を示している。

【０１０４】即ち、この場合には、データバスＤＢ、／
ＤＢがｎＭＯＳトランジスタ４０、４１を介してセンス
アンプ３５に接続されると共に、書込みアンプにより、
センスアンプ３５のラッチしているデータが反転され、
ビット線ＢＬ_Aの電圧＝ＶＳＳ、ビット線／ＢＬ_Aの電圧
＝ＶＣＣとされる。

【０１０５】そして、このビット線ＢＬ_Aの電圧＝ＶＳ
Ｓ、ビット線／ＢＬ_Aの電圧＝ＶＣＣの状態が確定する
と、ワード線ＷＬ１＝Ｌレベルとされ、メモリセル１２
においては、セルトランジスタ１４＝ＯＦＦとされ、セ
ルキャパシタ１３とビット線ＢＬ_Aとが非接続とされ
る。

【０１０６】続いて、ラッチイネーブル信号ＬＥＸ＝Ｌ
レベル、ラッチイネーブル信号ＬＥＺ＝Ｈレベルとさ
れ、ｎＭＯＳトランジスタ５３、５５＝ＯＦＦ、ｐＭＯ
Ｓトランジスタ５７＝ＯＦＦとされ、書込み動作が終了
する。

【０１０７】ここに、この第１実施例においては、トラ
ンスファゲート３６のｎＭＯＳトランジスタ４０は、ｎ
ＭＯＳ部３７とｐＭＯＳ部３９との間に配置し、トラン
スファゲート３６のｎＭＯＳトランジスタ４１は、ｐＭ
ＯＳ部３９とｎＭＯＳ部３８との間に配置するとしてい
る。

【０１０８】したがって、この第１実施例によれば、書
込み時、センスアンプ３５にラッチされているデータを
反転させる速度を速めることができ、書込みの高速化を
図ることができる。

【０１０９】また、ｎＭＯＳ部３７においては、ビット
線ＢＬ_A、ＢＬ_Bの電圧のプルダウンに使用されるｎＭＯ
Ｓトランジスタ４５をｐＭＯＳ部３９側に位置するよう
に配置し、ｎＭＯＳ部３８においては、ビット線／ＢＬ
_A、／ＢＬ_Bの電圧のプルダウンに使用されるｎＭＯＳト
ランジスタ４８をｐＭＯＳ部３９側に位置するように配
置し、しかも、ｎＭＯＳトランジスタ４０のソースをｎ
ＭＯＳトランジスタ４５のドレインとｐＭＯＳトランジ
スタ４９のドレインとの間に接続し、ｎＭＯＳトランジ
スタ４１のソースをｐＭＯＳトランジスタ５０のドレイ
ンとｎＭＯＳトランジスタ４８のドレインとの間に接続
するとしている。

【０１１０】したがって、この第１実施例によれば、ｎ
ＭＯＳトランジスタ４０、４５間の配線抵抗を小さくす
ると共に、ｎＭＯＳトランジスタ４１、４８間の配線抵
抗を小さくすることができ、この結果、読出し時、セン
スアンプ３５内のデータが受けるディスターブを小さく
することができるので、選択されたワード線をＨレベル
にしておく期間を短くし、セルデータの再書込みの高速
化を図ると共に、動作電圧の低電圧化を図ることができ
る。

【０１１１】第２実施例・・図６〜図９ 図６は本発明の第２実施例の要部の構成を概略的に示す
レイアウト図であり、この第２実施例は、図１に示す第
１実施例が設けるセンスアンプ３５と回路構成の異なる
センスアンプ５９を設け、その他については、第１実施
例と同様に構成したものである。

【０１１２】このセンスアンプ５９は、第１実施例が設
けるｎＭＯＳ部３７、３８と回路構成の異なるｎＭＯＳ
部６０、６１を設け、その他については、第１実施例が
設けるセンスアンプ３５と同様に構成したものである。

【０１１３】即ち、この第２実施例では、センスアンプ
５９は、ビット線ＢＬ_A、／ＢＬ_A、ＢＬ_B、／ＢＬ_Bの延
在方向に対して、ｎＭＯＳ部６０と、ｐＭＯＳ部３９
と、ｎＭＯＳ部６１とを順に配置して構成されている。

【０１１４】そして、トランスファゲート３６を構成す
る一方のｎＭＯＳトランジスタ４０はｎＭＯＳ部６０と
ｐＭＯＳ部３９との間に配置され、トランスファゲート
３６を構成する他方のｎＭＯＳトランジスタ４１はｐＭ
ＯＳ部３９とｎＭＯＳ部６１との間に配置されている。

【０１１５】また、図７は、この第２実施例のセンスア
ンプ５９などの部分の回路構成を示すと共に、読出し時
の動作を説明するための概略的レイアウト図である。

【０１１６】図７中、ｎＭＯＳ部６０において、６３は
ビット線ＢＬ_Aの電圧のプルダウンに使用されるｎＭＯ
Ｓトランジスタ、ｎＭＯＳ部６１において、６４はビッ
ト線／ＢＬ_Aの電圧のプルダウンに使用されるｎＭＯＳ
トランジスタである。

【０１１７】また、トランスファゲート３６において、
ｎＭＯＳトランジスタ４０は、ドレインをデータバスＤ
Ｂに接続され、ソースをｎＭＯＳトランジスタ６３のド
レインとｐＭＯＳトランジスタ４９のドレインとの間に
接続されている。

【０１１８】即ち、ｎＭＯＳトランジスタ４０、６３間
の配線が短くなり、ｎＭＯＳトランジスタ４０、６３間
の配線抵抗が小さくなるようにレイアウトされている。

【０１１９】また、ｎＭＯＳトランジスタ４１は、ドレ
インをデータバス／ＤＢに接続され、ソースをｐＭＯＳ
トランジスタ５０のドレインとｎＭＯＳトランジスタ６
４のドレインとの間に接続されている。

【０１２０】即ち、ｎＭＯＳトランジスタ４１、６４間
の配線が短くなり、ｎＭＯＳトランジスタ４１、６４間
の配線抵抗が小さくなるようにレイアウトされている。

【０１２１】また、図８は、この第２実施例の読出し時
の動作を説明するための波形図であり、図７に示すよう
にメモリセル１２に論理「０」が記憶され、メモリセル
１２のセルノードがＬレベルとされている場合におい
て、このメモリセル１２が選択された場合を示してい
る。

【０１２２】即ち、この第２実施例においても、スタン
バイ時には、波形の図示は省略するが、ビット線トラン
スファ制御信号ＢＬＴ_A、ＢＬＴ_B＝Ｈレベルとされ、ビ
ット線トランスファ回路８、９においては、ｎＭＯＳト
ランジスタ１５〜１８＝ＯＮとされている。

【０１２３】また、ラッチイネーブル信号ＬＥＸ＝Ｌレ
ベル、ラッチイネーブル信号ＬＥＺ＝Ｈレベルとされ、
センスアンプ駆動回路５１においては、ｎＭＯＳトラン
ジスタ５３、５５＝ＯＦＦ、ｐＭＯＳトランジスタ５７
＝ＯＦＦとされ、センスアンプ５９は、非活性状態とさ
れている。

【０１２４】また、ビット線リセット・ショート回路
３、４は、活性状態とされ、ビット線ＢＬ_A、／ＢＬ_A、
ＢＬ_B、／ＢＬ_Bは、プリチャージ電圧ＶＰＲ＝ＶＣＣ／
２にプリチャージされている。

【０１２５】また、トランスファ制御信号ＣＬ１＝Ｌレ
ベルとされ、トランスファゲート３６においては、ｎＭ
ＯＳトランジスタ４０、４１＝ＯＦＦとされ、データバ
スＤＢ、／ＤＢ＝ＶＣＣとされている。

【０１２６】このスタンバイ状態から読出し状態とさ
れ、メモリセル１２の選択が行われる場合には、ビット
線トランスファ制御信号ＢＬＴ_B＝Ｌレベルとされ、ビ
ット線トランスファ回路９においては、ｎＭＯＳトラン
ジスタ１７、１８＝ＯＦＦとされ、ビット線ＢＬ_B、／
ＢＬ_Bのセンスアンプ５９に対する接続が遮断される。

【０１２７】なお、ビット線トランスファ回路８におい
ては、ビット線トランスファ制御信号ＢＬＴ_A＝Ｈレベ
ルが維持され、ｎＭＯＳトランジスタ１５、１６＝ＯＮ
の状態が維持される。

【０１２８】また、ビット線リセット・ショート回路３
は非活性状態とされ、プリチャージ電圧ＶＰＲを供給す
るＶＰＲ電圧線（図示せず）と、ビット線ＢＬ_A、／Ｂ
Ｌ_Aとの接続が遮断される。

【０１２９】そして、ワード線ＷＬ１の電圧が立ち上げ
られ、メモリセル１２においては、セルトランジスタ１
４＝ＯＮとされ、セルキャパシタ１３とビット線ＢＬ_A
とが接続される。

【０１３０】この結果、プリチャージによってビット線
ＢＬ_Aに蓄積されている電荷がセルトランジスタ１４を
介してセルキャパシタ１３に僅かに引き抜かれ、ビット
線ＢＬ_Aの電圧は、プリチャージ電圧ＶＰＲ＝ＶＣＣ／
２から僅かに下降する。

【０１３１】続いて、ラッチイネーブル信号ＬＥＺ＝Ｌ
レベルとされ、センスアンプ駆動回路５１においては、
ｐＭＯＳトランジスタ５７＝ＯＮとされる。

【０１３２】ここに、ビット線ＢＬ_Aの電圧は、ＶＣＣ
／２よりも僅かに低い電圧とされ、ビット線／ＢＬ_Aの
電圧は、ＶＣＣ／２とされているので、ｐＭＯＳ部３９
においては、ｐＭＯＳトランジスタ５０がｐＭＯＳトラ
ンジスタ４９よりも相対的にＯＮに近い状態となる。

【０１３３】この結果、ビット線／ＢＬ_Aに対しては、
ＶＣＣ電源線５６からｐＭＯＳトランジスタ５７、５０
を介して電荷が供給され、ビット線／ＢＬ_Aの電圧は、
電源電圧ＶＣＣに向かって上昇する。

【０１３４】続いて、ラッチイネーブル信号ＬＥＸ＝Ｈ
レベルとされ、センスアンプ駆動回路５１においては、
ｎＭＯＳトランジスタ５３、５５＝ＯＮとされる。

【０１３５】ここに、ビット線ＢＬ_Aの電圧は、ＶＣＣ
／２よりも僅かに低い電圧となっており、ビット線／Ｂ
Ｌ_Aの電圧は、ＶＣＣに近い電圧になっているので、ｎ
ＭＯＳ部６０、６１においては、ｎＭＯＳトランジスタ
６３がｎＭＯＳトランジスタ６４よりも相対的にＯＮに
近い状態となる。

【０１３６】この結果、ビット線ＢＬ_Aの電荷はｎＭＯ
Ｓトランジスタ６３、５３を介してＶＳＳ接地線５２に
引き抜かれ、ビット線ＢＬ_Aの電圧は、接地電圧ＶＳＳ
に向かって下降する。

【０１３７】その後、ビット線／ＢＬ_Aと、ビット線Ｂ
Ｌ_Aとの間の電圧差がＶＣＣ／２に拡大するタイミング
で、トランスファ制御信号ＣＬ１は、Ｈレベルに向かっ
て立ち上げられる。

【０１３８】この結果、図７に示すように、データバス
ＤＢからｎＭＯＳトランジスタ４０、６３、５３を介し
てＶＳＳ接地線５２に電流ｉが流れ、データバスＤＢの
電圧が電源電圧ＶＣＣよりも低い電圧となる。

【０１３９】他方、データバス／ＤＢからｎＭＯＳトラ
ンジスタ４１を介して電流が流れることはなく、データ
バス／ＤＢの電圧は、電源電圧ＶＣＣに維持されるの
で、これらデータバスＤＢ、／ＤＢの電圧差がデータバ
ッファを介して検出されることにより、データの読出し
が行われることになる。

【０１４０】ここに、データバスＤＢからｎＭＯＳトラ
ンジスタ４０、６３、５３を介してＶＳＳ接地線５２に
電流ｉが流れる場合、ｎＭＯＳトランジスタ４０、６３
間の配線抵抗により、ビット線ＢＬ_Aの電圧が上昇す
る。

【０１４１】また、この結果、ｎＭＯＳトランジスタ６
４においては、そのゲート電圧が上昇することから、ビ
ット線／ＢＬ_AからｎＭＯＳトランジスタ６４、５５を
介してＶＳＳ接地線５４に電流が流れ、ビット線／ＢＬ
_Aの電圧が下降する。

【０１４２】しかし、この第２実施例においては、ｎＭ
ＯＳトランジスタ４０、６３間の配線抵抗は小さくなる
ようにレイアウトされているので、ビット線ＢＬ_Aの電
圧の上昇を小さく抑えることができ、この結果、ビット
線／ＢＬ_Aの電圧の下降を小さく抑えることもできる。

【０１４３】その後、トランスファ制御信号ＣＬ１＝Ｌ
レベル、ｎＭＯＳトランジスタ４０、４１＝ＯＦＦとさ
れ、ビット線ＢＬ_Aの電荷は、ｎＭＯＳトランジスタ６
３、５３を介してＶＳＳ接地線５２に引き抜かれ、ビッ
ト線ＢＬ_Aの電圧は、接地電圧ＶＳＳに下降する。

【０１４４】他方、ビット線／ＢＬ_Aに対しては、ＶＣ
Ｃ電源線５６からｐＭＯＳトランジスタ５７、５０を介
して電荷が供給され、ビット線／ＢＬ_Aの電圧は、電源
電圧ＶＣＣに上昇する。

【０１４５】このように、ビット線／ＢＬ_Aの電圧下降
及びビット線ＢＬ_Aの電圧上昇を小さく抑えることがで
きるので、ワード線ＷＬ１は、図１０に示す従来のＤＲ
ＡＭの場合よりも早い時期にＬレベルとされ、メモリセ
ル１２においては、セルトランジスタ１４＝ＯＦＦとさ
れ、セルキャパシタ１３とビット線ＢＬ_Aとが非接続と
される。

【０１４６】そして、スタンバイ状態とされる場合に
は、ラッチイネーブル信号ＬＥＸ＝Ｌレベル、ラッチイ
ネーブル信号ＬＥＺ＝Ｈレベルとされ、ｎＭＯＳトラン
ジスタ５３、５５＝ＯＦＦ、ｐＭＯＳトランジスタ５７
＝ＯＦＦとされ、センスアンプ５９は、非活性状態とさ
れる。

【０１４７】また、ビット線リセット・ショート回路３
が活性状態とされ、ビット線ＢＬ_A、／ＢＬ_Aがプリチャ
ージ電圧ＶＰＲ＝ＶＣＣ／２にプリチャージされると共
に、ビット線トランスファ制御信号ＢＬＴ_B＝Ｈレベル
とされ、ビット線トランスファ回路９のｎＭＯＳトラン
ジスタ１７、１８＝ＯＮとされる。

【０１４８】また、図９は、メモリセル１２に論理
「１」が記憶され、メモリセル１２のセルノードがＨレ
ベルとされている場合において、読出し時、このメモリ
セル１２が選択された場合の動作を説明するための概略
的レイアウト図である。

【０１４９】即ち、この場合には、メモリセル１２が選
択されると、ビット線ＢＬ_Aの電圧は電源電圧ＶＣＣに
向かって上昇し、ビット線／ＢＬ_Aの電圧は接地電圧Ｖ
ＳＳに向かって下降し、ｎＭＯＳトランジスタ６３＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ６４＝ＯＮ、ｐＭＯＳトラ
ンジスタ４９＝ＯＮ、ｐＭＯＳトランジスタ５０＝ＯＦ
Ｆとなる。

【０１５０】その後、ビット線ＢＬ_Aと、ビット線／Ｂ
Ｌ_Aとの間の電圧差がＶＣＣ／２に拡大するタイミング
で、トランスファ制御信号ＣＬ１は、Ｈレベルに向かっ
て立ち上げられる。

【０１５１】この結果、図９に示すように、データバス
／ＤＢからｎＭＯＳトランジスタ４１、６４、５５を介
してＶＳＳ接地線５４に電流ｉが流れ、データバス／Ｄ
Ｂの電圧が電源電圧ＶＣＣよりも低い電圧となる。

【０１５２】他方、データバスＤＢからｎＭＯＳトラン
ジスタ４０を介して電流が流れることはなく、データバ
スＤＢの電圧は、電源電圧ＶＣＣに維持されるので、こ
れらデータバスＤＢ、／ＤＢの電圧差がデータバッファ
を介して検出されることにより、データの読出しが行わ
れることになる。

【０１５３】ここに、データバス／ＤＢからｎＭＯＳト
ランジスタ４１、６４、５５を介してＶＳＳ接地線５４
に電流ｉが流れる場合、ｎＭＯＳトランジスタ４１、６
４間の配線抵抗により、ビット線／ＢＬ_Aの電圧が上昇
する。

【０１５４】また、この結果、ｎＭＯＳトランジスタ６
３においては、そのゲート電圧が上昇することから、ビ
ット線ＢＬ_AからｎＭＯＳトランジスタ６３、５３を介
してＶＳＳ接地線５２に電流が流れビット線ＢＬ_Aの電
圧が下降する。

【０１５５】しかし、この第２実施例においては、ｎＭ
ＯＳトランジスタ４１、６４間の配線抵抗は小さくなる
ようにレイアウトされているので、ビット線／ＢＬ_Aの
電圧の上昇を小さく抑えることができ、この結果、ビッ
ト線／ＢＬ_Aの電圧の下降を小さく抑えることもでき
る。

【０１５６】なお、書込みは、データバスＤＢ、／ＤＢ
がｎＭＯＳトランジスタ４０、４１を介してセンスアン
プ５９に接続され、書込みアンプにより、センスアンプ
５９にラッチされているデータを反転させることにより
行うことができる。

【０１５７】ここに、この第２実施例においては、トラ
ンスファゲート３６のｎＭＯＳトランジスタ４０は、ｎ
ＭＯＳ部６０とｐＭＯＳ部３９との間に配置し、トラン
スファゲート３６のｎＭＯＳトランジスタ４１は、ｐＭ
ＯＳ部３９とｎＭＯＳ部６１との間に配置するとしてい
る。

【０１５８】したがって、この第２実施例によれば、書
込み時、センスアンプ５９にラッチされているデータを
反転させる速度を速めることができ、書込みの高速化を
図ることができる。

【０１５９】また、この第２実施例においては、ｎＭＯ
Ｓ部６０をｎＭＯＳトランジスタ６３でのみ構成すると
共に、ｎＭＯＳ部６１をｎＭＯＳトランジスタ６４での
み構成し、ｎＭＯＳトランジスタ４０のソースをｎＭＯ
Ｓトランジスタ６３のドレインとｐＭＯＳトランジスタ
４９のドレインとの間に接続し、ｎＭＯＳトランジスタ
４１のソースをｐＭＯＳトランジスタ５０のドレインと
ｎＭＯＳトランジスタ６４のドレインとの間に接続する
としている。

【０１６０】したがって、この第２実施例によれば、ｎ
ＭＯＳトランジスタ４０、６３間の配線抵抗を小さくす
ると共に、ｎＭＯＳトランジスタ４１、６４間の配線抵
抗を小さくすることができ、この結果、読出し時、セン
スアンプ５９内のデータが受けるディスターブを小さく
することができるので、選択されたワード線をＨレベル
にしておく期間を短くし、セルデータの再書込みの高速
化を図ると共に、動作電圧の低電圧化を図ることができ
る。

【０１６１】なお、ｎＭＯＳ部６０においては、ビット
線／ＢＬ_A、／ＢＬ_Bの電圧をプルダウンさせるためのｎ
ＭＯＳトランジスタが存在せず、ｎＭＯＳ部６１におい
ては、ビット線ＢＬ_A、ＢＬ_Bの電圧をプルダウンするた
めのｎＭＯＳトランジスタが存在しないので、ｎＭＯＳ
部６０、６１はアンバランスな回路となる。

【０１６２】しかし、この第２実施例においては、ラッ
チイネーブル信号ＬＥＺをラッチイネーブル信号ＬＥＸ
よりも先に活性レベル（Ｌレベル）とし、ビット線ＢＬ
_A、／ＢＬ_A間の電圧差を或る程度広げてから、ラッチイ
ネーブル信号ＬＥＸを活性レベル（Ｈレベル）にしてい
るので、動作の安定性を確保することができる。

【０１６３】また、第１実施例及び第２実施例において
は、スタンバイ時、データバスＤＢ、／ＤＢが電源電圧
ＶＣＣとされる場合について説明したが、本発明は、ス
タンバイ時、データバスＤＢ、／ＤＢが接地電圧ＶＳＳ
とされる場合においても適用することができる。

【０１６４】

【発明の効果】以上のように、本発明によれば、センス
アンプは、第１のプルダウン回路と、プルアップ回路
と、第２のプルダウン回路とを順に配置して構成し、ト
ランスファゲートの第１のスイッチ素子は、第１のプル
ダウン回路とプルアップ回路との間に配置し、トランス
ファゲートの第２のスイッチ素子は、プルアップ回路と
第２のプルダウン回路との間に配置するとしたことによ
り、書込み時、センスアンプにラッチされているデータ
を反転させる速度を速めることができるので、書込みの
高速化を図ることができる。

【０１６５】また、本発明によれば、トランスファゲー
トの第１のスイッチ素子と第１のプルダウン回路との間
の電流路を短くして、その抵抗を小さくすると共に、ト
ランスファゲートの第２のスイッチ素子と第２のプルダ
ウン回路との間の電流路を短くして、その抵抗を小さく
し、読出し時、センスアンプ内のデータが受けるディス
ターブを小さくすることができるので、選択したメモリ
セルを非選択するまでの時間を短くし、セルデータの再
書込みの高速化を図ると共に、動作電圧の低電圧化を図
ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部の構成を概略的に示
すレイアウト図である。

【図２】本発明の第１実施例のセンスアンプなどの部分
の回路構成を示すと共に、読出し時の動作を説明するた
めの概略的レイアウト図である。

【図３】本発明の第１実施例の読出し時の動作を説明す
るための波形図である。

【図４】本発明の第１実施例の読出し時の動作を説明す
るための概略的レイアウト図である。

【図５】本発明の第１実施例の書込み時の動作を説明す
るための波形図である。

【図６】本発明の第２実施例の要部の構成を概略的に示
すレイアウト図である。

【図７】本発明の第２実施例のセンスアンプなどの部分
の回路構成を示すと共に、読出し時の動作を説明するた
めの概略的レイアウト図である。

【図８】本発明の第２実施例の読出し時の動作を説明す
るための波形図である。

【図９】本発明の第２実施例の読出し時の動作を説明す
るための概略的レイアウト図である。

【図１０】従来のＤＲＡＭの一例の要部の構成を概略的
に示すレイアウト図である。

【図１１】図１０に示す従来のＤＲＡＭのセンスアンプ
などの部分の回路構成を示すと共に、読出し時の動作を
説明するための概略的レイアウト図である。

【図１２】図１０に示す従来のＤＲＡＭの読出し時の動
作を説明するための波形図である。

【符号の説明】

ＢＬ_A、／ＢＬ_A、ＢＬ_B、／ＢＬ_B ビット線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−135257（ＪＰ，Ａ) 特開 平２−44767（ＪＰ，Ａ) 特開 平３−114256（ＪＰ，Ａ) 特開 平10−326487（ＪＰ，Ａ) 特開 平10−135422（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/409 H01L 27/108

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】メモリセルが接続されてなるデータ転送路
   をなす第１、第２の配線間の電圧差を増幅してセルデー
   タをラッチするセンスアンプと、 このセンスアンプとデータ転送路をなす第３、第４の配
   線とを接続する第１、第２のスイッチ素子からなるトラ
   ンスファゲートとを有してなる半導体記憶装置におい
   て、 前記センスアンプは、前記第１、第２の配線の延在方向
   に対して、第１のプルダウン回路と、プルアップ回路
   と、第２のプルダウン回路とを順に配置して構成され、 前記第１のプルダウン回路は、ドレインを前記第１の配
   線に接続し、ゲートを前記第２の配線に接続し、ソース
   に接地電圧が供給される第１の電界効果トランジスタ
   と、ドレインを前記第２の配線に接続し、ゲートを前記
   第１の配線に接続し、ソースに接地電圧が供給される第
   ２の電界効果トランジスタとを、前記第１の電界効果ト
   ランジスタが前記プルアップ回路側に位置するように配
   置して構成され、 前記第２のプルダウン回路は、ドレインを前記第２の配
   線に接続し、ゲートを前記第１の配線に接続し、ソース
   に接地電圧が供給される第３の電界効果トランジスタ
   と、ドレインを前記第１の配線に接続し、ゲートを前記
   第２の配線に接続し、ソースに接地電圧が供給される第
   ４の電界効果トランジスタとを、前記第３の電界効果ト
   ランジスタが前記プルアップ回路側に位置するように配
   置して構成され、 前記第１のスイッチ素子は、一端を前記第１の配線の前
   記第１のプルダウン回路と前記プルアップ回路との間の
   部分に接続し、他端を前記第３の配線に接続し、 前記第２のスイッチ素子は、一端を前記第２の配線の前
   記プルアップ回路と前記第２のプルダウン回路との間の
   部分に接続し、他端を前記第４の配線に接続しているこ
   とを特徴とする半導体記憶装置。
2. 【請求項２】メモリセルが接続されてなるデータ転送路
   をなす第１、第２の配線間の電圧差を増幅してセルデー
   タをラッチするセンスアンプと、 このセンスアンプとデータ転送路をなす第３、第４の配
   線とを接続する第１、第２のスイッチ素子からなるトラ
   ンスファゲートとを有してなる半導体記憶装置におい
   て、 前記センスアンプは、前記第１、第２の配線の延在方向
   に対して、第１のプルダウン回路と、プルアップ回路
   と、第２のプルダウン回路とを順に配置して構成され、 前記第１のプルダウン回路は、ドレインを前記第１の配
   線に接続し、ゲートを前記第２の配線に接続し、ソース
   に接地電圧が供給される第１の電界効果トランジスタか
   ら構成され、 前記第２のプルダウン回路は、ドレインを前記第２の配
   線に接続し、ゲートを前記第１の配線に接続し、ソース
   に接地電圧が供給される第２の電界効果トランジスタか
   ら構成され、 前記第１のスイッチ素子は、一端を前記第１の配線の前
   記第１のプルダウン回路と前記プルアップ回路との間の
   部分に接続し、他端を前記第３の配線に接続し、 前記第２のスイッチ素子は、一端を前記第２の配線の前
   記プルアップ回路と前記第２のプルダウン回路との間の
   部分に接続し、他端を前記第４の配線に接続しているこ
   とを特徴とする半導体記憶装置。