JPH103790A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセル占有面積を低減しかつ低電源電圧
動作を可能にする。 【解決手段】 メモリセル列に対応して設けられるビッ
ト線対（６ａ，６ｂ）に対応してセンス回路（１００
ａ，１００ｂ）を設ける。選択メモリセルの記憶データ
をこのセンス回路で検知増幅しかつラッチし、メモリセ
ル選択後このセンスアンプのラッチ情報を再び選択メモ
リセルへ再書込する。これにより、メモリセルの記憶情
報の破壊を防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、スタティック型半導体記憶装置のデータ読
出／書込を行なうための回路構成に関する。

【０００２】

【従来の技術】図３１は、従来のスタティック型半導体
記憶装置（ＳＲＡＭ）のアレイ部の構成を概略的に示す
図である。図３１において、ＳＲＡＭは行方向に配列さ
れる複数のワード線５ａ…５ｂと、列方向に延在して配
置される複数のビット線対６ａ…６ｂと、これらのワー
ド線５ａ…５ｂおよびビット線対６ａ…６ｂの交差部に
対応して配列されるメモリセル（ＭＣ）１ａ〜１ｄを含
む。ビット線対６ａ…６ｂの各々は、互いに相補なデー
タ信号を伝達するためのビット線６ｘおよび６ｙを含
む。メモリセル（ＭＣ）１ａおよび１ｂは、ワード線５
ａとビット線対６ａおよび６ｂの交差部に対応して配列
され、メモリセル１ｃおよび１ａが、ワード線５ｂとビ
ット線対６ａおよび６ｂの交差部に対応して配列され
る。ビット線対６ａ…６ｂそれぞれに対応して、対応の
ビット線対を所定の電位ＶＢＬ−ＶＴＨへプルアップす
るためのビット線負荷回路２ａ…２ｂと、イコライズ指
示信号／ＥＱに応答して導通し、対応のビット線対のビ
ット線６ｘおよび６ｙを電気的に短絡するｐチャネルＭ
ＯＳトランジスタで構成されるイコライズトランジスタ
３ａ…３ｂと、図示しないコラムデコーダからの列選択
信号ＹＳＥＬ０〜ＹＳＥＬｎ−１に応答して対応のビッ
ト線対を内部データ線３２へ結合する列選択ゲート３１
ａ…３１ｂが設けられる。図３１において、図示しない
ビット線対に対応して配置される列選択ゲート３１ｃを
併せて示す。

【０００３】ビット線負荷回路２ａ…２ｂの各々は、中
間電位ノードとビット線６ｘの間に抵抗接続されるｎチ
ャネルＭＯＳトランジスタ２ｘと、中間電位ノードとビ
ット線６ｙの間に抵抗接続されるｎチャネルＭＯＳトラ
ンジスタ２ｙを含む。このＭＯＳトランジスタ２ｘおよ
び２ｙは、プルアップ抵抗素子またはクランプ素子とし
て機能する。中間電位ＶＢＬは、電源電位ＶＣＣと接地
電位ＧＮＤの和の１／２よりも少し高い電位レベルであ
る。

【０００４】列選択ゲート３１ａ…３１ｂおよび３１ｃ
の各々は、対応の列選択信号ＹＳＥＬに応答して導通
し、ビット線６ｘおよび６ｙをそれぞれ内部データバス
３２に含まれる内部データ線へ結合するｎチャネルＭＯ
Ｓトランジスタ３１ｘおよび３１ｙを含む。列選択信号
ＹＳＥＬ０〜ＹＳＥＬｎ−１のうち選択状態とされた列
選択信号を受ける列選択ゲートに含まれるＭＯＳトラン
ジスタ３１ｘおよび３１ｙが導通し、対応のビット線対
が内部データバス３２に電気的に接続される。

【０００５】ＳＲＡＭは、さらに、図示しないアドレス
バッファから与えられる内部ロウアドレス信号をデコー
ドし、ワード線５ａ…５ｂのうちアドレス指定されたワ
ード線を選択状態へ駆動するロウデコーダ４と、データ
読出時、内部データバス３２上に読出されたデータを増
幅してリード／ライトバス３３上へ伝達するセンスアン
プと、データ書込時リード／ライトバス３３上に与えら
れたデータから内部書込データを生成して内部データバ
ス３２へ伝達するライトドライバと、装置外部とリード
／ライトバス３３の間でデータの入出力を行なうＤＱバ
ッファ８を含む。図３１において、センスアンプおよび
ライトドライバを１つのブロック７で示す。

【０００６】さらに、ＳＲＡＭは、チップセレクト信号
／ＣＳおよびライトイネーブル信号／ＷＥを受けて、こ
れらの信号の状態（活性状態／非活性状態）に応じてロ
ウデコーダ４、センスアンプ／ライトドライバ７および
ＤＱバッファ８の動作を制御する制御バッファ９と、ア
ドレス信号の変化を検出し、該検出結果に従ってイコラ
イズ指示信号／ＥＱを所定期間活性状態のＬレベルとす
るＡＴＤＥＱ回路１０を含む。

【０００７】チップセレクト信号／ＣＳがＬレベル（ロ
ウレベル）のときに、この半導体記憶装置が選択状態と
され、制御バッファ９の制御の下に、この半導体記憶装
置の内部回路が動作状態とされる。チップセレクト信号
／ＣＳの非活性化時（Ｈレベル）、この半導体記憶装置
は非選択状態とされ、半導体記憶装置はスタンバイ状態
とされる。

【０００８】ライトイネーブル信号／ＷＥは、Ｌレベル
のときに、データ書込を行なうことを示し、Ｈレベルの
ときに、データ読出動作が行なわれることを示す。ブロ
ック７に含まれるセンスアンプは、データ読出動作時お
よびデータ書込動作時いずれにおいても、チップセレク
ト信号／ＣＳの活性化時、活性状態とされる。ライトド
ライバは、ライトイネーブル信号／ＷＥがＬレベルとさ
れデータの書込を示すときに活性状態とされ、所定のタ
イミングで内部書込データを生成して内部データバス３
２へ伝達する。

【０００９】ＤＱバッファ８は、このチップセレクト信
号／ＣＳの非活性状態のときには出力ハイインピーダン
ス状態とされ、チップセレクト信号／ＣＳの活性化時に
は、ライトイネーブル信号／ＷＥのＨレベル／Ｌレベル
に従って、データ入力を行なうバッファおよびデータ出
力を行なうバッファの一方が活性状態とされる。

【００１０】次に、この図３１に示すＳＲＡＭのデータ
読出／書込動作について図３２に示す動作波形を参照し
て説明する。

【００１１】図３２においては、チップセレクト信号／
ＣＳは、Ｌレベルの活性状態にあり、ＳＲＡＭは動作状
態にある状態が示される。

【００１２】データ読出を行なうリードサイクルにおい
ては、ライトイネーブル信号／ＷＥはＨレベルである。
アドレス信号が変化すると、図示しないアドレスバッフ
ァからの内部ロウアドレス信号が変化し、ＡＴＤＥＱ回
路１０が、このアドレス変化に応答して、所定期間イコ
ライズ指示信号／ＥＱをＬレベルの活性状態とする。こ
れにより中間電位ＶＢＬにプリチャージされているビッ
ト線６ｘおよび６ｙが電気的に短絡され、これらの電位
が等しくされる。次いで、ロウデコーダ４が、与えられ
た内部ロウアドレス信号をデコードし、このロウアドレ
ス信号が指定するワード線を選択状態へ駆動し、選択ワ
ード線の電位が電源電位ＶＣＣレベルに上昇する。

【００１３】この選択ワード線の電位が電源電位ＶＣＣ
レベルに上昇すると、この選択ワード線に接続されるメ
モリセル（ＭＣ）のデータが対応のビット線対６ａ〜６
ｂ上に読出され、ビット線６ｘおよび６ｙの電位がこの
読出されたメモリセルデータに応じて変化する。

【００１４】また図示しないコラムデコーダからの列選
択信号の１つが活性状態とされ、この選択ビット線対が
内部データバス３２に接続され、ブロック７に含まれる
センスアンプにより、この内部データバス３２上に読出
されたデータが増幅されてリード／ライトバス３３へ伝
達される。ブロック７に含まれるセンスアンプは、この
内部データバス３２上の電位に対しては影響は及ぼさな
い。このリード／ライトバス３３上に伝達された内部読
出データは、ＤＱバッファ８を介して読出データＱとし
て出力される。

【００１５】ＳＲＡＭは、スタティックに動作をしてお
り、ロウデコーダ４は、与えられたロウアドレス信号を
デコードする。したがって、アドレス信号が変化する
と、この変化したアドレス信号に従って選択ワード線が
非選択状態また選択状態へ駆動される。選択ワード線が
非選択状態へ駆動されると、ビット線６ｘおよび６ｙ
が、ビット線負荷回路に含まれる負荷トランジスタ２ｘ
および２ｙにより、中間電位ＶＢＬレベルにプルアップ
される。このときまた、ＡＴＤＥＱ回路１０からイコラ
イズ指示信号／ＥＱが所定期間活性状態のＬレベルとさ
れ、イコライズトランジスタ３ａ〜３ｂが導通し、ビッ
ト線６ｘおよび６ｙは中間電位ＶＢＬにプリチャージさ
れかつイコライズされる。

【００１６】データ書込を行なうライトサイクルにおい
ては、ワード線選択までは、データ読出時と同じ動作が
行なわれる。ライトイネーブル信号／ＷＥが活性状態の
Ｌレベルとされると、ＤＱバッファ８に含まれるデータ
入力バッファが活性状態とされ、外部の書込データＤＱ
から内部書込データを生成してリード／ライトバス３３
上に書込データを伝達する。次いでこのブロック７に含
まれるライトドライバが制御バッファ９の制御の下に活
性状態とされ、内部データバス３２上に、このリード／
ライトバス３３上に与えられた書込データから内部書込
データを生成して伝達する。この内部データバス３２上
に伝達された内部書込データが、列選択信号ＹＳＥＬ
（ＹＳＥＬ０〜ＹＳＥＬｎ−１のいずれか）に従って導
通状態とされた列選択ゲートを介して対応のビット線対
６（６ａ…６ｂのいずれか）へ伝達される。ライトドラ
イバは、内部データバス３２上に、電源電位ＶＣＣおよ
び接地電位ＧＮＤレベルの相補な内部書込データを伝達
する。したがってこのデータ書込時においては、選択ビ
ット線対のビット線６ｘおよび６ｙの電位は、この内部
書込データに応じて電源電位ＶＣＣおよび接地電位ＧＮ
Ｄレベルに変化する。これにより、選択行および選択列
の交差部に対応して配列されるメモリセル（ＭＣ）への
データ書込が行なわれる。データ書込が完了すると、ラ
イトイネーブル信号／ＷＥがＨレベルとされ、ライトド
ライバによる内部データバス３２の駆動が停止される。
これにより、選択ビット線の電位は、そのビット線負荷
回路２（２ａ〜２ｂのいずれか）により、中間電位レベ
ルへ駆動される。アドレス信号が変化すると、ＡＴＤＥ
Ｑ回路１０からのイコライズ指示信号／ＥＱが所定期間
Ｌレベルの活性状態とされ、イコライズトランジスタ３
ａ〜３ｂが導通し、ビット線６ｘおよび６ｙが電気的に
短絡され、中間電位ＶＢＬレベルにイコライズされる。

【００１７】ＳＲＡＭは、一般に、スタティックに動作
しており、ロウデコーダ４を、一旦リセットすることは
行なわれていない。したがって、アドレス信号の変化に
従って内部でワード線およびビット線対の選択が行なわ
れるため、ダイナミック型半導体記憶装置（ＤＲＡＭ）
と異なり、クロック信号に従って内部を一旦リセットす
る必要がなく、高速アクセスが可能となる。

【００１８】図３３（Ａ）および（Ｂ）は、図３１に示
すメモリセル（ＭＣ）の具体的構成を示す図である。図
３３（Ａ）において、メモリセル（ＭＣ）１は、記憶ノ
ードＮ１とビット線６ｘとの間に接続され、ワード線５
上の信号電位に応答して導通するｎチャネルＭＯＳトラ
ンジスタで構成されるアクセストランジスタＱ１と、記
憶ノードＮ２とビット線６ｙの間に接続され、ワード線
５上の信号電位に応答して導通するｎチャネルＭＯＳト
ランジスタで構成されるアクセストランジスタＱ２と、
記憶ノードＮ１と接地ノードＧＮＤ（ノードとそこに与
えられる電位を同じ参照符号で示す）との間に接続され
かつそのゲートが記憶ノードＮ２に接続されるｎチャネ
ルＭＯＳトランジスタで構成されるドライブトランジス
タＱ３と、記憶ノードＮ２と接地ノードの間に接続され
かつそのゲートが記憶ノードＮ１に接続されるｎチャネ
ルＭＯＳトランジスタで構成されるドライブトランジス
タＱ４と、電源ノードＶＣＣと記憶ノードＮ１の間に接
続される高抵抗負荷素子Ｒ１と、電源ノードと記憶ノー
ドＮ２の間に接続される高抵抗負荷素子Ｒ２を含む。

【００１９】ドライブトランジスタＱ３およびＱ４はフ
リップフロップを構成し、高抵抗負荷素子Ｒ１およびＲ
２は、プルアップ抵抗素子として機能する。

【００２０】ワード線５の信号電位がＬレベルのときに
は、アクセストランジスタＱ１およびＱ２は非導通状態
であり、記憶ノードＮ１およびＮ２はビット線６ｘおよ
び６ｙから分離されている。この状態においては、記憶
ノードＮ１およびＮ２の電位は、ドライブトランジスタ
Ｑ３およびＱ４で構成されるフリップフロップにより保
持される。たとえば、記憶ノードＮ１がＨレベルのとき
には、ドライブトランジスタＱ４が導通し、記憶ノード
Ｎ２を接地電位レベルへ放電し、ドライブトランジスタ
Ｑ３は確実に非導通状態とされる。したがって、記憶ノ
ードＮ１は、高抵抗負荷素子Ｒ１を介して電源電位ＶＣ
Ｃレベルに保持される。

【００２１】このワード線５上の信号電位がＨレベルと
されると、アクセストランジスタＱ１およびＱ２が導通
し、記憶ノードＮ１およびＮ２がビット線６ｘおよび６
ｙにそれぞれ電気的に接続される。ビット線６ｘおよび
６ｙはそれぞれ図３１に示すビット線負荷回路２によ
り、中間電位ＶＢＬレベルに保持されている。記憶ノー
ドＮ１にＨレベルの電位が保持されている場合、記憶ノ
ードＮ１から、ビット線６ｘに電流が流れる。この高抵
抗負荷素子Ｒ１からビット線６ｘへ流れる電流値は、極
めて微少であり、ビット線６ｘの電位はほぼ中間電位Ｖ
ＢＬレベルを維持する。一方、記憶ノードＮ２の電位は
接地電位ＧＮＤのＬレベルであり、ビット線６ｙからア
クセストランジスタＱ２およびドライブトランジスタＱ
４を介して接地ノードＧＮＤへ電流が流れる。このビッ
ト線６ｙに電流が流れると、ビット線６ｙの抵抗によ
り、ビット線６ｙの電位が低下し、ビット線６ｘおよび
６ｙに電位差が生じる。このビット線６ｘおよび６ｙの
電位差を、センスアンプにより検知し増幅して出力す
る。

【００２２】データ書込時においては、ワード線５を選
択状態とした状態で、ビット線６ｘおよび６ｙを書込デ
ータに応じて電源電位ＶＣＣおよび接地電圧ＧＮＤレベ
ルにフルスイングさせる。これにより、ビット線６ｘお
よび６ｙの電位が記憶ノードＮ１およびＮ２に伝達さ
れ、ドライブトランジスタＱ３およびＱ４で構成される
フリップフロップのラッチ状態が、このビット線６ｘお
よび６ｙ上にライトドライバを介して伝達された信号電
位レベルに応じた電位レベルになる。

【００２３】この図３３（Ａ）に示すメモリセルの構成
の場合、高抵抗負荷素子Ｒ１およびＲ２を一方を介して
常時電流が流れる。ＳＲＡＭの記憶容量が増大し、メモ
リセルの数が多くなると、この電流値は無視することが
できなくなり、低消費電流のＳＲＡＭを実現することが
できなくなるという欠点が生じる。

【００２４】図３３（Ｂ）は、従来のＳＲＡＭメモリセ
ル１（ＭＣ）の他の構成を示す図である。この図３３
（Ｂ）に示すメモリセル（ＭＣ）１の構成においては、
図３３（Ａ）に示すメモリセルにおける高抵抗負荷素子
Ｒ１およびＲ２に変えて交差結合されたｐチャネルＭＯ
ＳトランジスタＱ５およびＱ６が設けられる。すなわ
ち、ｐチャネルＭＯＳトランジスタＱ５が電源ノードＶ
ＣＣと記憶ノードＮ１の間に接続され、かつそのゲート
が記憶ノードＮ２に接続される。ｐチャネルＭＯＳトラ
ンジスタＱ６は、電源ノードＶＣＣと記憶ノードＮ２の
間に接続され、そのゲートが記憶ノードＮ１に接続され
る。

【００２５】この図３３（Ｂ）に示すメモリセル（Ｍ
Ｃ）１の構成において、記憶ノードＮ１の電位がＨレベ
ルのときには、ｐチャネルＭＯＳトランジスタＱ６は、
完全に非導通状態とされ、電源ノードＶＣＣから記憶ノ
ードＮ２への電流経路が遮断される。この状態におい
て、記憶ノードＮ２はドライブトランジスタＱ４を介し
て接地電位レベルへ放電されており、ｐチャネルＭＯＳ
トランジスタＱ５が導通し、記憶ノードＮ１は電源電位
ＶＣＣレベルに保持される。ドライブトランジスタＱ３
は、記憶ノードＮ２が接地レベルのＬレベルであり、非
導通状態とされる。したがって電源ノードＶＣＣと接地
ノードＧＮＤの間に電流が流れる経路はなく、消費電流
が低減される。

【００２６】

【発明が解決しようとする課題】図３４は、図３３に示
す高抵抗負荷素子を備えるメモリセルの断面構造を概略
的に示す図である。図３４においては、１つのアクセス
トランジスタと１つの高抵抗負荷素子を代表的に示す。
図３４において、メモリセルは、Ｐウェル５０上に形成
される互いに間をおいて形成される高濃度Ｎ型不純物領
域５１および５２と、不純物領域５１および５２の間の
チャネル領域上にゲート絶縁膜（図示せず）を介して形
成される導電層５３を含む。不純物領域５１は、中間導
電層５４を介して低抵抗導電層５５に接続される。導電
層５３は、たとえばポリシリコンで構成され、ワード線
として機能する。図３４においては、不純物領域５１の
両側に配置されるワード線ＷＬａおよびＷＬｂとして作
用する導電層５３を示す。導電層５５は、たとえばアル
ミニウムで形成され、ビット線ＢＬとして作用する。

【００２７】メモリセルは、さらに、不純物領域５２に
接続される導電層５６と、この導電層５６と層間絶縁膜
（図示せず）を介してかつ不純物領域５２に接続される
ように形成されるポリシリコン高抵抗層５７を含む。導
電層５６は、たとえばポリシリコンで構成され、この不
純物領域５２を、図示しない他方側に設けられたアクセ
ストランジスタのゲート電極に接続する。この不純物領
域５２は、記憶ノードとして作用する。高抵抗のポリシ
リコン層５７は、電源配線５８に接続され、不純物領域
５２へ電源電圧ＶＣＣを伝達する。

【００２８】この高抵抗ポリシリコン層５７は、たとえ
ばＧ（ギガ）オームまたはＴ（テラ）オームの高抵抗値
を有し、ｐＡ程度の大きさの電流を記憶ノードとして機
能する不純物領域５２へ供給する。

【００２９】この図３４に示すように、メモリセルにお
いて、ドライブトランジスタを形成する領域上に、高抵
抗負荷素子として作用するポリシリコン層５７が配設さ
れる。したがってドライブトランジスタおよび高抵抗負
荷素子形成領域の占有面積を低減することができ、応じ
てメモリセル占有面積を低減し、高密度高集積化を実現
する。

【００３０】なお、不純物領域５２に隣接して素子分離
用のフィールド絶縁膜５９が形成され、ドライブトラン
ジスタ形成領域と分離される。

【００３１】図３５は、高抵抗負荷素子として薄膜トラ
ンジスタ（ＴＦＴ）を用いるメモリセルの断面構造を概
略的に示す図である。図３５において、図３４に示す構
成において、高抵抗ポリシリコン層５７に代えて、導電
層５６上に形成されるポリシリコンゲート電極層６０
と、このゲート電極層６０上に形成されかつ不純物領域
５２に接続されるポリシリコン配線層６１を含む。この
ポリシリコン配線層６１は、不純物領域５２に接続され
る低抵抗部分６１ｂと、図示しない電源配線に接続され
る低抵抗配線部分５１ａと、ゲート電極層６０上に形成
され、チャネル領域として作用する高抵抗ポリシリコン
領域６１ｃを含む。このゲート電極層６０は、図示しな
い相手側のアクセストランジスタおよびドライブトラン
ジスタの接続ノードすなわち記憶ノードに接続される。
導電層５６は、相手側薄膜トランジスタおよびドライブ
トランジスタのゲート電極に接続される。素子分離領域
５９は、ドライブトランジスタ形成領域とアクセストラ
ンジスタ形成領域を分離するように設けられる。

【００３２】図３５に示すメモリセルの構成において、
ポリシリコン配線層６１の低抵抗配線部分６１ａおよび
６１ｂが、薄膜トランジスタのソースおよびドレイン領
域として作用し、ゲート電極層６１に与えられる電位に
従って高抵抗領域６１ｃにチャネルが形成される。この
薄膜トランジスタを高抵抗負荷素子として利用する場合
においても、ドライブトランジスタ形成領域上部に、こ
の薄膜トランジスタが形成されており、メモリセル占有
面積を低減することができる。さらに、この薄膜トラン
ジスタは、ポリシリコン高抵抗素子を用いる構成と異な
り、導通状態のときには比較的大きな電流駆動力を備え
ており、その駆動電流量は、高抵抗ポリシリコン層より
も大きく、ポリシリコン高抵抗素子を用いる場合に比べ
て、その電流供給能力に応じて安定に記憶データを保持
することができる。

【００３３】この図３４および図３５に示すような、高
抵抗素子をドライブトランジスタ上方に形成する構成
は、ワダ等による、“A 34-ns 1-Mbit CMOS SRAM Using
Triple Polysilicon", IEEE Journal of Solid-State
Circuits, Vol. SC22, No.5, Oct. 1987, pp.727-732に
紹介されている。また、薄膜トランジスタをドライブト
ランジスタ上部に形成するＳＲＡＭセルの構成は、ササ
キ等の“A 9-ns 1Mbit CMOS SRAM", IEEE Journal of S
olid-State Circuits, Vol. 24, No.5, Oct. 1989, pp.
1219-1225 に紹介されている。

【００３４】上述のように、高抵抗負荷素子となるポリ
シリコン抵抗層また薄膜トランジスタをドライブトラン
ジスタおよびアクセストランジスタ上方に形成した場
合、メモリセルの占有面積を低減することができる。し
かしながら、これらの高抵抗負荷素子の抵抗値は、アク
セストランジスタＱ１およびＱ２ならびにドライブトラ
ンジスタＱ３およびＱ４のオン抵抗（チャネル抵抗）よ
りも十分大きい。したがって、以下に説明するように、
ワード線が選択状態とされてアクセストランジスタＱ１
およびＱ２が導通状態とされたとき、この記憶ノードＮ
１およびＮ２の記憶情報を確実に保持するためにアクセ
ストランジスタＱ１およびＱ２の伝達係数βａ（チャネ
ル幅Ｗａとチャネル長Ｌａの比）は、ドライブトランジ
スタＱ３およびＱ４の伝達係数βｂよりも３倍以上の大
きさに設定する必要がある。このアクセストランジスタ
とドライブトランジスタの伝達係数βの値を異ならせる
必要性について以下に説明する。

【００３５】図３６（Ａ）にインバータＩを示し、図３
６（Ｂ）にこのインバータＩの入出力伝達特性を示す。
インバータＩは、入力信号ＩＮを反転して出力信号ＯＵ
Ｔを生成する。この図３６（Ｂ）に示す入出力伝達特性
曲線において、変化が急峻な程、インバータの利得が大
きくなる。

【００３６】図３７（Ａ）はインバータラッチの構成を
示す図である。図３７（Ａ）において、ノードＮ１の信
号を反転してノードＮ２へ伝達するインバータＩ１と、
ノードＮ２の信号を反転してノードＮ１へ伝達するイン
バータＩ２が設けられる。このインバータＩ１およびＩ
２は同じ入出力伝達特性を備える。この場合の伝達特性
を、図３７（Ｂ）に示す。図３７（Ｂ）において、曲線
Ａ１は、インバータＩ１の伝達特性を示し、曲線Ａ２
は、インバータＩ２の入出力伝達特性を示す。曲線Ａ１
を、図３７（Ｂ）に示す破線を対称軸として折り曲げる
ことにより曲線Ａ２が得られる。この曲線Ａ１と曲線Ａ
２の交点に対応する点Ｓ１およびＳ２が、このインバー
タラッチの安定点である。この安定点Ｓ１およびＳ２の
一方の状態に対応する電圧がノードＮ１およびＮ２に現
れる。インバータラッチが安定に動作するためにはこの
図３７（Ｂ）に示す曲線は、２つの安定点を持つ必要が
ある。点Ｍは準安定点であり、初期状態として、この点
Ｍ近傍の状態にノードＮ１およびＮ２の電位が存在して
も、何らかのノイズによりラッチ状態は安定点Ｓ１また
はＳ２へ移行する。インバータＩ１およびＩ２で構成さ
れるインバータラッチが安定にフリップフロップとして
動作し、ノードＮ１およびＮ２の電位を安定に保持する
ためには、この曲線Ａ１およびＡ２で囲まれる部分（ス
タティックノイズマージンＳＮＭで示す）を大きくする
必要がある。小さい場合には、曲線Ａ１およびＡ２が近
接し、その近接部分が疑似的に安定点として作用するた
めである。

【００３７】図３８（Ａ）は、スタティックメモリセル
のスタンバイ状態（ワード線非選択状態）の状態を示す
図である。図３８（Ａ）において、アクセストランジス
タＱ１およびＱ２は非導通状態である。この状態におい
て、ノードＮ１およびＮ２は高抵抗負荷素子Ｒ１および
Ｒ２を介して電源ノードに接続される。この状態におい
て、抵抗Ｒ１およびドライブトランジスタＱ３がインバ
ータＩ２を構成し、高抵抗負荷素子Ｒ２およびドライブ
トランジスタＱ４がインバータＩ１を構成する。この高
抵抗負荷素子を用いるインバータの場合、ドライブトラ
ンジスタが導通状態となると、高速でその出力ノードを
放電する（高抵抗負荷素子のため電流供給力は極めて小
さい）。したがって、この場合、図３８（Ｂ）に示すよ
うに、インバータラッチの伝達特性は極めて急峻な遷移
部分を有し、安定にデータを保持する。

【００３８】図３９（Ａ）は、ワード線選択状態におけ
るメモリセルの状態を示す図である。この状態において
は、アクセストランジスタＱ１およびＱ２が導通し、ノ
ードＮ１およびＮ２はビット線にそれぞれ接続される。
ノードＮ１およびＮ２のうちＬレベルの電位を保持する
記憶ノードへ対応のビット線から電流が流れ込む。すな
わち、この状態は、高抵抗負荷素子に並列に低インピー
ダンスの負荷が接続されたものと等価となり、したがっ
て高抵抗負荷素子Ｒ１およびＲ２は存在しない構成と等
価となる。この状態においては、メモリセルインバータ
Ｉ１およびＩ２は、アクセストランジスタ（Ｑ１および
Ｑ２）を負荷とするＮＭＯＳエンハンスメント負荷型イ
ンバータとして取扱う必要がある。この場合、高抵抗負
荷素子を用いる場合に比べて、ＮＭＯＳエンハンスメン
ト負荷型トランジスタから電流が供給されるため、その
入出力伝達特性の遷移部分の変化は緩やかとなり、利得
が低下する。したがって、図３９（Ｂ）に示すように、
曲線Ａ１およびＡ２で形成される部分の領域の面積が小
さくなる。

【００３９】いま、アクセストランジスタＱ１およびＱ
２とドライブトランジスタＱ３およびＱ４の電流駆動力
が同じ状態を考える。この状態においては、導通状態の
ドライブトランジスタ（たとえばＱ４）が放電する電流
量と、アクセストランジスタ（たとえばＱ２）が供給す
る電流量は同じとなり、インバータＩ１およびＩ２の入
出力伝達特性が極めて緩やかとなり、図３９（Ｃ）に示
すように、曲線Ａ１およびＡ２は、１つの安定点のみを
持つ状態に近くなる。すなわち、アクセストランジスタ
とドライブトランジスタのコンダクタンスが同じとな
り、記憶ノードの電位が上昇し、他方のドライブトラン
ジスタが導通し始め、他方記憶ノードの電位を低下させ
る。安定点Ｓ１およびＳ２は、このインバータで構成さ
れるフリップフロップの動作点であり、いずれかの状態
に保持される。この図３９（Ｃ）に示すように入出力伝
達特性が変化した場合、双安定点がなくなり（単安定点
のみ）、この記憶ノードＮ１およびＮ２に保持されたデ
ータが破壊される。したがって、このようなインバータ
ラッチの入出力伝達特性において安定点が２つ確実に存
在させるためには、記憶ノードの電位の中間電位レベル
への移動を防止するため、アクセストランジスタとドラ
イブトランジスタのコンダクタンスの比を小さくする必
要があり、すなわち、アクセストランジスタの電流駆動
力（コンダクタンス）よりもドライブトランジスタの電
流駆動力（コンダクタンス）を大きくする必要がある。
このＭＯＳトランジスタ（絶縁ゲート型電界効果トラン
ジスタ）の電流駆動力（コンダクタンス）はチャネル幅
Ｗとチャネル長Ｌの比β（伝達係数）に比例する。この
電流駆動力の比（セル比）Ｒは、３ないし４の値に設定
される。これにより、インバータの入出力特性が比較的
急峻となり、安定点を２つ確実に存在させることがで
き、データの読出時における記憶データの破壊が防止さ
れる。しかしながら、ドライブトランジスタＱ３および
Ｑ４の伝達係数βをアクセストランジスタＱ１およびＱ
２のそれよりも大きくするためには、ドライブトランジ
スタＱ３およびＱ４のチャネル幅をアクセストランジス
タのＱ１およびＱ２のそれよりも大きくする必要があ
る。

【００４０】チャネル長のみを短くした場合、短チャネ
ル効果が生じ、しきい値電圧が低くなり、消費電流が増
加する。したがって、データ読出時においても安定にデ
ータを保持するために、ドライブトランジスタＱ３およ
びＱ４のサイズ（チャネル幅とチャネル長の比）をアク
セストランジスタのそれよりも大きくする必要があり、
メモリセルのサイズ（占有面積）を小さくすることがで
きず、高集積化に対する障害となるという問題が生じ
る。

【００４１】図３９（Ｄ）は、このインバータラッチの
電源電圧低下時における伝達特性を示す図である。低消
費電力のために、電源電圧ＶＣＣを電源電圧ＶＣＣａに
まで低下させた場合、たとえこのインバータ入出力伝達
特性が急峻であっても、この各記憶ノードの電位の変化
範囲は小さいため、２つの安定点が存在せず、１つの安
定点のみが存在する状態が生じる（またはスタティック
・ノイズ・マージンが極めて小さくなる）。したがっ
て、この場合、低電源電圧動作する半導体記憶装置にお
いて、データ読出時に記憶データが破壊され、安定にデ
ータを保持することができなくなるという問題が生じ
る。

【００４２】上述のような高抵抗負荷素子を用いる構成
に比べて、図３３（Ｂ）に示すＣＭＯＳインバータラッ
チを用いた場合、ｐチャネルＭＯＳトランジスタの電流
供給力は、高抵抗負荷素子（高抵抗素子および薄膜トラ
ンジスタ）に比べて大きく、アクセストランジスタ導通
時において、Ｌレベル電位を記憶するノードに電流がア
クセストランジスタを介して供給されても、導通状態の
ｐチャネルＭＯＳトランジスタを介して電流が対応の記
憶ノードへ伝達され、記憶情報は安定に保持される（ア
クセストランジスタ導通時においても、導通状態のｐチ
ャネルＭＯＳトランジスタは導通状態を維持し、無視す
ることのできない電流を供給してＨレベルデータの電位
レベル低下を防止している）。しかしながら、このＣＭ
ＯＳインバータを用いてメモリセルを構成した場合、薄
膜トランジスタを用いる構成の場合と比べてそのｐチャ
ネルＭＯＳトランジスタの電流供給力を大きくする必要
があり、半導体ウェル表面にこのｐチャネルＭＯＳトラ
ンジスタを形成する必要がある。したがって、１つのメ
モリセル領域内にｐチャネルＭＯＳトランジスタとｎチ
ャネルＭＯＳトランジスタという導電型の異なるＭＯＳ
トランジスタを形成する必要があり、素子分離領域を形
成するかまたはウェル分離を行なう必要があり、メモリ
セル占有面積を低減することができないという問題が生
じる。また、ウェル分離を用いた場合、ＣＭＯＳトラン
ジスタ特有のラッチアップ現象が生じ、大きな電流がメ
モリセルを介して流れるという問題が生じる。

【００４３】それゆえ、この発明の目的は、低占有面積
のメモリセルを用いて低電圧動作を行なうことができる
半導体記憶装置を実現することである。

【００４４】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、要約すれば、ビット線対各々にセンスアンプ
を設け、メモリセル選択時このセンスアンプによりビッ
ト線対に現れたメモリセルデータをラッチし、このラッ
チデータを、必要に応じて選択メモリセルへ再書込する
ようにしたものである。メモリセルのアクセストランジ
スタおよびドライブトランジスタのサイズ（チャネル幅
Ｗとチャネル長Ｌの比）は好ましくはほぼ互いに等しく
される。

【００４５】すなわち、請求項１に係る半導体記憶装置
は、行方向に配設される複数のワード線と、列方向に配
設される複数のビット線対と、これら複数のワード線と
複数のビット線対との交差部に対応して配置され、各々
が情報を記憶する複数のメモリセルを備える。これら複
数のメモリセルの各々は、第１の電源ノードと第１およ
び第２の記憶ノードそれぞれとの間に結合され、第１お
よび第２の記憶ノードを第１の電源ノード上の電圧レベ
ル上に駆動するための１対の負荷素子と、第１および第
２の記憶ノードと第２の電源ノードとの間に接続され、
第１および第２の記憶ノード上の電位を保持するための
１対の交差結合されたドライブトランジスタ素子と、対
応のワード線上の信号電位に応答して第１および第２の
記憶ノードを対応のビット線対のビット線へそれぞれ電
気的に接続する１対のアクセストランジスタとを備え
る。この請求項１に係る半導体記憶装置は、さらに、こ
れら複数のビット線対各々に対応して設けられ、活性化
時対応のビット線対の電位差を検知して増幅してかつラ
ッチする複数のセンスアンプと、メモリセル選択指示信
号に応答してこれら複数のセンスアンプを活性化するた
めのセンスアンプ活性化手段と、与えられたアドレス信
号をデコードして複数のワード線のうちのアドレス指定
された行に対応して配置されたワード線を選択状態へ駆
動するための行選択手段を備える。請求項２に係る半導
体記憶装置は、各々が、行方向に配設される複数のワー
ド線と、列方向に配設される複数のローカルビット線対
と、複数のワード線と複数のローカルビット線対との交
差部に対応して配置され、各々が情報を記憶する複数の
メモリセルとを含む複数のメモリブロックを備える。複
数のメモリブロックに含まれる複数のメモリセルの各々
は、第１の電源ノードと第１および第２の記憶ノードと
の間にそれぞれ結合され、第１および第２の記憶ノード
を第１の電源ノード上の電圧レベルに駆動するための１
対の負荷素子と、第１および第２の記憶ノードと第２の
電源ノードとの間に結合され、第１および第２の記憶ノ
ード上の電位を保持するための１対の交差結合されたド
ライブトランジスタ素子と、対応のワード線上の信号電
位に応答して第１および第２の記憶ノードを対応のロー
カルビット線対のローカルビット線へそれぞれ電気的に
接続する１対のアクセストランジスタ素子とを備える。

【００４６】請求項２に係る半導体記憶装置は、さら
に、複数のメモリブロックに共通にかつ複数のローカル
ビット線対各々に対応して設けられ、ブロック選択信号
に応答して選択メモリブロックの対応のローカルビット
線対と電気的に結合される、行方向に複数のメモリブロ
ック上にわたって配設される複数のビット線対と、これ
ら複数のビット線対各々に対して設けられ、活性化時対
応のビット線対上の電位差を検知し、増幅しかつラッチ
する複数のセンスアンプと、メモリセル選択指示信号に
応答してこれら複数のセンスアンプを活性化するための
センスアンプ活性化手段と、与えられたアドレス信号を
デコードして複数のワード線のうちのアドレス指定され
た行に対応して配設されたワード線を選択状態へ駆動す
るための行選択手段を備える。

【００４７】請求項３に係る半導体記憶装置は、請求項
１または２のセンスアンプ活性化手段が、メモリセル選
択指示信号の活性化を所定時間遅延して前記複数のセン
スアンプを活性化する手段を含む。

【００４８】請求項４に係る半導体記憶装置は、請求項
１または２のメモリセル選択指示信号が、半導体記憶装
置を選択状態におくチップ選択信号であり、センスアン
プ活性化手段は、前記チップ選択信号の非活性化に応答
して前記複数のセンスアンプを活性化する手段を含む。

【００４９】請求項５に係る半導体記憶装置は、請求項
１または２の行選択手段が、読出動作指示信号の活性化
時選択されたワード線上へ第１の電源ノード上の電圧と
第２の電源ノード上の電圧の間の中間電圧を伝達する手
段と、書込動作指示信号の活性化時、選択されたワード
線上へ中間電圧を伝達しかつ次いで複数のセンスアンプ
の保持データの選択メモリセルへの書込時第１の電源ノ
ード上の電圧レベルへ前記選択ワード線を駆動する手段
を含む。

【００５０】請求項６に係る半導体記憶装置は、請求項
１または２の装置において、メモリセル選択指示信号
は、与えられたアドレス信号の変化を示すアドレス変化
検出信号である。

【００５１】請求項７に係る半導体記憶装置は、請求項
１または２の装置におけるセンスアンプ活性化集積回路
は、データ書込およびデータ読出の一方を指定するリー
ド／ライトモード指示信号のデータ書込指示からデータ
読出指示への移行に応答して複数のセンスアンプを活性
化する手段を含む。

【００５２】請求項８に係る半導体記憶装置は、請求項
１または２の装置が、さらに、複数のビット線対各々と
対応のセンスアンプとの間に設けられ、メモリセル選択
指示信号の活性化に応答して所定期間導通状態とされ、
対応のビット線対と対応のセンスアンプとを電気的に接
続する複数の転送ゲートを備える。センスアンプ活性化
手段は、この所定期間経過に応答して複数のセンスアン
プを活性化する手段を含む。

【００５３】請求項９に係る半導体記憶装置は、請求項
８の装置において、メモリセル選択指示信号は、この半
導体記憶装置を選択状態におくチップ選択信号であり、
このチップ選択信号の非活性化に応答して複数の転送ゲ
ートを再び導通状態とする手段をさらに含む。

【００５４】請求項１０に係る半導体記憶装置は、デー
タ書込およびデータ読出の一方の動作モードを指定する
リード／ライトモード指示信号のデータ書込モード指定
からデータ読出モード指定への移行に応答して複数の転
送ゲートを再び導通状態とする手段をさらに含む。

【００５５】請求項１１に係る半導体記憶装置は、請求
項１または２の装置において、ドライブトランジスタ素
子およびアクセストランジスタ素子の各々は、しきい値
電圧ＶＴＨを有する絶縁ゲート型電界効果トランジスタ
であり、行選択手段は、少なくともデータ読出動作モー
ド時選択ワード線上へこのしきい値電圧の２倍の電圧２
・ＶＴＨレベルの電圧を伝達する手段を含む。

【００５６】請求項１２に係る半導体記憶装置は、請求
項１または２の装置において、１対のドライブトランジ
スタ素子および１対のアクセストランジスタ素子各々
が、絶縁ゲート型電界効果トランジスタであり、この１
対のドライブトランジスタ素子各々のサイズと１対のア
クセストランジスタ素子各々のサイズが実質的に同じと
される。

【００５７】ビット線対各々にセンスアンプを設け、各
ビット線対の電位を増幅しかつラッチすることにより、
ビット線の電位がメモリセルデータまたは書込データに
応じて変化しても、このビット線対の一方のビット線の
電位はセンスアンプにより接地電位レベルに近いＬレベ
ルにまで駆動されるため、メモリセルのドライブトラン
ジスタ素子により構成されるフリップフロップを単安定
状態としてこの読出されたデータの再書込または書込デ
ータの書込を行なうことができ、すなわち、元のメモリ
セルのフリップフロップの記憶状態を安定点に移行させ
ることができ、低電源電圧動作時ならびにアクセストラ
ンジスタ素子およびドライブトランジスタ素子のサイズ
比、すなわちセル比（チャネル幅／チャネル長の比）が
ほぼ１の場合であっても、メモリセルの記憶データの破
壊は防止され、安定に記憶データを保持することができ
る。

【００５８】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
うＳＲＡＭの全体の構成を概略的に示す図である。図１
において、ＳＲＡＭは、行列状に配列されるメモリセル
（ＭＣ）と、メモリセルの各行に対応して配置され、各
々に対応の行のメモリセル（ＭＣ）が接続されるワード
線５と、メモリセルの各列に対応して配置され、それぞ
れに対応の列のメモリセルが接続される複数のビット線
対６を含む。図１においては、ワード線５ａおよび５ｂ
とビット線対６ａおよび６ｂの交差部にそれぞれ対応し
て配置されるメモリセル１ａ，１ｂ，１ｃおよび１ｄを
代表的に示す。

【００５９】ビット線対６ａ…６ｂそれぞれに対応し
て、イコライズ指示信号／ＥＱに応答して所定期間導通
状態とされるｐチャネルＭＯＳトランジスタで構成され
るイコライズトランジスタ３ａ…３ｂが設けられ、また
ビット線対６ａ…６ｂそれぞれに対応して、対応のビッ
ト線対を所定電位（ＶＢＬ−ＶＴＨ）にプリチャージす
るビット線負荷回路２ａ…２ｂが設けられる。ビット線
負荷回路２ａ…２ｂの各々は、電源ノードＶＢＬとビッ
ト線６ｘおよび６ｙとの間に接続されるｎチャネルＭＯ
Ｓトランジスタで構成される負荷素子２ｘおよび２ｙを
含む。この負荷素子２ｘおよび２ｙは、抵抗素子または
ダイオード素子として機能し、対応のビット線６ｘおよ
び６ｙをそれぞれＶＢＬ−ＶＴＨの電位レベルに充電す
る。ここで、ＶＴＨは、負荷素子を構成するＭＯＳトラ
ンジスタのしきい値電圧を示す。プリチャージ電位ＶＢ
Ｌは、電源電圧ＶＣＣであってもよい。

【００６０】ＳＲＡＭは、さらに、ビット線対６ａ…６
ｂそれぞれに対応して設けられ、活性化時対応のビット
線対６ａ…６ｂの電位差を差動的に増幅しかつラッチす
るセンス回路１００ａ…１００ｂを含む。これらのセン
ス回路１００ａ…１００ｂの各々は、図示しないコラム
デコーダから与えられる列選択信号ＹＳＥＬａ…ＹＳＥ
Ｌｂに応答して導通し、対応のビット線対またはセンス
アンプのセンスノードと内部データバス３２へ接続する
列選択ゲートを含む。このセンス回路１００ａ〜１００
ｂの詳細構成については後に説明する。

【００６１】このセンス回路１００ａ…１００ｂをビッ
ト線対６ａ…６ｂそれぞれに対応して設けておくことに
よりメモリセル（ＭＣ）１ａ…１ｄの保持データがデー
タ読出時仮に破壊されたとしても、このセンス回路から
の再書込（リストア動作）により、データ読出動作時に
破壊された記憶データが回復され、結果として、安定に
データを保持することができる。

【００６２】ＳＲＡＭは、さらに、チップセレクト信号
／ＣＳおよびライトイネーブル信号／ＷＥおよびアドレ
ス信号を受け、アドレス変化に応答して所定の期間活性
状態とされるイコライズ指示信号／ＥＱおよび各種内部
制御信号を発生する制御回路１１０と、内部データバス
３２上のデータを増幅するプリアンプおよびリード／ラ
イトデータバス３３上の内部書込データを増幅して内部
データバス３２へ伝達するライトドライバからなるブロ
ック７と、リード／ライトデータバス３３と装置外部と
の間でデータの入出力を行なうＤＱバッファ８と、ワー
ド線５ａ…５ｂそれぞれに対応する単位デコード回路を
含み、アドレス信号をデコードして、アドレス指定され
た行に対応するワード線（選択ワード線）を選択状態へ
駆動するロウデコーダ４を含む。

【００６３】このロウデコーダ４は、制御回路１１０の
制御の下に、チップセレクト信号／ＣＳの活性化時活性
状態とされ、与えられたアドレス信号をデコードし、選
択ワード線を電源電圧ＶＣＣレベルへ駆動する（データ
書込時およびデータ読出時いずれにおいても）。プリア
ンプ・ライトドライバブロック７は、従来の構成と同様
の構成を備える。プリアンプは、カレントミラー型差動
増幅回路の構成を備え、内部データバス３２上に現れた
微少電位差を差動的に増幅してリード／ライトデータバ
ス３３のリードデータバス上にその増幅した信号電位を
伝達する。プリアンプは、したがってこの内部データバ
ス３２上の信号電位差には影響を及ぼさない。ライトド
ライバは、制御回路１１０からライトイネーブル信号／
ＷＥの活性化時に発生される書込パルスに応答して活性
化され、このライト／リードデータバス３３のライトデ
ータバスに伝達された内部書込データをバッファ処理し
て、内部データバス３２上に伝達する。

【００６４】図２は、図１に示すメモリセル（ＭＣ）の
構成を示す図である。図２において、メモリセル（Ｍ
Ｃ）は、ビット線６ｘと記憶ノードＮ１の間に接続さ
れ、ワード線５上の信号電位に応答して導通するｎチャ
ネルＭＯＳトランジスタで構成されるアクセストランジ
スタＭ１と、ビット線６ｙと記憶ノードＮ２に接続さ
れ、ワード線５上の信号電位に応答して導通するｎチャ
ネルＭＯＳトランジスタで構成されるアクセストランジ
スタＭ２と、記憶ノードＮ１と接地ノードとの間に接続
されかつそのゲートが記憶ノードＮ２に接続されるｎチ
ャネルＭＯＳトランジスタで構成されるドライブトラン
ジスタＭ３と、記憶ノードＮ２と接地ノードの間に接続
されかつそのゲートが記憶ノードＮ１に接続されるｎチ
ャネルＭＯＳトランジスタで構成されるドライブトラン
ジスタＮ４と、電源ノードＶＣＣと記憶ノードＮ１の間
に接続される高抵抗負荷素子Ｚ１と、電源ノードＶＣＣ
と記憶ノードＮ２の間に接続される高抵抗負荷素子Ｚ２
を含む。高抵抗負荷素子Ｚ１およびＺ２は、ポリシリコ
ン高抵抗で構成されてもよく、またＴＦＴ（薄膜トラン
ジスタ）で構成されてもよい。負荷素子Ｚ１およびＺ２
は、ドライブトランジスタＭ３およびＭ４の上層に形成
され、メモリセルは、先の図３４および３５に示すよう
な階層構造を備える。これにより、メモリセル占有面積
を低減する。

【００６５】アクセストランジスタＭ１およびＭ２の各
々は伝達係数βａ（チャネル幅Ｗとチャネル長Ｌの比）
を有し、ドライブトランジスタＭ３およびＭ４は、伝達
係数βｂを有する。この伝達係数βａおよびβｄはほぼ
同じ値とされる。すなわち、セル比Ｒ＝βｄ／βａはほ
ぼ１に等しくされ、アクセストランジスタＭ１およびＭ
２ならびにドライブトランジスタＭ３およびＭ４はその
サイズがほぼ等しくされる。したがって、従来の構成に
比べて、ドライブトランジスタＭ３およびＭ４のチャネ
ル幅はほぼ１／３とされ（チャネル長が従来と同じ場
合）、ドライブトランジスタＭ３およびＭ４の占有面積
を低減することができ、応じてメモリセル（ＭＣ）１の
占有面積を低減することができる。

【００６６】図３は、図１に示すセンス回路の構成の一
例を示す図である。図３において、センス回路１００
（１００ａ…１００ｂを総称的に示す）は、センスノー
ドイコライズ指示信号ＥＱＳＡの活性化時導通し、対応
のビット線６ｘおよび６ｙ（センスノードＳＮ１および
ＳＮ２）を電気的に短絡するＣＭＯＳトランスミッショ
ンゲートで構成されるイコライズ回路１１２と、センス
アンプ活性化信号ＳＥおよび／ＳＥに応答して活性化さ
れ、ビット線６ｘおよび６ｙ（センスノードＳＮ１およ
びＳＮ２）の電位差を差動的に増幅するセンスアンプ１
１３と、コラムデコーダ（図示せず）からの列選択信号
ＹＳＥＬに応答して導通し、ビット線６ｘおよび６ｙ
（センスノードＳＮ１およびＳＮ２）を内部データバス
３２のバス線３２ｘおよび３２ｙへそれぞれ接続する列
選択ゲート１１４を含む。

【００６７】イコライズ回路１１２は、センスノードイ
コライズ指示信号ＥＱＳＡの活性化時（Ｈレベル）、導
通するｎチャネルＭＯＳトランジスタと、インバータ１
２５を介して与えられるセンスノードイコライズ指示信
号ＥＱＳＡの活性化時導通するｐチャネルＭＯＳトラン
ジスタを含む。イコライズ回路１１２にこのｎチャネル
ＭＯＳトランジスタおよびｐチャネルＭＯＳトランジス
タで構成されるＣＭＯＳトランスミッションゲートを利
用することにより、ＭＯＳトランジスタのしきい値電圧
損失を伴うことなく確実にこのビット線６ｘおよび６ｙ
（センスノードＳＮ１およびＳＮ２）の電位をイコライ
ズすることができる。

【００６８】センスアンプ１１３は、活性化時ビット線
６ｘおよび６ｙ（センスノードＳＮ１およびＳＮ２）の
高電位のビット線を電源電位ＶＣＣレベルへ駆動するＰ
センスアンプ部分と、活性化時ビット線６ｘおよび６ｙ
（センスノードＳＮ１およびＳＮ２）の低電位のビット
線（センスノード）を接地電位ＧＮＤレベルへ駆動する
Ｎセンスアンプ部分を含む。Ｐセンスアンプ部分は、ノ
ードＳＤ１に接続される一方導通ノードとセンスノード
ＳＮ１に接続される他方導通ノードとセンスノードＳＮ
２に接続されるゲートとを有するｐチャネルＭＯＳトラ
ンジスタＰＱ１と、ノードＳＮ１に接続される一方導通
ノードとセンスノードＳＮ２に接続される他方導通ノー
ドとセンスノードＳＮ１に接続されるゲートとを有する
ｐチャネルＭＯＳトランジスタＰＱ２と、センスアンプ
活性化信号／ＳＥの活性化（Ｌレベル）に応答して導通
し、ノードＳＤ１と電源ノードＶＣＣとを電気的に接続
するｐチャネルＭＯＳトランジスタＰＱ３を含む。ｐチ
ャネルＭＯＳトランジスタＰＱ１およびＰＱ２は、交差
結合されたフリップフロップを構成する。

【００６９】Ｎセンスアンプ部分は、ノードＳＤ２に接
続される一方導通ノードとセンスノードＳＮ１に接続さ
れる他方導通ノードとセンスノードＳＮ２に接続される
ゲートとを有するｎチャネルＭＯＳトランジスタＮＱ１
と、ノードＳＤ２に接続される一方導通ノードとセンス
ノードＳＮ２に接続される他方導通ノードとセンスノー
ドＳＮ１に接続されるゲートとを有するｎチャネルＭＯ
ＳトランジスタＮＱ２と、センスアンプ活性化信号ＳＥ
の活性化（Ｈレベル）に応答して導通し、ノードＳＤ２
を接地ノードへ電気的に接続するｎチャネルＭＯＳトラ
ンジスタＮＱ３を含む。ｎチャネルＭＯＳトランジスタ
ＮＱ１およびＮＱ２は、交差結合されて、フリップフロ
ップを構成する。センスアンプ１１３は、実質的に、交
差結合されたＣＭＯＳインバータであり、その伝達特性
の遷移部分は急峻であり、センスノードＳＮ１およびＳ
Ｎ２の電位を高速で増幅して保持する。このセンスアン
プ１１３の電流供給能力は、メモリセルデータの再書込
／書込のために、メモリセルのドライブトランジスタの
電流供給能力よりも大きくされる。

【００７０】内部データバス３２は、図示しないプリア
ンプに接続される内部データバス線３２ｘおよび３２ｙ
を含む。この内部データバス線３２ｘおよび３２ｙは、
また書込データ転送ゲート１２０を介してライトドライ
バまたは入力バッファ（ＤＱバッファ内）に結合され
る。この書込データ転送ゲート１２０は、転送指示信号
ＷＤＸの活性化時導通するＣＭＯＳトランスミッション
ゲートを備える。

【００７１】この図３に示すように、センスアンプ１１
３をビット線６ｘおよび６ｙに設けておくことにより、
メモリセルのデータ読出時においてメモリセルデータが
破壊されても、このセンスアンプ１１３にラッチされた
データを対応のメモリセルへ再書込することにより、破
壊されたデータを回復することができ、実効的にデータ
の破壊が防止される。次に、この図１ないし図３に示す
ＳＲＡＭのデータ読出時の動作について図４に示す動作
波形図を参照して説明する。

【００７２】図４において、チップセレクト信号／ＣＳ
はＬレベルの活性状態にある。アドレス信号が変化する
と、図１に示す制御回路１１０からのイコライズ指示信
号／ＥＱが所定期間Ｌレベルの活性状態とされ、イコラ
イズトランジスタ３ａおよび３ｂが導通し、ビット線６
ｘおよび６ｙの電位が確実に中間電位ＶＢＬ（正確には
ＶＰＬ−ＶＴＨ）にイコライズされる。このときまたセ
ンスノードイコライズ信号ＥＱＳＡもＨレベルの活性状
態とされ、センスノードＳＮ１およびＳＮ２が中間電位
レベルにイコライズされる。このイコライズ動作が完了
するとまたはこれと並行して、ロウデコーダ４がデコー
ド動作を行ない、アドレス信号が指定する行に対するワ
ード線５（図４においてワード線ＷＬ１を示す）を選択
状態へ駆動し、この選択ワード線ＷＬ１の電位が電源電
圧ＶＣＣレベルに上昇する。これに応答してアクセスト
ランジスタＭ１およびＭ２が導通し、記憶ノードＮ１お
よびＮ２がビット線６ｘおよび６ｙに電気的に接続さ
れ、ビット線６ｘおよび６ｙの一方に負荷回路を介して
電流が流れる。

【００７３】このアクセストランジスタＭ１およびＭ２
の伝達係数βａとドライブトランジスタＭ３およびＭ４
の伝達係数βｄはほぼ同じである。このアクセストラン
ジスタＭ１およびＭ２の導通に従って、記憶ノードＮ１
およびＮ２のうち、Ｌレベルの電位の記憶ノードへ対応
のビット線から電流が流れ込み、ビット線６ｘおよび６
ｙに電位差が生じる。このビット線からの大きな電流が
流れ込むことにより、Ｌレベルを記憶する記憶ノードの
電位が比較的高速で上昇する。この上昇電位は、アクセ
ストランジスタとドライブトランジスタのコンタクタン
ス比（βの比）によりほぼ決定される。一方、Ｈレベル
の情報を記憶する記憶ノードは、Ｌレベルを情報を記憶
する記憶ノードの電位上昇に伴い、ドライブトランジス
タがＯＮ状態となり、このＨレベルの電位が緩やかに放
電され、その電位が低下する。この結果、記憶ノードＮ
１およびＮ２は、βの比がほぼ１であり、単安定状態と
され、その記憶データが徐々に破壊され、最終的に記憶
ノードＮ１およびＮ２の電位が同一電位レベルへ到達す
る。

【００７４】次いで所定のタイミングで（このタイミン
グについては後に説明する）センスアンプ活性化信号Ｓ
Ｅが活性状態とされ、センスアンプが動作し、ビット線
６ｘおよび６ｙ上の微少電位差を高速で増幅し、このビ
ット線６ｘおよび６ｙ上に現れた電位に応じてビット線
６ｘおよび６ｙが電源電圧ＶＣＣおよび接地電圧ＧＮＤ
レベルに駆動される。このセンスアンプの活性化に従っ
てビット線電位がフルスイングし、選択メモリセルの記
憶ノードＮ１およびＮ２が、元の記憶情報に応じた状態
へ駆動される。このとき、記憶ノードＮ１およびＮ２の
うち、Ｈレベルを記憶する記憶ノードの電位は電源電圧
ＶＣＣよりも低い電圧レベルとなる。これは、アクセス
トランジスタおよびドライブトランジスタの伝達係数β
の値がほぼ同じであり、コンダクタンス比がほぼ同じと
されるため、このＨレベルを記憶する記憶ノードの電位
は、アクセストランジスタとドライブトランジスタのコ
ンダクタンス比により決定されるためである。

【００７５】このセンスアンプ活性化信号ＳＥの活性化
により、メモリセルに元の記憶データが再書込され、破
壊された記憶データが回復される。次いでアドレス信号
が変化すると、選択ワード線ＷＬ１が非選択状態へ駆動
され、その後イコライズ指示信号／ＥＱおよびＥＱＳＡ
がそれぞれ所定期間活性状態とされ、ビット線６ｘおよ
び６ｙが所定の中間電位レベルへ駆動される。選択メモ
リセルの記憶ノードＮ１およびＮ２は、このビット線６
ｘおよび６ｙから、ワード線の非選択時にアクセストラ
ンジスタＭ１およびＭ２が非導通状態とされて分離さ
れ、このセンスアンプにより再書込されたデータが安定
に保持される。

【００７６】次いでこの新たに与えられたアドレスに従
って別のワード線ＷＬ２が選択状態とされ、同じ動作が
繰返される。

【００７７】上述のように、メモリセルのデータを破壊
的に読出した後、センスアンプでこのビット線電位を検
知し増幅しかつラッチすることにより、再び各メモリセ
ルに対し、元の記憶データを回復させることができる。
データ書込時においては、コラムデコードからの列選択
信号に応答して導通する列選択ゲートを介してセンスノ
ードが内部データバス３２に接続される。この内部デー
タバス３２へは、図３に示す書込データ転送ゲート１２
０を介してライトドライバまたは入力バッファからの書
込データが転送される。ライトドライバ／入力バッファ
の電流駆動力はこのセンスアンプ１１３の電流供給力
（電流駆動力）よりも十分大きくされており、センスア
ンプのラッチデータが反転する（センスアンプ活性化の
後書込データが転送される場合）。したがって、この場
合においては、データ書込のために選択されたメモリセ
ルに対してのみ書込データを確実に転送することができ
る。センスアンプ活性化前に書込データが転送されても
よい。

【００７８】センスアンプ動作前に、列選択信号に従っ
て、ビット線６ｘおよび６ｙは内部データバスへ電気的
に接続され、図１に示すプリアンプへ選択メモリセルの
データが伝達される。したがってこの状態においては、
センスアンプが動作する前に、従来と同様にして高速で
データの読出が行なわれる。プリアンプの出力信号はリ
ード／ライトデータバス３３を介してＤＱバッファ８へ
出力され、このＤＱバッファ８を介して装置外部へ読出
データＱが出力される。

【００７９】以上の構成により、データ読出動作時に選
択された行のメモリセルのすべてのデータをセンスアン
プ１１３で記憶することが可能となる。したがって、デ
ータ読出動作時において、メモリセルの保持データが破
壊されたとしても、等価的に情報は失われていない（セ
ンスアンプによりラッチされている）。したがって、
「セル比Ｒが３以上必要」という制限が不要とされ、メ
モリセルの面積縮小が可能となる。また加えて、セル比
Ｒが従来のままであったとしても、電源電圧ＶＣＣが小
さくされ、記憶ノードＮ１およびＮ２の電位差が小さく
された場合、ワード線選択時にこの記憶情報が破壊され
たとしても、センスアンプでこのメモリセルの記憶デー
タは保持されるため、同様、正確に記憶データを保持す
ることができる。したがって、低電源電圧を用いても安
定に動作するＳＲＡＭを実現することができる。また両
者を組合せて、セル比Ｒがほぼ１でありかつ電源電圧Ｖ
ＣＣがたとえば２．２Ｖと十分低くされた場合において
も、メモリセルの記憶データの破壊は防止され、安定に
動作するＳＲＡＭを実現することができる。

【００８０】次にセンスアンプを活性化するための構成
について説明する。ＳＲＡＭにおいては、内部回路はス
タティックに動作しており、与えられたアドレス信号に
従って内部で非同期的に動作している。したがってＤＲ
ＡＭと異なりメモリサイクルの始まりおよび終了を示す
ロウアドレスストローブ信号／ＲＡＳのような信号は存
在しない。単純にアドレス変化検出信号ＡＴＤを用いて
所定期間活性化されるセンスアンプ活性化信号を生成し
た場合、このセンスアンプを非活性化するタイミングを
決定することが困難である（メモリサイクルの終了時点
を超えてセンスアンプが依然活性状態を維持することが
考えられるため）。そこで、以下に確実にセンスアンプ
を活性／非活性化を行なうための構成について説明す
る。

【００８１】［センスアンプ駆動回路１］図５は、この
発明の実施の形態１におけるＳＲＡＭのセンスアンプ活
性化回路の構成の一例を示す図である。図５に示すセン
スアンプ活性化回路は、図１に示す制御回路１１０に含
まれる。図５において、制御回路１１０は、外部から与
えられるチップセレクト信号／ＣＳを所定時間Ｔ１遅延
する遅延回路１３０と、外部のチップセレクト信号／Ｃ
Ｓを反転しかつ所定時間Ｔ２遅延する反転遅延回路１３
２と、チップセレクト信号／ＣＳおよび遅延回路１３０
の出力信号を受けるＡＮＤ回路１３４と、チップセレク
ト信号／ＣＳと反転遅延回路１３２の出力信号とを受け
るＡＮＤ回路１３６と、ＡＮＤ回路１３６の出力信号を
反転するインバータ回路１３８を含む。ＡＮＤ回路１３
４から内部チップセレクト信号ｉｎｔ／ＣＳが出力され
る。ＡＮＤ回路１３６からセンスアンプ活性化信号ＳＥ
が出力され、インバータ回路１３８からセンスアンプ活
性化信号／ＳＥが出力される。

【００８２】この図５に示す構成においては、外部から
のチップセレクト信号／ＣＳをメモリサイクル選択指示
信号、すなわちメモリサイクル規定信号として利用す
る。内部動作は、内部チップセレクト信号ｉｎｔ／ＣＳ
の活性化状態のときのみ実行される。この外部からのチ
ップセレクト信号／ＣＳをメモリサイクル規定用のクロ
ック信号として利用し、メモリセルサイクル終了時に所
定期間センスアンプを活性状態とする。次に、図５に示
す制御回路の動作をその動作波形図である図６を参照し
て説明する。

【００８３】外部チップセレクト信号／ＣＳがＨレベル
の非活性状態のとき、遅延回路１３０の出力信号はＨレ
ベルであり、反転遅延回路１３２の出力信号はＬレベル
である。この状態においては、内部チップセレクト信号
ｉｎｔ／ＣＳはＨレベルの非活性状態にあり、内部のメ
モリセル選択動作は行なわれていない。同様にセンスア
ンプ活性化信号ＳＥもＬレベルの非活性状態にあり、セ
ンスアンプは非活性状態にある。

【００８４】時刻ｔ１において、外部のチップセレクト
信号／ＣＳがＬレベルの活性状態とされると、ＡＮＤ回
路１３４からの内部チップセレクト信号ｉｎｔ／ＣＳが
Ｌレベルの活性状態とされ、メモリセル選択動作が開始
される。内部チップセレクト信号ｉｎｔ／ＣＳの活性化
に従ってロウデコーダがデコード動作を行ない、アドレ
ス指定された行に対応するワード線を選択状態へ駆動す
る。これにより、選択メモリセルのデータが対応のビッ
ト線へ伝達される。

【００８５】時刻ｔ２において、遅延回路１３０の出力
信号がＬレベルとなり、また時刻ｔ３において反転遅延
回路１３２の出力信号がＨレベルとなる。この状態にお
いては、センスアンプ活性化信号ＳＥは依然非活性状態
のＬレベルを維持する。

【００８６】外部のチップセレクト信号／ＣＳがＨレベ
ルへ立上がると、反転遅延回路１３２の出力信号はＨレ
ベルであるため、ＡＮＤ回路１３６からのセンスアンプ
活性化信号ＳＥがＨレベルの活性状態とされ、センスア
ンプが活性化される。反転遅延回路１３２の有する遅延
時間Ｔ２は、遅延回路１３０が有する遅延時間Ｔ１より
も長くされる。したがって、時刻ｔ５において内部チッ
プセレクト信号ｉｎｔ／ＣＳが遅延回路１３０の出力信
号の立上がりに応答してＨレベルの非活性状態とされ、
ワード線が非選択状態とされても、依然センスアンプ活
性化信号ＳＥはＨレベルを維持する。これにより、ＳＮ
Ｍ（スタティックノイズマージン）が低いメモリセルの
フリップフロップであっても、センスアンプにより、そ
の記憶ノード電位が元の記憶情報に応じた電位レベルに
駆動されており、選択ワード線を非選択状態のＬレベル
とすることにより、高抵抗の負荷素子により、この再書
込された記憶情報が安定に保持される。

【００８７】時刻ｔ６において、反転遅延回路１３２の
出力信号がＬレベルに立下がり、応じてＡＮＤ回路１３
６の出力するセンスアンプ活性化信号ＳＥがＬレベルの
非活性状態とされ、またセンスアンプ活性化信号／ＳＥ
がＨレベルの非活性状態とされる。

【００８８】上述のように、外部のチップセレクト信号
／ＣＳをメモリセル選択動作指示信号として用いてメモ
リサイクルを規定することにより、メモリセルサイクル
の終了時点を容易に検出することができ、センスアンプ
を必要なタイミングで活性状態として選択メモリセルへ
元の記憶データを正確に再書込することができる。

【００８９】図７（Ａ）は、イコライズ指示信号／ＥＱ
およびＥＱＳＡの発生部の構成を示す図である。このイ
コライズ指示信号発生部は、図１に示す制御回路１１０
に含まれる。図７（Ａ）において、イコライズ指示信号
発生部は、内部チップセレクト信号ｉｎｔ／ＣＳとセン
スアンプ活性化信号／ＳＥを受けるＮＡＮＤ回路１４０
と、ＮＡＮＤ回路１４０の出力信号を反転するインバー
タ回路１４２を含む。ＮＡＮＤ回路１４０からイコライ
ズ指示信号／ＥＱが出力され、インバータ回路１４２か
らセンスノードイコライズ指示信号ＥＱＳＡが出力され
る。次に、この図７（Ａ）に示すイコライズ指示信号発
生部の動作をその動作波形図である図７（Ｂ）を参照し
て説明する。

【００９０】外部チップセレクト信号／ＣＳがＬレベル
の活性状態とされると、応じて内部チップセレクト信号
ｉｎｔ／ＣＳがＬレベルの活性状態とされる。この内部
チップセレクト信号ｉｎｔ／ＣＳの活性化に応答して、
ＮＡＮＤ回路１４０から出力されるイコライズ信号ＥＱ
がＨレベルとされ、ビット線対のイコライズ動作が停止
され、またセンスノードイコライズ指示信号ＥＱＳＡが
Ｌレベルとなり、センスノードのイコライズが停止され
る。

【００９１】外部チップセレクト信号／ＣＳがＨレベル
の非活性状態へ移行すると、センスアンプ活性化信号／
ＳＥが所定期間Ｌレベルの活性状態とされる。このセン
スアンプ活性化信号／ＳＥの活性期間の間に内部チップ
セレクト信号ｉｎｔ／ＣＳがＨレベルに立上がっても、
ＮＡＮＤ回路１４０は、Ｌレベルのセンスアンプ活性化
信号／ＳＥにより、イコライズ指示信号／ＥＱをＨレベ
ルの非活性状態に維持する。センスアンプ活性化信号／
ＳＥがＨレベルの非活性状態とされ、メモリセルのリス
トア動作（再書込動作）が完了すると、ＮＡＮＤ回路１
４０からのイコライズ指示信号／ＥＱがＬレベルの活性
状態とされ、またインバータ回路１４２からのセンスア
ンプノードイコライズ指示信号ＥＱＳＡがＨレベルとさ
れる。これにより、ビット線対のイコライズ動作および
センスノードのイコライズ動作が実行される。

【００９２】チップセレクト信号／ＣＳをクロック信号
として利用する場合、上述のように内部のメモリセル選
択動作の開始時点からセンスアンプによりメモリセルデ
ータの再書込動作完了およびセンスアンプ非活性化まで
の期間、イコライズ指示信号／ＥＱおよびＥＱＳＡを非
活性状態に設定することができる。

【００９３】図８（Ａ）は、イコライズ指示信号発生部
の他の構成を示す図である。図８（Ａ）において、イコ
ライズ指示信号発生部は、内部チップセレクト信号ｉｎ
ｔ／ＣＳの活性化時活性化され、アドレス信号の変化を
検出するＡＴＤ回路１４４と、ＡＴＤ回路１４４からの
出力信号を反転するインバータ回路１４６を含む。ＡＴ
Ｄ回路１４４からセンスノードイコライズ指示信号ＥＱ
ＳＡが出力され、インバータ回路１４６からイコライズ
指示信号／ＥＱが出力される。内部チップセレクト信号
ｉｎｔ／ＣＳはまたアドレスバッファへ与えられる。ア
ドレスバッファは、この内部チップセレクト信号ｉｎｔ
／ＣＳの活性化時に活性状態とされて、外部からのアド
レス信号に従って内部アドレス信号を生成し、ロウデコ
ーダおよびコラムデコーダおよびＡＴＤ回路１４４へ、
この生成した内部アドレス信号を与える。次に、図８
（Ａ）に示すイコライズ指示信号発生部の動作をその動
作波形図である図８（Ｂ）を参照して説明する。

【００９４】外部アドレス信号が変化しても、内部チッ
プセレクト信号ｉｎｔ／ＣＳがＨレベルの状態では、ア
ドレスバッファは非活性状態であり、内部アドレス信号
はスタンバイ状態のレベルを維持する。したがって、こ
の状態においては、ＡＴＤ回路１４４からのイコライズ
指示信号ＥＱＳＡはＬレベルであり、イコライズ指示信
号／ＥＱはＨレベルである。

【００９５】内部チップセレクト信号ｉｎｔ／ＣＳがＬ
レベルの活性状態とされると、アドレスバッファが活性
状態とされ、外部アドレス信号に従って内部アドレス信
号を生成する。この内部アドレス信号に従ってＡＴＤ回
路１４４が所定の時間幅を有するワンショットのパルス
信号を生成し、イコライズ指示信号／ＥＱが所定時間Ｌ
レベルの活性状態とされ、一方、センスノードイコライ
ズ指示信号ＥＱＳＡがＨレベルの活性状態とされる。こ
の後、ワード線選択が行なわれ、選択ワード線に接続さ
れるメモリセルのデータが対応のビット線対上に伝達さ
れる。

【００９６】この図８（Ａ）に示すようにＡＴＤ回路１
４４を用いてイコライズ指示信号をワンショットパルス
の形態で生成しても、ビット線対およびセンスノードを
所定の中間電位へイコライズすることができる。また、
図７（Ｂ）および図６に示すように、チップセレクト信
号／ＣＳをメモリ選択動作サイクルを規定するクロック
信号として利用する場合、この外部のチップセレクト信
号／ＣＳは内部でセンスアンプによるリストア動作（再
書込動作）が完了するまでＨレベルに保持する必要があ
る。このＣＳ信号のＨパルス期間ｔＣＨは、図６に示す
時刻ｔ６と時刻ｔ４の差、すなわちセンスアンプが活性
状態とされている期間最小限必要とされる。

【００９７】図９は、この発明の実施の形態１における
ＳＲＡＭのデータ書込および読出時の選択ワード線およ
び選択ビット線対の電位変化を示す波形図である。以
下、図９を参照して、この発明の実施の形態１に従うＳ
ＲＡＭのデータ読出および書込動作について説明する。

【００９８】外部からアドレス信号が与えられ、次いで
外部からのチップセレクト信号／ＣＳがＬレベルの活性
状態とされると、内部アドレス信号が有効とされ、この
内部ロウアドレス信号に従って選択ワード線の電位が電
源電圧ＶＣＣレベルのＨレベルに立上がる。この選択ワ
ード線の電位の上昇に従って、メモリセルのアクセスト
ランジスタが導通し、選択メモリセルの記憶情報に従っ
て対応のビット線対の電位が変化する。データ読出を行
なうリードサイクルにおいては、ライトイネーブル信号
／ＷＥはＨレベルにあり、書込データ転送指示信号ＷＤ
ＸはＬレベルにある。この状態においては、列アドレス
信号により指定された列に対応するビット線対（選択ビ
ット線対）が列選択ゲートを介して内部データバスに電
気的に接続され、プリアンプによりこの内部データバス
の情報が増幅されて、ＤＱバッファを介して出力データ
として読出される。

【００９９】このデータ読出が行なわれた後、外部のチ
ップセレクト信号／ＣＳがＨレベルの非活性状態とさ
れ、リードサイクルの完了が指定される。この外部から
のチップセレクト信号／ＣＳの非活性化に従ってセンス
アンプが活性状態とされ、この各ビット線対の電位がが
差動的に増幅される。これにより、破壊的に読出された
メモリセルの記憶情報が元のメモリセルに再書込され、
記憶データの回復が行なわれる。このセンスアンプの活
性化の間に、選択ワード線が非選択状態へ立上がり、メ
モリセルの記憶情報が完全に保持される。次いで、セン
スアンプが非活性状態とされ、リードサイクルが完了
し、ビット線対は負荷素子により中間電位レベルに駆動
される。

【０１００】次いでアドレス信号が変化し、再び外部か
らのチップセレクト信号／ＣＳがＬレベルの活性状態と
されると、再びこの新たに与えられたアドレス信号に従
って選択ワード線の電位がＨレベルに上昇し、各ビット
線対の電位が、対応のメモリセルの記憶情報に応じて変
化する。データ書込を行なうライトサイクルにおいて
は、ライトイネーブル信号／ＷＥがＬレベルの活性状態
とされる。このライトイネーブル信号／ＷＥの活性化に
応答して、書込データ転送指示信号ＷＤＸが活性状態と
され（ライトドライバも同様に活性状態とされる）。コ
ラムデコーダにより選択された列に対応するビット線対
へこの書込データが伝達される。ライトドライバは大き
な駆動力を有しており、この選択ビット線対の電位は、
電源電圧ＶＣＣおよび接地電位ＧＮＤレベルにフルスイ
ングする。

【０１０１】ライトイネーブル信号／ＷＥがＨレベルの
非活性状態とされると、書込データ転送指示信号ＷＤＸ
も非活性状態とされ、書込データのビット線対への伝達
が停止される。この状態においては、選択ビット線対の
電位が、電源電圧ＶＣＣおよび接地電位ＧＮＤレベルか
ら中間電位レベルに向かって緩やかに変化する（ビット
線負荷回路により）。次いでチップセレクト信号／ＣＳ
がＨレベルとなると、センスアンプが活性化され、各ビ
ット線対の電位が差動的に増幅されて元の記憶情報が回
復され、各メモリセルへの再書込が行なわれる。この記
憶情報の再書込が完了すると、選択ワード線の電位がＬ
レベルとされ、次いでセンスアンプが非活性状態とされ
て、データ書込を行なうライトサイクルが完了する。

【０１０２】書込データ転送指示信号ＷＤＸは、ライト
イネーブル信号／ＷＥに応答して発生されればよく、イ
ンバータ回路でその発生回路は構成することができる。

【０１０３】［変更例１］図１０（Ａ）は、この発明の
実施の形態１の変更例１の構成を概略的に示す図であ
る。図１０（Ａ）においては、センスアンプ活性化信号
ＳＥを発生する部分の構成が示される。図１０（Ａ）に
おいて、センスアンプ活性化信号発生部は、外部からの
チップセレクト信号／ＣＳを反転しかつ所定時間Ｔ３遅
延する反転遅延回路１５０と、外部からのチップセレク
ト信号／ＣＳを反転しかつ所定時間Ｔ４遅延する反転遅
延回路１５２と、反転遅延回路１５０および１５２の出
力信号を受けるＡＮＤ回路１５４を含む。ＡＮＤ回路１
５４からセンスアンプ活性化信号ＳＥが出力される。反
転遅延回路１５０の有する遅延時間Ｔ３は、反転遅延回
路Ｔ４が有する遅延時間Ｔ４よりも短くされる。この反
転遅延回路１５０の有する遅延時間Ｔ３は、チップセレ
クト信号／ＣＳが非活性状態とされてからワード線が非
選択状態とされるまで要する時間よりも長くされる。次
にこの図１０（Ａ）に示すセンスアンプ活性化信号発生
部の動作をその動作波形図である図１０（Ｂ）を参照し
て説明する。

【０１０４】チップセレクト信号／ＣＳがＨレベルのと
きには、反転遅延回路１５０および１５２の出力信号は
ともにＬレベルにあり、センスアンプ活性化信号ＳＥは
Ｌレベルにある。チップセレクト信号／ＣＳがＬレベル
の活性状態とされると、内部でメモリセル選択動作が始
まり選択ワード線の電位がＨレベルに立上がり、次いで
ビット線対の電位がメモリセルの記憶情報に応じて変化
する。チップセレクト信号／ＣＳが立下がってから時間
Ｔ３が経過すると、反転遅延回路１５０の出力信号がＨ
レベルに立上がる。次いでこのチップセレクト信号／Ｃ
Ｓの立下がりから時間Ｔ４が経過すると、反転遅延回路
１５２の出力信号がＨレベルに立上がる。これにより、
ＡＮＤ回路１５４からのセンスアンプ活性化信号ＳＥが
Ｈレベルの活性状態とされ、センス動作が行なわれ、ビ
ット線対の電位が差動的に増幅され、かつラッチされ
る。これにより、メモリセルの記憶情報の再書込が行な
われる。

【０１０５】外部からのチップセレクト信号／ＣＳがＨ
レベルに立上がると、メモリサイクルが完了し、選択ワ
ード線電位がＬレベルとされる。このチップセレクト信
号／ＣＳの立上がりから時間Ｔ３が経過すると、反転遅
延回路１５０の出力信号がＬレベルに立下がり、センス
アンプ活性化信号ＳＥがＬレベルとなり、センスアンプ
が非活性状態とされる。これにより、ビット線対の電位
は、ビット線負荷回路により中間電位レベルへ駆動され
る。

【０１０６】遅延時間Ｔ４は、チップセレクト信号／Ｃ
ＳがＬレベルに立下がってからワード線が選択状態とさ
れてビット線対に電位差が生じるまでの時間幅を有して
いればよい。チップセレクト信号／ＣＳがメモリサイク
ルの開始および終了を示すクロック信号として用いられ
ているため、このチップセレクト信号／ＣＳに従って、
このメモリサイクル期間内でセンスアンプ活性化信号Ｓ
Ｅを活性化することにより、メモリサイクル期間内の十
分な長さの時間、センスアンプを活性状態とすることが
でき、メモリセルデータの再書込を十分に時間的余裕を
持って実行することができる。また反転遅延回路１５２
の出力信号はセンスアンプの活性化開始タイミングのみ
を決定しており、メモリサイクルの長さには影響を及ぼ
していないため、内部でチップセレクト信号／ＣＳを遅
延してセンスアンプを活性化する時間を確保する必要が
なく、メモリサイクルを短くすることができる。

【０１０７】図１１は、この第１の変更例において用い
られるビット線負荷回路の構成を示す図である。図１１
においては、１対のビット線に対する構成のみを示す。
図１１において、ビット線負荷回路２は、ライトイネー
ブル信号／ＷＥとセンスアンプ活性化信号／ＳＥの論理
積信号／ＷＥ・／ＳＥに応答して選択的に導通し、ビッ
ト線６ｘおよび６ｙそれぞれへ中間電位ＶＢＬａを伝達
するｎチャネルＭＯＳトランジスタ２ｘおよび２ｙを含
む。イコライズトランジスタ３は、先の実施の形態と同
様、イコライズ指示信号／ＥＱの活性化時に導通し、ビ
ット線６ｘおよび６ｙを電気的に短絡する。

【０１０８】この図１１に示す構成において、ビット線
負荷回路２は、センスアンプが活性化されるとき（信号
／ＳＥがＬレベルのとき）かまたはデータ書込が行なわ
れるとき（信号／ＷＥがＬレベルのとき）には非活性状
態とされ、ビット線６ｘおよび６ｙへの中間電位ＶＢＬ
ａの伝達を停止する。すなわちビット線６ｘおよび６ｙ
への電流供給が停止される。これにより、センスアンプ
動作時において、センスアンプに含まれるＮセンスアン
プ部分を介してビット線６ｘおよび６ｙから接地ノード
へ電流が流れるのを防止することができ、消費電流を低
減することができる。またデータ書込時においてはこの
ビット線６ｘおよび６ｙへの中間電位ＶＢＬａの供給を
停止することにより、高速でビット線６ｘおよび６ｙの
電位を書込データに応じて変化させることができる。

【０１０９】なお、この図１１に示すビット線負荷回路
の構成の場合、ｎチャネルＭＯＳトランジスタ２ｘおよ
び２ｙは、このしきい値電圧ＶＴＨの電圧降下を生じさ
せていない。したがって、この中間電位ＶＢＬａは、中
間電位ＶＢＬよりもこのしきい値電圧分低くされる。

【０１１０】以上のように、この発明の実施の形態１に
従えば、ビット線対それぞれにセンスアンプを設け、対
応のビット線対の電位を差動的に増幅しかつラッチする
ように構成しているため、メモリセルの記憶情報が破壊
的に読出されたとしても、センスアンプによりこの記憶
情報が復元されるため、結果としてメモリセルの記憶情
報の破壊が防止される。これにより、メモリセルのアク
セストランジスタとドライブトランジスタのコンダクタ
ンス比（電流供給能力）をほぼ同じとすることができ、
応じてドライブトランジスタのサイズ（チャネル幅／チ
ャネル長の比またはチャネル幅）をアクセストランジス
タのそれと同じとすることができ、メモリセル占有面積
を低減することができる。また、電源電圧が低くされた
場合においても、確実にメモリセルの記憶情報は復元さ
れて保持されるため、低電源電圧下においても、安定に
動作するＳＲＡＭを実現することができる。

【０１１１】またセンスアンプの活性／非活性を制御す
るために、チップセレクト信号をメモリ選択動作指示信
号と（メモリサイクルを規定する信号）として用いてい
るため、安定に所望のタイミングでセンスアンプを活性
化することができ、確実に記憶情報の再書込を行なうこ
とができる。

【０１１２】［実施の形態２］図１２は、この発明の実
施の形態２に従うＳＲＡＭの要部の構成を示す図であ
る。図１２においては、ビット線対６ａ…６ｂそれぞれ
に対して、センスノードイコライズ指示信号ＥＱＳＡに
応答してセンスノードＳＮ１およびＳＮ２をイコライズ
するイコライズ回路１１２ａ…１１２ｂ、センスアンプ
活性化信号ＳＥおよび／ＳＥに応答して活性化され、セ
ンスノードＳＮ１およびＳＮ２の電位を差動的に増幅す
るセンスアンプ１１３ａ…１１３ｂ、ならびに、図示し
ないコラムデコーダからの列選択信号ＹＳＥＬ０…ＹＳ
ＥＬｎ−１に応答して導通し、対応のセンスノードＳＮ
１およびＳＮ２を内部データバス３２へ電気的に接続す
る列選択ゲート１１４ａ…１１４ｂが設けられる。他の
構成は実施の形態１と同じである。

【０１１３】この発明の実施の形態２においては、さら
に、ビット線対６ａ…６ｂ各々と対応のセンスアンプ１
１３ａ…１１３ｂのセンスノードＳＮ１およびＳＮ２を
電気的に接続するための転送ゲート１６０ａ…１６０ｂ
がビット線対６ａ…６ｂそれぞれに対して設けられる。
これらの転送ゲート１６０ａ…１６０ｂの各々は、対応
のビット線対６ａ…６ｂのビット線６ｘおよび６ｙそれ
ぞれに対して設けられるＣＭＯＳトランスミッションゲ
ートを備える。転送ゲート１６０ａ…１６０ｂに含まれ
るＣＭＯＳトランスミッションゲートの導通／非導通
は、転送指示信号ＭＤＸおよびこの転送指示信号ＭＤＸ
を受けるインバータ回路１６２の出力信号により行なわ
れる。転送指示信号ＭＤＸがＨレベルのときには、転送
ゲート１６０ａ…１６０ｂが導通状態とされ、ビット線
対６ａ…６ｂが対応のセンスアンプ１１３ａ…１１３ｂ
に電気的に接続される。

【０１１４】内部データバス３２に対しては、プリアン
プ／ライトドライバブロック７が設けられる。このプリ
アンプ／ライトドライバブロック７は、書込データ転送
指示信号ＷＤＸに応答して導通状態とされる書込データ
転送回路１２０と、内部データバス３２上のデータを増
幅して読出す読出回路１２９を含む。このプリアンプ／
ライトドライバブロック７は、ライトバスＷＤＢおよび
リードバスＲＤＢを介してＤＱバッファ８に接続され
る。次にこの図１２に示すＳＲＡＭの動作をその動作波
形図である図１３を参照して説明する。

【０１１５】内部アドレス信号が変化すると、アドレス
変化検出信号に従って、所定の期間センスノードイコラ
イズ指示信号ＥＱＳＡがＨレベルの活性状態とされ、セ
ンスノードＳＮ１およびＳＮ２がイコライズされる。こ
の前の状態においては、センスノードＳＮ１およびＳＮ
２は、先のサイクルで読出されたメモリセルデータの電
位レベルに保持されている（センスアンプ１１３ａ…１
１３ｂが非活性状態であっても、センスノードＳＮ１お
よびＳＮ２は電気的にフローティング状態とされている
ため）。また、この内部アドレス信号の変化に従って転
送指示信号ＭＤＸが所定期間Ｈレベルの活性状態とされ
る。この転送指示信号ＭＤＸの活性期間（Ｈレベル期
間）は、選択ワード線の電位がＨレベルに立上がり、ビ
ット線対の電位がメモリセルの記憶データに応じて変化
し、センスノードＳＮ１およびＳＮ２がこのビット線電
位に応じて変化する期間である。

【０１１６】この転送指示信号ＭＤＸがＨレベルとされ
ると、転送ゲート１６０ａ…１６０ｂが導通状態とさ
れ、ビット線対６ａ…６ｂが対応のセンスアンプ１１３
ａ…１１３ｂのセンスノードＳＮ１およびＳＮ２に電気
的に接続される。これにより、ビット線対上に現れた電
位差がセンスノードＳＮ１およびＳＮ２に伝達される。
このときまた、図示しないコラムデコーダからの列選択
指示信号ＹＳＥＬ（ＹＳＥＬ０…ＹＳＥＬｎ−１のいず
れか）が選択状態とされ、選択列に対応するビット線対
の電位が読出回路１２９により読出されてＤＱバッファ
８を介して読出データＱとして出力される。

【０１１７】次いで、転送指示信号ＭＤＸがＬレベルの
非活性状態とされ、ビット線対６ａ…６ｂとセンスアン
プ１１３ａ…１１３ｂが電気的に分離される。このビッ
ト線対６ａ…６ｂとセンスアンプ１１３ａ…１１３ｂの
電気的な分離の状態において、センスアンプを活性化す
る。センスアンプ１１３ａ…１１３ｂは、対応のビット
線対６ａ…６ｂから電気的に分離されているため、その
センスノードＳＮ１およびＳＮ２の負荷は選択ビット線
対に対応するセンスアンプ（内部データバスを駆動す
る）を除いて十分小さくなり、高速でセンス動作が行な
われる。また、この転送ゲート１６０ａ…１６０ｂの非
導通状態により、ビット線負荷回路が常時導通状態とさ
れている場合には、センスアンプ１１３ａ…１１３ｂの
活性化時におけるこのビット線負荷回路からのセンスア
ンプへ流れる電流を抑制することができ、消費電流を低
減することができる。

【０１１８】次いで、所定のタイミングで再び転送指示
以後ＭＤＸがＨレベルの活性状態とされ、センスアンプ
１１３ａ…１１３ｂがビット線対６ａ…６ｂに電気的に
接続され、ビット線対の電位が、このセンスアンプ１１
３ａ…１１３ｂのセンスノードＳＮ１およびＳＮ２の電
位に応じた電位レベルに設定される。これにより、メモ
リセルの記憶情報の再書込が行なわれる。所定期間が経
過すると転送指示信号ＭＤＸが再び非活性状態のＬレベ
ルとされ、またセンスアンプ活性化信号ＳＥがＬレベル
の非活性状態とされる。センスアンプ活性化信号ＳＥの
非活性化の前に、選択ワード線の電位はＬレベルに立下
がっており、メモリセルは、確実に、このセンスアンプ
により伝達されたデータを保持する。センスアンプ活性
化信号ＳＥが非活性状態とされ、センスアンプ１１３ａ
…１１３ｂが非活性状態となると、センスノードＳＮ１
およびＳＮ２が電気的にフローティング状態とされる
（転送ゲート１６０ａ…１６０ｂは非導通状態）。ビッ
ト線対は、ビット線負荷回路およびイコライズトランジ
スタにより、所定の中間電位に復帰する。このとき、ビ
ット線対６ａ…６ｂとセンスアンプ１１３ａ…１１３ｂ
を電気的に分離しておくことにより、ビット線負荷回路
およびイコライズトランジスタは、対応のビット線対６
ａ…６ｂのみを駆動することが必要とされるだけであ
り、高速でビット線対６ａ…６ｂを所定の中間電位レベ
ルＶＢＬ（またはＶＢＬａ）に復帰させることができ
る。

【０１１９】データ書込を行なうライトサイクルにおい
ては、内部アドレス信号の変化に応答してセンスノード
イコライズ指示信号ＥＱＳＡが所定期間Ｈレベルとさ
れ、センスノードＳＮ１およびＳＮ２のイコライズが行
なわれる。これと並行して、転送指示信号ＭＤＸがＨレ
ベルとされ、ビット線対６ａ…６ｂがセンスアンプ１１
３ａ…１１３ｂと接続される。選択ワード線の電位が立
上がり、ビット線対の電位がこの選択ワード線に接続さ
れるメモリセルの記憶情報に応じて変化し、またセンス
ノードＳＮ１およびＳＮ２の電位がこのビット線対の電
位に応じて変化する。

【０１２０】データ書込時においては、書込データ転送
指示信号ＷＤＸがＨレベルとされる。これにより、セン
スノードＳＮ１およびＳＮ２の電位が書込データに応じ
て変化する。このデータ書込時において、転送指示信号
ＭＤＸがＬレベルに立下がっていれば、この書込データ
転送回路１２０からの書込データは、単にセンスアンプ
のセンスノードＳＮ１およびＳＮ２の電位レベルを変化
させることを要求されるだけであり、大きな電流駆動力
を有するライトドライバは必要とされない。センスアン
プの活性化時に書込データが転送される場合には、この
ライトドライバは、センスアンプのラッチ状態を反転す
る必要があるため、大きな電流駆動力が要求される。デ
ータ書込時においては、書込データを受けるビット線対
に対応するセンスアンプのラッチ情報のみが書込データ
に応じて変化し、非選択ビット線対に対応して設けられ
たセンスアンプのセンスノードＳＮ１およびＳＮ２の電
位は対応のメモリセルの記憶情報に応じた電位レベルを
保持する。

【０１２１】所定のタイミングでセンスアンプ１１３ａ
…１１３ｂが活性状態とされ、また転送指示信号ＭＤＸ
がＨレベルの活性状態とされ、このセンスアンプ１１３
ａ…１１３ｂによる記憶情報の再書込が行なわれ、破壊
的に読出された記憶情報の再書込および書込データの書
込が行なわれる。次いで、選択ワード線の電位がＬレベ
ルに立下がり、センスアンプ活性化信号ＳＥがＬレベル
とされ、また転送指示信号ＭＤＸがＬレベルとされる。

【０１２２】図１４は、転送指示信号発生部の構成を示
す図である。図１４においては、転送指示信号発生部
は、アドレス信号の変化を検出するＡＴＤ回路１７０
と、ＡＴＤ回路１７０からのアドレス変化検出信号の立
上がりに応答して所定の時間幅を有するワンショットの
パルス信号を発生するワンショットパルス発生回路１７
２と、ＡＴＤ回路１７０からのアドレス変化検出信号の
立上がりに応答して所定の時間幅を有するワンショット
パルスを発生するワンショットパルス発生回路１７４
と、ワンショットパルス発生回路１７４の出力信号とセ
ンスアンプ活性化信号ＳＥを受けるＯＲ回路１７６を含
む。このセンスアンプ活性化信号ＳＥは、図５に示す回
路から出力される。ワンショットパルス発生回路１７２
からセンスノードイコライズ指示信号ＥＱＳＡが出力さ
れ、ＯＲ回路１７６から転送指示信号ＭＤＸが出力され
る。これにより、内部アドレス信号が変化し、メモリサ
イクルが指定されたとき、所定の時間センスノードのイ
コライズおよびビット線対とセンスノードの接続を容易
に実現することができる。なおこの図１４に示す構成に
おいては、ビット線対に設けられたイコライズトランジ
スタを活性化するためのイコライズ指示信号／ＥＱは、
このワンショットパルス発生回路１７２から出力される
センスノードイコライズ指示信号ＥＱＳＡを反転するこ
とにより生成される。なお、図１４に（ ）で示すよう
に、内部チップセレクト信号ｉｎｔ／ＣＳの立下がりで
ワンショットの転送指示信号を発生してもよい。この場
合、イコライズ指示信号ＥＱＳＡは内部チップセレクト
信号ｉｎｔ／ＣＳとセンスアンプ活性化信号の論理積と
なる。

【０１２３】図１５（Ａ）は、転送指示信号発生部の他
の構成を示す図である。図１５（Ａ）において、転送指
示信号発生部は、チップセレクト信号／ＣＳを所定時間
Ｔ４遅延しかつ反転して出力する反転遅延回路１５２
と、センスアンプ活性化信号ＳＥを所定時間Ｔ５遅延す
る遅延回路１８０と、反転遅延回路１５２の出力信号と
チップセレクト信号／ＣＳを受けるＮＯＲ回路１８２
と、ＮＯＲ回路１６２の出力信号と遅延回路１８０の出
力信号を受けるＯＲ回路１８４と、チップセレクト信号
／ＣＳを反転するインバータ回路１８６と、インバータ
回路１８６の出力信号とＯＲ回路１８４の出力信号を受
けるＡＮＤ回路１８８を含む。ＡＮＤ回路１８８から転
送指示信号ＭＤＸが出力される。

【０１２４】イコライズ指示信号発生部は、チップセレ
クト信号／ＣＳを反転するインバータ回路１９０と、チ
ップセレクト信号／ＣＳをバッファ処理するバッファ回
路１９２と、バッファ回路１９２の出力信号とセンスア
ンプ活性化信号／ＳＥを受けるＡＮＤ回路１９４を含
む。インバータ回路１９０からイコライズ指示信号／Ｅ
Ｑが出力される。ＡＮＤ回路１９４からセンスノードイ
コライズ指示信号ＥＱＳＡが出力される。

【０１２５】センスアンプ活性化信号ＳＥおよび／ＳＥ
は図１０（Ａ）に示す回路構成から出力される。次にこ
の図１５（Ａ）に示す回路構成の動作について、図１５
（Ｂ）に示す動作波形図を参照して説明する。

【０１２６】チップセレクト信号／ＣＳがＨレベルのと
きには、インバータ１９０から出力されるイコライズ指
示信号／ＥＱがＬレベル、またＡＮＤ回路１９４から出
力されるセンスノードイコライズ指示信号ＥＱＳＡはＨ
レベルである（センスアンプ活性化信号／ＳＥはＨレベ
ル）。

【０１２７】チップセレクト信号／ＣＳがＬレベルに立
上がると、イコライズ指示信号／ＥＱがＨレベルに立上
がり、またセンスノードイコライズ指示信号ＥＱＳＡが
Ｌレベルに立下がる。反転遅延回路１５２の出力信号は
このとき、Ｈレベルであり、ＮＯＲ回路１８２の出力信
号がＨレベルとなり、ＯＲ回路１８０の出力信号がＨレ
ベルとなる。インバータ回路１８６の出力信号はＨレベ
ルであり、したがってＡＮＤ回路１８８から出力される
転送指示信号ＭＤＸがＨレベルとされる。このチップセ
レクト信号／ＣＳの立下がりから時間Ｔ４が経過する
と、反転遅延回路１５２の出力信号がＨレベルとされ、
ＮＯＲ回路１８２の出力信号がＬレベルとされる。遅延
回路１８０の出力信号は依然Ｌレベルであり、したがっ
てＡＮＤ回路１８８からの転送指示信号ＭＤＸがＬレベ
ルとされる。

【０１２８】この反転遅延回路１５２の出力信号のＨレ
ベルへの立上がりに従って、センスアンプ活性化信号Ｓ
ＥがＨレベルの活性状態とされる（反転遅延回路１５２
は図１０（Ａ）の回路と同じ）。

【０１２９】センスアンプ活性化信号ＳＥが立上がって
から時間Ｔ５が経過すると、遅延回路１８０の出力信号
がＨレベルとなり、ＯＲ回路１８４の出力信号が再びＨ
レベルとされ、ＡＮＤ回路１８８からの転送指示信号Ｍ
ＤＸがＨレベルとされる。この転送指示信号ＭＤＸの立
上がりに応答して、メモリセルの記憶情報の再書込が行
なわれる。

【０１３０】外部のチップセレクト信号／ＣＳがＨレベ
ルに立上がると、応じてイコライズ指示信号／ＥＱがＬ
レベルとなり、ビット線のイコライズが行なわれる。こ
のチップセレクト信号／ＣＳの立上がりに応答して、イ
ンバータ回路１８６の出力信号がＬレベルとなり、ＡＮ
Ｄ回路１８８からの転送指示信号ＭＤＸがＬレベルとさ
れる。これにより、ビット線対とセンスアンプとが分離
される。チップセレクト信号／ＣＳが立上がってから所
定時間が経過するとセンスアンプ活性化信号ＳＥがＨレ
ベルとされる（図１０（Ｂ）の波形図参照）。このセン
スアンプ活性化信号ＳＥが立下がると、またセンスアン
プ活性化信号／ＳＥがＨレベルとなり、ＡＮＤ回路１９
４からのセンスノードイコライズ指示信号ＥＱＳＡがＨ
レベルとされ、センスノードのイコライズが行なわれ
る。これによりセンスアンプの非活性化に応答して、セ
ンスノードのイコライズを行なうことができる。

【０１３１】この図１５（Ａ）および図１０（Ａ）に示
す回路構成を利用した場合、センスアンプ活性化信号は
比較的速いタイミングで活性状態とされる。したがっ
て、データ読出時において、内部データバスを、センス
アンプにより十分大きな電位差を有する電位レベルにま
で駆動することができる。したがってこの場合において
は、読出回路（図１２参照）１２９は、通常のカレント
ミラー型の差動増幅回路でなく、通常のインバータ回路
で構成されてもよい。また、ライトドライバは、センス
アンプのラッチ情報を反転する必要があるため、比較的
大きな電流供給力を要求される。この場合、ライトドラ
イバが設けられて、ＤＱバッファ８（図１２参照）に加
えれる入力バッファが比較的大きな内部のデータバス駆
動力を有するように構成されてもよい。

【０１３２】以上のように、この発明の実施の形態２に
従えば、ビット線対それぞれと対応のセンスアンプとの
間に、選択的に導通状態とされる転送ゲートを設けてい
るため、センスアンプのセンス動作時、センスノードを
対応のビット線対から分離することができ、応じてセン
スノードの負荷が軽減され、高速でセンスアンプの増幅
動作を行なうことができる。またこの転送ゲートを設け
ておくことにより、データ書込時において、書込データ
に従って直接ビット線対を駆動する必要がなく、書込回
路の駆動力を低減することができる。書込データのメモ
リセルへの書込はセンスアンプの活性化の後行なわれる
ためである。

【０１３３】［実施の形態３］図１６（Ａ）−（Ｅ）
は、この発明の実施の形態３に従うメモリセルのデータ
の読出および書込動作を示す図である。この発明の実施
の形態３においては、データ読出時においては、非破壊
的にデータを読出し、データ書込動作時においては、破
壊的にデータを読出して書込動作を実行する。次に、こ
の発明の実施の形態３におけるデータの書込および読出
動作を、順に説明する。

【０１３４】図１６（Ａ）においては、記憶ノードＮ１
およびＮ２に、Ｈレベル（“Ｈ”）およびＬレベル
（“Ｌ”）の情報が記憶されており、この記憶情報を読
出す動作が示される。選択ワード線上の電位は、記憶ノ
ードＮ２に記憶されるＬレベルの電位がドライブトラン
ジスタＭ３およびＭ４それぞれのしきい値電圧ＶＴＨよ
りも小さくなるように設定する。この選択ワード線上に
伝達される中間電圧“Ｍ”は、ほぼ２・ＶＴＨである。
このビット線６ｘおよび６ｙは、それぞれＨレベル（Ｖ
ＢＬ−ＶＴＨレベル）にプリチャージされている。この
中間電圧“Ｍ”がワード線５上に与えられると、アクセ
ストランジスタＭ１は、そのゲート電位がソースおよび
ドレイン電位よりも低いため、オフ（ＯＦＦ）状態を維
持する。一方、アクセストランジスタＭ２は、そのゲー
トおよびソースの電位差がしきい値電圧ＶＴＨレベル程
度とされて導通し、ビット線６ｙから記憶ノードＮ２へ
電流が流れる。この記憶ノードＮ２の電位が上昇し、ア
クセストランジスタＭ２のゲート−ソース間電位差がし
きい値電圧ＶＴＨレベルとされると、アクセストランジ
スタＭ２が非導通状態とされる。記憶ノードＮ１の電位
レベルは、この記憶ノードＮ２の電位の浮き上がりに従
って極めて弱い導通状態とされるＭＯＳトランジスタＭ
３（ゲート電位はＶＴＨ以下）に従って極めて緩やかに
低下する。このビット線６ｙに流れる電流によるビット
線対電位差を検出することにより、データの読出を行な
う。ワード線５を非選択状態とし、その電位レベルを接
地電位ＧＮＤレベルとすると、アクセストランジスタＭ
１およびＭ２は、ともに非導通状態とされる。この状態
においては、ドライブトランジスタＭ４により、記憶ノ
ードＮ２は、再び接地電位レベルにまで放電される。

【０１３５】逆に、図１６（Ｂ）に示すように、記憶ノ
ードＮ１にＬレベルの情報が保持され、記憶ノードＮ２
にＨレベルの情報が保持されている場合には、アクセス
トランジスタＭ１がオン状態となり、一方、アクセスト
ランジスタＭ２が非導通状態となる。これにより、ビッ
ト線６ｘから記憶ノードＮ１へ電流が流れ、ビット線６
ｘの電位が低下する。これにより、データの読出を行な
うことができる。

【０１３６】データ読出時においては、この選択ワード
線上に伝達される電圧レベルを中間電圧“Ｍ”とし、そ
の電圧レベルを２・ＶＴＨレベルとすることにより、Ｌ
レベルの情報を記憶する記憶ノードの電位は、最大ＶＴ
Ｈにまで上昇するだけであり、したがってＨレベルの情
報を記憶する記憶ノードに接続されるドライブトランジ
スタのゲート電位がそのしきい値電圧ＶＴＨ以上に上昇
するのは防止され、Ｈレベルの情報を記憶する記憶ノー
ドの電位が導通状態とされるドライブトランジスタを介
して低下するのを防止することができ、これにより、記
憶情報の破壊は防止される。

【０１３７】データ書込動作モード時においては、デー
タの書込を行なうために、選択ワード線上には、電源電
圧ＶＣＣレベルのＨレベルの電圧が伝達される。中間電
圧“Ｍ”を選択ワード線上に伝達した場合、アクセスト
ランジスタは、そのゲート電圧からしきい値電圧ＶＴＨ
低い電圧、すなわちＶＴＨレベルの電圧しか伝達するこ
とができず、データの書込は行なえない。したがって、
データ書込時においては、選択ワード線は電源電圧ＶＣ
Ｃレベルにまで上昇される。この場合、図１６（Ｃ）に
示すように、ビット線６ｘにＨレベルの情報を伝達す
る。記憶ノードＮ１がＬレベルの情報を記憶している場
合においても、アクセストランジスタＭ１およびＭ２が
導通し、記憶ノードＮ１の電位は、Ｈレベルに上昇す
る。一方、記憶ノードＮ２は、ライトドライバまたはセ
ンスアンプにより、接地電位ＧＮＤレベルまで放電され
る。したがって、ドライブトランジスタＭ３は確実にオ
フ状態とされ、記憶ノードＮ１に、Ｈレベルの情報を書
込むことができる。

【０１３８】また図１６（Ｄ）に示すように、ビット線
６ｘにＬレベルの情報が伝達される場合には、ビット線
６ｙにＨレベルの電位が伝達されるために、図１６
（Ｃ）に示す書込動作と同様にして、記憶ノードＮ１
は、書込ライトドライバまたはセンスアンプにより、接
地電位レベルのＧＮＤレベルにドライブされ、この記憶
ノードＮ１の接地電位レベルへの駆動によりドライブト
ランジスタＭ４が非導通状態とされ、ノードＮ２へは、
Ｈレベルの情報が確実に伝達される。

【０１３９】すなわち、図１６（Ｅ）に示すように、デ
ータ読出を行なう動作モード時においては、選択ワード
線上の電位は中間電位（２・ＶＴＨレベル程度）にまで
上昇させて記憶ノードＮ１およびＮ２に保持された記憶
情報の破壊を防止し、一方、書込動作時においては、選
択ワード線を電源電圧ＶＣＣレベルにまで上昇させるこ
とにより、ビット線対電位を電源電圧ＶＣＣと接地電位
ＧＮＤレベルの間でフルスイングさせて書込データを選
択メモリセルの記憶ノードＮ１およびＮ２へ書込む。

【０１４０】なお、この図１６（Ａ）ないし（Ｄ）に示
すメモリセルの構成において、負荷素子Ｚ１およびＺ２
として、高抵抗抵抗素子が示されているが、薄膜トラン
ジスタを用いて構成されてもよい。

【０１４１】図１７は、この発明の実施の形態３に従う
ＳＲＡＭの動作を示す信号波形図である。この図１７に
示す動作波形図においては、選択ワード線およびビット
線対の信号変化のみを示す。図１７に示すように、アド
レス信号が変化すると、その変化したアドレス信号に従
って、ワード線が選択状態へ駆動される。ライトイネー
ブル信号／ＷＥがＨレベルにありデータ読出を示すと
き、この選択ワード線の電位は中間電位“Ｍ”レベルに
設定される。これにより、ビット線対上にはメモリセル
の記憶情報が非破壊的に読出されて、データの読出が行
なわれる。センスアンプがこのデータ読出時において活
性化されてもよい。

【０１４２】データ書込動作時においては、ライトイネ
ーブル信号／ＷＥがＬレベルとされる。このデータ書込
サイクル時においても、選択ワード線はまず中間電位に
保持され、選択メモリセルのデータが非破壊的に読出さ
れる。このライトイネーブル信号／ＷＥの立下がりに応
答して、内部で書込データが生成され、センスアンプ部
へ伝達される。このライトイネーブル信号／ＷＥがＨレ
ベルに立上がると、選択ワード線の電位を電源電圧ＶＣ
Ｃレベルへ立上げ、かつビット線対へこの書込データを
センスアンプから伝達することにより、書込データを選
択メモリセルへ書込む。データ書込時において非選択列
上のメモリセルへは、このセンスアンプによりラッチさ
れている元の記憶情報が再書込される。

【０１４３】この図１７に示す動作波形図においては、
ライトイネーブル信号／ＷＥの立上がりに同期して記憶
情報の再書込を行なっている。したがってリードサイク
ルおよびライトサイクルのサイクル時間を同じとするこ
とができる。次にこの図１７に示す動作波形を実現する
ための回路構成について説明する。このセンスアンプの
活性／非活性の制御には、先の実施の形態２において用
いた方法をそのまま利用することができる。データの再
書込タイミング、すなわち選択ワード線の電位上昇タイ
ミングをライトイネーブル信号／ＷＥの立上がりに応答
して設定すればよく、他の構成はそのまま実施の形態２
の構成を利用することができる。ここでは、さらに別の
センスアンプ活性化タイミングについて説明する。

【０１４４】図１８は、センスアンプ活性化信号発生部
の構成を示す図である。図１８において、センスアンプ
活性化信号発生部は、アドレス信号の変化を検出するＡ
ＴＤ回路１９０と、ＡＴＤ回路１９０からのアドレス変
化検出信号に応答して所定の時間幅を有するワンショッ
トのパルスを発生するワンショットパルス発生回路１９
２と、ワンショットパルス発生回路１９２の出力信号を
反転し、かつ所定時間Ｔ６遅延する反転遅延回路１９４
と、この反転遅延回路１９４の信号の立上がりに応答し
てセットされかつワンショットパルス発生回路１９２の
出力信号の立上がりに応答してリセットされるセット／
リセットフリップフロップ１９６を含む。ワンショット
パルス発生回路１９２からセンスノードイコライズ指示
信号ＥＱＳＡが出力され、フリップフロップ１９６の出
力Ｑからセンスアンプ活性化信号ＳＥが出力される。次
にこの図１８（Ａ）に示すセンスアンプ活性化信号発生
部の動作をその動作波形図である図１８（Ｂ）を参照し
て説明する。

【０１４５】アドレス信号が変化すると、ＡＴＤ回路１
９０からのアドレス変化検出信号が活性状態とされる。
これに応答して、ワンショットパルス発生回路１９２か
らのセンスノードイコライズ指示信号ＥＱＳＡが所定期
間Ｈレベルとされ、センスアンプのセンスノードがイコ
ライズされる。次いでこの反転遅延回路１９４の有する
遅延時間Ｔ６が経過すると、反転遅延回路１９４の出力
信号がＨレベルに立上がり、フリップフロップ１９６が
セットされ、センスアンプ活性化信号ＳＥが活性状態の
Ｈレベルとされ、センスアンプが動作する。これによ
り、ビット線対上に読出されたビット線電位が検知増幅
されかつラッチされる。次のアドレス信号が与えられる
と、再びＡＴＤ回路１９０からのアドレス変化検出信号
が活性状態とされ、再びワンショットパルス発生回路１
９２からワンショットのパルス形態でセンスノードイコ
ライズ指示信号ＥＱＳＡが出力される。このワンショッ
トパルス発生回路１９２からのセンスノードイコライズ
指示信号ＥＱＳＡの立上がりに応答して、セット／リセ
ットフリップフロップ１９６がリセットされ、選択ワー
ド線の非選択状態への駆動の後センスアンプ活性化信号
ＳＥが非活性状態とされ、センスアンプは増幅およびラ
ッチ動作を停止する。

【０１４６】この図１８（Ａ）に示す構成を利用する場
合において、ビット線対とセンスアンプの間に転送ゲー
トが設けられている場合には、転送ゲートは、センスノ
ードイコライズ指示信号ＥＱＳＡの活性化から、センス
アンプ活性化信号ＳＥの活性化までの期間およびリスト
ア期間導通状態とされればよい。この図１８（Ａ）に示
す構成では、センスアンプは比較的速いタイミングで活
性状態とされる。したがって、内部でプリアンプを用い
なくても、このセンスアンプの駆動力により、内部デー
タバスを十分読出データに応じた電位レベルへ駆動する
ことができる。したがって、カレントミラー型センスア
ンプを用いることなくインバータ回路のようなバッファ
回路を用いて、データ入出力を行なうＤＱバッファへ読
出データを転送する構成が用いられてもよい。また、デ
ータ書込時においては、ライトドライバが用いられて、
ライトイネーブル信号／ＷＥに従って書込データがセン
スアンプへ転送されて選択されたセンスのラッチ情報が
この書込データに応じた状態に設定される。これらの構
成は、先の実施の形態１および実施の形態２において説
明した構成を利用することができる。したがってデータ
書込時およびデータ読出時いずれにおいても、同じタイ
ミングでセンスアンプおよび転送ゲートの活性／非活性
を行なうように構成されてもよい。また単に、センスア
ンプの活性化タイミングがデータ読出を行なうリードサ
イクルおよびデータ書込を行なうライトサイクルにおい
て同じであり、転送ゲートのみが、データ書込サイクル
においてのリストア動作時のみ再び導通状態とされる構
成が利用されてもよい。これは、ライトイネーブル信号
／ＷＥの立上がりに応答して所定期間転送ゲートを活性
状態とするように構成すればよく、ワンショットパルス
発生回路を用いて容易に実現することができる。

【０１４７】図１９（Ａ）は、センスアンプ活性化信号
発生部のさらに他の構成を示す図である。図１９（Ａ）
において、センスアンプ活性化信号発生部は、ライトイ
ネーブル信号／ＷＥの立上がりに応答して所定の時間幅
を有するワンショットパルス信号を発生するワンショッ
トパルス発生回路（立上がり遅延回路）１９８を含む。
このワンショットパルス発生回路１９８から、センスア
ンプ活性化信号ＳＥが出力される。このワンショットパ
ルス発生回路１９８が出力するセンスアンプ活性化信号
ＳＥはライトイネーブル信号／ＷＥの立下がりに応答し
て活性化され、信号／ＷＥの非活性化に応答して所定時
間経過後非活性状態とされる。これにより、データ書込
時においてのみセンスアンプを活性化することができ
る。図１９（Ｂ）に示すように、書込データ転送指示信
号ＷＤＸはライトイネーブル信号／ＷＥの活性期間活性
状態とされる。転送ゲートがある場合、信号ＭＤＸがリ
ストア時信号／ＷＥの立上がりに応答して活性化され
る。

【０１４８】図２０は、選択ワード線駆動電圧発生部の
構成の一例を示す図である。図２０において、選択ワー
ド線駆動電圧発生部は、常時中間電圧“Ｍ”（＝２・Ｖ
ＴＨ）を生成する中間電圧発生回路２００と、ライトイ
ネーブル信号／ＷＥの立上がりに応答してセットされか
つアドレス変化検出信号ＡＴＤの立上がりに応答してリ
セットされるセット／リセットフリップフロップ２０４
と、このセット／リセットフリップフロップ２０４の出
力Ｑおよび／Ｑからの出力信号に従って中間電圧発生回
路２００からの中間電圧２・ＶＴＨおよび電源電圧ＶＣ
Ｃの一方を選択する選択回路２０２とを含む。この選択
回路２０２の出力電圧は、ワード線それぞれに対応して
設けられるロウデコード回路４ａへ与えられる。ロウデ
コード回路４ａは、この選択回路２０２から与えられる
電圧を選択ワード線上に伝達する。

【０１４９】中間電圧発生回路２００は、電源ノードＶ
ＣＣと出力ノード２０１の間に接続される高抵抗の抵抗
素子２００ａと、出力ノード２０１と接地ノードの間に
互いに直列に接続される２個のダイオード接続されたｎ
チャネルＭＯＳトランジスタ２００ｂおよび２００ｃを
含む。この中間電圧発生回路２００の構成において、高
抵抗抵抗素子２００ａの抵抗値は、ＭＯＳトランジスタ
２００ｂおよび２００ｃの有するチャネル抵抗よりも十
分大きいため、これらのｎチャネルＭＯＳトランジスタ
２００ｂおよび２００ｃはダイオードモードで動作し、
それぞれしきい値電圧ＶＴＨの電圧降下を生じさせる。
これにより、中間電圧発生回路２００の出力ノード２０
１には、２・ＶＴＨの電圧が出力される。

【０１５０】セット／リセットフリップフロップ２０４
は、ライトイネーブル信号／ＷＥが立上がり、データ書
込モードからデータ読出モードに移行するときにセット
されて、その出力Ｑからの信号を“Ｈ”とし、アドレス
変化検出信号ＡＤＴの活性状態（Ｈレベルへの立上が
り）ごとにリセットされる。したがって、このセット／
リセットフリップフロップ２０４の出力Ｑからの信号
は、データ書込を行なうライトモードからデータ読出を
行なうリードモードへの移行時においてのみＨレベルと
なる。

【０１５１】選択回路２０２は、このセット／リセット
フリップフロップ２０４の出力Ｑおよび／Ｑの出力信号
に応答して互いに相補的に導通状態とされるＣＭＯＳト
ランスミッションゲート２０２ａおよび２０２ｂを含
む。ＣＭＯＳトランスミッションゲート２０２ａは、セ
ット／リセットフリップフロップ２０４の出力Ｑの信号
が“Ｈ”のときに導通状態とされ、中間電圧発生回路２
００からの中間電圧２・ＶＴＨを選択して、ロウデコー
ド回路４ａへ与える。ＣＭＯＳトランスミッションゲー
ト２０２ｂは、セット／リセットフリップフロップ２０
４の出力Ｑからの信号がＬレベルのときに導通し、電源
電圧ＶＣＣをロウデコード回路４ａへ与える。この選択
回路２０２の出力電圧は、ロウデコーダに含まれるロウ
デコード回路それぞれに共通に与えられる。図２０にお
いては、１つのワード線に対応して設けられるロウデコ
ード回路４ａのみを代表的に示す。

【０１５２】ロウデコード回路４ａは、アドレス信号を
デコードし、アドレス指定されたときにＬレベルの信号
を出力する多入力ＮＡＮＤ型デコード回路４ａａと、こ
のＮＡＮＤ型デコード回路４ａａの出力信号がＬレベル
のときに導通し、選択回路２０２の出力電圧を対応のワ
ード線５上に伝達するｐチャネルＭＯＳトランジスタ４
ａｂと、ＮＡＮＤ型デコード回路４ａａの出力信号がＨ
レベルのときに導通し、対応のワード線５を接地電位レ
ベルへ駆動するｎチャネルＭＯＳトランジスタ４ａｃを
含む。

【０１５３】次に、この図２０に示す中間電圧発生部お
よびワード線駆動部（ロウデコード回路）の動作を図２
１に示す波形図を参照して説明する。

【０１５４】図２１において、チップセレクト信号／Ｃ
ＳはＬレベルに固定されており、このＳＲＡＭは選択状
態におかれている。ライトイネーブル信号／ＷＥはＨレ
ベルにあり、フリップフロップ２０４（図２０参照）は
リセット状態にあり、その出力Ｑからの信号はＬレベル
であり、選択回路２０２においては、ＣＭＯＳトランス
ミッションゲート２０２ａが導通状態にあり、中間電圧
発生回路２００からの中間電圧２・ＶＴＨを選択してロ
ウデコード回路４ａへ与えている。アドレス指定された
ワード線に対応するロウデコード回路においては、ｐチ
ャネルＭＯＳトランジスタ４ａｂが導通状態にあり、こ
の選択回路２０２から与えられた中間電圧を対応のワー
ド線（ＷＬ１）へ伝達する。

【０１５５】アドレス信号が変化して、別のワード線が
指定される場合、ｎチャネルＭＯＳトランジスタ４ａｃ
が導通し、選択ワード線ＷＬ１の電位が接地電位レベル
へ放電される。アドレス変化検出信号ＡＴＤは、ＮＡＮ
Ｄ型デコード回路４ａａを一旦リセットするのに用いら
れてもよく、このロウデコード回路４ａはスタティック
に与えられたアドレス信号をデコードするように構成さ
れてもよい。アドレス変化検出信号ＡＴＤは、このデー
タ書込時におけるワード線の昇圧電圧レベルをリセット
するためのタイミングを与えるために用いられればよ
い。この変化したアドレス信号に従って、アドレス変化
検出信号ＡＴＤが所定期間活性状態のＨレベルとされ、
フリップフロップ２０４は再度リセットされ、その出力
Ｑからの信号電位は“Ｌ”レベルを保持する。このよう
に、選択回路２０２からは持続的に中間電圧“Ｍ”（＝
２・ＶＴＨ）が出力される。この変化したアドレス信号
に従って再度ワード線選択動作が行なわれ、対応のロウ
デコード回路４ａにより、選択ワード線（ＷＬ２）の電
位が中間電位レベルに上昇する。ライトイネーブル信号
／ＷＥがこのメモリサイクルにおいて、“Ｈ”から
“Ｌ”レベルに低下する。これにより、内部でデータ書
込が行なわれてセンスアンプにまで伝達される。この書
込データがセンスアンプでラッチされるか、または単に
センスアンプへ転送されるかは、この内部データ書込部
およびセンスアンプの構成により異なる（この構成につ
いては後に説明する）。

【０１５６】ライトイネーブル信号／ＷＥが“Ｈ”に立
上がると、フリップフロップ２０４がセットされ、その
出力Ｑの信号が“Ｈ”に立上がり、選択回路２０２のＣ
ＭＯＳトランスミッションゲート２０２ｂが導通状態と
され、電源電圧ＶＣＣがロウデコード回路４ａへ与えら
れる。これにより、選択ワード線ＷＬ２の電位が電源電
圧ＶＣＣレベルまで上昇する。アドレス信号が変化し、
アドレス変化検出信号ＡＴＤが活性状態とされると、フ
リップフロップ２０４がリセットされその出力Ｑからの
信号がＬレベルとされる。選択ワード線電位は、ロウデ
コード回路４ａがスタティックにデコード動作を行なっ
ている場合には、変化したアドレス信号に従ってその電
位が接地電位レベルへ駆動される（アドレス変化検出信
号ＡＴＤと非同期的にワード線の選択動作が行なわれる
場合）。

【０１５７】次のサイクルにおいて、再び別のアドレス
信号に従ってワード線選択動作が行なわれ、選択ワード
線ＷＬ３の電位が中間電圧２・ＶＴＨレベルにまで駆動
される。

【０１５８】上述のように、選択回路２０２を用いて、
ライトイネーブル信号／ＷＥの活性状態から非活性状態
への移行時に、すなわちデータ書込モードからデータ読
出モードへの移行時にワード線電位を昇圧することによ
り、選択ワード線に接続されるメモリセルへデータを書
込むことができる。このとき、センスアンプには、メモ
リセルから読出されたデータがラッチされているため、
ワード線昇圧により破壊されたメモリセルの記憶データ
に対するリストア動作が行なわれる。

【０１５９】図２２（Ａ）は、書込データ転送指示信号
ＷＤＸを発生する部分の構成を示す図である。図２２
（Ａ）において、書込データ転送指示信号発生部は、チ
ップセレクト信号／ＣＳとライトイネーブル信号／ＷＥ
を受けるＮＯＲ回路２１０と、ＮＯＲ回路２１０の出力
信号に立上がりに応答してセットされかつセンスアンプ
活性化信号／ＳＥの立上がりに応答してリセットされる
セット／リセットフリップフロップ２１２とを含む。フ
リップフロップ２１２の出力Ｑから書込データ転送指示
信号ＷＤＸが出力される。次にこの図２２（Ａ）に示す
書込データ転送指示信号の動作をその動作波形図である
図２２（ＡＢ）を参照して説明する。

【０１６０】図２２（Ｂ）においては、チップセレクト
信号／ＣＳがＬレベルの活性状態にされた場合のデータ
書込および読出時の動作波形が示される。

【０１６１】データ読出時においては、ライトイネーブ
ル信号／ＷＥはＨレベルにあり、ＮＯＲ回路２１０から
は、Ｌレベルの信号が出力され、フリップフロップ２１
２は、リセット状態を維持する。センスアンプ活性化信
号ＳＥが所定のタイミング（図１８または図１９参照）
で活性状態とされ、フリップフロップ２１２は、確実に
リセット状態が維持される。ビット線対とセンスアンプ
とを結合する転送ゲートが設けられている場合には、接
続制御信号ＭＤＸが選択メモリセルのデータの読出時お
よびリストア動作時に所定期間活性状態とされる。リス
トア動作時において、この転送指示信号ＭＤＸは、セン
スアンプ活性化信号ＳＥの非活性化に応答して非活性状
態とされる。データ読出時においては、与えられたアド
レス信号に従って選択メモリセルのデータの読出動作が
行なわれ、次いでセンスアンプ賀所定のタイミングで活
性状態とされる（非活性状態を維持してもよい）。

【０１６２】ライトイネーブル信号／ＷＥがＬレベルに
立下がると、ＮＯＲ回路２１０の出力信号がＨレベルと
され、フリップフロップ２１２がセット状態とされ、こ
のフリップフロップ２１２から出力される書込データ転
送指示信号ＷＤＸが活性状態のＨレベルとされる。これ
により、書込データがセンスアンプのセンスノードへ伝
達される。センスアンプ活性化信号ＳＥが活性状態のと
きには、この選択された列に対応して設けられたセンス
アンプの記憶データがこの書込データに応じて変化す
る。

【０１６３】この転送指示信号ＭＤＸがこのときにＨレ
ベルにあれば、書込データは選択列上に伝達される。転
送指示信号ＭＤＸがＬレベルのときには、ただ単にこの
書込データはセンスアンプのセンスノードへ伝達される
だけである。

【０１６４】次いで、ライトイネーブル信号／ＷＥがＨ
レベルとなり、データ書込モードからデータ読出モード
への移行が行なわれる。このライトイネーブル信号／Ｗ
Ｅの立上がり時において、センスアンプ活性化信号ＳＥ
は活性状態のＨレベルであり、また転送指示信号ＭＤＸ
も活性状態のＨレベルとされる。これにより、センスア
ンプの増幅動作が行なわれて、各ビット線対へセンスア
ンプのセンスノードに保持された電位が伝達されてメモ
リセルの記憶データのリストア（書込）が行なわれる。
センスアンプ活性化信号ＳＥがＬレベルの非活性状態と
なると、センスアンプ活性化信号／ＳＥがＨレベルで立
上がり、フリップフロップ２１２がリセットされ、書込
データ転送指示信号ＷＤＸがＬレベルとされる。これに
より、書込動作が完了する。

【０１６５】なお、図２２（Ｂ）において、センスアン
プ活性化信号ＳＥにおいて両矢印で示す区間は、この区
間が実施の形態に応じて、適当なタイミングでセンスア
ンプ活性化信号ＳＥが活性状態とされることを示す。ま
たデータ転送指示信号ＭＤＸは、このセンスアンプ活性
化信号ＳＥの活性化態様に応じてメモリサイクル期間中
Ｈレベルとされるか、またはそれぞれ所定の期間Ｈレベ
ルとされる動作態様を示している。

【０１６６】上述のように、ライトイネーブル信号／Ｗ
Ｅの活性化に従って、書込データ転送指示信号ＷＤＸを
活性状態として、選択列に対応して設けられたセンスア
ンプのセンスノードへ書込データを伝達することによ
り、リストア動作時において、センスアンプのセンスノ
ードへは書込データが伝送されており、確実にデータ書
込時においてメモリセルデータの書込およびリストアを
行なうことができる。

【０１６７】図２３（Ａ）は、データ書込の経路の構成
を概略的に示す図である。図２３（Ａ）に示す構成にお
いては、ＤＱバッファ８と書込データ転送ゲート２１０
の間に、ラッチ２２０が設けられる。このラッチ２２０
は、たとえばインバータラッチで構成される。このラッ
チ２２０は、ＤＱバッファ８に含まれる入力バッファか
らの内部書込データをラッチする。この入力バッファ
は、ライトイネーブル信号／ＷＥに応答して活性化さ
れ、外部からの書込データを受けて内部書込データを生
成してラッチ２２０へ与える。センスアンプ１１３とビ
ット線対６の間に設けられる転送ゲート１６０は、設け
られなくてもよい。次にこの図２３（Ａ）に示すデータ
書込部の動作をその動作波形図である図２３（Ｂ）を参
照して説明する。図２３（Ｂ）においては、センスアン
プが、メモリサイクル開始時所定時間経過後に活性化さ
れる場合、およびライトイネーブル信号／ＷＥがＨレベ
ルとされ、リストア動作が行なわれるときに活性状態と
される場合それぞれの動作波形が併わせて示される。

【０１６８】ライトイネーブル信号／ＷＥがＬレベルの
活性状態とされると、ＤＱバッファ８に含まれる入力バ
ッファが活性化され、外部の書込データから内部書込デ
ータを生成し、これにより、ラッチ２２０のラッチ情報
が、内部書込データに従って変化しかつ確定状態とされ
る。

【０１６９】センスアンプ活性化信号ＳＥは、このライ
トイネーブル信号／ＷＥの活性化前に活性化される（場
合（Ｉ））およびライトイネーブル信号／ＷＥの非活性
化の後活性化される（場合（ＩＩ））場合がある。書込
データ転送指示信号ＷＤＸは、ライトイネーブル信号／
ＷＥに応答して活性化され、転送ゲート１２０が導通状
態とされ、ラッチ２２０のラッチデータがセンスアンプ
１１３のセンスノードへ伝達される。

【０１７０】場合（Ｉ）においては、選択列に対応して
設けられたセンスアンプ１１３のセンスノードがこのラ
ッチ２２０から転送ゲート１２０を介して伝達された書
込データに応じて変化しかつセンスアンプ１１３はこの
与えられた書込データをラッチする。非選択列に対応し
て設けられたセンスアンプは、対応のビット線対から伝
達されたメモリセルのデータを増幅してラッチする。

【０１７１】場合（ＩＩ）の場合においては、センスア
ンプ活性化信号ＳＥはまだ非活性状態であり、選択列に
対応して設けられたセンスアンプのセンスノードは、こ
のラッチ２２０から転送ゲート１２０を介して伝達され
る書込データに応じて変化する。ラッチ２２０の電流供
給力はセンスアンプ１１３の電流駆動力も十分大きくさ
れている。この状態においては、選択列に対応して設け
られたセンスアンプのセンスノードは、ラッチ２２０か
ら伝達される書込データに応じて電源電圧ＶＣＣおよび
接地電位ＧＮＤレベルに変化する。非選択列に対して設
けられたセンスアンプのセンスノードは、依然対応のビ
ット線対から伝達されたメモリセルの情報においた電位
レベルを維持する。

【０１７２】ライトイネーブル信号／ＷＥがＬレベルか
らＨレベルに立上がると、メモリセルデータのリストア
動作が行なわれる。場合（Ｉ）において、このライトイ
ネーブル信号／ＷＥの立上がりに応答してセンスアンプ
活性化信号ＳＥが活性状態とされるが、選択列に対応し
て設けられたセンスアンプのセンスノードは書込データ
の電位レベルを保持し変化しない。一方、非選択列に対
応して設けられたセンスアンプのセンスノードは、この
センスアンプ活性化信号ＳＥに応答して、対応のセンス
アンプにより電源電圧ＶＣＣレベルおよび接地電位ＧＮ
Ｄレベルに駆動される。このリストア動作においては、
転送ゲート１６０が設けられている場合には、転送指示
信号ＭＤＸがＨレベルの活性状態とされ、センスアンプ
のセンスノードの電位が対応のビット線対を介して対応
のメモリセルの記憶ノードへ伝達されてメモリセルデー
タのリストアおよび書込が行なわれる。

【０１７３】上述のように、ＤＱバッファ８と転送ゲー
ト１２０の間にラッチ２２０を設けておくことにより、
センスアンプ活性化信号ＳＥとライトイネーブル信号／
ＷＥの活性化のタイミング関係がいずれであっても、確
実に選択列に対応して設けられたセンスアンプのセンス
ノードへ書込データを転送し、センスアンプにより検知
および増幅させることができる。

【０１７４】なお、転送指示信号ＭＤＸは、アドレス変
化検出信号に従って所定期間Ｌレベルとされ、メモリサ
イクル期間中Ｈレベルを維持するように構成されてもよ
い。

【０１７５】なお上述の説明において、センスアンプ活
性化信号ＳＥは、データ読出を行なうリードサイクルお
よびデータ書込を行なうライトサイクルいずれにおいて
も所定期間活性状態とされている。センスアンプに対す
る制御はリードサイクル時およびライトサイクル時同じ
とすることができ、制御は容易となる。しかしながら、
このセンスアンプ活性化信号ＳＥは、図１９（Ａ）に示
すようにデータ書込を行なうライトサイクル時において
のみ活性状態とされる構成が用いられてもよい。このセ
ンスアンプ活性化信号ＳＥをデータ書込を行なうライト
サイクル時においてのみ活性状態とする構成は、図１９
（Ａ）に示す構成と異なりセンスアンプ活性化信号ＳＥ
をライトイネーブル信号／ＷＥの立上がりに応答して所
定期間Ｈレベルの活性状態とする構成が用いられてもよ
い。この場合、転送ゲート１６０を設けておくことによ
り、ライトイネーブル信号／ＷＥに従って転送された書
込データはセンスノードへのみ転送され、センスノード
電位を変化させる。

【０１７６】［書込データ転送の変更例］図２４（Ａ）
は、書込データ転送指示信号発生部の他の構成を示す図
である。図２４（Ａ）において、書込データ転送指示信
号発生部は、ライトイネーブル信号／ＷＥを所定期間遅
延しかつ反転する反転遅延回路２３０と、反転遅延回路
２３０の出力信号とライトイネーブル信号／ＷＥを受け
るＡＮＤ回路２３２と、ＡＮＤ回路２３２の出力信号と
チップセレクト信号／ＣＳを受けるゲート回路２３４
と、ゲート回路２３４の出力信号の立上がりに応答して
セットされかつセンスアンプ活性化信号／ＳＥの非活性
化に応答してリセットされるセット／リセットフリップ
フロップ２３６を含む。このセット／リセットフリップ
フロップ２３６の出力Ｑから書込データ転送指示信号Ｗ
ＤＸが出力される。ゲート回路２３４は、チップセレク
ト信号／ＣＳがＬレベルのときにイネーブル状態とさ
れ、ＡＮＤ回路２３２の出力信号を通過させる。チップ
セレクト信号／ＣＳがＨレベルのときには、このゲート
回路２３４はＬレベルの信号を出力する。次に、この図
２４（Ａ）に示す書込データ転送指示信号発生部の動作
をその動作波形図である図２４（Ｂ）を参照して説明す
る。図２４（Ｂ）においては、センスアンプ活性化信号
／ＳＥの活性化タイミングは、両矢印において示し、こ
の期間中の任意のタイミングで活性状態とされる。チッ
プセレクト信号／ＣＳはＬレベルにあり、このＳＲＡＭ
は選択状態にある。

【０１７７】アドレス信号が変化しメモリサイクルが始
まると、メモリセルの記憶情報がセンスアンプのセンス
ノードへ伝達される。その後、ライトイネーブル信号／
ＷＥが所定のタイミングで活性状態のＬレベルとされ
る。このライトイネーブル信号／ＷＥの活性化時におい
て、センスアンプ活性化信号ＳＥが活性状態とされてい
てもよく、また遅れたタイミングでセンスアンプ活性化
信号／ＳＥが活性状態とされてもよい。次いで、ライト
イネーブル信号／ＷＥがＬレベルからＨレベルに立上が
ると、ＡＮＤ回路２３２の出力信号がＨレベルとなり、
フリップフロップ２３６がセットされ、書込データ転送
指示信号ＷＤＸがＨレベルとされる。ライトイネーブル
信号／ＷＥの活性化時に生成された内部書込データは図
２３（Ａ）に示すラッチ２２０にラッチされている。こ
の書込データ転送指示信号ＷＤＸの活性状態に応答とし
て、転送ゲート１２０（図２３（Ａ）参照）が導通状態
とされ、ラッチ２２０にラッチされた書込データが選択
列に対応して設けられセンスアンプ１１３のセンスノー
ドへ伝達される。これにより、選択列のメモリセルへ書
込データが伝達され、また残りの非選択列に対応して設
けられたメモリセルは、センスアンプによりラッチされ
たもとの記憶情報が再書込される。センスアンプ活性化
信号／ＳＥが非活性状態のＨレベルとされると、フリッ
プフロップ２３６がリセットされ、書込データ転送指示
信号ＷＤＸがＬレベルの非活性状態とされ、図２３
（Ａ）に示す転送ゲート１２０が非動作状態される。ワ
ード線の非選択化の後センスアンプ１１３が非活性状態
とされ、ビット線対がすべて所定のプリチャージ状態に
プリチャージされる。

【０１７８】このライトイネーブル信号／ＷＥの立上が
り時に応答し行なわれるリストア動作時においてのみ書
込データ転送指示信号ＷＤＸを活性状態としてもＤＱバ
ッファ８と転送ゲート１２０の間にラッチ２２０を設け
ておくことにより、確実に選択列に対応して設けられた
センスアンプのセンスノードの記憶データをこの書込デ
ータに応じて変化させることができ、選択メモリセルの
データを書込データに応じて変化させることができる。

【０１７９】以上のように、この発明の実施の形態３に
従えば、データ書込時においてのみ、選択ワード線電位
を中間電位から電源電圧レベルに昇圧し、データ読出時
においては、選択ワード線の電位を中間電位レベルに保
持しているため、確実に、メモリセルの記憶情報の破壊
を伴うことなくデータの読出を行なうことができ、かつ
選択メモリセルへの書込データの書込を正確に行なうこ
とができる。

【０１８０】［実施の形態４］図２５は、この発明の実
施の形態４に従うＳＲＡＭの要部の構成を概略的に示す
図である。図２５において、この発明の実施の形態４に
従うＳＲＡＭは、各々が行および列のマトリクス状に配
列される複数のメモリセルを有するメモリブロック２５
０ａ…２５０ｂと、これらはメモリブロック２５０ａ…
２５０ｂ上にわたって配設されかつメモリブロック２５
０ａ…２５０ｂの各行に対応して配置される複数のグロ
ーバルワード線ＧＷａ…ＧＷｂと、与えられたロウアド
レス信号をデコードし、グローバルワード線ＧＷａ…Ｇ
Ｗｂの１つを選択状態へ駆動するグローバルロウデコー
ダ２５５と、与えられたブロックアドレス信号をデコー
ドしメモリブロック２５０ａ…２５０ｂの１つを指定す
るブロック選択信号ＢＳを生成するブロックデコーダ２
６５と、メモリブロック２５０ａ…２５０ｂそれぞれに
対応して設けられ、ブロックデコーダ２６５からのブロ
ック選択信号に応答して活性化され、グローバルロウデ
コーダ２５５からグローバルワード線ＧＷａ…ＧＷｂ上
に伝達された信号電位に従って対応のメモリブロックの
行を選択状態へ駆動するローカルロウデコーダ２６０ａ
…２６０ｂを含む。

【０１８１】メモリブロック２５０ａ…２５０ｂの各々
は、メモリセルの行それぞれに対応して配置される複数
のローカルワード線ＬＷＬ、およびメモリセルの各列に
対応して配置されるローカルビット線対ＬＢＰを含む。
ローカルワード線ＬＷＬとローカルビット線対ＬＢＰの
交差部に対応してメモリセルＭＣが配置される。ローカ
ルロウデコーダ２６０ａ…２６０ｂの各々は、ブロック
デコーダ２６５からのブロック選択信号ＢＳにより選択
状態とされたとき、対応のメモリブロックのローカルワ
ード線ＬＷＬ上に対応のグローバルワード線ＧＷａ…Ｇ
Ｗｂの信号を伝達する。メモリブロック２５０ａ…２５
０ｂそれぞれにローカルワード線ＬＷＬを配置し、これ
らのメモリブロック２５０ａ…２５０ｂに共通にグロー
バルワード線ＧＷａ…ＧＷｂを配設することにより、グ
ローバルワード線ＧＷａ…ＧＷｂにはメモリセルは接続
されないため、これらのグローバルワード線ＧＷａ…Ｇ
Ｗｂの負荷を小さくすることができ、高速でグローバル
ロウデコーダ２５５からの行選択信号を複数のメモリブ
ロック２５０ａ…２５０ｂに高速で伝達することができ
る。

【０１８２】ローカルロウデコーダ２６０ａ…２６０ｂ
の各々は、選択時、対応のメモリブロックのローカルワ
ード線を選択状態へ駆動することが要求されるだけであ
る。メモリブロックを分割することにより、これらのロ
ーカルワード線ＬＷＬに接続されるメモリセルの数を小
さくすることができ、応じてローカルワード線ＬＷＬの
負荷を軽減することができ、選択メモリブロックにおい
て高速で選択ローカルワード線を選択状態へ駆動するこ
とができ、高速アクセスが可能となる。

【０１８３】ＳＲＡＭは、さらに、このグローバルワー
ド線ＧＷａ…ＧＷｂと平行に行方向に沿ってこれら複数
のメモリブロック２５０ａ…２５０ｂに共通に配設され
るグローバルビット線対ＧＢａ…ＧＢｂと、グローバル
ビット線対ＧＢａ…ＧＢｂにそれぞれ設けられるセンス
アンプ回路３００ａ…３００ｂを含む。これらのグロー
バルビット線対ＧＢａ…ＧＢｂは、メモリブロック２５
０ａ…２５０ｂのそれぞれの列に対応して配置されるビ
ット線対にブロック選択ゲート（これについては後に説
明する）を介して接続される。したがってこのグローバ
ルビット線対ＧＢａ…ＧＢｂは、メモリブロック２５０
ａ…２５０ｂそれぞれの各列に共通にかつ各列に対応し
て配設される。

【０１８４】このグローバルビット線対を行方向、すな
わち列方向に延在するローカルビット線対ＬＢＰと直交
する方向に配設する構成は、「Ｔ型ビット線アレイ構
成」と呼ばれる。このＴ型ビット線アレイ構成は、特開
平４−２２８１８８号公報（米国特許５２８０４４１対
応）、通信学会研究会（ＣＡＳ９１−５８、ＳＤＭ９１
−６３、ＩＣＤ９１−６７）、シオミ等の“A 5.8ns 25
6K BiCMOS TTL SRAM with T-Shaped Bit Line Architec
ture”, IEEE Journal of Solid-State Circuits, vol.
sc-28, Dec 1993, pp.1362-1369に示されている。

【０１８５】本実施の形態４は、このＴ型ビット線アレ
イ構成を十分に利用してアレイ占有面積を低減する。す
なわち、これらのグローバルビット線対ＧＢａ…ＧＢｂ
にセンスアンプ回路３００ａ…３００ｂをそれぞれ設け
ることにより、メモリブロック２５０ａ…２５０ｂそれ
ぞれにセンスアンプ回路を設ける必要がなく、センスア
ンプ回路の占有面積を低減することができる。センスア
ンプ回路３００ａ…３００ｂの各々は、リード／ライト
データバス３３を介してＤＱバッファ８に接続される。

【０１８６】図２６は、ローカルロウデコーダに含まれ
る単位デコード回路の構成の一例を示す図である。図２
６において、ローカルロウデコーダ２６０（２６０ａ…
２６０ｂ）は、ローカルワード線ＬＷＬに対応して設け
られ、ブロック選択信号ＢＳとグローバルワード線上の
信号ＧＷを受けるＡＮＤ型デコード回路２６０ａａを含
む。このＡＮＤ型デコード回路２６０ａａは、ブロック
選択信号ＢＳおよびグローバルワード線上の信号電位Ｇ
ＷがともにＨレベルとなったときに対応のローカルワー
ド線ＬＷＬを選択状態のＨレベルへ駆動する。実施の形
態３におけるように、中間電圧を選択ワード線へ伝達す
る場合には、このＡＮＤ型デコード回路２６０ａａの出
力部にドライブ回路が設けられ、このドライブ回路の電
源ノードへ中間電圧／電源電圧が選択的に印加される。

【０１８７】図２７は、図２５に示すメモリブロック２
５０ａ…２５０ｂの構成をより具体的に示す図である。
図２７においては、１つのメモリブロック２５０ｉを代
表的に示す。図２７において、メモリブロック２５０ｉ
は、行列状に配置される複数のメモリセル（ＭＣ）１ａ
…１ｂと、メモリセルの各行に対応して配置される複数
のローカルワード線ＬＷＬと、ブロック選択信号ＢＳｉ
に応答して活性化され、図示しないグローバルワード線
上に伝達された信号電位を対応のローカルワード線上に
伝達するローカルロウデコーダ２６０を含む。図２７に
おいて、１つのローカルワード線ＬＷＬｋと、このロー
カルワード線ＬＷＬｋに接続される１行のメモリセル
（ＭＣ）１ａ…１ｂを代表的に示す。

【０１８８】このメモリブロック２５０ｉは、さらに、
メモリセルの各列に対応して配置されるローカルビット
線対ＬＢＰａ…ＬＢＰｂと、ローカルビット線対ＬＢＰ
ａ…ＬＢＰｂの両端に配置されるイコライズトランジス
タ３ａａ，３ａｂ…３ｂａ，３ｂｂおよびビット線負荷
回路２ａａ，２ａｂ…２ｂｂ，２ｂａを含む。ビット線
対ＬＢＰａに対しては、一方側にｐチャネルＭＯＳトラ
ンジスタで構成されるイコライズトランジスタ３ａａ
と、ビット線負荷回路２２ａａが設けられ、このビット
線対ＬＢＰａの他方端には、イコライズトランジスタ３
ａｂおよびビット線負荷回路２ａｂが設けられる。ビッ
ト線対ＬＢＰｂに対しては、一方端にイコライズトラン
ジスタ３ｂａおよびビット線負荷回路２ｂｂが設けら
れ、他方端にはイコライズトランジスタ３ｂｂおよびビ
ット線負荷回路２ｂａが設けられる。イコライズトラン
ジスタ３ａａ，３ａｂ…３ｂａ，３ｂｂの制御電極（ゲ
ート）には、遅延回路３１５を介してブロック選択信号
ＢＳｉが与えられる。ビット線負荷回路２ａａ，２ａｂ
…２ｂｂ，２ｂａの各々は、ｎチャネルＭＯＳトランジ
スタ２ｘ，２ｙを含む。これらのＭＯＳトランジスタ２
ｘ，２ｙの制御電極へは、遅延回路３１５の出力信号を
受けるインバータ回路３１７を介してブロック選択信号
／ＢＳｉが与えられる。

【０１８９】ローカルビット線対ＬＢＰａ…ＬＢＰｂそ
れぞれに対応して、グローバルビット線ＧＢＰと平行に
メモリブロック２５０ｉ内においてのみ延在するサブビ
ット線対ＳＢＰａ…ＳＢＰｂと、遅延回路３１５および
インバータ回路３１７からのブロック選択信号に応答し
てサブビット線対ＳＢＰａ…ＳＢＰｂをグローバルビッ
ト線ＧＢａ…ＧＢｂに接続するブロック選択ゲート３１
０ａ…３１０ｂが設けられる。ブロック選択ゲート３１
０ａ…３１０ｂの各々は、サブビット線対のサブビット
線ＳＢｘおよびＳＢｙとグローバルビット線対ＧＢのグ
ローバルビット線ＧＢｘおよびＧＢｙの間に設けられる
ＣＭＯＳトランスミッションゲートを備える。ＣＭＯＳ
トランスミッションゲートを用いることにより、ＭＯＳ
トランジスタのしきい値電圧の損失を伴うことなく信号
電位を伝達することができる。

【０１９０】メモリブロック２５０ｉが選択状態とされ
たとき、ブロック選択信号ＢＳｉはＨレベルとされる。
遅延回路３１５の有する遅延時間が経過すると、イコラ
イズトランジスタ３ａａ…３ｂｂおよびビット線負荷回
路２ａａ…２ｂａが非活性状態とされる。選択された行
に対するローカルワード線ＬＷＬｋへは、グローバルロ
ウデコーダ、およびグローバルワード線およびローカル
ロウデコーダを介してワード線選択信号が伝達される。
この時間的な遅れを遅延回路３１５により補償する。選
択されたローカルワード線ＬＷＬｋが選択状態へ駆動さ
れる直前または直後まで、ビット線対ＬＢＰａ…ＬＢＰ
ｂを所定電位レベルにプリチャージしかつイコライズし
ておくことにより、ビット線対のフローティング状態に
される期間を最小とし、ノイズの影響を受けることなく
確実にメモリセルの記憶情報に応じた電位差を各ビット
線対に生じさせる。選択メモリブロックにおいてのみビ
ット線負荷回路２ａａ…２ｂａを非活性状態とし、かつ
イコライズトランジスタ３ａａ…３ｂｂを非活性状態と
しているのは、選択メモリブロックにおいてのみ、ビッ
ト線対に電流が流れ、ビット線電位振幅を大きくして、
グローバルビット線の電位振幅を十分な大きさとすると
ともに、消費電流の低減を図る。

【０１９１】ローカルビット線対ＬＢＰａ…ＬＢＰｂの
両端にイコライズトランジスタおよびビット線負荷回路
を設けているのは以下の理由による。

【０１９２】ローカルビット線対ＬＢＰａ…ＬＢＰｂ
は、ブロック選択ゲート３１０ａ…３１０ｂおよびサブ
ビット線対ＳＢＰａ…ＳＢＰｂを介してグローバルビッ
ト線対ＧＢａさりＧＢｂに接続される。サブビット線対
はローカルワード線と平行な方向に配設されており、し
たがってサブビット線対ＳＢＰａ…ＳＢＰｂ（グローバ
ルビット線対ＧＢａ…ＧＢｂ）がローカルビット線対Ｌ
ＢＰａ…ＬＢＰｂに接続される位置は列延在方向（ロー
カルビット線対の延在方向）に沿ってずれている。メモ
リセル選択時、選択されたメモリセルは１行に配置され
る。選択メモリセルとグローバルビット線対ＧＢａ…Ｇ
Ｂｂの間の距離がそれぞれ異なれば、これらのグローバ
ルビット線対ＧＢａ…ＧＢｂにおける電位差が仮に同じ
であっても、各ローカルビット線対ＬＢＰａ…ＬＢＰｂ
における電位分布が異なる（ローカルビット線対の配線
抵抗による）。したがって読出動作完了時またはデータ
書込完了時において、これらの電位分布の異なるローカ
ルビット線対電位を所定電位へ高速でプリチャージする
ために、各ローカルビット線対ＬＢＰａ…ＬＢＰｂの両
端にイコライズトランジスタおよびビット線負荷回路を
設ける。すなわち、たとえローカルビット線対ＬＢＰａ
…ＬＢＰｂにおいて電位分布がそれぞれ異なっている場
合においても、両端からプリチャージ電流を供給しかつ
イコライズすることにより、ローカルビット線対の電位
分布にかかわりなく、高速でこれらのローカルビット線
対ＬＢＰａ…ＬＢＰｂの電位を同じタイミングでもとの
中間電位レベルへプリチャージしかつイコライズするこ
とができる。

【０１９３】図２８は、図２５に示すセンスアンプ回路
３００ａ…３００ｂの構成を具体的に示す図である。こ
の図２８においては、１つのグローバルビット線対に対
して設けられるセンスアンプ回路３００を代表的に示
す。この図２８に示すセンスアンプ回路３００は、先の
実施の形態１において図３を参照して示したセンス回路
と同様の構成を備える。対応する部分には同一の参照番
号を付し、その詳細説明は省略する。この図２８に示す
センスアンプ回路３００においては、転送ゲート１６０
とグローバルビット線ＧＢｘおよびＧＢｙの間に、グロ
ーバルビット線ＧＢｘおよびＧＢｙを所定の電位ＶＧＬ
にプリチャージしかつイコライズするためのグローバル
ビット線プリチャージ／イコライズ回路３３０が設けら
れる。このグローバルビット線プリチャージ／イコライ
ズ回路３３０は、プリチャージ指示信号ＰＣに応答して
導通し、グローバルビット線ＧＢｘおよびＧＢｙに所定
の電位ＶＧＬを伝達するｎチャネルＭＯＳトランジスタ
ＮＱ５およびＮＱ６と、イコライズ指示信号／ＥＱＧに
応答して導通し、グローバルビット線ＧＢｘおよびＧＢ
ｙを電気的に短絡するｐチャネルＭＯＳトランジスタＰ
Ｑ７を含む。このグローバルビット線ＧＢｘおよびＧＢ
ｙがプリチャージされる所定電位ＶＧＬは、ローカルビ
ット線６をプリチャージする電位ＶＢＬ（またはＶＢＬ
ａ）と同じであってもよく、またそれよりも高い電圧レ
ベルであってもよい。このメモリセルデータ読出時グロ
ーバルビット線ＧＢｘおよびＧＢｙを介してセンスノー
ドＳＮ１およびＳＮ２に伝達される電位レベルがセンス
アンプ１１３のセンス感度のよい電圧領域となるように
このグローバルビット線プリチャージ電圧ＶＧＬの電位
レベルが設定されればよい。

【０１９４】データ読出を行なうためのリードデータバ
ス線／ＲＤおよびＲＤに対しては、列選択ゲート１１４
を介して伝達されるセンスアンプ１１３の増幅情報をさ
らに増幅するためのインバータ回路３３５ａおよび３３
５ｂが設けられる。この構成においては、センスアンプ
１１３が増幅動作を行なった後に、列選択ゲート１１４
およびインバータ回路３３５ａおよび３３５ｂならびに
ＤＱバッファを介して有効データが出力される。次に、
この図２８に示すセンスアンプ回路３００の動作をその
動作波形図である図２９を参照して説明する。

【０１９５】アドレス信号が変化すると、このアドレス
信号に従ってブロックデコーダ２６５（図２５）が動作
し、選択メモリブロックに対するブロック選択信号ＢＳ
がＨレベルの活性状態とされる。これにより、選択メモ
リブロックにおいて、ローカルビット線対ＬＢＰのプリ
チャージ／イコライズ動作が停止する。このブロック選
択信号ＢＳに従ってローカルロウデコーダが活性状態と
され、グローバルロウデコーダからグローバルワード線
を介して与えられたワード線選択信号が対応のローカル
ワード線ＬＷＬ上に伝達される。このアドレス信号が変
化して、ブロック選択信号ＢＳが立上がってから、ロー
カルワード線ＬＷＬが立上がるまでの時間は、図２７に
示す遅延回路３１５の遅延時間に相当する。この間に、
ブロック選択信号ＢＳに従って、プリチャージ指示信号
ＰＳがＬレベルの非活性状態とされ、かつグローバルビ
ット線イコライズ信号／ＥＱＧがＨレベルの非活性状態
とされる。同様に、センスノードイコライズ信号ＥＱＳ
ＡがＬレベルの非活性状態とされ、センスノードＳＮ１
およびＳＮ２のイコライズ動作が完了する。また、アド
レス信号（または内部チップセレクト信号）の変化に従
って、所定期間転送指示信号ＭＤＸがＨレベルの活性状
態とされ、転送ゲート１６０が導通状態とされる。

【０１９６】ローカルワード線ＬＷＬが選択状態とさ
れ、また、対応のビット線対にメモリセルの記憶情報に
応じた電位変化が生じ、この電位変化がサブビット線対
ＳＢＰａ…ＳＢＰｂを介してブロック選択ゲート３１０
ａ…３１０ｂを介してグローバルビット線対ＧＢ上に伝
達される。ブロック選択ゲート３１０ａ…３１０ｂは、
ブロック選択信号ＢＳの遅延信号に従って導通状態とさ
れている。

【０１９７】次いで、転送指示信号ＭＤＸが非活性状態
のＬレベルとされて、転送ゲート１６０が非導通状態と
され、センスアンプ１１３とグローバルビット線対ＧＢ
ｘおよびＧＢｙとが分離される。次に所定のタイミング
でセンスアンプ活性化信号ＳＥがこの転送指示信号ＭＤ
Ｘの立下がりに従って活性状態とされ、センスアンプ１
１３が動作し、センスノードＳＮ１およびＳＮ２の電位
を相補的に増幅し、かつラッチする。転送指示信号ＭＤ
ＸをＬレベルとして、転送ゲート１６０の非導通状態下
でセンスアンプ１１３を活性状態とすることにより、メ
モリブロック２５０ａ…２５０ｂにわって延在するグロ
ーバルビット線ＧＢｘおよびＧＢｙの負荷の影響を受け
ることなく、センスアンプ１１３は高速でセンス動作を
行なうことができる。

【０１９８】データ読出時において、このセンスアンプ
の活性化後、列選択信号ＹＳＥＬに従って選択列に対応
するセンスアンプ１１３をインバータ回路３３５ａおよ
び３３５ｂに接続する（内部データバスの負荷のセンス
動作への影響をなくすため）。これにより、センスアン
プ１１３により増幅されたデータがインバータ回路３３
５ａおよび３３５ｂによりさらに反転かつ増幅されてＤ
Ｑバッファ８へ伝達されて外部へ読出データが出力され
る。データ書込時において、所定のタイミングで、書込
データ転送指示信号ＷＤＸがライトイネーブル信号／Ｗ
Ｅの活性化に応答して活性状態とされ、書込データがセ
ンスアンプ１１３のセンスノードＳＮ１およびＳＮ２へ
伝達される。データ書込時におけるセンスノードＳＮ１
およびＳＮ２ならびにグローバルビット線対ＧＢの電位
変化を、破線で示す。

【０１９９】センスアンプ１１３のセンス動作が完了
し、センスノードＳＮ１およびＳＮ２の電位レベルが確
定状態とされると、所定のタイミングで転送指示信号Ｍ
ＤＸが再びＨレベルの活性状態とされ、センスノードＳ
Ｎ１およびＳＮ２にラッチされていた記憶情報が転送ゲ
ート１６０を介してグローバルビット線対ＧＢ上に伝達
される。このグローバルビット線対ＧＢは、ブロック選
択ゲート３１０ａ…３１０ｂを介してサブビット線対Ｓ
ＢＰａ…ＳＢＰｂに接続されており、選択メモリブロッ
クの選択行に接続されるメモリセルへの記憶情報の再書
込が行なわれる。

【０２００】アドレス信号が変化すると、この選択メモ
リブロックに対するブロック選択信号ＢＳがＬレベルに
立下がる。このブロック選択信号ＢＳが非活性状態とさ
れると、ローカルロウデコーダが非活性状態とされ、ロ
ーカルワード線ＬＷＬの電位レベルがＬレベルに低下
し、この選択ローカルワード線ＬＷＬに接続されるメモ
リセルが対応のビット線対と分離され、記憶情報が確実
に各メモリセルに保持される。

【０２０１】次いで、このブロック選択信号ＢＳの非活
性化に応答して、プリチャージ指示信号ＰＣがＨレベ
ル、グローバルビット線イコライズ指示信号／ＥＱＧが
Ｌレベルに低下し、グローバルビット線対ＧＢのプリチ
ャージ／イコライズ動作が行なわれる。次いで、または
この動作と並行して、センスアンプ活性化信号ＳＥが非
活性状態とされ、センスアンプ１１３のラッチ動作が停
止され、センスアンプ１１３が非活性状態とされる。こ
れにより、センスノードＳＮ１およびＳＮ２がグローバ
ルビット線ＧＢｘおよびＧＢｙ上の電位レベルと同じ電
位レベルに設定される。このセンスアンプ活性化信号Ｓ
Ｅの非活性化の後、転送指示信号ＭＤＸがＬレベルの非
活性状態とされ、転送ゲート１６０が非導通とされる。

【０２０２】この図２９に示す動作波形において、各メ
モリサイクルの開始時点の設定には、先の実施の形態１
ないし３のいずれの構成が用いられてもよい。この図２
９に示す構成においては、転送指示信号ＭＤＸは、アド
レス信号の変化に応答して所定期間Ｈレベルとされ、次
いで所定期間Ｌレベルとされた後、再びリストア動作時
にＨレベルの活性状態とされている。センスアンプ活性
化信号ＳＥは、この転送指示信号ＭＤＸの立下がりに応
答して所定期間活性状態とされ、次いでイコライズ指示
信号／ＥＱＧの非活性化に応答して非活性状態とされ
る。これらの構成は、先の実施の形態１ないし３の構成
を利用して実現することができる。

【０２０３】さらに、図２８に示す構成において、読出
データバス線／ＲＤおよびＲＤには、インバータ回路３
３５ａおよび３３５ｂを介して読出データが伝達されて
いる。この場合、センスアンプ１１３が動作した後にデ
ータの読出が行なわれている。しかしながら、より速い
タイミングでデータ読出を行なうため、センスアンプ１
１３のセンス動作前に有効データの読出を行なう場合、
インバータ回路３３５ａおよび３３５ｂに代えて、カレ
ントミラー型プリアンプを用いてもよい。また、書込デ
ータ転送ゲート１２０は、前段にライトドライバが設け
られていてもよく、また前段に先の実施の形態３におけ
るようなラッチが設けられていてもよい。

【０２０４】図３０は、メモリサイクルを規定するイコ
ライズ指示信号およびプリチャージ指示信号を発生する
部分のさらに他の構成を示す図である。この図３０に示
す構成においては、ブロック選択信号ＢＳａ…ＢＳｂを
受ける遅延回路３６０と、遅延回路３６０から出力され
る遅延ブロック選択信号を受けるＮＯＲ回路３６２と、
ＮＯＲ回路３６２の出力信号を反転するインバータ回路
３６４が設けられる。遅延回路３６０は、先の図２７に
示す遅延回路３１５と同程度の遅延時間を有する。ＮＯ
Ｒ回路３６２から、グローバルビット線プリチャージ指
示信号ＰＣおよびセンスノードイコライズ指示信号ＥＱ
ＳＡが出力され、インバータ回路３６４から、グローバ
ルビット線イコライズ指示信号／ＥＱＧが出力される。
ＮＯＲ回路３６２は、遅延回路３６０からの遅延ブロッ
ク選択信号の１つがＨレベルの選択状態とされると、信
号ＰＣおよびＥＱＳＡをＬレベルの非活性状態とし、ま
たイコライズ指示信号／ＥＱＧをＨレベルの非活性状態
とする。ブロック選択信号ＢＳａ…ＢＳｂをメモリサイ
クル指定信号として利用することにより、確実に所定の
タイミングで信号ＰＣ、ＥＱＳＡおよび／ＥＱＧを活性
／非活性を制御することができる。なおこの図３０に示
す構成の場合、ブロック選択信号ＢＳａ…ＢＳｂのうち
の１つが非選択状態とされ、次いで別のブロック選択信
号が選択状態へ駆動されるまでの間には、グローバルビ
ット線対をプリチャージ／イコライズする期間が必要と
される。このグローバルビット線のプリチャージ／イコ
ライズ期間を確実に確保するために、ＮＯＲ回路３６０
の出力部に、立上がり遅延回路が設けられてもよい。

【０２０５】なお、図２９に示す波形図においては、選
択ローカルワード線ＬＷＬの電位は、実施の形態１と同
様、電源電圧レベルにまで上昇されており、メモリセル
の記憶データが破壊的に読出されている。しかしなが
ら、実施の形態３のように、データ読出時には、この選
択ローカルワード線ＬＷＬの電位は中間電位レベルに保
持され、データ書込時においては、リストア動作時にお
いてこの選択ローカルワード線ＬＷＬの電位を電源電圧
レベルにまで昇圧する構成が用いられてもよい。実施の
形態３におけるロウデコード回路をローカルロウデコー
ド回路に適用すればよい。以上のように、この発明の実
施の形態４に従えば、複数のメモリブロックに共通にか
つ各メモリブロックのメモリセル列（ローカルビット線
対）それぞれに対応してグローバルビット線対を配置
し、これらのグローバルビット線対それぞれに対応して
センスアンプを設け、メモリセルのデータの検知、増
幅、ラッチおよび再書込を行なっているため、セル比が
小さい場合および低電源電圧動作時いずれにおいても、
メモリセルの記憶データの破壊を防止し、安定に動作す
るＳＲＡＭを実現することができる。また、センスアン
プ回路が、複数のメモリブロックに共通に配置されるた
め、個々のメモリブロックにセンスアンプ回路を配置す
る構成に比べてそのセンスアンプ回路の数を１／メモリ
ブロックの数にまで低減することができ、周辺回路占有
面積を大幅に低減することができ、小占有面積のＳＲＡ
Ｍを実現することができる。

【０２０６】

【発明の効果】以上のように、この発明に従えば、各ビ
ット線対にセンスアンプを配置し、メモリセルのデータ
をこのセンスアンプにより検知、増幅およびラッチする
ように構成しているため、セル比の小さなメモリセルお
よび／または低電源電圧を用いても、その記憶情報が破
壊されることがなく、安定に記憶動作を行なうことので
きる低占有面積および／または低電源電圧動作可能なＳ
ＲＡＭを実現することができる。

【０２０７】またメモリセル構造として、負荷素子をド
ライブトランジスタと階層的に配置することにより、Ｃ
ＭＯＳ型メモリセルのように、同一基板上にｐチャネル
ＭＯＳトランジスタおよびｎチャネルＭＯＳトランジス
タを配置する構成と異なり、ラッチアップ等が生じるこ
とがなく、小占有面積で安定に動作させることができ
る。

【０２０８】すなわち、請求項１に係る発明に従えば、
ビット線対それぞれにセンスアンプを配置し、メモリセ
ル選択時このセンスアンプを動作させてセンスアンプの
ラッチ情報に従って各メモリセルへのリストア動作を行
なうように構成しているため、メモリセルの記憶情報の
破壊が防止され、小占有面積のメモリセルおよび／また
は低電源電圧動作可能なＳＲＡＭを実現することができ
る。

【０２０９】請求項２に係る発明に従えば、複数のメモ
リブロックに共通に各メモリブロックのビット線対それ
ぞれに対応してグローバルビット線対を配置しこれらの
グローバルビット線対各々にセンスアンプを配置して、
メモリセル選択動作時センスアンプを活性化しているた
めメモリセルの記憶情報の破壊が防止されるとともに、
センスアンプ回路を複数のメモリブロックに共通に設け
ているため、センスアンプ回路の数をメモリブロックそ
れぞれに対応して設ける構成に比べて低減することがで
き、応じて周辺回路占有面積を低減することができる。

【０２１０】請求項３に係る発明に従えば、センスアン
プをメモリセル選択指示信号の遅延信号で活性化してい
るため、複雑な制御を伴うことなくまた余分の制御信号
を用いることなく正確なタイミングでセンスアンプを活
性化することができる。

【０２１１】請求項４に係る発明に従えば、メモリセル
選択指示信号は半導体記憶装置を選択状態におくチップ
選択信号であり、このチップ選択信号の非活性化時にセ
ンスアンプを活性化しているためメモリセルの記憶情報
の再書込を行なうタイミングを正確に設定してメモリセ
ル記憶データの再書込を行なうことができる。

【０２１２】請求項５に係る発明に従えば、データ読出
を行なうリードサイクルにおいては、選択ワード線へ中
間電圧を伝達し、データ書込を行なうライトサイクル時
においては、選択ワード線を中間電圧に保持しかつメモ
リセルの記憶データの書込時においてのみ電源電圧レベ
ルに昇圧しているため、データ読出サイクルにおいて
は、メモリセルの記憶データの破壊を防止され、またデ
ータ書込を行なうサイクルにおいても、この選択ワード
線の電位の昇圧により、確実に書込データを対応のメモ
リセルへ書込みかつ残りのメモリセルに対する記憶情報
の再書込を行なうことができる。また、リードサイクル
およびライトサイクルいずれにおいても、選択ワード線
の電位を最初中間電位レベルとすることにより、データ
書込を示すライトイネーブル信号／ＷＥがメモリサイク
ル開始後において活性状態とされても、アクセス時間の
遅延を伴うことなく確実にデータの書込および再書込を
行なうことができる。また、各メモリサイクルをアドレ
ス信号に従って一定のサイクル期間とすることができ
（ライトイネーブル信号／ＷＥの活性化期間は、通常メ
モリアクセスサイクル期間よりも短く、その期間が不定
であるため）、データ書込時においてリストア動作タイ
ミングにおいてのみ選択ワード線電位を昇圧することに
より、正確なタイミングでのリストアおよびメモリサイ
クルの十分な期間の確保を実現することができる。

【０２１３】請求項６に係る発明に従えば、メモリ選択
指示信号にはアドレス変化検出信号を用いているため、
確実にメモリサイクルの開始を速いタイミングで検出す
ることができ、高速アクセスが可能となる。

【０２１４】請求項７に係る発明に従えば、データ書込
からデータ読出指示への移行時に選択メモリセルへのデ
ータ書込／再書込動作を行なっているため、外部のライ
トイネーブル信号を用いてデータの再書込タイミングを
正確に設定することができ、確実な記憶データのリスト
ア動作を行なうことができる。

【０２１５】請求項８に係る発明に従えば、センスアン
プとビット線対それぞれとの間に転送ゲートを設け、こ
の転送ゲートの非導通状態時にセンスアンプを活性化し
ているため、センスアンプのセンスノードの負荷が軽減
され、高速でセンス動作を行なうことができる。また、
センスアンプのセンスノードとビット線対とを分離した
状態で外部データの書込／読出を行なうことができ、セ
ンスアンプの活性／非活性化にかかわらずデータの外部
書込／読出を行なうことができ、高速アクセスが可能と
なる。

【０２１６】請求項９に係る発明に従えば、メモリセル
選択指示信号の非活性時転送ゲートを再び導通状態とし
ているため、この信号に従って選択メモリセルへのデー
タの書込および再書込を行なうことができ、余分の複雑
なタイミング制御を行なうことなく外部の制御信号を用
いて正確なタイミングでの選択メモリセルへの記憶情報
のリストアを実現することができる。

【０２１７】請求項１０に係る発明に従えば、ライトモ
ードからリードモードへの移行時に転送ゲートを導通状
態としているため、正確なタイミングで選択メモリセル
の記憶データのリストア動作を行なうことができる。

【０２１８】請求項１１に係る発明に従えば、選択ワー
ド線上のデータ読出時における電圧をメモリセルドライ
ブトランジスタのしきい値電圧の２倍としているため、
正確に、メモリセルの記憶情報の破壊を伴うことなくデ
ータの読出を行なうことができる。

【０２１９】請求項１２に係る発明に従えば、メモリセ
ルのドライブトランジスタとアクセストランジスタのサ
イズ比をほぼ１としているため、低占有面積のメモリセ
ルを実現することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示すメモリセルの構成を示す図であ
る。

【図３】 図１に示すセンス回路の構成を示す図であ
る。

【図４】 図１に示す半導体記憶装置の動作を示す波形
図である。

【図５】 図１に示す制御回路の構成を示す図である。

【図６】 図５に示す制御回路の動作を示す信号波形図
である。

【図７】 （Ａ）は図１に示す制御回路のイコライズ指
示信号発生部の構成を概略的に示し、（Ｂ）はその動作
波形を示す図である。

【図８】 （Ａ）はイコライズ指示信号発生部の変更例
の構成を示し、（Ｂ）はその動作波形を示す図である。

【図９】 この発明の実施の形態１における半導体記憶
装置のデータ書込／読出動作を示す波形図である。

【図１０】 （Ａ）は、図１に示す制御回路の第２の変
更例の構成を示し、（Ｂ）は、その動作波形を示す図で
ある。

【図１１】 図１に示すビット線負荷回路の変更例の構
成を示す図である。

【図１２】 この発明の実施の形態２に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１３】 この発明の実施の形態２に従う半導体記憶
装置の動作を示す信号波形図である。

【図１４】 この発明の実施の形態２における内部指示
信号発生部の構成を示す図である。

【図１５】 （Ａ）はこの発明の実施の形態２における
内部制御信号発生部の変更例の構成を示し、（Ｂ）はそ
の信号波形を示す図である。

【図１６】 （Ａ）−（Ｄ）は、この発明の実施の形態
３における半導体記憶装置のメモリセルのアクセス時の
メモリセルの各ノードの印加電圧レベルを示し、（Ｅ）
は、データ書込／読出時の動作波形を示す図である。

【図１７】 この発明の実施の形態３における半導体記
憶装置の動作を示す信号波形図である。

【図１８】 （Ａ）は、この発明の実施の形態３におけ
る内部制御信号発生部の構成を示し、（Ｂ）は、その動
作波形を示す図である。

【図１９】 この発明の実施の形態３におけるセンスア
ンプ活性化信号の発生部の他の構成を示す図である。

【図２０】 この発明の実施の形態３におけるワード線
駆動電圧発生部の構成を示す図である。

【図２１】 図２０に示すワード線駆動電圧発生部の動
作を示す信号波形図である。

【図２２】 （Ａ）は、この発明の実施の形態３におけ
る書込データ転送制御信号発生部の構成を示し、（Ｂ）
は、その動作波形を示す図である。

【図２３】 （Ａ）は、この発明の実施の形態３におけ
る半導体記憶装置のデータ書込部の構成を概略的に示
し、（Ｂ）は、その動作波形を示す図である。

【図２４】 （Ａ）は、この発明の実施の形態３におけ
る書込データ転送指示信号発生部の他の構成を示し、
（Ｂ）は、その動作波形を示す図である。

【図２５】 この発明の実施の形態４に従う半導体記憶
装置の全体の構成を概略的に示す図である。

【図２６】 図２５に示すローカルロウデコーダの単位
デコード回路の構成を示す図である。

【図２７】 図２５に示すメモリブロックの構成を具体
的に示す図である。

【図２８】 図２５に示すセンスアンプ回路の構成を概
略的に示す図である。

【図２９】 図２８に示すセンスアンプ回路の動作を示
す信号波形図である。

【図３０】 この発明の実施の形態４に従う半導体記憶
装置の内部制御信号発生部の他の構成を示す図である。

【図３１】 従来のＳＲＡＭの全体の構成を概略的に示
す図である。

【図３２】 図３１に示す半導体記憶装置の全体の動作
を概略的に示す信号波形図である。

【図３３】 （Ａ）および（Ｂ）は、図３１に示すメモ
リセルの構成を示す図である。

【図３４】 図３３（Ａ）に示すメモリセルの断面構造
を概略的に示す図である。

【図３５】 図３３（Ａ）に示す従来のメモリセルの断
面構造の他の構成を示す図である。

【図３６】 インバータ回路の構成およびその入出力伝
達特性を示す図である。

【図３７】 インバータラッチの構成およびその伝達特
性を示す図である。

【図３８】 メモリセルアクセストランジスタ非導通時
におけるインバータラッチの伝達特性を示す図である。

【図３９】 従来のメモリセルのアクセス時の入出力伝
達特性および問題点を説明するための図である。

【符号の説明】

１，１ａ…１ｄ メモリセル（ＭＣ）、２，２ａ〜２
ｂ，２ａａ，２ａｂ，２ｂａ，２ｂｂ ビット線負荷回
路、３ａ，３ｂ，３ａａ，３ａｂ，３ｂａ，３ｂｂ イ
コライズトランジスタ、４ ロウデコーダ、５，５ａ，
５ｂ ワード線、６，６ａ，６ｂ ビット線対、６ａ，
６ｙ ビット線、７ プリアンプ・ライトドライバブロ
ック、８ ＤＱバッファ、１００ａ，１００ｂ センス
回路、１１０ 制御回路、１１２ センスノードイコラ
イズ回路、１１３ センスアンプ、１１４ 列選択ゲー
ト、１２０ 書込データ転送ゲート、１２０ 書込デー
タ転送回路、１２９ 読出回路、１３２ 内部データバ
ス、１６０ａ，１６０ｂ 転送ゲート、２００ 中間電
圧発生回路、２０２ 選択回路、２０４ フリップフロ
ップ、２０４ａ ロウデコード回路、２２０ ラッチ、
２５０ａ，２５０ｂメモリブロック、２６０ａ，２６０
ｂ ローカルロウデコーダ、２５５ グローバルロウデ
コーダ、２６５ グローバルデコーダ、３００ａ，３０
０ｂ センスアンプ回路、ＳＢＰａ，ＳＢＰｂ サブビ
ット線対、３１０ａ，３１０ｂ ブロック選択ゲート、
ＧＢａ，ＧＢｂ グローバルビット線対、ＧＢｘ，ＧＢ
ｙ グローバルビット線、ＳＢｘ，ＳＢｙ サブビット
線、３３０ イコライズ／プリチャージ回路。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 行方向に配設される複数のワード線、 列方向に配設される複数のビット線対、および前記複数
   のワード線と前記複数のビット線対との交差部に対応し
   て配置され、各々が情報を記憶する複数のメモリセルを
   備え、前記複数のメモリセルの各々は、（ｉ）第１の電
   源ノードと第１および第２の記憶ノードそれぞれとの間
   に結合され、前記第１および第２の記憶ノードを前記第
   １の電源ノード上の電圧レベル上に駆動するための１対
   の負荷素子と、（ｉｉ）前記第１および第２の記憶ノー
   ドと第２の電源ノードとの間に結合され、前記第１およ
   び第２の記憶ノード上の電位を保持するための１対の交
   差結合されたドライブトランジスタ素子と、（ｉｉｉ）
   対応のワード線上の信号電位に応答して前記第１および
   第２の記憶ノードを対応のビット線対のビット線へそれ
   ぞれ電気的に接続する１対のアクセストランジスタ素子
   とを備え、さらに、 前記複数のビット線対各々に対応して設けられ、活性化
   時対応のビット線対の電位差を検知し、増幅し、かつラ
   ッチする複数のセンスアンプ、 メモリセル選択指示信号に応答して、前記複数のセンス
   アンプを活性化するためのセンスアンプ活性化手段、お
   よび与えられたアドレス信号をデコードして前記複数の
   ワード線のうちのアドレス指定された行に対応して配置
   されたワード線を選択状態へ駆動するための行選択手段
   を備える、半導体記憶装置。
2. 【請求項２】 各々が、（ｉ）行方向に配設される複数
   のワード線と、（ｉｉ）列方向に配設される複数のロー
   カルビット線対と、（ｉｉｉ）前記複数のローカルビッ
   ト線対と前記複数のワード線との交差部に対応して配置
   され、各々が情報を記憶する複数のメモリセルとを含む
   複数のメモリブロックを備え、前記複数のメモリセルの
   各々は、（ａ）第１の電源ノードと第１および第２の記
   憶ノードそれぞれとの間に結合され、前記第１および第
   ２の記憶ノードを前記第１の電源ノード上の電圧レベル
   へ駆動するための１対の負荷素子と、（ｂ）前記第１お
   よび第２の記憶ノードと第２の電源ノードとの間に結合
   され、前記第１および第２の記憶ノード上の電位を保持
   するための１対の交差結合されたドライブトランジスタ
   素子と、（ｃ）対応のワード線上の信号電位に応答して
   前記第１および第２の記憶ノードを対応のローカルビッ
   ト線対のローカルビット線へそれぞれ電気的に接続する
   ための１対のアクセストランジスタ素子とを備え、さら
   に、 前記複数のメモリブロックに共通にかつ前記複数のロー
   カルビット線対の各々に対応して設けられ、ブロック選
   択信号に応答して該ブロック選択信号により選択された
   メモリブロックの対応のローカルビット線対と電気的に
   結合される、前記行方向に前記複数のメモリブロック上
   にわたって配設される複数のビット線対、 前記複数のビット線対各々に対して設けられ、活性化時
   対応のビット線対上の電位差を検知し増幅しかつラッチ
   する複数のセンスアンプ、 メモリセル選択指示信号に応答して、前記複数のセンス
   アンプを活性化するためのセンスアンプ活性化手段、お
   よび与えられたアドレス信号をデコードして前記複数の
   ワード線のうちのアドレス指定された行に対応して配置
   されたワード線を選択状態へ駆動するための行選択手段
   を備える、半導体記憶装置。
3. 【請求項３】 前記センスアンプ活性化手段は、前記メ
   モリセル選択指示信号の活性化を所定時間遅延して前記
   複数のセンスアンプを活性化する手段を含む、請求項１
   または２記載の半導体記憶装置。
4. 【請求項４】 前記メモリセル選択指示信号は、前記半
   導体記憶装置を選択状態におくチップ選択信号であり、 前記センスアンプ活性化手段は、前記チップ選択信号の
   非活性化に応答して前記複数のセンスアンプを活性化す
   る手段を含む、請求項１または２記載の半導体記憶装
   置。
5. 【請求項５】 前記行選択手段は、 読出動作指示信号の活性化時前記選択されたワード線上
   へ前記第１の電源ノード上の電圧と前記第２の電源ノー
   ド上の電圧の間の中間電圧を伝達する手段と、 書込動作指示信号の活性化時、前記選択されたワード線
   上へ前記中間電圧を伝達しかつ次いで前記複数のセンス
   アンプの保持データの選択メモリセルへの書込時前記第
   １の電源ノード上の電圧レベルへ前記選択ワード線を駆
   動する手段を含む、請求項１または２記載の半導体記憶
   装置。
6. 【請求項６】 前記メモリセル選択指示信号は、前記与
   えられたアドレス信号の変化を示すアドレス変化検出信
   号である、請求項１または２記載の半導体記憶装置。
7. 【請求項７】 前記駆動手段は、データ書込およびデー
   タ読出の動作モードの一方を指定するリード／ライトモ
   ード指定信号のデータ書込指示からデータ読出指示への
   移行に応答して前記選択ワード線の電位を昇圧する手段
   を含む、請求項５記載の半導体記憶装置。
8. 【請求項８】 前記複数のビット線対各々と対応のセン
   スアンプとの間に設けられ、前記メモリセル選択指示信
   号の活性化に応答して所定期間導通状態とされ、対応の
   ビット線対と対応のセンスアンプとを電気的に接続する
   複数の転送ゲートをさらに備え、 前記センスアンプ活性化手段は、前記所定期間経過に応
   答して前記複数のセンスアンプを活性化する手段を含
   む、請求項１または２記載の半導体記憶装置。
9. 【請求項９】 前記メモリセル選択指示信号の非活性化
   に応答して前記複数の転送ゲートを再び導通状態とする
   手段をさらに含む、請求項８記載の半導体記憶装置。
10. 【請求項１０】 データ書込およびデータ読出の一方の
    動作モードを指定するリード／ライトモード指定信号の
    データ書込指定からデータ読出指定への移行に応答して
    前記複数の転送ゲートを再び導通状態とする手段をさら
    に含む、請求項８記載の半導体記憶装置。
11. 【請求項１１】 前記ドライブトランジスタ素子および
    前記アクセストランジスタ素子の各々はしきい値電圧Ｖ
    ＴＨを有する絶縁ゲート型電界効果トランジスタであ
    り、 前記行選択手段は、少なくともデータ読出動作モード時
    選択ワード線上へ前記しきい値電圧の２倍の電圧２・Ｖ
    ＴＨレベルの電圧を伝達する手段を含む、請求項１また
    は２記載の半導体記憶装置。
12. 【請求項１２】 前記ドライブトランジスタ素子および
    前記アクセストランジスタ素子の各々は伝達係数βを有
    する絶縁ゲート型電界効果トランジスタであり、 前記ドライブトランジスタ素子および前記アクセストラ
    ンジスタ素子の伝達係数βの比は実質的に１である、請
    求項１または２記載の半導体記憶装置。