JP4531150B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4531150B2 JP4531150B2 JP31734198A JP31734198A JP4531150B2 JP 4531150 B2 JP4531150 B2 JP 4531150B2 JP 31734198 A JP31734198 A JP 31734198A JP 31734198 A JP31734198 A JP 31734198A JP 4531150 B2 JP4531150 B2 JP 4531150B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- bit line
- switch means
- transistor
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000009792 diffusion process Methods 0.000 claims description 31
- 239000012535 impurity Substances 0.000 claims description 31
- 230000006870 function Effects 0.000 claims description 6
- 230000008859 change Effects 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims 1
- 241001125929 Trisopterus luscus Species 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 12
- 230000003321 amplification Effects 0.000 description 10
- 238000003199 nucleic acid amplification method Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 101001074628 Homo sapiens Phosphatidylinositol-glycan biosynthesis class W protein Proteins 0.000 description 3
- 102100036253 Phosphatidylinositol-glycan biosynthesis class W protein Human genes 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000009849 deactivation Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は，半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体記憶装置は，データを格納するメモリセルがマトリクス状に配列されて成るメモリセルアレイ部，および，ビット線対に接続され，メモリセルから読み出されたデータを検知，増幅するセンスアンプ部を備えている。かかるＤＲＡＭにおいて，ロウアドレス（行アドレス）信号によって一のワード線が選択され，選択されたワード線に接続されているメモリセルに格納されているデータがビット線対に読み出される。ビット線対に読み出されたデータは，センスアンプ部で検知，増幅された後，カラムスイッチ回路を介してデータバスへ出力されることになる。
【０００３】
【発明が解決しようとする課題】
従来のＤＲＡＭ等の半導体記憶装置には，以下の解決すべき課題があった。
【０００４】
アクセスサイクル毎に，選択されたメモリセルアレイにかかるすべてのビット線対の電位差を最大（この，最大電位差を以下，「アレイ動作電圧」という。）とするため，ビット線対の一方が０Ｖに，他方がアレイ動作電圧ＶＤＤａｒｒａｙに充放電される。ＤＲＡＭの消費電力を低減させるためには，アレイ動作電圧ＶＤＤａｒｒａｙを低く抑えることが望ましいが，確実な読み出し動作のためには，ビット線対に生じる読み出し電位差ΔＶを十分な値とすることが必要があった。以上のように，従来のＤＲＡＭにおいて，読み出し動作の安定化と省電力化を両立させることは困難であった。
【０００５】
上記の課題を解決すべく，センスアンプ部にプリアンプおよびメインアンプを備えたＤＲＡＭが開発されている。このプリアンプは，通常，ゲートに所定の電位がバイアスされることによってビット線対とメインアンプとを飽和領域のオフ状態に近い動作点で導通させるトランジスタ対で構成されており，ビット線対間に生じる読み出し電位差ΔＶを増幅しメインアンプに転送する機能を有するものである。
【０００６】
しかし，プリアンプを備えたＤＲＡＭにおいても解決すべき課題があった。プリアンプを構成するトランジスタ対のゲートに与えるべき電位の許容範囲が数十ｍＶと狭く，安定な動作を得るためには製造品質を高いレベルに維持する必要があり，製造コストに影響がおよぶ場合があった。
【０００７】
また，従来のＤＲＡＭの場合，メインアンプによるビット線対の電位差増幅に先だって行われるプリアンプによるビット線対の電位差増幅，いわゆるプリセンス動作に１００ｎｓ程度の時間が必要とされていた。このため，読み出し動作サイクルが５０ｎｓ以下となっている最近のＤＲＡＭにおいては，１００ｎｓの時間を要するプリセンス動作は意味を失いつつあった。
【０００８】
また，メインアンプによるビット線対の電位差増幅，いわゆるメインセンス動作の開始時，ビット線対において，充電電流に先行して放電電流が生じる場合があり，これに伴うノイズによってＤＲＡＭが誤動作するおそれがあった。
【０００９】
さらに，プリアンプを構成するには，通常，ＰＭＯＳトランジスタとＮＭＯＳトランジスタといった異なるタイプのトランジスタが必要であり，このように異なるタイプのトランジスタをウェハ上にレイアウトする場合，同タイプのトランジスタをレイアウトする場合と比較して，トランジスタのラッチアップを防止するためのスペースが広くなってしまっていた。かかるスペースは，ＤＲＡＭの集積化を阻害する一因となっていた。
【００１０】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，低消費電力が低減され，安定的に動作し，さらに製造が容易で，かつ，高集積化が可能な半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために，複数のワード線と複数のビット線対との交差部に形成されたメモリセルがマトリクス状に配列されて成るメモリセルアレイ部と，ビット線対に接続され，メモリセルからの読み出しデータを検出，増幅するセンス回路部とを備えた半導体記憶装置が提供される。そして，この半導体記憶装置に備えられたセンス回路部は，請求項１に記載のように，ビット線対の電位差を増幅するプリアンプ部と，プリアンプ部によって増幅された電位差をさらに増幅するメインアンプ部とを含み，プリアンプおよびメインアンプは，以下の特徴を備えている。
【００１２】
プリアンプ部は，ビット線対の一方のビット線を電気的に遮断することが可能な第１のスイッチ手段と，ビット線対の他方のビット線を電気的に遮断することが可能な第２のスイッチ手段と，第１のスイッチ手段に直列に接続され，一方のビット線を電気的に遮断することが可能な第３のスイッチ手段と，第２のスイッチ手段に直列に接続され，他方のビット線を電気的に遮断することが可能な第４のスイッチ手段と，一方の電極が第３のスイッチ手段の一方の端子に接続され，他方の電極が第３のスイッチ手段の他方の端子に接続され，制御電極が第４のスイッチ手段の一方の端子に接続された第１のトランジスタと，一方の電極が第４のスイッチ手段の一方の端子に接続され，他方の電極が第４のスイッチ手段の他方の端子に接続され，制御電極が第３のスイッチ手段の一方の端子に接続された第２のトランジスタとを備えたことを特徴としている。
【００１３】
メインアンプ部は，ソースが第１の電源電位の供給ラインに接続され，ドレインが一方のビット線に接続され，ゲートが他方のビット線に接続された第１のＰチャネル型トランジスタと，ソースが第１の電源電位の供給ラインに接続され，ドレインが他方のビット線に接続され，ゲートが一方のビット線に接続された第２のＰチャネル型トランジスタと，ソースが第５のスイッチ手段を介して第２の電源電位の供給ラインに接続され，ドレインが一方のビット線に接続され，ゲートが他方のビット線に接続された第１のＮチャネル型トランジスタと，ソースが第５のスイッチ手段を介して第２の電源電位の供給ラインに接続され，ドレインが他方のビット線に接続され，ゲートが一方のビット線に接続された第２のＮチャネル型トランジスタとを備えたことを特徴としている。
【００１４】
かかる構成によれば，第１のスイッチ手段および第２のスイッチ手段をオン／オフ制御することによってプリセンス動作を行うことが可能となる。すなわち，プリアンプ部に対して高精度に調整された電位を与えることなく，半導体記憶装置の動作を安定化させることが可能となる。また，第１のトランジスタと第２のトランジスタは，相互に正帰還がかかるように構成されているため，プリセンス動作に要する時間が短縮される。
【００１５】
請求項２に記載のように，第１のスイッチ手段，第２のスイッチ手段，第３のスイッチ手段，および第４のスイッチ手段を，第１のトランジスタおよび第２のトランジスタと同じ伝導型のトランジスタで構成することによって，センス回路部に要する面積が減少し，結果的に半導体記憶装置の小型化が可能となる。
【００１６】
さらに，請求項３に記載のように，センス回路部に対して，第３のトランジスタおよび第４のトランジスタから構成されビット線対をプリチャージ電位にプリチャージする機能を有するビット線プリチャージ手段を備えるようにしてもよい。かかる構成によれば，ビット線対は，ビット線プリチャージ手段によって予め所定の電位にプリチャージされるため，センス動作時のノイズの発生を抑制することが可能となる。そして，第３のトランジスタおよび第４のトランジスタを，第１のトランジスタおよび第２のトランジスタと同じ伝導型とすることによって，ビット線プリチャージ手段にかかる回路面積を最小限に抑えることが可能となる。
【００１７】
また，請求項４に記載のように，プリチャージ電位を第１の電源電位の１／２以下とすることによって，センス回路部の省電力化が実現する。
【００１８】
請求項５に記載のように，センス回路部に対して，第１のスイッチ手段と第３のスイッチ手段との接続ノードの電位，および，第２のスイッチ手段と第４のスイッチ手段との接続ノードの電位を等化するイコライズ手段を備えるようにしてもよい。かかる構成によれば，半導体記憶装置の製造ばらつき等にともない，トランジスタ間にスレショルド電位の差が生じた場合であっても，イコライズ手段によって，かかるスレショルド電位差を吸収することが可能となる。
【００１９】
また，請求項６によれば，第３のスイッチ手段と第１のトランジスタは，第１の不純物拡散領域に形成され，第４のスイッチ手段と第２のトランジスタは，第２の不純物拡散領域に形成され，第３のスイッチ手段を構成するトランジスタの制御電極は，ワード線に沿って形成された一の制御信号供給ラインに接続され，第４のスイッチ手段を構成するトランジスタの制御電極は，ワード線に沿って形成された他の制御信号供給ラインに接続されたことを特徴とする半導体記憶装置が提供される。例えば，第１の不純物拡散領域と第２の不純物拡散領域をビット線方向に列べてレイアウトすることによって，請求項１，２，３，４，５に記載の半導体記憶装置を最小の面積で構成することが可能となる。
【００２０】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体記憶装置の好適な実施の形態について詳細に説明する。なお，以下の説明において，略同一の機能および構成を有する構成要素については，同一符号を付することにより，重複説明を省略することにする。
【００２１】
（第１の実施の形態）
本発明の第１の実施の形態にかかるＤＲＡＭ１００を図１に示す。このＤＲＡＭ１００は，アレイ部Ａ１００およびセンス回路部ＳＳ１００を備えるものである。
【００２２】
アレイ部Ａ１００は，複数のワード線ＷＬ０，ＷＬ１，・・・，および，複数のビット線対ＢＬ，ＢＬｂ，・・・を備えており，各ワード線と各ビット線対の交差部には，メモリセルＭＣが交互配置されている。メモリセルＭＣは，ＭＯＳトランジスタＴとストレージ容量Ｃｓから構成されており，トランジスタＴのゲートは，各ワード線に接続され，ソースは，ストレージ容量Ｃｓの一端に接続され，ドレインは，各ビット線に接続されている。また，ストレージ容量Ｃｓの他端は，電位供給端子ＶＣＰに接続されている。なお，電位供給端子ＶＣＰは，ＤＲＡＭ１００の動作期間，所定の電位にバイアスされる。
【００２３】
各ビット線対ＢＬ，ＢＬｂに接続されているセンス回路部ＳＳ１００は，ビット線プリチャージ手段ＢＰＣ１００，プリアンプ部ＰＳＡ１００，およびメインアンプ部ＭＳＡ１００から構成されている。
【００２４】
ビット線プリチャージ手段ＢＰＣ１００は，ビット線ＢＬとプリチャージ電位ＶＢＬの供給ラインとの間に備えられたスイッチ素子ＳＷ１１０，および，ビット線ＢＬｂとプリチャージ電位ＶＢＬの供給ラインとの間に備えられたスイッチ素子ＳＷ１１１から構成されており，ビット線対ＢＬ，ＢＬｂをプリチャージ電位ＶＢＬにプリチャージする機能を有するものである。
【００２５】
プリアンプ部ＰＳＡ１００は，各ビット線対ＢＬ，ＢＬｂが接続される入出力端子対Ｐｉｎ，Ｐｉｎｂ，および，メインアンプ部ＭＳＡ１００が接続される入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂを備えている。そして，入出力端子対Ｐｉｎ，Ｐｉｎｂとプリセンス回路部内部ノード対（以下，「プリセンスノード対」という。）ＰＳ１００，ＰＳ１０１との間には，スイッチ手段ＴＧＳ１００が備えられ，プリセンスノード対ＰＳ１００，ＰＳ１０１と入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂとの間には増幅手段ＰＣＡ１００が備えられている。スイッチ手段ＴＧＳ１００は，入出力端子ＰｉｎとプリセンスノードＰＳ１００との間に設けられた第１のスイッチ手段としてのスイッチ素子ＳＷ１０２と，入出力端子ＰｉｎｂとプリセンスノードＰＳ１０１との間に設けられた第２のスイッチ手段としてのスイッチ素子ＳＷ１０３とで構成されている。また，増幅手段ＰＣＡ１００は，ゲートとドレインが互いに交差接続された第１，２のトランジスタとしてのＮチャネル型ＭＯＳトランジスタ（以下，「ＮＭＯＳトランジスタ」という。）Ｎ１００，Ｎ１０１，および，第３，４のスイッチ手段としてのスイッチ素子ＳＷ１０４，ＳＷ１０５から構成されている。ＮＭＯＳトランジスタＮ１００のソースは，プリセンスノードＰＳ１００に接続され，ゲートは，入出力端子Ｐｏｕｔｂに接続され，ドレインは，入出力端子Ｐｏｕｔに接続されている。ＮＭＯＳトランジスタＮ１０１のソースは，プリセンスノードＰＳ１０１に接続され，ゲートは，入出力端子Ｐｏｕｔに接続され，ドレインは入出力端子Ｐｏｕｔｂに接続されている。スイッチ素子ＳＷ１０４は，プリセンスノードＰＳ１００と入出力端子Ｐｏｕｔとの間に備えられ，スイッチ素子ＳＷ１０５は，プリセンスノードＰＳ１０１と入出力端子Ｐｏｕｔｂとの間に備えられている。以上のように構成されたプリアンプ部ＰＳＡ１００は，ビット線対ＢＬ，ＢＬｂの電位差を部分的に増幅し，増幅した電位差をメインアンプ部ＭＳＡ１００に伝達する機能を有するものである。
【００２６】
メインアンプ部ＭＳＡ１００は，プリアンプ部ＰＳＡ１００によって増幅されたビット線対ＢＬ，ＢＬｂの電位差をさらに増幅するものである。このメインアンプ部ＭＳＡ１００には，プリアンプ部ＰＳＡ１００の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂに接続された入出力端子対ＭＮ１０，ＭＮ１０ｂが設けられている。入出力端子ＭＮ１０は，メインセンスノードＭＳ１１０を介して入出力端子ＭＮ１１に対してフィードスルー的に接続されており，入出力端子ＭＮ１０ｂは，メインセンスノードＭＳ１１１を介して入出力端子ＭＮ１１ｂに対してフィードスルー的に接続されている。
【００２７】
メインセンスノードＭＳ１１０，ＭＳ１１１には，センスラッチ手段ＳＬ１００，メインセンスノード用プリチャージ手段ＭＰＣ１００，およびデータ転送手段ＲＷ１００が並列に接続されている。
【００２８】
センスラッチ手段ＳＬ１００は，ゲートとドレインが互いに交差接続された第１，２のＮチャネル型トランジスタとしてのＮＭＯＳトランジスタＮ１２０，Ｎ１２１，ゲートとドレインが互いに交差接続された第１，２のＰチャネル型トランジスタとしてのＰチャネル型ＭＯＳトランジスタ（以下，「ＰＭＯＳトランジスタ」という。）Ｐ１２０，Ｐ１２１，およびセンスラッチ手段ＳＬ１００をオン／オフ制御する第５のスイッチ手段としてのＮＭＯＳトランジスタＮ１２２から構成されている。ＮＭＯＳトランジスタＮ１２０，Ｎ１２１のソースは，ＮＭＯＳトランジスタＮ１２２のドレインに接続されている。ＮＭＯＳトランジスタＮ１２２のゲートは，制御信号ＳＬＮＧの供給ラインに接続され，ソースは，第２の電源電位としての電源電位ＶＳＳ（＝０Ｖ）に接続されている。ＰＭＯＳトランジスタＰ１２０，Ｐ１２１のソースは，第１の電源電位としての電源電位ＳＡＶＤＤの供給ラインに接続されている。
【００２９】
メインセンスノード用プリチャージ手段ＭＰＣ１００は，メインセンスノードＭＳ１１０とプリチャージ電位ＰＣＶＤＤの供給ラインの間に備えられたスイッチ素子ＳＷ１３０，および，メインセンスノードＭＳ１１１とプリチャージ電位ＰＣＶＤＤの供給ラインとの間に備えられたスイッチ素子ＳＷ１３１から構成されている。ここで，プリチャージ電位供給ラインによって供給されるプリチャージ電位ＰＣＶＤＤは，電源電位ＳＡＶＤＤより十分に高くなるように調整される。
【００３０】
データ転送手段ＲＷ１００は，メインセンスノードＭＳ１１０，ＭＳ１１１とデータバス線対ＤＢとの間に設けられたＮＭＯＳトランジスタＮ１４０，Ｎ１４１で構成されている。
【００３１】
なお，以上のように構成された第１の実施の形態にかかるＤＲＡＭ１００は，図１に示すように，アレイ部Ａ１００とセンス回路部ＳＳ１００が一対一で設けられた構成とされているが，図２に示すように構成することによって，隣接する複数のアレイ部に対して一のセンス回路部を共有させることが可能となる。
【００３２】
この場合，センス回路部は，第１のビット線プリチャージ手段ＢＰＣ１００，第２のビット線プリチャージ手段ＢＰＣ１０１，第１のプリアンプ部ＰＳＡ１００，第２のプリアンプ部ＰＳＡ１０１，およびメインアンプ部ＭＳＡ１００から構成される。ここで，第１のビット線プリチャージ手段ＢＰＣ１００，および，第２のビット線プリチャージ手段ＢＰＣ１０１の内部回路は，略同一に構成されている。同様に，第１のプリアンプ部ＰＳＡ１００，および，第２のプリアンプ部ＰＳＡ１０１の内部回路は，略同一に構成されている。
【００３３】
ビット線対ＢＬｌ，ＢＬｌｂは，第１のビット線プリチャージ手段ＢＰＣ１００の入出力端子対，および，第１のプリアンプ部ＰＳＡ１００の入出力端子対Ｐｉｎ，Ｐｉｎｂに接続されている。第１のプリアンプ部ＰＳＡ１００の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂは，メインアンプ部ＭＳＡ１００の入出力端子対ＭＮ１０，ＭＮ１０ｂに接続されている。メインアンプ部ＭＳＡ１００の入出力端子対ＭＮ１１，ＭＮ１１ｂは，第２のプリアンプ部ＰＳＡ１０１の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂに接続されている。第２のプリアンプ部ＰＳＡ１０１の入出力端子対Ｐｉｎ，Ｐｉｎｂは，第２のビット線プリチャージ手段ＢＰＣ１０１の入出力端子対，および，ビット線対ＢＬｒ，ＢＬｒｂに接続されている。かかる構成によって，一のセンス回路部は，隣接するアレイ部に共有されることになる。
【００３４】
以上のように構成された第１の実施の形態にかかるＤＲＡＭ１００の動作について図３を用いて説明する。図３は，このＤＲＡＭ１００の読み出し動作および書き込み動作を示すタイミングチャートである。なお，本実施の形態にかかるＤＲＡＭ１００に対して，アレイ動作電圧ＶＤＤａｒｒａｙとして電源電位ＳＡＶＤＤが用いられている。
【００３５】
読み出し動作の初期状態（時刻ｔ０）では，各ワード線ＷＬ０，ＷＬ１，・・・は，０Ｖにバイアスされている。ビット線プリチャージ手段ＢＰＣ１００に備えられたスイッチ素子ＳＷ１１０，ＳＷ１１１は，オン状態とされており，ビット線対ＢＬ，ＢＬｂは，ビット線プリチャージ手段ＢＰＣ１００によってプリチャージ電位ＶＢＬにバイアスされている。ここで，プリチャージ電位ＶＢＬは，電源電位ＳＡＶＤＤの１／２となるように設定されている。また，スイッチ手段ＴＧＳ１００に備えられたスイッチ素子ＳＷ１０２，ＳＷ１０３，および，増幅手段ＰＣＡ１００に備えられたスイッチ素子ＳＷ１０４，ＳＷ１０５は，オフ状態とされ，メインセンスノード用プリチャージ手段ＭＰＣ１００に備えられたスイッチ素子ＳＷ１３０，ＳＷ１３１は，オン状態とされている。さらに，センスラッチ手段ＳＬ１００に供給される制御信号ＳＬＮＧは０Ｖとされている。この結果，メインセンスノード対ＭＳ１１０，ＭＳ１１１は，プリチャージ電位ＰＣＶＤＤにプリチャージされ，プリセンスノード対ＰＳ１００，ＰＳ１０１は，プリチャージ電位ＶＰＳＰＣ（＞ＳＡＶＤＤ／２）にプリチャージされ，増幅手段ＰＣＡ１００，および，センスラッチ手段ＳＬ１００は，いずれもオフ状態とされる。ここで，プリチャージ電位ＶＰＳＰＣは，スイッチ素子ＳＷ１０４，ＳＷ１０５がＮＭＯＳトランジスタで構成されている場合，ＰＣＶＤＤ−ＶＴＮ（ＶＴＮ：ＮＭＯＳトランジスタのスレショルド電位）となる。
【００３６】
次に，アレイ部Ａ１００，および，センス回路部ＳＳ１００の活性化の手順を説明する。時刻ｔ１で，外部からアドレス信号が入力されると，一のアレイ部としてアレイ部Ａ１００が選択され，対応するビット線プリチャージ手段ＢＰＣ１００に備えられたスイッチ素子ＳＷ１１０，ＳＷ１１１，および，メインセンスノード用プリチャージ手段ＭＰＣ１００に備えられたスイッチ素子ＳＷ１３０，ＳＷ１３１がオフ状態となる。
【００３７】
時刻ｔ２において，入力されたアドレスに基づくワード線ＷＬ０は，電位ＶＰＰ（＞電源電位ＶＤＤ＋スレショルド電位ＶＴＮ）までドライブされ，ビット線対ＢＬ，ＢＬｂの間，および，プリセンスノード対ＰＳ１００，ＰＳ１０１の間に読み出し電位差ΔＶが生じる。図３は，メモリセルＭＣにデータ”１”が格納されている場合の動作を示しいる。そして，ビット線ＢＬの電位は，読み出し電位差ΔＶ＋ＳＡＶＤＤ／２とされ，ビット線ＢＬｂの電位は，ＳＡＶＤＤ／２とされている。
【００３８】
時刻ｔ３において，プリアンプ部ＰＳＡ１００が活性化され，プリセンス動作が開始される。スイッチ手段ＴＧＳ１００に備えられたスイッチ素子ＳＷ１０２，ＳＷ１０３がオン状態とされ，ビット線対ＢＬ，ＢＬｂの間の電位差がプリセンスノード対ＰＳ１００，ＰＳ１０１に転送される。
【００３９】
一般に，接続される素子数の関係から，プリセンスノードの容量は，ビット線の容量に比べ十分小さくすることが可能である。このため，プリセンスノード対ＰＳ１００，ＰＳ１０１の電位は，対応するビット線ＢＬ，ＢＬｂの電位にほぼ等しくなる。そして，プリセンスノードＰＳ１００の電位ＶＰＳは，プリチャージ電位ＶＰＳＰＣからΔＶ＋ＳＡＶＤＤ／２に低下し，プリセンスノードＰＳ１０１の電位ＶＰＳｂは，プリチャージ電位ＶＰＳＰＣからＳＡＶＤＤ／２に急速に低下する。
【００４０】
プリセンスノードＰＳ１００，ＰＳ１０１の電位ＶＳＰ，ＶＳＰｂが低下し始めると，増幅手段ＰＣＡ１００に備えられたＮＭＯＳトランジスタＮ１００，Ｎ１０１は，オン状態となる。このとき，ＮＭＯＳトランジスタＮ１００，Ｎ１０１のゲート・ソース間電圧は，ＰＣＶＤＤ−ＳＡＶＤＤ／２（＞＞ＶＴＮ）近くになるため，オン抵抗は，ともに十分小さいものとなる。
【００４１】
また，プリセンスノードＰＳ１００に対して電位の低いプリセンスノードＰＳ１０１に接続されているＮＭＯＳトランジスタＮ１０１は，先にオン状態とされ，ＮＭＯＳトランジスタＮ１０１を流れる電流は，ＮＭＯＳトランジスタＮ１００を流れる電流より大きくなる。この結果，プリアンプ部ＰＳＡ１００の入出力端子Ｐｏｕｔの電位，すなわちメインセンスノードＭＳ１１０の電位は，あまり変化しないのに対して，入出力端子Ｐｏｕｔｂの電位，すなわちメインセンスノードＭＳ１１１の電位は，プリセンスノードＰＳ１０１の電位まで急速に低下する。
【００４２】
以上のように，メインセンスノード対ＭＳ１１０，ＭＳ１１１からプリセンスノード対ＰＳ１００，ＰＳ１０１を介してビット線対ＢＬ，ＢＬｂへ電荷が移動し，プリセンスノード対ＰＳ１００，ＰＳ１０１とビット線対ＢＬ，ＢＬｂの電位が上昇し始める。プリセンスノード対ＰＳ１００，ＰＳ１０１とビット線対ＢＬ，ＢＬｂの容量の合計（ただし，ビット線対ＢＬ，ＢＬｂの容量は，プリセンスノード対ＰＳ１００，ＰＳ１０１の容量に対して十分大きいため，これらの合計は，ほぼビット線対ＢＬ，ＢＬｂの容量ＣＢに等しいと考えてよい。）は，メインセンスノード対ＭＳ１１０，ＭＳ１１１の容量ＣＳＡより十分大きいため，プリセンスノード対ＰＳ１００，ＰＳ１０１とビット線対ＢＬ，ＢＬｂの電位の上昇分は，メインセンスノード対ＭＳ１１０，ＭＳ１１１の電位の降下分より小さくなる。
【００４３】
ＮＭＯＳトランジスタＮ１０１のソースに接続されているプリセンスノードＰＳ１０１の電位上昇分は小さく，ゲートに接続される入出力端子Ｐｏｕｔの電位の低下もゆるやかであるため，このＮＭＯＳトランジスタＮ１０１のオン抵抗が大きく変化することはない。その結果，入出力端子Ｐｏｕｔｂの電位（メインセンスノードＭＳ１１１の電位）は，プリセンスノードＰＳ１０１の電位と等しくなるまで低下し続ける。一方，ＮＭＯＳトランジスタＮ１００のソースに接続されるプリセンスノードＰＳ１００の電位上昇分は小さいものの，ゲートに接続される入出力端子Ｐｏｕｔｂの電位が急速に低下するため，このＮＭＯＳトランジスタＮ１００は，オン抵抗が急速に大きくなりオフ状態となる。この結果，入出力端子Ｐｏｕｔの電位（メインセンスノードＭＳ１１０の電位）は高い値で維持される。そして，メインセンスノード対ＭＳ１１０，ＭＳ１１１において，増幅された読み出し電位差ΔＶＳＡ（＞＞ΔＶ）が得られ，プリセンス動作が終了する。
【００４４】
このとき，ＮＭＯＳトランジスタＮ１０１は，オン状態を維持しており，入出力端子Ｐｏｕｔの電位は，プリセンスノードＰＳ１０１の電位とスレショルド電位ＶＴＮの和以上の高い状態となる。結果的に読み出し電位差ΔＶＳＡは，スレショルド電位ＶＴＮより高くなる（ΔＶＳＡ＞ＶＴＮ）。
【００４５】
以上のように，第１の実施の形態にかかるＤＲＡＭ１００によれば，高精度に調整された電位を与えることなく，内部に備えられたスイッチ素子のオン／オフ制御によって，大きなノイズの発生を伴うビット線の充放電より先にビット線対ＢＬ，ＢＬｂに生じた読み出し電位差ΔＶを増幅しメインアンプ部ＭＳＡ１００へ転送することが可能となる。
【００４６】
また，第１の実施の形態にかかるＤＲＡＭ１００によれば，プリセンス動作が開始する際，増幅手段ＰＣＡ１００に備えられたＮＭＯＳトランジスタＮ１００，Ｎ１０１のオン抵抗は小さく，さらに，これらＮＭＯＳトランジスタＮ１００，Ｎ１０１のドレイン電流の初期差分が互いのゲートへ正帰還されセンス動作を加速させるため，数ｎｓ以内にプリセンス動作を終了させることが可能となる。そして，このＮＭＯＳトランジスタＮ１００，Ｎ１０１の正帰還動作によって，メインセンスノード対ＭＳ１１０，ＭＳ１１１のプリチャージ電位ＰＣＶＤＤを特に高電位に設定することなく，大きな読み出し電位差ΔＶＳＡを得ることが可能となる。また，メインセンスノード対ＭＳ１１０，ＭＳ１１１の高電位側ノードの電位は，ＰＣＶＤＤ−δｖとされ，低電位側ノードの電位は，ＰＣＶＤＤ−ΔＶＳＡ−δｖ（δｖ＜＜ΔＶＳＡ）とされている。
【００４７】
時刻ｔ４において，メインアンプ部ＭＳＡ１００が活性化される。すなわち，センスラッチ手段ＳＬ１００に供給される制御信号ＳＬＮＧが高電位（例えば，電源電位ＳＡＶＤＤ）とされ，センスラッチ手段ＳＬ１００に備えられたＮＭＯＳトランジスタＮ１２０，Ｎ１２１によってセンス動作が開始される。この結果，メインセンスノード対ＭＳ１１０，ＭＳ１１１のうち電位の低い方のノード（ＭＳ１１１）の電位がさらに低下する。この電位がＳＡＶＤＤ−ＶＴＰ（ＶＴＰ：ＰＭＯＳトランジスタのスレショルド電位の絶対値）以下に達すると，センスラッチ手段ＳＬ１００に備えられたＰＭＯＳトランジスタＰ１２０，Ｐ１２１もセンスラッチとして機能し，高電位側のノード（ＭＳ１１０）は，電源電位ＳＡＶＤＤにプルアップされることになる。また，高電位側のノード（ＭＳ１１０）の電位は，低電位側のノード（ＭＳ１１１）の電位に対して，スレショルド電位ＶＴＮだけ高いため，低電位側のビット線ＢＬｂからセンスラッチ手段ＳＬ１００に対して，ＮＭＯＳトランジスタＮ１２１を介して電流が流れ，ビット線ＢＬｂの電荷は，電源電位ＶＳＳ（＝０Ｖ）に放電される。したがって，センス動作におけるＮＭＯＳトランジスタＮ１２１の電流の極性は，プリセンス動作時に対して反転することになる。
【００４８】
時刻ｔ６において，プリアンプ部ＰＳＡ１００に備えられたスイッチ素子ＳＷ１０４，ＳＷ１０５は，オン状態とされる。この結果，センスラッチ手段ＳＬ１００から高電位側のビット線ＢＬに対して，スイッチ素子ＳＷ１０４を介して電流が流れ，ビット線ＢＬの電荷は，電源電位ＳＡＶＤＤに放電される。そして，メモリセルＭＣへデータがリストアされ，アレイ動作電圧ＶＤＤａｒｒａｙは，電源電位ＳＡＶＤＤと等しくなる。
【００４９】
次に，第１の実施の形態にかかるＤＲＡＭ１００の書き込み動作の説明をする。
【００５０】
書き込み動作においては，予めデータバスＤＢに所定の書き込みデータが印加されている。時刻ｔ６において，カラム線ＣＬが高電位（ＶＤＤ）とされ，データバスＤＢ上のデータがセンスラッチ手段ＳＬ１００に転送される。このとき，書き込みデータがセンスラッチ手段ＳＬ１００の保持データと異なる場合，図３に示したように，センスラッチ手段ＳＬ１００の状態，すなわちメインセンスノード対ＭＳ１１０，ＭＳ１１１の電位が反転する。センスラッチ手段ＳＬ１００のデータは，プリアンプ部ＰＳＡ１００に備えられたスイッチ素子ＳＷ１０４，ＳＷ１０５を介してビット線対ＢＬ，ＢＬｂに転送され，メモリセルへの書き込みが終了する。データ転送終了後，カラム線ＣＬは，低電位（＝０Ｖ）に戻される。
【００５１】
次に，アレイ部Ａ１００，および，センス回路部ＳＳ１００の非活性化の動作について説明する。
【００５２】
時刻ｔ７において，ワード線ＷＬ０が非活性化される。
【００５３】
時刻ｔ８において，プリアンプ部ＰＳＡ１００に備えられたスイッチ素子ＳＷ１０２，ＳＷ１０３がオフされ，さらに，制御信号ＳＬＮＧが０Ｖとされ，これによって，センスラッチ手段ＳＬ１００が非活性化されることになる。
【００５４】
時刻ｔ９において，ビット線プリチャージ手段ＢＰＣ１００に備えられたスイッチ素子ＳＷ１１０，ＳＷ１１１，および，メインセンスノード用プリチャージ手段ＭＰＣ１００に備えられたスイッチ素子ＳＷ１３０，ＳＷ１３１がオン状態とされ，ビット線対ＢＬ，ＢＬｂは，ＳＡＶＤＤ／２にプリチャージされ，メインセンスノード対ＭＳ１１０，ＭＳ１１１は，プリチャージ電位ＰＣＶＤＤにプリチャージされる。この結果，プリセンスノード対ＰＳ１００，ＰＳ１０１は，所定の電位にプリチャージされる。なお，このプリチャージされる電位は，スイッチ素子ＳＷ１０４，ＳＷ１０５がＮＭＯＳトランジスタであるため，ＶＰＰ−ＶＴＮとなる。ただし，ＳＡＶＤＤ＞ＶＰＰ−ＶＴＮである場合は，電源電位ＳＡＶＤＤである。
【００５５】
その後，プリアンプ部ＰＳＡ１００に備えられたスイッチ素子ＳＷ１０４，ＳＷ１０５はオフ状態とされ，ＤＲＡＭ１００における各ノードは，初期状態と同電位にプリチャージされる。なお，ビット線プリチャージ手段ＢＰＣ１００をオンするタイミングは，時刻ｔ８以降であれば，例えば，時刻ｔ９以前であってもよい。
【００５６】
以上のように，本発明の第１の実施の形態にかかるＤＲＡＭ１００によれば，ビット線対ＢＬ，ＢＬｂが予めアレイ動作電圧ＶＤＤａｒｒａｙの１／２にプリチャージされ，その後，かかるビット線対ＢＬ，ＢＬｂに対して充放電がなされるため，センス動作時のノイズの発生を抑制することが可能となる。
【００５７】
そして，ノイズの発生を伴うビット線対ＢＬ，ＢＬｂの充放電以前にプリセンス動作が行われ，ビット線対ＢＬ，ＢＬｂの読み出し電位差ΔＶが増幅されるため，読み出し電位ΔＶが低い場合であっても安定したセンス動作が実現される。しかも，上述の通り，ノイズの発生が抑制されているため，アレイ動作電圧ＶＤＤａｒｒａｙを低くすることが可能である。
【００５８】
また，プリセンス動作終了時，メインセンスノード対ＭＳ１１０，ＭＳ１１１の高電位側ノードは，ＰＣＶＤＤ−δｖとされ，低電位側ノードは，ＰＣＶＤＤ−ΔＶＳＡ−δｖ（δｖ＜＜ΔＶＳＡ）とされる。すなわち，メインセンスノード対ＭＳ１１０，ＭＳ１１１には，増幅された読み出し電位差ΔＶＳＡが出力される。したがって，プリチャージ電位ＰＣＶＤＤを電源電位ＳＡＶＤＤに対して高く設定することにより，センスラッチ手段ＳＬ１００の動作条件，ＰＣＶＤＤ−δｖ＞ＰＣＶＤＤ−ΔＶＳＡ−δｖ＞ＶＴＮを満足させつつ，電源電位ＳＡＶＤＤを低減させることが可能となる。
【００５９】
さらに，本発明の第１の実施の形態にかかるＤＲＡＭ１００によれば，スイッチ手段ＴＧＳ１００に備えられたスイッチ素子ＳＷ１０２，ＳＷ１０３のオン／オフ制御するだけでプリセンス動作を実行することが可能となる。すなわち，プリアンプ部ＰＳＡ１００に対して高精度に調整された電位を与えることなく，製造バラツキが生じた場合であっても，安定した動作が実現される。
【００６０】
ところで，増幅手段ＰＣＡ１００を構成するＮＭＯＳトランジスタＮ１００，Ｎ１０１のオン抵抗は小さく，また，これらＮＭＯＳトランジスタＮ１００，Ｎ１０１には相互に正帰還がかかるように構成されている。このため，ＤＲＡＭ１００のプリセンス動作が数ｎｓ以内に終了することになる。
【００６１】
また，上述のように，ＮＭＯＳトランジスタＮ１００，Ｎ１０１による正帰還増幅が行われるため，メインセンスノード対ＭＳ１１０，ＭＳ１１１に対するプリチャージ電位ＰＣＶＤＤを特に高く設定することなく高い読み出し電位差ΔＶＳＡを得ることが可能となる。
【００６２】
また，ＮＭＯＳトランジスタＮ１２０，Ｎ１２１，および，ＰＭＯＳトランジスタＰ１２０，Ｐ１２１を含むセンスラッチ手段ＳＬ１００が接続されるメインセンスノード対ＭＳ１１０，ＭＳ１１１において，プリセンス動作終了時，十分な電位差が得られる。このため，一方のトランジスタ対（例えば，ＰＭＯＳトランジスタＰ１２０，Ｐ１２１）を活性化するタイミングを他方のトランジスタ対（例えば，ＮＭＯＳトランジスタＮ１２０，Ｎ１２１）の活性化に対して遅らせる必要がない。本発明の実施の形態にかかるＤＲＡＭ１００によれば，ＰＭＯＳトランジスタＰ１２０，Ｐ１２１は，メインセンスノード対ＭＳ１１０，ＭＳ１１１の電位低下に応じて自ずと活性化される。したがって，メインセンス動作開始時におけるセンスラッチ手段ＳＬ１００と電源電位ＳＡＶＤＤとの間の充電電流と放電電流の不平衡を抑制することが可能となる。
【００６３】
（第２の実施の形態）
本発明の第２の実施の形態にかかるＤＲＡＭについて説明する。この第２の実施の形態にかかるＤＲＡＭは，第１の実施の形態にかかるＤＲＡＭ１００に対して，センス回路部ＳＳ１００がセンス回路部ＳＳ４００に置き換えられた構成を有するものである。このセンス回路部ＳＳ４００の構成を図４に示す。
【００６４】
ビット線対ＢＬ，ＢＬｂに接続されるセンス回路部ＳＳ４００は，ビット線対ＢＬ，ＢＬｂをプリチャージ電位ＶＢＬにプリチャージするビット線プリチャージ手段ＢＰＣ４００，ビット線対ＢＬ，ＢＬｂの電位差を部分的に増幅しメインアンプ部ＭＳＡ４００に転送するプリアンプ部ＰＳＡ４００，およびプリアンプ部ＰＳＡ４００にて増幅された電位差をさらに増幅するメインアンプ部ＭＳＡ４００で構成されている。
【００６５】
このビット線プリチャージ手段ＢＰＣ４００は，第１の実施の形態にかかるＤＲＡＭ１００を構成するビット線プリチャージ手段ＢＰＣ１００に対応するものであり，第３，４のトランジスタとしてのＮＭＯＳトランジスタＮ１１０，Ｎ１１１から構成されている。ビット線プリチャージ手段ＢＰＣ４００におけるＮＭＯＳトランジスタＮ１１０は，ビット線プリチャージ手段ＢＰＣ１００におけるスイッチ素子ＳＷ１１０に対応し，ＮＭＯＳトランジスタＮ１１１は，スイッチ素子ＳＷ１１１に対応している。これらＮＭＯＳトランジスタＮ１１０，Ｎ１１１のゲートは，制御信号ＥＱＡの供給ラインに接続されている。
【００６６】
プリアンプ部ＰＳＡ４００には，ビット線対ＢＬ，ＢＬｂが接続される入出力端子対Ｐｉｎ，Ｐｉｎｂ，および，メインアンプ部ＭＳＡ４００が接続される入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂが設けられている。入出力端子対Ｐｉｎ，Ｐｉｎｂとプリセンスノード対ＰＳ４００，ＰＳ４０１との間にはスイッチ手段ＴＧＳ４００が設けられており，プリセンスノード対ＰＳ４００，ＰＳ４０１と入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂとの間には増幅手段ＰＣＡ４００が設けられている。
【００６７】
スイッチ手段ＴＧＳ４００は，第１の実施の形態にかかるＤＲＡＭ１００を構成するスイッチ手段ＴＧＳ１００に対応するものであり，ＮＭＯＳトランジスタＮ１０２，Ｎ１０３から構成されている。スイッチ手段ＴＧＳ４００におけるＮＭＯＳトランジスタＮ１０２は，スイッチ手段ＴＧＳ１００におけるＳＷ１０２に対応し，ＮＭＯＳトランジスタＮ１０３は，スイッチ素子ＳＷ１０３に対応している。これらＮＭＯＳトランジスタＮ１０２，Ｎ１０３のゲートは，制御信号ＴＧの供給ラインに接続されている。
【００６８】
増幅手段ＰＣＡ４００は，第１の実施の形態にかかるＤＲＡＭ１００を構成する増幅手段ＰＣＡ１００に対応するものであり，ＮＭＯＳトランジスタＮ１００，Ｎ１０１，Ｎ１０４，Ｎ１０５から構成されている。増幅手段ＰＣＡ４００におけるＮＭＯＳトランジスタＮ１０４は，増幅手段ＰＣＡ１００におけるＳＷ１０４に対応し，ＮＭＯＳトランジスタＮ１０５は，スイッチ素子ＳＷ１０５に対応している。これらＮＭＯＳトランジスタＮ１０４，Ｎ１０５のゲートは，制御信号ＷＴの供給ラインに接続されている。
【００６９】
メインアンプ部ＭＳＡ４００は，プリアンプ部ＰＳＡ４００の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂが接続される入出力端子対ＭＮ４０，ＭＮ４０ｂを備えている。入出力端子ＭＮ４０は，メインセンスノードＭＳ４１０を介して入出力端子ＭＮ４１に対してフィードスルー的に接続され，入出力端子ＭＮ４０ｂは，メインセンスノードＭＳ４１１を介して入出力端子ＭＮ４１ｂに対してフィードスルー的に接続されている。
【００７０】
メインセンスノード対ＭＳ４１０，ＭＳ４１１には，センスラッチ手段ＳＬ４００，メインセンスノード用プリチャージ手段ＭＰＣ４００，およびデータ転送手段ＲＷ１００が並列に接続されている。
【００７１】
メインセンスノード用プリチャージ手段ＭＰＣ４００は，第１の実施の形態にかかるＤＲＡＭ１００を構成するメインセンスノード用プリチャージ手段ＭＰＣ１００に対応するものであり，ＰＭＯＳトランジスタＰ１３０，Ｐ１３１から構成されている。メインセンスノード用プリチャージ手段ＭＰＣ４００におけるＰＭＯＳトランジスタＰ１３０は，メインセンスノード用プリチャージ手段ＭＰＣ１００におけるＳＷ１３０に対応し，ＰＭＯＳトランジスタＰ１３１は，スイッチ素子ＳＷ１３１に対応している。これらＰＭＯＳトランジスタＰ１３０，Ｐ１３１のゲートは，制御信号ＰＣの供給ラインに接続されており，サブストレートゲートは，プリチャージ電位ＰＣＶＤＤの供給ラインに接続されている。
【００７２】
センスラッチ手段ＳＬ４００は，第１の実施の形態にかかるＤＲＡＭ１００を構成するセンスラッチ手段ＳＬ１００に対応するものである。センスラッチ手段ＳＬ４００は，センスラッチ手段ＳＬ１００と同様に，ＰＭＯＳトランジスタＰ１２０，Ｐ１２１，ＮＭＯＳトランジスタＮ１２０，Ｎ１２１，Ｎ１２２から構成されており，回路構成も略同一である。ただし，センスラッチ手段ＳＬ１００と異なり，センスラッチ手段ＳＬ４００に備えられたＰＭＯＳトランジスタＰ１２０，Ｐ１２１のサブストレートゲートは，プリチャージ電位ＰＣＶＤＤの供給ラインに接続されている。
【００７３】
ここでプリチャージ電位ＰＣＶＤＤは，電源電位ＳＡＶＤＤより高電位（ＰＣＶＤＤ＞＞ＳＡＶＤＤ）とされている。また，データ転送手段ＲＷ１００は，第１の実施の形態にかかるＤＲＡＭ１００に備えられたものと略同一である。
【００７４】
なお，以上のセンス回路部ＳＳ４００は，図５に示すように構成することによって，隣接する複数のアレイ部に対してセンス回路部の一部（メインアンプ部ＭＳＡ４００）を共有させることが可能となる。かかる回路構成は，第１の実施の形態にかかるＤＲＡＭ１００について，隣接するアレイ部（図示せず。）に対してメインアンプ部ＭＳＡ１００を共有させた回路構成と略同一である（図２参照）。
【００７５】
この場合のセンス回路部は，第１のビット線プリチャージ手段ＢＰＣ４００，第２のビット線プリチャージ手段ＢＰＣ４０１，第１のプリアンプ部ＰＳＡ４００，第２のプリアンプ部ＰＳＡ４０１，およびメインアンプ部ＭＳＡ４００から構成される。第１のビット線プリチャージ手段ＢＰＣ４００，および，第２のビット線プリチャージ手段ＢＰＣ４０１の内部回路は，略同一に構成されている。同様に，第１のプリアンプ部ＰＳＡ４００，および，第２のプリアンプ部ＰＳＡ４０１の内部回路は，略同一に構成されている。
【００７６】
ビット線対ＢＬｌ，ＢＬｌｂは，第１のビット線プリチャージ手段ＢＰＣ４００の入出力端子対，および，第１のプリアンプ部ＰＳＡ４００の入出力端子対Ｐｉｎ，Ｐｉｎｂに接続されている。第１のプリアンプ部ＰＳＡ４００の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂは，メインアンプ部ＭＳＡ４００の入出力端子対ＭＮ４０，ＭＮ４０ｂに接続されている。メインアンプ部ＭＳＡ４００の入出力端子対ＭＮ４１，ＭＮ４１ｂは，第２のプリアンプ部ＰＳＡ４０１の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂに接続されている。第２のプリアンプ部ＰＳＡ４０１の入出力端子対Ｐｉｎ，Ｐｉｎｂは，第２のビット線プリチャージ手段ＢＰＣ４０１の入出力端子対とビット線対ＢＬｒ，ＢＬｒｂに接続されている。かかる構成によれば，一のセンス回路部が隣接するアレイ部に共有されることになり，ＤＲＡＭの小規模化が実現される。
【００７７】
また，第１のプリアンプ部ＰＳＡ４００および第２のプリアンプ部ＰＳＡ４０１は，同タイプのトランジスタ，例えばＮＭＯＳトランジスタのみで構成されているため，センス回路部は，小さいスペースにレイアウト可能となり，結果的にＤＲＡＭの一層の小規模化が可能となる。
【００７８】
以上のように構成された第２の実施の形態にかかるＤＲＡＭの動作について図６を用いて説明する。図６は，第２の実施の形態にかかるＤＲＡＭの読み出し動作および書き込み動作を示すタイミングチャートである。なお，第２の実施の形態にかかるＤＲＡＭの動作は，第１の実施の形態にかかるＤＲＡＭ１００と基本的に同様である。
【００７９】
読み出し動作の初期状態（時刻ｔ０）において，制御信号ＥＱＡは，電源電位ＳＡＶＤＤとされ，ビット線プリチャージ手段ＢＰＣ４００を構成するＮＭＯＳトランジスタＮ１１０，Ｎ１１１は，オン状態とされている。
【００８０】
制御信号ＴＧは，電源電位ＶＳＳ（＝０Ｖ）とされており，スイッチ手段ＴＧＳ４００を構成するＮＭＯＳトランジスタＮ１０２，Ｎ１０３は，オフ状態とされている。
【００８１】
制御信号ＷＴは，電源電位ＶＳＳ（＝０Ｖ）とされており，増幅手段ＰＣＡ４００に備えられたＮＭＯＳトランジスタＮ１０４，Ｎ１０５は，オフ状態とされている。
【００８２】
制御信号ＰＣは，電源電位ＶＳＳ（＝０Ｖ）とされており，メインセンスノード用プリチャージ手段ＭＰＣ４００を構成するＰＭＯＳトランジスタＰ１３０，Ｐ１３１は，オン状態とされている。
【００８３】
なお，メインアンプ部ＭＳＡ４００に備えられたセンスラッチ手段ＳＬ４００は，時刻ｔ０において非活性化されている。
【００８４】
時刻ｔ１において，制御信号ＥＱＡは，電源電位ＶＳＳ（＝０Ｖ）とされ，制御信号ＰＣは，プリチャージ電位ＰＣＶＤＤとされる。これによって，ビット線プリチャージ手段ＢＰＣ４００を構成するＮＭＯＳトランジスタＮ１１０，Ｎ１１１，および，メインセンスノード用プリチャージ手段ＭＰＣ４００を構成するＰＭＯＳトランジスタＰ１３０，Ｐ１３１は，オフ状態とされる。
【００８５】
時刻ｔ２において，ワード線（図示せず。）が活性化された後，時刻ｔ３において，制御信号ＴＧが電位ＶＰＰ（＞ＳＡＶＤＤ）とされ，プリセンス動作が開始される。まず，スイッチ手段ＴＧＳ４００に備えられたＮＭＯＳトランジスタＮ１０２，Ｎ１０３はオン状態とされ，ビット線対ＢＬ，ＢＬｂの間の電位差がプリセンスノード対ＰＳ４００，ＰＳ４０１に転送される。この電位差は，増幅手段ＰＣＡ４００に備えられたＮＭＯＳトランジスタＮ１００，Ｎ１０１の正帰還作用によって増幅され，その結果，メインセンスノード対ＭＳ４１０，ＭＳ４１１に大きな読み出し電位差ΔＶＳＡ（＞＞ΔＶ）が得られることになる。そして，以上のプリセンス動作は，数ｎｓ以内に終了する。
【００８６】
時刻ｔ４において，メインアンプ部ＭＳＡ４００が活性化される。そして，時刻ｔ５において，制御信号ＷＴは電位ＶＰＰとされ，プリアンプ部ＰＳＡ４００に備えられたＮＭＯＳトランジスタＮ１０４，Ｎ１０５はオン状態とされる。この結果，ビット線対ＢＬ，ＢＬｂの電位は，読み出しデータに基づき復元されることになる。なお，書き込み動作は，第１の実施の形態にかかるＤＲＡＭ１００と略同一である。
【００８７】
次に，アレイ部（図示せず。），および，センス回路部ＳＳ４００の非活性化の動作について説明する。
【００８８】
時刻ｔ７において，ワード線ＷＬ０が非活性化される。
【００８９】
時刻ｔ８において，制御信号ＴＧは，電源電位ＶＳＳ（＝０Ｖ）とされ，プリアンプ部ＰＳＡ４００に備えられたＮＭＯＳトランジスタＮ１０２，Ｎ１０３はオフ状態とされる。そして，制御信号ＳＬＮＧは０Ｖとされ，メインアンプ部ＭＳＡ４００は，非活性化されることになる。
【００９０】
時刻ｔ９において，制御信号ＥＱＡは，電源電位ＳＡＶＤＤとされ，制御信号ＰＣは，電源電位ＶＳＳ（＝０Ｖ）とされる。これによって，ビット線プリチャージ手段ＢＰＣ４００を構成するＮＭＯＳトランジスタＮ１１０，Ｎ１１１，および，メインセンスノード用プリチャージ手段ＭＰＣ４００を構成するＰＭＯＳトランジスタＰ１３０，Ｐ１３１は，オン状態とされ，ビット線対ＢＬ，ＢＬｂ，メインセンスノード対ＭＳ４１０，ＭＳ４１１,およびプリセンスノード対ＰＳ４００，ＰＳ４０１はプリチャージされることになる。その後，制御信号ＷＴは，電源電位ＶＳＳ（＝０Ｖ）とされ，プリアンプ部ＰＳＡ４００に備えられたＮＭＯＳトランジスタＮ１０４，Ｎ１０５はオフ状態とされる。
【００９１】
以上のように，本発明の第２の実施の形態にかかるＤＲＡＭによれば，第１の実施の形態にかかるＤＲＡＭ１００と同様に，高速な動作を維持しつつアレイ動作電圧ＶＤＤａｒｒａｙを低く設計することが可能となる。
【００９２】
また，第２の実施の形態にかかるＤＲＡＭによれば，上述の通り，図５に示すように構成することによって，隣接する複数のアレイ部に対して一のセンス回路部を共有させることが可能となる。しかも，隣接するアレイ部に対して必要となる第１のプリアンプ部ＰＳＡ４００および第２のプリアンプ部ＰＳＡ４０１は，同タイプのトランジスタ，例えばＮＭＯＳトランジスタのみで構成可能である。したがって，素子間隔を狭くレイアウトすることが可能となり，結果的に，より小面積化，低消費電力化が実現される。
【００９３】
（第３の実施の形態）
本発明の第３の実施の形態にかかるＤＲＡＭについて説明する。この第３の実施の形態にかかるＤＲＡＭは，第２の実施の形態にかかるＤＲＡＭに対して，センス回路部ＳＳ４００がセンス回路部ＳＳ５００に置き換えられた構成を有するものである。このセンス回路部ＳＳ５００の構成を図７に示す。
【００９４】
センス回路部ＳＳ５００は，センス回路部ＳＳ４００に対してプリアンプ部ＰＳＡ４００がプリアンプ部ＰＳＡ５００に置き換えられ，メインアンプ部ＭＳＡ４００がメインアンプ部ＭＳＡ５００に置き換えられた構成を有するものである。
【００９５】
プリアンプ部ＰＳＡ５００は，プリアンプ部ＰＳＡ４００に対して，イコライズ手段ＥＱＰ５００が追加されており，メインアンプ部ＭＳＡ５００は，メインアンプ部ＭＳＡ４００に対して，イコライズ手段ＥＱＭ５００が追加されたものである。
【００９６】
以下，第３の実施の形態にかかるＤＲＡＭに備えられたセンス回路部ＳＳ５００の構成について詳述する。
【００９７】
このセンス回路部ＳＳ５００は，ビット線対ＢＬ，ＢＬｂをプリチャージ電位ＶＢＬにプリチャージするビット線プリチャージ手段ＢＰＣ４００，ビット線対ＢＬ，ＢＬｂの電位差を部分的に増幅しメインアンプ部ＭＳＡ５００に転送するプリアンプ部ＰＳＡ５００，およびプリアンプ部ＰＳＡ５００にて増幅された電位差をさらに増幅するメインアンプ部ＭＳＡ５００で構成されている。
【００９８】
上述のように，プリアンプ部ＰＳＡ５００は，イコライズ手段ＥＱＰ５００を備えており，メインアンプ部ＭＳＡ５００は，イコライズ手段ＥＱＭ５００を備えている。イコライズ手段ＥＱＰ５００は，ドレインがプリセンスノードＰＳ４００に接続され，ソースがプリセンスノードＰＳ４０１に接続され，ゲートが制御信号ＥＱＰＡの供給ラインに接続されたＮＭＯＳトランジスタＮ５５０で構成されている。また，イコライズ手段ＥＱＭ５００は，ドレインがメインセンスノードＭＳ４１０に接続され，ソースがメインセンスノードＭＳ４１１に接続され，ゲートが制御信号ＥＱＭＡの供給ラインに接続されたＮＭＯＳトランジスタＮ５５１で構成されている。
【００９９】
以上のように構成された第３の実施の形態にかかるＤＲＡＭの動作について図８を用いて説明する。図８は，第３の実施の形態にかかるＤＲＡＭの読み出し動作および書き込み動作を示すタイミングチャートである。なお，第３の実施の形態にかかるＤＲＡＭの動作は，第２の実施の形態にかかるＤＲＡＭと基本的に同様である。以下，第２の実施の形態にかかるＤＲＡＭの動作との相違点を中心に説明する。
【０１００】
読み出し動作の初期状態（時刻ｔ０）において，制御信号ＥＱＡは，電源電位ＳＡＶＤＤとされており，制御信号ＴＧ，制御信号ＷＴ，制御信号ＰＣ，制御信号ＳＬＮＧ，制御信号ＥＱＰＡ，および制御信号ＥＱＭは，すべて電源電位ＶＳＳ（＝０Ｖ）とされている。これによって，ビット線プリチャージ手段ＢＰＣ４００とメインセンスノード用プリチャージ手段ＭＰＣ４００は，オン状態とされる。そして，プリアンプ部ＰＳＡ５００に備えられたスイッチ手段ＴＧＳ４００，および増幅手段ＰＣＡ４００に備えられたＮＭＯＳトランジスタＮ１０４，Ｎ１０５は，オフ状態とされている。また，センスラッチ手段ＳＬ４００は，非活性状態とされており，イコライズ手段ＥＱＰ５００，ＥＱＭ５００は，ともにオフ状態とされている。
【０１０１】
時刻ｔ１において，制御信号ＥＱＡは，電源電位ＶＳＳ（＝０Ｖ）とされ，制御信号ＰＣは，プリチャージ電位ＰＣＶＤＤとされる。これによって，ビット線プリチャージ手段ＢＰＣ４００，および，メインセンスノード用プリチャージ手段ＭＰＣ４００は，ともにオフ状態とされる。
【０１０２】
時刻ｔ２において，制御信号ＥＱＰＡは，高電位（ＰＣＶＤＤ−ＶＴＮ以上）とされる。これによって，プリアンプ部ＰＳＡ５００に備えられたＮＭＯＳトランジスタＮ１００，Ｎ１０１の製造ばらつきによるトランジスタ間のスレショルド電位の差εｖｔ（以下，「ＶＴスキュー」という。）が低減されることになる。なお，このＶＴスキューを低減させる動作（以下，「ＶＴスキュー補償動作」という。）の詳細については後述する。
【０１０３】
時刻ｔ３において，制御信号ＥＱＰＡは，電源電位ＶＳＳ（＝０Ｖ）とされる。なお，ＶＴスキュー補償動作の間に，所定のワード線を活性化するようにしてもよい。
【０１０４】
ビット線対ＢＬ，ＢＬｂに読み出し電位差が得られた時点（時刻ｔ４）で，制御信号ＴＧは，電位ＶＰＰ（＞ＳＡＶＤＤ）とされ，プリセンス動作が開始される。
【０１０５】
時刻ｔ５において，メインアンプ部ＭＳＡ５００が活性化される。そして，時刻ｔ６において，制御信号ＷＴは電位ＶＰＰとされ，プリアンプ部ＰＳＡ５００に備えられたＮＭＯＳトランジスタＮ１０４，Ｎ１０５はオン状態とされる。この結果，ビット線対ＢＬ，ＢＬｂの電位は，読み出しデータに基づき復元されることになる。
【０１０６】
次に，アレイ部（図示せず。），および，センス回路部ＳＳ５００の非活性化の動作について説明する。
【０１０７】
時刻ｔ７において，ワード線が非活性化され，制御信号ＴＧと制御信号ＷＴは，電源電位ＶＳＳ（＝０Ｖ）とされる。
【０１０８】
時刻ｔ８において，制御信号ＳＬＮＧは０Ｖとされ，メインアンプ部ＭＳＡ５００は非活性化される。
【０１０９】
時刻ｔ９において，制御信号ＥＱＰＡと制御信号ＥＱＭＡは，高電位（電源電位ＳＡＶＤＤ以上）とされ，プリセンスノード対ＰＳ４００，ＰＳ４０１と，メインセンスノード対ＭＳ４１０，ＭＳ４１１は，それぞれイコライズされることになる。かかるイコライズの目的は，プリセンスノード対ＰＳ４００，ＰＳ４０１を電源電位ＳＡＶＤＤ以下に調整し，後のプリチャージ動作において，電荷の移動がプリセンスノードＰＳ４００，プリセンスノードＰＳ４０１のいずれに対しても行われるようにすることにある。
【０１１０】
時刻ｔ１０において，制御信号ＥＱＰＡと制御信号ＥＱＭＡは，電源電位ＶＳＳ（＝０Ｖ）とされる。その後，制御信号ＰＣは，電源電位ＶＳＳ（＝０Ｖ）とされ，メインセンスノード用プリチャージ手段ＭＰＣ４００はオン状態とされる。また，メインセンスノード対ＭＳ４１０，ＭＳ４１１，および，プリセンスノード対ＰＳ４００，ＰＳ４０１は，プリチャージされる。なお，ビット線プリチャージ手段ＢＰＣ４００をオンするタイミングは，時刻ｔ７以降であれば，例えば，時刻ｔ８以前であってもよい。
【０１１１】
次に，ＶＴスキュー補償動作について説明する。ここで，ＮＭＯＳトランジスタＮ１００のスレショルド電位ＶＴＮ１００は，
ＶＴＮ１００＝ＶＴ０＋εｖｔ／２（Ｖ）
であり，
ＮＭＯＳトランジスタＮ１０１のＶＴＮ１０１は，
ＶＴＮ１０１＝ＶＴ０−εｖｔ／２（Ｖ）
であると仮定する。
これによって，ＶＴスキューは，
｜ＶＴＮ１００−ＶＴＮ１０１｜＝εｖｔ（Ｖ）
となる。
【０１１２】
この場合，プリセンスノードＰＳ４００は，
ＰＣＶＤＤ−（ＶＴ０＋εｖｔ／２）（Ｖ）
にプリチャージされ，
プリセンスノードＰＳ４０１は，
ＰＣＶＤＤ−（ＶＴ０−εｖｔ／２）（Ｖ）
にプリチャージされる。
【０１１３】
また，メインセンスノードＭＳ４１０，および，メインセンスノードＭＳ４１１の電位は，ともにプリチャージ電位ＰＣＶＤＤとされている。制御信号ＥＱＰＡを電源電位ＳＡＶＤＤとしてＶＴスキュー補償動作が開始されると，各ノード電位は以下のように変化する。
【０１１４】
プリセンスノード対ＰＳ４００，ＰＳ４０１は，イコライズされ，その電位は，ともにＰＣＶＤＤ−ＶＴ０（Ｖ）とされる。このとき，メインセンスノード対ＭＳ４１０，ＭＳ４１１に接続されているトランジスタは，全てオフ状態とされており，メインセンスノード対ＭＳ４１０，４１１は，高インピーダンス状態となる。そして，メインセンスノード対ＭＳ４１０，ＭＳ４１１は，ＮＭＯＳトランジスタＮ１００，Ｎ１０１のゲート容量を介して，プリセンスノード対ＰＳ４００，ＰＳ４０１の電位変化の影響を受ける。これによって，メインセンスノード対ＭＳ４１０，ＭＳ４１１の電位は変化することになる。
【０１１５】
ＮＭＯＳトランジスタＮ１００，Ｎ１０１のゲート容量をともにＣｇとし，メインセンスノードＭＳ４１０，ＭＳ４１１の容量をともにＣＭＳＡとすると，メインセンスノード対ＭＳ４１０，ＭＳ４１１の電位は，以下のように変化する。
【０１１６】
プリセンスノードＰＳ４００の電位がεｖｔ／２（Ｖ）上昇することによって，メインセンスノードＭＳ４１１の電位ＶＭ１は，
ＶＭ１＝ＰＣＶＤＤ＋εｖｔＣｇ／｛２（Ｃｇ＋ＣＭＳＡ）｝（Ｖ）
となる。
【０１１７】
一方，プリセンスノードＰＳ４０１の電位がεｖｔ／２（Ｖ）下降したことによって，メインセンスノードＭＳ４１０の電位ＶＭ０は，
ＶＭ０＝ＰＣＶＤＤ−εｖｔＣｇ／｛２（Ｃｇ＋ＣＭＳＡ）｝（Ｖ）
となる。
【０１１８】
ここで説明の容易化のため，Ｃｇ＝ＣＭＳＡとすると，メインセンスノードＭＳ４１１の電位ＶＭ１，および，メインセンスノードＭＳ４１０の電位ＶＭ０は，それぞれ，
ＶＭ１＝ＰＣＶＤＤ＋εｖｔ／４
ＶＭ０＝ＰＣＶＤＤ−εｖｔ／４
となる。
【０１１９】
ＶＴスキュー補償動作が終了した時点で，スレショルド電位がεｖ／２高いＮＭＯＳトランジスタＮ１００のゲート・ソース電圧ＶＧＳ１００は，
ＶＧＳ１００＝ＶＴ０＋εｖｔ／４
となり，
スレショルド電位がεｖ／２低いＮＭＯＳトランジスタＮ１０１のゲート・ソース電圧ＶＧＳ１０１は，
ＶＧＳ１０１＝ＶＴ０−εｖｔ／４
となる。
【０１２０】
ところで，ＶＴスキュー補償動作が行われない場合，ＮＭＯＳトランジスタＮ１００のゲート・ソース電圧ＶＧＳ１００，および，ＮＭＯＳトランジスタＮ１０１のゲート・ソース電圧ＶＧＳ１０１をＶＴスキュー補償動作が行われる場合の値と同等とするためには，
ＮＭＯＳトランジスタＮ１００のスレショルド電位ＶＴＮ１００が
ＶＴＮ１００＝ＶＴ０＋εｖｔ／４（Ｖ）
であり，
ＮＭＯＳトランジスタＮ１０１のスレショルド電位ＶＴＮ１０１が
ＶＴＮ１０１＝ＶＴ０−εｖｔ／４（Ｖ）
である必要がある。すなわち，ＶＴスキュー補償動作によって，ＶＴスキューが実質的にεｖｔ／２（Ｖ）まで低減されたことになる。
【０１２１】
また，プリセンス動作が開始された直後のプリセンスノード対ＰＳ４００，ＰＳ４０１の電位差は，ビット線対ＢＬ，ＢＬｂの読み出し電位差ΔＶと略同一とされる。すなわち，第３の実施の形態にかかるＤＲＡＭによれば，センスミスを防ぐための読み出し電位差ΔＶの条件は，ΔＶ＞εｖｔ／２とされる。したがって，第３の実施の形態にかかるＤＲＡＭによれば，従来のＤＲＡＭに対して読み出し電位差を１／２としても読み出し動作が可能となり，結果的に，製造ばらつきや動作ノイズが生じた場合であっても安定した動作が実現される。
【０１２２】
上述のように，第３の実施の形態にかかるＤＲＡＭは，メインセンスノード対ＭＳ４１０，ＭＳ４１１，および，プリセンスノード対ＰＳ４００，ＰＳ４０１それぞれに対してイコライズ手段ＥＱＰ５００，ＥＱＭ５００が接続された構成を有するものであるが，イコライズ手段ＥＱＭ５００は，センス回路部ＳＳ５００を非活性化させる際，イコライズ手段ＥＱＰ５００の動作を補助するためのものであり，省略可能な構成要素である。イコライズ手段ＥＱＭ５００が省略された場合，時刻ｔ８から時刻ｔ９におけるイコライズ動作において，プリセンスノード対ＰＳ４００，ＰＳ４０１は，電位ＳＡＶＤＤ／２よりやや低い電位にイコライズされる。また，メインセンスノード対ＭＳ４１０，ＭＳ４１１のうち低電位側ノードは，電位ＳＡＶＤＤ／２まで上昇し，高電位側ノードは，電位ＳＡＶＤＤ／２に保持される。かかるメインセンスノード対ＭＳ４１０，ＭＳ４１１の電位の変化は，イコライズ動作の期間中，ＮＭＯＳトランジスタＮ１００，Ｎ１０１の一方がオン状態とされ，他方がオフ状態とされていることに起因するものである。その後，イコライズ手段ＥＱＭ５００が備えられた場合と同様に，メインセンスノード対ＭＳ４１０，ＭＳ４１１，および，プリセンスノード対ＰＳ４００，ＰＳ４０１へのプリチャージが実施される。
【０１２３】
以上のように，本発明の第３の実施の形態にかかるＤＲＡＭによれば，プリセンスノード対ＰＳ４００，ＰＳ４０１に対してイコライズ手段ＥＱＰ５００が接続され，ＶＴスキュー補償動作が実施されるため，第１，２の実施の形態にかかるＤＲＡＭが有する効果に加えて以下の効果が得られる。
【０１２４】
ビット線の読み出し電位差ΔＶが小さく，例えば，プリアンプ部ＰＳＡ５００に備えられたＮＭＯＳトランジスタＮ１００とＮＭＯＳトランジスタＮ１０１の間のＶＴスキューの１／２程度であっても，センスミスのない動作が可能となる。換言すれば，製造ばらつきによってＮＭＯＳトランジスタＮ１００とＮＭＯＳトランジスタＮ１０１の間のＶＴスキューが大きくなった場合であっても，安定的な動作が実現されることになる。
【０１２５】
また，読み出し電位差ΔＶが小さい場合であってもセンスミスが防止されるため，アレイ部（図示せず。）の動作に必要な電源電位ＳＡＶＤＤを低下させることが可能となる。
【０１２６】
さらに，ＶＴスキュー補償動作は，１つのＮＭＯＳトランジスタＮ５５０によって構成されたイコライズ手段ＥＱＰ５００を追加することによって実現される。したがって，素子レイアウトに対する影響を最小限におさえつつ，動作の安定化を阻害する原因となり得る製造ばらつきを吸収することが可能となる。
【０１２７】
（第４の実施の形態）
本発明の第４の実施の形態にかかるＤＲＡＭについて説明する。この第４の実施の形態にかかるＤＲＡＭは，図９に示すように，第２の実施の形態にかかるＤＲＡＭと同様に，センス回路部ＳＳ４００を備え，さらに，かかるセンス回路部ＳＳ４００に接続されたドライバＤＶＴＧ，ＤＶＷＴ，ＤＶＰＣを備えるものである。
【０１２８】
第４の実施の形態にかかるＤＲＡＭを構成するセンス回路部ＳＳ４００の外部との接続内容は，第２の実施の形態にかかるＤＲＡＭに対して以下の点において異なる。
【０１２９】
まず，メインアンプ部ＭＳＡ４００に関しては，メインセンスノード用プリチャージ手段ＭＰＣ４００に備えられたＰＭＯＳトランジスタＰ１３０，Ｐ１３１のソースとサブストレートゲート，および，センスラッチ手段ＳＬ４００に備えられたＰＭＯＳトランジスタＰ１２０，Ｐ１２１のソースとサブストレートゲートが電源電位ＶＤＤに接続されている。
【０１３０】
また，制御信号ＴＧ，ＷＴ，ＰＣの各供給ラインには，ドライバＤＶＴＧ，ＤＶＷＴ，ＤＶＰＣが接続されており，これによって，制御信号ＴＧ，ＷＴ，ＰＣは，電源電位ＶＤＤと０Ｖの間で振幅することになる。
【０１３１】
各ワード線（図示せず。）は，電源電圧ＶＤＤと０Ｖの間で振幅する所定のドライバで駆動される。また，プリチャージ電位ＶＢＬは，
（ＶＤＤ−ＶＴＮ）／２
と等しくなるように設定される。
【０１３２】
以上のように構成された第４の実施の形態にかかるＤＲＡＭの動作について，第２の実施の形態にかかるＤＲＡＭの動作を示す図６を用いて説明する。なお，第４の実施の形態にかかるＤＲＡＭの動作は，図６において，プリチャージ電位ＰＣＶＤＤおよび電位ＶＰＰを電源電位ＶＤＤに置き換え，また，電位ＶＤＤ／２を電位（ＶＤＤ−ＶＴＮ）／２に置き換えることによって説明される。
【０１３３】
まず，第４の実施の形態にかかるＤＲＡＭにおけるアレイ動作電圧ＶＤＤａｒｒａｙについて説明する。メインアンプ部ＭＳＡ４００が活性化された状態において，メインセンスノード対ＭＳ４１０，ＭＳ４１１のうち高電位側ノードは，電源電位ＶＤＤとされ，低電位側ノードは，０Ｖとされる。各電位は，プリアンプ部ＰＳＡ４００に備えられたＮＭＯＳトランジスタＮ１０２，Ｎ１０４，および，ＮＭＯＳトランジスタＮ１０３，Ｎ１０５を介してビット線対ＢＬ，ＢＬｂに与えられる。このとき，ＮＭＯＳトランジスタＮ１０２，Ｎ１０４，Ｎ１０３，Ｎ１０５の各ゲートは，電源電位ＶＤＤとされる。したがって，低電位となるべきビット線は，０Ｖまで低下するが，高電位となるべきビット線は，電位ＶＤＤ−ＶＴＮまでしか上昇せず，結果的にアレイ動作電圧ＶＤＤａｒｒａｙは，ＶＤＤ−ＶＴＮ（Ｖ）とされる。
【０１３４】
その後，アレイ部（図示せず。）を非活性化する際，ビット線対ＢＬ，ＢＬｂはイコライズされるため，ビット線対ＢＬ，ＢＬｂのプリチャージ電位は，（ＶＤＤ−ＶＴＮ）／２（Ｖ）とされる。また，メインセンスノード対ＭＳ４１０，ＭＳ４１１のプリチャージ電位は，ＶＤＤ（Ｖ）とされ，プリセンスノード対ＰＳ４００，ＰＳ４０１のプリチャージ電位は，ＶＤＤ−ＶＴＮ（Ｖ）とされる。
【０１３５】
ところで，プリセンス動作を開始するためには，プリアンプ部ＰＳＡ４００に備えられたＮＭＯＳトランジスタＮ１００，Ｎ１０１がオンする必要がある。また，ビット線対ＢＬ，ＢＬｂの読みだし電位差をΔＶとすると，プリセンス動作開始時のビット線ＢＬ，ＢＬｂの電位は，ΔＶ＋（ＶＤＤ−ＶＴＮ）／２（Ｖ）以下である。したがって，第４の実施の形態にかかるＤＲＡＭにおいて，プリセンス動作が安定的に行われるためには，ＮＭＯＳトランジスタＮ１００，Ｎ１０１のスレショルド電位ＶＴＮが，
ＶＴＮ＜ＶＤＤ−（ΔＶ＋（ＶＤＤ−ＶＴＮ）／２）
すなわち，
ＶＴＮ＜ＶＤＤ−２ΔＶ
を満足すればよいことになる。
かかる条件は，通常の半導体装置の製造によって達成可能なものであり，特別な設計手段・製造工程を導入する必要がなくなる。
【０１３６】
また，プリセンス動作を完全に終了させるためには，メインセンスノード対ＭＳ４１０，ＭＳ４１１のうちの高電位側ノードの電位低下がδｖであるとして，ＮＭＯＳトランジスタＮ１００，Ｎ１０１のスレショルド電位ＶＴＮが，
ＶＤＤ−δｖ＞ＶＴＮ＋（ＶＤＤ−ＶＴＮ）／２
すなわち，
ＶＴＮ＜ＶＤＤ−２δｖ
を満足すればよいことになる。
【０１３７】
上述のように，メインセンスノードＭＳ４１０，ＭＳ４１１のうちの高電位側ノードから，対応するプリセンスノードへの放電は，低電位側ノードの電位低下によって速やかに停止することになる。したがって，第４の実施の形態にかかるＤＲＡＭによれば，電位低下δｖを小さく設計することが可能となり，
ＶＴＮ＜ＶＤＤ−２δｖ
の条件を容易に満足させることが可能となる。
【０１３８】
以上のように，第４の実施の形態にかかるＤＲＡＭによれば，第１，２，３の実施の形態にかかるＤＲＡＭと同様の効果の他，以下の効果が得られる。
【０１３９】
プリアンプ部ＰＳＡ４００が備えられているため，ビット線対ＢＬ，ＢＬｂのプリチャージ電位と各センスノードのプリチャージ電位が一致していないことによる問題が生じることはなく，アレイ動作電圧ＶＤＤａｒｒａｙをメインセンスノード対ＭＳ４１０，ＭＳ４１１のプリチャージ電位に対し低く設定することが可能となる。具体的には，ビット線対ＢＬ，ＢＬｂのプリチャージ電位をセンスラッチ手段ＳＬ４００の電源電位ＶＤＤの１／２より低く設定することが可能となる。したがって，従来必要とされていた各種の昇圧回路が削除可能となり，回路規模の縮小化および省電力化が実現されることになる。
【０１４０】
さらに，ビット線対ＢＬ，ＢＬｂのプリチャージ電位は，イコライズされることによって得られるため，ビット線対ＢＬ，ＢＬｂにおける放電と充電の不平衡に起因するノイズが生じることはなく，ＤＲＡＭの安定した動作が実現される。
【０１４１】
（第５の実施の形態）
以上の第１，２，３，４の実施の形態にかかるＤＲＡＭに備えられたセンス回路部ＳＳ１００，ＳＳ４００，ＳＳ５００の回路レイアウトについて，図１０を用いて説明する。なお，ここでは，第３の実施の形態にかかるＤＲＡＭに備えられたセンス回路部ＳＳ５００を構成するプリアンプ部ＰＳＡ５００を代表的に説明する。
【０１４２】
図１０において，破線に囲まれている部分は，不純物拡散領域を示し，白抜きの丸印は，第１配線層と不純物拡散領域との接続箇所を示し，黒い丸印は，第２配線層と不純物拡散領域またはゲート電極との接続箇所を示している。
【０１４３】
また，ビット線プリチャージ手段ＢＰＣ４００は，第１配線層Ｐｏ１，Ｐｏ２によって形成されたビット線対ＢＬ，ＢＬｂを介してセルアレイ部（図示せず。）に接続されている。さらに，ビット線対ＢＬ，ＢＬｂに対してワード線（図示せず。）が交差配置されている（図１参照）。
【０１４４】
ビット線プリチャージ手段ＢＰＣ４００に備えられたＮＭＯＳトランジスタＮ１１０，Ｎ１１１は，不純物拡散領域Ｄ１およびワード線（図面縦）方向に形成されたゲート電極ＧＥＱＡによって構成される。
【０１４５】
プリアンプ部ＰＳＡ４００に備えられたスイッチ手段ＴＧＳ４００を構成するＮＭＯＳトランジスタＮ１０２，Ｎ１０３は，不純物拡散領域Ｄ１およびワード線方向に形成されたゲート電極ＧＴＧによって構成される。
【０１４６】
イコライズ手段ＥＱＰ５００を構成するＮＭＯＳトランジスタＮ５５０は，不純物拡散領域Ｄ１およびワード線方向に形成されたゲート電極ＧＥＱＰＡによって構成される。
【０１４７】
プリアンプ部ＰＳＡ５００に備えられた増幅手段ＰＣＡ４００は，以下のようにパターンレイアウトされる。
【０１４８】
ＮＭＯＳトランジスタＮ１００，および，このＮＭＯＳトランジスタＮ１００に対して並列に接続されるＮＭＯＳトランジスタＮ１０４は，Ｔ字形の第１の不純物拡散領域としての不純物拡散領域Ｄ２に形成される。ＮＭＯＳトランジスタＮ１００に交差接続されたＮＭＯＳトランジスタＮ１０１，および，このＮＭＯＳトランジスタＮ１０１に対して並列に接続されるＮＭＯＳトランジスタＮ１０５は，Ｔ字形の第２の不純物拡散領域としての不純物拡散領域Ｄ３に形成される。
【０１４９】
ＮＭＯＳトランジスタＮ１０４のゲートは，ワード線方向に形成された一の制御信号供給ラインとしてのゲート電極ＧＷＴ０に接続され，ＮＭＯＳトランジスタＮ１０５のゲートは，同じくワード線方向に形成された他の制御信号供給ラインとしてのゲート電極ＧＷＴ１に接続される。
【０１５０】
ＤＲＡＭは，通常，プリアンプ部ＰＳＡ５００を含むセンス回路部を複数備えており，各センス回路部は，ワード線方向に繰り返し配列される。そして，各センス回路部は，ワード線方向に形成された複数の電極によって所定の信号および電位が供給される。
【０１５１】
図１０に示すように，不純物拡散領域Ｄ１の一部は，ワード線方向に伸びており，各プリアンプ部ＰＳＡ５００に備えられている不純物拡散領域Ｄ１は，プリチャージ電位ＶＢＬとされている。
【０１５２】
また，ワード線方向に伸びているゲート電極ＧＥＱＡは，制御信号ＥＱＡが供給され，電極ＧＴＧは，制御信号ＴＧが供給され，ゲート電極ＧＥＱＰＡは，制御信号ＥＱＰＡが供給されている。ゲート電極ＧＷＴ０およびゲート電極ＧＷＴ１は，センス回路部の配列の外側において，制御信号ＷＴが供給されている。
【０１５３】
次に，プリアンプ部ＰＳＡ５００の内部接続について説明する。
【０１５４】
第１配線層Ｐｏ１によって形成されたビット線ＢＬは，不純物拡散領域Ｄ１に形成されたＮＭＯＳトランジスタＮ１１０およびＮＭＯＳトランジスタＮ１０２の共有部分に接続され，第１配線層Ｐｏ２によって形成されたビット線ＢＬｂは，不純物拡散領域Ｄ１に形成されたＮＭＯＳトランジスタＮ１１１およびＮＭＯＳトランジスタＮ１０３の共有部分に接続される。
【０１５５】
第１配線層Ｐｏ３によって形成されたプリセンスノードＰＳ４００には，不純物拡散領域Ｄ１に形成されたＮＭＯＳトランジスタＮ１０２およびＮＭＯＳトランジスタＮ５５０の共有部分，並びに，不純物拡散領域Ｄ２に形成されたＮＭＯＳトランジスタＮ１０４のソースおよびＮＭＯＳトランジスタＮ１００のソースが接続される。
【０１５６】
第１配線層Ｐｏ４によって形成されたプリセンスノードＰＳ４０１には，不純物拡散領域Ｄ１に形成されたＮＭＯＳトランジスタＮ１０３およびＮＭＯＳトランジスタＮ５５０の共有部分，並びに，不純物拡散領域Ｄ２に形成されたＮＭＯＳトランジスタＮ１０５のソースおよびＮＭＯＳトランジスタＮ１０１のソースが接続される。
【０１５７】
第２配線層Ｍｅ１によって形成されたメインセンスノードＭＳ４１０は不純物拡散領域Ｄ２に形成されたＮＭＯＳトランジスタＮ１００のゲート，並びに，不純物拡散領域Ｄ３に形成されたＮＭＯＳトランジスタＮ１０５およびＮＭＯＳトランジスタＮ１０１の共有部分に接続される。なお，第２配線層Ｍｅ１は，メインアンプ部ＭＳＡ４００（図示せず。）へと延びている。
【０１５８】
第２配線層Ｍｅ２によって形成されたメインセンスノードＭＳ４１１は，不純物拡散領域Ｄ２に形成されたＮＭＯＳトランジスタＮ１０４およびＮＭＯＳトランジスタＮ１００の共有部分，並びに，不純物拡散領域Ｄ３に形成されたＮＭＯＳトランジスタＮ１０１のゲートに接続される。なお，第２配線層Ｍｅ２は，第１配線層Ｍｅ２と同様に，メインアンプ部ＭＳＡ４００へと延びている。
【０１５９】
以上のように，プリアンプ部ＰＳＡ５００に備えられた増幅手段ＰＣＡ４００を構成するＮＭＯＳトランジスタＮ１００，Ｎ１０１，Ｎ１０４，Ｎ１０５は，２つの分離された不純物拡散領域Ｄ２，Ｄ３に配置されている。そして，各ＮＭＯＳトランジスタＮ１００，Ｎ１０１，Ｎ１０４，Ｎ１０５は，２本のゲート電極ＧＷＴ０，ＧＷＴ１から制御信号ＷＴが共通して供給されるように構成されている。また，図１０に示すように，ビット線方向に形成される配線の本数は，センス回路部ＳＳ５００における第１配線層Ｐｏ１，Ｐｏ２，Ｐｏ３，Ｐｏ４，第２配線層Ｍｅ１，Ｍｅ２ごとに２本ずつとされている。すなわち，各センス回路部に接続されるビット線対ＢＬ，ＢＬｂの配線本数に等しくなる。さらに，各配線と各素子の接続箇所もワード線方向の同一直線上に２個までとされている。したがって，第５の実施の形態にかかるＤＲＡＭは，従来のＤＲＡＭと同等の配線密度で形成されることになり，微細パターンの形成等，特別な工程を要することなく製造可能である。
【０１６０】
以上，添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１６１】
アレイ部については，図１に示したアレイ部Ａ１００に限定されず，センス回路部ＳＳ１００，ＳＳ４００，ＳＳ５００に備えられた一対の入出力端子対Ｐｉｎ，Ｐｉｎｂの一方から読み出し電位が与えられ，他方から参照電位が与えられる構成を有するものであればよい。例えば，メモリセルＭＣがＮＡＮＤ型に接続されてなるアレイ部であってもよい。
【０１６２】
また，ビット線プリチャージ手段ＢＰＣ１００は，イコライズ用トランジスタを含む構成としてもよい。
【０１６３】
また，本発明は，各種電位を以下のように設定した場合であっても適用可能である。プリチャージ電位ＰＣＶＤＤと電位ＶＰＰは，等しくなるよう外部入力される電源電位ＥＶＤＤから昇圧され生成されるようにしてもよい（ＰＣＶＤＤ＝ＶＰＰ＞ＥＶＤＤ）。この場合，電源電位ＳＡＶＤＤは，
ＳＡＶＤＤ＜ＰＣＶＤＤ＝ＶＰＰ
を満足していれば，電源電位ＥＶＤＤと等しくてもよく，あるいは，電源電位ＥＶＤＤを降圧させることによって得られたものであってもよい。
【０１６４】
また，電源電位ＥＶＤＤを昇圧させることによってプリチャージ電位ＰＣＶＤＤを生成し（ＰＣＶＤＤ＞ＥＶＤＤ），電源電圧ＥＶＤＤから，直接，電位ＶＰＰおよび電源電位ＳＡＶＤＤを生成するようにしてもよい。このとき，アレイ動作電圧ＶＤＤａｒｒａｙは，
ＶＤＤａｒｒａｙ＝ＥＶＤＤ−ＶＴＮ
とされ，プリチャージ電位ＶＢＬは，
ＶＢＬ＝（ＥＶＤＤ−ＶＴＮ）／２
とされる。
【０１６５】
このように各種電位を設定することによって，昇圧回路の負担が低減されるため，昇圧回路にかかる面積を縮小することが可能となる。また，昇圧回路が消費していた分の電力が低減されることになる。
【０１６６】
【発明の効果】
以上説明したように，本発明にかかる半導体記憶装置によれば，センス動作時のノイズの発生が抑制され，製造ばらつきがあった場合であっても動作が安定化される。
【０１６７】
また，高速動作を維持しつつアレイ動作電圧を低く設計することが可能となるとともに，素子間隔を狭くレイアウトすることが可能となり，結果的に，より小面積化，低消費電力化が実現される。
【０１６８】
さらに，微細パターンの形成等，特別な工程を要することなく製造することが可能となる。
【０１６９】
なお，本発明にかかる半導体記憶装置によれば，アレイ動作電圧を従来と同様とする場合であっても，従来に対して小さな読み出し電位差でセンスミスなく動作させることが可能化されるため，歩留りが向上することになる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるＤＲＡＭの構成を示す回路図である。
【図２】図１に示したセンス回路部を複数のアレイ部に共有させた場合のブロック図である。
【図３】図１に示したＤＲＡＭの動作を説明するタイミングチャートである。
【図４】本発明の第２の実施の形態にかかるＤＲＡＭの構成を示す回路図である。
【図５】図４に示したセンス回路部を複数のアレイ部に共有させた場合のブロック図である。
【図６】図４に示したＤＲＡＭの動作を説明するタイミングチャートである。
【図７】本発明の第３の実施の形態にかかるＤＲＡＭの構成を示す回路図である。
【図８】図７に示したＤＲＡＭの動作を説明するタイミングチャートである。
【図９】本発明の第４の実施の形態にかかるＤＲＡＭの構成を示す回路図である。
【図１０】本発明の第５の実施の形態にかかるＤＲＡＭのレイアウトを説明する平面図である。
【符号の説明】
１００ ＤＲＡＭ
Ａ１００ アレイ部
ＢＬ，ＢＬｂ ビット線対
ＢＰＣ１００ ビット線プリチャージ手段
Ｄ１ 不純物拡散領域
Ｄ２ 不純物拡散領域
ＥＱＭ５００ イコライズ手段
ＥＱＰ５００ イコライズ手段
ＭＰＣ１００ メインセンスノード用プリチャージ手段
ＭＳ１１０，ＭＳ１１１ メインセンスノード対
ＭＳＡ１００ メインアンプ部
Ｍｅ１ 第２配線層
Ｍｅ２ 第２配線層
ＰＣＡ１００ 増幅手段
ＰＳ１００，ＰＳ１０１ プリセンスノード対
ＰＳＡ１００ プリアンプ部
Ｐｏ１，Ｐｏ２，Ｐｏ３，Ｐｏ４ 第１配線層
ＳＬ１００ センスラッチ手段
ＳＳ１００ センス回路部
ＴＧＳ１００ スイッチ手段
ＷＬ０ ワード線
【発明の属する技術分野】
本発明は，半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体記憶装置は，データを格納するメモリセルがマトリクス状に配列されて成るメモリセルアレイ部，および，ビット線対に接続され，メモリセルから読み出されたデータを検知，増幅するセンスアンプ部を備えている。かかるＤＲＡＭにおいて，ロウアドレス（行アドレス）信号によって一のワード線が選択され，選択されたワード線に接続されているメモリセルに格納されているデータがビット線対に読み出される。ビット線対に読み出されたデータは，センスアンプ部で検知，増幅された後，カラムスイッチ回路を介してデータバスへ出力されることになる。
【０００３】
【発明が解決しようとする課題】
従来のＤＲＡＭ等の半導体記憶装置には，以下の解決すべき課題があった。
【０００４】
アクセスサイクル毎に，選択されたメモリセルアレイにかかるすべてのビット線対の電位差を最大（この，最大電位差を以下，「アレイ動作電圧」という。）とするため，ビット線対の一方が０Ｖに，他方がアレイ動作電圧ＶＤＤａｒｒａｙに充放電される。ＤＲＡＭの消費電力を低減させるためには，アレイ動作電圧ＶＤＤａｒｒａｙを低く抑えることが望ましいが，確実な読み出し動作のためには，ビット線対に生じる読み出し電位差ΔＶを十分な値とすることが必要があった。以上のように，従来のＤＲＡＭにおいて，読み出し動作の安定化と省電力化を両立させることは困難であった。
【０００５】
上記の課題を解決すべく，センスアンプ部にプリアンプおよびメインアンプを備えたＤＲＡＭが開発されている。このプリアンプは，通常，ゲートに所定の電位がバイアスされることによってビット線対とメインアンプとを飽和領域のオフ状態に近い動作点で導通させるトランジスタ対で構成されており，ビット線対間に生じる読み出し電位差ΔＶを増幅しメインアンプに転送する機能を有するものである。
【０００６】
しかし，プリアンプを備えたＤＲＡＭにおいても解決すべき課題があった。プリアンプを構成するトランジスタ対のゲートに与えるべき電位の許容範囲が数十ｍＶと狭く，安定な動作を得るためには製造品質を高いレベルに維持する必要があり，製造コストに影響がおよぶ場合があった。
【０００７】
また，従来のＤＲＡＭの場合，メインアンプによるビット線対の電位差増幅に先だって行われるプリアンプによるビット線対の電位差増幅，いわゆるプリセンス動作に１００ｎｓ程度の時間が必要とされていた。このため，読み出し動作サイクルが５０ｎｓ以下となっている最近のＤＲＡＭにおいては，１００ｎｓの時間を要するプリセンス動作は意味を失いつつあった。
【０００８】
また，メインアンプによるビット線対の電位差増幅，いわゆるメインセンス動作の開始時，ビット線対において，充電電流に先行して放電電流が生じる場合があり，これに伴うノイズによってＤＲＡＭが誤動作するおそれがあった。
【０００９】
さらに，プリアンプを構成するには，通常，ＰＭＯＳトランジスタとＮＭＯＳトランジスタといった異なるタイプのトランジスタが必要であり，このように異なるタイプのトランジスタをウェハ上にレイアウトする場合，同タイプのトランジスタをレイアウトする場合と比較して，トランジスタのラッチアップを防止するためのスペースが広くなってしまっていた。かかるスペースは，ＤＲＡＭの集積化を阻害する一因となっていた。
【００１０】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，低消費電力が低減され，安定的に動作し，さらに製造が容易で，かつ，高集積化が可能な半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために，複数のワード線と複数のビット線対との交差部に形成されたメモリセルがマトリクス状に配列されて成るメモリセルアレイ部と，ビット線対に接続され，メモリセルからの読み出しデータを検出，増幅するセンス回路部とを備えた半導体記憶装置が提供される。そして，この半導体記憶装置に備えられたセンス回路部は，請求項１に記載のように，ビット線対の電位差を増幅するプリアンプ部と，プリアンプ部によって増幅された電位差をさらに増幅するメインアンプ部とを含み，プリアンプおよびメインアンプは，以下の特徴を備えている。
【００１２】
プリアンプ部は，ビット線対の一方のビット線を電気的に遮断することが可能な第１のスイッチ手段と，ビット線対の他方のビット線を電気的に遮断することが可能な第２のスイッチ手段と，第１のスイッチ手段に直列に接続され，一方のビット線を電気的に遮断することが可能な第３のスイッチ手段と，第２のスイッチ手段に直列に接続され，他方のビット線を電気的に遮断することが可能な第４のスイッチ手段と，一方の電極が第３のスイッチ手段の一方の端子に接続され，他方の電極が第３のスイッチ手段の他方の端子に接続され，制御電極が第４のスイッチ手段の一方の端子に接続された第１のトランジスタと，一方の電極が第４のスイッチ手段の一方の端子に接続され，他方の電極が第４のスイッチ手段の他方の端子に接続され，制御電極が第３のスイッチ手段の一方の端子に接続された第２のトランジスタとを備えたことを特徴としている。
【００１３】
メインアンプ部は，ソースが第１の電源電位の供給ラインに接続され，ドレインが一方のビット線に接続され，ゲートが他方のビット線に接続された第１のＰチャネル型トランジスタと，ソースが第１の電源電位の供給ラインに接続され，ドレインが他方のビット線に接続され，ゲートが一方のビット線に接続された第２のＰチャネル型トランジスタと，ソースが第５のスイッチ手段を介して第２の電源電位の供給ラインに接続され，ドレインが一方のビット線に接続され，ゲートが他方のビット線に接続された第１のＮチャネル型トランジスタと，ソースが第５のスイッチ手段を介して第２の電源電位の供給ラインに接続され，ドレインが他方のビット線に接続され，ゲートが一方のビット線に接続された第２のＮチャネル型トランジスタとを備えたことを特徴としている。
【００１４】
かかる構成によれば，第１のスイッチ手段および第２のスイッチ手段をオン／オフ制御することによってプリセンス動作を行うことが可能となる。すなわち，プリアンプ部に対して高精度に調整された電位を与えることなく，半導体記憶装置の動作を安定化させることが可能となる。また，第１のトランジスタと第２のトランジスタは，相互に正帰還がかかるように構成されているため，プリセンス動作に要する時間が短縮される。
【００１５】
請求項２に記載のように，第１のスイッチ手段，第２のスイッチ手段，第３のスイッチ手段，および第４のスイッチ手段を，第１のトランジスタおよび第２のトランジスタと同じ伝導型のトランジスタで構成することによって，センス回路部に要する面積が減少し，結果的に半導体記憶装置の小型化が可能となる。
【００１６】
さらに，請求項３に記載のように，センス回路部に対して，第３のトランジスタおよび第４のトランジスタから構成されビット線対をプリチャージ電位にプリチャージする機能を有するビット線プリチャージ手段を備えるようにしてもよい。かかる構成によれば，ビット線対は，ビット線プリチャージ手段によって予め所定の電位にプリチャージされるため，センス動作時のノイズの発生を抑制することが可能となる。そして，第３のトランジスタおよび第４のトランジスタを，第１のトランジスタおよび第２のトランジスタと同じ伝導型とすることによって，ビット線プリチャージ手段にかかる回路面積を最小限に抑えることが可能となる。
【００１７】
また，請求項４に記載のように，プリチャージ電位を第１の電源電位の１／２以下とすることによって，センス回路部の省電力化が実現する。
【００１８】
請求項５に記載のように，センス回路部に対して，第１のスイッチ手段と第３のスイッチ手段との接続ノードの電位，および，第２のスイッチ手段と第４のスイッチ手段との接続ノードの電位を等化するイコライズ手段を備えるようにしてもよい。かかる構成によれば，半導体記憶装置の製造ばらつき等にともない，トランジスタ間にスレショルド電位の差が生じた場合であっても，イコライズ手段によって，かかるスレショルド電位差を吸収することが可能となる。
【００１９】
また，請求項６によれば，第３のスイッチ手段と第１のトランジスタは，第１の不純物拡散領域に形成され，第４のスイッチ手段と第２のトランジスタは，第２の不純物拡散領域に形成され，第３のスイッチ手段を構成するトランジスタの制御電極は，ワード線に沿って形成された一の制御信号供給ラインに接続され，第４のスイッチ手段を構成するトランジスタの制御電極は，ワード線に沿って形成された他の制御信号供給ラインに接続されたことを特徴とする半導体記憶装置が提供される。例えば，第１の不純物拡散領域と第２の不純物拡散領域をビット線方向に列べてレイアウトすることによって，請求項１，２，３，４，５に記載の半導体記憶装置を最小の面積で構成することが可能となる。
【００２０】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体記憶装置の好適な実施の形態について詳細に説明する。なお，以下の説明において，略同一の機能および構成を有する構成要素については，同一符号を付することにより，重複説明を省略することにする。
【００２１】
（第１の実施の形態）
本発明の第１の実施の形態にかかるＤＲＡＭ１００を図１に示す。このＤＲＡＭ１００は，アレイ部Ａ１００およびセンス回路部ＳＳ１００を備えるものである。
【００２２】
アレイ部Ａ１００は，複数のワード線ＷＬ０，ＷＬ１，・・・，および，複数のビット線対ＢＬ，ＢＬｂ，・・・を備えており，各ワード線と各ビット線対の交差部には，メモリセルＭＣが交互配置されている。メモリセルＭＣは，ＭＯＳトランジスタＴとストレージ容量Ｃｓから構成されており，トランジスタＴのゲートは，各ワード線に接続され，ソースは，ストレージ容量Ｃｓの一端に接続され，ドレインは，各ビット線に接続されている。また，ストレージ容量Ｃｓの他端は，電位供給端子ＶＣＰに接続されている。なお，電位供給端子ＶＣＰは，ＤＲＡＭ１００の動作期間，所定の電位にバイアスされる。
【００２３】
各ビット線対ＢＬ，ＢＬｂに接続されているセンス回路部ＳＳ１００は，ビット線プリチャージ手段ＢＰＣ１００，プリアンプ部ＰＳＡ１００，およびメインアンプ部ＭＳＡ１００から構成されている。
【００２４】
ビット線プリチャージ手段ＢＰＣ１００は，ビット線ＢＬとプリチャージ電位ＶＢＬの供給ラインとの間に備えられたスイッチ素子ＳＷ１１０，および，ビット線ＢＬｂとプリチャージ電位ＶＢＬの供給ラインとの間に備えられたスイッチ素子ＳＷ１１１から構成されており，ビット線対ＢＬ，ＢＬｂをプリチャージ電位ＶＢＬにプリチャージする機能を有するものである。
【００２５】
プリアンプ部ＰＳＡ１００は，各ビット線対ＢＬ，ＢＬｂが接続される入出力端子対Ｐｉｎ，Ｐｉｎｂ，および，メインアンプ部ＭＳＡ１００が接続される入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂを備えている。そして，入出力端子対Ｐｉｎ，Ｐｉｎｂとプリセンス回路部内部ノード対（以下，「プリセンスノード対」という。）ＰＳ１００，ＰＳ１０１との間には，スイッチ手段ＴＧＳ１００が備えられ，プリセンスノード対ＰＳ１００，ＰＳ１０１と入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂとの間には増幅手段ＰＣＡ１００が備えられている。スイッチ手段ＴＧＳ１００は，入出力端子ＰｉｎとプリセンスノードＰＳ１００との間に設けられた第１のスイッチ手段としてのスイッチ素子ＳＷ１０２と，入出力端子ＰｉｎｂとプリセンスノードＰＳ１０１との間に設けられた第２のスイッチ手段としてのスイッチ素子ＳＷ１０３とで構成されている。また，増幅手段ＰＣＡ１００は，ゲートとドレインが互いに交差接続された第１，２のトランジスタとしてのＮチャネル型ＭＯＳトランジスタ（以下，「ＮＭＯＳトランジスタ」という。）Ｎ１００，Ｎ１０１，および，第３，４のスイッチ手段としてのスイッチ素子ＳＷ１０４，ＳＷ１０５から構成されている。ＮＭＯＳトランジスタＮ１００のソースは，プリセンスノードＰＳ１００に接続され，ゲートは，入出力端子Ｐｏｕｔｂに接続され，ドレインは，入出力端子Ｐｏｕｔに接続されている。ＮＭＯＳトランジスタＮ１０１のソースは，プリセンスノードＰＳ１０１に接続され，ゲートは，入出力端子Ｐｏｕｔに接続され，ドレインは入出力端子Ｐｏｕｔｂに接続されている。スイッチ素子ＳＷ１０４は，プリセンスノードＰＳ１００と入出力端子Ｐｏｕｔとの間に備えられ，スイッチ素子ＳＷ１０５は，プリセンスノードＰＳ１０１と入出力端子Ｐｏｕｔｂとの間に備えられている。以上のように構成されたプリアンプ部ＰＳＡ１００は，ビット線対ＢＬ，ＢＬｂの電位差を部分的に増幅し，増幅した電位差をメインアンプ部ＭＳＡ１００に伝達する機能を有するものである。
【００２６】
メインアンプ部ＭＳＡ１００は，プリアンプ部ＰＳＡ１００によって増幅されたビット線対ＢＬ，ＢＬｂの電位差をさらに増幅するものである。このメインアンプ部ＭＳＡ１００には，プリアンプ部ＰＳＡ１００の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂに接続された入出力端子対ＭＮ１０，ＭＮ１０ｂが設けられている。入出力端子ＭＮ１０は，メインセンスノードＭＳ１１０を介して入出力端子ＭＮ１１に対してフィードスルー的に接続されており，入出力端子ＭＮ１０ｂは，メインセンスノードＭＳ１１１を介して入出力端子ＭＮ１１ｂに対してフィードスルー的に接続されている。
【００２７】
メインセンスノードＭＳ１１０，ＭＳ１１１には，センスラッチ手段ＳＬ１００，メインセンスノード用プリチャージ手段ＭＰＣ１００，およびデータ転送手段ＲＷ１００が並列に接続されている。
【００２８】
センスラッチ手段ＳＬ１００は，ゲートとドレインが互いに交差接続された第１，２のＮチャネル型トランジスタとしてのＮＭＯＳトランジスタＮ１２０，Ｎ１２１，ゲートとドレインが互いに交差接続された第１，２のＰチャネル型トランジスタとしてのＰチャネル型ＭＯＳトランジスタ（以下，「ＰＭＯＳトランジスタ」という。）Ｐ１２０，Ｐ１２１，およびセンスラッチ手段ＳＬ１００をオン／オフ制御する第５のスイッチ手段としてのＮＭＯＳトランジスタＮ１２２から構成されている。ＮＭＯＳトランジスタＮ１２０，Ｎ１２１のソースは，ＮＭＯＳトランジスタＮ１２２のドレインに接続されている。ＮＭＯＳトランジスタＮ１２２のゲートは，制御信号ＳＬＮＧの供給ラインに接続され，ソースは，第２の電源電位としての電源電位ＶＳＳ（＝０Ｖ）に接続されている。ＰＭＯＳトランジスタＰ１２０，Ｐ１２１のソースは，第１の電源電位としての電源電位ＳＡＶＤＤの供給ラインに接続されている。
【００２９】
メインセンスノード用プリチャージ手段ＭＰＣ１００は，メインセンスノードＭＳ１１０とプリチャージ電位ＰＣＶＤＤの供給ラインの間に備えられたスイッチ素子ＳＷ１３０，および，メインセンスノードＭＳ１１１とプリチャージ電位ＰＣＶＤＤの供給ラインとの間に備えられたスイッチ素子ＳＷ１３１から構成されている。ここで，プリチャージ電位供給ラインによって供給されるプリチャージ電位ＰＣＶＤＤは，電源電位ＳＡＶＤＤより十分に高くなるように調整される。
【００３０】
データ転送手段ＲＷ１００は，メインセンスノードＭＳ１１０，ＭＳ１１１とデータバス線対ＤＢとの間に設けられたＮＭＯＳトランジスタＮ１４０，Ｎ１４１で構成されている。
【００３１】
なお，以上のように構成された第１の実施の形態にかかるＤＲＡＭ１００は，図１に示すように，アレイ部Ａ１００とセンス回路部ＳＳ１００が一対一で設けられた構成とされているが，図２に示すように構成することによって，隣接する複数のアレイ部に対して一のセンス回路部を共有させることが可能となる。
【００３２】
この場合，センス回路部は，第１のビット線プリチャージ手段ＢＰＣ１００，第２のビット線プリチャージ手段ＢＰＣ１０１，第１のプリアンプ部ＰＳＡ１００，第２のプリアンプ部ＰＳＡ１０１，およびメインアンプ部ＭＳＡ１００から構成される。ここで，第１のビット線プリチャージ手段ＢＰＣ１００，および，第２のビット線プリチャージ手段ＢＰＣ１０１の内部回路は，略同一に構成されている。同様に，第１のプリアンプ部ＰＳＡ１００，および，第２のプリアンプ部ＰＳＡ１０１の内部回路は，略同一に構成されている。
【００３３】
ビット線対ＢＬｌ，ＢＬｌｂは，第１のビット線プリチャージ手段ＢＰＣ１００の入出力端子対，および，第１のプリアンプ部ＰＳＡ１００の入出力端子対Ｐｉｎ，Ｐｉｎｂに接続されている。第１のプリアンプ部ＰＳＡ１００の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂは，メインアンプ部ＭＳＡ１００の入出力端子対ＭＮ１０，ＭＮ１０ｂに接続されている。メインアンプ部ＭＳＡ１００の入出力端子対ＭＮ１１，ＭＮ１１ｂは，第２のプリアンプ部ＰＳＡ１０１の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂに接続されている。第２のプリアンプ部ＰＳＡ１０１の入出力端子対Ｐｉｎ，Ｐｉｎｂは，第２のビット線プリチャージ手段ＢＰＣ１０１の入出力端子対，および，ビット線対ＢＬｒ，ＢＬｒｂに接続されている。かかる構成によって，一のセンス回路部は，隣接するアレイ部に共有されることになる。
【００３４】
以上のように構成された第１の実施の形態にかかるＤＲＡＭ１００の動作について図３を用いて説明する。図３は，このＤＲＡＭ１００の読み出し動作および書き込み動作を示すタイミングチャートである。なお，本実施の形態にかかるＤＲＡＭ１００に対して，アレイ動作電圧ＶＤＤａｒｒａｙとして電源電位ＳＡＶＤＤが用いられている。
【００３５】
読み出し動作の初期状態（時刻ｔ０）では，各ワード線ＷＬ０，ＷＬ１，・・・は，０Ｖにバイアスされている。ビット線プリチャージ手段ＢＰＣ１００に備えられたスイッチ素子ＳＷ１１０，ＳＷ１１１は，オン状態とされており，ビット線対ＢＬ，ＢＬｂは，ビット線プリチャージ手段ＢＰＣ１００によってプリチャージ電位ＶＢＬにバイアスされている。ここで，プリチャージ電位ＶＢＬは，電源電位ＳＡＶＤＤの１／２となるように設定されている。また，スイッチ手段ＴＧＳ１００に備えられたスイッチ素子ＳＷ１０２，ＳＷ１０３，および，増幅手段ＰＣＡ１００に備えられたスイッチ素子ＳＷ１０４，ＳＷ１０５は，オフ状態とされ，メインセンスノード用プリチャージ手段ＭＰＣ１００に備えられたスイッチ素子ＳＷ１３０，ＳＷ１３１は，オン状態とされている。さらに，センスラッチ手段ＳＬ１００に供給される制御信号ＳＬＮＧは０Ｖとされている。この結果，メインセンスノード対ＭＳ１１０，ＭＳ１１１は，プリチャージ電位ＰＣＶＤＤにプリチャージされ，プリセンスノード対ＰＳ１００，ＰＳ１０１は，プリチャージ電位ＶＰＳＰＣ（＞ＳＡＶＤＤ／２）にプリチャージされ，増幅手段ＰＣＡ１００，および，センスラッチ手段ＳＬ１００は，いずれもオフ状態とされる。ここで，プリチャージ電位ＶＰＳＰＣは，スイッチ素子ＳＷ１０４，ＳＷ１０５がＮＭＯＳトランジスタで構成されている場合，ＰＣＶＤＤ−ＶＴＮ（ＶＴＮ：ＮＭＯＳトランジスタのスレショルド電位）となる。
【００３６】
次に，アレイ部Ａ１００，および，センス回路部ＳＳ１００の活性化の手順を説明する。時刻ｔ１で，外部からアドレス信号が入力されると，一のアレイ部としてアレイ部Ａ１００が選択され，対応するビット線プリチャージ手段ＢＰＣ１００に備えられたスイッチ素子ＳＷ１１０，ＳＷ１１１，および，メインセンスノード用プリチャージ手段ＭＰＣ１００に備えられたスイッチ素子ＳＷ１３０，ＳＷ１３１がオフ状態となる。
【００３７】
時刻ｔ２において，入力されたアドレスに基づくワード線ＷＬ０は，電位ＶＰＰ（＞電源電位ＶＤＤ＋スレショルド電位ＶＴＮ）までドライブされ，ビット線対ＢＬ，ＢＬｂの間，および，プリセンスノード対ＰＳ１００，ＰＳ１０１の間に読み出し電位差ΔＶが生じる。図３は，メモリセルＭＣにデータ”１”が格納されている場合の動作を示しいる。そして，ビット線ＢＬの電位は，読み出し電位差ΔＶ＋ＳＡＶＤＤ／２とされ，ビット線ＢＬｂの電位は，ＳＡＶＤＤ／２とされている。
【００３８】
時刻ｔ３において，プリアンプ部ＰＳＡ１００が活性化され，プリセンス動作が開始される。スイッチ手段ＴＧＳ１００に備えられたスイッチ素子ＳＷ１０２，ＳＷ１０３がオン状態とされ，ビット線対ＢＬ，ＢＬｂの間の電位差がプリセンスノード対ＰＳ１００，ＰＳ１０１に転送される。
【００３９】
一般に，接続される素子数の関係から，プリセンスノードの容量は，ビット線の容量に比べ十分小さくすることが可能である。このため，プリセンスノード対ＰＳ１００，ＰＳ１０１の電位は，対応するビット線ＢＬ，ＢＬｂの電位にほぼ等しくなる。そして，プリセンスノードＰＳ１００の電位ＶＰＳは，プリチャージ電位ＶＰＳＰＣからΔＶ＋ＳＡＶＤＤ／２に低下し，プリセンスノードＰＳ１０１の電位ＶＰＳｂは，プリチャージ電位ＶＰＳＰＣからＳＡＶＤＤ／２に急速に低下する。
【００４０】
プリセンスノードＰＳ１００，ＰＳ１０１の電位ＶＳＰ，ＶＳＰｂが低下し始めると，増幅手段ＰＣＡ１００に備えられたＮＭＯＳトランジスタＮ１００，Ｎ１０１は，オン状態となる。このとき，ＮＭＯＳトランジスタＮ１００，Ｎ１０１のゲート・ソース間電圧は，ＰＣＶＤＤ−ＳＡＶＤＤ／２（＞＞ＶＴＮ）近くになるため，オン抵抗は，ともに十分小さいものとなる。
【００４１】
また，プリセンスノードＰＳ１００に対して電位の低いプリセンスノードＰＳ１０１に接続されているＮＭＯＳトランジスタＮ１０１は，先にオン状態とされ，ＮＭＯＳトランジスタＮ１０１を流れる電流は，ＮＭＯＳトランジスタＮ１００を流れる電流より大きくなる。この結果，プリアンプ部ＰＳＡ１００の入出力端子Ｐｏｕｔの電位，すなわちメインセンスノードＭＳ１１０の電位は，あまり変化しないのに対して，入出力端子Ｐｏｕｔｂの電位，すなわちメインセンスノードＭＳ１１１の電位は，プリセンスノードＰＳ１０１の電位まで急速に低下する。
【００４２】
以上のように，メインセンスノード対ＭＳ１１０，ＭＳ１１１からプリセンスノード対ＰＳ１００，ＰＳ１０１を介してビット線対ＢＬ，ＢＬｂへ電荷が移動し，プリセンスノード対ＰＳ１００，ＰＳ１０１とビット線対ＢＬ，ＢＬｂの電位が上昇し始める。プリセンスノード対ＰＳ１００，ＰＳ１０１とビット線対ＢＬ，ＢＬｂの容量の合計（ただし，ビット線対ＢＬ，ＢＬｂの容量は，プリセンスノード対ＰＳ１００，ＰＳ１０１の容量に対して十分大きいため，これらの合計は，ほぼビット線対ＢＬ，ＢＬｂの容量ＣＢに等しいと考えてよい。）は，メインセンスノード対ＭＳ１１０，ＭＳ１１１の容量ＣＳＡより十分大きいため，プリセンスノード対ＰＳ１００，ＰＳ１０１とビット線対ＢＬ，ＢＬｂの電位の上昇分は，メインセンスノード対ＭＳ１１０，ＭＳ１１１の電位の降下分より小さくなる。
【００４３】
ＮＭＯＳトランジスタＮ１０１のソースに接続されているプリセンスノードＰＳ１０１の電位上昇分は小さく，ゲートに接続される入出力端子Ｐｏｕｔの電位の低下もゆるやかであるため，このＮＭＯＳトランジスタＮ１０１のオン抵抗が大きく変化することはない。その結果，入出力端子Ｐｏｕｔｂの電位（メインセンスノードＭＳ１１１の電位）は，プリセンスノードＰＳ１０１の電位と等しくなるまで低下し続ける。一方，ＮＭＯＳトランジスタＮ１００のソースに接続されるプリセンスノードＰＳ１００の電位上昇分は小さいものの，ゲートに接続される入出力端子Ｐｏｕｔｂの電位が急速に低下するため，このＮＭＯＳトランジスタＮ１００は，オン抵抗が急速に大きくなりオフ状態となる。この結果，入出力端子Ｐｏｕｔの電位（メインセンスノードＭＳ１１０の電位）は高い値で維持される。そして，メインセンスノード対ＭＳ１１０，ＭＳ１１１において，増幅された読み出し電位差ΔＶＳＡ（＞＞ΔＶ）が得られ，プリセンス動作が終了する。
【００４４】
このとき，ＮＭＯＳトランジスタＮ１０１は，オン状態を維持しており，入出力端子Ｐｏｕｔの電位は，プリセンスノードＰＳ１０１の電位とスレショルド電位ＶＴＮの和以上の高い状態となる。結果的に読み出し電位差ΔＶＳＡは，スレショルド電位ＶＴＮより高くなる（ΔＶＳＡ＞ＶＴＮ）。
【００４５】
以上のように，第１の実施の形態にかかるＤＲＡＭ１００によれば，高精度に調整された電位を与えることなく，内部に備えられたスイッチ素子のオン／オフ制御によって，大きなノイズの発生を伴うビット線の充放電より先にビット線対ＢＬ，ＢＬｂに生じた読み出し電位差ΔＶを増幅しメインアンプ部ＭＳＡ１００へ転送することが可能となる。
【００４６】
また，第１の実施の形態にかかるＤＲＡＭ１００によれば，プリセンス動作が開始する際，増幅手段ＰＣＡ１００に備えられたＮＭＯＳトランジスタＮ１００，Ｎ１０１のオン抵抗は小さく，さらに，これらＮＭＯＳトランジスタＮ１００，Ｎ１０１のドレイン電流の初期差分が互いのゲートへ正帰還されセンス動作を加速させるため，数ｎｓ以内にプリセンス動作を終了させることが可能となる。そして，このＮＭＯＳトランジスタＮ１００，Ｎ１０１の正帰還動作によって，メインセンスノード対ＭＳ１１０，ＭＳ１１１のプリチャージ電位ＰＣＶＤＤを特に高電位に設定することなく，大きな読み出し電位差ΔＶＳＡを得ることが可能となる。また，メインセンスノード対ＭＳ１１０，ＭＳ１１１の高電位側ノードの電位は，ＰＣＶＤＤ−δｖとされ，低電位側ノードの電位は，ＰＣＶＤＤ−ΔＶＳＡ−δｖ（δｖ＜＜ΔＶＳＡ）とされている。
【００４７】
時刻ｔ４において，メインアンプ部ＭＳＡ１００が活性化される。すなわち，センスラッチ手段ＳＬ１００に供給される制御信号ＳＬＮＧが高電位（例えば，電源電位ＳＡＶＤＤ）とされ，センスラッチ手段ＳＬ１００に備えられたＮＭＯＳトランジスタＮ１２０，Ｎ１２１によってセンス動作が開始される。この結果，メインセンスノード対ＭＳ１１０，ＭＳ１１１のうち電位の低い方のノード（ＭＳ１１１）の電位がさらに低下する。この電位がＳＡＶＤＤ−ＶＴＰ（ＶＴＰ：ＰＭＯＳトランジスタのスレショルド電位の絶対値）以下に達すると，センスラッチ手段ＳＬ１００に備えられたＰＭＯＳトランジスタＰ１２０，Ｐ１２１もセンスラッチとして機能し，高電位側のノード（ＭＳ１１０）は，電源電位ＳＡＶＤＤにプルアップされることになる。また，高電位側のノード（ＭＳ１１０）の電位は，低電位側のノード（ＭＳ１１１）の電位に対して，スレショルド電位ＶＴＮだけ高いため，低電位側のビット線ＢＬｂからセンスラッチ手段ＳＬ１００に対して，ＮＭＯＳトランジスタＮ１２１を介して電流が流れ，ビット線ＢＬｂの電荷は，電源電位ＶＳＳ（＝０Ｖ）に放電される。したがって，センス動作におけるＮＭＯＳトランジスタＮ１２１の電流の極性は，プリセンス動作時に対して反転することになる。
【００４８】
時刻ｔ６において，プリアンプ部ＰＳＡ１００に備えられたスイッチ素子ＳＷ１０４，ＳＷ１０５は，オン状態とされる。この結果，センスラッチ手段ＳＬ１００から高電位側のビット線ＢＬに対して，スイッチ素子ＳＷ１０４を介して電流が流れ，ビット線ＢＬの電荷は，電源電位ＳＡＶＤＤに放電される。そして，メモリセルＭＣへデータがリストアされ，アレイ動作電圧ＶＤＤａｒｒａｙは，電源電位ＳＡＶＤＤと等しくなる。
【００４９】
次に，第１の実施の形態にかかるＤＲＡＭ１００の書き込み動作の説明をする。
【００５０】
書き込み動作においては，予めデータバスＤＢに所定の書き込みデータが印加されている。時刻ｔ６において，カラム線ＣＬが高電位（ＶＤＤ）とされ，データバスＤＢ上のデータがセンスラッチ手段ＳＬ１００に転送される。このとき，書き込みデータがセンスラッチ手段ＳＬ１００の保持データと異なる場合，図３に示したように，センスラッチ手段ＳＬ１００の状態，すなわちメインセンスノード対ＭＳ１１０，ＭＳ１１１の電位が反転する。センスラッチ手段ＳＬ１００のデータは，プリアンプ部ＰＳＡ１００に備えられたスイッチ素子ＳＷ１０４，ＳＷ１０５を介してビット線対ＢＬ，ＢＬｂに転送され，メモリセルへの書き込みが終了する。データ転送終了後，カラム線ＣＬは，低電位（＝０Ｖ）に戻される。
【００５１】
次に，アレイ部Ａ１００，および，センス回路部ＳＳ１００の非活性化の動作について説明する。
【００５２】
時刻ｔ７において，ワード線ＷＬ０が非活性化される。
【００５３】
時刻ｔ８において，プリアンプ部ＰＳＡ１００に備えられたスイッチ素子ＳＷ１０２，ＳＷ１０３がオフされ，さらに，制御信号ＳＬＮＧが０Ｖとされ，これによって，センスラッチ手段ＳＬ１００が非活性化されることになる。
【００５４】
時刻ｔ９において，ビット線プリチャージ手段ＢＰＣ１００に備えられたスイッチ素子ＳＷ１１０，ＳＷ１１１，および，メインセンスノード用プリチャージ手段ＭＰＣ１００に備えられたスイッチ素子ＳＷ１３０，ＳＷ１３１がオン状態とされ，ビット線対ＢＬ，ＢＬｂは，ＳＡＶＤＤ／２にプリチャージされ，メインセンスノード対ＭＳ１１０，ＭＳ１１１は，プリチャージ電位ＰＣＶＤＤにプリチャージされる。この結果，プリセンスノード対ＰＳ１００，ＰＳ１０１は，所定の電位にプリチャージされる。なお，このプリチャージされる電位は，スイッチ素子ＳＷ１０４，ＳＷ１０５がＮＭＯＳトランジスタであるため，ＶＰＰ−ＶＴＮとなる。ただし，ＳＡＶＤＤ＞ＶＰＰ−ＶＴＮである場合は，電源電位ＳＡＶＤＤである。
【００５５】
その後，プリアンプ部ＰＳＡ１００に備えられたスイッチ素子ＳＷ１０４，ＳＷ１０５はオフ状態とされ，ＤＲＡＭ１００における各ノードは，初期状態と同電位にプリチャージされる。なお，ビット線プリチャージ手段ＢＰＣ１００をオンするタイミングは，時刻ｔ８以降であれば，例えば，時刻ｔ９以前であってもよい。
【００５６】
以上のように，本発明の第１の実施の形態にかかるＤＲＡＭ１００によれば，ビット線対ＢＬ，ＢＬｂが予めアレイ動作電圧ＶＤＤａｒｒａｙの１／２にプリチャージされ，その後，かかるビット線対ＢＬ，ＢＬｂに対して充放電がなされるため，センス動作時のノイズの発生を抑制することが可能となる。
【００５７】
そして，ノイズの発生を伴うビット線対ＢＬ，ＢＬｂの充放電以前にプリセンス動作が行われ，ビット線対ＢＬ，ＢＬｂの読み出し電位差ΔＶが増幅されるため，読み出し電位ΔＶが低い場合であっても安定したセンス動作が実現される。しかも，上述の通り，ノイズの発生が抑制されているため，アレイ動作電圧ＶＤＤａｒｒａｙを低くすることが可能である。
【００５８】
また，プリセンス動作終了時，メインセンスノード対ＭＳ１１０，ＭＳ１１１の高電位側ノードは，ＰＣＶＤＤ−δｖとされ，低電位側ノードは，ＰＣＶＤＤ−ΔＶＳＡ−δｖ（δｖ＜＜ΔＶＳＡ）とされる。すなわち，メインセンスノード対ＭＳ１１０，ＭＳ１１１には，増幅された読み出し電位差ΔＶＳＡが出力される。したがって，プリチャージ電位ＰＣＶＤＤを電源電位ＳＡＶＤＤに対して高く設定することにより，センスラッチ手段ＳＬ１００の動作条件，ＰＣＶＤＤ−δｖ＞ＰＣＶＤＤ−ΔＶＳＡ−δｖ＞ＶＴＮを満足させつつ，電源電位ＳＡＶＤＤを低減させることが可能となる。
【００５９】
さらに，本発明の第１の実施の形態にかかるＤＲＡＭ１００によれば，スイッチ手段ＴＧＳ１００に備えられたスイッチ素子ＳＷ１０２，ＳＷ１０３のオン／オフ制御するだけでプリセンス動作を実行することが可能となる。すなわち，プリアンプ部ＰＳＡ１００に対して高精度に調整された電位を与えることなく，製造バラツキが生じた場合であっても，安定した動作が実現される。
【００６０】
ところで，増幅手段ＰＣＡ１００を構成するＮＭＯＳトランジスタＮ１００，Ｎ１０１のオン抵抗は小さく，また，これらＮＭＯＳトランジスタＮ１００，Ｎ１０１には相互に正帰還がかかるように構成されている。このため，ＤＲＡＭ１００のプリセンス動作が数ｎｓ以内に終了することになる。
【００６１】
また，上述のように，ＮＭＯＳトランジスタＮ１００，Ｎ１０１による正帰還増幅が行われるため，メインセンスノード対ＭＳ１１０，ＭＳ１１１に対するプリチャージ電位ＰＣＶＤＤを特に高く設定することなく高い読み出し電位差ΔＶＳＡを得ることが可能となる。
【００６２】
また，ＮＭＯＳトランジスタＮ１２０，Ｎ１２１，および，ＰＭＯＳトランジスタＰ１２０，Ｐ１２１を含むセンスラッチ手段ＳＬ１００が接続されるメインセンスノード対ＭＳ１１０，ＭＳ１１１において，プリセンス動作終了時，十分な電位差が得られる。このため，一方のトランジスタ対（例えば，ＰＭＯＳトランジスタＰ１２０，Ｐ１２１）を活性化するタイミングを他方のトランジスタ対（例えば，ＮＭＯＳトランジスタＮ１２０，Ｎ１２１）の活性化に対して遅らせる必要がない。本発明の実施の形態にかかるＤＲＡＭ１００によれば，ＰＭＯＳトランジスタＰ１２０，Ｐ１２１は，メインセンスノード対ＭＳ１１０，ＭＳ１１１の電位低下に応じて自ずと活性化される。したがって，メインセンス動作開始時におけるセンスラッチ手段ＳＬ１００と電源電位ＳＡＶＤＤとの間の充電電流と放電電流の不平衡を抑制することが可能となる。
【００６３】
（第２の実施の形態）
本発明の第２の実施の形態にかかるＤＲＡＭについて説明する。この第２の実施の形態にかかるＤＲＡＭは，第１の実施の形態にかかるＤＲＡＭ１００に対して，センス回路部ＳＳ１００がセンス回路部ＳＳ４００に置き換えられた構成を有するものである。このセンス回路部ＳＳ４００の構成を図４に示す。
【００６４】
ビット線対ＢＬ，ＢＬｂに接続されるセンス回路部ＳＳ４００は，ビット線対ＢＬ，ＢＬｂをプリチャージ電位ＶＢＬにプリチャージするビット線プリチャージ手段ＢＰＣ４００，ビット線対ＢＬ，ＢＬｂの電位差を部分的に増幅しメインアンプ部ＭＳＡ４００に転送するプリアンプ部ＰＳＡ４００，およびプリアンプ部ＰＳＡ４００にて増幅された電位差をさらに増幅するメインアンプ部ＭＳＡ４００で構成されている。
【００６５】
このビット線プリチャージ手段ＢＰＣ４００は，第１の実施の形態にかかるＤＲＡＭ１００を構成するビット線プリチャージ手段ＢＰＣ１００に対応するものであり，第３，４のトランジスタとしてのＮＭＯＳトランジスタＮ１１０，Ｎ１１１から構成されている。ビット線プリチャージ手段ＢＰＣ４００におけるＮＭＯＳトランジスタＮ１１０は，ビット線プリチャージ手段ＢＰＣ１００におけるスイッチ素子ＳＷ１１０に対応し，ＮＭＯＳトランジスタＮ１１１は，スイッチ素子ＳＷ１１１に対応している。これらＮＭＯＳトランジスタＮ１１０，Ｎ１１１のゲートは，制御信号ＥＱＡの供給ラインに接続されている。
【００６６】
プリアンプ部ＰＳＡ４００には，ビット線対ＢＬ，ＢＬｂが接続される入出力端子対Ｐｉｎ，Ｐｉｎｂ，および，メインアンプ部ＭＳＡ４００が接続される入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂが設けられている。入出力端子対Ｐｉｎ，Ｐｉｎｂとプリセンスノード対ＰＳ４００，ＰＳ４０１との間にはスイッチ手段ＴＧＳ４００が設けられており，プリセンスノード対ＰＳ４００，ＰＳ４０１と入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂとの間には増幅手段ＰＣＡ４００が設けられている。
【００６７】
スイッチ手段ＴＧＳ４００は，第１の実施の形態にかかるＤＲＡＭ１００を構成するスイッチ手段ＴＧＳ１００に対応するものであり，ＮＭＯＳトランジスタＮ１０２，Ｎ１０３から構成されている。スイッチ手段ＴＧＳ４００におけるＮＭＯＳトランジスタＮ１０２は，スイッチ手段ＴＧＳ１００におけるＳＷ１０２に対応し，ＮＭＯＳトランジスタＮ１０３は，スイッチ素子ＳＷ１０３に対応している。これらＮＭＯＳトランジスタＮ１０２，Ｎ１０３のゲートは，制御信号ＴＧの供給ラインに接続されている。
【００６８】
増幅手段ＰＣＡ４００は，第１の実施の形態にかかるＤＲＡＭ１００を構成する増幅手段ＰＣＡ１００に対応するものであり，ＮＭＯＳトランジスタＮ１００，Ｎ１０１，Ｎ１０４，Ｎ１０５から構成されている。増幅手段ＰＣＡ４００におけるＮＭＯＳトランジスタＮ１０４は，増幅手段ＰＣＡ１００におけるＳＷ１０４に対応し，ＮＭＯＳトランジスタＮ１０５は，スイッチ素子ＳＷ１０５に対応している。これらＮＭＯＳトランジスタＮ１０４，Ｎ１０５のゲートは，制御信号ＷＴの供給ラインに接続されている。
【００６９】
メインアンプ部ＭＳＡ４００は，プリアンプ部ＰＳＡ４００の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂが接続される入出力端子対ＭＮ４０，ＭＮ４０ｂを備えている。入出力端子ＭＮ４０は，メインセンスノードＭＳ４１０を介して入出力端子ＭＮ４１に対してフィードスルー的に接続され，入出力端子ＭＮ４０ｂは，メインセンスノードＭＳ４１１を介して入出力端子ＭＮ４１ｂに対してフィードスルー的に接続されている。
【００７０】
メインセンスノード対ＭＳ４１０，ＭＳ４１１には，センスラッチ手段ＳＬ４００，メインセンスノード用プリチャージ手段ＭＰＣ４００，およびデータ転送手段ＲＷ１００が並列に接続されている。
【００７１】
メインセンスノード用プリチャージ手段ＭＰＣ４００は，第１の実施の形態にかかるＤＲＡＭ１００を構成するメインセンスノード用プリチャージ手段ＭＰＣ１００に対応するものであり，ＰＭＯＳトランジスタＰ１３０，Ｐ１３１から構成されている。メインセンスノード用プリチャージ手段ＭＰＣ４００におけるＰＭＯＳトランジスタＰ１３０は，メインセンスノード用プリチャージ手段ＭＰＣ１００におけるＳＷ１３０に対応し，ＰＭＯＳトランジスタＰ１３１は，スイッチ素子ＳＷ１３１に対応している。これらＰＭＯＳトランジスタＰ１３０，Ｐ１３１のゲートは，制御信号ＰＣの供給ラインに接続されており，サブストレートゲートは，プリチャージ電位ＰＣＶＤＤの供給ラインに接続されている。
【００７２】
センスラッチ手段ＳＬ４００は，第１の実施の形態にかかるＤＲＡＭ１００を構成するセンスラッチ手段ＳＬ１００に対応するものである。センスラッチ手段ＳＬ４００は，センスラッチ手段ＳＬ１００と同様に，ＰＭＯＳトランジスタＰ１２０，Ｐ１２１，ＮＭＯＳトランジスタＮ１２０，Ｎ１２１，Ｎ１２２から構成されており，回路構成も略同一である。ただし，センスラッチ手段ＳＬ１００と異なり，センスラッチ手段ＳＬ４００に備えられたＰＭＯＳトランジスタＰ１２０，Ｐ１２１のサブストレートゲートは，プリチャージ電位ＰＣＶＤＤの供給ラインに接続されている。
【００７３】
ここでプリチャージ電位ＰＣＶＤＤは，電源電位ＳＡＶＤＤより高電位（ＰＣＶＤＤ＞＞ＳＡＶＤＤ）とされている。また，データ転送手段ＲＷ１００は，第１の実施の形態にかかるＤＲＡＭ１００に備えられたものと略同一である。
【００７４】
なお，以上のセンス回路部ＳＳ４００は，図５に示すように構成することによって，隣接する複数のアレイ部に対してセンス回路部の一部（メインアンプ部ＭＳＡ４００）を共有させることが可能となる。かかる回路構成は，第１の実施の形態にかかるＤＲＡＭ１００について，隣接するアレイ部（図示せず。）に対してメインアンプ部ＭＳＡ１００を共有させた回路構成と略同一である（図２参照）。
【００７５】
この場合のセンス回路部は，第１のビット線プリチャージ手段ＢＰＣ４００，第２のビット線プリチャージ手段ＢＰＣ４０１，第１のプリアンプ部ＰＳＡ４００，第２のプリアンプ部ＰＳＡ４０１，およびメインアンプ部ＭＳＡ４００から構成される。第１のビット線プリチャージ手段ＢＰＣ４００，および，第２のビット線プリチャージ手段ＢＰＣ４０１の内部回路は，略同一に構成されている。同様に，第１のプリアンプ部ＰＳＡ４００，および，第２のプリアンプ部ＰＳＡ４０１の内部回路は，略同一に構成されている。
【００７６】
ビット線対ＢＬｌ，ＢＬｌｂは，第１のビット線プリチャージ手段ＢＰＣ４００の入出力端子対，および，第１のプリアンプ部ＰＳＡ４００の入出力端子対Ｐｉｎ，Ｐｉｎｂに接続されている。第１のプリアンプ部ＰＳＡ４００の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂは，メインアンプ部ＭＳＡ４００の入出力端子対ＭＮ４０，ＭＮ４０ｂに接続されている。メインアンプ部ＭＳＡ４００の入出力端子対ＭＮ４１，ＭＮ４１ｂは，第２のプリアンプ部ＰＳＡ４０１の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂに接続されている。第２のプリアンプ部ＰＳＡ４０１の入出力端子対Ｐｉｎ，Ｐｉｎｂは，第２のビット線プリチャージ手段ＢＰＣ４０１の入出力端子対とビット線対ＢＬｒ，ＢＬｒｂに接続されている。かかる構成によれば，一のセンス回路部が隣接するアレイ部に共有されることになり，ＤＲＡＭの小規模化が実現される。
【００７７】
また，第１のプリアンプ部ＰＳＡ４００および第２のプリアンプ部ＰＳＡ４０１は，同タイプのトランジスタ，例えばＮＭＯＳトランジスタのみで構成されているため，センス回路部は，小さいスペースにレイアウト可能となり，結果的にＤＲＡＭの一層の小規模化が可能となる。
【００７８】
以上のように構成された第２の実施の形態にかかるＤＲＡＭの動作について図６を用いて説明する。図６は，第２の実施の形態にかかるＤＲＡＭの読み出し動作および書き込み動作を示すタイミングチャートである。なお，第２の実施の形態にかかるＤＲＡＭの動作は，第１の実施の形態にかかるＤＲＡＭ１００と基本的に同様である。
【００７９】
読み出し動作の初期状態（時刻ｔ０）において，制御信号ＥＱＡは，電源電位ＳＡＶＤＤとされ，ビット線プリチャージ手段ＢＰＣ４００を構成するＮＭＯＳトランジスタＮ１１０，Ｎ１１１は，オン状態とされている。
【００８０】
制御信号ＴＧは，電源電位ＶＳＳ（＝０Ｖ）とされており，スイッチ手段ＴＧＳ４００を構成するＮＭＯＳトランジスタＮ１０２，Ｎ１０３は，オフ状態とされている。
【００８１】
制御信号ＷＴは，電源電位ＶＳＳ（＝０Ｖ）とされており，増幅手段ＰＣＡ４００に備えられたＮＭＯＳトランジスタＮ１０４，Ｎ１０５は，オフ状態とされている。
【００８２】
制御信号ＰＣは，電源電位ＶＳＳ（＝０Ｖ）とされており，メインセンスノード用プリチャージ手段ＭＰＣ４００を構成するＰＭＯＳトランジスタＰ１３０，Ｐ１３１は，オン状態とされている。
【００８３】
なお，メインアンプ部ＭＳＡ４００に備えられたセンスラッチ手段ＳＬ４００は，時刻ｔ０において非活性化されている。
【００８４】
時刻ｔ１において，制御信号ＥＱＡは，電源電位ＶＳＳ（＝０Ｖ）とされ，制御信号ＰＣは，プリチャージ電位ＰＣＶＤＤとされる。これによって，ビット線プリチャージ手段ＢＰＣ４００を構成するＮＭＯＳトランジスタＮ１１０，Ｎ１１１，および，メインセンスノード用プリチャージ手段ＭＰＣ４００を構成するＰＭＯＳトランジスタＰ１３０，Ｐ１３１は，オフ状態とされる。
【００８５】
時刻ｔ２において，ワード線（図示せず。）が活性化された後，時刻ｔ３において，制御信号ＴＧが電位ＶＰＰ（＞ＳＡＶＤＤ）とされ，プリセンス動作が開始される。まず，スイッチ手段ＴＧＳ４００に備えられたＮＭＯＳトランジスタＮ１０２，Ｎ１０３はオン状態とされ，ビット線対ＢＬ，ＢＬｂの間の電位差がプリセンスノード対ＰＳ４００，ＰＳ４０１に転送される。この電位差は，増幅手段ＰＣＡ４００に備えられたＮＭＯＳトランジスタＮ１００，Ｎ１０１の正帰還作用によって増幅され，その結果，メインセンスノード対ＭＳ４１０，ＭＳ４１１に大きな読み出し電位差ΔＶＳＡ（＞＞ΔＶ）が得られることになる。そして，以上のプリセンス動作は，数ｎｓ以内に終了する。
【００８６】
時刻ｔ４において，メインアンプ部ＭＳＡ４００が活性化される。そして，時刻ｔ５において，制御信号ＷＴは電位ＶＰＰとされ，プリアンプ部ＰＳＡ４００に備えられたＮＭＯＳトランジスタＮ１０４，Ｎ１０５はオン状態とされる。この結果，ビット線対ＢＬ，ＢＬｂの電位は，読み出しデータに基づき復元されることになる。なお，書き込み動作は，第１の実施の形態にかかるＤＲＡＭ１００と略同一である。
【００８７】
次に，アレイ部（図示せず。），および，センス回路部ＳＳ４００の非活性化の動作について説明する。
【００８８】
時刻ｔ７において，ワード線ＷＬ０が非活性化される。
【００８９】
時刻ｔ８において，制御信号ＴＧは，電源電位ＶＳＳ（＝０Ｖ）とされ，プリアンプ部ＰＳＡ４００に備えられたＮＭＯＳトランジスタＮ１０２，Ｎ１０３はオフ状態とされる。そして，制御信号ＳＬＮＧは０Ｖとされ，メインアンプ部ＭＳＡ４００は，非活性化されることになる。
【００９０】
時刻ｔ９において，制御信号ＥＱＡは，電源電位ＳＡＶＤＤとされ，制御信号ＰＣは，電源電位ＶＳＳ（＝０Ｖ）とされる。これによって，ビット線プリチャージ手段ＢＰＣ４００を構成するＮＭＯＳトランジスタＮ１１０，Ｎ１１１，および，メインセンスノード用プリチャージ手段ＭＰＣ４００を構成するＰＭＯＳトランジスタＰ１３０，Ｐ１３１は，オン状態とされ，ビット線対ＢＬ，ＢＬｂ，メインセンスノード対ＭＳ４１０，ＭＳ４１１,およびプリセンスノード対ＰＳ４００，ＰＳ４０１はプリチャージされることになる。その後，制御信号ＷＴは，電源電位ＶＳＳ（＝０Ｖ）とされ，プリアンプ部ＰＳＡ４００に備えられたＮＭＯＳトランジスタＮ１０４，Ｎ１０５はオフ状態とされる。
【００９１】
以上のように，本発明の第２の実施の形態にかかるＤＲＡＭによれば，第１の実施の形態にかかるＤＲＡＭ１００と同様に，高速な動作を維持しつつアレイ動作電圧ＶＤＤａｒｒａｙを低く設計することが可能となる。
【００９２】
また，第２の実施の形態にかかるＤＲＡＭによれば，上述の通り，図５に示すように構成することによって，隣接する複数のアレイ部に対して一のセンス回路部を共有させることが可能となる。しかも，隣接するアレイ部に対して必要となる第１のプリアンプ部ＰＳＡ４００および第２のプリアンプ部ＰＳＡ４０１は，同タイプのトランジスタ，例えばＮＭＯＳトランジスタのみで構成可能である。したがって，素子間隔を狭くレイアウトすることが可能となり，結果的に，より小面積化，低消費電力化が実現される。
【００９３】
（第３の実施の形態）
本発明の第３の実施の形態にかかるＤＲＡＭについて説明する。この第３の実施の形態にかかるＤＲＡＭは，第２の実施の形態にかかるＤＲＡＭに対して，センス回路部ＳＳ４００がセンス回路部ＳＳ５００に置き換えられた構成を有するものである。このセンス回路部ＳＳ５００の構成を図７に示す。
【００９４】
センス回路部ＳＳ５００は，センス回路部ＳＳ４００に対してプリアンプ部ＰＳＡ４００がプリアンプ部ＰＳＡ５００に置き換えられ，メインアンプ部ＭＳＡ４００がメインアンプ部ＭＳＡ５００に置き換えられた構成を有するものである。
【００９５】
プリアンプ部ＰＳＡ５００は，プリアンプ部ＰＳＡ４００に対して，イコライズ手段ＥＱＰ５００が追加されており，メインアンプ部ＭＳＡ５００は，メインアンプ部ＭＳＡ４００に対して，イコライズ手段ＥＱＭ５００が追加されたものである。
【００９６】
以下，第３の実施の形態にかかるＤＲＡＭに備えられたセンス回路部ＳＳ５００の構成について詳述する。
【００９７】
このセンス回路部ＳＳ５００は，ビット線対ＢＬ，ＢＬｂをプリチャージ電位ＶＢＬにプリチャージするビット線プリチャージ手段ＢＰＣ４００，ビット線対ＢＬ，ＢＬｂの電位差を部分的に増幅しメインアンプ部ＭＳＡ５００に転送するプリアンプ部ＰＳＡ５００，およびプリアンプ部ＰＳＡ５００にて増幅された電位差をさらに増幅するメインアンプ部ＭＳＡ５００で構成されている。
【００９８】
上述のように，プリアンプ部ＰＳＡ５００は，イコライズ手段ＥＱＰ５００を備えており，メインアンプ部ＭＳＡ５００は，イコライズ手段ＥＱＭ５００を備えている。イコライズ手段ＥＱＰ５００は，ドレインがプリセンスノードＰＳ４００に接続され，ソースがプリセンスノードＰＳ４０１に接続され，ゲートが制御信号ＥＱＰＡの供給ラインに接続されたＮＭＯＳトランジスタＮ５５０で構成されている。また，イコライズ手段ＥＱＭ５００は，ドレインがメインセンスノードＭＳ４１０に接続され，ソースがメインセンスノードＭＳ４１１に接続され，ゲートが制御信号ＥＱＭＡの供給ラインに接続されたＮＭＯＳトランジスタＮ５５１で構成されている。
【００９９】
以上のように構成された第３の実施の形態にかかるＤＲＡＭの動作について図８を用いて説明する。図８は，第３の実施の形態にかかるＤＲＡＭの読み出し動作および書き込み動作を示すタイミングチャートである。なお，第３の実施の形態にかかるＤＲＡＭの動作は，第２の実施の形態にかかるＤＲＡＭと基本的に同様である。以下，第２の実施の形態にかかるＤＲＡＭの動作との相違点を中心に説明する。
【０１００】
読み出し動作の初期状態（時刻ｔ０）において，制御信号ＥＱＡは，電源電位ＳＡＶＤＤとされており，制御信号ＴＧ，制御信号ＷＴ，制御信号ＰＣ，制御信号ＳＬＮＧ，制御信号ＥＱＰＡ，および制御信号ＥＱＭは，すべて電源電位ＶＳＳ（＝０Ｖ）とされている。これによって，ビット線プリチャージ手段ＢＰＣ４００とメインセンスノード用プリチャージ手段ＭＰＣ４００は，オン状態とされる。そして，プリアンプ部ＰＳＡ５００に備えられたスイッチ手段ＴＧＳ４００，および増幅手段ＰＣＡ４００に備えられたＮＭＯＳトランジスタＮ１０４，Ｎ１０５は，オフ状態とされている。また，センスラッチ手段ＳＬ４００は，非活性状態とされており，イコライズ手段ＥＱＰ５００，ＥＱＭ５００は，ともにオフ状態とされている。
【０１０１】
時刻ｔ１において，制御信号ＥＱＡは，電源電位ＶＳＳ（＝０Ｖ）とされ，制御信号ＰＣは，プリチャージ電位ＰＣＶＤＤとされる。これによって，ビット線プリチャージ手段ＢＰＣ４００，および，メインセンスノード用プリチャージ手段ＭＰＣ４００は，ともにオフ状態とされる。
【０１０２】
時刻ｔ２において，制御信号ＥＱＰＡは，高電位（ＰＣＶＤＤ−ＶＴＮ以上）とされる。これによって，プリアンプ部ＰＳＡ５００に備えられたＮＭＯＳトランジスタＮ１００，Ｎ１０１の製造ばらつきによるトランジスタ間のスレショルド電位の差εｖｔ（以下，「ＶＴスキュー」という。）が低減されることになる。なお，このＶＴスキューを低減させる動作（以下，「ＶＴスキュー補償動作」という。）の詳細については後述する。
【０１０３】
時刻ｔ３において，制御信号ＥＱＰＡは，電源電位ＶＳＳ（＝０Ｖ）とされる。なお，ＶＴスキュー補償動作の間に，所定のワード線を活性化するようにしてもよい。
【０１０４】
ビット線対ＢＬ，ＢＬｂに読み出し電位差が得られた時点（時刻ｔ４）で，制御信号ＴＧは，電位ＶＰＰ（＞ＳＡＶＤＤ）とされ，プリセンス動作が開始される。
【０１０５】
時刻ｔ５において，メインアンプ部ＭＳＡ５００が活性化される。そして，時刻ｔ６において，制御信号ＷＴは電位ＶＰＰとされ，プリアンプ部ＰＳＡ５００に備えられたＮＭＯＳトランジスタＮ１０４，Ｎ１０５はオン状態とされる。この結果，ビット線対ＢＬ，ＢＬｂの電位は，読み出しデータに基づき復元されることになる。
【０１０６】
次に，アレイ部（図示せず。），および，センス回路部ＳＳ５００の非活性化の動作について説明する。
【０１０７】
時刻ｔ７において，ワード線が非活性化され，制御信号ＴＧと制御信号ＷＴは，電源電位ＶＳＳ（＝０Ｖ）とされる。
【０１０８】
時刻ｔ８において，制御信号ＳＬＮＧは０Ｖとされ，メインアンプ部ＭＳＡ５００は非活性化される。
【０１０９】
時刻ｔ９において，制御信号ＥＱＰＡと制御信号ＥＱＭＡは，高電位（電源電位ＳＡＶＤＤ以上）とされ，プリセンスノード対ＰＳ４００，ＰＳ４０１と，メインセンスノード対ＭＳ４１０，ＭＳ４１１は，それぞれイコライズされることになる。かかるイコライズの目的は，プリセンスノード対ＰＳ４００，ＰＳ４０１を電源電位ＳＡＶＤＤ以下に調整し，後のプリチャージ動作において，電荷の移動がプリセンスノードＰＳ４００，プリセンスノードＰＳ４０１のいずれに対しても行われるようにすることにある。
【０１１０】
時刻ｔ１０において，制御信号ＥＱＰＡと制御信号ＥＱＭＡは，電源電位ＶＳＳ（＝０Ｖ）とされる。その後，制御信号ＰＣは，電源電位ＶＳＳ（＝０Ｖ）とされ，メインセンスノード用プリチャージ手段ＭＰＣ４００はオン状態とされる。また，メインセンスノード対ＭＳ４１０，ＭＳ４１１，および，プリセンスノード対ＰＳ４００，ＰＳ４０１は，プリチャージされる。なお，ビット線プリチャージ手段ＢＰＣ４００をオンするタイミングは，時刻ｔ７以降であれば，例えば，時刻ｔ８以前であってもよい。
【０１１１】
次に，ＶＴスキュー補償動作について説明する。ここで，ＮＭＯＳトランジスタＮ１００のスレショルド電位ＶＴＮ１００は，
ＶＴＮ１００＝ＶＴ０＋εｖｔ／２（Ｖ）
であり，
ＮＭＯＳトランジスタＮ１０１のＶＴＮ１０１は，
ＶＴＮ１０１＝ＶＴ０−εｖｔ／２（Ｖ）
であると仮定する。
これによって，ＶＴスキューは，
｜ＶＴＮ１００−ＶＴＮ１０１｜＝εｖｔ（Ｖ）
となる。
【０１１２】
この場合，プリセンスノードＰＳ４００は，
ＰＣＶＤＤ−（ＶＴ０＋εｖｔ／２）（Ｖ）
にプリチャージされ，
プリセンスノードＰＳ４０１は，
ＰＣＶＤＤ−（ＶＴ０−εｖｔ／２）（Ｖ）
にプリチャージされる。
【０１１３】
また，メインセンスノードＭＳ４１０，および，メインセンスノードＭＳ４１１の電位は，ともにプリチャージ電位ＰＣＶＤＤとされている。制御信号ＥＱＰＡを電源電位ＳＡＶＤＤとしてＶＴスキュー補償動作が開始されると，各ノード電位は以下のように変化する。
【０１１４】
プリセンスノード対ＰＳ４００，ＰＳ４０１は，イコライズされ，その電位は，ともにＰＣＶＤＤ−ＶＴ０（Ｖ）とされる。このとき，メインセンスノード対ＭＳ４１０，ＭＳ４１１に接続されているトランジスタは，全てオフ状態とされており，メインセンスノード対ＭＳ４１０，４１１は，高インピーダンス状態となる。そして，メインセンスノード対ＭＳ４１０，ＭＳ４１１は，ＮＭＯＳトランジスタＮ１００，Ｎ１０１のゲート容量を介して，プリセンスノード対ＰＳ４００，ＰＳ４０１の電位変化の影響を受ける。これによって，メインセンスノード対ＭＳ４１０，ＭＳ４１１の電位は変化することになる。
【０１１５】
ＮＭＯＳトランジスタＮ１００，Ｎ１０１のゲート容量をともにＣｇとし，メインセンスノードＭＳ４１０，ＭＳ４１１の容量をともにＣＭＳＡとすると，メインセンスノード対ＭＳ４１０，ＭＳ４１１の電位は，以下のように変化する。
【０１１６】
プリセンスノードＰＳ４００の電位がεｖｔ／２（Ｖ）上昇することによって，メインセンスノードＭＳ４１１の電位ＶＭ１は，
ＶＭ１＝ＰＣＶＤＤ＋εｖｔＣｇ／｛２（Ｃｇ＋ＣＭＳＡ）｝（Ｖ）
となる。
【０１１７】
一方，プリセンスノードＰＳ４０１の電位がεｖｔ／２（Ｖ）下降したことによって，メインセンスノードＭＳ４１０の電位ＶＭ０は，
ＶＭ０＝ＰＣＶＤＤ−εｖｔＣｇ／｛２（Ｃｇ＋ＣＭＳＡ）｝（Ｖ）
となる。
【０１１８】
ここで説明の容易化のため，Ｃｇ＝ＣＭＳＡとすると，メインセンスノードＭＳ４１１の電位ＶＭ１，および，メインセンスノードＭＳ４１０の電位ＶＭ０は，それぞれ，
ＶＭ１＝ＰＣＶＤＤ＋εｖｔ／４
ＶＭ０＝ＰＣＶＤＤ−εｖｔ／４
となる。
【０１１９】
ＶＴスキュー補償動作が終了した時点で，スレショルド電位がεｖ／２高いＮＭＯＳトランジスタＮ１００のゲート・ソース電圧ＶＧＳ１００は，
ＶＧＳ１００＝ＶＴ０＋εｖｔ／４
となり，
スレショルド電位がεｖ／２低いＮＭＯＳトランジスタＮ１０１のゲート・ソース電圧ＶＧＳ１０１は，
ＶＧＳ１０１＝ＶＴ０−εｖｔ／４
となる。
【０１２０】
ところで，ＶＴスキュー補償動作が行われない場合，ＮＭＯＳトランジスタＮ１００のゲート・ソース電圧ＶＧＳ１００，および，ＮＭＯＳトランジスタＮ１０１のゲート・ソース電圧ＶＧＳ１０１をＶＴスキュー補償動作が行われる場合の値と同等とするためには，
ＮＭＯＳトランジスタＮ１００のスレショルド電位ＶＴＮ１００が
ＶＴＮ１００＝ＶＴ０＋εｖｔ／４（Ｖ）
であり，
ＮＭＯＳトランジスタＮ１０１のスレショルド電位ＶＴＮ１０１が
ＶＴＮ１０１＝ＶＴ０−εｖｔ／４（Ｖ）
である必要がある。すなわち，ＶＴスキュー補償動作によって，ＶＴスキューが実質的にεｖｔ／２（Ｖ）まで低減されたことになる。
【０１２１】
また，プリセンス動作が開始された直後のプリセンスノード対ＰＳ４００，ＰＳ４０１の電位差は，ビット線対ＢＬ，ＢＬｂの読み出し電位差ΔＶと略同一とされる。すなわち，第３の実施の形態にかかるＤＲＡＭによれば，センスミスを防ぐための読み出し電位差ΔＶの条件は，ΔＶ＞εｖｔ／２とされる。したがって，第３の実施の形態にかかるＤＲＡＭによれば，従来のＤＲＡＭに対して読み出し電位差を１／２としても読み出し動作が可能となり，結果的に，製造ばらつきや動作ノイズが生じた場合であっても安定した動作が実現される。
【０１２２】
上述のように，第３の実施の形態にかかるＤＲＡＭは，メインセンスノード対ＭＳ４１０，ＭＳ４１１，および，プリセンスノード対ＰＳ４００，ＰＳ４０１それぞれに対してイコライズ手段ＥＱＰ５００，ＥＱＭ５００が接続された構成を有するものであるが，イコライズ手段ＥＱＭ５００は，センス回路部ＳＳ５００を非活性化させる際，イコライズ手段ＥＱＰ５００の動作を補助するためのものであり，省略可能な構成要素である。イコライズ手段ＥＱＭ５００が省略された場合，時刻ｔ８から時刻ｔ９におけるイコライズ動作において，プリセンスノード対ＰＳ４００，ＰＳ４０１は，電位ＳＡＶＤＤ／２よりやや低い電位にイコライズされる。また，メインセンスノード対ＭＳ４１０，ＭＳ４１１のうち低電位側ノードは，電位ＳＡＶＤＤ／２まで上昇し，高電位側ノードは，電位ＳＡＶＤＤ／２に保持される。かかるメインセンスノード対ＭＳ４１０，ＭＳ４１１の電位の変化は，イコライズ動作の期間中，ＮＭＯＳトランジスタＮ１００，Ｎ１０１の一方がオン状態とされ，他方がオフ状態とされていることに起因するものである。その後，イコライズ手段ＥＱＭ５００が備えられた場合と同様に，メインセンスノード対ＭＳ４１０，ＭＳ４１１，および，プリセンスノード対ＰＳ４００，ＰＳ４０１へのプリチャージが実施される。
【０１２３】
以上のように，本発明の第３の実施の形態にかかるＤＲＡＭによれば，プリセンスノード対ＰＳ４００，ＰＳ４０１に対してイコライズ手段ＥＱＰ５００が接続され，ＶＴスキュー補償動作が実施されるため，第１，２の実施の形態にかかるＤＲＡＭが有する効果に加えて以下の効果が得られる。
【０１２４】
ビット線の読み出し電位差ΔＶが小さく，例えば，プリアンプ部ＰＳＡ５００に備えられたＮＭＯＳトランジスタＮ１００とＮＭＯＳトランジスタＮ１０１の間のＶＴスキューの１／２程度であっても，センスミスのない動作が可能となる。換言すれば，製造ばらつきによってＮＭＯＳトランジスタＮ１００とＮＭＯＳトランジスタＮ１０１の間のＶＴスキューが大きくなった場合であっても，安定的な動作が実現されることになる。
【０１２５】
また，読み出し電位差ΔＶが小さい場合であってもセンスミスが防止されるため，アレイ部（図示せず。）の動作に必要な電源電位ＳＡＶＤＤを低下させることが可能となる。
【０１２６】
さらに，ＶＴスキュー補償動作は，１つのＮＭＯＳトランジスタＮ５５０によって構成されたイコライズ手段ＥＱＰ５００を追加することによって実現される。したがって，素子レイアウトに対する影響を最小限におさえつつ，動作の安定化を阻害する原因となり得る製造ばらつきを吸収することが可能となる。
【０１２７】
（第４の実施の形態）
本発明の第４の実施の形態にかかるＤＲＡＭについて説明する。この第４の実施の形態にかかるＤＲＡＭは，図９に示すように，第２の実施の形態にかかるＤＲＡＭと同様に，センス回路部ＳＳ４００を備え，さらに，かかるセンス回路部ＳＳ４００に接続されたドライバＤＶＴＧ，ＤＶＷＴ，ＤＶＰＣを備えるものである。
【０１２８】
第４の実施の形態にかかるＤＲＡＭを構成するセンス回路部ＳＳ４００の外部との接続内容は，第２の実施の形態にかかるＤＲＡＭに対して以下の点において異なる。
【０１２９】
まず，メインアンプ部ＭＳＡ４００に関しては，メインセンスノード用プリチャージ手段ＭＰＣ４００に備えられたＰＭＯＳトランジスタＰ１３０，Ｐ１３１のソースとサブストレートゲート，および，センスラッチ手段ＳＬ４００に備えられたＰＭＯＳトランジスタＰ１２０，Ｐ１２１のソースとサブストレートゲートが電源電位ＶＤＤに接続されている。
【０１３０】
また，制御信号ＴＧ，ＷＴ，ＰＣの各供給ラインには，ドライバＤＶＴＧ，ＤＶＷＴ，ＤＶＰＣが接続されており，これによって，制御信号ＴＧ，ＷＴ，ＰＣは，電源電位ＶＤＤと０Ｖの間で振幅することになる。
【０１３１】
各ワード線（図示せず。）は，電源電圧ＶＤＤと０Ｖの間で振幅する所定のドライバで駆動される。また，プリチャージ電位ＶＢＬは，
（ＶＤＤ−ＶＴＮ）／２
と等しくなるように設定される。
【０１３２】
以上のように構成された第４の実施の形態にかかるＤＲＡＭの動作について，第２の実施の形態にかかるＤＲＡＭの動作を示す図６を用いて説明する。なお，第４の実施の形態にかかるＤＲＡＭの動作は，図６において，プリチャージ電位ＰＣＶＤＤおよび電位ＶＰＰを電源電位ＶＤＤに置き換え，また，電位ＶＤＤ／２を電位（ＶＤＤ−ＶＴＮ）／２に置き換えることによって説明される。
【０１３３】
まず，第４の実施の形態にかかるＤＲＡＭにおけるアレイ動作電圧ＶＤＤａｒｒａｙについて説明する。メインアンプ部ＭＳＡ４００が活性化された状態において，メインセンスノード対ＭＳ４１０，ＭＳ４１１のうち高電位側ノードは，電源電位ＶＤＤとされ，低電位側ノードは，０Ｖとされる。各電位は，プリアンプ部ＰＳＡ４００に備えられたＮＭＯＳトランジスタＮ１０２，Ｎ１０４，および，ＮＭＯＳトランジスタＮ１０３，Ｎ１０５を介してビット線対ＢＬ，ＢＬｂに与えられる。このとき，ＮＭＯＳトランジスタＮ１０２，Ｎ１０４，Ｎ１０３，Ｎ１０５の各ゲートは，電源電位ＶＤＤとされる。したがって，低電位となるべきビット線は，０Ｖまで低下するが，高電位となるべきビット線は，電位ＶＤＤ−ＶＴＮまでしか上昇せず，結果的にアレイ動作電圧ＶＤＤａｒｒａｙは，ＶＤＤ−ＶＴＮ（Ｖ）とされる。
【０１３４】
その後，アレイ部（図示せず。）を非活性化する際，ビット線対ＢＬ，ＢＬｂはイコライズされるため，ビット線対ＢＬ，ＢＬｂのプリチャージ電位は，（ＶＤＤ−ＶＴＮ）／２（Ｖ）とされる。また，メインセンスノード対ＭＳ４１０，ＭＳ４１１のプリチャージ電位は，ＶＤＤ（Ｖ）とされ，プリセンスノード対ＰＳ４００，ＰＳ４０１のプリチャージ電位は，ＶＤＤ−ＶＴＮ（Ｖ）とされる。
【０１３５】
ところで，プリセンス動作を開始するためには，プリアンプ部ＰＳＡ４００に備えられたＮＭＯＳトランジスタＮ１００，Ｎ１０１がオンする必要がある。また，ビット線対ＢＬ，ＢＬｂの読みだし電位差をΔＶとすると，プリセンス動作開始時のビット線ＢＬ，ＢＬｂの電位は，ΔＶ＋（ＶＤＤ−ＶＴＮ）／２（Ｖ）以下である。したがって，第４の実施の形態にかかるＤＲＡＭにおいて，プリセンス動作が安定的に行われるためには，ＮＭＯＳトランジスタＮ１００，Ｎ１０１のスレショルド電位ＶＴＮが，
ＶＴＮ＜ＶＤＤ−（ΔＶ＋（ＶＤＤ−ＶＴＮ）／２）
すなわち，
ＶＴＮ＜ＶＤＤ−２ΔＶ
を満足すればよいことになる。
かかる条件は，通常の半導体装置の製造によって達成可能なものであり，特別な設計手段・製造工程を導入する必要がなくなる。
【０１３６】
また，プリセンス動作を完全に終了させるためには，メインセンスノード対ＭＳ４１０，ＭＳ４１１のうちの高電位側ノードの電位低下がδｖであるとして，ＮＭＯＳトランジスタＮ１００，Ｎ１０１のスレショルド電位ＶＴＮが，
ＶＤＤ−δｖ＞ＶＴＮ＋（ＶＤＤ−ＶＴＮ）／２
すなわち，
ＶＴＮ＜ＶＤＤ−２δｖ
を満足すればよいことになる。
【０１３７】
上述のように，メインセンスノードＭＳ４１０，ＭＳ４１１のうちの高電位側ノードから，対応するプリセンスノードへの放電は，低電位側ノードの電位低下によって速やかに停止することになる。したがって，第４の実施の形態にかかるＤＲＡＭによれば，電位低下δｖを小さく設計することが可能となり，
ＶＴＮ＜ＶＤＤ−２δｖ
の条件を容易に満足させることが可能となる。
【０１３８】
以上のように，第４の実施の形態にかかるＤＲＡＭによれば，第１，２，３の実施の形態にかかるＤＲＡＭと同様の効果の他，以下の効果が得られる。
【０１３９】
プリアンプ部ＰＳＡ４００が備えられているため，ビット線対ＢＬ，ＢＬｂのプリチャージ電位と各センスノードのプリチャージ電位が一致していないことによる問題が生じることはなく，アレイ動作電圧ＶＤＤａｒｒａｙをメインセンスノード対ＭＳ４１０，ＭＳ４１１のプリチャージ電位に対し低く設定することが可能となる。具体的には，ビット線対ＢＬ，ＢＬｂのプリチャージ電位をセンスラッチ手段ＳＬ４００の電源電位ＶＤＤの１／２より低く設定することが可能となる。したがって，従来必要とされていた各種の昇圧回路が削除可能となり，回路規模の縮小化および省電力化が実現されることになる。
【０１４０】
さらに，ビット線対ＢＬ，ＢＬｂのプリチャージ電位は，イコライズされることによって得られるため，ビット線対ＢＬ，ＢＬｂにおける放電と充電の不平衡に起因するノイズが生じることはなく，ＤＲＡＭの安定した動作が実現される。
【０１４１】
（第５の実施の形態）
以上の第１，２，３，４の実施の形態にかかるＤＲＡＭに備えられたセンス回路部ＳＳ１００，ＳＳ４００，ＳＳ５００の回路レイアウトについて，図１０を用いて説明する。なお，ここでは，第３の実施の形態にかかるＤＲＡＭに備えられたセンス回路部ＳＳ５００を構成するプリアンプ部ＰＳＡ５００を代表的に説明する。
【０１４２】
図１０において，破線に囲まれている部分は，不純物拡散領域を示し，白抜きの丸印は，第１配線層と不純物拡散領域との接続箇所を示し，黒い丸印は，第２配線層と不純物拡散領域またはゲート電極との接続箇所を示している。
【０１４３】
また，ビット線プリチャージ手段ＢＰＣ４００は，第１配線層Ｐｏ１，Ｐｏ２によって形成されたビット線対ＢＬ，ＢＬｂを介してセルアレイ部（図示せず。）に接続されている。さらに，ビット線対ＢＬ，ＢＬｂに対してワード線（図示せず。）が交差配置されている（図１参照）。
【０１４４】
ビット線プリチャージ手段ＢＰＣ４００に備えられたＮＭＯＳトランジスタＮ１１０，Ｎ１１１は，不純物拡散領域Ｄ１およびワード線（図面縦）方向に形成されたゲート電極ＧＥＱＡによって構成される。
【０１４５】
プリアンプ部ＰＳＡ４００に備えられたスイッチ手段ＴＧＳ４００を構成するＮＭＯＳトランジスタＮ１０２，Ｎ１０３は，不純物拡散領域Ｄ１およびワード線方向に形成されたゲート電極ＧＴＧによって構成される。
【０１４６】
イコライズ手段ＥＱＰ５００を構成するＮＭＯＳトランジスタＮ５５０は，不純物拡散領域Ｄ１およびワード線方向に形成されたゲート電極ＧＥＱＰＡによって構成される。
【０１４７】
プリアンプ部ＰＳＡ５００に備えられた増幅手段ＰＣＡ４００は，以下のようにパターンレイアウトされる。
【０１４８】
ＮＭＯＳトランジスタＮ１００，および，このＮＭＯＳトランジスタＮ１００に対して並列に接続されるＮＭＯＳトランジスタＮ１０４は，Ｔ字形の第１の不純物拡散領域としての不純物拡散領域Ｄ２に形成される。ＮＭＯＳトランジスタＮ１００に交差接続されたＮＭＯＳトランジスタＮ１０１，および，このＮＭＯＳトランジスタＮ１０１に対して並列に接続されるＮＭＯＳトランジスタＮ１０５は，Ｔ字形の第２の不純物拡散領域としての不純物拡散領域Ｄ３に形成される。
【０１４９】
ＮＭＯＳトランジスタＮ１０４のゲートは，ワード線方向に形成された一の制御信号供給ラインとしてのゲート電極ＧＷＴ０に接続され，ＮＭＯＳトランジスタＮ１０５のゲートは，同じくワード線方向に形成された他の制御信号供給ラインとしてのゲート電極ＧＷＴ１に接続される。
【０１５０】
ＤＲＡＭは，通常，プリアンプ部ＰＳＡ５００を含むセンス回路部を複数備えており，各センス回路部は，ワード線方向に繰り返し配列される。そして，各センス回路部は，ワード線方向に形成された複数の電極によって所定の信号および電位が供給される。
【０１５１】
図１０に示すように，不純物拡散領域Ｄ１の一部は，ワード線方向に伸びており，各プリアンプ部ＰＳＡ５００に備えられている不純物拡散領域Ｄ１は，プリチャージ電位ＶＢＬとされている。
【０１５２】
また，ワード線方向に伸びているゲート電極ＧＥＱＡは，制御信号ＥＱＡが供給され，電極ＧＴＧは，制御信号ＴＧが供給され，ゲート電極ＧＥＱＰＡは，制御信号ＥＱＰＡが供給されている。ゲート電極ＧＷＴ０およびゲート電極ＧＷＴ１は，センス回路部の配列の外側において，制御信号ＷＴが供給されている。
【０１５３】
次に，プリアンプ部ＰＳＡ５００の内部接続について説明する。
【０１５４】
第１配線層Ｐｏ１によって形成されたビット線ＢＬは，不純物拡散領域Ｄ１に形成されたＮＭＯＳトランジスタＮ１１０およびＮＭＯＳトランジスタＮ１０２の共有部分に接続され，第１配線層Ｐｏ２によって形成されたビット線ＢＬｂは，不純物拡散領域Ｄ１に形成されたＮＭＯＳトランジスタＮ１１１およびＮＭＯＳトランジスタＮ１０３の共有部分に接続される。
【０１５５】
第１配線層Ｐｏ３によって形成されたプリセンスノードＰＳ４００には，不純物拡散領域Ｄ１に形成されたＮＭＯＳトランジスタＮ１０２およびＮＭＯＳトランジスタＮ５５０の共有部分，並びに，不純物拡散領域Ｄ２に形成されたＮＭＯＳトランジスタＮ１０４のソースおよびＮＭＯＳトランジスタＮ１００のソースが接続される。
【０１５６】
第１配線層Ｐｏ４によって形成されたプリセンスノードＰＳ４０１には，不純物拡散領域Ｄ１に形成されたＮＭＯＳトランジスタＮ１０３およびＮＭＯＳトランジスタＮ５５０の共有部分，並びに，不純物拡散領域Ｄ２に形成されたＮＭＯＳトランジスタＮ１０５のソースおよびＮＭＯＳトランジスタＮ１０１のソースが接続される。
【０１５７】
第２配線層Ｍｅ１によって形成されたメインセンスノードＭＳ４１０は不純物拡散領域Ｄ２に形成されたＮＭＯＳトランジスタＮ１００のゲート，並びに，不純物拡散領域Ｄ３に形成されたＮＭＯＳトランジスタＮ１０５およびＮＭＯＳトランジスタＮ１０１の共有部分に接続される。なお，第２配線層Ｍｅ１は，メインアンプ部ＭＳＡ４００（図示せず。）へと延びている。
【０１５８】
第２配線層Ｍｅ２によって形成されたメインセンスノードＭＳ４１１は，不純物拡散領域Ｄ２に形成されたＮＭＯＳトランジスタＮ１０４およびＮＭＯＳトランジスタＮ１００の共有部分，並びに，不純物拡散領域Ｄ３に形成されたＮＭＯＳトランジスタＮ１０１のゲートに接続される。なお，第２配線層Ｍｅ２は，第１配線層Ｍｅ２と同様に，メインアンプ部ＭＳＡ４００へと延びている。
【０１５９】
以上のように，プリアンプ部ＰＳＡ５００に備えられた増幅手段ＰＣＡ４００を構成するＮＭＯＳトランジスタＮ１００，Ｎ１０１，Ｎ１０４，Ｎ１０５は，２つの分離された不純物拡散領域Ｄ２，Ｄ３に配置されている。そして，各ＮＭＯＳトランジスタＮ１００，Ｎ１０１，Ｎ１０４，Ｎ１０５は，２本のゲート電極ＧＷＴ０，ＧＷＴ１から制御信号ＷＴが共通して供給されるように構成されている。また，図１０に示すように，ビット線方向に形成される配線の本数は，センス回路部ＳＳ５００における第１配線層Ｐｏ１，Ｐｏ２，Ｐｏ３，Ｐｏ４，第２配線層Ｍｅ１，Ｍｅ２ごとに２本ずつとされている。すなわち，各センス回路部に接続されるビット線対ＢＬ，ＢＬｂの配線本数に等しくなる。さらに，各配線と各素子の接続箇所もワード線方向の同一直線上に２個までとされている。したがって，第５の実施の形態にかかるＤＲＡＭは，従来のＤＲＡＭと同等の配線密度で形成されることになり，微細パターンの形成等，特別な工程を要することなく製造可能である。
【０１６０】
以上，添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１６１】
アレイ部については，図１に示したアレイ部Ａ１００に限定されず，センス回路部ＳＳ１００，ＳＳ４００，ＳＳ５００に備えられた一対の入出力端子対Ｐｉｎ，Ｐｉｎｂの一方から読み出し電位が与えられ，他方から参照電位が与えられる構成を有するものであればよい。例えば，メモリセルＭＣがＮＡＮＤ型に接続されてなるアレイ部であってもよい。
【０１６２】
また，ビット線プリチャージ手段ＢＰＣ１００は，イコライズ用トランジスタを含む構成としてもよい。
【０１６３】
また，本発明は，各種電位を以下のように設定した場合であっても適用可能である。プリチャージ電位ＰＣＶＤＤと電位ＶＰＰは，等しくなるよう外部入力される電源電位ＥＶＤＤから昇圧され生成されるようにしてもよい（ＰＣＶＤＤ＝ＶＰＰ＞ＥＶＤＤ）。この場合，電源電位ＳＡＶＤＤは，
ＳＡＶＤＤ＜ＰＣＶＤＤ＝ＶＰＰ
を満足していれば，電源電位ＥＶＤＤと等しくてもよく，あるいは，電源電位ＥＶＤＤを降圧させることによって得られたものであってもよい。
【０１６４】
また，電源電位ＥＶＤＤを昇圧させることによってプリチャージ電位ＰＣＶＤＤを生成し（ＰＣＶＤＤ＞ＥＶＤＤ），電源電圧ＥＶＤＤから，直接，電位ＶＰＰおよび電源電位ＳＡＶＤＤを生成するようにしてもよい。このとき，アレイ動作電圧ＶＤＤａｒｒａｙは，
ＶＤＤａｒｒａｙ＝ＥＶＤＤ−ＶＴＮ
とされ，プリチャージ電位ＶＢＬは，
ＶＢＬ＝（ＥＶＤＤ−ＶＴＮ）／２
とされる。
【０１６５】
このように各種電位を設定することによって，昇圧回路の負担が低減されるため，昇圧回路にかかる面積を縮小することが可能となる。また，昇圧回路が消費していた分の電力が低減されることになる。
【０１６６】
【発明の効果】
以上説明したように，本発明にかかる半導体記憶装置によれば，センス動作時のノイズの発生が抑制され，製造ばらつきがあった場合であっても動作が安定化される。
【０１６７】
また，高速動作を維持しつつアレイ動作電圧を低く設計することが可能となるとともに，素子間隔を狭くレイアウトすることが可能となり，結果的に，より小面積化，低消費電力化が実現される。
【０１６８】
さらに，微細パターンの形成等，特別な工程を要することなく製造することが可能となる。
【０１６９】
なお，本発明にかかる半導体記憶装置によれば，アレイ動作電圧を従来と同様とする場合であっても，従来に対して小さな読み出し電位差でセンスミスなく動作させることが可能化されるため，歩留りが向上することになる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるＤＲＡＭの構成を示す回路図である。
【図２】図１に示したセンス回路部を複数のアレイ部に共有させた場合のブロック図である。
【図３】図１に示したＤＲＡＭの動作を説明するタイミングチャートである。
【図４】本発明の第２の実施の形態にかかるＤＲＡＭの構成を示す回路図である。
【図５】図４に示したセンス回路部を複数のアレイ部に共有させた場合のブロック図である。
【図６】図４に示したＤＲＡＭの動作を説明するタイミングチャートである。
【図７】本発明の第３の実施の形態にかかるＤＲＡＭの構成を示す回路図である。
【図８】図７に示したＤＲＡＭの動作を説明するタイミングチャートである。
【図９】本発明の第４の実施の形態にかかるＤＲＡＭの構成を示す回路図である。
【図１０】本発明の第５の実施の形態にかかるＤＲＡＭのレイアウトを説明する平面図である。
【符号の説明】
１００ ＤＲＡＭ
Ａ１００ アレイ部
ＢＬ，ＢＬｂ ビット線対
ＢＰＣ１００ ビット線プリチャージ手段
Ｄ１ 不純物拡散領域
Ｄ２ 不純物拡散領域
ＥＱＭ５００ イコライズ手段
ＥＱＰ５００ イコライズ手段
ＭＰＣ１００ メインセンスノード用プリチャージ手段
ＭＳ１１０，ＭＳ１１１ メインセンスノード対
ＭＳＡ１００ メインアンプ部
Ｍｅ１ 第２配線層
Ｍｅ２ 第２配線層
ＰＣＡ１００ 増幅手段
ＰＳ１００，ＰＳ１０１ プリセンスノード対
ＰＳＡ１００ プリアンプ部
Ｐｏ１，Ｐｏ２，Ｐｏ３，Ｐｏ４ 第１配線層
ＳＬ１００ センスラッチ手段
ＳＳ１００ センス回路部
ＴＧＳ１００ スイッチ手段
ＷＬ０ ワード線
Claims (6)
- 複数のワード線と複数のビット線対との交差部に形成されたメモリセルがマトリクス状に配列されて成るメモリセルアレイ部と，
前記ビット線対に接続され，前記メモリセルからの読み出しデータを検出，増幅するセンス回路部と，
を備えた半導体記憶装置であって，
前記センス回路部は，前記ビット線対の電位差を増幅するプリアンプ部と，前記プリアンプ部によって増幅された電位差をさらに増幅するメインアンプ部とを含み，
前記プリアンプ部は，
前記ビット線対の一方のビット線を電気的に遮断することが可能な第１のスイッチ手段と，
前記ビット線対の他方のビット線を電気的に遮断することが可能な第２のスイッチ手段と，
前記第１のスイッチ手段に直列に接続され，一方の端子が一方のメインセンスノードと接続され，他方の端子が前記第１のスイッチング手段と接続されて，前記一方のビット線を電気的に遮断することが可能な第３のスイッチ手段と，
前記第２のスイッチ手段に直列に接続され，一方の端子が他方のメインセンスノードと接続され，他方の端子が前記第２のスイッチング手段と接続されて，前記他方のビット線を電気的に遮断することが可能な第４のスイッチ手段と，
ドレイン電極が前記第３のスイッチ手段の一方の端子に接続され，ソース電極が前記第３のスイッチ手段の他方の端子に接続され，制御電極が前記第４のスイッチ手段の一方の端子に接続されたＮチャネル型の第１のトランジスタと，
ドレイン電極が前記第４のスイッチ手段の一方の端子に接続され，ソース電極が前記第４のスイッチ手段の他方の端子に接続され，制御電極が前記第３のスイッチ手段の一方の端子に接続されたＮチャネル型の第２のトランジスタと，
を備え，
前記メインアンプ部は，
一方の電極が第１の電源電位の供給ラインに接続され，他方の電極が前記一方のメインセンスノードに接続され，ゲートが前記他方のメインセンスノードに接続された第１のＰチャネル型トランジスタと，
一方の電極が前記第１の電源電位の供給ラインに接続され，他方の電極が前記他方のメインセンスノードに接続され，ゲートが前記一方のメインセンスノードに接続された第２のＰチャネル型トランジスタと，
一方の電極が第５のスイッチ手段を介して第２の電源電位の供給ラインに接続され，他方の電極が前記一方のメインセンスノードに接続され，ゲートが前記他方のメインセンスノードに接続された第１のＮチャネル型トランジスタと，
一方の電極が前記第５のスイッチ手段を介して前記第２の電源電位の供給ラインに接続され，他方の電極が前記他方のメインセンスノードに接続され，ゲートが前記一方のメインセンスノードに接続された第２のＮチャネル型トランジスタと，
を備え，
読出し動作時において，読み出された前記読み出しデータに基づく前記ビット線対の第１のプリチャージ電位の変化に基づいて前記第１のトランジスタおよび前記第２のトランジスタが活性化されることにより，第２のプリチャージ電位にプリチャージされている前記メインセンスノード対の電位差を増幅し，メインセンスノード対からビット線対へと電荷を移動させることを特徴とする半導体記憶装置。 - 前記第１のスイッチ手段，前記第２のスイッチ手段，前記第３のスイッチ手段，および前記第４のスイッチ手段は，前記第１のトランジスタおよび前記第２のトランジスタと同じ伝導型のトランジスタで構成されたことを特徴とする請求項１に記載の半導体記憶装置。
- さらに，前記センス回路部は，第３のトランジスタおよび第４のトランジスタから構成され前記ビット線対をプリチャージ電位にプリチャージする機能を有するビット線プリチャージ手段を備え，
第３のトランジスタおよび第４のトランジスタは，前記第１のトランジスタおよび前記第２のトランジスタと同じ伝導型であることを特徴とする請求項１または２に記載の半導体記憶装置。 - 前記プリチャージ電位は，前記第１の電源電位の１／２以下であることを特徴とする請求項３に記載の半導体記憶装置。
- 前記センス回路部は，
前記第１のスイッチ手段と前記第３のスイッチ手段との接続ノードの電位と前記第２のスイッチ手段と前記第４のスイッチ手段との接続ノードの電位とを等化するイコライズ手段を備えたことを特徴とする請求項１，２，３，または４のいずれかに記載の半導体記憶装置。 - 前記第３のスイッチ手段と前記第１のトランジスタは，第１の不純物拡散領域に形成され，
前記第４のスイッチ手段と前記第２のトランジスタは，第２の不純物拡散領域に形成され，
前記第３のスイッチ手段を構成するトランジスタの制御電極は，前記ワード線に沿って形成された一の制御信号供給ラインに接続され，
前記第４のスイッチ手段を構成するトランジスタの制御電極は，前記ワード線に沿って形成された他の制御信号供給ラインに接続されたことを特徴とする請求項１，２，３，４，または５のいずれかに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31734198A JP4531150B2 (ja) | 1998-11-09 | 1998-11-09 | 半導体記憶装置 |
| US09/286,664 US6104655A (en) | 1998-11-09 | 1999-04-06 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31734198A JP4531150B2 (ja) | 1998-11-09 | 1998-11-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000149567A JP2000149567A (ja) | 2000-05-30 |
| JP4531150B2 true JP4531150B2 (ja) | 2010-08-25 |
Family
ID=18087149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31734198A Expired - Fee Related JP4531150B2 (ja) | 1998-11-09 | 1998-11-09 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6104655A (ja) |
| JP (1) | JP4531150B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001006367A (ja) * | 1999-06-21 | 2001-01-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100322540B1 (ko) * | 1999-07-14 | 2002-03-18 | 윤종용 | 입출력 센스앰프가 차지하는 면적을 최소화하는 메모리 장치 |
| US6542424B2 (en) * | 2001-04-27 | 2003-04-01 | Hitachi, Ltd. | Semiconductor integrated circuit device using static memory cells with bit line pre-amplifier and main amplifier |
| CN1225739C (zh) * | 2001-07-04 | 2005-11-02 | 松下电器产业株式会社 | 读出放大电路 |
| JP2003196982A (ja) * | 2001-12-27 | 2003-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100811375B1 (ko) * | 2001-12-28 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 비트 라인 센스앰프 |
| DE102004028789B3 (de) * | 2004-06-16 | 2006-01-05 | Heraeus Electro-Nite International N.V. | Vorrichtung zur Durchführung von Messungen und/oder Probennahmen in Metallschmelzen |
| DE102004030283B4 (de) * | 2004-06-23 | 2010-02-04 | Qimonda Ag | Speichervorrichtung mit mehrstufigem Leseverstärker |
| KR100611404B1 (ko) * | 2004-07-27 | 2006-08-11 | 주식회사 하이닉스반도체 | 메인 증폭기 및 반도체 장치 |
| DE102005057788A1 (de) * | 2005-12-03 | 2007-06-06 | Infineon Technologies Ag | Dynamische Speicherschaltung und Verfahren zum Betreiben einer solchen |
| DE102006041000A1 (de) * | 2006-08-31 | 2008-03-20 | Qimonda Ag | Anordnung und Verfahren zum Lesen einer Speicherzelle eines Halbleiterspeichers |
| KR20080051076A (ko) | 2006-12-04 | 2008-06-10 | 세이코 엡슨 가부시키가이샤 | 강유전체 기억 장치 및 전자 기기 |
| DE102007007565A1 (de) * | 2007-02-15 | 2008-08-21 | Qimonda Ag | Halbleiter-Speicherbauelement mit umschaltbarem Substratpotential, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements |
| KR101519039B1 (ko) * | 2008-11-27 | 2015-05-11 | 삼성전자주식회사 | 입출력 센스 앰프, 이를 포함하는 반도체 메모리 장치, 및 반도체 메모리 장치를 포함하는 메모리 시스템 |
| JP5518409B2 (ja) * | 2009-09-15 | 2014-06-11 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム |
| KR20110036211A (ko) * | 2009-10-01 | 2011-04-07 | 삼성전자주식회사 | 프리 센싱 및 분리 회로를 포함하는 반도체 메모리 장치 |
| KR101655388B1 (ko) * | 2010-02-23 | 2016-09-08 | 삼성전자주식회사 | 비트라인 센스 앰프 및 이를 포함하는 메모리 코어 |
| US8130566B2 (en) * | 2010-02-25 | 2012-03-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sense amplifier and method of sensing data using the same |
| US20120063211A1 (en) * | 2010-09-13 | 2012-03-15 | Imec | Method for improving writability of sram memory |
| US8451671B2 (en) * | 2010-10-15 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiplexing circuit for high-speed, low leakage, column-multiplexing memory devices |
| CN103544979B (zh) * | 2013-10-25 | 2017-01-04 | 中国科学院微电子研究所 | 一种灵敏放大器 |
| KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
| CN112072754B (zh) * | 2020-09-22 | 2022-11-25 | 禹创半导体(深圳)有限公司 | 一种数位智能预充电机制于驱动芯片应用方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159689A (ja) * | 1984-08-30 | 1986-03-27 | Nec Corp | センスアンプ |
| EP0271718B1 (de) * | 1986-11-18 | 1992-03-04 | Siemens Aktiengesellschaft | Digitalverstärkeranordnung in integrierten Schaltungen |
| JPS6410494A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | Semiconductor storage device |
| JPS6410493A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | Charge transfer type sense amplifier |
| JPH04188493A (ja) * | 1990-11-22 | 1992-07-07 | Mitsubishi Electric Corp | 半導体ダイナミックｒａｍ |
| JP2939027B2 (ja) * | 1991-10-31 | 1999-08-25 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0685564A (ja) * | 1992-09-01 | 1994-03-25 | Mitsubishi Electric Corp | 増幅器回路 |
| JPH103790A (ja) * | 1996-06-18 | 1998-01-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH10308100A (ja) * | 1997-05-06 | 1998-11-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001332087A (ja) * | 2000-05-19 | 2001-11-30 | Nec Corp | センスアンプ回路 |
-
1998
- 1998-11-09 JP JP31734198A patent/JP4531150B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-06 US US09/286,664 patent/US6104655A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000149567A (ja) | 2000-05-30 |
| US6104655A (en) | 2000-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4531150B2 (ja) | 半導体記憶装置 | |
| US7382674B2 (en) | Static random access memory (SRAM) with clamped source potential in standby mode | |
| US7626877B2 (en) | Low voltage sense amplifier and sensing method | |
| US8036058B2 (en) | Symmetrically operating single-ended input buffer devices and methods | |
| US20080106945A1 (en) | Self-reference sense amplifier circuit and sensing method | |
| CN110729000A (zh) | 减小行地址到列地址延迟的设备及方法 | |
| JP3302734B2 (ja) | 半導体記憶装置 | |
| JP3532721B2 (ja) | 定電圧発生回路 | |
| KR0140175B1 (ko) | 반도체 메모리 장치의 센스앰프 회로 | |
| US6914836B2 (en) | Sense amplifier circuits using a single bit line input | |
| US7110282B2 (en) | Semiconductor memory device allowing accurate burn-in test | |
| US8111570B2 (en) | Devices and methods for a threshold voltage difference compensated sense amplifier | |
| US6466501B2 (en) | Semiconductor memory device having sense amplifier and method for driving sense amplifier | |
| US7359268B2 (en) | Semiconductor memory device for low voltage | |
| US11152055B1 (en) | Apparatuses including threshold voltage compensated sense amplifiers and methods for compensating same | |
| US9947385B1 (en) | Data sense amplification circuit and semiconductor memory device including the same | |
| US20080056040A1 (en) | Memory device having function of detecting bit line sense amp mismatch | |
| KR100207970B1 (ko) | 반도체 기억장치 | |
| JP4046364B2 (ja) | 半導体記憶装置およびその動作方法 | |
| KR0167673B1 (ko) | 오프셋 보상기능을 갖는 비트라인 감지 증폭기 및 그 제어방법 | |
| US11996138B2 (en) | Memory device | |
| US20060092730A1 (en) | Semiconductor memory device for low power condition | |
| KR0167681B1 (ko) | 클램프 회로를 구비한 반도체 메모리 장치의 센스앰프 구동회로 | |
| KR100546316B1 (ko) | 전하 전송 프리센싱 구조를 이용하는 반도체 장치 | |
| KR0164380B1 (ko) | 반도체 메모리장치의 비트라인 센스앰프 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051025 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081030 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081111 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090106 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20090114 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090915 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091023 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100608 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100609 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |