KR101519039B1 - 입출력 센스 앰프, 이를 포함하는 반도체 메모리 장치, 및 반도체 메모리 장치를 포함하는 메모리 시스템 - Google Patents

입출력 센스 앰프, 이를 포함하는 반도체 메모리 장치, 및 반도체 메모리 장치를 포함하는 메모리 시스템 Download PDF

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Abstract

고속으로 동작하고 전력 소모가 적은 입출력 센스앰프 및 이를 포함하는 반도체 메모리 장치가 개시된다. 입출력 센스앰프는 프리 증폭기 및 주 증폭기를 포함한다. 프리 증폭기는 입출력 라인쌍의 신호를 전압 모드로 센싱하고 증폭하여 차동 입력신호를 발생시킨다. 주 증폭기는 입출력 라인쌍의 신호를 전류 모드로 센싱하고 증폭하고, 상기 차동 입력신호를 전압 모드로 센싱하고 증폭한다. 따라서, 입출력 센스앰프는 입출력 라인쌍의 신호를 안전하게 센싱하고 증폭할 수 있다.

Description

입출력 센스 앰프, 이를 포함하는 반도체 메모리 장치, 및 반도체 메모리 장치를 포함하는 메모리 시스템{OUTPUT CIRCUIT, SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME, AND MEMORY SYSTEM HAVING THE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 내부에 있는 입출력 라인의 신호를 감지하고 증폭하는 입출력 센스 앰프를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
일반적으로, 반도체 메모리 장치는 메모리 코어, 입출력 센스앰프(Input/Output Sense Amplifier) 및 입출력 회로를 포함한다. 메모리 코어는 메모리 셀에 저장되어 있는 데이터를 글로벌 입출력 라인쌍(Global input/output (GIO) line pair)쌍을 통해 출력하거나, 글로벌 입출력 라인쌍을 통해 입력되는 데이터를 저장한다. 입출력 센스앰프는 글로벌 입출력 라인쌍의 신호를 감지하고 증폭한다. 입출력 회로는 입출력 센스앰프의 출력신호에 대해 출력 순서를 결정하고 병렬-직렬 변환을 수행하여 출력 데이터를 발생시킨다. 또한, 입출력 회로는 외부로부터 입력 데이터를 수신하여 버퍼링하고 버퍼링된 데이터를 입출력 센스앰프에 제공한다.
메모리 코어는 복수의 메모리 셀, 비트라인 센스앰프, 칼럼 선택회로 및 로컬 센스앰프(Local Sense Amplifier; LSA)를 포함한다. 메모리 셀은 워드라인 구동신호에 응답하여 비트라인 상의 신호를 저장하거나 메모리 셀 내의 데이터를 비트라인에 출력한다. 비트라인 센스앰프는 비트라인 상의 신호를 증폭한다. 칼럼 선택 회로는 칼럼 선택신호에 응답하여 비트라인쌍과 로컬 입출력 라인쌍을 전기적으로 연결시킨다.
반도체 메모리 장치의 리드(read) 동작시 메모리 셀 내에 있는 데이터는 비트라인 센스앰프에 의해 센싱되고 증폭된다. 칼럼 선택신호가 인에이블되면 비트라인 상의 데이터는 로컬 입출력 라인(Local Input/Output Line; LIO)에 실리게 되고, LIO에 실린 데이터는 LSA에 의해 증폭되어 GIO 라인에 실리게 된다. 일반적으로 GIO 라인의 길이는 LIO 라인의 길이보다 길다. LSA는 메모리 코어에 위치하기 때문에 회로 사이즈를 늘이는 데 한계가 있으므로 LSA의 이득을 증가시키는 데는 한계가 있다. LSA에 의해 증폭된 GIO 라인쌍의 신호는 진폭이 작은 신호이므로, GIO의 끝 부분에 위치한 입출력 센스앰프(Input/Output sense amplifier; IOSA)를 통해 다시 증폭되어 출력된다.
종래에, 입출력 센스앰프(IOSA)에는 전류 모드 센스앰프(current-mode sense amplifier; CSA)와 전압 모드 센스앰프(voltage-mode sense amplifier; VSA)가 있었다. 일반적으로 CSA는 동작속도는 빠르지만 전력소모가 많고 VSA는 전력소모는 적지만 동작속도가 느리다는 단점이 있었다.
본 발명의 목적은 전류 모드 입출력 센스앰프와 유사한 동작속도를 가지면서 전력 소모는 줄일 수 있는 입출력 센스앰프를 제공하는 것이다.
본 발명의 다른 목적은 상기 입출력 센스앰프를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 입출력 센스 앰프는 프리 증폭기(pre-amplifier) 및 주 증폭기(main amplifier)를 포함한다.
프리 증폭기는 입출력 라인쌍의 신호를 전압 모드로 센싱하고 증폭하여 차동 입력신호를 발생시킨다. 주 증폭기는 상기 입출력 라인쌍의 신호를 전류 모드로 센싱하고 증폭하여 제 1 증폭 신호를 발생시키고, 상기 제 1 증폭 신호를 출력 노드에 제공하고, 상기 차동 입력신호를 전압 모드로 센싱하고 증폭하여 제 2 증폭 신호를 발생시키고, 상기 제 2 증폭 신호를 상기 출력 노드에 제공한다.
본 발명의 하나의 실시예에 의하면, 상기 프리 증폭기는 상기 입출력 라인쌍의 신호에 대해 전압 다운(voltage down) 컨버팅을 수행하여 제 1 전압신호를 발생시키고 상기 제 1 전압신호를 증폭하여 상기 차동 입력신호를 발생시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 프리 증폭기는 전압 다운 컨버팅부 및 증폭부를 포함할 수 있다.
전압 다운 컨버팅부는 상기 입출력 라인쌍의 신호에 대해 전압 다운 컨버팅을 수행하여 제 1 전압신호를 발생시킨다. 증폭부는 상기 제 1 전압신호를 증폭하여 상기 차동 입력신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 전압 다운 컨버팅부는 상기 입출력 라인쌍에 각각 결합된 다이오드 형태의 MOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 증폭부는 상기 전압 다운 컨버팅부를 통해 상기 입출력 라인쌍에 교차 결합된 MOS 트랜지스터들을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 증폭부는 상기 MOS 트랜지스터들 각각에 병렬 연결된 다이오드를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 주 증폭기는 전류 센싱부 및 전압 센싱부를 포함할 수 있다.
전류 센싱부는 정의 피드백(positive feedback) 구성을 갖고, 입출력 라인쌍의 신호를 전류 모드로 센싱하고 증폭하여 제 1 증폭 신호를 발생시키고, 상기 제 1 증폭 신호를 출력 노드에 제공한다. 전압 센싱부는 상기 차동 입력신호를 증폭하여 제 2 증폭 신호를 발생시키고, 상기 제 2 증폭 신호를 상기 출력 노드에 제공한다.
본 발명의 다른 하나의 실시형태에 따른 입출력 센스 앰프는 전류 센싱부 및 전압 센싱부를 포함한다.
전류 센싱부는 정의 피드백(positive feedback) 구성을 갖고, 입출력 라인쌍 의 신호를 전류 모드로 센싱하고 증폭하여 제 1 증폭 신호를 발생시키고, 상기 제 1 증폭 신호를 출력 노드에 제공한다. 전압 센싱부는 상기 입출력 라인쌍의 신호를 전압 모드로 센싱하고 증폭하여 제 2 증폭 신호를 발생시키고, 상기 제 2 증폭 신호를 상기 출력 노드에 제공한다.
본 발명의 다른 하나의 실시형태에 따른 반도체 메모리 장치는 입출력 센스앰프 및 입출력 회로를 포함한다.
입출력 센스앰프는 입출력 라인쌍의 신호를 증폭하여 제 1 데이터를 발생시킨다. 입출력 회로는 상기 제 1 데이터에 대해 출력 순서를 결정하고 병렬-직렬 변환을 수행하여 출력 데이터를 발생시킨다.
상기 입출력 센스앰프는 프리 증폭기(pre-amplifier) 및 주 증폭기(main amplifier)를 포함한다.
프리 증폭기는 상기 입출력 라인쌍의 신호를 전압 모드로 센싱하고 증폭하여 차동 입력신호를 발생시킨다. 주 증폭기는 상기 입출력 라인쌍의 신호를 전류 모드로 센싱하고 증폭하여 제 1 증폭 신호를 발생시키고, 상기 제 1 증폭 신호를 출력 노드에 제공하고, 상기 차동 입력신호를 전압 모드로 센싱하고 증폭하여 제 2 증폭 신호를 발생시키고, 상기 제 2 증폭 신호를 상기 출력 노드에 제공한다.
본 발명에 따른 입출력 센스앰프 및 이를 포함하는 반도체 메모리 장치는 입출력 라인쌍의 신호를 전류 모드 및 전압 모드로 센싱하고 증폭함으로써 동작속도가 빠르고, 회로 구조가 간단하며 전력소모가 적다. 입출력 센스앰프는 전류 센싱 부를 통해 PMOS 트랜지스터의 드레인으로 입력되는 전류 형태의 신호를 정의 피드백 과정을 통해 1차 증폭하고, 전압 센싱부를 통해 전류량이 조절되고 2차 증폭된다. 본 발명의 하나의 실시예에 의하면, 전압 센싱부에 입력되는 신호는 프리 증폭기에 의해 전압레벨이 다운되고 부 임피던스(negative impedance) 변환이 된 전압신호이다. 따라서, 입출력 라인쌍 사이의 전압이 충분히 벌어지지 않은 경우에도 입출력 센스앰프는 안전하게 센싱하고 증폭할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일 치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 입출력 센스 앰프(100)를 나타내는 블록도이다.
도 1을 참조하면, 입출력 센스 앰프(100)는 프리 증폭기(pre-amplifier)(110) 및 주 증폭기(main amplifier)(120)를 포함한다.
프리 증폭기(110)는 입출력 라인쌍(GIO, GIOB)의 신호를 전압 모드로 센싱하고 증폭하여 차동 입력신호(VSAI, VSAIB)를 발생시킨다. 주 증폭기(120)는 입출력 라인쌍(GIO, GIOB)의 신호를 전류 모드로 센싱하고 증폭하며, 차동 입력신호(VSAI, VSAIB)를 전압 모드로 센싱하고 증폭한다. 프리 증폭기(110)는 제 1 인에이블 신호(EN1)에 응답하여 동작하며, 주 증폭기(120)는 제 2 인에이블 신호(EN2)에 응답하여 동작하고 센스앰프 출력신호(SAO, SAOB)를 발생시킨다. 입출력 라인쌍(GIO, GIOB)은 입출력 라인(GIO)과 상보(complementary) 입출력 라인(GIOB)을 포함한다.
도 1에 도시된 입출력 센스 앰프(100)는 프리 증폭기(110)를 통해 전압 레벨이 다운되고 부 임피던스(negative impedance) 변환을 수행한다. 즉, MOS 트랜지스 터의 게이트에 인가되는 전압의 크기가 증가하면, MOS 트랜지스터의 드레인 단자의 전압의 크기가 감소하는 원리를 이용하여 증폭을 수행한다.
또한, 주 증폭기(120)는 입출력 라인쌍(GIO, GIOB)의 신호를 전류 모드로 센싱하고 증폭하며, 프리 증폭기(110)에 의해 증폭된 차동 입력신호(VSAI, VSAIB)를 전압 모드로 센싱하고 증폭한다.
도 1에 도시된 입출력 센스 앰프(100)는 입출력 라인쌍(GIO, GIOB)의 신호를 전류 모드로 센싱하고 정의 피드백 과정을 통해 1차 증폭하며, 프리 증폭기(110)에 의해 증폭된 차동 입력신호(VSAI, VSAIB)를 공통 소스 증폭기 구조를 갖는 전압 센싱부에 의해 전압 모드로 센싱하고 2차 증폭한다. 또한, 입출력 센스 앰프(100)는 프리 증폭기(110)와 주 증폭기(120)를 구비하여 입출력 라인쌍(GIO, GIOB)의 부하(loading) 영향을 적게 받는다.
따라서, 입출력 센스 앰프(100)는 제어 로직이 단순하고 높은 이득을 가지며 전력 소모가 적다.
도 2는 도 1의 입출력 센스앰프(100)에 포함된 프리 증폭기(110)의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 프리 증폭기(110)는 전압 다운(voltage down) 컨버팅부(111), 증폭부(112) 및 제 1 스위칭부(113)를 포함한다.
전압 다운 컨버팅부(111)는 입출력 라인쌍(GIO, GIOB)의 신호에 대해 전압 다운 컨버팅(voltage-down converting)을 수행하여 제 1 전압신호를 발생시킨다. 증폭부(112)는 제 1 전압신호를 증폭하여 차동 입력신호(VSAI, VSAIB)를 발생시킨 다. 제 1 스위칭부(113)는 제 1 인에이블 신호(EN1)에 응답하여 동작하며, 증폭부(112)에 전류를 공급하는 일종의 전류원이다.
전압 다운 컨버팅부(111)는 제 1 PMOS 트랜지스터(MP1) 및 제 2 PMOS 트랜지스터(MP2)를 포함하며, 증폭부(112)는 제 1 NMOS 트랜지스터(MN1) 및 제 2 NMOS 트랜지스터(MN2)를 포함한다.
제 1 PMOS 트랜지스터(MP1)는 입출력 라인(GIO)에 연결된 소스 및 제 1 노드(N1)에 공통 연결된 드레인과 게이트를 갖는다. 제 2 PMOS 트랜지스터(MP2)는 상보 입출력 라인(GIOB)에 연결된 소스 및 제 2 노드(N2)에 공통 연결된 드레인과 게이트를 갖는다. 제 1 NMOS 트랜지스터(MN1)는 제 1 노드(N1)에 연결된 드레인, 제 2 노드에 연결된 게이트 및 제 3 노드(N3)에 연결된 소스를 갖는다. 제 2 NMOS 트랜지스터(MN2)는 제 2 노드(N2)에 연결된 드레인, 제 1 노드에 연결된 게이트 및 제 3 노드(N3)에 연결된 소스를 갖는다. 제 1 스위칭부(113)는 제 1 인에이블 신호(EN1)에 응답하여 동작하며, 제 3 노드(N3)와 접지(GND) 사이에 결합된 제 3 NMOS 트랜지스터(MN3)를 포함한다.
차동 입력신호(VSAI, VSAIB)는 서로 상보관계(complementary relation)를 갖는 두 개의 신호(VSAI, VSAIB)로 구성되며, 제 2 노드(N2)에서 VSAI가 출력되고, 제 1 노드(N1)에서 VSAIB가 출력된다.
이하, 도 2의 프리 증폭기(110)의 동작에 대해 설명한다.
프리 증폭기(110)는 입출력 라인쌍(GIO, GIOB)의 신호에 대해 공통모드 전압의 레벨을 다운시키고 증폭하는 기능을 한다. 전압 다운 컨버팅부(111)는 다이오드 형태로 연결된 MOS 트랜지스터들(MP1, MP2)을 포함하며 입출력 라인쌍(GIO, GIOB)의 공통 모드 전압의 레벨을 다운시킨다. 증폭부(112)는 전압 다운 컨버팅부(111)에 의해 전압 레벨이 다운된 제 1 노드(N1) 및 제 2 노드(N2)의 전압 신호를 전압 모드로 센싱하고 증폭한다.
증폭부(112)는 제 1 NMOS 트랜지스터(MN1) 및 제 2 NMOS 트랜지스터(MN2)가 교차 연결된 구조이며 하나의 래치를 이룬다. 또한, 제 1 NMOS 트랜지스터(MN1)의 게이트에 인가되는 제 2 노드(N2)의 전압이 증가할수록 제 1 노드(N1)의 전압은 낮아지고, 제 1 NMOS 트랜지스터(MN1)의 임피던스는 낮아진다. 마찬가지로, 제 2 NMOS 트랜지스터(MN2)의 게이트에 인가되는 제 1 노드(N1)의 전압이 증가할수록 제 2 노드(N2)의 전압은 낮아지고, 제 2 NMOS 트랜지스터(MN2)의 임피던스는 낮아진다. 따라서, 증폭부(112)는 부성 임피던스 컨버터(Negative Impedance Converter; NIC)로서 동작한다.
도 3은 도 1의 입출력 센스앰프(100)에 포함된 주 증폭기(120)의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 주 증폭기(120)는 전류 공급부(121), 전류 센싱부(122), 전압 센싱부(123) 및 제 2 스위칭부(124)를 포함한다.
전류 공급부(121)는 서로 전류 미러 형태로 연결된 제 3 PMOS 트랜지스터(MP3) 및 제 4 PMOS 트랜지스터(MP4)로 구성되고, 전원전압(VDD)에 기초하여 전류를 발생시키고 제 4 노드(N4)와 제 5노드(N5)에 제공한다. 제 4 노드(N4)는 입출력 라인(GIO)에 연결되고, 제 5노드(N5)는 상보 입출력 라인(GIOB)에 연결된다.
전류 센싱부(122)는 정의 피드백(positive feedback) 구성을 갖고, 입출력 라인쌍(GIO, GIOB)의 신호를 전류 모드로 센싱하고 증폭하여 제 1 증폭 신호를 발생시키고, 상기 제 1 증폭 신호를 제 6 노드(N6) 및 제 7 노드(N7)에 제공한다. 전압 센싱부(123)는 차동 입력신호(VSAI, VSAIB)를 증폭하여 제 2 증폭 신호를 발생시키고, 상기 제 2 증폭 신호를 제 6 노드(N6) 및 제 7 노드(N7)에 제공한다. 제 6 노드(N6)에서 센스앰프 출력신호(SAO)가 출력되고, 제 7 노드(N7)에서 상보 센스앰프 출력신호(SAOB)가 출력된다.
전류 센싱부(122)는 제 5 PMOS 트랜지스터(MP5) 및 제 6 PMOS 트랜지스터(MP6)를 포함한다. 제 5 PMOS 트랜지스터(MP5)는 제 4 노드(N4)에 연결된 소스, 제 7 노드(N7)에 연결된 게이트, 및 제 6노드(N6)에 연결된 드레인을 갖는다. 제 6 PMOS 트랜지스터(MP6)는 제 5 노드(N5)에 연결된 소스, 제 6 노드(N6)에 연결된 게이트, 및 제 7노드(N7)에 연결된 드레인을 갖는다.
전압 센싱부(123)는 제 4 NMOS 트랜지스터(MN4) 및 제 5 NMOS 트랜지스터(MN5)를 포함한다. 제 4 NMOS 트랜지스터(MN4)는 제 6 노드(N6)에 연결된 드레인, 제 8 노드(N8)에 연결된 소스, 및 VSAIB가 인가되는 게이트를 갖는다. 제 5 NMOS 트랜지스터(MN5)는 제 7 노드(N7)에 연결된 드레인, 제 8 노드(N8)에 연결된 소스, 및 VSAI가 인가되는 게이트를 갖는다.
제 2 스위칭부(124)는 제 2 인에이블 신호(EN2)에 응답하여 동작하며, 전압 센싱부(123)에 전류를 공급하는 일종의 전류원이다. 제 2 스위칭부(124)는 제 8 노드(N8)와 접지(GND) 사이에 결합된 제 6 NMOS 트랜지스터(MN6)를 포함한다.
이하, 도 3의 주 증폭기(120)의 동작에 대해 설명한다.
주 증폭기(120)는 전류 센싱부(122)를 통해 입출력 라인쌍(GIO, GIOB)의 신호를 전류 모드로 센싱하고 증폭하고, 전압 센싱부(123)를 통해 입출력 라인쌍(GIO, GIOB)의 신호를 전압 모드로 센싱하고 증폭한다. 전압 센싱부(123)는 프리 증폭기(도 2의 110)의 출력인 차동 입력신호(VSAI, VSAIB)를 증폭한다.
제 6 노드(N6) 및 제 7 노드(N7)로 출력되는 센스앰프 출력신호(SAO, SAOB)는 전류 센싱부(122)에 의해 발생된 제 1 증폭 신호와 전압 센싱부(123)에 의해 발생된 제 2 증폭 신호를 합한 신호이다. 즉, SAO는 제 5 PMOS 트랜지스터(MP5)의 출력신호와 제 4 NMOS 트랜지스터(MN4)의 출력신호를 합한 신호이고, SAOB는 제 6 PMOS 트랜지스터(MP6)의 출력신호와 제 5 NMOS 트랜지스터(MN5)의 출력신호를 합한 신호이다.
전류 센싱부(122)는 래치구조를 가지며, 정의 피드백 루프를 통해 입출력 라인쌍(GIO, GIOB)의 신호를 전류 모드로 센싱하고 증폭한다.
예를 들어, GIO 라인을 통해 제 5 PMOS 트랜지스터(MP5)의 소스로 입력되는 전류가 감소하고, GIOB 라인을 통해 제 6 PMOS 트랜지스터(MP6)의 소스로 입력되는 전류가 증가하는 경우, 제 6 노드(N6)의 전압이 제 7 노드(N7)의 전압에 비해 낮아지므로 제 6 PMOS 트랜지스터(MP6)가 턴온된다. 제 6 PMOS 트랜지스터(MP6)가 턴온되면, 제 7 노드(N7)의 전압은 더욱 높아지고, 제 6 노드(N6)의 전압은 더욱 낮아진다. 제 7 노드(N7)의 전압이 높아지면 제 5 PMOS 트랜지스터(MP5)는 턴오프된다. 따라서, SAO는 로직 "로우"인 전압신호가 되고, SAOB는 로직 "하이"인 전압신호가 된다.
반대로, GIO 라인을 통해 제 5 PMOS 트랜지스터(MP5)의 소스로 입력되는 전류가 증가하고, GIOB 라인을 통해 제 6 PMOS 트랜지스터(MP6)의 소스로 입력되는 전류가 감소하는 경우, 제 6 노드(N6)의 전압이 제 7 노드(N7)의 전압에 비해 높아지므로 제 5 PMOS 트랜지스터(MP5)가 턴온된다. 제 5 PMOS 트랜지스터(MP5)가 턴온되면, 제 6 노드(N6)의 전압은 더욱 높아지고, 제 7 노드(N7)의 전압은 더욱 낮아진다. 제 6 노드(N6)의 전압이 높아지면 제 6 PMOS 트랜지스터(MP6)는 턴오프된다. 따라서, SAO는 로직 "하이"인 전압신호가 되고, SAOB는 로직 "로우"인 전압신호가 된다.
전압 센싱부(123)는 공통 소스 차동 증폭기(common source differential amplifier) 구조를 가진다. 전압 센싱부(123)는 주 증폭기(120)의 전류량을 조절하고 차동 입력신호(VSAI, VSAIB)에 응답하여 2차 증폭을 수행한다. 전압 센싱부(123)에 입력되는 차동 입력신호(VSAI, VSAIB)는 프리 증폭기(110)에 의해 전압 레벨이 다운되고 증폭된 전압신호이다.
제 4 NMOS 트랜지스터(MN4)의 게이트로 입력되는 VSAI의 크기가 감소하고, 제 5 NMOS 트랜지스터(MN5)의 게이트로 입력되는 VSAI의 크기가 증가하는 경우, 제 5 NMOS 트랜지스터(MN5)를 통해 흐르는 전류의 양이 증가하고, 제 4 NMOS 트랜지스터(MN4)를 통해 흐르는 전류의 양은 감소한다. 따라서, 제 6 노드(N6)의 전압신호(SAO)의 크기는 증가하고, 제 7 노드(N7)의 전압신호(SAOB)의 크기는 감소한다.
반대로, 제 4 NMOS 트랜지스터(MN4)의 게이트로 입력되는 VSAI의 크기가 증 가하고, 제 5 NMOS 트랜지스터(MN5)의 게이트로 입력되는 VSAI의 크기가 감소하는 경우, 제 5 NMOS 트랜지스터(MN5)를 통해 흐르는 전류의 양이 감소하고, 제 4 NMOS 트랜지스터(MN4)를 통해 흐르는 전류의 양은 증가한다. 따라서, 제 6 노드(N6)의 전압신호(SAO)의 크기는 감소하고, 제 7 노드(N7)의 전압신호(SAOB)의 크기는 증가한다.
도 4는 도 1의 입출력 센스앰프(100)에 포함된 프리 증폭기(110)의 다른 하나의 예를 나타내는 회로도이다.
도 4를 참조하면, 프리 증폭기(110a)는 전압 다운(voltage down) 컨버팅부(111), 증폭부(112a) 및 제 1 스위칭부(113)를 포함한다.
전압 다운 컨버팅부(111)는 입출력 라인쌍(GIO, GIOB)의 신호에 대해 전압 다운 컨버팅(voltage-down converting)을 수행하여 제 1 전압신호를 발생시킨다. 증폭부(112a)는 제 1 전압신호를 증폭하여 차동 입력신호(VSAI, VSAIB)를 발생시킨다. 제 1 스위칭부(113)는 제 1 인에이블 신호(EN1)에 응답하여 동작하며, 증폭부(112)에 전류를 공급하는 일종의 전류원이다.
전압 다운 컨버팅부(111)는 제 1 PMOS 트랜지스터(MP1) 및 제 2 PMOS 트랜지스터(MP2)를 포함하며, 증폭부(112a)는 제 1 NMOS 트랜지스터(MN1), 제 2 NMOS 트랜지스터(MN2), 제 7 NMOS 트랜지스터(MN7) 및 제 8 NMOS 트랜지스터(MN8)를 포함한다.
제 1 NMOS 트랜지스터(MN1)는 제 1 노드(N1)에 연결된 드레인, 제 2 노드에 연결된 게이트 및 제 3 노드(N3)에 연결된 소스를 갖는다. 제 2 NMOS 트랜지스 터(MN2)는 제 2 노드(N2)에 연결된 드레인, 제 1 노드에 연결된 게이트 및 제 3 노드(N3)에 연결된 소스를 갖는다. 제 7 NMOS 트랜지스터(MN7)는 다이오드 연결 구조를 가지며 제 1 노드(N1)에 공통 연결된 드레인과 게이트를 가지고 제 3 노드(N3)에 연결된 소스를 갖는다. 제 8 NMOS 트랜지스터(MN8)는 다이오드 연결 구조를 가지며 제 2 노드(N2)에 공통 연결된 드레인과 게이트를 가지고 제 3 노드(N3)에 연결된 소스를 갖는다.
차동 입력신호(VSAI, VSAIB)는 서로 상보관계를 갖는 두 개의 신호(VSAI, VSAIB)로 구성되며, 제 2 노드(N2)에서 VSAI가 출력되고, 제 1 노드(N1)에서 VSAIB가 출력된다.
이하, 도 4의 프리 증폭기(110a)의 동작에 대해 설명한다.
도 4의 프리 증폭기(110a)는 도 2의 프리 증폭기(110)에서 증폭부(112a)에 서로 다이오드 형태로 연결된 두개의 NMOS 트랜지스터들(MN7, MN8)을 더 포함한다. 다이오드 연결된 NMOS 트랜지스터(MN7)는 제 1 노드(N1)와 제 3 노드(N3) 사이의 전압의 최대값을 일정한 값으로 유지하며, 다이오드 연결된 NMOS 트랜지스터(MN8)는 제 2 노드(N2)와 제 3 노드(N3) 사이의 전압의 최대값을 일정한 값으로 유지한다. 따라서, 추가된 NMOS 트랜지스터들(MN7, MN8)에 의해 프리 증폭기(110a)는 노이즈 특성이 향상된다.
도 5는 도 1의 입출력 센스앰프(100)에 포함된 프리 증폭기(110)의 또 다른 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 프리 증폭기(110b)는 전압 다운 컨버팅부(111a), 증폭 부(112) 및 제 1 스위칭부(113)를 포함한다.
전압 다운 컨버팅부(111a)는 입출력 라인쌍(GIO, GIOB)의 신호에 대해 전압 다운 컨버팅(voltage-down converting)을 수행하여 제 1 전압신호를 발생시킨다. 증폭부(112)는 제 1 전압신호를 증폭하여 차동 입력신호(VSAI, VSAIB)를 발생시킨다. 제 1 스위칭부(113)는 제 1 인에이블 신호(EN1)에 응답하여 동작하며, 증폭부(112)에 전류를 공급하는 일종의 전류원이다.
전압 다운 컨버팅부(111a)는 제 1 PMOS 트랜지스터(MP1), 제 2 PMOS 트랜지스터(MP2), 제 9 NMOS 트랜지스터(MN9) 및 제 10 NMOS 트랜지스터(MN10)를 포함하며, 증폭부(112)는 제 1 NMOS 트랜지스터(MN1) 및 제 2 NMOS 트랜지스터(MN2)를 포함한다.
제 1 PMOS 트랜지스터(MP1)는 입출력 라인(GIO)에 연결된 소스 및 제 1 노드(N1)에 공통 연결된 드레인과 게이트를 갖는다. 제 2 PMOS 트랜지스터(MP2)는 상보 입출력 라인(GIOB)에 연결된 소스 및 제 2 노드(N2)에 공통 연결된 드레인과 게이트를 갖는다. 제 9 NMOS 트랜지스터(MN9)는 입출력 라인(GIO)에 공통 연결된 드레인과 게이트를 갖고 제 1 노드(N1)에 연결된 소스를 갖는다. 제 10 NMOS 트랜지스터(MN10)는 상보 입출력 라인(GIOB)에 공통 연결된 드레인과 게이트를 갖고 제 2 노드(N2)에 연결된 소스를 갖는다.
차동 입력신호(VSAI, VSAIB)는 서로 상보관계를 갖는 두 개의 신호(VSAI, VSAIB)로 구성되며, 제 2 노드(N2)에서 VSAI가 출력되고, 제 1 노드(N1)에서 VSAIB가 출력된다.
이하, 도 5의 프리 증폭기(110b)의 동작에 대해 설명한다.
도 5의 프리 증폭기(110b)는 도 2의 프리 증폭기(110)에서 전압 다운 컨버팅부(111a)에 서로 다이오드 형태로 연결된 두개의 NMOS 트랜지스터들(MN9, MN10)을 더 포함한다. 다이오드 형태로 연결된 제 1 PMOS 트랜지스터(MP1)와 제 1 PMOS 트랜지스터(MP1)에 병렬 연결된 다이오드 형태의 제 9 NMOS 트랜지스터(MN9)는 CMOS(complementary MOS) 다이오드를 구성하며, 문턱전압(threshold voltage; VTH)을 적응적으로 조절할 수 있다. 마찬가지로 다이오드 형태로 연결된 제 2 PMOS 트랜지스터(MP2)와 제 2 PMOS 트랜지스터(MP2)에 병렬 연결된 다이오드 형태의 제 10 NMOS 트랜지스터(MN10)는 CMOS 다이오드를 구성하며, 문턱전압(VTH)을 적응적으로 조절할 수 있다. 따라서, 추가된 NMOS 트랜지스터들(MN9, MN10)에 의해 프리 증폭기(110a)는 이득 특성이 향상된다.
도 6은 도 1의 입출력 센스앰프(100)에 포함된 프리 증폭기(110)의 또 다른 하나의 예를 나타내는 회로도이다.
도 6을 참조하면, 프리 증폭기(110c)는 전압 다운(voltage down) 컨버팅부(111a), 증폭부(112a) 및 제 1 스위칭부(113)를 포함한다.
전압 다운 컨버팅부(111a)는 입출력 라인쌍(GIO, GIOB)의 신호에 대해 전압 다운 컨버팅(voltage-down converting)을 수행하여 제 1 전압신호를 발생시킨다. 증폭부(112a)는 제 1 전압신호를 증폭하여 차동 입력신호(VSAI, VSAIB)를 발생시킨다. 제 1 스위칭부(113)는 제 1 인에이블 신호(EN1)에 응답하여 동작하며, 증폭부(112a)에 전류를 공급하는 일종의 전류원이다.
전압 다운 컨버팅부(111a)는 제 1 PMOS 트랜지스터(MP1) 및 제 2 PMOS 트랜지스터(MP2), 제 9 NMOS 트랜지스터(MN9) 및 제 10 NMOS 트랜지스터(MN10)를 포함하며, 증폭부(112a)는 제 1 NMOS 트랜지스터(MN1), 제 2 NMOS 트랜지스터(MN2), 제 7 NMOS 트랜지스터(MN7) 및 제 8 NMOS 트랜지스터(MN8)를 포함한다.
제 1 PMOS 트랜지스터(MP1)는 입출력 라인(GIO)에 연결된 소스 및 제 1 노드(N1)에 공통 연결된 드레인과 게이트를 갖는다. 제 2 PMOS 트랜지스터(MP2)는 상보 입출력 라인(GIOB)에 연결된 소스 및 제 2 노드(N2)에 공통 연결된 드레인과 게이트를 갖는다. 제 9 NMOS 트랜지스터(MN9)는 입출력 라인(GIO)에 공통 연결된 드레인과 게이트를 갖고 제 1 노드(N1)에 연결된 소스를 갖는다. 제 10 NMOS 트랜지스터(MN10)는 상보 입출력 라인(GIOB)에 공통 연결된 드레인과 게이트를 갖고 제 2 노드(N2)에 연결된 소스를 갖는다.
제 1 NMOS 트랜지스터(MN1)는 제 1 노드(N1)에 연결된 드레인, 제 2 노드에 연결된 게이트 및 제 3 노드(N3)에 연결된 소스를 갖는다. 제 2 NMOS 트랜지스터(MN2)는 제 2 노드(N2)에 연결된 드레인, 제 1 노드에 연결된 게이트 및 제 3 노드(N3)에 연결된 소스를 갖는다. 제 7 NMOS 트랜지스터(MN7)는 다이오드 연결 구조를 가지며 제 1 노드(N1)에 공통 연결된 드레인과 게이트를 가지고 제 3 노드(N3)에 연결된 소스를 갖는다. 제 8 NMOS 트랜지스터(MN8)는 다이오드 연결 구조를 가지며 제 2 노드(N2)에 공통 연결된 드레인과 게이트를 가지고 제 3 노드(N3)에 연결된 소스를 갖는다.
차동 입력신호(VSAI, VSAIB)는 서로 상보관계를 갖는 두 개의 신호(VSAI, VSAIB)로 구성되며, 제 2 노드(N2)에서 VSAI가 출력되고, 제 1 노드(N1)에서 VSAIB가 출력된다.
이하, 도 6의 프리 증폭기(110c)의 동작에 대해 설명한다.
도 5의 프리 증폭기(110b)는 도 2의 프리 증폭기(110)에서 전압 다운 컨버팅부(111a)에 서로 다이오드 형태로 연결된 두개의 NMOS 트랜지스터들(MN9, MN10)을 더 포함하고, 증폭부(112a)에 서로 다이오드 형태로 연결된 두개의 NMOS 트랜지스터들(MN7, MN8)을 더 포함한다. 다이오드 형태로 연결된 제 1 PMOS 트랜지스터(MP1)와 제 1 PMOS 트랜지스터(MP1)에 병렬 연결된 다이오드 형태의 제 9 NMOS 트랜지스터(MN9)는 CMOS 다이오드를 구성하며, 문턱전압(VTH)을 적응적으로 조절할 수 있다. 마찬가지로 다이오드 형태로 연결된 제 2 PMOS 트랜지스터(MP2)와 제 2 PMOS 트랜지스터(MP2)에 병렬 연결된 다이오드 형태의 제 10 NMOS 트랜지스터(MN10)는 CMOS 다이오드를 구성하며, 문턱전압(VTH)을 적응적으로 조절할 수 있다. 따라서, 추가된 NMOS 트랜지스터들(MN9, MN10)에 의해 프리 증폭기(110c)는 이득 특성이 향상된다.
다이오드 연결된 NMOS 트랜지스터(MN7)는 제 1 노드(N1)와 제 3 노드(N3) 사이의 전압의 최대값을 일정한 값으로 유지하며, 다이오드 연결된 NMOS 트랜지스터(MN8)는 제 2 노드(N2)와 제 3 노드(N3) 사이의 전압의 최대값을 일정한 값으로 유지한다. 따라서, 추가된 NMOS 트랜지스터들(MN7, MN8)에 의해 프리 증폭기(110c)는 노이즈 특성이 향상된다.
도 7은 도 1에 도시된 본 발명의 하나의 실시예에 따른 입출력 센스앰프의 동작을 나타내는 파형도이다. 도 7에서, GIO 및 GIOB는 입출력 라인쌍(GIO, GIOB)의 전압신호의 파형을 나타내고, SAO 및 SAOB는 입출력 센스앰프(100)의 출력신호쌍을 나타낸다.
도 7을 참조하면, GIO와 GIOB가 벌어지기 시작하면 SAO 및 SAOB는 디지털 레벨을 갖는 신호들이며, 제 1 인에이블 신호(EN1) 및 제 2 인에이블 신호(EN2)에 응답하여 하이 레벨과 로우 레벨 사이에서 천이한다.
도 8은 종래의 입출력 센스앰프와 본 발명의 실시예에 따른 입출력 센스앰프가 소모하는 전류의 양을 비교하여 나타낸 표이다. 도 8에서, CSA는 전류 모드로 센싱 및 증폭을 수행하는 종래의 입출력 센스앰프를 포함하는 반도체 메모리 장치를 나타내고, VSA는 전압 모드로 센싱 및 증폭을 수행하는 종래의 입출력 센스앰프를 포함하는 반도체 메모리 장치를 나타내며, MIXED SA는 입출력 라인쌍의 신호를 전류 모드와 전압 모드로 센싱 및 증폭하는 본 발명의 실시예에 따른 입출력 센스앰프를 포함하는 반도체 메모리 장치를 나타낸다. 도 8에서 I_LSA는 로컬 센스앰프에서 소모하는 전류를 나타내고, I_IOSA는 입출력 센스앰프에서 소모하는 전류를 나타내며, SUM은 I_LSA와 I_IOSA를 합한 값을 나타낸다.
도 8을 참조하면, 본 발명의 실시예에 따른 입출력 센스앰프를 포함하는 반도체 메모리 장치(MIXED SA)는 입출력 센스앰프에서 소모하는 전류(I_IOSA)가 72.44㎂ 로서, 전류 모드로 센싱 및 증폭을 수행하는 종래의 입출력 센스앰프를 포함하는 반도체 메모리 장치의 소모 전류보다는 적고, 전압 모드로 센싱 및 증폭을 수행하는 종래의 입출력 센스앰프를 포함하는 반도체 메모리 장치의 소모 전류보다 는 많다. 그러나, 데이터의 입출력과 관련된 반도체 메모리 장치의 전체 센싱 전류인, 로컬 센스앰프에서 소모하는 전류(I_LSA)와 입출력 센스앰프에서 소모하는 전류(I_IOSA)를 합한 전류(SUM)는 147.69㎂ 로서, 종래의 CSA나 VSA가 소모하는 전류보다 적다.
따라서, 도 1에 도시된 본 발명의 실시예에 따른 입출력 센스 앰프(200)는 저전력 고속 시스템에서 사용이 가능하다.
도 9는 본 발명의 다른 하나의 실시예에 따른 반도체 메모리 장치의 입출력 센스 앰프(200)를 나타내는 블록도이다.
도 9를 참조하면, 입출력 센스 앰프(200)는 전류 공급부(210), 전류 센싱부(220), 전압 센싱부(230) 및 제 1 스위칭부(240)를 포함한다.
도 9를 참조하면, 전류 공급부(210)는 전원전압(VDD)에 기초하여 전류를 발생시킨다. 전류 센싱부(220)는 입출력 라인쌍(GIO, GIOB)의 신호를 전류 모드로 센싱하고 증폭하고, 전압 센싱부(230)는 입출력 라인쌍(GIO, GIOB)의 신호를 전압 모드로 센싱하고 증폭한다. 제 1 스위칭부(240)는 제 3 인에이블 신호(EN3)에 응답하여 동작하며, 전압 센싱부(230)에 전류를 공급하는 일종의 전류원이다.
도 10은 도 9에 도시된 입출력 센스앰프(200)를 상세히 나타낸 회로도이다.
도 10을 참조하면, 전류 공급부(210)는 서로 전류 미러 형태로 연결된 제 11 PMOS 트랜지스터(MP11) 및 제 12 PMOS 트랜지스터(MP12)로 구성되고, 전원전압(VDD)에 기초하여 전류를 발생시키고 제 11 노드(N11)와 제 12노드(N12)에 제공한다. 제 11 노드(N11)는 입출력 라인(GIO)에 연결되고, 제 12노드(N12)는 상보 입 출력 라인(GIOB)에 연결된다.
전류 센싱부(220)는 정의 피드백(positive feedback) 구성을 갖고, 입출력 라인쌍(GIO, GIOB)의 신호를 전류 모드로 센싱하고 증폭하여 제 1 증폭 신호를 발생시키고, 상기 제 1 증폭 신호를 제 13 노드(N13) 및 제 14 노드(N14)에 제공한다. 전압 센싱부(230)는 입출력 라인쌍(GIO, GIOB)의 신호를 전압 모드로 센싱하고 증폭하여 제 2 증폭 신호를 발생시키고, 상기 제 2 증폭 신호를 제 13 노드(N13) 및 제 14 노드(N14)에 제공한다. 제 13 노드(N13)에서 센스앰프 출력신호(SAO)가 출력되고, 제 14 노드(N14)에서 상보 센스앰프 출력신호(SAOB)가 출력된다.
전류 센싱부(220)는 제 13 PMOS 트랜지스터(MP13) 및 제 14 PMOS 트랜지스터(MP14)를 포함한다. 제 13 PMOS 트랜지스터(MP13)는 제 11 노드(N11)에 연결된 소스, 제 14 노드(N14)에 연결된 게이트, 및 제 13노드(N13)에 연결된 드레인을 갖는다. 제 14 PMOS 트랜지스터(MP14)는 제 12 노드(N12)에 연결된 소스, 제 13 노드(N13)에 연결된 게이트, 및 제 14 노드(N14)에 연결된 드레인을 갖는다.
전압 센싱부(230)는 제 11 NMOS 트랜지스터(MN11) 및 제 12 NMOS 트랜지스터(MN12)를 포함한다. 제 11 NMOS 트랜지스터(MN11)는 제 13 노드(N13)에 연결된 드레인, 제 15 노드(N15)에 연결된 소스, 및 GIO에 연결된 게이트를 갖는다. 제 12 NMOS 트랜지스터(MN12)는 제 14 노드(N14)에 연결된 드레인, 제 15 노드(N15)에 연결된 소스, 및 GIOB에 연결된 게이트를 갖는다.
제 1 스위칭부(240)는 제 3 인에이블 신호(EN3)에 응답하여 동작하며, 전압 센싱부(230)에 전류를 공급하는 일종의 전류원이다. 제 1 스위칭부(240)는 제 3 인 에이블 신호(EN3)에 응답하여 동작하며, 제 15 노드(N15)와 접지(GND) 사이에 결합된 제 13 NMOS 트랜지스터(MN13)를 포함한다.
이하, 도 9 및 도 10을 참조하여 도 9에 도시된 입출력 센스앰프(200)의 동작에 대해 설명한다.
입출력 라인쌍(GIO, GIOB) 사이의 두 전압신호가 충분히 벌어져 있을 때, 즉 로컬 센스앰프에 의해 증폭되어 입출력 라인쌍(GIO, GIOB)에 실리는 두 전압신호가 충분히 벌어져 있을 때는 도 9에 도시된 바와 같은 간단한 구조의 입출력 센스앰프(200)가 상요될 수 있다. 고속 동작을 요구하지 않는 반도체 메모리 장치의 응용에서는 도 9의 입출력 센스앰프(200)가 유용하다.
도 9를 참조하면, 입출력 센스앰프(200)는 전류 센싱부(220)를 통해 입출력 라인쌍(GIO, GIOB)의 신호를 전류 모드로 센싱하고 증폭하며, 전압 센싱부(230)를 통해 입출력 라인쌍(GIO, GIOB)의 신호를 전압 모드로 센싱하고 증폭한다.
도 10을 참조하면, 제 13 노드(N13) 및 제 14 노드(N14)로 출력되는 센스앰프 출력신호(SAO, SAOB)는 전류 센싱부(220)에 의해 발생된 제 1 증폭 신호와 전압 센싱부(230)에 의해 발생된 제 2 증폭 신호를 합한 신호이다. 즉, SAO는 제 13 PMOS 트랜지스터(MP13)의 출력신호와 제 11 NMOS 트랜지스터(MN11)의 출력신호를 합한 신호이고, SAOB는 제 14 PMOS 트랜지스터(MP14)의 출력신호와 제 12 NMOS 트랜지스터(MN12)의 출력신호를 합한 신호이다.
전류 센싱부(220)는 래치구조를 가지며, 정의 피드백 루프를 통해 입출력 라인쌍(GIO, GIOB)의 신호를 전류 모드로 센싱하고 증폭한다.
예를 들어, GIO 라인을 통해 제 13 PMOS 트랜지스터(MP13)의 소스로 입력되는 전류가 감소하고, GIOB 라인을 통해 제 14 PMOS 트랜지스터(MP14)의 소스로 입력되는 전류가 증가하는 경우, 제 13 노드(N13)의 전압이 제 14 노드(N14)의 전압에 비해 낮아지므로 제 14 PMOS 트랜지스터(MP14)가 턴온된다. 제 14 PMOS 트랜지스터(MP14)가 턴온되면, 제 14 노드(N14)의 전압은 더욱 높아지고, 제 13 노드(N13)의 전압은 더욱 낮아진다. 제 14 노드(N14)의 전압이 높아지면 제 13 PMOS 트랜지스터(MP13)는 턴오프된다. 따라서, SAO는 로직 "로우"인 전압신호가 되고, SAOB는 로직 "하이"인 전압신호가 된다.
반대로, GIO 라인을 통해 제 13 PMOS 트랜지스터(MP13)의 소스로 입력되는 전류가 증가하고, GIOB 라인을 통해 제 14 PMOS 트랜지스터(MP14)의 소스로 입력되는 전류가 감소하는 경우, 제 13 노드(N13)의 전압이 제 7 노드(N14)의 전압에 비해 높아지므로 제 13 PMOS 트랜지스터(MP13)가 턴온된다. 제 13 PMOS 트랜지스터(MP13)가 턴온되면, 제 13 노드(N13)의 전압은 더욱 높아지고, 제 14 노드(N14)의 전압은 더욱 낮아진다. 제 13 노드(N13)의 전압이 높아지면 제 14 PMOS 트랜지스터(MP14)는 턴오프된다. 따라서, SAO는 로직 "하이"인 전압신호가 되고, SAOB는 로직 "로우"인 전압신호가 된다.
전압 센싱부(230)는 공통 소스 차동 증폭기 구조를 가진다. GIO 라인을 통해 제 11 NMOS 트랜지스터(MN11)의 게이트로 입력되는 전압신호의 크기가 감소하고, GIOB 라인을 통해 제 12 NMOS 트랜지스터(MN12)의 게이트로 입력되는 전압신호의 크기가 증가하는 경우, 제 12 NMOS 트랜지스터(MN12)를 통해 흐르는 전류의 양이 증가하고, 제 11 NMOS 트랜지스터(MN11)를 통해 흐르는 전류의 양은 감소한다. 따라서, 제 13 노드(N13)의 전압신호(SAO)의 크기는 증가하고, 제 14 노드(N14)의 전압신호(SAOB)의 크기는 감소한다.
반대로, GIO 라인을 통해 제 11 NMOS 트랜지스터(MN11)의 게이트로 입력되는 전압신호의 크기가 증가하고, GIOB 라인을 통해 제 12 NMOS 트랜지스터(MN12)의 게이트로 입력되는 전압신호의 크기가 감소하는 경우, 제 12 NMOS 트랜지스터(MN12)를 통해 흐르는 전류의 양이 감소하고, 제 11 NMOS 트랜지스터(MN11)를 통해 흐르는 전류의 양은 증가한다. 따라서, 제 13 노드(N13)의 전압신호(SAO)의 크기는 감소하고, 제 14 노드(N14)의 전압신호(SAOB)의 크기는 증가한다.
도 9에 도시된 입출력 센스앰프(200)는 전술한 바와 같이 로컬 센스앰프에 의해 증폭되어 입출력 라인쌍(GIO, GIOB)에 실리는 두 전압신호가 충분히 벌어져 있을 때 유용한 회로이다.
상기에서, 입출력 라인쌍(GIO, GIOB)은 도 11을 참조하여 후술하는 바와 같이 글로벌 입출력 라인쌍(Global Input/Output Line pair)을 의미할 수 있다.
도 11은 본 발명의 실시예들에 따른 입출력 센스앰프를 포함하는 반도체 메모리 장치(1000)를 나타내는 블록도이다.
도 11을 참조하면, 반도체 메모리 장치(1000)는 메모리 코어(1100), 입출력 센스앰프(1200) 및 입출력 회로(1300)를 구비한다.
메모리 코어(1100)는 메모리 셀에 저장되어 있던 데이터를 글로벌 입출력 라인쌍(GIO, GIOB)을 통해 출력하거나, 글로벌 입출력 라인쌍(GIO, GIOB)을 통해 입 력되는 데이터를 저장한다. 입출력 센스앰프(1200)는 글로벌 입출력 라인쌍(GIO, GIOB)의 신호를 증폭하여 제 1 데이터(SAO)를 발생시킨다. 입출력 회로(1300)는 제 1 데이터(SAO)에 대해 출력 순서를 결정하고 병렬-직렬 변환을 수행하여 출력 데이터(DOUT)를 발생시킨다. 또한, 입출력 회로(1300)는 외부로부터 입력 데이터(DIN)를 수신하여 버퍼링하고 입출력 센스앰프(1200)에 제공한다.
메모리 코어(1100)는 메모리 셀(1110), 비트라인 센스앰프(1120), 칼럼 선택 회로(1130), 및 로컬 센스앰프(1140)를 구비한다.
메모리 셀(1110)은 워드라인 구동신호(WL)에 응답하여 비트라인(BL) 상의 신호를 저장하거나 메모리 셀(1110)의 데이터를 비트라인(BL)에 출력한다. 비트라인 센스앰프(1120)는 비트라인(BL) 상의 신호를 증폭한다. 칼럼 선택 회로(1130)는 칼럼 선택신호(CSL)에 응답하여 비트라인쌍(BL, BLB)과 로컬 입출력 라인쌍(LIO, LIOB)을 전기적으로 연결시킨다.
입출력 센스앰프(1200)는 상기의 본 발명의 실시예들에 따른 입출력 센스앰프의 구성을 가질 수 있다. 따라서, 도 11에 도시된 본 발명의 실시예들에 따른 입출력 센스앰프를 포함하는 반도체 메모리 장치(1000)는 동작속도가 빠르고 전력소모도 적다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템(2000)을 나타내는 블록도이다.
도 12를 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2100) 및 반도체 메모리 장치(2200)를 포함한다.
메모리 컨트롤러(2100)는 커맨드(CMD), 어드레스(ADDR), 데이터 스트로브 신호(DQS)를 발생시킨다. 반도체 메모리 장치(2200)는 커맨드(CMD), 어드레스(ADDR), 데이터 스트로브 신호(DQS)에 응답하여 데이터(DQ)를 출력하거나 데이터를 기입(write)한다.
도 12에 도시된 메모리 시스템(2000)에 포함된 반도체 메모리 장치(2200)는 본 발명의 실시예들에 따른 입출력 센스앰프의 구성을 가질 수 있다. 따라서, 도 12에 도시된 본 발명의 실시예들에 따른 반도체 메모리 장치(1000)를 포함하는 메모리 시스템(2000)은 동작속도가 빠르고 전력소모도 적다.
본 발명은 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하며, 특히 반도체 메모리 장치의 입출력 센스앰프에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 입출력 센스 앰프를 나타내는 블록도이다.
도 2는 도 1의 입출력 센스앰프에 포함된 프리 증폭기(pre-amplifier)의 하나의 예를 나타내는 회로도이다.
도 3은 도 1의 입출력 센스앰프에 포함된 주 증폭기(main amplifier)의 하나의 예를 나타내는 회로도이다.
도 4는 도 1의 입출력 센스앰프에 포함된 프리 증폭기의 다른 하나의 예를 나타내는 회로도이다.
도 5는 도 1의 입출력 센스앰프에 포함된 프리 증폭기의 또 다른 하나의 예를 나타내는 회로도이다.
도 6은 도 1의 입출력 센스앰프에 포함된 프리 증폭기의 또 다른 하나의 예를 나타내는 회로도이다.
도 7은 도 1에 도시된 본 발명의 하나의 실시예에 따른 입출력 센스앰프의 동작을 나타내는 파형도이다.
도 8은 종래의 입출력 센스앰프와 본 발명의 실시예에 따른 입출력 센스앰프가 소모하는 전류의 양을 비교하여 나타낸 표이다.
도 9는 본 발명의 다른 하나의 실시예에 따른 반도체 메모리 장치의 입출력 센스 앰프를 나타내는 블록도이다.
도 10은 도 9에 도시된 입출력 센스앰프를 상세히 나타낸 회로도이다.
도 11은 본 발명의 실시예들에 따른 입출력 센스앰프를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 입출력 센스앰프
110 : 프리 증폭기
120 : 주 증폭기
1000 : 반도체 메모리 장치
2000 : 메모리 시스템

Claims (10)

  1. 입출력 라인쌍의 신호를 전압 모드로 센싱하고 증폭하여 차동 입력신호를 발생시키는 프리 증폭기(pre-amplifier); 및
    상기 입출력 라인쌍의 신호를 전류 모드로 센싱하고 증폭하여 제 1 증폭 신호를 발생시키고, 상기 제 1 증폭 신호를 출력 노드에 제공하고, 상기 차동 입력신호를 전압 모드로 센싱하고 증폭하여 제 2 증폭 신호를 발생시키고, 상기 제 2 증폭 신호를 상기 출력 노드에 제공하는 주 증폭기(main amplifier)를 포함하고,
    상기 프리 증폭기 및 상기 주 증폭기는 상기 입출력 라인쌍에 서로 독립적으로 연결되는 입출력 센스 앰프.
  2. 제 1 항에 있어서, 상기 프리 증폭기는
    상기 입출력 라인쌍의 신호에 대해 전압 다운(voltage down) 컨버팅을 수행하여 제 1 전압신호를 발생시키고 상기 제 1 전압신호를 증폭하여 상기 차동 입력신호를 발생시키는 것을 특징으로 하는 입출력 센스 앰프.
  3. 제 1 항에 있어서, 상기 프리 증폭기는
    상기 입출력 라인쌍의 신호에 대해 전압 다운 컨버팅을 수행하여 제 1 전압신호를 발생시키는 전압 다운 컨버팅부; 및
    상기 제 1 전압신호를 증폭하여 상기 차동 입력신호를 발생시키는 증폭부를 포함하는 것을 특징으로 하는 입출력 센스 앰프.
  4. 제 3 항에 있어서, 상기 전압 다운 컨버팅부는
    상기 입출력 라인쌍에 각각 결합된 다이오드 형태의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 입출력 센스 앰프.
  5. 제 3 항에 있어서, 상기 증폭부는
    상기 전압 다운 컨버팅부를 통해 상기 입출력 라인쌍에 교차 결합된 MOS 트랜지스터들을 포함하는 것을 특징으로 하는 입출력 센스 앰프.
  6. 제 5 항에 있어서, 상기 증폭부는
    상기 MOS 트랜지스터들 각각에 병렬 연결된 다이오드를 더 포함하는 것을 특징으로 하는 입출력 센스 앰프.
  7. 제 1 항에 있어서, 상기 주 증폭기는
    정의 피드백(positive feedback) 구성을 갖고, 상기 입출력 라인쌍의 신호를 전류 모드로 센싱하고 증폭하여 상기 제 1 증폭 신호를 발생시키고, 상기 제 1 증폭 신호를 상기 출력 노드에 제공하는 전류 센싱부; 및
    상기 차동 입력신호를 증폭하여 상기 제 2 증폭 신호를 발생시키고, 상기 제 2 증폭 신호를 상기 출력 노드에 제공하는 전압 센싱부를 포함하는 것을 특징으로 하는 입출력 센스 앰프.
  8. 정의 피드백(positive feedback) 구성을 갖고, 입출력 라인쌍의 신호를 전류 모드로 센싱하고 증폭하여 제 1 증폭 신호를 발생시키고, 상기 제 1 증폭 신호를 출력 노드에 제공하는 전류 센싱부; 및
    외부로부터 수신되는 차동 입력신호에 기초하여 상기 입출력 라인쌍의 신호를 전압 모드로 센싱하고 증폭하여 제 2 증폭 신호를 발생시키고, 상기 제 2 증폭 신호를 상기 출력 노드에 제공하는 전압 센싱부를 포함하고,
    상기 전류 센싱부는 서로 교차 결합된 한 쌍의 MOS 트랜지스터들을 포함하고, 상기 전압 센싱부는 교차 결합된 MOS 트랜지스터들을 포함하지 않는 입출력 센스 앰프.
  9. 입출력 라인쌍의 신호를 증폭하여 제 1 데이터를 발생시키는 입출력 센스앰프; 및
    상기 제 1 데이터에 대해 출력 순서를 결정하고 병렬-직렬 변환을 수행하여 출력 데이터를 발생시키는 입출력 회로를 포함하고,
    상기 입출력 센스앰프는
    상기 입출력 라인쌍의 신호를 전압 모드로 센싱하고 증폭하여 차동 입력신호를 발생시키는 프리 증폭기(pre-amplifier); 및
    상기 입출력 라인쌍의 신호를 전류 모드로 센싱하고 증폭하여 제 1 증폭 신호를 발생시키고, 상기 제 1 증폭 신호를 출력 노드에 제공하고, 상기 차동 입력신호를 전압 모드로 센싱하고 증폭하여 제 2 증폭 신호를 발생시키고, 상기 제 2 증폭 신호를 상기 출력 노드에 제공하는 주 증폭기(main amplifier)를 포함하고,
    상기 프리 증폭기 및 상기 주 증폭기는 상기 입출력 라인쌍에 서로 독립적으로 연결되는 반도체 메모리 장치.
  10. 커맨드들, 어드레스들, 및 데이터 스트로브 신호를 발생시키는 메모리 컨트롤러; 및
    상기 커맨드들, 상기 어드레스들, 및 상기 데이터 스트로브 신호에 응답하여 데이터를 출력하거나 데이터를 저장하는 반도체 메모리 장치를 포함하고,
    상기 반도체 메모리 장치는 입출력 라인쌍의 신호를 증폭하여 제 1 데이터를 발생시키는 입출력 센스앰프를 포함하고,
    상기 입출력 센스앰프는
    상기 입출력 라인쌍의 신호를 전압 모드로 센싱하고 증폭하여 차동 입력신호를 발생시키는 프리 증폭기(pre-amplifier); 및
    상기 입출력 라인쌍의 신호를 전류 모드로 센싱하고 증폭하여 제 1 증폭 신호를 발생시키고, 상기 제 1 증폭 신호를 출력 노드에 제공하고, 상기 차동 입력신호를 전압 모드로 센싱하고 증폭하여 제 2 증폭 신호를 발생시키고, 상기 제 2 증폭 신호를 상기 출력 노드에 제공하는 주 증폭기(main amplifier)를 포함하고,
    상기 프리 증폭기 및 상기 주 증폭기는 상기 입출력 라인쌍에 서로 독립적으로 연결되는 메모리 시스템.
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