JP2006351163A - ローカルセンス増幅器及びそれを具備した半導体メモリ装置 - Google Patents

ローカルセンス増幅器及びそれを具備した半導体メモリ装置 Download PDF

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Abstract

【課題】リダンダンシ回路を具備した半導体メモリ装置のローカルセンス増幅器が開示されている。
【解決手段】ローカルセンス増幅器は、差動トランジスタ対、電流供給回路、及び結合素子を具備する。差動トランジスタ対は、ローカル入出力ライン対に印加された差動信号対を増幅し、増幅信号対を発生させ、グローバル入出力ライン対に提供する。電流供給回路は、イネーブル信号に応答して差動トランジスタ対に電流を供給する。結合素子は、イネーブル信号に応答して差動トランジスタ対の低電位端子を電気的に結合するか遮断する。結合素子は、イネーブル信号に応答してスイッチングするＭＯＳトランジスタで構成することができる。したがって、ローカルセンス増幅器は、回路が動作しないとき、ローカルセンス増幅器に不要な電流ループが形成されることを防止することができ、ローカル入出力ラインとグローバル入出力ラインとの間の信号の伝送誤りを防止することができる。
【選択図】図４

Description

本発明は、半導体メモリ装置に関わり、特にリダンダンシ回路を具備した半導体メモリ装置のローカルセンス増幅器に関する。
図１は、一般的なＤＲＡＭ装置を示す回路図であって、韓国公開特許第２００４−２２６７８号に開示されている。図１を参照すると、ＤＲＡＭ装置は、データが保存されるメモリセル１０、ビットライン対（ＢＬ、ＢＬＢ）の電圧をラッチさせるラッチ回路２０、ビットライン対（ＢＬ、ＢＬＢ）の電圧を増幅させるビットラインセンス増幅器３０、及びローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）の電圧を増幅してグローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）に提供するローカルセンス増幅器４０を具備する。実際に、半導体メモリ装置内には、数多いメモリセル１０、ラッチ回路２０、ビットラインセンス増幅器３０、及びローカルセンス増幅器４０が存在する。ビットラインセンス増幅器３０とローカルセンス増幅器４０を用いることでローディングの大きいデータ経路とローディングの小さい電荷源との間のローディングのミスマッチにもかかわらず半導体メモリ装置が安定的に動作可能である。図２は、図１のＤＲＡＭ装置内に用いることができるローカルセンス増幅器の一例を示す回路図である。ローカルセンス増幅器４０は、制御信号（ＰＷＢＬＫ）、制御信号（ＰＷＢＢＬＫ）、及びイネーブル信号（ＥＮ）の制御下に増幅機能を行い、ローディングの大きいグローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）とローディングが比較的小さいローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）との間のロード不整合の問題点を乗り越えてメモリ装置が安定的に作動するようにする。
半導体メモリ装置内にある数多いメモリセルのうち、一つでも欠陥があると、半導体メモリ装置は希望する機能を行われず不良品として処理される。現在は、半導体メモリ装置内にリダンダンシメモリセルを具備し、メモリ装置内にあるメモリセルのうち、欠陥のあるセルが発生したとき、これら欠陥メモリセルをリダンダンシメモリセルに代替して半導体メモリ装置を良品として処理している。不良メモリセルは、ロー／カラム単位でリダンダンシメモリセルに置換される。ウエハ加工が終わった後、テストを通じて不良メモリセルが発見されると、それに当たるアドレスをリダンダンシメモリセルのアドレス信号に変える作業が行われる。したがって、実際不良ラインに対応するアドレス信号が入力されると、このアドレス信号は不良ラインのかわりにリダンダンシラインに入力される。
図３は、図２のローカルセンス増幅器を用いたメインローカルセンス増幅器１１０とリダンダンシローカルセンス増幅器１３０とを共に示した回路図である。図３を参照すると、読み出し動作時、制御信号（ＰＷＢＬＫ）と制御信号（ＥＮ１）がイネーブルされ、制御信号（ＰＷＢＢＬＫ）がディスエーブルされる。このとき、ローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）の信号は、ローカルセンス増幅器１１０によって増幅され、グローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）に提供される。また、書き込み動作時、制御信号（ＰＷＢＬＫ）はディスエーブルされ、制御信号（ＰＷＢＢＬＫ）はイネーブルされる。ここで、グローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）の信号は、ローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）に提供される。
一方、ＤＲＡＭ装置内に不良メモリセルが存在してリダンダンシ回路を動作させる場合、図３にあるローカルセンス増幅器１１０は動作させず、リダンダンシローカルセンス増幅器１３０を動作させる。ローカルセンス増幅器１１０がオフされ、リダンダンシローカルセンス増幅器１３０が動作するときにはイネーブル信号（ＥＮ１）がディスエーブルされ、イネーブル信号（ＥＮ３）はイネーブルされる。読み出し動作時、制御信号（ＰＷＢＬＫ）とイネーブル信号（ＥＮ３）がイネーブルされ、制御信号（ＰＷＢＢＬＫ）がディスエーブルされる。このとき、リダンダンシローカル入出力ライン対（ＲＬＩＯ、ＲＬＩＯＢ）の信号はリダンダンシローカルセンス増幅器１３０によって増幅され、リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）に提供される。また、書き込み動作時、制御信号（ＰＷＢＬＫ）はディスエーブルされ、制御信号（ＰＷＢＢＬＫ）はイネーブルされる。このとき、リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）の信号は、リダンダンシローカル入出力ライン対（ＲＬＩＯ、ＲＬＩＯＢ）に提供される。
しかし、リダンダンシローカルセンス増幅器１３０を用いて読み出し動作を行う場合、ローカルセンス増幅器１１０内に希望しない電流ループが形成され、リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）が等化する現象が発生する可能性がある。即ち、イネーブル信号（ＥＮ１）がディスエーブルされ、ＮＭＯＳトランジスタ１１７がオフされても点（ＰＡ）、点（ＰＢ）、ＮＭＯＳトランジスタ１１３、ＮＭＯＳトランジスタ１１５、ＮＭＯＳトランジスタ１１６、ＮＭＯＳトランジスタ１１４、点（ＰＣ）、及び点（ＰＤ）を通じる電流の経路が形成されてリダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）を等化する可能性がある。リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）が等化すると、リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）には意図した信号の振幅より小さい振幅を有する信号を出力することができる。
本発明の目的は、オフされたローカルセンス増幅器に不要な電流ループが形成されることを防止して、ローカル入出力ラインとグローバル入出力ラインとの間の信号の伝送誤りを防止し得るローカルセンス増幅器を提供することにある。
本発明の他の目的は、差動トランジスタ対に供給される電流の大きさを調節することで、増幅率を調節することができるローカルセンス増幅器を提供することにある。
本発明の更に他の目的は、オフされたローカルセンス増幅器に不要な電流ループが形成されることを防止してローカル入出力ラインとグローバル入出力ラインとの間の信号の伝送誤りを防止し得るローカルセンス増幅器を具備した半導体メモリ装置を提供することにある。
本発明の一実施形態によるローカルセンス増幅器は、差動トランジスタ対、電流供給回路、及び結合素子を具備する。
差動トランジスタ対は、それぞれ端子を有するトランジスタを含み、入出力ライン対に印加された差動信号を増幅して増幅差動信号を生成する。電流供給回路は、イネーブル信号に応答して前記差動トランジスタ対に電流を供給する。結合素子は、前記イネーブル信号に応答して前記差動トランジスタ対の端子を電気的に互いに結合させるか、遮断させる。
実施形態による前記結合素子は、前記イネーブル信号がイネーブルされた場合、前記差動トランジスタ対の前記端子を電気的に結合させ、前記イネーブル信号がディスエーブルされた場合、前記差動トランジスタ対の前記端子を電気的に遮断させる。前記結合素子は、前記イネーブル信号に応答するゲートを有するＭＯＳトランジスタを含むことができる。
実施形態によって前記電流供給回路は、前記イネーブル信号に応答して前記差動トランジスタ対のいずれか一つのトランジスタの端子に第１電流を供給する第１電流供給部と、前記イネーブル信号に応答して前記差動トランジスタ対の他のトランジスタの端子に第２電流を供給する第２電流供給部と、を含むことができる。
実施形態によって前記第１電流供給部及び第２電流供給部は、それぞれ前記イネーブル信号に応答してスイッチングする並列連結された複数のトランジスタを具備し、前記イネーブル信号に応答してオンされるトランジスタの個数によって前記第１電流及び第２電流の大きさを調節することができる。
実施形態によって前記第１電流供給部及び前記第２電流供給部のうち、少なくともいずれか一つは、前記差動トランジスタのうち、対応するトランジスタの端子と低電源電圧との間に連結されている複数の電流供給トランジスタと、前記イネーブル信号に応答して前記複数の電流供給トランジスタのうち、いずれか一つを動作させる複数のスイッチと、を含むことができる。前記複数のトランジスタは、大きさがいずれも同一であってもよい。前記複数の電流供給トランジスタは、２進コードの形式の加重値を有する電流を供給するように構成することができる。前記複数のスイッチは、それぞれヒュージング作業によって前記イネーブル信号が印加される端子または前記低電源電圧が印加される端子に連結される。
実施形態によって、前記入出力ライン対はローカル入出力ライン対を示し、前記センス増幅器は、第１制御信号に応答して前記増幅差動信号のうち、第１増幅信号をグローバル入出力ライン対の第１ラインに提供するように構成された第１トランジスタと、第１制御信号に応答して前記増幅差動信号のうち、第２増幅信号をグローバル入出力ライン対の第２ラインに提供するように構成された第２トランジスタと、第２制御信号に応答して前記グローバル入出力ライン対の第１ラインの信号を前記ローカル入出力ライン対の第１ラインに提供するように構成された第３トランジスタと、前記第２制御信号に応答して前記グローバル入出力ライン対の第２ラインの信号を前記ローカル入出力ライン対の第２ラインに提供するように構成された第４トランジスタと、を更に含むことができる。ここで、前記第１制御信号がイネーブルされ、前記第２制御信号がディスエーブルされたとき、半導体メモリ装置は読み出し動作を行い、前記第１制御信号がディスエーブルされ、前記第２制御信号がイネーブルされたとき、前記半導体メモリ装置は書き込み動作を行う。
本発明の他の実施形態によるセンス増幅器は、複数のトランジスタと結合素子を含む。ここで、第１ＭＯＳトランジスタは、第１入出力ラインに連結されたゲートと第１ノードに連結されたソースを有し、第２ＭＯＳトランジスタは、第２入出力ラインに連結されたゲートと第２ノードに連結されたソースを有する。第３ＭＯＳトランジスタは、前記第１ノードに連結されたドレインとイネーブル信号が印加されるゲート、基底電源に連結されたソースを有し、第４ＭＯＳトランジスタは、前記第２ノードに連結されたドレインと前記イネーブル信号が印加されるゲート、前記基底電源に連結されたソースを有し、結合素子は、前記イネーブル信号に応答して前記第１ノードと前記第２ノードとを電気的に結合させるか遮断する。
実施形態によって前記第１入出力ライン及び第２入出力ラインは、第１ローカル入出力ライン及び第２ローカル入出力ラインを示し、前記センス増幅器は複数のＮＭＯＳトランジスタを更に含む。第５トランジスタは、第１制御信号に応答して前記第２ＭＯＳトランジスタのドレイン電流を第１グローバル入出力ラインに提供するように構成される。第６トランジスタは、 前記第１制御信号に応答して前記第１ＭＯＳトランジスタのドレイン電流を第２グローバル入出力ラインに提供する。第７トランジスタは、第２制御信号に応答して前記第１グローバル入出力ラインの信号を前記第１ローカル入出力ラインに提供するように構成される。第８トランジスタは、前記第２制御信号に応答して前記第２グローバル入出力ライン対の信号を前記第２ローカル入出力ラインに提供するように構成さる。
実施形態によって前記結合素子は、前記イネーブル信号に応答するＭＯＳトランジスタを含むことができる。
本発明の他の実施形態による半導体メモリ装置は、メイン回路及びリダンダンシ回路を含む。メイン回路は、ローカル入出力ライン対、グローバル入出力ライン対、及び前記ローカル入出力ライン対と前記グローバル入出力ライン対との間に結合されたローカルセンス増幅器を含む。リダンダンシ回路は、リダンダンシローカル入出力ライン対、前記グローバル入出力ライン対と電気的に連結されているリダンダンシグローバル入出力ライン対、及び前記リダンダンシローカル入出力ライン対と前記リダンダンシグローバル入出力ライン対との間に結合されたリダンダンシローカルセンス増幅器と、を含む。ここで、前記ローカルセンス増幅器及び前記リダンダンシローカルセンス増幅器のうち、少なくともいずれか一つは、差動トランジスタ対、電流供給回路、及び結合素子を含む。差動トランジスタ対は、それぞれ端子を有するトランジスタを含み、ローカル入出力ライン対に印加された差動信号を増幅して増幅差動信号を発生させ、前記第１増幅信号対をグローバル入出力ライン対に提供する。電流供給回路は、 イネーブル信号に応答して前記差動トランジスタ対に電流を供給する。結合素子は、前記イネーブル信号に応答して前記差動トランジスタ対の端子を電気的に結合するか遮断させる。
実施形態によって前記結合素子は、前記イネーブル信号がイネーブルされた場合、前記差動トランジスタ対の前記端子を電気的に結合させ、前記イネーブル信号がディスエーブルされた場合、前記差動トランジスタ対の前記端子を電気的に遮断させる。前記結合素子は、前記イネーブル信号に応答してスイッチングするＭＯＳトランジスタを含む。
実施形態によって、前記電流供給回路は、前記イネーブル信号に応答して前記差動トランジスタ対のいずれか一つのトランジスタの端子に第１電流を供給する第１電流供給部と、前記イネーブル信号に応答して前記差動トランジスタ対の他のトランジスタの端子に第２電流を供給する第２電流供給部と、を具備することができる。ここで、前記第１電流供給部及び第２電流供給部は、前記イネーブル信号に応答してスイッチングする並列連結された複数のトランジスタを具備し、前記イネーブル信号に応答してオンされるトランジスタの個数によって前記第１電流及び第２電流の大きさを調節するができる。
以下、添付した図面を参照して本発明の望ましい実施形態を説明する。
図４は、本発明の一実施形態によるローカルセンス増幅器を示す回路図である。図４を参照すると、ローカルセンス増幅器３００は、ＮＭＯＳトランジスタ（ＭＮ６、ＭＮ７）を含む作動トランジスタ対３４０、ＮＭＯＳトランジスタ（ＭＮ１２、ＭＮ１３）を含む電流供給回路３３０、及びＮＭＯＳトランジスタ（ＭＮ１１）を含む結合回路を具備する。差動トランジスタ対は、ローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）に印加された差動信号対を増幅する。電流供給回路３３０は、イネーブル信号（ＥＮ）に応答して差動トランジスタ対３４０に電流を供給する。ＮＭＯＳトランジスタ（ＮＭ１１）を含む結合回路は、イネーブル信号（ＥＮ）に応答してノード（Ｎ１）とノード（Ｎ２）をほぼ同一の電位になるように電気的に結合する。
前記電流供給回路を構成するＮＭＯＳトランジスタ（ＭＮ１２）は、イネーブル信号（ＥＮ）に応答してノード（Ｎ１）に電流を供給し、ＮＭＯＳトランジスタ（ＭＮ１３）はイネーブル信号（ＥＮ）に応答してノード（Ｎ２）に電流を供給する。
また、図４のローカルセンス増幅器３００は、ＮＭＯＳトランジスタ（ＭＮ９、ＭＮ１０）を具備する。ＮＭＯＳトランジスタ（ＭＮ９）は、第１制御信号（ＰＷＢＬＫ）に応答してＮＭＯＳトランジスタ（ＭＮ６）のドレイン電流をグローバル入出力ライン対の第１ライン（ＧＩＯＢ）に提供する。ＮＭＯＳトランジスタ（ＭＮ１０）は、第１制御信号（ＰＷＢＬＫ）に応答してＮＭＯＳトランジスタ（ＭＮ１０）のドレイン電流をグローバル入出力ライン対の第２ライン（ＧＩＯ）に提供する。
また、図４のローカルセンス増幅器３００は、ＮＭＯＳトランジスタ（ＭＭ４、ＭＮＭ５）を具備する。ＮＭＯＳトランジスタ（ＭＮ４）は、第２制御信号（ＰＷＢＢＬＫ）に応答してグローバル入出力ライン対の第２ライン（ＧＩＯ）の信号をローカル入出力ライン対の第１ライン（ＬＩＯ）に提供する。ＮＭＯＳトランジスタ（ＭＮ５）は、第２制御信号（ＰＷＢＢＬＫ）に応答してグローバル入出力ライン対の第１ライン（ＧＩＯＢ）の信号をローカル入出力ライン対の第２ライン（ＬＩＯＢ）に提供する。
以下、図４のローカルセンス増幅器３００の動作を説明する。
イネーブル信号（ＥＮ）は、ローカルセンス増幅器３００をオンまたはオフさせる制御信号である。制御信号（ＰＷＢＬＫ）は、半導体メモリ装置の書き込み動作時にイネーブルされる信号であり、制御信号（ＰＷＢＢＬＫ）は、半導体メモリ装置の書き込み動作時にイネーブルされる信号である。
半導体メモリ装置の読み出し動作時、イネーブル信号（ＥＮ）と制御信号（ＰＷＢＬＫ）がイネーブルされ、制御信号（ＰＷＢＢＬＫ）はディスエーブルされる。ローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）の信号、即ち、ビットラインセンス増幅器（図示せず）の出力信号は、差動トランジスタ対（ＭＮ６、ＭＮ７）に印加される。ローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）の信号は、差動トランジスタ対（ＭＮ６、ＭＮ７）によって増幅され、この増幅された信号は、制御信号（ＰＷＢＬＫ）がイネーブルされたとき、ＮＭＯＳトランジスタ（ＭＮ９、ＭＮ１０）を通じてグローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）に提供される。
半導体メモリ装置の書き込み動作時、制御信号（ＰＷＢＬＫ）がイネーブルされ、制御信号（ＰＷＢＢＬＫ）はディスエーブルされる。また、書き込み動作時、イネーブル信号（ＥＮ）はディスエーブルされることもできる。書き込み動作時、制御信号（ＰＷＢＢＬＫ）がイネーブルされるので、ＮＭＯＳトランジスタ（ＭＮ４、ＭＮ５）はオンされ、グローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）の信号がローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）に提供される。
イネーブル信号（ＥＮ）がディスエーブルされるとき、ＮＭＯＳトランジスタ（ＭＮ１１）はオフされ、イネーブル信号（ＥＮ）がイネーブルされるとき、ＮＭＯＳトランジスタ（ＮＭ１１）はオンされ、ノード（Ｎ１）とノード（Ｎ２）はほぼ同一の電位になる。
図４に示した本発明によるローカルセンス増幅器３００は、イネーブル信号（ＥＮ）がディスエーブルされ、ローカルセンス増幅器３００が動作しないとき、ノード（Ｎ１）とノード（Ｎ２）が電気的に分離する。したがって、図４のローカルセンス増幅器３００では、図２に示した従来のローカルセンス増幅器３００で発生した不要な電流ループが形成されない。また、図４に示した本発明によるローカルセンス増幅器３００は、増幅機能を果たす差動トランジスタ対（ＭＮ６、ＭＮ７）に電流を供給する電流供給回路が図２のローカルセンス増幅器４０とは違って二つのＮＭＯＳトランジスタ（ＭＮ１２、ＭＮ１３）で構成されている。しかし、図４のローカルセンス増幅器３００は、ノード（Ｎ１）とノード（Ｎ２）を結合するＮＭＯＳトランジスタ（ＮＭ１１）を具備することでイネーブル信号（ＥＮ）がイネーブルされ、ローカルセンス増幅器３００が動作するとき、ＮＭＯＳトランジスタ（ＭＮ１２、ＭＮ１３）が同時に動作する。したがって、図４のローカルセンス増幅器３００の増幅利得は図２に示した従来のローカルセンス増幅器４０の増幅利得とほぼ同一になる。また、図４のローカルセンス増幅器３００は、ＮＭＯＳトランジスタ（ＮＭ１１）を具備することでローカルセンス増幅器３００が動作するとき、イネーブル信号（ＥＮ）に応答してノード（Ｎ１）とノード（Ｎ２）をほぼ同一の電位になるように電気的に結合することで二つのトランジスタ（ＭＮ１２、ＭＮ１３）のミスマッチによって発生し得るオフセットを減少させることができる。
図５は、図４のローカルセンス増幅器３００の電流供給回路３３０を構成するトランジスタ（ＭＮ１２、ＭＮ１３）の具現例を示す回路図である。図５を参照すると、ＮＭＯＳトランジスタ（ＭＮ１２）３１０は、ＮＭＯＳトランジスタ（３１４〜３１６）、及びスイッチ（３１１〜３１３）を具備し、ＮＭＯＳトランジスタ（ＭＮ１３）３２０は、ＮＭＯＳトランジスタ（３２４〜３２６）、及びスイッチ３２１〜３２３を具備する。図５では、ＮＭＯＳトランジスタ（ＭＮ１２）３１０は、三つの並列連結されたＮＭＯＳトランジスタ（３１４〜３１６）とＮＭＯＳトランジスタ（３１４〜３１６）それぞれのゲートに連結されたスイッチ（３１１〜３１３）を用いて具現した例を示したが、ＮＭＯＳトランジスタ（ＭＮ１２）３１０は、少なくとも一つのＮＭＯＳトランジスタとこれに連結されたスイッチを具備してもよい。同様に、図５でＮＭＯＳトランジスタ（ＭＮ１３）３２０は、三つの並列連結されたＮＭＯＳトランジスタ（３２４〜３２６）とＮＭＯＳトランジスタ（３２４〜３２６）それぞれのゲートに連結されたスイッチ（３２１〜３２３）を用いて具現した例を示したが、ＮＭＯＳトランジスタ（ＭＮ１３）３２０は少なくとも一つのＮＭＯＳトランジスタとこれに連結されたスイッチを具備してもよい。
ＮＭＯＳトランジスタ（ＭＮ１２）３１０とＮＭＯＳトランジスタ（ＭＮ１３）３２０をそれぞれ構成するＮＭＯＳトランジスタ（３１４〜３１６または３２４〜３２６）は、スイッチ（３１１〜３１３または３２１〜３２３）によってイネーブル信号（ＥＮ）または接地電圧に連結される。
ＮＭＯＳトランジスタ（ＭＮ１２）３１０を構成するＮＭＯＳトランジスタ（３１４〜３１６）とＮＭＯＳトランジスタ（ＭＮ１３）３２０を構成するＮＭＯＳトランジスタ（３２４〜３２６）は、完全対称である回路構成を有することができる。例えば、ＮＭＯＳトランジスタ３１４は、ＮＭＯＳトランジスタ３２４と同一の大きさを有し、ＮＭＯＳトランジスタ３１５は、ＮＭＯＳトランジスタ３２５と同一の大きさを有し、ＮＭＯＳトランジスタ３１６は、ＮＭＯＳトランジスタ３２６と同一の大きさを有することができる。また、ＮＭＯＳトランジスタ（ＭＮ１２）３１０とＮＭＯＳトランジスタ（ＭＮ１３）３２０それぞれを構成するＮＭＯＳトランジスタ（３１４〜３１６または３２４〜３２６）は、同一の大きさを有することもでき、互いに異なる大きさを有することもできる。
以下、図５の回路の動作を説明する。
まず、ＮＭＯＳトランジスタ（ＭＮ１２）３１０とＮＭＯＳトランジスタ（ＭＮ１３）３２０を構成するＮＭＯＳトランジスタ（３１４〜３１６または３２４〜３２６）が同一の大きさを有する場合の動作は下記のようである。スイッチ３１１とスイッチ３２１を通じてＮＭＯＳトランジスタ３１４とＮＭＯＳトランジスタ３２４のゲートがノード（Ｎ３）に連結され、残りのトランジスタ（３１５、３１６、３２５、３２６）のゲートは接地電圧に連結された場合、イネーブル信号（ＥＮ）がイネーブルされると、ＮＭＯＳトランジスタ（ＭＮ１２）３１０を通じて流れる電流はＮＭＯＳトランジスタ３１４を通じて流れる電流と同一であり、ＮＭＯＳトランジスタ（ＭＮ１３）３２０を通じて流れる電流はＮＭＯＳトランジスタ３２４を通じて流れる電流と同一になる。スイッチ３１１、スイッチ３１２、スイッチ３２１、及びスイッチ３２２を通じてＮＭＯＳトランジスタ３１４、ＮＭＯＳトランジスタ３１５、ＮＭＯＳトランジスタ３２４、及びＮＭＯＳトランジスタ３２５のゲートがノード（Ｎ３）に連結され、残りのトランジスタ（３１６、３２６）のゲートは、接地電圧に連結された場合、イネーブル信号（ＥＮ）がイネーブルされると、ＮＭＯＳトランジスタ（ＭＮ１２）３１０を通じて流れる電流はＮＭＯＳトランジスタ（３１４、３１５）を通じて流れる電流と同一であり、ＮＭＯＳトランジスタ（ＭＮ１３）３２０を通じて流れる電流はＮＭＯＳトランジスタ（３２４、３２５）を通じて流れる電流と同一になる。同様に、ＮＭＯＳトランジスタ（３１４〜３１６）とＮＭＯＳトランジスタ（３２４〜３２６）が全てイネーブル信号（ＥＮ）によってターンオンされると、ＮＭＯＳトランジスタ（ＭＮ１２）３１０を通じて流れる電流はＮＭＯＳトランジスタ（３１４、３１５、３１６）を通じて流れる電流と同一であり、ＮＭＯＳトランジスタ（ＭＮ１３）３２０を通じて流れる電流はＮＭＯＳトランジスタ（３２４、３２５、３２６）を通じて流れる電流と同一になる。
したがって、ＮＭＯＳトランジスタ（ＭＮ１２）３１０とＮＭＯＳトランジスタ（ＭＮ１３）３２０を構成するＮＭＯＳトランジスタ（３１４〜３１６または３２４〜３２６）が同一の大きさを有する場合、イネーブル信号（ＥＮ）によってターンオンされるＮＭＯＳトランジスタの個数だけ差動トランジスタ対（図４のＭＮ６、ＭＮ７）に供給される電流は増加する。即ち、二つのＮＭＯＳトランジスタがターンオンされると、一つのＮＭＯＳトランジスタがターンオンされる場合の２倍、三つのＭＮＯＳトランジスタがターンオンされると、一つのＮＭＯＳトランジスタがターンオンされる場合の３倍の電流が差動トランジスタ対（図４のＭＮ６、ＭＮ７）に供給される。
ＮＭＯＳトランジスタ（ＭＮ１２）３１０とＮＭＯＳトランジスタ（ＭＮ１３）３２０を構成するＮＭＯＳトランジスタ（３１４〜３１６または３２４〜３２６）の大きさがウェイト（ｗｅｉｇｈｔ）を有する場合の動作は下記のようである。例えば、ＭＮＯＳトランジスタ３１５がＮＭＯＳトランジスタ３１４の２倍の大きさを有し、ＭＮＯＳトランジスタ３１６がＭＮＯＳトランジスタ３１４の４（＝２２）倍の大きさを有し、ＮＭＯＳトランジスタ３２５がＭＮＯＳトランジスタ３２４の２倍の大きさを有し、ＮＭＯＳトランジスタ３２６がＮＭＯＳトランジスタ３２４の４（＝２２）倍の大きさを有することができる。この場合、差動トランジスタ対（図４のＭＮ６、ＭＮ７）に供給される電流は、２進コードの形態でその大きさを調節することができる。例えば、ＮＭＯＳトランジスタ３１４とＮＭＯＳトランジスタ３２４が１（＝２０）の電流を供給し、ＮＭＯＳトランジスタ３１５とＮＭＯＳトランジスタ３２５が２（＝２１）の電流を供給し、ＮＭＯＳトランジスタ３１６とＮＭＯＳトランジスタ３２６が４（＝２２）の電流を供給するようにＮＭＯＳトランジスタの大きさを設計することができる。この場合にも、ターンオンされるトランジスタの個数によって差動トランジスタ対（図４のＭＮ６、ＭＮ７）に供給される電流の大きさを調節することができる。
図５の回路において、スイッチ（３１１〜３１３及び３２１〜３２３）は、半導体製造工程のうち、ウエハテスト段階でテスト項目を測定した後、ヒュージング作業によってヒュージングされ、イネーブル信号（ＥＮ）が印加されるノード（Ｎ１）または接地電圧に連結することができる。
図６は、図４の構成を有するローカルセンス増幅器を用いてローカルセンス増幅器とリダンダンシローカルセンス増幅器を具現した例を示す回路図である。図６を参照すると、ローカルセンス増幅器４１０とリダンダンシローカルセンス増幅器４３０は、同一の回路構成を有する。
ローカルセンス増幅器４１０は、ローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）、グローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）、及びＮＭＯＳトランジスタ（４１１〜４１９）を含む。ＮＭＯＳトランジスタ４１５は、ローカル入出力ライン（ＬＩＯ）に連結されたゲートとノード（Ｎ４）に連結されたソースを有する。ＮＭＯＳトランジスタ４１６は、ローカル入出力ライン（ＬＩＯＢ）に連結されたゲートとノード（Ｎ５）に連結されたソースを有する。ＮＭＯＳトランジスタ４１８は、ノード（Ｎ４）に連結されたドレインとイネーブル信号（ＥＮ１）が印加されるゲートと接地電圧に連結されたソースを有する。ＮＭＯＳトランジスタ４１９は、ノード（Ｎ５）に連結されたドレインとイネーブル信号（ＥＮ１）が印加されるゲートと接地電圧に連結されたソースを有する。ＮＭＯＳトランジスタ４１７は、結合素子としてイネーブル信号（ＥＮ１）に応答してノード（Ｎ４）とノード（Ｎ５）をほぼ同一の電位になるように結合する。
ＮＭＯＳトランジスタ４１４は、制御信号（ＰＷＢＬＫ）に応答してＮＭＯＳトランジスタ４１６の出力電流をグローバル入出力ライン（ＧＩＯ）に提供し、ＮＭＯＳトランジスタ４１３は、制御信号（ＰＷＢＬＫ）に応答してＮＭＯＳトランジスタ４１５の出力電流をグローバル入出力ライン（ＧＩＯＢ）に提供する。ＮＭＯＳトランジスタ４１１は、制御信号（ＰＷＢＢＬＫ）に応答してグローバル入出力ライン（ＧＩＯ）の信号をローカル入出力ライン（ＬＩＯ）に提供し、ＮＭＯＳトランジスタ４１２は制御信号（ＰＷＢＢＬＫ）に応答してグローバル入出力ライン（ＧＩＯＢ）の信号をローカル入出力ライン（ＬＩＯＢ）に提供する。
リダンダンシローカルセンス増幅器４３０は、リダンダンシローカル入出力ライン対（ＲＬＩＯ、ＲＬＩＯＢ）、リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）、及びＮＭＯＳトランジスタ（４３１〜４３９）を含む。ＮＭＯＳトランジスタ４３５は、リダンダンシローカル入出力ライン（ＲＬＩＯ）に連結されたゲートとノード（Ｎ７）に連結されたソースを有する。ＮＭＯＳトランジスタ４３６は、ローカル入出力ライン（ＲＬＩＯＢ）に連結されたゲートとノード（Ｎ８）に連結されたソースを有する。ＮＭＯＳトランジスタ４３８は、ノード（Ｎ７）に連結されたドレインとイネーブル信号（ＥＮ３）が印加されるゲートと接地電圧に連結されたソースを有する。ＮＭＯＳトランジスタ４３９は、ノード（Ｎ８）に連結されたドレインとイネーブル信号（ＥＮ３）が印加されるゲートと接地電圧に連結されたソースを有する。ＮＭＯＳトランジスタ４３７は、結合素子としてイネーブル信号（ＥＮ３）に応答してノード（Ｎ７）とノード（Ｎ８）をほぼ同一の電位になるように結合する。ＮＭＯＳトランジスタ４３７のゲートとＮＭＯＳトランジスタ４３８のゲートとＮＭＯＳトランジスタ４３９のゲートはノード（Ｎ９）に共通連結されており、イネーブル信号（ＥＮ３）を受信する。
ＮＭＯＳトランジスタ４３４は、制御信号（ＰＷＢＬＫ）に応答してＮＭＯＳトランジスタ４３６の出力電流をリダンダンシグローバル入出力ライン（ＲＧＩＯ）に提供し、ＮＭＯＳトランジスタ４３３は、制御信号（ＰＷＢＬＫ）に応答してＮＭＯＳトランジスタ４３５の出力電流をリダンダンシグローバル入出力ライン（ＲＧＩＯＢ）に提供する。ＮＭＯＳトランジスタ４３１は、制御信号（ＰＷＢＢＬＫ）に応答してリダンダンシグローバル入出力ライン（ＲＧＩＯ）の信号をローカル入出力ライン（ＲＬＩＯ）に提供し、ＮＭＯＳトランジスタ４３２は、制御信号（ＰＷＢＢＬＫ）に応答してグローバル入出力ライン（ＲＧＩＯＢ）の信号をローカル入出力ライン（ＲＬＩＯＢ）に提供する。
図６で、グローバル入出力ライン（ＧＩＯ）は、リダンダンシグローバル入出力ライン（ＲＧＩＯ）と電気的に連結されており、グローバル入出力ライン（ＧＩＯＢ）は、リダンダンシグローバル入出力ライン（ＲＧＩＯＢ）と電気的に連結されている。
以下、図６の回路の動作を説明する。
ＤＲＡＭ装置内の不良メモリセルが存在してリダンダンシ回路を動作させる場合、図６にあるローカルセンス増幅器４１０は動作させず、リダンダンシローカルセンス増幅器４３０を動作させる。ローカルセンス増幅器４１０がオフされ、リダンダンシローカルセンス増幅器４３０が動作するときはイネーブル信号（ＥＮ１）がディスエーブルされ、イネーブル信号（ＥＮ３）はイネーブルされる。読み出し動作時、制御信号（ＰＷＢＬＫ）とイネーブル信号（ＥＮ３）がイネーブルされ、制御信号（ＰＷＢＢＬＫ）がディスエーブルされる。ここで、リダンダンシローカル入出力ライン対（ＲＬＩＯ、ＲＬＩＯＢ）の信号は、リダンダンシローカルセンス増幅器４３０によって増幅され、リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）に提供される。また、書き込み動作時、制御信号（ＰＷＢＬＫ）はディスエーブルされ、制御信号（ＰＷＢＢＬＫ）はイネーブルされる。ここで、リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）の信号はリダンダンシローカル入出力ライン対（ＲＬＩＯ、ＲＬＩＯＢ）に提供される。
図３に示したような従来のローカルセンス増幅器１３０を用いて読み出し動作を行う場合、ローカルセンス増幅器１１０内に不要な電流ループが形成され、リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）が等化される現象が発生する可能性があった。しかし、図６に示したように、本発明の実施形態によるローカルセンス増幅器（図３の３００）を用いたＤＲＡＭ装置はローカルセンス増幅器４１０内に不要な電流ループが形成されない。即ち、イネーブル信号（ＥＮ１）がディスエーブルされＮＭＯＳトランジスタ（４１８、４１９）がオフされると、結合素子の機能を果たすＮＭＯＳトランジスタ４１７がオフされるので、点（ＰＡ）、点（ＰＢ）、ＮＭＯＳトランジスタ４１３、ＮＭＯＳトランジスタ４１５、ＮＭＯＳトランジスタ４１６、ＮＭＯＳトランジスタ４１４、点（ＰＣ）、及び点（ＰＤ）を通じる電流の経路が形成されない。したがって、リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）が等化する現象が発生しない。
前記のように、図４のローカルセンス増幅器３００は、イネーブル信号（ＥＮ）に応答してノード（Ｎ１）とノード（Ｎ２）をほぼ同一の電位になるよう電気的に結合するＮＭＯＳトランジスタ（ＭＮ１１）で構成された結合回路を具備する。したがって、イネーブル信号（ＥＮ１）がディスエーブルされ、イネーブル信号（ＥＮ３）がディスエーブルされ、ローカルセンス増幅器４１０がオフされ、リダンダンシローカルセンス増幅器４３０が動作するとき、図４の構造を有する本発明によるローカルセンスアンプを用いたＤＲＡＭ装置のリダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）は等化にならない。したがって、リダンダンシローカル入出力ライン対（ＲＬＩＯ、ＲＬＩＯＢ）は安定的にグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）に提供することができる。
図７乃至図９は、図３の回路及び図６の回路のシミュレーションの結果、グローバル入出力ライン対の電圧波形を示したグラフである。
図７に示したように、リダンダンシローカルセンス増幅器に印加されたイネーブル信号（ＥＮ３）がイネーブルされた後、メモリ読み出し動作にかかわる制御信号（ＰＷＢＬＫ）がイネーブルされる。図８は、図３に示した従来のＤＲＡＭ装置のグローバル入出力ラインの電圧（Ｖ（ＧＩＯ）、Ｖ（ＧＩＯＢ））波形を示し、図９は、図６に示した本発明によるＤＲＡＭ装置のグローバル入出力ライン対の電圧（Ｖ（ＧＩＯ）、Ｖ（ＧＩＯＢ））波形を示すグラフである。図８と図９を参照すると、時間（Ｔ１）で制御信号（ＰＷＢＬＫ）がイネーブルされたとき、図６に示した本発明によるＤＲＡＭ装置のグローバル入出力ライン対の電圧の大きさ（Ｖ（ＧＩＯ）−Ｖ（ＧＩＯＢ））は、図３に示した従来のＤＲＡＭ装置のグローバル入出力ラインの電圧の大きさ（Ｖ（ＧＩＯ）−Ｖ（ＧＩＯＢ））より増加したことがわかる。その理由は、本発明のＤＲＡＭ装置はＮＭＯＳトランジスタ（図４のＭＮ１１）で構成された結合素子を具備して、ローカルセンス増幅器４１０がオフされ、リダンダンシローカルセンス増幅器４３０が動作するとき、ローカルセンス増幅器内に不要な電流ループが形成されないので、リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）が等化になる現象が発生しない。
図１０は、図６に示したローカルセンス増幅器を具備したＤＲＡＭ装置を示す図面である。図１０を参照すると、ＤＲＡＭ装置は、メイン回路６１０、リダンダンシ回路６２０、及び入出力センスアンプ（ＩＯＳＡ）６３０を具備する。また、ＤＲＡＭ装置は、入力データ（ＤＩＮ）を受信してバッファリングする入力バッファ６４０、及び入出力センスアンプ（ＩＯＳＡ）６３０の出力信号を受信してバッファリングし、出力データ（ＤＯＵＴ）を出力する出力バッファ６５０を具備する。
メイン回路６１０は、メモリセル６１１、ビットラインセンス増幅器（ＢＬＳＡ）６１２、カラム選択回路６１３、及びローカルセンス増幅器（ＬＳＡ）６１４を具備し、リダンダンシ回路６２０は、リダンダンシメモリセル６２１、リダンダンシビットラインセンス増幅器（ＲＢＬＳＡ）６２２、カラム選択回路６２３、及びリダンダンシローカルセンス増幅器（ＲＬＳＡ）６２４を具備する。
以下、図１０に示したＤＲＡＭ装置の動作を説明する。
まず、ＤＲＡＭ装置の読み出し動作時、メイン回路６１０の動作を説明する。ＤＲＡＭ装置にロウアドレスが印加されると、ワードライン（ＷＬ）がイネーブルされ、メモリセル６１１のデータがビットライン対（ＢＬ、ＢＬＢ）に出力される。ビットライン対（ＢＬ、ＢＬＢ）の信号は、ビットラインセンス増幅器６１２によって増幅され、ビットラインセンス増幅器６１２の出力信号は、カラム選択信号（ＣＳＬ）がイネーブルされているとき、選択回路６１３を通じてローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）に提供される。ローカルセンス増幅器６１４は、制御信号（ＥＮ１、ＰＷＢＬＫ、ＰＷＢＢＬＫ）に応答してローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）の信号をグローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）に提供する。グローバル入出力ライン対（ＧＩＯ，ＧＩＯＢ）の信号は、入出力センスアンプ６３０によって増幅され、出力バッファ６５０を通じて出力される。
ＤＲＡＭ装置の書き込み動作時、メイン回路６１０の動作は次のようである。入力データ（ＤＩＮ）は、入力バッファ６４０によってバッファリングされ、入出力センスアンプ６３０によって増幅され、グローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）に提供される。グローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）の信号は、ローカルセンス増幅器６１４を通じてローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）に提供され、ローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）の信号は、カラム選択信号（ＣＳＬ）がイネーブルされているとき、選択回路６１３とビットラインセンス増幅器６１２を通じてビットライン対（ＢＬ、ＢＬＢ）に提供される。ワードライン（ＷＬ）がイネーブルされると、ビットライン対（ＢＬ、ＢＬＢ）の信号はメモリセル６１１に保存される。
その後、ＤＲＡＭ装置の読み出し動作時、リダンダンシ回路６２０の動作を説明する。メモリセル６１１を含むメイン回路６１０に欠陥が発生した場合、メイン回路６１０のかわりにリダンダンシ回路６２０を用いることができる。
メモリセル６１１を含むメイン回路６１０に欠陥が発生すると、ワードラインイネーブル信号はワードライン（ＷＬ）のかわりにリダンダンシ回路６２０内にあるリダンダンシワードライン（ＲＷＬ）に印加され、リダンダンシメモリセル６２１がイネーブルされ、リダンダンシメモリセル６２１のデータがリダンダンシビットライン対（ＲＢＬ、ＲＢＬＢ）に出力される。リダンダンシビットライン対（ＲＢＬ、ＲＢＬＢ）の信号は、リダンダンシビットラインセンス増幅器６２２によって増幅され、リダンダンシビットラインセンス増幅器６１２の出力信号はリダンダンシカラム選択信号（ＣＳＬ）がイネーブルされているとき、選択回路６２３を通じてリダンダンシローカル入出力ライン対（ＲＬＩＯ、ＲＬＩＯＢ）に提供される。リダンダンシローカルセンス増幅器６２４は、制御信号（ＥＮ３、ＰＷＢＬＫ、ＰＷＢＢＬＫ）に応答してリダンダンシローカル入出力ライン対（ＲＬＩＯ、ＲＬＩＯＢ）の信号をリダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）に提供する。リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）の信号は、入出力センスアンプ６３０によって増幅され、出力バッファ６５０を通じて出力される。グローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）とリダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）は、ノード（Ｎ１１、Ｎ１２）にて互いに電気的に結合されている。
ＤＲＡＭ装置の書き込み動作時、リダンダンシ回路６１０の動作は下記のようである。入力データ（ＤＩＮ）は、入力バッファ６４０によってバッファリングされ、入出力センスアンプ６３０によって増幅され、リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）に提供される。リダンダンシグローバル入出力ライン対（ＲＧＩＯ、ＲＧＩＯＢ）の信号は、リダンダンシローカルセンス増幅器６２４を通じてリダンダンシローカル入出力ライン対（ＲＬＩＯ、ＲＬＩＯＢ）に提供され、リダンダンシローカル入出力ライン対（ＲＬＩＯ、ＲＬＩＯＢ）の信号は、リダンダンシカラム選択信号（ＲＣＳＬ）がイネーブルされているとき、選択回路６２３とリダンダンシビットラインセンス増幅器６２２を通じてリダンダンシビットライン対（ＲＢＬ、ＲＢＬＢ）に提供される。リダンダンシワードライン（ＲＷＬ）がイネーブルされると、リダンダンシビットライン対（ＲＢＬ、ＲＢＬＢ）の信号は、リダンダンシメモリセル６２１に保存される。
図１０に示した本発明による半導体メモリ装置は、メモリセル６１１を含むメイン回路６１０に欠陥が発生した場合、イネーブル信号（ＥＮ１）をディスエーブルさせてメイン回路６１０内にあるローカルセンス増幅器６１４をオフさせ、リダンダンシ回路６２０内にあるリダンダンシローカルセンス増幅器６１４をオンさせる。図２に示した従来のローカルセンス増幅器４０を用いた半導体メモリ装置では、メイン回路内にあるローカルセンス増幅器がオフされ、リダンダンシ回路内にあるリダンダンシローカルセンス増幅器がオンされたとき、ローカルセンス増幅器の内部にある不要な電流ループが発生する。しかし、図４に示した本発明によるローカルセンス増幅器３００を用いた半導体メモリ装置では、メイン回路内にあるローカルセンス増幅器がオフされ、リダンダンシ回路内になるリダンダンシローカルセンス増幅器がオンされたとき、ローカルセンス増幅器の内部に電流ループが発生しない。その理由は、図４のローカルセンス増幅器３００は、イネーブル信号（ＥＮ）に応答してノード（Ｎ１）とノード（Ｎ２）をほぼ同一の電位になるよう電気的に結合するＮＭＯＳトランジスタ（ＭＮ１１）で構成された結合回路を具備するためである。
以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
前述したように、本発明によるローカルセンス増幅器は、差動トランジスタ対の低電位端子の間に結合素子を具備することで、ローカルセンス増幅器が動作しないとき、ローカルセンス増幅器内に不要な電流ループが形成されることを防止することができる。また、本発明によるローカルセンス増幅器は、差動トランジスタ対に供給される電流の大きさを調節することで増幅率を調節することができる。ローカルセンス増幅器とリダンダンシローカルセンス増幅器を具備した半導体メモリ装置で、メイン回路に欠陥が発生してリダンダンシ回路を用いる場合、メイン回路にあるローカルセンス増幅器は動作させず、リダンダンシ回路にあるリダンダンシローカルセンス増幅器は動作させる。本発明の実施形態によるローカルセンス増幅器の構成を有するローカルセンス増幅器とリダンダンシローカルセンス増幅器を具備した半導体装置は、メイン回路に欠陥が発生してリダンダンシ回路を用いる場合、メイン回路にあるローカルセンス増幅器内に電流ループの形成を防止することができる。したがって、本発明によるローカルセンス増幅器を具備した半導体メモリ装置は、ローカル入出力ラインとグローバル入出力ラインとの間の信号の伝送誤りを防止することができる。
一般的なＤＲＡＭ装置を示す回路図である。 図１のＤＲＡＭ装置内に用い得るローカルセンス増幅器の一例を示す回路図である。 図２のローカルセンス増幅器を用いたメインローカルセンス増幅器とリダンダンシローカルセンス増幅器を共に示す回路図である。 本発明の一実施形態によるローカルセンス増幅器を示す回路図である。 図４のローカルセンス増幅器の電流供給回路を構成するトランジスタ（ＭＮ１２、ＭＮ１３）の具現例を示す回路図である。 図４の構成を有するローカルセンス増幅器を用いてローカルセンス増幅器とリダンダンシローカルセンス増幅器を具現した例を示す回路図である。 図３の回路及び図６の回路についてのグローバル入出力ライン対の電圧波形を示すグラフである。 図３の回路及び図６の回路についてのグローバル入出力ライン対の電圧波形を示すグラフである。 図３の回路及び図６の回路についてのグローバル入出力ライン対の電圧波形を示すグラフである。 図６に示したローカルセンス増幅器を具備したＤＲＡＭ装置を示す図面である。
符号の説明
３００、４１０、６１４ ローカルセンス増幅器
４３０、６２４ リダンダンシローカルセンス増幅器
６１０ メイン回路
６２０ リダンダンシ回路

Claims (19)

  1. それぞれ端子を有するトランジスタを含み、入出力ライン対に印加された差動信号を増幅して増幅差動信号を生成する差動トランジスタ対と、
    イネーブル信号に応答して前記差動トランジスタ対に電流を供給する電流供給回路と、
    前記イネーブル信号に応答して前記差動トランジスタ対の端子を電気的に互いに結合させるか、遮断させる結合素子と、を具備することを特徴とするセンス増幅器。
  2. 前記結合素子は、
    前記イネーブル信号がイネーブルされた場合、前記差動トランジスタ対の前記端子を電気的に結合させ、前記イネーブル信号がディスエーブルされた場合、前記差動トランジスタ対の前記端子を電気的に遮断させることを特徴とする請求項１記載のセンス増幅器。
  3. 前記結合素子は、
    前記イネーブル信号に応答するゲートを有するＭＯＳトランジスタを含むことを特徴とする請求項１記載のセンス増幅器。
  4. 前記電流供給回路は、
    前記イネーブル信号に応答して前記差動トランジスタ対のいずれか一つのトランジスタの端子に第１電流を供給する第１電流供給部と、
    前記イネーブル信号に応答して前記差動トランジスタ対の他のトランジスタの端子に第２電流を供給する第２電流供給部と、を具備することを特徴とする請求項１記載のセンス増幅器。
  5. 前記第１電流供給部及び第２電流供給部はそれぞれ、
    前記イネーブル信号に応答してスイッチングする並列連結された複数のトランジスタを具備し、前記イネーブル信号に応答してオンされるトランジスタの個数によって前記第１電流及び第２電流の大きさを調節することを特徴とする請求項４記載のセンス増幅器。
  6. 前記第１電流供給部及び前記第２電流供給部のうち、少なくともいずれか一つは、
    前記差動トランジスタのうち、対応するトランジスタの端子と低電源電圧との間に連結されている複数の電流供給トランジスタと、
    前記イネーブル信号に応答して前記複数の電流供給トランジスタのうち、いずれか一つを動作させる複数のスイッチと、を具備することを特徴とする請求項４記載のセンス増幅器。
  7. 前記複数のトランジスタは、大きさがいずれも同一であることを特徴とする請求項６記載のセンス増幅器。
  8. 前記複数の電流供給トランジスタは、２進コードの形式の加重値を有する電流を供給するように構成されることを特徴とする請求項６記載のセンス増幅器。
  9. 前記複数のスイッチはそれぞれ、
    ヒュージング作業によって前記イネーブル信号が印加される端子または前記低電源電圧が印加される端子に連結されることを特徴とする請求項６記載のセンス増幅器。
  10. 前記入出力ライン対はローカル入出力ライン対を示し、前記センス増幅器は、
    第１制御信号に応答して前記増幅差動信号のうち、第１増幅信号をグローバル入出力ライン対の第１ラインに提供するように構成された第１トランジスタと、
    前記第１制御信号に応答して前記増幅差動信号のうち、第２増幅信号をグローバル入出力ライン対の第２ラインに提供するように構成された第２トランジスタと、
    第２制御信号に応答して前記グローバル入出力ライン対の第１ラインの信号を前記ローカル入出力ライン対の第１ラインに提供するように構成された第３トランジスタと、
    前記第２制御信号に応答して前記グローバル入出力ライン対の第２ラインの信号を前記ローカル入出力ライン対の第２ラインに提供するように構成された第４トランジスタと、を更に具備することを特徴とする請求項１記載のセンス増幅器。
  11. 前記第１制御信号がイネーブルされ、前記第２制御信号がディスエーブルされたときに半導体メモリ装置は読み出し動作を行い、
    前記第１制御信号がディスエーブルされ、前記第２制御信号がイネーブルされたときに前記半導体メモリ装置は書き込み動作を行うことを特徴とする請求項１０記載のローカルセンス増幅器。
  12. 第１入出力ラインに連結されたゲートと第１ノードに連結されたソースを有する第１ＭＯＳトランジスタと、
    第２入出力ラインに連結されたゲートと第２ノードに連結されたソースを有する第２ＭＯＳトランジスタと、
    前記第１ノードに連結されたドレインとイネーブル信号が印加されるゲート、基底電源に連結されたソースを有する第３ＭＯＳトランジスタと、
    前記第２ノードに連結されたドレインと前記イネーブル信号が印加されるゲート、前記基底電源に連結されたソースを有する第４ＭＯＳトランジスタと、
    前記イネーブル信号に応答して前記第１ノードと前記第２ノードとを電気的に結合させるか遮断する結合素子と、を具備することを特徴とするローカルセンス増幅器。
  13. 前記第１入出力ライン及び第２入出力ラインは、第１ローカル入出力ライン及び第２ローカル入出力ラインを示し、前記センス増幅器は、
    第１制御信号に応答して前記第２ＭＯＳトランジスタのドレイン電流を第１グローバル入出力ラインに提供するように構成された第５トランジスタと、
    前記第１制御信号に応答して前記第１ＭＯＳトランジスタのドレイン電流を第２グローバル入出力ラインに提供するように構成された第６トランジスタと、
    第２制御信号に応答して前記第１グローバル入出力ラインの信号を前記第１ローカル入出力ラインに提供するように構成された第７トランジスタと、
    前記第２制御信号に応答して前記第２グローバル入出力ライン対の信号を前記第２ローカル入出力ラインに提供するように構成された第８トランジスタと、を更に具備することを特徴とする請求項１２記載のセンス増幅器。
  14. 前記センス増幅器は、
    前記結合素子は、前記イネーブル信号に応答するＭＯＳトランジスタを含むことを特徴とする請求項１２記載のセンス増幅器。
  15. ローカル入出力ライン対、グローバル入出力ライン対、及び前記ローカル入出力ライン対と前記グローバル入出力ライン対との間に結合されたローカルセンス増幅器を含むメイン回路と、
    リダンダンシローカル入出力ライン対、前記グローバル入出力ライン対と電気的に連結されているリダンダンシグローバル入出力ライン対、及び前記リダンダンシローカル入出力ライン対と前記リダンダンシグローバル入出力ライン対との間に結合されたリダンダンシローカルセンス増幅器と、を含むリダンダンシ回路を具備し、
    前記ローカルセンス増幅器及び前記リダンダンシローカルセンス増幅器のうち、少なくともいずれか一つは、
    それぞれ端子を有するトランジスタを含み、ローカル入出力ライン対に印加された差動信号を増幅して増幅差動信号を発生させ、前記第１増幅信号対をグローバル入出力ライン対に提供する差動トランジスタ対と、
    イネーブル信号に応答して前記差動トランジスタ対に電流を供給する電流供給回路と、
    前記イネーブル信号に応答して前記差動トランジスタ対の端子を電気的に結合するか遮断させる結合素子と、を具備することを特徴とする半導体メモリ装置。
  16. 前記結合素子は、
    前記イネーブル信号がイネーブルされた場合、前記差動トランジスタ対の前記端子を電気的に結合させ、前記イネーブル信号がディスエーブルされた場合、前記差動トランジスタ対の前記端子を電気的に遮断させることを特徴とする請求項１５記載の半導体メモリ装置。
  17. 前記結合素子は、
    前記イネーブル信号に応答してスイッチングするＭＯＳトランジスタを含むことを特徴とする請求項１５記載の半導体メモリ装置。
  18. 前記電流供給回路は、
    前記イネーブル信号に応答して前記差動トランジスタ対のいずれか一つのトランジスタの端子に第１電流を供給する第１電流供給部と、
    前記イネーブル信号に応答して前記差動トランジスタ対の他のトランジスタの端子に第２電流を供給する第２電流供給部と、を具備することを特徴とする請求項１５記載の半導体メモリ装置。
  19. 前記第１電流供給部及び第２電流供給部は、
    前記イネーブル信号に応答してスイッチングする並列連結された複数のトランジスタを具備し、前記イネーブル信号に応答してオンされるトランジスタの個数によって前記第１電流及び第２電流の大きさを調節することを特徴とする請求項１８記載の半導体メモリ装置。
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