JP4504364B2 - センス・アンプおよびセルフタイム式ラッチを備えるメモリ装置 - Google Patents

Description

本発明は、集積回路に関し、より詳細には、メモリ装置に関する。

メモリ装置、例えば、ランダム・アクセス・メモリ（ＲＡＭ：Random Access Memory）は、センス・アンプを含む。そのセンス・アンプは、そのセンス・アンプに結合されたメモリ・セルのアレイが記憶している値を示す信号を供給する。

図１は、従来技術のメモリ装置を示す。メモリ装置１０１は、それぞれがデータのビットを記憶するための複数のメモリ・セルを有するビット・セル・アレイ１０３を含む。ビット・セル・アレイ１０３の複数のメモリ・セルのそれぞれは、一対の差動ビット線ＢＬ１０５および＊ＢＬ１０７に結合されている。アレイ１０３における各セルは、行デコーダ１０９に結合されているワード線に結合されている。メモリ装置１０１はまた、列論理１１１と、センス・アンプ回路１１３と、ラッチ１１５と、出力バッファ１１７とを含む。列論理１１１は、プリチャージおよび等化回路と、書き込み回路と、列デコード回路と、分離トランジスタとを含む。ラッチ１１５は、ラッチ１１５が、センス・アンプ回路１１３の出力からデータをサンプリングすることができるようにするために、容量クロック・タイミング信号を受信する。第２のアンプ回路１１３は、センス・イネーブル信号により動作可能になる。

複数のセンス・アンプ回路およびラッチを有するメモリ装置の場合には、各ラッチにクロック信号を供給すると、クロック生成回路に過大な負担がかかり、従って、電力が消費され、クロック信号の性能が劣化する。さらに、クロック信号によりラッチ１１５を動作可能にするには、クロック信号とセンス・イネーブル信号との間に特定のセットアップと時間保持要件とを維持しなければならない。メモリ装置の性能が変化すると、センス・アンプ回路１１３の出力をラッチできなくなる場合も起きる。加えて、クロック信号を処理するために、ラッチには余分な回路が必要になる。さらに、クロック入力を含むラッチ回路を使用すると、メモリ装置の動作中に不必要な遅延が生じる。

改良形のメモリ装置の開発が待望されている。

本発明の一態様によれば、メモリ装置は複数のメモリ・セルを含む。複数のメモリ・セルのそれぞれは、ビット線に結合されている。メモリ装置は、またセンス・イネーブル信号の有効化に応答して、増幅されたデータ信号を供給するために、ビット線を介した複数のメモリ・セルのうちの選択された１つからのデータ信号を増幅するセンス・アンプを含む。メモリ装置は、さらに、ビット線とセンス・アンプとの間に結合されている分離回路を含む。分離回路は、センス・イネーブル信号の有効化とほぼ同時に、センス・アンプから複数のメモリ・セルのうちの選択された１つを分離するためのものである。メモリ装置は、また、センス・アンプに結合されているセルフタイム式記憶装置であって、増幅されたデータ信号のみに応答して、増幅されたデータ信号に対応するデータを記憶するセルフタイム式記憶装置を含む。

本発明の別の態様によれば、メモリ装置は、複数のメモリ・セルを含む。複数のメモリ・セルのそれぞれは、第１のビット線および第２のビット線に結合されている。メモリ装置は、読み出しサイクルの少なくとも一部の間に第１のビット線に結合されている第１のデータ線、および読み出しサイクルの少なくとも一部の間に第２のビット線に結合されている第２のデータ線を含む。メモリ装置は、さらに、一対の交差結合したインバータを有するセンス・アンプを含む。一対の交差結合したインバータは、第１のデータ線および第２のデータ線に結合されており、センス・イネーブル信号の有効化に応答して、複数のメモリ・セルのうちの選択された１つからのデータ信号を増幅する。メモリ装置は、また、第１のデータ線に結合されている入力および出力を有する第１のバッファ回路、および第２のデータ線に結合されている入力および出力を有する第２のバッファ回路、および第１のバッファ回路の出力に結合されている第１の入力、および第２のバッファ回路の出力に結合されている第２の入力を有するセルフタイム式記憶装置も含む。セルフタイム式記憶装置は、第１のバッファ回路の出力と第２のバッファ回路の出力との間の差電圧のみに応答する。

別の態様によれば、本発明は、メモリ装置のメモリ・セルを読み出すための方法を含む。メモリ装置は、複数のメモリ・セルを含む。複数のメモリ・セルのそれぞれは、ビット線およびワード線に結合されている。この方法は、複数のメモリ・セルのうちの少なくとも１つを選択すること、増幅されたデータ信号を生成するために、センス・イネーブル信号の有効化に応答して、センス・アンプによりビット線上の電圧を感知して増幅することを含む。増幅されたデータ信号は、上記選択することにより選択された複数のメモリ・セルのうちの少なくとも１つに記憶されている論理状態を表す。この方法は、また、センス・イネーブル信号の有効化とほぼ同時に、センス・アンプからビット線を分離すること、セルフタイム式ラッチにおいて、増幅されたデータ信号に対応するデータをラッチすることを含む。セルフタイム式ラッチは、増幅されたデータ信号のみに応答してデータをラッチする。

添付図面を参照すれば、当業者であれば、本発明およびその幾多の目的、機能、および利点を十分に理解することができるだろう。
異なる図面にまたがる同一の参照番号は、別段の指示がない限り、同一の部材を示す。

以下に本発明を実施するための形態について詳細に説明する。この説明は、本発明を説明するためのものであって、本発明を制限するためのものと解釈すべきではない。
図２は、本発明によるメモリ装置のブロック図である。メモリ装置２０１は、それぞれがデータのビットを記憶する複数のメモリ・セルを含むビット・セル・アレイ２０３を含む。一実施形態の場合には、メモリ装置２０１は、ＳＲＡＭメモリであり、ビット・セル・アレイ２０３のメモリ・セルは、６トランジスタのＳＲＡＭセルである。しかしながら、他の実施形態の場合には、例えば、他のタイプのＳＲＡＭ、ＤＲＡＭ、ＭＲＡＭ、フラッシュ・メモリ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、強磁性、またはこれら以外のメモリ・セルのような他のタイプのメモリ・セルをメモリ装置において使用することができる。実施形態によっては、ビット・セル・アレイ２０３内の各セルは、複数のビットを記憶する。ビット・セル・アレイ２０３内の複数のメモリ・セルのそれぞれは、一対の差動ビット線ＢＬ２０５および＊ＢＬ２０７に結合されている。アレイ２０３内の各セルは、行デコーダ２０９により制御されるワード線（例えば、２１０）に結合されている。行デコーダ２０９は、その入力において、行アドレスを受信し、その行アドレスにより指定されたワード線を有効化するために、その行アドレスをデコードする。メモリ装置２０１はまた、列論理２１１も含む。一実施形態の場合には、列論理は、プリチャージおよび等化回路と、書き込み回路と、列デコード回路と、分離トランジスタ（例えば、図３の３０６および３０８）とを含む。列論理は、メモリ・セルにデータを書き込むために、列アドレス線に結合され、かつ線内のデータに結合されている入力を有する。実施形態によっては、列論理２１１はまた、ビット線の複数のペアと結合され得る。列論理２１１は、選択された列をセンス・アンプ回路２１３に結合する際に列のデコード機能を実行する。

センス・アンプ回路２１３は、ビット・セル・アレイ２０３のメモリ・セルのメモリ素子内に記憶されているビットの値を決定するために、読み出しサイクルの間にローカル・データ線（例えば、図３のＬＤＬ３０５および＊ＬＤＬ３０７）の違いを増幅する。メモリ素子内に記憶されているビットの値は、メモリ素子の論理状態に対応する。センス・アンプ回路２１３は、センス・イネーブル信号により、動作可能となりローカル・データ線の違いを増幅する。

メモリ装置２０１は、セルフタイム式ラッチ２１５を含む。セルフタイム式ラッチ２１５は、センス・アンプ回路２１３が供給するデータを記憶するデータ記憶装置である。一実施形態の場合には、セルフタイム式ラッチ２１５は、センス・アンプ回路２１３から、増幅した差動データ信号を受信した時にのみデータを記憶する。セルフタイム式ラッチ２１５は、クロック信号用の入力を有していない。セルフタイム式ラッチ２１５の出力は、出力バッファに供給される。その出力バッファは、選択されたメモリ・セル内に記憶されているビットの値を示すバッファ済みデータ出力信号を供給する。

図３は、センス・アンプ回路２１３、セルフタイム式ラッチ２１５、および列論理２１１の一部３０９（以後「回路部分３０９」と称する）の一実施形態を示す回路図である。回路部分３０９は、センス・アンプ回路２１３からビット線ＢＬ２０５および＊ＢＬ２０７を分離するための２つの分離トランジスタ３０６および３０８を含む。信号線の前の「＊」は、その信号線と、同一の名称を有するが「＊」を含まない信号線とが、論理的に相補であることを示す。分離トランジスタ３０６および３０８は、分離制御信号（ＣＤ：control signal）により制御される。一実施形態の場合には、分離制御信号（ＣＤ）は、列論理２１１の列デコーダ（図示せず）により供給され、列論理２１１に供給された列アドレスからデコードされた信号である。回路部分３０９はまた、ローカル・データ線ＬＤＬ３０５および＊ＬＤＬ３０７をプリチャージするためのプリチャージおよび等化回路３１２を含む。プリチャージおよび等化回路３１２をビット線から分離トランジスタ３０６および３０８の対向側面上に配置すると、センス・アンプ回路２１３のセンス・アンプ３１４を、書き込みサイクルの間にビット・セル・アレイ２０３のセルに書き込みを行いながらプリチャージすることができる。

センス・アンプ３１４は、一対の交差結合したインバータ３１８および３２０を含む。インバータ３１８は、トランジスタ３１７および３１９から形成されていて、インバータ３２０は、トランジスタ３１５および３２１から形成されている。トランジスタ３１９および３２１のそれぞれは、トランジスタ３２３の電流電極に接続されている電流電極を含む。トランジスタ３２３は、その制御電極のところでセンス・イネーブル信号を受信する。センス・アンプ３１４は、センス・イネーブル信号の有効化に応答して、ローカル・データ線ＬＤＬ３０５と＊ＬＤＬ３０７との間の電圧の差を増幅する。一実施形態の場合には、センス・イネーブル信号が有効化されると、センス・アンプ３１４は、ビット線およびトランジスタ３０６および３０８を通して、アレイ２０３の選択されたビット・セルからの差動データ信号により、ローカル・データ線（ＬＤＬ３０５または＊ＬＤＬ３０７）のうちのいずれが低い電圧を有しているかを感知する。次に、センス・アンプ３１４は、そのローカル・データ線を電源端子ＶＳＳの電圧にして、他のローカル・データ線を電源端子ＶＤＤの電圧にすることにより、増幅された差動データ信号を供給する。

図の実施形態の場合には、センス・アンプ回路２１３も、セルフタイム式ラッチ２１５からセンス・アンプ３１４を分離するためのバッファ（例えば、インバータ３２７および３２５）を含む。他の実施形態の場合には、センス・アンプ回路２１３は、バッファを含まない。さらに他の実施形態の場合には、インバータ３２７および３２５の代わりに、非反転バッファを使用することができる。

セルフタイム式ラッチ２１５は、トランジスタ３３７および３３５を含み、それらのトランジスタのそれぞれの制御電極はデータ線ＤＬ３１１および＊ＤＬ３１３に接続されている。トランジスタ３３７および３３５のそれぞれは、交差結合したインバータ３３１および３３３に結合されている電流端子を含む。セルフタイム式ラッチ２１５は、インバータ３３１の出力端子およびインバータ３３３の入力端子に接続されているその出力においてデータを出力する。セルフタイム式ラッチ２１５は、差動データ線ＤＬ３１１および＊ＤＬ３１３上における増幅された差動データ信号の受信に応答して、その増幅された差動データ信号の値に対応する値を、その出力（データ・アウト）において、供給する。

図４は、２つの読み出しサイクルの間における図３の回路のタイミング図の一実施形態である。読み出し「１」サイクルと表示されたタイミング図の一部は、「１」という値を示す記憶論理状態を有するビット・アレイ２０３の選択されたメモリ・セルの読み出しサイクルの間における種々のノード、信号およびデータ線の電圧の値を示す。読み出し「０」サイクルと表示されたタイミング図の一部は、「０」という値を示す記憶論理状態を有するビット・アレイ２０３の選択されたメモリ・セルの読み出しサイクルの間に種々のノード、信号およびデータ線の電圧の値を示す。特定の値に対する記憶論理状態の指定は、ある実施形態の場合には、「１」を指定するメモリ・セルの論理状態を、他の実施形態の場合には「０」と指定することができるというように任意的なものである。クロック信号は、メモリ装置外部のクロック回路（例えば、図５の５１１）により供給される。

読み出しサイクルの間、ＣＤ信号は、ローカル・データ線ＬＤＬ３０５および＊ＬＤＬ３０７のそれぞれを、ビット線ＢＬ２０５および＊ＢＬ２０７に結合するために、（例えば、４０５のところで）ロー・レベルになる。この時間の間、ビット・セル・アレイ２０３におけるメモリ・セルは、そのビット・セルに関連するワード線（例えば、２１０）を作動させることにより読出しのために選択される。また、ＣＤ信号が、ロー・レベルになると、プリチャージおよび等化回路３１２により、ローカル・データ線ＬＤＬ３０５および＊ＬＤＬ３０７のプリチャージを停止するために、プリチャージ信号がハイ・レベルになる。ローカル・データ線ＬＤＬ３０５および＊ＬＤＬ３０７のそれぞれを、ビット線ＢＬ２０５および＊ＢＬ２０７に結合し、プリチャージおよび等化回路３１２の動作を停止すると、ローカル・データ線ＬＤＬ３０５および＊ＬＤＬ３０７を選択されたビット・セルに結合することができ、ＬＤＬ３０５および＊ＬＤＬ３０７の両端に、選択されたメモリ・セル内に記憶されている論理状態に依存する電圧差が生成される。図の実施形態の場合には、「１」を示す論理状態が選択されたメモリ・セル内に記憶されているために、ＣＤ信号が有効化されると、＊ＬＤＬ３０７の電圧がＬＤＬ３０５の電圧レベルより低い電圧レベルになる（斜線４０６を参照のこと）。

ＣＤ信号が４０５においてロー・レベルになってから所定の時間が経過すると、センス・イネーブル信号が４０７において有効化される（センス・イネーブル信号が能動ハイ信号になる）。センス・イネーブル信号、およびＣＤ信号およびプリチャージ信号は、クロック信号から論理的に入手される。センス・イネーブル信号が有効化されると、センス・アンプ３１４をトリガーして、＊ＬＤＬ３０７を電源電圧端子ＶＳＳの電圧レベルにする。センス・イネーブル信号が有効化された時点近傍で、ＣＤ信号がハイ・レベルになり、ビット線ＢＬ２０５および＊ＢＬ２０７のそれぞれから、ローカル・データ線ＬＤＬ３０５および＊ＬＤＬ３０７が分離される。ローカル・データ線（例えば、ＬＤＬ３０５および＊ＬＤＬ３０７）がビット線（ＢＬ２０５および＊ＢＬ２０７）から分離されると、センス・アンプ３１４は、ローカル・データ線がビット線に結合していない場合はローカル・データ線上のキャパシタンスが低減するため、ビット線に結合している場合と比較すると、より高速にローカル・データ線上の差動データ信号を増幅することができる。

＊ＬＤＬ３０７がインバータ３２５の入力端子に接続しており、データ線＊ＤＬ３１３がインバータ３２５の出力端子に接続しているため、＊ＬＤＬ３０７をＶＳＳにすると、＊ＤＬ３１３がハイ・レベルになる。ＤＬ３１１は、インバータ３２７を通してＬＤＬ３０５と結合しているため、ＤＬ３１１は低電圧レベルに留まる。＊ＤＬ３１３がハイ・レベルになり、選択されたメモリ・セル内に「１」が記憶されていることを示すと、データ・アウト信号はロー・レベルになる。ＤＬ＊３１３がハイ・レベルになると、トランジスタ３３５が導通し、インバータ３３１に電力を過度に供給し、インバータ３３３の入力端子をロー・レベルにする。インバータ３３３の入力端子がロー・レベルになると、インバータ３３１の入力端子（ノード３４１）がハイ・レベルになり、それによりデータ・アウト信号がロー・レベルになる。

センス・イネーブル信号が有効化されず、かつプリチャージおよび等化回路３１２が、プリチャージ信号がロー・レベルになったために動作可能になると、ローカル・データ線＊ＬＤＬ３０７はＶＤＤに戻り、それにより＊ＤＬ３１３がロー・レベルになり、トランジスタ３３５がオフになる。しかしながら、セルフタイム式ラッチ２１５のラッチ機能により、データ・アウト信号の電圧レベルは、依然として低電圧レベルにラッチされている。それ故、セルフタイム式ラッチ２１５は、ローカル・データ線およびセンス・アンプ３１４がプリチャージされた後で、選択されたメモリ・セルの内容を示す値を供給する。

データ・アウト信号の値は依然として同一レベルであり、以降のメモリ読み出しサイクルの間にセンス・アンプが反対の値を感知するまでその値を示す。例えば、データ・アウト信号の電圧は、以後のメモリ読み出しサイクルの間にセンス・アンプ３１４が「０」という値を感知するまで、ロー・レベルに留まる。

読み出し「０」サイクルの間に、ＣＤ信号は（例えば、４０８において）低くなり、ローカル・データ線ＬＤＬ３０５および＊ＬＤＬ３０７のそれぞれを、ビット線ＢＬ２０５および＊ＢＬ２０７に結合する。この時間の間に、ビット・セル・アレイ２０３内のメモリ・セルが、そのビット・セルに関連するワード線（例えば、２１０）を作動させることにより、選択されて、読み出される。また、ＣＤ信号がロー・レベルになると、プリチャージ信号がハイ・レベルになり、プリチャージおよび等化回路３１２により、ローカル・データ線ＬＤＬ３０５および＊ＬＤＬ３０７のプリチャージを停止する。選択されたメモリ・セル内に「０」が記憶されているため、ＬＤＬ３０５の電圧は、＊ＬＤＬ３０７の電圧レベルよりも低い電圧レベルになる（図４の斜線４１２を参照のこと）。

４０８においてＣＤ信号がロー・レベルなってから所定の時間が経過すると、４０９においてセンス・イネーブル信号が有効化される。センス・イネーブル信号が有効化されると、センス・アンプ３１４をトリガーして、ＬＤＬ３０５を電源電圧端子ＶＳＳの電圧レベルにする。センス・イネーブル信号が有効化される時点近傍で、ＣＤ信号がハイ・レベルになり、ビット線ＢＬ２０５および＊ＢＬ２０７のそれぞれから、ローカル・データ線ＬＤＬ３０５および＊ＬＤＬ３０７が分離される。

ＬＤＬ３０５がインバータ３２７の入力端子に接続しており、データ線ＤＬ３１１がインバータ３２７の出力端子に接続しているため、ＬＤＬ３０５をＶＳＳにすると、ＤＬ３１１がハイ・レベルになる。＊ＤＬ３１３は、インバータ３２５を通して＊ＬＤＬ３０７と結合しているため、＊ＤＬ３１３は低電圧レベルに留まる。ＤＬ３１１がハイ・レベルになり、選択されたメモリ・セル内に「０」が記憶されていることを示すと、データ・アウト信号はハイ電圧レベルになる。ＤＬ３１１がハイ電圧レベルになると、トランジスタ３３７が導通し、インバータ３３３に電力を過度に供給し、インバータ３３１の入力端子（ノード３４１）をロー・レベルにする。インバータ３３１の入力端子がロー・レベルになると、インバータ３３３の入力端子およびデータ・アウト信号がハイ電圧レベルになる。

センス・イネーブル信号が有効化されず、かつプリチャージおよび等化回路３１２が、プリチャージ信号がロー・レベルになったために動作可能になると、ローカル・データ線ＬＤＬ３０５はＶＤＤに戻り、それによりＤＬ３１１がロー・レベルになり、トランジスタ３３７がオフになる。しかしながら、セルフタイム式ラッチ２１５のラッチ機能により、データ・アウト信号の電圧レベルは、依然として高電圧レベルにラッチされている。

増幅されたデータ信号のデータを捕捉して保持するために、維持されるべき特定のセットアップおよび時間保持要件を有するクロック同期されたラッチの場合とは対照的に、センス・アンプ回路の出力のみに応答するセルフタイム式ラッチを使用した場合、そのラッチは、増幅されたデータ信号をセンス・アンプが供給した直後の値をラッチする。また、クロック入力を有さないセルフタイム式ラッチを使用することにより、集積回路のクロック生成回路の負荷を軽減することができる。さらに、メモリ装置においてラッチおよびセンス・アンプ回路を具体化するための回路を減らすこともできる。

他の実施形態の場合には、センス・アンプ回路およびラッチは、他の構成を有することができる。例えば、（反転バッファ機能を行う）インバータ３２５および３２７の代わりに非反転バッファを使用することができる。このような実施形態の場合には、トランジスタ３３７および３３５の代わりに、Ｐチャネル型トランジスタを使用することができ、その場合には、その電流端子をＶＳＳではなく電源端子ＶＤＤに接続する。また、他の実施形態の場合には、分離トランジスタ３０６および３０８を使用しなくてもよい。他の実施形態の場合には、例えば、増幅された差動出力を供給する他のセンス・アンプを含む、他のタイプのセンス・アンプ回路を使用することができる。

図５は、本発明による集積回路の一実施形態のブロック図である。集積回路５０１は、コア・プロセッサ５０３と、クロック回路５１１と、バス・コントローラおよびダイレクト・メモリ・アクセス回路５０５と、Ｌ２キャッシュ５０９とを含む。一実施形態の場合には、バス・コントローラおよびダイレクト・メモリ・アクセス（ＤＭＡ:direct memory access ）回路５０５は、１つまたは複数のバス・コントローラを含み、各バス・コントローラは異なるシステム・バス（例えば、ＰＣＩバス）に結合されている。Ｌ２キャッシュ５０９は、複数の列を含み、各列は、センス・アンプ回路２１３、セルフタイム式ラッチ２１５、および図３の回路部分３０９に類似のセンス・アンプ回路、セルフタイム式ラッチ、および回路部分を含む。クロック回路５１１は、クロック信号を供給する。コア・プロセッサ５０３は、バス５１５を通してＬ２キャッシュ５０９に行および列アドレスを供給し、バス５１５を通してＬ２キャッシュ５０９からデータを受信する。集積回路５０１は、また、他のバス・コントローラおよびメモリ（例えば、ＲＡＭまたはフラッシュ）のような他のデバイスを含むことができる。一実施形態の場合には、集積回路５０１は、異なるプロトコルのバスを動作できるように結合するための通信処理回路である。

他の実施形態の場合には、本明細書に記載するセンス・アンプ回路セルフタイム式ラッチおよび列論理を他のタイプのメモリ装置において使用することができる。例えば、これらの回路を埋込みメモリ回路（例えば、埋込みＲＡＭまたはＲＯＭ）、またはスタンド・アロン・メモリ装置で使用することができる。

本発明の特定の実施形態を図示し、説明してきたが、当業者であれば、本明細書内の開示に基づいて、本発明およびその広義の態様から逸脱することなく、さらに変更および修正を行うことができる。それ故、添付の特許請求の範囲は、このようなすべての変更および修正を本発明の真の技術思想および範囲内に入るものとして包含することを理解することができるだろう。

従来技術のメモリ装置のブロック図。 本発明によるメモリ装置の一実施形態のブロック図。 本発明によるセンス・アンプ回路およびセルフタイム式ラッチを含む図２のメモリ装置の一部の一実施形態の回路図。 本発明によるメモリ装置の一実施形態のタイミング図。 本発明による集積回路の一実施形態のブロック図。

Claims (2)

1. メモリ装置であって、
   複数のメモリ・セルであって、該複数のメモリ・セルのそれぞれは、第１のビット線および第２のビット線に結合されている、複数のメモリ・セルと、
   読み出しサイクルの少なくとも一部の間に前記第１のビット線に結合される第１のデータ線と、
   前記読み出しサイクルの少なくとも一部の間に前記第２のビット線に結合される第２のデータ線と、
   前記第１のデータ線および前記第２のデータ線に結合された一対の交差結合したインバータを有するセンス・アンプであって、該一対の交差結合したインバータは、センス・イネーブル信号の有効化に応答して、前記ビット線を介して前記複数のメモリ・セルのうちの選択された１つからのデータ信号を増幅し、増幅されたデータ信号を提供する、センス・アンプと、
   前記第１のビット線および前記第２のビット線と前記センス・アンプとの間に結合されている分離回路であって、前記センス・イネーブル信号の有効化とほぼ同時に、前記複数のメモリ・セルのうちの前記選択された１つを前記センス・アンプから分離し、前記センス・イネーブル信号が無効化された後、前記第１および第２のデータ線がプリチャージされる間中、前記複数のメモリ・セルのうちの前記選択された１つを前記センス・アンプから継続的に分離する分離回路と、
   前記増幅されたデータ信号のみに応答して、前記増幅されたデータ信号に対応するデータを記憶するセルフタイム式記憶装置であって、
   第１の電流電極、電源電圧端子と結合されている第２の電流電極、および前記第１のデータ線に結合されている制御電極を有する第１のトランジスタと、
   第１の電流電極、前記電源電圧端子に結合されている第２の電流電極、および前記第２のデータ線に結合されている制御電極を有する第２のトランジスタと、
   前記第１のトランジスタの前記第１の電流電極に結合されている入力、および前記第２のトランジスタの前記第１の電流電極に結合されている出力を有する第１のインバータと、
   前記第２のトランジスタの前記第１の電流電極に結合されている入力、および前記第１のトランジスタの前記第１の電流電極に結合されている出力を有する第２のインバータと、
   前記第１のインバータの前記出力および前記第２のインバータの前記入力に結合されている出力と
   を含む前記セルフタイム式記憶装置と、
   を備えるメモリ装置。
2. メモリ装置のメモリ・セルを読み出すための方法であって、前記メモリ装置は複数のメモリ・セルであって、該複数のメモリ・セルのそれぞれは第１のビット線、第２のビット線およびワード線に結合されている、前記複数のメモリ・セルと、読み出しサイクルの少なくとも一部の間に前記第１のビット線に結合される第１のデータ線と、前記読み出しサイクルの少なくとも一部の間に前記第２のビット線に結合される第２のデータ線と、前記第１のデータ線および前記第２のデータ線に結合された一対の交差結合したインバータを有するセンス・アンプと、前記第１のビット線および前記第２のビット線と前記センス・アンプとの間に結合されている分離回路と、セルフタイム式ラッチであって、第１の電流電極、電源電圧端子と結合されている第２の電流電極、および前記第１のデータ線に結合されている制御電極を有する第１のトランジスタと、第１の電流電極、前記電源電圧端子に結合されている第２の電流電極、および前記第２のデータ線に結合されている制御電極を有する第２のトランジスタと、前記第１のトランジスタの前記第１の電流電極に結合されている入力、および前記第２のトランジスタの前記第１の電流電極に結合されている出力を有する第１のインバータと、前記第２のトランジスタの前記第１の電流電極に結合されている入力、および前記第１のトランジスタの前記第１の電流電極に結合されている出力を有する第２のインバータと、前記第１のインバータの前記出力及び前記第２のインバータの前記入力に結合されている出力とを含む前記セルフタイム式ラッチとを備え、前記方法は、
   前記複数のメモリ・セルのうちの少なくとも１つを選択すること、
   増幅されたデータ信号を生成するために、センス・イネーブル信号の有効化に応答して、前記センス・アンプにより前記第１のビット線および第２のビット線上の電圧を感知して増幅することであって、前記増幅されたデータ信号は、前記選択することによって選択された前記複数のメモリ・セルのうちの前記少なくとも１つに記憶されている論理状態を表す、電圧を感知して増幅すること、
   前記分離回路により、前記センス・イネーブル信号の有効化とほぼ同時に、前記センス・アンプから前記ビット線を分離すること、
   前記セルフタイム式ラッチの前記第１および第２のインバータに、前記増幅されたデータ信号に対応するデータを前記増幅されたデータ信号のみに応答してラッチするように、前記第１および第２のトランジスタを前記増幅されたデータ信号によって制御して前記電源電圧端子の電圧を前記セルフタイム式ラッチの出力に供給すること、
   を備え、前記分離することは、前記センス・イネーブル信号が無効化された後、前記第１および第２のデータ線がプリチャージされる間中、前記複数のメモリ・セルのうちの前記選択された１つを前記センス・アンプから継続的に分離することを含む、方法。

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