JP2978813B2 - 半導体記憶回路 - Google Patents

半導体記憶回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶回路に関
し、特に１つのメモリセルに３つ以上の状態を設定でき
る多値メモリの半導体記憶回路に関する。
【０００２】
【従来の技術】メモリセルに３つ以上のしきい値電圧
（以下ＶＴ）を設定可能な半導体記憶回路（以下多値メ
モリ）のデータ読出方法としては、代表的なものとし
て、ワード線の電位を階段状に上げる第１の方法と、例
えば特開昭６１−１１７７９６号公報記載の複数のリフ
ァレンスレベルと比較する第２の方法との２つの方法が
ある。
【０００３】第１の方法は、対応ワード線の電位をメモ
リセルの複数の設定可能ＶＴのうち電圧値を昇順にした
場合の各２つの隣接ＶＴの中間の各電位に順次なるよう
に階段状に上げ、このワード線の各段の電位毎に対応し
て選択したメモリセルの読出を行い、どの段階の電位で
メモリセルがオン状態になるかで上記メモリセルに設定
したＶＴを特定する即ちメモリセルに記憶されたデータ
を読み取る。
【０００４】例えばメモリセルの設定可能ＶＴが４種類
の場合にＶＴが低い順にＶＴ０〜ＶＴ３とすると、選択
されたワード線（以下選択ワード線）の各段の電位ＶＲ
１〜ＶＲ３をＶＴ０＜ＶＲ１＜ＶＴ１＜ＶＲ２＜ＶＴ２
＜ＶＲ３＜ＶＴ３となるようにし、選択ワード線電位Ｖ
Ｒ１〜ＶＲ３の各段階で読出を行う。ＶＲ１でオン状態
であればＶＴ０、ＶＲ１でオフ状態でＶＲ２でオン状態
であればＶＴ１、ＶＲ２でオフ状態でＶＲ３でオン状態
であればＶＴ２、ＶＲ３でオフ状態ならばＶＴ３である
ことがわかる。
【０００５】この読出方法を行う多値メモリの一般的な
回路である従来の第１の半導体記憶回路をブロックで示
す図８を参照すると、この従来の第１の半導体記憶回路
は、４種類のＶＴすなわち低い方から順にＶＴ０〜ＶＴ
３のうちの１つが設定され対応するワード線Ｗ０〜Ｗ７
の選択レベルのとき選択されてオン状態，オフ状態のう
ちの一方の状態となる多値メモリセルＭＣを８個ずつを
並列接続し一端を共に接地電位Ｇと接続するメモリセル
列ＭＣＣの４組をそれぞれ含むメモリセル部２０〜２３
とメモリセル部２０〜２３にそれぞれ対応するセンス増
幅器４０〜４３とメモリセンス増幅部１１０と、信号Ｐ
Ｐ０〜ＰＰ２により設定される各タイミングで内部の３
つのラッチ回路にメモリセンス増幅部１１０のセンス増
幅器４０〜４３の各出力信号ＳＡ００〜ＳＡ０３のデー
タを取り込みその後セレクト信号ＰＰ０〜ＰＰ２にそれ
ぞれ対応する３つのラッチ回路に保持された前記データ
をそれぞれ信号Ｌ０００〜Ｌ００２に出力するラッチ部
６４〜６７と、ラッチ部６４〜６７から信号Ｌ０００〜
Ｌ００２に信号Ｙ１０〜Ｙ１３により設定される各タイ
ミングで出力したデータを入力し選択されたメモリセル
に設定されたＶＴを特定し対応するデータに変換した信
号を出力するエンコード部７１とを含む判定回路８１０
とを備える。
【０００６】エンコード部７１は、入力端に信号Ｌ００
０を受けるインバータ７１１と、一方の入力端をインバ
ータ７１１の出力端に接続し他方の入力端に信号Ｌ００
１を受ける２ＮＡＮＤゲート７１２と、一方の入力端を
インバータ７１２の出力端に接続し他方の入力端に信号
Ｌ００２を受け出力端から信号Ｄｍ００を出力する２Ｎ
ＡＮＤゲート７１３と、入力端に信号Ｌ００１を受け出
力端から信号Ｄｍ０１を出力するインバータ７１４とを
備える。
【０００７】この図において、メモリセル列ＭＣＣを形
成するメモリセルＭＣ及びＹセレクタ３０を形成するト
ランジスタを丸印で表示する。
【０００８】また、ラッチ部６４の構成を回路図で示す
図９を参照すると、ゲートに信号ＰＰ０を受けソースを
信号ＳＡ００に接続したＮ型トランジスタ６４０と、入
力端をトランジスタ６４０のドレインと接続したインバ
ータ６４１と、両端をそれぞれインバータ６４１の出力
端と接地電位とに接続した容量素子６４２と、入力端を
インバータ６４１の出力端と容量素子６４２の一端の共
通接点と接続したインバータ６４３と、入力端を信号Ｐ
Ｐ０と接続したインバータ６４４と、ゲートにインバー
タ６４４の出力端を受けソースをインバータ６４３の出
力端と接続しドレインをトランジスタ６４０のドレイン
とインバータ６４１の出力端と接続したトランジスタ６
４５と、ゲートに信号Ｙ１０を受けソースをインバータ
６４３の出力端とトランジスタ６４５のソースとの共通
接点に接続しドレインを信号Ｌ０００に接続するトラン
ジスタ６４６とを含む１組のラッチ回路と、前記ラッチ
回路の６４０〜６４６に対応する素子をそれぞれ６５０
〜６５６及び６６０〜６６６とし、信号ＰＰ０，Ｌ００
０に対応する信号をそれぞれ信号ＰＰ１，Ｌ００１及び
ＰＰ２，Ｌ００２とする上記ラッチ回路と同一構成の２
組のラッチ回路とを備える。
【０００９】次に図８、図９及び動作をタイムチャート
で示す図１０を併せて参照して従来の第１の半導体記憶
回路の動作について説明すると、図１０の上側（以下上
図）は、ワード線Ｗ０〜Ｗ７のうちの選択された１つの
ワード線（選択ワード線）の電位変化を示し、下側（以
下下図という）は、上図と同一時間軸における選択され
たメモリセル（選択メモリセル）を流れる電流を示す。
ＶＲ１〜ＶＲ３はワード線の電位を階段状に上げていく
各段の電位である。
【００１０】Ｙセレクタ３０により選択されたメモリセ
ル列ＭＣＣ内の１本のみの選択ワード線に対応するメモ
リセルすなわち選択メモリセルがオン状態であれば対応
のセンス増幅器４０〜４３から接地電位Ｇへの電流経路
ができる。センス増幅器４０〜４３は対応する選択メモ
リセルがオン状態であれば高レベルをオフ状態であれば
低レベルをそれぞれ各信号ＳＡ００〜ＳＡ０３に出力す
る。この時選択ワード線がＶＴ０＜ＶＲ１＜ＶＴ１、Ｖ
Ｔ１＜ＶＲ２＜ＶＴ２、ＶＴ２＜ＶＲ３＜ＶＴ３となる
電位で一定時間定電位となるような階段状の波形をとる
とすると、対応するワード線の電位ＶＲ１〜ＶＲ３に対
して選択メモリセルに設定されたＶＴによりオフ状態か
オン状態かが決まる。図１０の下図で示すように選択メ
モリセルのＶＴがＶＴ０であれば対応するワード線の電
位がＶＲ１〜ＶＲ３全てでオン状態、ＶＴ１であればＶ
Ｒ２〜ＶＲ３でオン状態、ＶＴ２であればＶＲ３でオン
状態、それ以外はオフ状態となる。信号ＰＰ０〜ＰＰ２
をそれぞれ選択ワード線の電位がＶＲ１〜ＶＲ３で安定
している各期間に対応してこれらの期間のみ高レベルと
することにより、対応するワード線の各電位ＶＲ１〜Ｖ
Ｒ３における選択メモリセルの状態に対応して信号ＳＡ
００〜ＳＡ０３のレベルが対応するラッチ部６４〜６７
のそれぞれＶＲ１〜ＶＲ３に対応する信号ＰＰ０〜ＰＰ
２で制御される各ラッチ回路に保持される。これらの動
作の終了後に、信号Ｙ１０〜Ｙ１３を高レベルとする期
間を順次設けることによりラッチ部６４〜６７にそれぞ
れ対応するラッチ回路に保持されたレベルが順次信号Ｌ
０００〜Ｌ００２へ出力される。これによりエンコード
部の出力信号Ｄｍ０１，Ｄｍ００への出力データ（Ｌレ
ベルを０，Ｈレベルを１とし、括弧内に記述する）は対
応する選択されたメモリセルのＶＴがＶＴ０であれば
（０，０）、ＶＴ１であれば（０，１）、ＶＴ２であれ
ば（１，０）、ＶＴ３であれば（０，０）となり、選択
メモリセルにＶＴの形で記憶されたデータを読み出こと
ができる。
【００１１】この従来の第１の半導体記憶回路には、い
くつかの問題点がある。
【００１２】第１の問題点は、読出時間が長いことであ
る。その理由は、選択メモリセルのデータの読出に、メ
モリセルに設定可能なＶＴの数−１回の読出動作を必要
とするからである。
【００１３】例えば、選択されたワード線の電位をそれ
ぞれＶＲ１〜ＶＲ２に安定させ、読出動作が終了するま
でそれぞれ２００ｎｓかかったとすると、それだけで６
００ｎｓが必要となる。
【００１４】第２の問題点は、ノイズに弱いことであ
る。
【００１５】その理由は、対応するワード線の電位と選
択メモリセルのＶＴの電位差が少ない状態でオフ状態、
オン状態の判定をしなければならず、このためにセンス
増幅器を高感度化する必要があるのでノイズの影響を受
けやすいからである。
【００１６】例えば、電源電圧を５Ｖとし、ＶＴ０〜Ｖ
Ｔ３をそれぞれ１．０Ｖ、２．６Ｖ、４．２Ｖ、６．０
Ｖとし、ＶＲ１〜ＶＲ３をそれぞれ１．８Ｖ、３．４
Ｖ、５．０Ｖとすると、ＶＴとワード線の電位差は最小
０．８Ｖとなり製造ばらつきやノイズを考慮するとさら
に小さくなる。例えばこれを０．６Ｖとすると、選択さ
れたメモリセルのドレイン電圧を２．０Ｖ、ソース電圧
を０．０Ｖとすると、ドレイン電圧＞（ゲート電圧−Ｖ
Ｔ）なので飽和領域となっており、このメモリセルのオ
ン電流は（ＶＧ−ＶＴ）の２乗に比例するので、ＶＧ−
ＶＴが０．６Ｖの時のオン電流は、１．０Ｖの時に比べ
て約１／３になってしまい、この判定可能なようにセン
ス増幅器を高感度化すると僅かなノイズにより誤動作を
起こすことになる。
【００１７】第３の問題点は、第１の方法の回路を実現
するために面積が増加することである。
【００１８】その理由は、上述のようにセンス増幅器の
高感度化のために回路が複雑化することと、ワード線の
電位を階段状に上げるための各段の基準電位設定回路を
必要とすることとからである。
【００１９】第４の問題点は、エンコード部の面積が増
加することである。
【００２０】その理由は、ＶＴ０〜ＶＴ３と記憶するデ
ータとの対応を、ＶＴの昇順あるいは降順に（０，
０）、（０，１）、（１，０）、（１，１）とすること
によりエンコード部の回路が複雑になるからである。
【００２１】次に、第２の方法を用いる従来の第２の半
導体記憶回路は、メモリセルに設定した複数のＶＴの各
々とそれぞれ同一のＶＴを設定したリファレンス用メモ
リセル（以後リファレンスセルという）と、各時点の対
応するワード線の電位により変化するリファレンスセル
の電流量に応じて電位を決定する基準レベル信号を出力
する各リファレンスセルに対応して設けられた基準レベ
ル発生回路と、選択メモリセルに対応して各基準レベル
信号を入力し各基準レベルに対応したセンス増幅器とを
有し、このセンス増幅器において基準レベル信号により
選択メモリセルを流れる電流量から選択メモリセルのＶ
Ｔが基準レベル信号に対応するリファレンスセルのＶＴ
以上か未満かを判定し、選択メモリセルに対応する各セ
ンス増幅器の判定結果からそのＶＴを特定する即ちメモ
リセルに記憶されたデータを読み取る。
【００２２】この従来の第２の半導体記憶回路は、従来
の第１の半導体記憶回路よりも読出速度は速いが、下記
の問題点がある。
【００２３】第１の問題点は、従来の第１の半導体記憶
回路よりもさらにノイズに弱いことである。
【００２４】その理由は、選択メモリセルのＶＴを一度
に判断するために、メモリセルに設定可能なＶＴ設定時
のわずかな電流量の違いしかない選択メモリセルとリフ
ァレンスセルの電流量を比較することでセンス増幅器で
ＶＴを判定しなければならないので、第１の半導体記憶
回路よりさらにセンス増幅器の感度を良くする必要があ
るためである。
【００２５】第２の問題点は、第２の方法の回路の実現
のために面積が増加することである。
【００２６】その理由は、選択メモリセルに対してメモ
リセルに設定することができるＶＴの数−１個の基準レ
ベル発生回路を必要とすることと、上述のようにセンス
増幅器の感度向上のために回路が複雑になるからであ
る。
【００２７】第３の問題点は、第１の半導体記憶回路と
同様エンコード部の面積が増加することである。
【００２８】
【発明が解決しようとする課題】上述した第１の従来の
半導体記憶回路は、選択メモリセルのデータの読出にメ
モリセルに設定可能なＶＴの数−１回の読出動作を必要
とするため、読出時間が長いという欠点があった。
【００２９】また、対応するワード線の電位と選択メモ
リセルのＶＴの電位差が少ない状態でオフ状態，オン状
態の判定をしなければならず、このためセンス増幅器を
高感度化する必要があるのでにノイズの影響を受けやす
く、ノイズに弱いという欠点があった。
【００３０】また、上述のようにセンス増幅器の高感度
化のために回路が複雑化することと、ワード線電位を階
段状に上昇させるための各段の基準電位設定回路を必要
とするため、回路面積が増大するという欠点があった。
【００３１】さらに複数のＶＴ対応の記憶データとの対
応を、ＶＴの昇順あるいは降順にエンコード／デコード
するためのエンコード部の回路が複雑化し回路面積が増
加するという欠点があった。
【００３２】また、上述した第２の従来の半導体記憶回
路は、選択メモリセルのＶＴを一度に判断するため、メ
モリセルに設定可能なＶＴ設定時のわずかな電流量の違
いしかない選択メモリセルとリファレンスセルの電流量
を比較することでセンス増幅器でＶＴを判定しなければ
ならないので、従来の第１の半導体記憶回路よりさらに
センス増幅器を高感度化する必要があるためさらにノイ
ズに弱いという欠点があった。
【００３３】さらに、選択メモリセルに対してメモリセ
ルに設定することができるＶＴの数−１個の基準レベル
発生回路を必要とすることと、上述のようにセンス増幅
器の一層の高感度化のために回路がより複雑になること
とにより、回路面積が増加するという欠点があった。
【００３４】本発明の目的は、読出速度を速くすること
ができ面積を増大させることなくノイズに強い半導体記
憶回路を提供することにある。
【００３５】
【課題を解決するための手段】本発明の半導体記憶回路
は、Ｎ（Ｎは３以上）個のしきい値電圧の各々に対応し
てＮ個の情報記憶状態を設定し得るメモリセルを行列の
マトリクス状に配列し行方向の前記メモリセルを選択状
態とするワード線とを含む複数のメモリセル部と列選択
信号の供給に応答して列方向の前記メモリセルを選択し
選択したメモリセルのデータを伝達する列選択回路と前
記複数のメモリセル部の各々に対応する複数のセンス増
幅器を含むメモリセルセンス増幅部と、前記Ｎ個のしき
い値電圧の各々に対応して対応する前記ワード線である
選択ワード線の電位を漸次上昇させることにより選択さ
れた前記メモリセルである選択メモリセルのオフ状態か
らオン状態へのレベル遷移を生ずるタイミングを変化さ
せこのメモリセルのデータに対応する前記センス増幅器
の出力信号のレベル遷移の前記タイミングの相違を検出
して前記Ｎ個の情報記憶状態のいずれであるかを特定す
る判定回路とを備え、 第１，第２の前記メモリセルセン
ス増幅部の各々が、第１〜第Ｎ−１のしきい値電圧の各
々を設定し前記選択ワード線対応のワード選択信号と同
一タイミングで供給されるリファレンスワード信号によ
り駆動される第１〜第Ｎ−１のリファレンス用メモリセ
ルを備え、 前記第１，第２のメモリセルセンス増幅部
が、制御信号の制御に応答して相補的に前記選択メモリ
セルのデータ対応の選択データ及び前記リファレンス用
メモリセルのデータ対応のリファレンスデータのいずれ
か一方を前記センス増幅器の出力信号として出力するこ
とを特徴とするものである。
【００３６】
【発明の実施の形態】次に、本発明の実施の形態の半導
体記憶回路のメモリセンス増幅部１組分である単位回路
を図８と共通の構成要素は共通の文字／数字を用いて同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態の半導体記憶回路は、従来の第１の半導体記
憶回路と共通のメモリセル部２０〜２３とセンス増幅器
４０〜４３とＹセレクタ３０とを含み対応するワード線
ＷＡＲが選択レベルのとき選択され一端を接地電位に接
続し他端をメモリセル部２０〜２２内の各１組のメモリ
セル列ＭＣＣの他端にそれぞれ接続するメモリセルと同
様でありそれぞれＶＴ０〜ＶＴ２を設定したリファレン
スセルＲＣ０〜ＲＣ２とをそれぞれ含むメモリセンス増
幅部１００Ａ，１００Ｂと、メモリセンス増幅部１００
Ａ及び１００Ｂの各々のセンス増幅器４０〜４１の出力
信号ＳＡＡ００〜ＳＡＡ０２及びＳＡＢ００〜ＳＡＢ０
２の選択された（以下選択）リファレンスセルに対応す
る方を信号Ｙ２及びその反転信号ＢＹ２により選択し入
力するラッチタイミング発生回路５０と、ラッチタイミ
ング発生回路の出力信号Ｐ０〜Ｐ２により設定される各
タイミングで内部の３つのラッチ回路にメモリセンス増
幅部１００Ａ及び１００Ｂそれぞれのセンス増幅器４０
〜４３の各出力信号ＳＡＡ００〜ＳＡＡ０３及びＳＡＢ
００〜ＳＡＢ０３の選択メモリセルに対応する方のデー
タを信号Ｙ２，ＢＹ２により選択して取り込みその後セ
レクト信号Ｐ０〜Ｐ２にそれぞれ対応する３つのラッチ
回路に保持された前記データをそれぞれ信号Ｌ０００〜
Ｌ００２に出力するラッチ部６０〜６３と、ラッチ部６
０〜６３から信号Ｌ０００〜Ｌ００２に信号Ｙ１０〜Ｙ
１３により設定される各タイミングで出力されたデータ
を入力し選択されたメモリセルに設定されたＶＴを特定
し対応するデータに変換した信号を出力するエンコード
部７０とを含む判定回路８００とを備える。
【００３７】エンコード部７０は、信号Ｌ００１を入力
しそのまま信号Ｄｍ００として出力し入力端子に信号Ｌ
０００を接続するインバータ７０１と、２つの入力端子
をそれぞれインバータ７０１の出力端と信号Ｌ００２と
接続し出力端を信号Ｄｍ０１に接続する２ＮＡＮＤゲー
ト７０２とを備える。
【００３８】メモリセル列ＭＣＣを形成するメモリセル
ＭＣ及びＹセレクタ３０を形成するトランジスタを丸印
で表示する。
【００３９】ラッチタイミング発生回路５０の構成を回
路図で示す図２を参照すると、このラッチタイミング発
生回路は、信号Ｙ２を共通接続した各々のゲートに受け
各々のソースにそれぞれ信号ＳＡＡ００〜ＳＡＡ０２の
各々を受けるＮ型トランジスタ５００，５１０，５２０
と、信号Ｙ２の反転信号ＢＹ２を共通接続した各々のゲ
ートに受け各々のソースにそれぞれ信号ＳＡＢ００〜Ｓ
ＡＢ０２の各々を受け各々のドレインをそれぞれトラン
ジスタ５００，５１０，５２０の各々のドレインと共通
接続したＮ型トランジスタ５０１，５１１，５２１と、
各々の入力端をそれぞれ共通接続したトランジスタ５０
０，５０１とトランジスタ５１０，５１１とトランジス
タ５２０，５２１の各々のドレインに接続したインバー
タ５０２，５１２，５２２と、一方の入力端をそれぞれ
インバータ５０２，５１２，５２２の各々の出力端と接
続し出力端からそれぞれ信号Ｐ０〜Ｐ２の各々を出力す
る２ＮＯＲゲート５０３，５１３，５２３と、入力端を
トランジスタ５２０，５２１の各々のドレインと共通接
続したインバータ５２４と、一端子をインバータ５２４
の出力端に他端を接地電位Ｇに接続した容量素子５２５
と、入力端をインバータ５２４の出力端と共通接続し出
力端を２ＮＯＲゲート５２３の他方の入力端に接続した
インバータ５２６とを備える。
【００４０】２ＮＯＲゲート５０３，５１３の他方の入
力端は、それぞれ２つのトランジスタ５１０，５１１及
びトランジスタ５２０，５２１のドレインと共通接続す
る。
【００４１】ラッチ部６０の構成を回路図で示す図３を
参照すると、このラッチ部は、信号ＢＹ２及びその反転
信号Ｙ２を各々のゲートに受け各々のソースにそれぞれ
信号ＳＡＡ００，ＳＡＢ００を受けるＮ型トランジスタ
６０１，６０２と、入力端をトランジスタ６０１，６０
２の各々のドレインと共通接続したインバータ６０３
と、一端をインバータ６０３の出力端に他端を接地電位
Ｇにそれぞれ接続した容量素子６０４と、入力端をイン
バータ６０３の出力端と共通接続したインバータ６０５
と、各々のゲートにそれぞれ信号Ｐ０〜Ｐ２を受け各々
のソースをそれぞれインバータ６０５の出力端と共通接
続したＮ型トランジスタ６１０，６２０，６３０と、各
々の入力端をそれぞれトランジスタ６１０，６２０，６
３０の各々のドレインと接続したインバータ６１１，６
２１，６３１と、それぞれ一端をインバータ６１１，６
２１，６３１の各々の出力端と接続しそれぞれ他端を接
地電位Ｇに接続した容量素子６１２，６２２，６３２
と、各々の入力端をそれぞれインバータ６１１，６２
１，６３１の出力端にそれぞれ共通接続したインバータ
６１３，６２３，６３３と、各々の入力端にそれぞれ信
号Ｐ０〜Ｐ２を受けるインバータ６１４，６２４，６３
４と、各々のゲートにそれぞれインバータ６１４，６２
４，６３４の出力端を接続し各々のソースをそれぞれイ
ンバータ６１３，６２３，６３３の出力端に接続し各々
のドレインをそれぞれトランジスタ６１０，６２０，６
３０のドレインにそれぞれ共通接続したＮ型トランジス
タ６１５，６２５，６３５と、各々のゲートにそれぞれ
信号Ｙ１０を受け各々のソースをそれぞれインバータ６
１３，６２３，６３３の出力端とそれぞれ共通接続し各
々のドレインからそれぞれ信号Ｌ０００〜Ｌ００２を出
力するＮ型トランジスタ６１６，６２６，６３６とを備
える。トランジスタ６１０，６１５，６１６，インバー
タ６１１，６１３，６１４，容量素子６１２はラッチ回
路Ｌ６０１を構成し、トランジスタ６２０，６２５，６
２６，インバータ６２１，６２３，６２４，容量素子６
２２はラッチ回路Ｌ６０２を構成し、トランジスタ６３
０，６３５，６３６，インバータ６３１，６３３，６３
４，容量素子６３２はラッチ回路Ｌ６０３を構成する。
【００４２】本実施の形態の形態の単位回路は、メモリ
セルＭＣの各々が２ビットを記憶でき、１アドレスに８
個のメモリセルが対応するので、メモリセルを選択する
各アドレスに対応して記憶，読出対象データのビット数
を１６ビットとし、全アドレスに対応するデータ２ビッ
ト分のメモリセルを含むメモリセンス増幅部１００Ａ，
１００Ｂと対応する判定回路８００との１組分を含む。
【００４３】メモリ対象データのビット数１６ビット分
に対応する本実施の形態の上位回路をブロックで示すと
ともに各回路の物理的配置を模式的に示す図４を参照す
ると、この上位回路は、図１の回路の８組分から成り、
８組のメモリセンス増幅部１００Ａ〜１０７Ａ，１００
Ｂ〜１０７Ｂと、選択されたメモリセルの記憶データの
読出結果を信号Ｄｍ００〜Ｄｍ０７，Ｄｍ１０〜Ｄｍ１
７として出力する判定回路８００〜８０７と、ワード線
の駆動タイミング同期用の信号ＳＹＮの供給を受けワー
ド線ＷＡ０〜ＷＡ７，ＷＡＲ及びＷＢ０〜ＷＢ７，ＷＢ
Ｒをそれぞれ駆動するワード駆動部９０Ａ，９０Ｂとを
備える。
【００４４】ワード駆動部９０Ａとメモリセンス増幅部
１００Ａ〜１０７Ａとを合わてＡ領域とし、ワード駆動
部９０Ｂとメモリセンス増幅部１００Ｂ〜１０７Ｂとを
合わせてＢ領域とし、１つのアドレスに対しては信号Ｙ
２，ＢＹ２により一方の領域のメモリセルを選択し、他
方の領域のリファレンスセルを選択する。
【００４５】次に、図１〜図４及び各信号波形をタイム
チャートで示す図５を参照して本実施の形態の動作につ
いて説明すると、まず、図１に示す１組分のメモリセン
ス増幅部１００Ａ，１００Ｂと判定回路８００の動作に
ついて説明する。
【００４６】最初にＡ領域，Ｂ領域のどちらか一方のワ
ード線１本例えばＡ領域のワード線ＷＡ０と、他方すな
わちＢ領域のリファレンス用ワードＷＢＲを選択する。
選択された２本のワード線は信号ＳＹＮに制御されて同
一タイミングでそれぞれ対応のワード駆動部９０Ａ，９
０Ｂにより図のタイミングに示すように電位が上昇す
る。これにより対応のワード線と信号Ｙ００〜Ｙ０３に
より選択された（以下選択）メモリセル及びリファレン
スセルと対応するセンス増幅器４０〜４３の間が導通す
る。このとき選択メモリセル及びリファレンス用メモリ
セルがオン状態であれば、対応センス増幅器から接地電
位に電流が流れその出力信号ＳＡＡ００〜ＳＡＡ０３，
ＳＡＢ００〜ＳＡＢ０３は高レベルとなる。また、選択
メモリセル及びリファレンス用メモリセルがオフ状態で
あれば、対応センス増幅器から接地電位に電流が流れず
その出力信号は低レベルとなる。
【００４７】この時リファレンスセルＲＣ０〜ＲＣ２に
はそれぞれしきい値ＶＴ０〜ＶＴ２が設定されており、
センス増幅器４０〜４３に対応する選択各メモリセルに
は、例えばそれぞれＶＴ０〜ＶＴ３が設定されていたと
すると、信号ＳＡＢ００〜ＳＡＢ０２，ＳＡＡ００〜Ｓ
ＡＡ０３の波形は図に示すようにワード線ＷＡ０，ＷＢ
Ｒの各々の電位が対応のＶＴ０，ＶＴ１，ＶＴ２を超え
るとＨレベルに変化する。そして、信号Ｙ２、ＢＹ２に
より選択されたリファレンスセルに対応する信号ＳＡＢ
００〜ＳＡＢ０２がラッチタイミング発生回路５０に取
り込まれ、信号Ｐ０〜Ｐ２として出力される。図示のよ
うに、信号Ｐ０は信号ＳＡＡ００，ＳＡＢ００のＨレベ
ルに応答してＨレベルに信号ＳＡＡ０１，ＳＡＢ０１の
Ｈレベルに応答してＬレベルにそれぞれ遷移し、信号Ｐ
１は信号ＳＡＡ０１，ＳＡＢ０１のＨレベルに応答して
Ｈレベルに信号ＳＡＡ０２，ＳＡＢ０２のＨレベルに応
答してＬレベルにそれぞれ遷移し、信号Ｐ２は信号ＳＡ
Ａ０２，ＳＡＢ０２のＨレベルに応答してＨレベルに遷
移し容量５２５で定まる一定期間経過後Ｌレベルに遷移
する。
【００４８】そして、信号ＢＹ２，Ｙ２による選択メモ
リセルに対応する信号ＳＡＡ００〜ＳＡＡ０３が同一構
成のラッチ部６０〜６３の各々に取り込まれる。以下説
明の便宜上信号ＳＡＡ００について説明すると、ラッチ
部６０は、信号ＳＡＡ００をインバータ６０３，６０５
と容量素子６０４により遅延し、各信号Ｐ０〜Ｐ２が高
レベルとなるタイミングで対応の３つのラッチ回路Ｌ６
０１，Ｌ６０２，Ｌ６０３の各々に入力し、その後各信
号Ｐ０〜Ｐ２が低レベルとなることにより各ラッチ回路
Ｌ６０１，Ｌ６０２，Ｌ６０３のレベルを保持する。こ
こで信号ＳＡＡ００に対する各ラッチ回路Ｌ６０１，Ｌ
６０２，Ｌ６０３の入力信号の遅延は、各信号Ｐ０，Ｐ
１の各々のＨレベルからＬレベルへの変化タイミング
が、信号ＳＡＡ０１，ＳＡＡ０２対応のラッチ回路の入
力各信号のＬレベルからＨレベルへの変化前となるよう
に設定する。
【００４９】以上により、それぞれの選択メモリセルと
リファレンスセルに対応するワード線を同一タイミング
で電位上昇させ、選択リファレンスセルに対応するセン
ス増幅器の出力信号を選択メモリセルの読出に使うこと
により、選択ワード線の電位がＶＴ０とＶＴ１，ＶＴ１
とＶＴ２，ＶＴ２とＶＴ３の各々間の電位にあるタイミ
ングでの選択メモリセル対応のセンス増幅器の出力レベ
ルを対応するラッチ回路に保持することができる。
【００５０】信号Ｐ０〜Ｐ２に対応する３つのラッチ回
路Ｌ６０１〜Ｌ６０３からメモリセルＭＣに設定された
ＶＴの各々に対応する信号Ｌ０００〜Ｌ００２と信号Ｄ
ｍ０１，Ｄｍ００の出力レベルをＨレベルを１，Ｌレベ
ル０で表すと図６のようになる。
【００５１】この後、信号Ｙ１０〜Ｙ１３を順次選択す
ることにより、信号Ｙ１０〜Ｙ１３の各々に対応してラ
ッチ部６１〜６３は保持した３つのデータの各々を順次
信号Ｌ０００〜Ｌ００２として出力しエンコード部７０
に供給することにより、選択メモリセルに設定されたＶ
Ｔ対応のデータをＤｍ００，Ｄｍ０１として出力する。
【００５２】図４に示した各回路の配置方法は、ワード
線の配線材料の抵抗が大きい場合などワード線の各位置
における遅延が無視できない場合に、選択メモリセルの
データの読み出時に、ワード線中のほぼ対応位置に配置
した選択リファレンスセル対応のセンス増幅器の出力信
号を使うことでワード線の信号遅延の影響を回避でき
る。
【００５３】次に、本発明の第２の実施の形態を特徴づ
けるラッチタイミング発生回路５０Ａを図２と共通の構
成要素には共通の参照文字／数字を付して同様に回路図
で示す図７を参照すると、この図に示す本実施の形態の
前述の第１の実施の形態のラッチタイミング発生回路５
０との相違点は、入力端をトランジスタ５００，５０１
の共通接続したドレインに接続したインバータ５０４
と、一端をインバータ５０４の出力端に他端を接地Ｇに
接続した容量素子５０５と、入力端をインバータ５０４
の出力端に出力端を２ＮＯＲ５０３の他方の入力にそれ
ぞれ接続したインバータ５０６と、入力端をトランジス
タ５１０，５１１の共通接続したドレインに接続したイ
ンバータ５１４と、一端をインバータ５１４の出力端に
他端を接地Ｇに接続した容量素子５１５と、入力端をイ
ンバータ５１４の出力端に出力端を２ＮＯＲ５１３の他
方の入力にそれぞれ接続したインバータ５１６とを備え
ることである。
【００５４】このラッチタイミング発生回路５０Ａに対
応するラッチ部６０Ａ（図示省略）は、ラッチ部６０の
インバータ６０３，６０５と容量素子６０４を削除し、
トランジスタ６０１のドレインを直接ラッチ回路Ｌ６０
１〜Ｌ６０３の入力端に接続した構成となる。
【００５５】図７を参照して本実施の形態の動作につい
て説明すると、ＶＴ０が設定され選択リファレンスセル
に対応するセンス増幅器の出力信号、ここでは説明の便
宜上ＳＡＢ００のそれぞれ反転信号と遅延信号を２ＮＯ
Ｒゲート５０３に入力することで、信号ＳＡＢ００の低
レベルから高レベルへの変化タイミングから上記遅延信
号の遅延分の期間だけ信号Ｐ０をＨレベルとする。上記
遅延は、一回の読出動作毎のＶＴ０設定・選択メモリセ
ル及びリファレンスセルに対応のセンス増幅器の各出力
信号の変化タイミング間の最大のずれ分と、信号Ｐ０で
制御されるラッチ回路の入力信号レベル保持に十分な時
間との和以上の時間であり、かつ、ＶＴ１設定・選択メ
モリセル及びリファレンスセルに対応のセンス増幅器の
出力信号のＬレベルからＨレベルへの変化タイミング前
に信号Ｐ０をＬレベルとする時間とする。
【００５６】同様にＶＴ１，ＶＴ２を設定したリファレ
ンスセルに対応の信号ＳＡＢ０１，ＳＡＢ０２をそれぞ
れ用いて信号Ｐ１，Ｐ２のＨレベル期間を設定する。
【００５７】すなわち選択ワード線が各ＶＴ以上であ
り、次に高いＶＴより低い電位である期間において選択
メモリセルのオン状態又はオフ状態を対応するラッチ回
路に保持するタイミングを、上記各ＶＴと同一ＶＴを設
定したリファレンスセルに対応のセンス増幅器の出力信
号に一定の遅延を加えることで設定する。
【００５８】
【発明の効果】以上説明したように、本発明の半導体記
憶回路は、メモリセルに設定するしきい値ＶＴのうち一
部のＶＴを設定したリファレンスセルを用意し、上昇時
におけるワード線電位が各ＶＴに達する時間差を利用す
ることにより、選択メモリセルと各ＶＴ設定リファレン
スセルの１回の読出動作で選択メモリセルのＶＴを特
定、すなわちメモリセル記憶データの読出ができるの
で、従来の第１の半導体記憶回路と比較してデータ読出
を高速に行えるという効果がある。
【００５９】例えば、従来の第１の半導体記憶回路で１
回当たり２００ｎｓかかるワード線の選択・読出動作を
３回繰り返す場合では、計６００ｎｓ必要であったが、
本実施の形態では１回で済むので２００Ｎｓｅｃとする
ことができる。
【００６０】また、選択メモリセルと対応し同一ＶＴが
設定されたリファレンスセルの各々に対応するセンス増
幅器のオン状態，オフ状態の判定タイミングがあるてい
ど揃っていれば良いので、判定タイミングにおける選択
ワード線と各ＶＴの電位差あるいはオン電流量は任意に
設定可能である。これにより上記判定タイミングにおけ
る選択メモリセルのオン電流量を大きく設定できるので
センス増幅器を従来の第１又は第２の半導体記憶回路の
ように高感度化する必要がないため、メモリセルの読出
動作においてノイズに強いという効果がある。
【００６１】例えば、従来技術で述べたように、判定タ
イミング時の選択ワード線とＶＴの電位差を０．６Ｖか
ら１．０Ｖにすることによりメモリセルのオン電流を約
３倍にすることができる。
【００６２】また、センス増幅器の高感度化が不要であ
り回路を簡素化できることと、ワード線電位を階段状に
上昇させる駆動回路やＶＴ数−１個の基準レベル発生回
路が不要であることと、複数のＶＴ対応の記憶データと
の対応を、ＶＴの昇順あるいは降順にエンコード／デコ
ードする必要がないためエンコード部の回路が簡素化で
きることとにより回路面積を縮小できるという効果があ
る。
【００６３】さらに、ＶＴのばらつきすなわち分散が選
択メモリセル対応のセンス増幅器の出力信号の変化タイ
ミングのずれとして表れるので回路的対策が容易である
ことと、ワード線抵抗等に依存しメモリ領域のワード線
に平行な方向でのＶＴの分散は選択メモリセル及びリフ
ァレンスセルが同じようにばらつくこととにより読出に
影響が少ないこととによりメモリセルに設定するＶＴの
分散に強いという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体記憶回路の第１の実施の形態を
示すブロック図である。
【図２】図１のラッチタイミング回路の構成を示す回路
図である。
【図３】図１のラッチ部の構成を示す回路図である。
【図４】図１の回路を単位回路として構成した上位回路
を示すブロック図である。
【図５】本実施の形態の半導体記憶回路における動作の
一例を示すタイムチャートである。
【図６】メモリセルに設定したしきい値電圧と各信号の
出力レベルとの対応を示す図である。
【図７】本発明の半導体記憶回路の第２の実施の形態を
特徴づけるラッチタイミング回路の構成を示す回路図で
ある。
【図８】従来の第１の半導体記憶回路の一例を示すブロ
ック図である。
【図９】図８のラッチ部の構成を示す回路図である。
【図１０】従来の半導体記憶回路における動作の一例を
示すタイムチャートである。
【符号の説明】
１００Ａ〜１０７Ａ，１００Ｂ〜１０７Ｂ，１１０
メモリセンス増幅部 ２０〜２３ メモリセル部 ３０ Ｙセレクタ ４０〜４３ センス増幅器 ５０ ラッチタイミング発生回路 ５００，５０１，５１０，５１１，５２０，５２１，６
０１，６０２，６１０，６１６，６２０，６２６，６３
０，６３６，６４０，６４４，６４６，６５０，６５
４，６５６，６６０，６６４，６６６ トランジス
タ ５０２，５０４，５０６，５１２，５１４，５１６，５
２２，５２４，５２６，６０３，６０５，６１１，６１
２，６１４，６２１，６２２，６２４，６３１，６３
２，６３４，６４１，６４３，６４４，６５１，６５
３，６５４，６６１，６６３，６６４，７０１，７１
１，７１４ インバータ ５０３，５１３，５２３，７０２，７１２，７１３
論理ゲート ５０５，５１５，５２５，６０４，６１２，６２２，６
３２，６４２，６５２，６６２ 容量素子 ６０〜６７ ラッチ部 ７０，７１ エンコード部 ８００〜８０７，８１０ 判定回路 ９０Ａ，９０Ｂ ワード駆動部 ＭＣ メモリセル ＭＣＣ メモリセル列 Ｐ０〜Ｐ２，ＰＰ０〜ＰＰ２ ラッチタイミング制御
信号 ＲＣ０〜ＲＣ２ リファレンス用セル ＷＡ０〜ＷＡ７，ＷＢ０〜ＷＢ７，ＷＡＲ，ＷＢＲ，Ｗ
０〜Ｗ７ ワード線 ＹＳ Ｙセレクタトランジスタ Ｌ６０１〜Ｌ６０３ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409 G11C 16/00 - 16/06 G11C 17/08 - 17/10

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】Ｎ（Ｎは３以上）個のしきい値電圧の各々
    に対応してＮ個の情報記憶状態を設定し得るメモリセル
    を行列のマトリクス状に配列し行方向の前記メモリセル
    を選択状態とするワード線とを含む複数のメモリセル部
    と列選択信号の供給に応答して列方向の前記メモリセル
    を選択し選択したメモリセルのデータを伝達する列選択
    回路と前記複数のメモリセル部の各々に対応する複数の
    センス増幅器を含むメモリセルセンス増幅部と、 前記Ｎ個のしきい値電圧の各々に対応して対応する前記
    ワード線である選択ワード線の電位を漸次上昇させるこ
    とにより選択された前記メモリセルである選択メモリセ
    ルのオフ状態からオン状態へのレベル遷移を生ずるタイ
    ミングを変化させこのメモリセルのデータに対応する前
    記センス増幅器の出力信号のレベル遷移の前記タイミン
    グの相違を検出して前記Ｎ個の情報記憶状態のいずれで
    あるかを特定する判定回路とを備え、 第１，第２の前記メモリセルセンス増幅部の各々が、第
    １〜第Ｎ−１のしきい値電圧の各々を設定し前記選択ワ
    ード線対応のワード選択信号と同一タイミングで供給さ
    れるリファレンスワード信号により駆動される第１〜第
    Ｎ−１のリファレンス用メモリセルを備え、 前記第１，第２のメモリセルセンス増幅部が、制御信号
    の制御に応答して相補的に前記選択メモリセルのデータ
    対応の選択データ及び前記リファレンス用メモリセルの
    データ対応のリファレンスデータのいずれか一方を前記
    センス増幅器の出力信号として出力する ことを特徴とす
    る半導体記憶回路。
  2. 【請求項２】前記判定回路が、前記リファレンスワード
    信号の電位上昇に対応して順次発生する前記第１〜第Ｎ
    のリファレンス用メモリデータ対応の第１〜第Ｎ−１の
    リファレンスデータの各々の第１のレベルから第２のレ
    ベルへの遷移にそれぞれ対応して第１〜第Ｎ−１のラッ
    チタイミング信号を発生するラッチタイミング回路と、 前記第１〜第Ｎ−１のラッチタイミング信号の各々の供
    給に応答して前記選択データをそれぞれラッチする第１
    〜第Ｎ−１のラッチ回路を含むラッチ回路部とを備える
    ことを特徴とする請求項１記載の半導体記憶回路。
  3. 【請求項３】 前記ラッチタイミング発生回路が、前記
    制御信号の供給に応答して前記第１〜第Ｎ−１のリファ
    レンスデータの各々を通過させ第１〜第Ｎ〜１のゲート
    データを生成する第１〜第Ｎ−１のトランスファゲート
    回路と、 前記第１〜第Ｎ−１のゲートデータの昇順に隣接する２
    つのゲートデータの一方を反転して否定論理和を取り前
    記第１〜第Ｎ−２のラッチタイミング信号を発生する第
    １〜第Ｎ−２の論理回路と、 前記第Ｎ−１のゲートデータの反転値とこの第Ｎ−１の
    ゲートデータの所定の遅延値との否定論理和を取り前記
    第Ｎ−１のラッチタイミング信号を発生する第Ｎ−１の
    論理回路とを備えることを特徴とする請求項２記載の半
    導体記憶回路。
  4. 【請求項４】 前記ラッチタイミング発生回路が、前記
    制御信号の供給に応答して前記第１〜第Ｎ−１のリファ
    レンスデータの各々を通過させ第１〜第Ｎ〜１のゲート
    データを生成する第１〜第Ｎ−１のトランスファゲート
    回路と、 前記第１〜第Ｎ−１のゲートデータの各々の反転値とこ
    の第１〜第Ｎ−１のゲートデータ各々の所定の遅延値と
    の否定論理和をそれぞれ取り第１〜第Ｎ−１のラッチタ
    イミング信号を発生する第１〜第Ｎ−１の論理回路とを
    備えることを特徴とする請求項２記載の半導体記憶回
    路。
  5. 【請求項５】 前記ラッチ回路部が、前記制御信号の供
    給に応答して前記選択データを通過させ選択ゲートデー
    タを生成する選択トランスファゲート回路と、 前記選択ゲートデータを所定時間遅延させ遅延選択デー
    タを生成する遅延回路と、 前記第１〜第Ｎ−１のラッチタイミング信号の各々の供
    給に応答して前記遅延選択データをラッチする第１〜第
    Ｎ−１のラッチ回路とを備えることを特徴とする請求項
    ２記載の半導体記憶回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4648074A (en) * 1984-06-29 1987-03-03 Rca Corporation Reference circuit with semiconductor memory array
JPS61117796A (ja) * 1984-11-13 1986-06-05 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置
JPH04195900A (ja) * 1990-11-27 1992-07-15 Nec Ic Microcomput Syst Ltd カレントミラー型センスアンプ
US5526306A (en) * 1994-02-10 1996-06-11 Mega Chips Corporation Semiconductor memory device and method of fabricating the same
JP3113520B2 (ja) * 1994-10-26 2000-12-04 シャープ株式会社 不揮発性半導体記憶装置
JP2768321B2 (ja) * 1995-02-28 1998-06-25 日本電気株式会社 半導体記憶装置
JP2689948B2 (ja) * 1995-04-28 1997-12-10 日本電気株式会社 多値メモリセルを有する半導体記憶装置

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