KR100267591B1 - 고속 판독 다중가 rom 장치 - Google Patents

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마사노리 히라노
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가네꼬 히사시
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Abstract

다중가 ROM 장치에서, N개의 임계 전압(VT0, VT1....)에 대응하는 N (N= 3,4....)개의 정보상태를 저장하기 위한 다수의 메모리셀(C00, C10...)이 위드선(WL0, WL1...)에 접속되어 있으며, 상기 N개의 정보상태를 저장하기 위한 다수의 기준 메모리셀(RC0', RC1'....)이 기준 워드선(WLR')에 접속된다. 워드선 선택회로(2'-1, 2'-2)는 워드선 중 하나를 선택하고 , 기준 워드선을 선택하여서, 선택된 워드선에서의 전압과 기준 워드선에서의 전압을 점차적으로 증가 시킨다. 래치 타이밍 생성회로(54')는 기준 메모리셀의 출력 신호(SA0', SA1'...)에 따라서 래치 타이밍 신호(LT0,LT1...)을 생성하며, 래치 회로 (50', 51'...)는 래치 타이밍 신호에 따라서 메모리셀의 출력 신호(SA0, SAL...)를 래치한다. 인코더 회로(55')는 래치 회로의 출력 신호(L0, L1...)에 따라서 출력 데이터 (D0, D1...)을 생성한다.

Description

고속 판독 다중가 ROM 장치.
본 발명은 N(N=3, 4...)개의 정보를 각각 저장할 수 있는 메모리셀을 갖는 다중가 ROM 장치에 관한 것이며, 특히, 고속 판독 동작을 수행할 수 있는 다중가 ROM 장치에 관한 것이다.
ROM 장치에서, 만일 N 개의 정보가 각각의 메모리셀에 저장된다면, 저장용량은 종래의 ROM 장치보다 더 켜져야 할 것이다. 이러한 요구를 만족하기 위하여, N개의 정보를 각각 저장하는 메모리셀을 갖는 다중가 ROM 장치가 최근에 개발되고 있다.
2bit 정보(4 조각의 정보)를 각각 저장하는 메모리셀을 포함하는 종래의 4가 ROM 장치에서, 판독 작동을 수행하기 위하여, 어드레스가 장치에 주어질 때, 3종류의 임계 전압이 선택된 워드선에 인가된다. 그러므로, 3 종류의 임계 전압을 생성하기 위하여 3회의 주기가 하나의 판독 엑세스를 위하여 요구되어서, 판독 동작의 속도를 감소시킨다. 또한, 상기 장치의 센스 증폭기는 작은 노이즈에 의해서 잘못 작동될 수도 있다. 또한, 상기 장치의 센스 증폭기는 작은 노이즈에 의해서 잘못 작동될 수도 있다. 더욱이, 상기 장치의 집적화를 퇴화시킨다. 이것은 이후에 상세하게 설명될 것이다.
다수의 소정의 레벨을 갖는 선택된 메모리로부터의 판독전압을 1회에 비교하기 위하여 다수의 비교기를 제공하는 것이 가능하며, 이것은 판독 동작 속도를 증가시킨다.(JP-A-61-117796 참조)는 것에 주목하자.
그러나, 이것은 센스 증폭기들의 감도의 강화를 요구하게 되는데, 왜냐하면, 센스 증폭기들은 작은 전위차를 증폭해야 하기 때문이다. 또한, 비교기와 소정의 레벨을 위한 전압 생성회로는 집적화를 퇴화시킨다.
본 발명의 목적은 집적화를 퇴화시키지 않고 고속 판독 동작을 수행할 수 있는 4가 ROM 장치와 같은 다중가 ROM 장치를 제공하는 것이다.
제1a도 및 1b도는 종래의 4가 ROM 장치를 설명하는 블록회로 다이어그램이다.
제2도는 제1도의 래치 회로의 상세한 회로 다이어그램이다.
제3a도는 제1도의 인코더 회로의 상세한 회로 다이어그램이다.
제3b도는 제3a도의 인코더 회로의 입력 및 출력 관계를 보여주는 테이블이다.
제4a도 및 4b도는 1도의 장치의 판독 동작을 보여주는 타이밍 다이어그램이다.
제5a도 5b도 및 5c도는 본 발명에 따르는 4가 ROM 장치의 제1실시예를 보여주는 블록 다이어그램이다.
제6도는 5도의 래치 회로의 회로 다이어그램이다.
제7도는 5도의 래치 타이밍 생성 회로의 상세한 회로 다이어그램이다.
제8a도는 5도의 인코더 회로의 상세한 회로 다이어그램이다.
제8b도는 8a도의 인코더 입력 및 출력 관계를 보여주는 테이블이다.
제9도는 5도의 전압 생성회로의 회로 다이어그램이다.
제10a도, 10b 도, 10c도는 제9도의 전압 생성 회로의 동작을 보여 주는 타이밍 다이어그램이다.
제11a도 내지 11l도는 5도의 장치의 판독 동작을 보여주는 타이밍 다이어그램이다.
제12도는 제5도의 장치의 임계 전압 및 출력 데이터 사이의 관계를 보여주는 테이블이다.
제13도는 제7도의 래치 타이밍 생성회로의 변형을 설명하는 회로 다이어그램 이다.
제14a도 내지 14l도는 제13도의 장치의 동작을 보여주는 타이밍 다이어그램이다.
제15a도 및 15b도는 본 발명에 따라서 4가 ROM 장치의 제2실시예를 설명하는 블록 회로 다이어그램이다.
* 도면의 주요부분에 대한 부호의 설명
WL0, WL1.... : 워드선 C0, C10: 메모리셀
VT0, VT1..... : 임계 전압 WLR' : 기준 워드선
RC0', RC1'.... : 기준 메모리셀 2'-1, 2'-2 : 워드선 선택 회로
6' : 전압 생성회로 4-1, 4-2 : 센스 증폭기 회로
54' : 래치 타이밍 생성회로 50', 51'..... : 래치 회로
55' : 인코더 회로
본 발명에 따라서, 다중가 ROM 장치에서는, N개의 임계 전압에 대응하는 N(N=3,4...)개의 정보상태를 각각 저장하기 위한 다수의 메모리셀을 워드선과 접속하며, 상기 N개의 정보상태를 저장하기 위한 다수의 기분 메모리셀을 기준 워드선에 접속시킨다. 워드선 선택 회로는 워드선 중 하나를 선택하며 기준 워드선을 선택하여서, 선택된 워드선과 상기 기준 워드선에서의 전압을 점차적으로 증가시킨다. 래치 타이링 생성회로는 기준 메모리셀의 출력 신호에 따라서 래치 타이밍 신호를 발생하며, 래치 회로는 래치 타이밍 신호에 따라서 메모리셀의 출력 신호를 래치한다. 인코더 회로는 래치 회로의 출력 신호에 따라서 출력 데이터를 발생한다.
본 발명은 첨부된 도면을 참조하여, 종래기술과 비교함으로서, 다음의 설명을 좀 더 명확하게 이해할 것이다.
바람직한 실시예를 설명하기 전에, 종래의 4가 ROM 장치가 제1도, 제2도, 제3a도, 제3b도, 제4a도, 제4b도를 참조하여 설명될 것이다.
제1도에서, 도면부호 1은 워드선(WL0, WL1,....WL7)과 비트선 (BL0, BL1,....BL15) 사이의 교차지점에 배치된 메모리셀 Cij(i=0, 1,...7, j=0.1....15)에 의해서 구성된 메모리셀 어레이를 설명하고 있다. 거기에는 메모리셀을 위한 4종류의 임계 전압(VT0, VT1, VT2 및 VT3) 이 있으며, 상기 임계 전압 중의 하나는 이미 메모리셀에 라이트(write)되어 있다. 즉, 2 비트 정보가 메모리셀 각각으로 라이트 된다.
워드선(WL0, WL1,....WL7) 중 하나가 X 어드레스 신호(X0,X1 및 X2)를 받기 위하여 열(row) 검출기(2)에 의해서 선택된다. 전압 Vw가 열 검출기(2)로 인가된다는 것에 주목하자.
비트라인 (BL0, BL1,....BL15)은 센스 증폭기 회로(4)의 센스 증폭기(40,41,42 및 43)에 또한 접속된 Y 선택기 회로(3)와 접속된다. 즉, (BL0, BL1, BL2 및 BL3)과 같은 전부 4개의 비트선은 SW0, SW1, SW2 및 SW3 과 같은 4개의 스위칭 트랜지스터를 경유하여 40과 같은 하나의 센스 증폭기와 접속된다. 이러한 경우, Y 선택기 회로(3)에서, 스위칭 트랜지스터 SW0....SW12는 Y스위치 신호 Y00 에 의해서 제어되며, 스위칭 트랜지스터 SW1,....SW13 은 Y 스위치 신호 Y01에 의해서 제어되며, 스위칭 트랜지스터 SW2,...SW14는 Y 스위치 신호 Y02에 의해서 제어되며, 스위칭 트랜지스터 SW15 는 Y 스위치 신호 Y03에 의해서 제어된다.
센스 증폭기 (40,41,42 및 43)의 출력 신호(SA0, SA1, SA2 및 SA3)는 결정회로 (5)에 공급된다.
결정회로(5)는 4개의 래치 회로(50, 51, 52 및 53) 래치 타이밍 회로(54) 및 인코더 회로(55)에 의해서 구성된다. 래치 회로(50,51,52 및 53)은 각각 센스 증폭기(40,41,42 및 43)에 접속되어 있다.
래치 회로 (50,51,52 및 53) 중 하나가 Y 스위치 신호 Y10, Y11, Y12 및 Y13 에 의해서 선택된다. 예를 들어 Y 스위치 신호 Y10의 전압이 높을 때, 래치 회로 50이 활성화된다. 부가적으로, 래치 회로 50,51,52 및 53은 래치 타이밍 생성회로(54)로부터 발생된 3개의 래치 타이밍 신호 LT0,LT1 및 LT2에 의해서 제어된다.
도면부호 6 은 래치 타이밍 신호, LT0,LT1 및 LT2를 수신하여, 전압 Vw을 발생하는 전압 생성회로를 가리키고 있다.
제2도는 제1도의 래치 회로(50)의 상세한 회로 다이어그램이다. 래치 회로 51,52 및 53은 래치 회로 50과 동일한 구성을 갖는다. 제2도에 설명된 것처럼, 래치 회로 50 래치 타이밍 회로 LT0,LT1 및 LT2 의해서 활성화된 3개의 래치소자 500, 501 및 502에 의해서 구성된다. 예를 들어, 래치소자 500는 두개의 인버터 5000 및 5001, 그들 사이의 캐피시터 5002, 스위칭 트랜지스터 5003 및 5004, 인버터 5005 및 Y 스위치 신호 Y10 에 의해서 제어되는 스위칭 트랜지스터 5006에 의해서 구성된다. 이러한 경우, 래치 타이밍 신호 LT0가 하이(high)가 될 때, 트랜지스터 5003 및 5004 는 턴온(turn on) 및 턴오프(turn off)되어서, 센스 증폭기 40의 출력 신호 SAO 는 스위칭 트랜지스터 5003와 인버터 5000을 경유하여 캐패시터 5002로 공급된다. 그런 후, 래치 타이밍신호 LT0 가 로우(low)가 될때, 래치 동작은 캐피시터 5002와 결합된 인버터 5000 및 5001 상에서 실행되어서, 센스 증폭기 40의 출력 신호 SA0에 대응하는 전압 V0를 캐패시터 (5002)에서 래치한다. 상기 전압 V0 는 신호 L0로서 스위칭 트랜지스터 5006을 경우하여 인코더 회로 55 로 전송된다. 비슷하게, 센스 증폭기 40 의 출력 신호 SA0에 대응하는 전압 V1은 래치소자 501 에 의해서 래치되며, 신호 L1으로서 스위칭 트랜지스터 5016을 경유하여 인코더회로 55로 전송된다. 또한, 센스 증폭기 40 의 출력 신호, SA0에 대응하는 전압 V2는 래치소자에 의해서 래치되며 신호 L2로서 스위칭 트랜지스터 5026을 경유하여 인코더 회로 55로 전송된다.
제1도의 인코더회로 55의 상세한 다이어그램인 제3a도에서, 인코더회로 55는 신호, L0를 수신하기 위한 인버터 550, 인버터 550의 출력 신호와 신호 L1을 수신하기 위한 NAND 회로 551, NAND 회로 551의 출력 신호와 신호 L2를 수신하기 위한 NAND 회로 552, 신호 L1을 수신하기 위한 인버터 553에 의해서 구성된다. 제3a도의 인코더 회로의 입력 및 출력의 관계가 제3b도에 도시되어 있다.
제1도의 장치의 작동은 전압 Vw의 특성과 선택된 메모리셀의 셀전류의 특성을 보여주는 제4a도 및 제4b도를 참조하여 다음에 설명될 것이다. 선택된 워드선에서의 전압 Vw은 래치 타이밍 신호 LT0,LT1 및 LT2 에 따라서 전압생성회로(6)에 의해서 변화된다. 즉, t1에서 t2의 시간 I 동안, 래치 타이밍 신호 LT0는 하이(High)가 되도록 하며, 그런 후, 로우(low)가 되게 하여, 결국, 전압 Vw가 기준전압(VR1)(VT0<VR1<VT1)이 되도록 한다. 또한, t2 내지 t3 주기 II동안, 래치 타이밍 신호 LT1 은 하이 (high) 가 되게 하며, 그런 후 로우 (low)가 되게 하여서, 결국, 전압 Vw가 기준전압(VR2)(VT1<VR2<VT2)이 되게 한다. 또한, t3 내지 t4의 주기 III 동안, 래치 타이밍 신호 LT2 는 하이(high)가 되게 하며, 그런 후 로우(low)가 되게 하여서, 결국, 전압 Vw가 기준전압 VR3 (VT2<VR3<VT3) 되게 한다. 이러한 경우, 만일 선택된 메모리셀이 VT0의 임계값을 갖는다면, 셀전류 Icell은 주기 I, II, III동안 그들을 통하여 흐르게 된다. 또한, 만일 선택된 메모리셀이, VT1 의 임계값을 갖는다면, 셀전류 (Icell)은 시간주기 II, III동안 그들을 통하여 흐른다. 또한, 만일 선택된 메모리셀이 VT2의 임계값을 갖는다면, 셀 전류(Icell)는 그들을 통하여 주시 III동안에만 흐르게 된다. 더욱이, 만일 선택된 메모리셀이 VT3의 임계값을 갖는다면, 셀전류(Icell)는 그들을 통하여 흐르지 않는다. 결국, 3개의 주기 I,II 및 III동안 선택된 메모리셀의 온-및 오프-상태가 래치 회로 50,51,52 및 53 중 하나의 3개의 래치소자 내에 래치되며, 그런후, 3개의 래치소자의 래치신호 L0, L1 및 L2가 인코더 회로 55로 공급된다. 그러므로, 제1도의 장치는 종래의 ROM 장치의 2배의 정보를 저장할 수 있다.
제1도의 종래의 장치에서, 이것은 데이터 D0 및 D1을 얻기 위하여 3배의 주기 I, II, III가 걸려서, 판독시간이 길어진다. 예를 들어, 만일 각각의 레벨 VR1, VR2 혹은 VR3에서 안정되기 위하여, 전압 Vw 동안 약 200ns가 걸린다면, 판독주기는 약 600ns가 된다.
또한, 제1도의 장치에서, 센스 증폭기 50,51,52 및 53은 작은 차를 증폭할 필요가 있기 때문에, 이것은 센스 증폭기 50,51,52 및 53의 감도를 증가시킬 필요가 있다. 결국, 상기 장치는 노이즈에 영향을 받게 된다. 예를 들어, 전원전압 Vcc 을 5v 로 가정하면, 임계 전압 VT0, VT1, VT2 및 VT3 은 1.0V, 2.6V, 4.2V 및 6.0V 가 각각 되며, 기준전압 VR1, VR2 및 VR3는 각각 1.8V, 3.4V 및 5.0V가 된다. 그러므로, 게이트 전압 VG(=Vw) 와 선택된 메모리셀의 임계 전압 VT 사이의 전위차(△V)는 최소 0.8V 이며, 제조의 변동과 노이즈의 관점에서, 최악으로 그 전위차는 0.6V 가 될 수 있다. 이러한 경우, 선택된 메모리셀에서, 만일 드레인 전압 (VD)과 소오스 전압(VS)이 각각 2.0V 및 0.0V이라면,
VD>VG-VT가 된다.
그러므로, 선택된 메모리셀을 포화영역 내에서 동작되어서, 선택된 메모리셀을 통하여 흐르는 온 전류가 상당히 감소된다. 선택된 메모리셀을 통하여 흐르는 온 전류는 (VG-VT)2에 비례하기 때문에, 전위차 (△V)가 0.6V인 온 전류는 전위차(△V)가 1V인 지점의 온(on) 전류의 1/3 만큼 감소된다. 그러므로 만일 센스 증폭기(50,51,52 및 53)의 감도가 그런 작은 전위차(△L)에 응답하는 것이 강화된다면, 센스 증폭기(50,51,52 및 53)는 작은 노이즈에 의해서 오작동할 수도 있다.
또한, 제1도의 장치에서, 높은 감도를 갖는 센스 증폭기(50,51,52 및 53)는 복잡하게 되고 전압 Vw을 위한 전압 생성회로(6)가 복잡하게 되기 때문에, 제1도의 장치의 집적회가 퇴화된다.
또한, 제1도의 장치에서, 인코더 회로(55)가 복잡하기 때문에, 제1도의 장치의 집적화가 또한 퇴화된다.
본 발명의 제1실시예를 보여주는 제5도에서, 두 개의 메모리셀 어레이(1'-1) 및 (1'-2) 가 제1도의 메모리셀 어레이 대신에 제공되며, 두 개의 열 디코더(2'-1) 및 (2'-2)가 제1도의 열 디코더(2) 대신에 제공되며, 두개의 Y 선택회로(3-1) 및 (3-2)가 Y 선택 회로(3) 에 대신에 제공되며, 두 개의 센스 증폭기 회로(4-1) 및 (4-2)는 제1도의 센스 증폭기 회로(4) 대신에 제공되며, 결정회로(5')는 제1도의 결정회로(5) 대신에 제공되며, 전압 생성회로(6')가 전압 생성회로(6) 대신에 제공된다.
메모리셀 어레이 (1'-1) 에서, 기준워드 선 WLR 이 제1도의 워드선(WL0, WL1, WL2...WL7)에 부가된다. 또한, 임계 전압 VT0를 갖는 기준 메모리셀 RC0는 기준워드선 WLR과, 센스 증폭기 40에 속하는 BL3와 같은 비트선 사이에 접속되며, 임계 전압 VT1 을 갖는 기준 메모리셀 RC1은 기준워드선 WLR과, 센스 증폭기 41에 속해 있는 BL7과 같은 비트선 사이에 접속되며, 임계 전압 VT2를 갖는 기준 메모리셀 RC2는 기준워드선 WLR과, 센스 증폭기 42에 속해 있는 BL8과 같은 비트선 사이에 접속된다. 메모리셀 어레이 (1'-2)는 메모리셀 어레이(1'-1)과 동일한 구성을 갖는다.
열 디코더(2'-1)는 Y 스위치 신호(Y2) 뿐만 아니라 X 어드레스 신호 (X0, X1 및 X2) 를 수신하며, 열디코더(2'-2) 는 Y 스위치 신호(Y2)뿐만 아니라 X 어드레스 신호 (X0,X1 및 X2)를 수신한다. 결국, Y2="1"일 때, 열 디코더 2'-1 은 워드선(WL0,WL1...WL7)의 하나를 선택하며, 열 디코더(2'-2)는 기준 워드선 WLR'를 선택한다. 한편,="1"일 때, 열 디코더(2'-1)는 위드선 (WL0', WL1'.....WL7')의 하나를 선택하며, 열 디코더(2'-2)는 기준워드선 WLR을 선택한다.
Y 선택 회로 (3-1) 및 (3-2) 는 제1도의 Y 선택 회로(3)와 동일한 구성을 갖는다. 또한, 센스 증폭기 회로(4-1) 및 (4-2)는 제1도의 센스 증폭기 회로(4)와 동일한 구성을 갖는다.
결정회로 (5')는 제1도의 래치 회로 50,51,52 및 53 에 대응하는 래치 회로(50', 51', 52' 및 53'), 제1도의 인코더 회로 54에 대응하는 인코더 회로 54' 및 제1도의 래치 타이밍 생성회로 55에 대응하는 래치 타이밍 생성회로 55'에 의해서 구성된다.
제6도는 제5도의 래치 회로 50' 의 상세한 회로 다이어그램이다. 래치 회로 51', 52' 및 53' 는 래치 회로 50' 과 동일한 구성을 갖는다. 제6도에 설명된 것처럼, 래치 회로 50' 은 제2도의 래치회로 50에 부가하여 스위치 503 및 504, 인버터 505 및 506 및 캐패시터 507 을 포함한다. 스위치 503 및 504는 Y 스위치 신호(Y2 및 Y2) 각각에 의해서 제어된다. 즉,="1" 일 때, 센스 증폭기(4-1)의 센스 증폭기(40)의 출력 신호(SA0)는 래치 소자(500, 501 및 503)의 하나로 인가된다. 한편, Y="1"일때, 센스증폭기(4-2)의 센스 증폭기(40')(도시되지 않음)의 출력신호(SA0')가 래치 소자(500, 501 및 503)의 하나에 공급된다.
제5도의 래치 타이밍 생성회로(54')의 상세한 회로 다이어그램인 제7도에서, 래치 타이밍 생성회로(54')는 Y 스위치 신호(Y2)에 의해서 제어되는 스위치 5400, 5401 및 5402 와, Y 스위치 신호에 의해서 제어되는 스위치 5403, 5404 및 5405 와, 인버터 5406, 5407, 5408, 5409 및 5410 과, 캐패시터 5411 및 NOR 회로 5412, 5413 및 5414 로 구성된다. 즉, Y2="1"일 때, 센스 증폭기 40, 41 및 42 의 출력 신호 SA0, SA1 및 SA2는 스위치 5400, 5401 및 5402를 경유하여 노드 N0, N1 및 N2로 전송된다. 한편,="1" 일 때, 센스 증폭기 40', 41' 및 42'(도시되지 않음)의 출력 신호 SA0', SA1', 및 SA2' 가 스위치 5403, 5404 및 5405 를 경유하여 노드 , H0, H1 및 H2로 전송된다.
노도 N0 에서의 전압이 로우(low) 이고, 노드 N1 에서의 전압이 하이(high)일때만, NOR 회로 5412 의 출력 신호가 하이(high)가 된다. 비슷하게, 노드 N1 에서의 전압이 로우(low)이고, 노드 (N2)에서의 전압이 하이(high)일때만, NOR 회로 5413의 출력 신호가 하이(high)이다. 한편, 한정된 시간동안, 노드 N2에서의 전압이 하이(high)가 된 후에, NOR 회로 5414의 출력 신호가 하이(high)가 된다. 이러한 경우, 상기 한정된 시간동안에 인버터 5408의 지연시간과, 인버터 5409 및 5410 및 캐패시터 5411에 의해서 형성된 지연회로 사이의 차의 지연시간에 의해서 결정된다.
제5도의 인코더 회로 55'의 상세한 회로 다이어그램인 제8a도에서, 신호 L1은 출력 데이터 D0로서 바로 출력된다. 또한, 인코더 회로 55'는 신호 L0를 수신하기 위한 인버터 554와, 인버터 554의 출력 신호와 신호 L0를 수신하기 위한 NAND 회로 555에 의해서 구성된다. 제8a도의 인코더 회로 55'의 입력 및 출력 관계는 제8b도에 도시되어 있다.
제5도의 전압 생성회로 (6')의 상세한 회로 다이어그램인 제9도에서, 전압 생성회로(6')는 제어 회로(도시되지 않음)로부터 판독 작동신호(R)를 수신하기 위한 인버터에 의해서 형성된다. 결국, 판독 작동신호(R)가 제10(a)도에 도시된 것처럼 시간 tS에서 시작한 후, 전압(Vw)은 제10(b)도에 도시된 것처럼, 제9도의 인버터에 의해서 결정된 시간상수에 따라서 상대적으로 빠르게 증가된다.
또한, 제10(c)도에 도시된 것처럼, 워드선 WL0 내지 WL7 (WL0' 내지 WL7')의 각각과 기준워드선 WLR(WLR')은 레지스턴스와 그의 캐패시턴스에 의하여 상대적으로 큰 시간상수를 가지며, 워드선과 기준 워드선의 각각에서의 전압은 상기 큰 시간상수에 따라서 점차적으로 증가된다. 예를 들어, 시간 t0에서, 워드선과 기준 워드선에서의 각각의 전압이 VT0에 도달하며, 시간 t2에서는 VT1, 그리고 시간 t2에서, VT2에 도달된다.
제5도의 장치의 작동은 제11(a)도 내지 제11(l)도를 참조하여 다음에 설명될 것이다. 여기서, 제11(a)도에 도시된 것처럼, Y2="1"로 가정하여서, WL0와 같은 메모리셀 어레이 1'-1의 워드선 중 하나가 X 어드레스 신호 X0, X1 및 X2에 따라서 선택되며, 메모리셀 어레이 (1'-2)의 기준 워드선(WLR')이 선택된다.
또한, 이러한 경우, 출력 신호 SA0, SA1, SA2 및 SA3는 래치 회로 50' 51', 52' 및 53' 내에서 래치되며, 반면 출력 신호 SA0', SA1' 및 SA2' 는 래치 타이밍 생성 회로(54')로 실질적으로 입력된다.
제11(b)도에 도시된 것처럼, 워드선 WL0에서의 전압과 기준 워드선 WLR'에서의 전압이 동시에 점차적으로 증가된다.
제11(c)도에 도시된 것처럼, 기준 메모리셀 RC0'(도시되지 않음)이 임계 전압(VT0)를 가질때, 기준 메모리셀 RC0' 에 접속된 센스 증폭기(40')(도시되지 않음)의 출력 신호 SA0' 은 기준워드선 WLR' 에서의 전압이 시간 t0에서 VT0에 도달한 후에 하이 (high)가 된다.
또한, 제11(e)도에 도시된 것처럼, 기준 메모리셀 RC2'(도시되지 않음) 이 임계 전압 VT2를 가질 때, 기준 메모리셀 RC2' 에 접속된 센스 증폭기 (42')(도시되지 않음)의 출력 신호 SA2'는, 기준워드선 WLR' 에서의 전압이 시간 t2에서 VT2에 도달한 후에 하이(high)가 된다.
상술된 것처럼, 센스 증폭기 회로(4-2)의 센스 증폭기의 출력 신호 (SA0', SA1' 및 SA2')가 선택되며, 래치 타이밍 생성회로(51')에 입력된다. 그러므로, SA0' ="1"이고 SA1'="0"일때만, 래치 타이밍 신호 LT0가 제11(f)도에 도시된 것처럼 하이(high)가 된다. 또한, SA1'="1"이고 SA2'="0"일때만, 래치 타이밍 신호 LT1이 제11(g)도에 도시된 것처럼, 하이(high)가 된다. 또한, 센스 증폭기(43')(도시되지 않음)의 출력 신호(SA2')가 하이(high)가 된후에, 래치 타이밍 신호 LT2 는 제11(h)도에 도시된 것처럼 한정 시간 동안에 하이(high)가 된다.
한편, 제11(i)도에 도시된 것처럼, 만일 C0와 같은 선택된 메모리셀이 임계전압 VT0을 갖는다면, 선택된 메모리셀 C0에 접속된 센스 증폭기(40)의 출력 신호 SA0는 워드선 WL0에서의 전압이 시간 t0에서 VT0에 도달한 후에, 하이(high)가 된다. 그러므로, 이러한 경우, 래치 회로 50'의 신호 L0, L1 및 L2는 각각 "1", "1" 및 "1"이 된다.
제11(j)도에 도시된 것처럼, 만일 선택된 메모리셀 C0가 임계 전압 VT1을 갖는다면, 선택된 메모리셀 C0에 접속된 센스 증폭기(40)의 출력 신호 SA0는, 워드선 WL0에서의 전압이 시간 t1에서 VT1으로 도달한 후에, 하이(high)가 된다. 그러므로, 이러한 경우, 래치신호(50')의 신호 L0, L1 및 L2 는 각각 "0", "1" 및 "1"이 된다.
제11(k)도에 도시된 것처럼, 만일 선택된 메모리셀 C0가 임계 전압 VT2을 갖는다면, 선택된 메모리셀 C0에 접속된 센스 증폭기(40)의 출력 신호 SA0는, 워드선 WL0가 시간 t2에서 VT2으로 도달한 후에, 하이(high)가 된다. 그러므로, 이러한 경우, 래치 회로 50'의 신호 L0, L1 및 L2 는 각각 "0", "0" 및 "1"이 된다.
제11(l)도에 도시된 것처럼, 만일 선택된 메모리셀 C0가 임계 전압 VT1을 갖는다면, 선택된 메모리셀 C0에 접속된 센스 증폭기(40)의 출력 신호 SA0는 결코 하이(high)가 도지 않는다. 그러므로, 이러한 경우, 래치신호 50'의 신호 L0, L1 및 L2 는 각각 "0", "0" 및 "0"이 된다.
그러므로, 제8b도에 도시된 것과 같은 관계를 가지고, 임계 전압 VT0, VT1, VT2 및 VT3 및 인코더 회로 55'의 출력 신호 D0 및 D1 는 제12도에 도시된 것과 같은 관계를 갖는다.
제7도의 래치 타이밍 회로 51'의 변형을 보여주는 제13도에서 래치 타이밍 생성회로 51"는 제7도의 래치 타이밍 회로 51'의 소자에 부가하여, 인버터 5415 및 5416과 캐패시터 5417에 의해서 형성되는 지연회로와 인버터 5418 및 5419와 캐패시터 1305에 의해서 형성된 지연회로를 포함한다. 부가적으로, NOR 회로 5412는 출력 신호 SA0(SA0')만을 수신하며, NOR 회로 5413은 출력 신호 SA1(SA1')만을 수신한다. 다시 말하면, 래치 타이밍 신호 LT0 및 LT1 의 생성은 래치 타이밍 신호 LT2의 생성과 비슷하다. 그러므로, 한정된 시간 동안, 노드 N0 에서 전압이 하이(high)가 된 후에, NOR 회로 5412의 출력 신호가 하이 (high)가 된다. 이러한 경우, 상기 한정된 시간 주기는 인버터 5406의 지연 시간과, 인버터 5414 및 5416과 캐패시터 5417에 의해서 형성된 지연회로의 지연 시간에 차에 의해서 결정된다. 또한, 한정된 시간동안, 노드 N2에서의 전압이 하이(high)가 된 후에, NOR 회로 5413의 출력 신호가 하이(high)가 된다. 이러한 경우, 상기 한정된 시간주기는 인버터 5407의 지연시간과 인버터 5418 및 5419 와 캐패시터 5420에 의해서 형성된 지연회로의 지연시간 사이의 차에 의해서 결정된다.
제13도의 래치 타이밍 생성회로 51"가 제7도의 래치 타이밍 생성회로 51' 대신에 사용될 때의 제5도의 장치의 동작이 제14(a)도 내지 제14(l)에 설명되어 있다. 제14(f)도, 제14(g)도 및 제14(h)에 도시된 것처럼, 래치 타이밍 신호 LT0, LT1 및 LT2는 한정된 시간주기 T0, T1를 T2,를 갖는다. 이러한 경우, 한정된 시간주기 T0, T1및 T2는 캐패시터 5417, 5420 및 5411 등에 의해서 조정되어서, 한정된 시간 주기 T0, T1및 T2는 각각의 상호 상으로 중첩되지 않는다.
본 발명의 제2실시예를 설명하는 제15도에서, 제5도의 ROM 장치는 16bit ROM 장치로 확장된다. 즉, 제5도의 메모리셀 어레이 1'-2에 대응하는 8개의 메모리셀 어레이 1'-1-0 내지 1'-1-7과, 제5도의 메모리셀 어레이 1'-2에 대응하는 8개의 메모리셀 어레이 1'-2-0 내지 1'-2-7과, 제5도의 선택 회로 3-1에 대응하는 8개의 Y 선택 회로 3-1-0 내지 3-1-7과, 제5도의 Y선택 회로 3-2에 대응하는 8개의 Y 선택 회로 3-2-0 내지 3-2-7과, 제5도의 센스 증폭기 회로 4-1에 대응하는 8개의 센스 증폭기 회로 4-1-0 내지 4-1-7과, 제5도의 센스 증폭기 회로 4-2에 대응하는 8개의 센스 증폭기 회로 4-2-0 내지 4-2-7과, 제5도의 결정회로 5'에 대응하는 8개의 결정회로 5'-0 내지 5'-7이 제공된다. 이러한 경우, 열 디코더 2'-1 및 2'-2 및 전압 생성회로 6' 및 제5도의 Y스위치 신호는 8개의 블록 BK0 내지 BK7 과 같게 한다. 그러므로, 16비트 출력 데이터 D00내지 D07 및 D10 내지 D17이 동시에 판독된다.
본 발명은 4가 ROM 장치이외의 다른 다중가 ROM 장치에 공급될 수 있다.
상술된 것처럼, 본 발명에 따르면, 판독 작동은 선택된 워드선과 기준 워드선에서의 전압을 증가함으로서만 완성되기 때문에, 판독 속도가 증가될 수 있다. 예를 들어, 종래의 장치에서, 한 판독 동작 동안 200ns X 3 = 600ns가 걸리는 반면, 본 발명에서는 한 판독 동작이 200ns가 걸린다.
본 발명에 따르면, 제11(a)도 내지 제11(l)도의 시간 t0, t1 및 t2에 의해서 지시된 센스 증폭기의 온-및 오프-의 타이밍만이 만족된다면, 게이트 전압과 선택된 메모리셀의 임계 전압 사이의 차(△V)를 증가시킬 수 있다. 그러므로, 고감도 센스 증폭기가 필요없게 되어서, 상기 장치는 노이즈가 가해지지 않는다.
또한, 센스 증폭기가 단순화 될 수 있다.
또한, 본 발명에 따라서, 센스 증폭기의 단순화에 부가하여, 인코더 회로가 단순화될 수 있으며, 워드선에서의 전압을 위한 전압 생성회로가 단순화될 수 있어서, 상기 장치의 집적화가 강화될 수 있다.
더욱이, 메모리셀로 라이트된 임계 전압의 편차가 기준 메모리셀로 라이트된 임계 전압의 편차와 거의 동일하기 때문에, 임계 전압의 편차의 영향을 감소시킬 수 있다.

Claims (15)

  1. 다수의 워드선 (WL0, WL1...)과,
    상기 워드선에 접속되어 있으며, N개의 임계 전압(VT0,VT1...)에 대응하는 N(N=3 4, ...)개의 정보 상태를 각각 저장하기 위한 다수의 메모리셀 (C0, C10...)과,
    기준 워드선 (WLR')과,
    상기 기준 워드선에 접속되어 있으며, 상기 N개의 정보상태를 저장하기 위한 다수의 기준 메모리셀(RC0', RC1'....)과,
    상기 원드선과 상기 기준 워드선에 접속되어 있으며, 상기 워드선중 하나를 선택하고 상기 기준 워드선을 선택하기 위한 워드선 선택 회로(2'-1, 2'-2)와,
    상기 워드선 선택 회로에 접속되어 있으며, 상기 워드선 중 선택된 하나에서의 전압과 상기 기준 워드선에서의 전압을 점차적으로 증가시키기 위한 전압 생성회로(6')와,
    상기 메모리셀에 접속되어 있으며, 상기 메모리셀 중 선택된 하나의 전압을 증폭하기 위한 제1센스 증폭기 회로(4-1)와,
    상기 기준 메모리셀에 접속되어 있으며, 상기 기준 메모리셀의 전압을 증가 시키기 위한 제2센스 증폭기 회로 (4-2)와,
    상기 제2센스 증폭기 회로에 접속되어 있으며, 상기 제2센스 증폭기 회로의 출력 신호(SA0', SA1'....)에 따라서 래치 타이밍 신호(LT0, LT1...)를 생성하기 위한 래치 타이밍 생성회로 (54')와,
    상기 래치타이밍 생성회로와 상기 제 1 센스 증폭기 회로에 접속되어 있으며, 상기 래치 타이밍 신호에 따라서 상기 제1센스 증폭기 회로의 출력 신호(SA0, SA1...)를 래치하기 위한 래치 회로(50', 51'...)와,
    상기 래치 회로에 접속되어 있으며, 상기 래치 회로의 출력 신호 (L0, L1...)에 따라서 출력 데이터 (D0, D1...)을 생성하기 위한 인코더 회로(55')를 구비하는 것을 특징으로 하는 다중가 ROM 장치.
  2. 제 1 항에 있어서, 상기 전압 생성회로가 RC 지연회로(61, 62)를 구비하는 것을 특징으로 하는 다중가 ROM 장치.
  3. 다수의 제 1 워드선 (WL0, WL1...)과,
    제 1 기준 워드선 (WLR) 과,
    상기 워드선에 접속되어 있으며, N개의 임계 전압(VT0, VT1...)에 대응 하는 N(N=3, 4....)개의 정보상태를 각각 저장하기 위한 다수의 제1메모리 셀(C0, C10....)과, 상기 제1기준 워드선에 접속되어 있으며, 상기 N 정보상태를 저장하기 위한 다수의 제1기준 메모리셀 (RC0, RC1...)을 포함하는 제 1 메모리셀 어레이 (1'-1)와,
    다수의 제 2 워드선(WL1', WL 1'.....)과
    제 2 기준 워드선 (WR') 과,
    상기 워드선에 접속되어 있으며, N개의 임계 전압에 대응 하는 N개의 정보상태를 각각 저장하기 위한 다수의 제 2 메모리 셀(C0', C10'....)과, 상기 제 2 기준 워드선에 접속되어 있으며, 상기 N 정보상태를 저장하기 위한 다수의 제 2 기준 메모리셀 어레이(RC0', RC1'...) 와,
    상기 제 1 워드선과 상기 제 1 기준 워드선에 접속되어 있는 제 1 워드선 선택 회로(2'-1)와,
    상기 제 2 워드선과 상기 제 2 기준 워드선에 접속되어 있는 제 2 워드선 선택 회로(2'-2)와,
    상기 제 1 및 제 2 워드선 선택 회로에 접속되어 있으며, 상기 제 1 및 제2 워드선 중 선택된 하나에서의 전압과 상기 제1및 제2기준 워드선 중 선택된 하나에서의 전압을 점차적으로 증가하기 위한 전압 생성회로(6')와,
    상기 제1 메모리셀 어레이와 접속되어 있으며, 상기 제1 메모리셀들과 상기 제1기준 메모리셀들 중 선택된 것들의 전압을 증폭하기 위한 제1센스 증폭기 회로(4-1)와,
    상기 제2 메모리셀 어레이와 접속되어 있으며, 상기 제2 메모리셀들과 상기 제1기준 메모리셀들 중 선택된 것들의 전압을 증폭하기 위한 제2센스 증폭기 회로(4-2)와,
    상기 제 1 및 제 2 센스 증폭기 회로에 접속되어 있으며, 상기 제1 및 제2 센스 증폭기 회로 중 하나의 출력 신호 (SA0, SA0', SA1, SA1'...)에 따라서, 래치 타이밍 신호(LT0, LT1...)를 생성하기 위한 래치 타이밍 생성회로(54')와,
    상기 래치 타이밍 생성회로와 상기 제 1 및 제 2 센스 증폭기 회로에 접속되어 있으며, 상기 래치 타이밍 신호에 따라서, 상기 제1 및 제2센스 증폭기 회로 중 하나의 출력 신호(SA0, SA1, SA0', SA1'....)을 래치하기 위한 래치 회로(50', 51''....)와,
    상기 래치 회로에 접속되어 있으며, 상기 래치 회로의 출력 신호(L0, L1....)에 따라서, 출력 데이터(D0, D1....)를 생성하기 위한 인코더 회로 (55')를 구비하는 것을 특징으로 하는 다중가 ROM 장치.
  4. 제3항에 있어서, 제어 신호 (Y2,)가 상기 제 1 및 제 2 워드선 선택 회로, 상기 래치 타이밍 생성회로 및 상기 래치 회로로 공급되며,
    상기 제어 신호가 제 1 상태일 때, 상기 제 1 원드선 선택 회로는 상기 제 1 워드선 중 하나를 선택하며, 상기 제 2 워드선 선택 회로는 상기 제 2 기준 워드선을 선택하며, 상기 래치 타이밍 생성회로는 상기 제 2 센스 증폭기 회로의 출력 신호에 따라서 상기 래치 타이밍 신호를 발생하며, 상기 래치 회로는 상기 제 1 센스 증폭기 회로의 출력 신호를 래치하며,
    상기 제어 신호가 제 2 상태일 때, 상기 제 2 원드선 선택 회로는 상기 제 1 워드선 중 하나를 선택하며, 상기 제 2 워드선 선택 회로는 상기 제 2 워드선 중 하나를 선택하며, 상기 래치 타이밍 생성 회로는 상기 제 1 센스 증폭기 회로의 출력 신호에 따라서 상기 래치 타이밍 신호를 생성하며, 상기 래치 회로는 상기 제 2 센스 증폭기 회로의 출력 신호를 래치하는 것을 특징으로 하는 다중가 ROM 장치.
  5. 제 3 항에 있어서, 상기 전압 생성회로는 RC 지연회로(61, 62)를 구비하는 것을 특징으로 하는 다중가 ROM 장치.
  6. 제 4 항에 있어서, 상기 래치 타이밍 생성회로는
    상기 제 1 및 제 2 센스 증폭기 회로에 접속되어 있으며, 상기 제어 신호가 상기 제 1 상태일 때, 상기 제 2 센스 증폭기 회로의 출력 신호를 통과시키며, 상기 제어 신호가 상기 제 2 상태일 때, 상기 제 1 센스 증폭기 회로의 출력 신호를 통과시키기 위한 다수의 전송 게이트 회로(5400, 5403....)와,
    상기 두 개의 전송 게이트 회로에 각각 접속되며, 상기 두 개의 전송 게이트 회로의 출력 신호가 상호 다를 때, 상기 래이 타이밍 신호중 하나를 생성하기 위한 다수의 제 1 논리회로(5412, 5413)와,
    상기 전송 게이트 회로 중 하나와 접속되어 있으며, 상기 전송 게이트 회로 중 하나의 출력이 변화될 때, 상기 래치 타이밍 신호 중 하나를 생성하기 위한 제 2 논리 회로 (5414)를 구비하는 것을 특징으로 하는 다중가 ROM 장치.
  7. 제 4 항에 있어서, 상기 래치 타이밍 생성회로는
    상기 제 1 및 제 2 센스 증폭기 회로에 접속되어 있으며, 상기 제어 신호가 상기 제 1 상태일 때, 상기 제 2 센스 증폭기 회로의 출력 신호를 통과시키며, 상기 제어 신호가 상기 제 2 상태일 때, 상기 제 1 센스 증폭기 회로의 출력 신호를 통과시키기 위한 다수의 전송 게이트 회로(5400, 5403....)와,
    상기 전송 게이트 회로 중 하나와 접속되어 있으며, 상기 전송 게이트 회로 중 하나의 출력이 변화될 때, 상기 래치 타이밍 신호 중 하나를 발생하기 위한 다수의 논리회로(5412,5413 및 5414)를 구비하는 것을 특징으로 하는 다중가 ROM 장치.
  8. 제 4 항에 있어서, 상기 래치 회로는
    상기 제 1 및 제 2 센스 증폭기 회로에 접속되어 있으며, 상기 제어 신호가 상기 제 1 상태일 때, 상기 제 1 센스 증폭기 회로의 출력 신호를 통과시키며, 상기 제어 신호가 상기 제 2 상태일 때, 상기 제 2 센스 증폭기 회로의 출력 신호를 통과시키기 위한 다수의 전송 게이트 회로(503, 504....)와,
    상기 전송 게이트 회로 중 하나와 접속되어 있으며, 상기 래치 타이밍 신호에 응답하여 상기 전송 게이트 회로의 출력 신호를 래치하기 위한 다수의 래치소자 (500, 501, 502)를 구비하는 것을 특징으로 하는 다중가 ROM 장치.
  9. 다수의 제 1 워드선 (WL0, WL1......)과,
    제 1 기준 워드선 (WLR) 과,
    상기 워드선에 접속되어 있으며, 4개의 임계 전압 (VT0, VT1, VT2, VT3)에 대응하는 4개의 정보상태를 각각 저장하기 위한 다수의 제 1 메모리셀 (C0, C10....)과, 상기 제1 기준 워드선에 접속되어 있으며, 상기 4 개의 정보상태를 저장하기 위한 다수의 제 1 기준 메모리셀(RC0, RC1, RC2)을 포함하는 제 1 메모리셀 어레이 (1'-1)와,
    다수의 제 2 워드선 (WL0', WL1'......)과,
    제 2 기준 워드선 (WLR') 과,
    상기 워드선에 접속되어 있으며, 4개의 임계 전압에 대응하는 4개의 정보상태를 각각 저장하기 위한 다수의 제 2 메모리셀 (C0', C10'....)과, 상기 제2 기준 워드선에 접속되어 있으며, 상기 4 개의 정보상태를 저장하기 위한 다수의 제 2 기준 메모리셀(RC0', RC1',....)을 포함하는 제 2 메모리셀 어레이 (1'-2)와,
    상기 제 1 워드선과 상기 제 1 기준 워드선에 접속되어 있는 제 1 워드선 선택 회로 (2'-1)와,
    상기 제 2 워드선과 상기 제 2 기준 워드선에 접속되어 있는 제 2 워드선 선택 회로 (2'-2)와,
    상기 제 1 및 제 2 워드선 선택 회로에 접속되어 있으며, 상기 제 1 및 제 2 워드선 중 선택된 하나에서의 전압과 상기 제 1 및 제 2 기준 워드선 중 선택된 하나에서의 전압을 점차적으로 증가하기 위한 전압 생성회로(6') 와,
    상기 제 1 메모리셀 어레이와 접속되어 있으며, 상기 제 1 메모리셀들과 상기 제 1 기준 메모리셀들 중 선택된 것들의 전압을 증폭하기 위한 제 1 센스 증폭기 회로 (4-1)와,
    상기 제 2 메모리셀 어레이와 접속되어 있으며, 상기 제 2 메모리셀들과 상기 제 2 기준 메모리셀들 중 선택된 하나의 전압을 증폭하기 위한 제 2 센스 증폭기 회로 (4-2)와,
    상기 제 1 및 제 2 센스 증폭기 회로에 접속되어 있으며, 상기 제 1 및 제 2 센스 증폭기 회로 중 하나의 출력 신호(SA0, SA0', SA1, SA1'.....)에 따라서, 제 1 제 2 및 제 3의 래치 타이밍 신호(LT0, LT1, LT2)를 생성하기 위한 래치 타이밍 생성회로(54')와,
    상기 래치 타이밍 생성회로와 상기 제 1 및 제 2 센스 증폭기 회로에 접속되어 있으며, 상기 제 1 , 제 2 및 제 3 래치 타이밍 신호에 따라서, 상기 제1 및 제 2 센스 증폭기 회로 중 하나의 출력 신호(SA0, SA1, SA0', SA1'......)를 래치 하기 위한 래치 회로(50', 51'....)와,
    상기 래치 회로에 접속되어 있으며, 상기 래치 회로의 출력 신호 (L0, L1,...)에 따라서, 출력 데이터(D0, D1...)를 생성하기 위한 디코더 회로 (55')를 구비하는 것을 특징으로 하는 다중가 ROM 장치.
  10. 제 9 항에 있어서, 제어 신호 (Y2,)는 상기 제 1 및 제 2 워드선 선택 회로와, 상기 래치 타이밍 생성회로와 상기 래치 회로로 공급되며,
    상기 제어 신호가 제 1 상태일 때, 상기 제 1 워드선 선택 회로는 상기 제 1 워드선 중 하나를 선택하며, 상기 제 2 워드선 선택 회로는 상기 제 2 기준 워드선을 선택하며, 상기 래치 타이밍 생성회로는 상기 제 2 센스 증폭기 회로의 출력 신호에 따라서, 상기 제 1 , 제 2 및 제 3 래치 타이밍 신호를 생성하며, 상기 래치 회로는 상기 제 1 센스 증폭기 회로의 출력 신호를 래치하며,
    상기 제어 신호가 제 2 상태일 때, 상기 제 1 워드선 선택 회로는 상기 제 1 기준 워드선을 선택하며, 상기 제 2 워드선 선택 회로는 상기 제 2 워드선 중 하나를 선택하며, 상기 래치 타이밍 생성회로는 상기 제 1 센스 증폭기 회로의 출력 신호에 따라서, 상기 제 1 , 제 2 및 제 3 래치 타이밍 신호를 생성하며, 상기 래치 회로는 상기 제 2 센스 증폭기 회로의 출력 신호를 래치하는 것을 특징으로 하는 다중가 ROM 장치.
  11. 제 9 항에 있어서, 상기 전압 생성회로는 RC 자연회로(61, 62)를 구비하는 것을 특징으로 하는 다중가 ROM 장치.
  12. 제 10 항에 있어서, 상기 래치 타이밍 생성회로는
    상기 제 1 및 제 2 센스 증폭기 회로에 접속되어 있으며, 상기 제어 신호가 상기 제 1 상태일 때, 상기 제 2 센스 증폭기 회로의 출력 신호를 통과시키며, 상기 제어 신호가 상기 제 2 상태일 때, 상기 제 1 센스 증폭기 회로의 출력 신호를 통과시키기 위한 다수의 전송 게이트 회로(5400, 5403....)와,
    상기 제 1 및 제 2 전송 게이트 회로 중 하나와 접속되어 있으며, 상기 제 1 및 상기 제 2 전송 게이트 회로의 출력 신호가 상호 다를 때, 상기 제 1 래치 타이밍 신호를 생성하기 위한 제 1 논리회로 (5412)와,
    상기 제 2 및 제 3 전송 게이트 회로 중 하나와 접속되어 있으며, 상기 제 2 및 상기 제 3 전송 게이트 회로의 출력 신호가 상호 다를 때, 상기 제 2 래치 타이밍 신호를 생성하기 위한 제 2 논리회로 (5413)와,
    상기 제 3 전송 게이트 회로에 접속되어 있으며, 상기 제 3 전송 게이트 회로의 출력이 변할 때, 상기 제 3 래치 타이밍 신호를 생성하기 위한 제 3 논리회로 (5414)를 구비하는 것을 특징으로 하는 다중가 ROM 장치.
  13. 제 10 항에 있어서, 상기 래치 타이밍 생성회로는
    상기 제 1 및 제 2 센스 증폭기 회로에 접속되어 있으며, 상기 제어 신호가 상기 제 1 상태일 때, 상기 제 2 센스 증폭기 회로의 출력 신호를 통과시키며, 상기 제어 신호가 상기 제 2 상태일 때, 상기 제 1 센스 증폭기 회로의 출력 신호를 통과시키기 위한 3개의 전송 게이트 회로(5400, 5403....)와,
    상기 전송 게이트 회로 중 하나에 접속되어 있으며, 상기 제 1 , 제 2 및 제 3 전송 전송 게이트 회로 중 하나의 출력이 변활할 때 상기 제 1, 제 2 및 제 3 래치 타이밍 신호 중 하나를 생성하기 위한 3개의 논리회로 (5412, 5413, 5414)를 구비하는 것을 특징으로 하는 다중가 ROM 장치.
  14. 제 10 항에 있어서, 상기 래치 회로는
    상기 제 1 및 제 2 센스 증폭기 회로에 접속되어 있으며, 상기 제어 신호가 상기 제 1 상태일 때, 상기 제 1 센스 증폭기 회로의 출력 신호를 통과시키며, 상기 제어 신호가 상기 제 2 상태일 때, 상기 제 2 센스 증폭기 회로의 출력 신호를 통과시키기 위한 전송 게이트 회로(503, 504)와,
    상기 전송 게이트 회로에 접속되어 있으며, 상기 제 1 , 제 2 및 제 3 래치 타이밍 신호 각각에 응답하여 상기 전송 게이트 회로의 출력 신호를 래치하기 위한 제 1, 제 2 및 제 3 래치 소자(500, 501 및 502)를 구비하는 것을 특징으로 하는 다중가 ROM 장치.
  15. 제 14 항에 있어서, 상기 인코더 회로는
    상기 제 2 래치 소자에 접속되어 있는 제 1 데이터 출력 단자(D0)와,
    제 2 데이터 출력 단자 (C1)와,
    상기 제 1 래치 소자에 접속되어 있는 인버터 (554) 와,
    상기 인버터와 상기 제 3 래치 소자에 접속된 입력과 상기 제 2 데이터 출력 단자에 접속된 출력을 갖는 NAND 회로(555)를 구비하는 것을 특징으로 하는 다중가 ROM 장치.
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