JPH04195900A - カレントミラー型センスアンプ - Google Patents

カレントミラー型センスアンプ

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JPH04195900A
JPH04195900A JP2327737A JP32773790A JPH04195900A JP H04195900 A JPH04195900 A JP H04195900A JP 2327737 A JP2327737 A JP 2327737A JP 32773790 A JP32773790 A JP 32773790A JP H04195900 A JPH04195900 A JP H04195900A
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memory cell
line
selection
nmos
gate
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Akira Ban
伴　明
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NEC IC Microcomputer Systems Co Ltd
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NEC IC Microcomputer Systems Co Ltd
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    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体集積回路に関し、特にＭＯＳで構成され
たカレントミラー型センスアンプに関する。
［従来の技術］ 第２図は、従来のカレントミラー型センスアンプを使用
した０行ｍ列の記憶セルからなるＲＯＭの基本的な構成
図を示す図である。
リファレンスセル組２８はＮチャンネル型ＭＯ５（以下
ｒＮＭＯｓＪと略す）記憶セル２゜３と選択用ＮＭＯ５
ＩとＮＭＯＳ記憶セルのティプレッション型４の直列接
続により構成されている。選択用ＮＭＯＳＩのトレイン
はＰチャンネル型ＭＯ５（以７’ｒｐＭｏｓ」と略す）
９のトレインとゲートに接続され、さらにリファレンス
電圧線１３に接続されている。リファレンス電圧線１３
はＰＭＯＳ　１０（７）ゲートに接続され、ＰＭＯＳ　
１０のトレインはテジット線１６とインバータ１１の入
力に接続されている。インバータ１１の出力は出力信号
線２５に接続されている。
記憶セル組はＮＭＯＳ記憶セル６．８と選択用ＮＭＯ５
５とＮＭＯ５記憶セルデイブレジョン型７の直列接続に
より構成され、選択用ＮＭＯＳ５のトレインはテジット
線１６に接続されている。
セレクタ２１の出力は選択線１７に接続され、アドレス
デコータ２２．２３．２４の出力は各々ワード線１８．
１９．２０に接続され、選択線１７は選択用ＮＭＯ５５
のゲートに接続され、ワード線１８，１９．２０は各々
ＮＭＯＳ記憶セル６、ＮＭＯＳ記憶セルティブレジョン
型７゜ＮＭＯ５記憶セル８のケートに接続ざわている。
第２図においては、５行ｍ列の記憶セルの構成としたた
め、記憶セル組をｎ行、１つの記憶セル紹は１個の選択
用ＮＭＯＳと３個のＮＭＯＳ記憶セルから成るため記憶
セル組をｍ／３列配置し、従ってデジット線１６、デジ
ットｌｌ５１６を人力とし出力信号線２５へ出力するイ
ンバータ１１と、デジット１６をトレインに、高電位電
源１２をソースに、リファレンス電圧線１３をケートと
接続するＰＭＯ５１０と、出力信号線２５とを各々ｎ個
有し、１個のセレクタ２工と３個のアトレステコータ２
２．２３．２４の組合せをｍ　／　３個有することにな
る。第２図はその一部分のみ詳細に記し、他は省略しで
ある。また、第２図のＮＭＯＳ記憶セルは製造工程にお
いて通常のＮＭＯ５と１−るか、ティブレジョン型にす
るかによって論理値０または１を記憶させるものである
。通常のＮＭＯ５はグー１−電位か高電位のときソース
、トレイン間か導通状態となり、ケート電位が接地電位
Ｏときソース、トレイじ間か絶縁状態となる。
干イブレジョ〉型のＮＭＯ５はケート電位か高電位でも
接地電位でもソース、トレイン間か導通状態となるくい
ずれの場合もリースは接地電位とする）。第２図におい
ては、通常のＮＭＯＳには論理値０、ティブレジョン型
には論理値１を対応させるものとする。
次に、第２図における従来の力しントミラー型センスア
ンプの動作について説明１−る。リファしンスセル組２
８は選択用ＮＭＯ５Ｉ、ＮＭＯ５記憶セル２．３のケー
トか高電位電源１２に接続され、ＮＭＯＳ記憶セルティ
プション型４のケート・は接地電位電源１４に接続され
ているため、選択用ＮＭＯＳＩのトレインから接地電位
電源１４まては導通状態になっている。したかフて、Ｐ
ＭＯ５９のトレインを接地電位に］りようとするか、Ｎ
ＭＯ５記惚セルｌのトレインはＰＭＯ５９のケートにも
接続されているため１選択相ＮＭＯ５１のトレインか所
定の電位より上がるとＰＭＯ５９か導通状態となり、選
択用ＮＭＯＳＩのトレインの電位を圭げようとする。つ
まり選択用ＮＭＯＳＩのトレインは高電位電源１２と接
地電位型＃１４の中間電位（以−）’ｒＶＲと略す）と
なり、リファレンス電圧線１３は電位かＶＲとなる。一
方、記憶セル竹列のうちＮＭＯＳ記憶セルティブレジョ
ン型７に記憶されている論理値を読出す場合（半導体集
積回路を製造後は、との記憶セルが論理値１、つまりデ
イブレジョン型となっているかは、読出すことにより外
部へ電気信号として取り出せる。読出さないと通常のＮ
ＭＯ５かデイブレジョンかはわからない）は、アトレス
デコータ２３の出力を接地電位とすることによりワード
線１９を接地電位とし、アトレステコータ２２．２４の
出力を高電位電源１２と同し電位とすることによりワー
ＩＱ１８．２０を高電位電源１２と同し電位とし、セレ
クタ２１の出力を高電位電源１２と同じ電位とすること
により、選択線１７を高電位電源１２と同し電位とする
。また、セレクタ２１以外の全てのセレクタは出力を接
地電位として、各々接続されている選択線を接地電位と
することにより９テシツト線１６に接続されている記憶
セル組のうち、選択用ＮＭＯＳ５以外の選択用ＮＭＯＳ
て構成される記憶、セル組は、デジット線１６とは絶縁
状態となる。したかりて、デジット線１６は、選択用Ｎ
ＭＯ５５て構成される記憶セル組か導通状態か絶縁状態
かて電位か決る。第２図においては、ＮＭＯＳ記憶セル
６．８のケートか高電位電源１２と同し電位のため導通
状態、８ＭＯ３記憶セルフのケートか接地電位であるか
、ティブレジョン型のため導通状態でありデジット線１
６を接地電位に下げようとする。しかし、ＰＭＯ５１０
のケート電位かＶＲであるため、ＰＭＯ５ＩＯも導通状
態であり、デジット線１６の電位はＰＭＯ５１０の導通
抵抗と選択用ＮＭＯ５５、ＮＭｏ５，３己恒ｔ’、ｌし
６，８、ＮＭＯＳ記憶セルティブレジョン型７の直列導
通抵抗の比で決まる。このとき、インバータ１１を、デ
ジット線１６の電イｑかロウレベルであると判定−４−
るように設計しておくことにより、インバータ１１の出
力はハイレｌ＼ルとなり、出力（３号線２５にハイレベ
ルを出力する。出力信号線２５かハイレｌ＼ルのとき論
理値１と約束しておくことて、ＮＭＯＳ記憶セルティブ
レシ円ン型７に記憶させた論理値を読出したことになる
。また、ＮＭＯ５記憶セル８に記憶した論理値を読出す
場合は、ア［・レス−コータ２４の出力を接地電位とす
ることにより、ワー］・線２０を接地電位とし、アトレ
ステコータ２２．２３、セレクタ２１の出力を高電位電
源１２と同しＢｈ７とすることによりワード線１８゜１
９、選択［１７を高電位電源１２と同じ電位とする。よ
って、選択用ＮＭＯＳ５．ＮＭＯ５記憶セル６、ＮＭＯ
５記憶セルティブレジョン型７が導通状態、ＮＭＯ５記
憶セル８か絶縁状態となり、子ジット線１６に接続され
選択用ＮＭＯ５５以外の全ての選択用ＮＭＯ５は、ＮＭ
Ｏ５記憶セ記憶セルティブシュフン型７す場合と同様に
絶縁状態であるため、テン・・ノド線１６はＰＭＯ５９
を介して高電位電源１２と同し、電位に充′屯される。
このとき、インバータ１１を、子ジット線６の電位かハ
イレベルであると判定するように設計しておくことシご
よｒｊ、インバータ１１の出力はロウレｌ＼ルとなり、
出力イハ潟線２５にロウレベルを出ブｊ１−ル。出力信
号線２５かロウレ／、ルのとき論理値０と約束しておく
ことてＮＭＯ５記恰セル８に記十旦した論理値を読比し
たことになる。
第３図（＋）　、　（２）は記憶セル組を半導体集稙回
路のチップ十に実際に配置したときの図である。第３図
（１）か回路図で、第３図（２）かその回路をチ、ツブ
上に実現した場合の外形図を承している。
第３図かられかるように、選択用ＮＭＯ５４８，５２の
ケートは選択線３７の配線か兼用し、ＮＭＯ５ε己十ａ
セル４９．５３のケートはワー］・線４０の配線か兼用
し７、ＮＭＯ５記十〇セル５０．５４のケートはワード
線４３の配線か兼用し２、Ｎ　ＭＯＳｇ己ｔ’ｊセ／し
５１　、　５５ノケ’　−ｈ　Ｃｉ　’ニア　−１・線
４６の配線か兼用している。つまりワード線か同し記憶
セルはケート電位ｂ仝ぐ同−電位てあり、また記憶セル
同士か実際に近い距離に置かれているため、製造上のば
らつきを小さくてき、全記憶セルについて均一な特性を
確保できるようにし２ている。リファレンス用の記憶セ
ルについても、記憶セル行列と同し特性となるよう記憶
セル行列の記憶セルと同一のケート長、ケート幅にし、
記憶セル行列の近くに配置しなければならないか、ケー
ト信号か記憶セル行、″・に異、な乙たご〕、記ｆ、Ｑ
セル行列内の記憶セル同士の間隔のように近くに置くこ
とはてきない。
なお、第３図中、３１．３２はデイジット線、３５．３
６はそわそわＮＭＯＳ４８．５２のトレイン拡散層、３
８はＮＭＯＳ４８のソース拡散層と８ＭＯ５４９のトレ
イン拡散層、３９はＮＭＯＳ５２のソース拡散層とＮＭ
ＯＳ４８レイン拡散層、４１はＮＭＯＳ４９のソース拡
散層とＮＭＯＳ５０のトレイン拡散層、４２はＮＭＯＳ
５３のソース拡散層と８ＭＯ３５４のトレイン拡散層、
４４はＮＭＯＳ５０のソース拡散層とＮＭＯＳ５１のト
し・イン拡散層、４５はＮＭＯＳ５４（７）／−ス拡散
層とＮＭＯＳ５５（７）Ｉ’トレイン拡散層４７はＮＭ
ＯＳ５１．５５のソース拡散層（接地電位）、３３はト
レイン拡散層３５とティジット線３１を接続１゛る接続
、＋；４．　（スルーホール）　３４は［・レイン拡散
層３６と子イジツト線３２を接続１−る接続、Ｊ・、（
スルーホール）である。
［発明か解決しようとする課題］ 上述し・た従来のカレントミラー型センスアレブは、記
憶セル行列は特性か均一であるか、リップ・レンスセル
組の記憶セルは、記憶セル行列から剛れて配置されるた
め製造上のはらつきにより記憶セル行列と特性をそろえ
ることかむすかし・く　またリファレンス上２１組のケ
ートイン７号は占己十だセル行列内のワード線と共通に
はてきないため、リファレンスセル組と記憶セル竹列の
特性はさらにそろえることかも１かし・ぐなるという欠
点かある。
本発明の目的は、記憶セル組とリファレンス用記憶セル
組の間のケート電位か同　なカレン［・ミラー型センス
アンプを提供することである３、［課題を解決するため
の１段］ 本発明のカレントミラー型セ〉スアシブは、リファレン
スセルかＮＭＯ５記憶セルティブレッジョン型と複数の
選択用ＮＭＯＳからなり、これらは、記憶セル組の選択
線、ワード線と同一の選択線、ワー［・線をゲート入力
とする。
［作　用］ したかって、読出そ；）とｉ〜る記憶セル組とリファレ
ンス用記憶セル組の間のケート電位を同一にすることか
でき、また記憶セル行列の中にリファレンス用記憶セル
組を置くことかできるため、製造時のばらつきを小さく
することか可能てあり、特性の均一なＲＯＭを実現する
ことかてきる。
［実施例］ 次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の一実施例のカレントミラー型センスア
ンプを使用したＲＯＭの構成図である。
ＮＭＯＳ記憶セルティブレジョン型２．３．４と選択用
ＮＭＯＳＩか直列に接続され、選択用ＮＭＯ５Ｉのトレ
インかリファレンス電圧線１３に、ＮＭＯＳＭＯＳ記憶
セプテイブョン型４のソースが接地電位電源１４に接続
されている。
ＰＭＯ５９はソースか高電位電源１２に、ケートとトレ
インがりフマレンス電圧線１３に接続されている。ＮＭ
ＯＳ記憶セル６．８とＮＭＯＳ記憶セルティブレジョン
型７と選択用ＮＭＯＳ５か直列に接続され、選択用ＮＭ
ＯＳ５のトレインかテジット緑１６に、Ｎ　Ｍ　ＯＳ　
ｇ［ｉ恒セル８のソースか接地電位電源１４に接続され
ている。ＰＭＯ５１０はソースか高電位電源１２に、ケ
ートかリファレンス電圧線１３に、トレインかテシット
線１６に接続されている。インバータ１１の人力はテシ
・・７ト線１６に、出力はＪツカ信号線２５に接続され
ている。選択線１７はセしフタ２１の出力と選択用ＮＭ
Ｏ５１，５のケートに接続され、ワード線１８はアトレ
ステコーク２２の出力とＮＭＯ５記憶セ記憶セプテイブ
ン型２のケートと８ＭＯ５記憶セル６のケートに接続さ
れ、ワード線１９はア］−レステコータ２３の出力とＮ
ＭＯＳ記憶セルティブレジョン型３．７のケートに接続
され、ワード線２０はアトレステコータ２４の出力とＮ
ＭＯＳ記憶セルティブレジョン型４０ケーとＮＭＯＳ記
憶セル８のケートに接続されている。
第１図においては０行ｍ列の記憶セルの構成としたため
、１個の選択用ＮＭＯ５と３個のＮＭＯＳ記憶セルから
成る記憶セル組ｎ行。
ｍ７／３列配置し、１個の選択用ＮＭＯＳと３個のＮＭ
ＯＳ記憶セル（リファレンス用のため全てティブレジョ
ン型にする）から成るリファレンス用記憶セル組を１行
、ｍ７／３列配置し、従って干シッ［・線１６と、出力
信号線２５、テシッｌ−線１６を人力し出力線２５へ出
力１−るインバータ１１と、テシ・・ｌト線１６かトレ
インに、高電位′電源１２かソースに、リファレンス電
圧線１３かゲートに接続されたＰＭＯ３１０とを各々ｎ
個有し５．１個のセレクタ２１と３個のアトレスデコー
タ２２〜２４の組合せをｍ　、／　３列有することにな
るか、第１図にはその一部分のみ詳細に記し、他は省略
しである。
第２１図と同様に製造］−程において通常のＮＭＯ５と
するか、ティブレジョン型にするかによフて論理値Ｏま
たは１を記憶させるか、リファレンス用記憶セル組のＮ
ＭＯＳ記憶セルは全てティブレジョン型とし、リファレ
ンス電圧線がＸ／Ｉ：：二７；）になるようにしておく
。
本実施例の動作は、＋、ｌフマレンス用記憶セル組を、
記憶セル行列中の１行としたことて、たとえはＮＭＯＳ
記憶セル６に記憶した論理を読出そうとし、たときは、
選択線１７か高電位電縣１２の電位になるため、リファ
レンス用記憶セル組は、ＮＭＯＳ記憶セルティブレジョ
ン型２，３．４と選択用ＮＭＯＳ１から成るリファレン
ス用記憶セル組かリファレンス電圧線１３に接続される
というように、読出そうとする記憶セルを含む記憶セル
組と、同一の選択線をもつリファレンス用記＋、ａセル
組か、カレントミラー１１ノセンスアンプのリファレン
スセルとして接続される。つまり読出そうとする記憶セ
ルによって、異なるリファレンス用記憶セル組か選ばれ
る。その他の動作は第２図と同様であるため説明は省略
する。
なお、本発明はワード線を高電位電源より高い電Ｒ−ま
て昇圧して動作させる紫外線消去型ＰＲＯＭ　（Ｐｒｏ
ｇｒａｒｎａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒ
ｙ）にも有効である。
［発明の効果］ 以上説明したように本発明は、読出そうとする記憶セル
組の選択線、ワード線と同一の選択線、ワード線をケー
トとするリファレンスセル組をカレントミラー型センス
アンプのリファレンスセルとすることにより、読出そう
とする記憶セル組とリファレンス用記憶セル組の間のケ
ート電位を同一にすることかでき、また記憶セル行列の
中にリファレンス用記憶セル組を置くことかてきるため
、製造時のばらつきを小さくすることか可能であり、特
性の均一なＲＯＭを実現することかてきる効果かある。
【図面の簡単な説明】
第１図は本発明の一実施例のカレントミラー型センスア
ンプを使用したＲＯＭの構成図、第２図は従来のカレッ
トミラー型センスアシブを使用したＲＯＭの構成図、第
３図は記侘セル組を半埠体集積回路のチップトに実際に
配置し・たときのし１である。 １．５・・・選択用ＮＭＯＳ ２〜４　、　７　・・・ＮＭＯＳ３ｉ［セルティブレソ
ヨン　型６．８・・・ＮＭＯＳ記憶セル ９　、　１０　・・・　ＰＭＯＳ ｌｌ・・・インバータ １２・・・高電位電縣 １３・・・リファレンス電圧線 １４・・・接地電位電源 １５．１６・・・テシ・ソト線 １７・・・選択線 １８〜２０・・・ワード線 ２１・・・セしフタ ２２〜２４・・・アトレステコータ ２５〜２７・・・出カイ１）濃緑 特許出願人　日本電気アイノーマイコンシステム株式会
社代　理　　人　　弁　　理　　士　　内　　　原　　
　　　晋第 ３図

Claims (1)

    【特許請求の範囲】
  1. １）カレントミラー型センスアンプにおいて、リファレ
    ンスセルかＮＭＯＳ記憶セルディプレッション型と複数
    の選択用ＮＭＯＳからなり、これらは記憶セル組の選択
    線、ワード線と同一の選択線、ワード線をゲート入力と
    することを特徴とするカレントミラー型センスアンプ。
JP2327737A 1990-11-27 1990-11-27 カレントミラー型センスアンプ Pending JPH04195900A (ja)

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Application Number Priority Date Filing Date Title
JP2327737A JPH04195900A (ja) 1990-11-27 1990-11-27 カレントミラー型センスアンプ
US07/798,646 US5297084A (en) 1990-11-27 1991-11-26 Memory device with current mirror type sense amplifiers for comparing units of reference cells and information cells
DE69125576T DE69125576T2 (de) 1990-11-27 1991-11-27 Speicheranordnung mit Abtastverstärkern vom Stromspiegeltyp
EP91310916A EP0488672B1 (en) 1990-11-27 1991-11-27 Memory device with current mirror type sense amplifiers
KR1019910021369A KR970010644B1 (ko) 1990-11-27 1991-11-27 전류미러형 감지 증폭기를 가진 메모리 디바이스

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