DE69125576T2

DE69125576T2 - Speicheranordnung mit Abtastverstärkern vom Stromspiegeltyp

Info

Publication number: DE69125576T2
Application number: DE69125576T
Authority: DE
Inventors: Akira Ban
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1990-11-27
Filing date: 1991-11-27
Publication date: 1997-08-07
Anticipated expiration: 2011-11-28
Also published as: KR970010644B1; US5297084A; KR920010615A; EP0488672A2; DE69125576D1; JPH04195900A; EP0488672A3; EP0488672B1

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Speichereinrichtung mit Leseverstärkern vom Stromspiegeltyp und insbesondere einen Nurlesespeicher, der eine Vielzahl von Speicherzelleneinheiten aufweist, die jeweils aus MOS-Transistoren aufgebaut sind.

HINTERGRUND DER ERFINDUNG

Ein Typ einer konventionellen Speichereinrichtung mit Leseverstärkern von Stromspiegeltyp weist eine Bezugsspeicherzelleneinheit, eine Vielzahl von Informationsspeicherzelleneinheiten, die matrixförmig angeordnet sind, eine Vielzahl von Leseverstärkern, die mit Spalten der Informationsspeicherzelleneinheiten verbunden sind, und eine Vielzahl von Adreßdekodiereinheiten auf, die mit Reihen der Informationsspeicherzelleneinheiten verbunden sind. Die Bezugsspeicherzelleneinheit weist einen Auswähl-NMOS-Transistor und drei NMOS-Transistoren für Bezugsspeicherzellen auf, von denen einer vom Verarmungstyp ist und am Gate mit Erde verbunden ist; jede der Informationsspeicherzelleneinheiten weist einen Auswähl-NMOS-Transistor und drei NMOS-Transistoren für Informationsspeicherzellen auf, von denen einer vom Verarmungstyp ist; und jede der Adreßdekodiereinheiten weist eine Auswähleinrichtung, die durch eine Auswählleitung mit den Auswähl-NMOS-Transistoren bei jeder Reihe verbunden ist, und einen 3-Bit- Adreßdekodierer auf, der durch drei Wortleitungen mit den drei NMOS-Transistoren für Informationsspeicherzellen verbunden ist. Jeder der Leseverstärker ist durch eine gemeinsame Bezugsspannungsleitung mit der Bezugsspeicherzelleneinheit und durch eine Digitleitung mit den Informationsspeicherzelleneinheiten in jeder Spalte verbunden.
Beim Betrieb wird eine Bezugsspannung durch die Bezugsspannungsleitung an die Leseverstärker durch diese Bezugsspeicherzelleneinheit angelegt. Gleichzeitig wird eine der Auswählleitungen dadurch ausgewählt, indem sie ein Signal "1" von einer Auswähleinrichtung einer Adreßdekodiereinheit empfängt, die zu einer ausgewählten Reihe gehört. In dieser Situation wird ein 3-Bit-Wortleitungssignal von z. B. "1", "0" und "1" an drei Wortleitungen der ausgewählten Reihe angelegt. In einer der Informationsspeicherzelleneinheit der ausgewählten Reihe wird, wenn das Signal "0" an einem NMOS-Transistor des Verarmungstyps von den drei Informationsspeicherzellen-NMOS-Transistoren angelegt wird, ein Inhalt von "1" von der Speicherzelle durch eine Digitleitung zu einer Ausgangssignalleitung durch einen der Leseverstärker gelesen. Andererseits wird, wenn das Signal "0" an einen der NMOS-Transistoren (nicht vom Verarmungstyp) für Informationsspeicherzellen angelegt wird, ein Inhalt von "0" von der Speicherzelle gelesen.
In der konventionellen Speichereinrichtung vom Spiegeltyp besteht jedoch der Nachteil, daß vereinheitlichte Charakteristiken zwischen den Bezugsspeicherzellen und den Informationsspeicherzellen eines Matrixmusters schwierig zu erhalten sind, da die Bezugsspeicherzelleneinheit und die Informationsspeicherzelleneinheiten mit beträchtlichen Entfernungen voneinander in einer integrierten Halbleiterschaltung angeordnet sind, was zu einer Ungleichmäßigkeit zwischen diesen Zellen führt, solange man ein gewöhnliches Herstellungsverfahren verwendet. In dieser konventionellen Speichereinrichtung vom Spiegeltyp wird die Ungleichförmigkeit der Charakteristiken noch deutlicher aufgrund des Unterschiedes von Gatesignalen, die durch unabhängige Signalleitungen an diese Zellen angelegt werden.
In US 4 648 074 ist eine Speicheranordnung offenbart, die eine Vielzahl von Informationsspeicherzellen aufweist, die in einem Matrixmuster mit einer vorbestimmten Anzahl von Spalten angeordnet sind. Jede Informationsspeicherzelleneinheit weist einen Stapelauswähltransistor und eine Vielzahl von Datentransistoren auf. Ein Differentialverstärker ist mit den Informationsspeicherzelleneinheiten durch eine Digitleitung verbunden. Die Speicheranordnung weist weiter eine Bezugsspeicherzelleneinheit, die einen Auswähltransistor, der mit dem Stapelauswähltransistor durch eine Stapelauswählsteuerleitung verbunden ist, und Bezugstransistoren auf, die mit den Datentransistoren entlang Wortleitungen verbunden sind. Die Bezugsspeicherzelleneinheit legt eine Bezugsspannung an eine Bezugsleitung an, die mit dem Leseverstärker verbunden ist, wenn der Auswähltransistor ausgewählt ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Demgemäß ist es eine Aufgabe bevorzugter Ausführungsformen der Erfindung, eine Speichereinrichtung mit Leseverstärkern von Stromspiegeltyp zu schaffen, in der die Charakteristiken von MOS-Transistoren im wesentlichen zwischen einer Bezugsspeicherzelleneinheit und Informationsspeicherzelleneinheiten gleich gemacht werden kann.
Es ist eine weitere solche Aufgabe, eine Speichereinrichtung mit Leseverstärkern vom Stromspiegeltyp zu schaffen, in der gemeinsame Gatesignals an MOS-Transistoren für eine Bezugsspeicherzelleneinheit und Informationsspeicherzelleneinheiten angelegt werden.
Erfindungsgemäß weist eine Speichereinrichtung mit Einrichtung vom Stromspiegeltyp mit Leseverstärkern vom Stromspiegeltyp auf:
eine Vielzahl von Informationsspeicherzelleneinheiten, die in einem Matrixmuster mit einer vorbestimmten Anzahl von Spalten und einer vorbestimmten Anzahl von Reihen angeordnet sind, wobei jede der Informationsspeicherzelleneinheiten eine Auswählzelle und Informationsspeicherzellen aufweist, wobei die Informationsspeicherzellen in Reihe verbundene Transistoren sind und die Auswählzelle ein Transistor ist, der in Reihe mit den Informationsspeicherzellen verbunden ist, wobei Information in wenigstens eine der Informationsspeicherzellen eingespeichert wird;
eine Vielzahl von Adreßdekodiereinheiten, die jeweils eine Auswähleinrichtung zum Steuern des Einschaltens und Ausschaltens der Auswählzelle und einen Adreßdekodierer für Zugriff auf die Informationsspeicherzellen aufweist, wobei die Auswähleinrichtung in jeder Reihe mit der Auswählzelle durch eine Auswählleitung verbunden ist und der Adreßdekodierer an Ausgängen in jeder Reihe mit den Informationsspeicherzellen durch Wortleitungen verbunden ist;
eine Vielzahl von Leseverstärkern, die mit Spalten der Informationsspeicherzelleneinheiten durch Digitleitungen verbunden sind; und
eine Vielzahl von Bezugsspeicherzelleneinheiten, die jeweils eine Auswählzelle und Bezugsspeicherzellen aufweisen und mit Reihen der Informationsspeicherzelleneinheiten verbunden sind, so daß die Auswählzelle in jeder Reihe mit der Auswähleinrichtung durch die Auswählleitung verbunden ist, und wobei die Bezugsspeicherzellen in jeder Reihe mit den Ausgängen des Adreßdekodieres durch die Wortleitungen verbunden sind, wobei
eine der Bezugsspeicherzelleneinheiten eine Bezugsspannung an eine Bezugsspannungsleitung anlegt, die mit den Leseverstärkern verbunden ist, wenn die Auswählzelle in der einen der Bezugsspeicherzelleneinheiten durch die Auswähleinrichtung der Adreßdekodiereinheit ausgewählt ist, und wobei jede Bezugsspeicherzelleneinheit einen einzelnen Stapel von Bezugsspeicherzellentransistoren vom Verarmungstyp und einen Auswähltransistor vom Anreicherungstyp aufweist, die in Reihe verbunden sind.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Erfindung soll detaillierter in Verbindung mit den beigefügten Zeichnungen beschrieben. Es zeigen:
Fig. 1 ein Schaltungsdiagramm, das die konventionelle Speichereinrichtung mit Leseverstärkern vom Stromspiegeltyp zeigt;
Fig. 2A und 2B ein Schaltungsdiagramm und ein schematisches Diagramm, die Informationsspeicherzelleneinheiten zeigen, die auf einem integrierten Halbleiterschaltungschip angeordnet sind; und
Fig. 3 ein Schaltungsdiagramm, das eine Speichereinrichtung mit Leseverstärkern vom Stromspiegeltyp einer bevorzugten Ausführungsform der Erfindung zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Bevor eine Speichereinrichtung mit Leseverstärkern vom Stromspiegeltyp einer bevorzugten Ausführungsform der Erfindung beschrieben wird, soll die vorerwähnte konventionelle Speichereinrichtung mit Leseverstärkern vom Stromspiegeltyp in Fig. 1 beschrieben werden.
Die konventionelle Speichereinrichtung mit Leseverstärkern vom Stromspiegeltyp weist eine Bezugsspeicherzelleneinheit 100, Informationsspeicherzelleneinheiten 200 mit einem Matrixmuster, Leseverstärker 300, die durch eine Bezugsspannungsleitung 13 mit der Bezugsspeicherzelleneinheit 100 und durch Digitleitungen 16 mit Spalten der Informationsspeicherzelleneinheiten 200 verbunden sind, und Adreßdekodiereinheiten 400 auf, die durch Auswähl- und Wortleitungen 17 und 18 bis 20 mit Reihen der Informationsspeicherzelleneinheiten 200 verbunden sind. Die Bezugsspeicherzelleneinheit 100 weist einen Auswähl-NMOS-Transistor 1, Bezugs-NMOS-Transistoren 2 und 3 und einen Bezugs- NMOS-Transistor 4 vom Verarmungstyp auf, die in Reihe durch einen Source-Drain-Pfad verbunden sind, wobei der Auswähl-NMOS-Transistor 1 mit einem Source-Drain-Pfad mit dem Source-Drain-Pfad und dem Gate eines PMOS-Transistors 9 verbunden ist, der mit der Hochspannungsleistungsversorgung 12 verbunden ist. Die Auswähl und Bezugs- NMOS-Transistoren 1, 2 und 3 sind an ihren Gates mit der Hochspannungsleistungsversorgung 12 verbunden, und der NMOS-Transistor 4 vom Verarmungstyp ist am Gate mit Erde verbunden. Die Informationsspeicherzelleneinheit 200 weist einen Auswähl-NMOS- Transistor und Informationsspeicherzellen-NMOS-Transistoren 6 bis 8 auf, von denen der NMOS-Transistor 7 vom Verarmungstyp ist, die in Reihe zwischen einer Datenleitung 16 und Erde durch Source-Drain-Pfade verbunden sind, wobei der Auswähl-NMOS- Transistor 5 am Gate mit einer Auswählleitung 17 verbunden ist und die Informationsspeicherzellen-NMOS-Transistoren 6 bis 8 an ihren Gates mit Wortleitungen 18 bis 20 verbunden sind. Der Leseverstärker 300 weist einen PMOS-Transistor 10, der mit einem Source-Drain-Pfad mit der Hochspannungsleistungsversorgung 12 und der Digitleitung 16 und am Gate mit der Bezugsspannungsleitung 13 verbunden ist, und einen Inverter 11 auf, der am Eingang mit einem Knotenpunkt zwischen dem Source-Drain-Pfad des PMOS-Transistors 10 und der Digitleitung 16 und am Ausgang mit einer Ausgangssignalleitung 25 verbunden ist, die parallel zur anderen Ausgangssignalleitungen 26, 27, ... vorgesehen ist. Die Adreßdekodierereinheit 400 weist eine Auswähleinrichtung 21 auf, die durch die Auswählleitung 17 mit dem Gate des Auswähl-NMOS-Transistors 5 und Gates von Auswähl-NMOS-Transistoren von anderen Speicherzelleneinheiten derselben Reihe verbunden ist, und ein Adreßdekodierer mit einem Ausgang von drei Bits 22, 23 und 24 ist durch die Wortleitungen 18, 19 und 20 mit Gates der Speicherzellen-NMOS- Transistoren 18, 19 und 20 und Gates von Speicherzellen-NMOS-Transistoren der anderen Speicherzelleneinheiten derselben Reihe verbunden.
Beim Betrieb werden die Auswähl- und Bezugsspeicherzellen-NMOS-Transistoren 1 bis 4 in der Bezugsspeicherzelleneinheit 100 eingeschaltet, so daß der PMOS-Transistor 9 eingeschaltet wird, wenn das Potential des Auswähl-NMOS-Transistors 1 am Drain auf einen vorbestimmten Wert erniedrigt wird. Als Ergebnis wird der Drain des Auswähl- NMOS-Transistors 1 auf einem Zwischenpotential VR zwischen Potentialen der Hochspannungsleistungsversorgung 12 und Erde gehalten, so daß die Bezugsspannungsleitung 13 ebenfalls auf dem Potential VR gehalten wird.
Hier wird angenommen, daß ein Signal von "1" (hohe Spannung) an die Auswählleitung 17 durch die Auswähleinrichtung 21 angelegt wird, und ein Signal von "1", "0" (Erdpotential) und "1" an die Wortleitungen 18 bis 20 als die drei Bitsignale 22 bis 24 durch den Adreßdekodierer angelegt wird, so daß die Auswähl- und Informationsspeicherzellen-NMOS-Transistoren 5 bis 8 eingeschaltet werden. Andererseits werden Auswähl-NMOS-Transistoren, die mit der Digitleitung 16 verbunden sind, in anderen Reihen ausgeschaltet, da die Auswähleinrichtungen von Adreßdekodiereinheiten der anderen Reihen das Erdpegelpotential an deren Auswählleitungen anlegen. Im Leseverstärker 300 wird der PMOS-Transistor 10 eingeschaltet aufgrund des Zwischenpotentials VR, das an sein Gate angelegt wird. Als Ergebnis wird das Potential der Digitleitung 16 auf einen Wert zwischen dem hohen Potential und dem Erdpotential eingestellt, der durch das Verhältnis der Reihenwiderstände des PMOS-Transistors 10, des Auswähl-NMOS- Transistors 5 und der Speicherzellen-NMOS-Transistoren 6 bis 8 bestimmt wird, von denen der NMOS-Transistor 7 vom Verarmungstyp ist. Das Digitleitungspotential wird durch den Inverter 11 so bestimmt, daß es niedrigen Pegel hat, so daß ein Signal hohen Pegels als Inhalt der Speicherzelleneinheit 200 an der Ausgangssignalleitung 25 erhalten wird.
Wenn der Adreßdekodierer der Adreßdekodiereinheit 400 die drei Bit-Signale 22 bis 24 als "1", "1" und "0" an die Wortleitungen 18 bis 20 anlegt, so wird andererseits der Speicherzellen-NMOS-Transistor 20 nicht eingeschaltet, obwohl die übrigen NMOS- Transistoren eingeschaltet werden, so daß die Digitleitung 16 so eingestellt wird, daß sie sich auf hohem Potential befindet. Als Ergebnis hiervon wird ein Signal niedrigen Pegels von der Speicherzelleneinheit 200, das an der Ausgangssignalleitung 25 erhalten wird, ausgelesen.
Fig. 2A und 2B zeigen die Anordnung der Informationsspeicherzelleneinheit, die auf einem Chip einer integrierten Halbleiterschaltung vorgesehen sind. Die Informationsspeicherzelleneinheiten weisen Auswähl-NMOS-Transistoren 48 und 52, deren Gates durch eine Verbindung realisiert werden, die als eine Auswählleitung 37 wirkt, Informationsspeicherzellen-NMOS-Transistoren 48 und 53, deren Gates durch eine Verbindung realisiert wird, die als eine Wortleitung 40 wirkt, Informationsspeicherzellen-NMOS-Transistoren 50 und 54, deren Gates durch eine Verbindung, die als eine Wortleitung 43 wirkt, realisiert werden, und Informationsspeicherzellen-NMOS-Transistoren 51 und 55 auf, deren Gates durch eine Verbindung realisiert werden, die als eine Wortleitung 46 wirken. In den Informationsspeicherzelleneinheiten bezeichnen Bezugsziffern 31 und 32 Digitleitungen; 33 einen Verbindungspunkt (Durchgangsloch) zwischen der Draindiffusionsschicht 35 und der Digitleitung 31; 34 einen Verbindungspunkt (Durchgangsloch) zwischen der Draindiffusionsschicht und den Digitleitungen 32, 35; und 36 Draindiffusionsschichten der NMOS- Transistoren 48 und 52; 38 eine Sourcediffusionsschicht des NMOS-Transistors 48 und eine Draindiffusionsschicht des NMOS-Transistors 49; 39 eine Sourcediffusionsschicht des NMOS-Transistors 52 und eine Draindiffusionsschicht des NMOS-Transistors 53; 41 eine Sourcediffusionsschicht des NMOS-Transistors 49 und eine Draindiffusionsschicht des NMOS-Transistors 50; 42 eine Sourcediffusionsschicht des NMOS-Transistors 53 und eine Draindiffusionsschicht des NMOS-Transistors 54; 44 eine Sourcediffusionsschicht des NMOS-Transistors 50 und eine Draindiffusionsschicht des NMOS-Transistors 51; 45 eine Sourcediffusionsschicht des NMOS-Transistors 54 und eine Draindiffusionsschicht des NMOS-Transistors 56; und 47 Sourcediffusionsschichten (Erdpotential) der NMOS-Transistoren 51 und 55.
In der wie oben beschriebenen Informationsspeicherzellen-NMOS-Anordnung kann die Ungleichförmigkeit der Charakteristiken der NMOS-Transistoren, die vom Fabrikationsverfahren herrührt, klein sein, da die NMOS-Transistoren durch die gemeinsamen Wortleitungen adressiert werden und mit nur kurzen Entfernungen voneinander auf dem Chip hergestellt werden.
Die Ungleichförmigkeit der Charakteristiken kann jedoch nicht zwischen einer Bezugszelleneinheit und Informationsspeicherzelleneinheiten vernachlässigbar sein, und zwar aus den oben erwähnten Gründen.
Es soll als nächstes eine Speichereinrichtung mit Leseverstärkern vom Stromspiegeltyp der bevorzugten Ausführungsform der Erfindung in Fig. 3 beschrieben werden.
Die Speichereinrichtung vom Stromspiegeltyp weist Bezugsspeicherzelleneinheiten 100, Informationsspeicherzelleneinheiten 200, die in Matrixform angeordnet sind, Leseverstärker 300, die mit Spalten der Informationsspeicherzelleneinheiten 200 verbunden sind, und Adreßdekodiereinheiten 400 auf, die mit Reihen der Informationsspeicherzelleneinheiten 200 verbunden sind. Die Bezugsspeicherzelleneinheiten 100 sind so angeordnet, daß sie den Reihen der Informationsspeicherzelleneinheiten 200 entsprechen. Jede der Bezugsspeicherzelleneinheiten 100 weist einen Auswähl-NMOS-Transistor 1 und Bezugsspeicherzellen-NMOS-Transistoren 2 bis 4 vom Verarmungstyp auf. Die NMOS-Transistoren 1 bis 4 sind in Reihe durch einen Source-Drain-Pfad verbunden, wobei der Auswähl- NMOS-Transistor am Drain mit einer Bezugsspannungsleitung 13 und am Gate mit einer Auswählleitung 17 verbunden ist, wobei die NMOS-Transistoren 2 bis 4 vom Verarmungstyp an ihren Gates mit Wortleitungen 18 bis 20 verbunden sind und der NMOS-Transistor 4 vom Verarmungstyp an der Source mit Erde verbunden ist. Ein PMOS-Transistor 9 ist an der Source mit der Hochspannungsleistungsversorgung 12 und an Gate und Drain mit der Bezugsspannungsleitung 13 verbunden. In einer der Informationsspeicherzelleneinheiten 200 sind ein Auswähl-NMOS-Transistor 5 und Informationsspeicherzellen-NMOS- Transistoren 6 bis 8, von denen der NMOS-Transistor 7 vom Verarmungstyp ist, in Reihe durch einen Source-Drain-Pfad verbunden, wobei der Drain des Auswähl-NMOS- Transistors 5 mit einer Digitleitung 16 verbunden ist und die Source des Informationsspeicherzellen-NMOS-Transistors 8 mit Erde verbunden ist. Jeder der Leseverstärker 300 weist einen PMOS-Transistor 10, der an der Source mit der Hochspannungsleistungsversorgung 12, am Gate mit der Bezugsspannungsleitung 13 und am Drain mit der Digitleitung 16 verbunden ist, und einen Inverter 11 auf, der am Eingang mit der Digitleitung 16 und am Ausgang mit der Ausgangssignalleitung 25 verbunden ist, die parallel zu den anderen Ausgangssignalleitungen 26, 27, ... vorgesehen ist. Jede der Adreßdokodiereinheiten 400 weist eine Auswähleinrichtung 21, die mit einer Auswählleintung 17 mit den Gates der Auswähl-NMOS-Transistoren 1 und 5 und anderen Auswähl-NMOS- Transistoren derselben Reihe verbunden ist, und einen Adreßdekodierer von drei Bitausgängen 22 bis 24 auf, die mit Wortleitungen 18 bis 20 verbunden sind, mit denen die Gates der Bezugsspeicherzellen- und Informationsspeicherzellen-NMOS-Transistoren 2 bis 4 und 6 bis 8 verbunden sind.
Wie man dies von der Darstellung der Fig. 3 verstehen wird, ist eine Spalte der Bezugsspeicherzelleneinheiten 100 mit der Zahl, die gleich derjenigen von Reihen der Informationsspeicherzellen 200 ist, mit ähnlichem Muster vorgesehen, daß eine Spalte der Adreßdekodiereinheiten 400 zum Adressieren einer der Reihen der Informationsspeicherzelleneinheiten 200 vorgesehen ist. Andererseits ist eine Reihe der Leseverstärker 300 der Zahl, die gleich derjenigen von Spalten der Informationsspeicherzelleneinheiten 200 ist, vorgesehen, um Informationen davon parallel zu den Ausgangssignalleitungen 25, 26, 27, ... zu lesen.
Beim Betrieb wird das Potential der Auswählleitung 17 durch die Auswähleinrichtung 21 der Adreßdekodiereinheit 400 auf ein hohes Potential eingestellt, so daß der Auswähl- NMOS-Transistor 1 der Bezugsspeicherzelleneinheit 100 eingeschaltet wird. Als Ergebnis wird die Bezugsspannungsleitung 13 durch den Auswähl-NMOS-Transistor 1 und die NMOS-Transistoren 2 bis 4 vom Verarmungstyp mit Erde verbunden, so daß das Potential der Bezugsspannungsleitung 13 auf das Zwischenpotential VR eingestellt wird, wie dies oben beschrieben wurde. Gleichzeitig werden die Informationsspeicherzelleneinheiten 200 derselben Reihe mit der Digitleitung 16 und anderen Digitleitungen entsprechend dem Einschalten der Auswähl-NMOS-Transistoren 17 und anderer Auswähl-NMOS- Transistoren derselben Reihe verbunden. Daher wird die Information von den Informationsspeicherzelleneinheiten 200 derselben Reihe wie oben beschrieben ausgelesen.
Die Erfindung kann auf einen programmierbaren, durch Ultraviolettstrahlen zu löschenden Nur-Lese-Speicher angewendet werden, in dem das Potential der Wortleitungen höher eingestellt ist als die hohe Spannung der Leistungsversorgung.
Obwohl die vorliegende Erfindung mit bevorzugten Ausführungsformen beschrieben wurde, wird man verstehen, daß die verwendeten Worte beschreibende Worte und nicht begrenzende Worte sind, und daß Änderungen an der Erfindung vorgenommen werden können, ohne von ihrem Bereich abzuweichen, wie er durch die beigefügten Ansprüche definiert wird.

Claims

1. Speichereinrichtung mit Leseverstärkern vom Stromspiegeltyp, die aufweist:

eine Vielzahl von Informationsspeicherzelleneinheiten (200), die in einem Matrixmuster mit einer vorbestimmten Anzahl von Spalten und einer vorbestimmten Anzahl von Reihen angeordnet sind, wobei jede der Informationsspeicherzelleneinheiten eine Auswählzelle (5) und Informationsspeicherzellen (6, 7, 8) aufweist, wobei die Informationsspeicherzellen in Reihe verbundene Transistoren (6, 7, 8) sind und die Auswählzelle ein Transistor (5) ist, der in Reihe mit den Informationsspeicherzellen verbunden ist, wobei Information in wenigstens eine der Informationsspeicherzellen eingespeichert wird;

eine Vielzahl von Adreßdekodiereinheiten (400), die jeweils eine Auswähleinrichtung (21) zum Steuern des Einschaltens und Ausschaltens der Auswählzelle (5) und einen Adreßdekodierer (22, 23, 24) für Zugriff auf die Informationsspeicherzellen (6, 7, 8) aufweist, wobei die Auswähleinrichtung in jeder Reihe mit der Auswählzelle durch eine Auswählleitung (17) verbunden ist und der Adreßdekodierer an Ausgängen in jeder Reihe mit den Informationsspeicherzellen (6, 7, 8) durch Wortleitungen (18, 19, 20) verbunden ist;

eine Vielzahl von Leseverstärkern (300), die mit Spalten der Informationsspeicherzelleneinheiten durch Digitleitungen (16) verbunden sind; und

eine Vielzahl von Bezugsspeicherzelleneinheiten (100), die jeweils eine Auswählzelle (1) und Bezugsspeicherzellen (2, 3, 4) aufweisen und mit Reihen der Informationsspeicherzelleneinheiten verbunden sind, so daß die Auswählzelle (1) in jeder Reihe mit der Auswähleinrichtung (21) durch die Auswählleitung (17) verbunden ist, und wobei die Bezugsspeicherzellen (2, 3, 4) in jeder Reihe mit den Ausgängen des Adreßdekodieres (22, 23, 24) durch die Wortleitungen (18, 19, 20) verbunden sind, wobei eine der Bezugsspeicherzelleneinheiten eine Bezugsspannung (VR) an eine Bezugsspannungsleitung (13) anlegt, die mit den Leseverstärkern (300) verbunden ist, wenn die Auswählzelle (1) in der einen der Bezugsspeicherzelleneinheiten durch die Auswähleinrichtung (21) der Adreßdekodiereinheit ausgewählt ist, und wobei jede Bezugsspeicherzelleneinheit (100) einen einzelnen Stapel von Bezugsspeicherzellentransistoren (2, 3, 4) vom Verarmungstyp und einen Auswähltransistor (1) vom Anreicherungstyp aufweist, die in Reihe verbunden sind.

2. Speichereinrichtung mit Leseverstärkern vom Stromspiegeltyp nach Anspruch 1, bei der

die Transistoren NMOS-Transistoren sind, wenigstens einer (7) der NMOS- Transistoren, der die Informationsspeicherzellen umfaßt, vom Verarmungstyp ist; und

wobei die Bezugsauswählzelle (1) und die Bezugsspeicherzellen (2, 3, 4) NMOS- Transistoren in jeder der Bezugsspeicherzelleneinheiten (100) sind, wobei die NMOS-Transistoren (2, 3, 4), die die Bezugsspeicherzellen aufweisen, vom Verarmungstyp sind.

3. Speichereinrichtung mit Leseverstärkern vom Stromspiegeltyp nach Anspruch 1, bei der:

die Transistoren NMOS-Transistoren sind, wenigstens einer (7) der NMOS- Transistoren, der die Informationsspeicherzellen umfaßt, vom Verarmungstyp ist, wobei die Transistoren in Reihe zwischen der Digitleitung (16) und Erde durch einen Source-Drain-Pfad verbunden sind und an den Gates mit der Auswählleitung (17) bzw. den Wortleitungen (18, 19, 20) verbunden sind; und

wobei jede der Bezugsspeicherzelleneinheiten (100) einen Bezugsauswähl-NMOS- Transistor (1) und drei Bezugsspeicherzellen-NMOS-Transistoren (2, 3, 4) vom Verarmungstyp aufweist, die in Reihe zwischen der Bezugsspannungsleitung (13) und Erde durch einen Source-Drain-Pfad und an den Gates mit der Auswählleitung (17) bzw. den Wortleitungen (18, 19, 20) verbunden sind.

4. Speichereinrichtung mit Leseverstärkern vom Stromspiegeltyp nach einem der vorstehenden Ansprüche, bei der:

die Bezugsspeicherzelleneinheiten (100) mit den Leseverstärkern (300) durch die Bezugsspannungsleitung (13) verbunden sind;

die Bezugsspannungsleitung (13) mit dem Drain und dem Gate eines ersten PMOS- Transistors (9) verbunden sind, der an der Source mit der Hochspannungsleistungsversorgung (12) verbunden ist; und

jeder der Leseverstärker (300) einen zweiten PMOS-Transistor (10), der am Gate mit der Bezugsspannungsleitung (13), am Drain mit der Digitleitung (16) und an der Source mit der Hochspannungsleistungsversorgung (12) verbunden ist, und einen Inverter (11) aufweist, der mit einem Eingang der Digitleitung (16) verbunden ist, die mit dem Drain des zweiten PMOS-Transistors (10) verbunden ist, und am Ausgang mit einer Ausgangssignalleitung (25) verbunden ist.