DE102007046006A1

DE102007046006A1 - Niederspannungs-Niederkapazitäts-Flashspeicherfeld

Info

Publication number: DE102007046006A1
Application number: DE102007046006A
Authority: DE
Inventors: Shang-De Fremont Chang
Original assignee: Chingis Technology Corp USA
Current assignee: Chingis Technology Corp USA
Priority date: 2006-09-28
Filing date: 2007-09-26
Publication date: 2008-04-03
Also published as: TW200822125A; JP5280660B2; US7505325B2; US20080080247A1; TWI467584B; JP2008084523A

Abstract

In einem Flashspeicherfeld vom p-Typ werden getrennte Programmierungs- und Lesebitleitungen bereitgestellt. Die Programmierungsbitleitung wird nur verwendet, um die Transistoren mit schwebendem Gatter in den Speicherzellen zu programmieren, die mit dieser Bitleitung verbunden sind. Die Lesebitleitung wird nur verwendet, um den Zustand eines Transistors mit schwebendem Gatter in einer ausgewählten Speicherzelle zu lesen, die mit dieser Bitleitung verbunden ist während der Operation der Speicherschaltung. Der resultierende Aufbau erlaubt die Verwendung geringer Spannungen während sowohl der Programmierung als auch der Operation des Speicherfeldes. Dies macht die Verwendung von Transistoren in dem Speicherfeld mit Merkmalsgrößen kleiner als z.B. 0,18 Mikrometer möglich. Zur gleichen Zeit werden variable nicht vorhersehbare Kapazitäten, die mit jeder Bitleitung in Flashspeicheraufbauten vom p-Typ vom Stand der Technik in Verbindung stehen, die vergleichbare geringe Programmierungsspannungen verwenden, beseitigt, wenn eine bestimmte Speicherzelle, die an dieser Bitleitung angebracht ist, ausgelesen wird.

Description

GEBIET DER ERFINDUNG
Diese Erfindung bezieht sich auf Flashspeicherfelder und insbesondere auf ein Flashspeicherfeld, das zum Arbeiten mit sowohl relativ geringen Programmierungsspannungen als auch einer geringen, vorhersagbaren Auslesekapazität fähig ist.
HINTERGRUND
Ein gewisser Typ eines Flashspeicherfeldes verwendet einen p-Kanal-MOS-Transistor als das Speicherelement und einen p-Kanal-MOS-Transistor als das Steuerelement in jeder Speicherzelle. Dieser Typ eines Flashspeichers kann eine große Zahl von Speicherzellen aufweisen, z.B. 2 Millionen oder 4 Millionen derartiger Zellen, die typischerweise in einer Konfiguration von 1K mal 2K oder 1K mal 4K angeordnet sind. Jede Speicherzelle wird einen Steuertransistor und einen Transistor mit schwebendem Gatter (Floating-Gate-Transistor) enthalten. Das schwebende Gatter des Transistors mit schwebendem Gatter wird programmiert sein, entweder eine Ladung (was typischerweise den Transistor mit schwebendem Gatter einschalten wird) oder keine Ladung (was den Transistor mit schwebendem Gatter typischerweise aus lassen wird) zu enthalten. Somit kann binäre Information (d.h. eine Eins ("1") oder eine Null ("0")) in dem Transistor mit schwebendem Gatter gespeichert werden.
Kleine Abschnitte von zwei typischen Flashspeicherfeldern vom Stand der Technik sind in 1c und 1d dargestellt. 1c und 1d zeigen jede ein Feld von Speicherzellen mit Steuertransistoren Q11 bis QRC (wobei R gleich der Zahl von Zeilen in dem Feld ist, C gleich der Zahl von Spalten in dem Feld ist und RC gleich der Zahl von Speicherzellen in dem Feld ist) und Transistoren mit schwebendem Gatter F11 bis FRC. Jeder Steuertransistor Qrc (wobei 1 ≤ r ≤ R und 1 ≤ c ≤ C sind) steht mit einem entsprechenden Transistor mit schwebendem Gatter Frc in einer Speicherzelle rc in Verbindung. Transistoren mit schwebendem Gatter F11 bis FRC sind in den Feldern von 1c und 1d gezeigt. Jeder Transistor mit schwebendem Gatter Frc enthält ein schwebendes Gatter (139 in 1c und 149 in 1d), das abhängig von der Information, die in jeder Speicherzelle zu speichern ist, eine Ladung speichern wird oder nicht.
1a zeigt einen Querschnitt des Aufbaus eines typischen Transistors vom P-Typ Q11. In 1a werden Regionen vom P-Typ 102a und 102b typischerweise durch Ionenimplantation in einem Träger vom N-Typ oder einer N-Wanne 101 gebildet. Regionen vom P-Typ 102a und 102b sind voneinander durch eine Kanalregion 103 getrennt, deren Leitfähigkeitstyp durch eine Spannung geändert werden kann, die an Steuergatter 106 durch einen leitenden Anschluss 107 in ohmschem Kontakt mit Gatter 106 geändert werden kann. Eine Gatterisolierung 105 ist zwischen Steuergatter 106 und der unterliegenden Kanalregion 103 ausgebildet.
Die Source eines Transistors vom P-Typ ist die eine der Regionen vom P-Typ 102a und 102b, die in einer höheren Spannung als die andere Region vom P-Typ 102 ist, wenn der Transistor vom P-Typ verwendet wird. Während einer Operation kann somit eine gegebene Region vom P-Typ 102 die Source des Transistors vom P-Typ sein. Während einer anderen Operation kann diese gleiche Region vom P-Typ der Drain des Transistors vom P-Typ sein. Während Programmierung werden typischerweise der Steuertransistor Qrc und der Transistor mit schwebendem Gatter Frc jeder eine Region vom P-Typ haben, die die Source ist, und die andere Region vom P-Typ, die der Drain ist, wohingegen während Auslesens von Information, die in dem Transistor mit schwebendem Gatter gespeichert ist, die Source und der Drain von jedem dieser Transistoren in einigen Ausführungsformen umgekehrt sein können.
1b zeigt einen Querschnitt eines typischen MOS-P-Kanal-Transistors mit schwebendem Gatter 100b. Die Regionen innerhalb des Transistors mit schwebendem Gatter 100b, die im Aufbau identisch zu den Regionen innerhalb des Steuertransistors 100a sind, sind identisch nummeriert. Der Transistor mit schwebendem Gatter 100b enthält ein schwebendes Gatter 116, das von der unterliegenden Kanalregion 103 durch Gatterisolierung 105 isoliert ist und zu dem kein anderer Leiter angebracht ist. Während des Ladens vom schwebenden Gatter 116 wird ein Strom von der Sourceregion des Transistors mit schwebendem Quartal in die Kanalregion 103 fließen, und Elektronen werden durch die Gatterisolierung 105 zu dem schwebenden Gatter 116 als ein Ergebnis einer Erscheinung umgelenkt, die als Injektion eines heißen Elektrons oder Fowler-Nordheim-Tunnelung oder beides bekannt ist. Als ein Ergebnis werden Elektronen in das schwebende Gatter 116 platziert. Sollte die Ladung, die durch diese Elektronen geschaffen wird, ausreichend hoch sein, werden diese Elektronen eine Umkehrung der unterliegenden Kanalregion 103 vom N-Typ zum P-Typ verursachen, wobei somit ein leitender Weg zwischen den Regionen vom P-Typ 102a und 102b vorgesehen wird. Wenn dieser leitende Weg in einem gegebenen Transistor mit schwebendem Gatter Frc in einer Speicherzelle rc existiert (siehe 1c und 1d), und der Steuertransistor Qrc in dieser Speicherzelle rc eingeschaltet ist, wird ein Strom wird durch die Speicher zelle rc fließen, falls ein Spannungsabfall über Speicherzelle rc geschaffen wird. Der Strom wird das Wesen der Information anzeigen, die in der Speicherzelle rc gespeichert ist. Falls keine Ladung in das schwebende Gatter 116 des Transistors mit schwebendem Gatter Frc (100b in 1b) platziert wurde, dann wird kein Strom durch Speicherzelle rc fließen, wenn eine Spannung über Speicherzelle rc platziert wird und Steuertransistor Qrc eingeschaltet wird. Somit wird eine binäre Eins ("1") oder Null ("0") in jeder Speicherzelle rc gespeichert und der Zustand der Speicherzelle wird durch das Vorhandensein oder Fehlen eines Stroms erfasst, wenn eine Spannung über die Speicherzelle platziert wird und der Steuertransistor Qrc eingeschaltet wird.
Um einen Transistor mit schwebendem Gatter zu programmieren, wie etwa F11 (1c), wird eine Programmierungsspannung von minus acht (–8) Volt an das Gatter 133-11 von Steuertransistor Q11 von X-Decoder 132 mittels Anschluss 137-1 angelegt. Gleichzeitig werden minus fünf (–5) Volt von Y-Leitungsdecoder 131 mittels Anschluss 136-1 an die Region vom 2-Typ "b" vom Transistor vom P-Typ Q11 angelegt.
Die Zeilenzwischenverbindung 137-1 verbindet und legt somit an die gleiche Spannung an die Gatter aller Steuertransistoren in Zeile 137-1, was minus acht (–8) Volt ist, während einer Programmierung von einer oder mehr Speicherzellen, die mit der Zeile verbunden sind. Falls jedoch nur F11 programmiert wird, wird nur die Spaltenleitung 136-1 auf minus fünf (–5) Volt platziert. Somit schaltet der Transistor vom P-Typ Q11 ein und leitet Strom und veranlasst, dass Region vom 2-Typ "b" des Transistors mit schwebendem Gatter F11 wegen dem Spannungsabfall über Kanal 103 von Q11 etwas über ungefähr minus fünf (–5) Volt ist. Da Zwischenverbindung 138-1 auf Massepotenzial ist, agiert während einer Programmierung die Region vom P-Typ "a" des Transistors mit schwebendem Gatter F11 als eine Source, wie es die Region vom P-Typ "a" von Steuertransistor Q11 tut. Die Regionen vom P-Typ, die mit "b" bezeichnet sind, von Steuertransistor Q11 und vom Transistor mit schwebendem Gatter F11 werden als Drains agieren. Mit den Spannungen wie beschrieben, wird ein Strom vom geerdeten Anschluss 138-1 zu Anschluss 136-1 in minus fünf (–5) Volt fließen. Dieser Strom wird veranlassen, dass Elektronen zum schwebenden Gatter 139-11 von F11 fließen, wobei somit eine negative Ladung in diesem Gatter geschaffen wird. Diese negative Ladung wird veranlassen, dass die Kanalregion 103 des Transistors mit schwebendem Gatter F11 invertiert. Der invertierte Kanal 103 wird erlauben, dass ein Strom zwischen der P-Region "a" und der P-Region "b" von F11 fließt, sollte Steuertransistor Q11 anschließend während anschließenden Auslesens von Speicherzelle 11 eingeschaltet werden.
Die minus acht (–8) Volt, die erforderlich sind, um Steuertransistor Q11 während der Programmierung des Transistors mit schwebendem Gatter F11 einzuschalten, sind in der absoluten Größe größer als das, was der Steuertransistor aushalten kann, falls der Steuertransistor unter Verwendung von Merkmalsgrößen unter 0,18 Mikrometer hergestellt wird. Entsprechend ist es notwendig, einen Aufbau vorzusehen, der die Programmierung von Transistoren mit schwebendem Gatter (wie etwa F11) in dem Feld von 1c unter Verwendung einer Gatterspannung in den Steuertransistoren (wie etwa Gatter 133-11 in Q11), die im Absolutwert kleiner als acht (8) Volt ist, erlauben wird.
Es wird vermerkt, dass wenn minus acht (–8) Volt an Zwischenverbindung 137-1 angelegt wird, und alle anderen Steuergatter 133-12 (nicht gezeigt) bis 133-1C, die mit Zwischenverbindung 137-1 verbunden sind, auf minus acht (–8) Volt sind, die Steuertransistoren Q12 (nicht gezeigt) bis Q1C einschalten, aber Strom nicht leiten, da die Spannungen in ihren Spalten leitungen 136-2 (nicht gezeigt) bis 136-C auf Null (0) Volt gehalten werden, die gleiche wie die Spannung in dem geerdeten Anschluss 138-1.
Um das Signal auszulesen, das in dem Transistor mit schwebendem Gatter F11 gespeichert ist, während einer normalen Operation des Speicherfeldes, wird eine Spannung von minus drei (–3) Volt an das Steuergatter 133-11 von Steuertransistor Q11 angelegt, während eine Spannung von minus Eins Komma fünf (–1,5) Volt an die Spaltenzwischenverbindung 136-1 angelegt wird. Der Transistor Q11 schaltet ein und dann fließt ein Strom von der geerdeten Zwischenverbindung 138-1 durch den Transistor mit schwebendem Gatter F11, da der Transistor mit schwebendem Gatter F11 seine Kanalregion 103 als ein Ergebnis der Elektronen, die in dem schwebenden Gatter 139-11 gespeichert sind, invertiert hat. Dieser Strom durchläuft dann den eingeschalteten Steuertransistor Q11 und wird durch den Leseverstärker 130-1 (nicht gezeigt) in dem Leseverstärkerblock 130 erfasst, der mit Spaltenleitung 136-1 verbunden ist. Durch die anderen Transistoren in Zeile 137-1, die ihre Gatter auch auf minus drei (–3) Volt gehalten haben, wird kein Strom fließen, da ihre entsprechenden Spaltenleitungen 136-2 (nicht gezeigt) bis 136-C auf Null (0) Volt gehalten werden, das gleiche wie die Spannung in der geerdeten Zwischenverbindung 138-1.
In einer Ausführungsform können alle Speicherzellen, die mit einer gegebenen Zeile verbunden sind, gleichzeitig ausgelesen werden, indem die Bitleitungen 136-1 bis 136-C auf minus Eins Komma fünf (–1,5) Volt gebracht werden. Jede Bitleitung 136-i ist mit einem Leseverstärker 136-i in dem Leseverstärkerblock 136 verbunden, wobei somit erlaubt wird, dass die Zustände der Speicherzellen 11 bis 1C gleichzeitig ausgelesen werden.
Der alternative Aufbau vom Stand der Technik, der in 1d gezeigt wird, erlaubt Programmierung von jedem Transistor mit schwebendem Gatter in dem Speicherfeld mit einer geringeren Spannung, führt aber zu einer nicht vorhersagbaren Erhöhung in der Kapazität, die in der Spaltenleitung (d.h. der Bitleitung) abgetastet wird, wenn ein Transistor mit schwebendem Gatter ausgelesen wird. Dies verlangsamt das Auslesen von Daten von jeder Speicherzelle. Wie in 1d gezeigt, hat dieser besondere Aufbau einen Transistor mit schwebendem Gatter F11 mit einer Region vom P-Typ "b", die mit Spaltenleitung 146-1 verbunden ist, und einer Region vom P-Typ "a", die mit der Region vom P-Typ "b" von Steuertransistor Q11 in Reihe verbunden ist. Die Region vom P-Typ "a" von Steuertransistor Q11 ist mit der geerdeten Zwischenverbindung 148-1 verbunden.
Um den Transistor mit schwebendem Gatter F11 in der Speicherzelle 11 des Speicherzellenfeldes in 1d zu programmieren, hat der Transistor mit schwebendem Gatter F11 seinen Drain "b" auf ungefähr minus fünf (–5) Volt durch die Spannung in Spalte 146-1 gehalten, die durch den Y-Leitungsdecoder 141 auf minus fünf (–5) Volt gebracht wird. Die Source "a" des Transistors mit schwebendem Gatter F11 ist mit dem Drain "b" von Steuertransistor Q11 verbunden, und die Source "a" von Steuertransistor Q11 ist mit der geerdeten (d.h. auf Null Volt) Zwischenverbindung 148-1 verbunden. Ein Potenzial von minus zwei (–2) Volt wird dann an das Gatter 143-11 von Auswahltransistor Q11 von X-Decoder 142 mittels der Zeilenleitung 147-1 angelegt. Diese gleichen minus zwei (–2) Volt werden auch an die Gatter 143 aller anderen Steuertransistoren Q1c angelegt, die mit Zeilenleitung 147-1 verbunden sind. Folglich fließt ein Strom von der Source "a" von Q11 durch Q11 zu Source "a" des Transistors mit schwebendem Gatter F11. Dieser Strom durchläuft den eingeschalteten Transistor mit schwebendem Gatter F11 und einige der Elektronen von diesem Strom laden dann das schwebende Gatter 149-11 des Transistors mit schwebendem Gatter F11, was dazu führt, dass eine negative Ladung in dem schwebenden Gatter 149-11 gespeichert wird. Folglich wird die Kanalregion 103, die dem schwebenden Gatter 149-11 unterliegt, invertiert, was zu einem Strom führt, der dazu fähig ist, den Transistor mit schwebendem Gatter F11 zu passieren, wann immer Steuertransistor Q11 eingeschaltet wird und eine Spannung über der Speicherzelle angelegt wird.
Der Aufbau vom Stand der Technik, der in 1d gezeigt wird, erfordert weniger von einem Spannungsbereich, um das schwebende Gatter von Transistor F11 einzuschalten und zu laden, als der Aufbau, der in 1c gezeigt wird. In der Ausführungsform von 1d erlaubt jedoch jeder Transistor mit schwebendem Gatter Frc, der eingeschaltet und an Spalte 146-c (in 1d werden nur Spalten 146-1 und 146-C gezeigt) angebracht wird, dass die Kapazität dieses Transistors mit schwebendem Gatter die Einschaltgeschwindigkeit des Leseverstärkers 140-c in dem Leseverstärkerblock 140 beeinflusst, der an dieser Spalte angebracht ist. Der Leseverstärker 140-c, der an Spalte 146-c angebracht ist, tastet den Strom durch den Transistor mit schwebendem Gatter in der Speicherzelle ab, die an dieser Spalte angebracht ist, die gelesen wird. Die Geschwindigkeit dieses Leseverstärkers 140-c wird jedoch durch die Kapazitäten aller anderen Transistoren mit schwebendem Gatter Frc mit einem invertierten Kanal, der an dieser Spalte angebracht ist, beeinflusst.
Um z.B. den Zustand einer gegebenen Speicherzelle in dem Speicherfeld von 1d zu lesen, wie etwa Speicherzelle 11, die aus dem Transistor mit schwebendem Gatter F11 und Auswahltransistor Q11 besteht, werden minus drei (–3,0) Volt von Zeilenleitung 147-1 an das Gatter 143-11 von Transistor Q11 angelegt, um Q11 einzuschalten. Minus eins Komma fünf (–1,5) Volt werden von Y-Leitungsdecoder 141 an Spaltenleitung 146-1 angelegt. Da Anschluss 148-1 geerdet ist, wird ein Strom durch Transistor Q11 und Transistor mit schwebendem Gatter F11 (der durch die Ladung eingeschaltet wurde, die in dem schwebenden Gatter 149-11 gespeichert ist) fließen. Der Leseverstärker 140-1 in dem Leseverstärkeraufbau 140, der mit Spaltenanschluss 146-1 verbunden ist, wird diesen Strom erfassen. Falls das schwebende Gatter 143-11 keine Ladung enthält, dann wird kein Strom durch den Transistor mit schwebendem Gatter F11 fließen, und kein Strom wird zu Bitleitung 146-1 heraus fließen und es wird kein Strom durch Leseverstärker 140-1 erfasst. Die anderen Zellen, die an Zeilenleitung 147-1 angebracht sind, wobei minus drei (–3) Volt dazu angelegt werden, werden aus bleiben, da ihre Spaltenleitungen 146-2 bis 146-C, in einer Ausführungsform, auf Null Volt während des Lesens von Speicherzelle 11, die an Spaltenleitung 146-1 angebracht ist, gehalten werden. Falls gewünscht, können jedoch alle Speicherzellen, die mit Spaltenleitung 147-1 verbunden sind, gleichzeitig ausgelesen werden.
In dem Speicherfeld von 1c wird der Leseverstärker, der das Signal ausliest, nur durch eine Kanalkapazität beeinträchtigt, nämlich die Kanalkapazität, die mit dem Steuertransistor des Transistors mit schwebendem Gatter in Verbindung steht, der gelesen wird. Falls es z.B. 1000 Zeilen in dem Speicherfeld gibt, tastet der Leseverstärker nur die Kanalkapazität ab, die mit dem Steuertransistor in Verbindung steht, der mit der Bitleitung verbunden ist und durch die negative Spannung in seiner Zeilenleitung eingeschaltet wird, und nicht die anderen 999 Kapazitäten, die mit den anderen 999 Steuertransistoren in Verbindung stehen.
In der oben in 1d beschriebenen zweiten Ausführungsform vom Stand der Technik ist die Bitleitungskapazität nicht fixiert. Die Kapazität einer Bitleitung kann abhängig davon variieren, wie viele Transistoren mit schwebendem Gatter Frc, die an der Bitleitung angebracht sind, programmiert wurden ein zu sein, da jeder eingeschaltete Transistor mit schwebendem Gatter eine zusätzliche Kapazität zu der Bitleitung einführt. Die oben in 1c beschriebene Ausführungsform ist stabiler, aber die Ausführungsform von 1d verwendet geringere Programmierspannungen, sodass es einen Kompromiss dafür gibt, welche Ausführungsform zu verwenden ist.
Entsprechend wäre es wünschenswert, die Vorteile von beiden Ausführungsformen vom Stand der Technik in einem gegebenen Aufbau zu haben. Insbesondere wäre es wünschenswert, einen Aufbau zu haben, der sowohl die geringe Spannungsfähigkeit der in 1d beschriebenen Ausführungsform vom Stand der Technik als auch die geringe Kapazität der in 1c beschriebene Ausführungsform vorsieht, wenn eine Speicherzelle gelesen wird.
ZUSAMMENFASSUNG DER ERFINDUNG
In Übereinstimmung mit dieser Erfindung wird ein Aufbau vorgesehen, der sowohl eine geringe Kapazität vorsieht, wenn eine Speicherzelle gelesen wird, während die Verwendung geringer Spannungen in der Größenordnung der Spannungen erlaubt wird, die in der oben beschriebenen zweiten Ausführungsform vom Stand der Technik verfügbar sind. In einer Ausführungsform wird dies durch Vorhandensein einer getrennten Programmierungsbitleitung erreicht, die verwendet wird, um die Transistoren mit schwebendem Gatter in den Speicherzellen zu programmieren, die mit dieser Bitleitung verbunden sind, zusammen mit einer getrennten Lesebitleitung, die verwendet wird, um den Zustand eines Transistors mit schwebendem Gatter in einer ausgewählten Speicherzelle zu lesen, die mit dieser Bitleitung verbunden ist während der Operation der Speicherschaltung.
Die Erfindung macht die Verwendung geringer Spannungen möglich, die die Verwendung von Transistoren in dem Speicherfeld mit Merkmalsgrößen kleiner als z.B. 0,18 Mikrometer erlauben. Zur gleichen Zeit beseitigt diese Erfindung die variable nicht vorhersagbare Kapazität, die mit jeder Bitleitung in dem Aufbau vom Stand der Technik in Verbindung stehen kann, der derartige geringe Spannungen verwendet, wenn eine bestimmte Speicherzelle, die an dieser Bitleitung angebracht ist, ausgelesen wird.
Diese Erfindung wird in Verbindung mit der folgenden detaillierten Beschreibung vollständiger verstanden, die zusammen mit den Zeichnungen aufgenommen wird.
BESCHREIBUNG DER ZEICHNUNGEN
1a und 1b zeigen in einem Querschnitt einen typischen P-Kanal-Transistor bzw. einen typischen P-Kanal-Transistor mit schwebendem Gatter.
1c und 1d zeigen zwei P-Kanal-Flashspeicherfelder vom Stand der Technik, von denen eines ein Auslesen bei geringer Kapazität einer Speicherzelle vorsieht und von denen das anderen erlaubt, dass die Speicherzelle ausgelesen wird mit einer geringen Spannung, aber mit einer variablen Kapazität abhängig von den Zuständen der verschiedenen Transistoren mit schwebendem Gatter, die an der Bitleitung angebracht sind, die mit der Speicherzelle in Verbindung steht, die ausgelesen wird.
2 zeigt den Aufbau dieser Erfindung, der eine stabile Kapazität in der Bitleitung während des Auslesens der Speicherzelle vorsieht und der erlaubt, dass geringe Spannungen verwendet werden, um jede Speicherzelle zu programmieren.
DETAILLIERTE BESCHREIBUNG
Die folgende Beschreibung ist nur veranschaulichend und nicht begrenzend. Einem Fachmann werden angesichts der folgenden detaillierten Beschreibung andere Ausführungsformen dieser Erfindung offensichtlich sein.
Bezug nehmend auf 2 sieht in einer Ausführungsform dieser Erfindung der Sourceleitungsdekoder 222 eine gewünschte Programmierspannung für jede Programmierungsbitleitung 218-c während der Programmierung von jedem Transistor mit schwebendem Gatter Frc in dem Speicherfeld vor. Um den Transistor mit schwebendem Gatter F11, der mit der Speicherzelle 11 in Verbindung steht, zu programmieren, wird eine Spannung von ungefähr minus drei (–3) Volt von dem X-Leitungsdecoder 226 in Anschlüssen 210-1 und 212-11 an das Gatter 208-11 des Steuertransistors Q11 angelegt. Diese –3 Volt schalten Transistor Q11 ein. Zur gleichen Zeit wird eine Programmierspannung von minus sechs (–6) Volt an die P-Region "a" des Transistors mit schwebendem Gatter F11 durch eine Spannung von Sourceleitungsdekoder 222 angelegt, die durch Programmierungsbitleitung 218-1 und Anschluss 220-11 angelegt wird. Diese Programmierspannung ist typischerweise –6 Volt. Diese –6 Volt ist mindestens zwei (2) Volt kleiner als sie in der Ausführungsform vom Stand der Technik von 1c erforderlich wäre, die, wie oben beschrieben, –8 Volt für eine Programmierung erfordert. Die Spannung in der Lesebitleitung 214-1 wird auf Null (0) Volt während der Programmierung von F11 gehalten. Somit wird die Region vom P-Typ "b" des Steuertransistors Q11 auf Null Volt gehalten, während die Region vom P-Typ "a" des Transistors mit schwebendem Gatter F11 auf –6 Volt ist. Somit wird ein Strom den Transistor Q11 passieren, wobei der Strom Elektronen bereitstellt, um das schwebende Gatter 206-11 des Transistors mit schwebendem Gatter F11 zu programmieren. Das Steuergatter 204-11 in Transistor F11 ist nicht mit einer Spannungsquelle verbunden und ihm wird erlaubt zu schweben. Während der Programmierung agieren P-Regionen "b" von Q11 und F11 als Sourcen, und P-Regionen "b" von Q11 und F11 agieren als Drains.
Während einer Operation (nach der Programmierung), um den Zustand des Transistors mit schwebendem Gatter F11 auszulesen, wird die Spannung von dem Sourceleitungsdekoder 222, die an die Programmierungsbitleitung 218-1 angelegt wird, auf Null (0) Volt gehalten, und die Spannung in Lesebitleitung 214-1 wird auf minus eins Komma fünf (–1,5) Volt gehalten. Um Auswahltransistor Q11 einzuschalten, werden minus drei (–3) Volt an sein Gatter 208-11 durch Zeilenzwischenverbindung (manchmal "Zeilenleiter" genannt) 210-1 und den leitenden Anschluss 212-11 von X-Leitungsdecoder 226 angelegt. Die Verwendung von minus drei (–3) Volt von X-Leitungsdecoder 226 für sowohl die Programmierung als auch das Lesen vereinfacht die Schaltungstechnik in dem X-Leitungsdecoder 226 und stellt somit Einsparungen von Ausmaß und Größe bereit. Da die Merkmalsgrößen der Transistoren Qrc und Frc in jeder Speicherzelle rc auf 0,18 Mikrometer oder darunter gehen, sind insbesondere die Transistoren Qrc weniger in der Lage, minus acht (–8) Volt in ihren Gattern 208 auszuhalten. Deshalb löst diese Erfindung das Problem zum Verringern der Größe von P-Kanal-Flashspeichern, während zur gleichen Zeit die gleiche Speicherzellenzahl vorhanden ist. Z.B. kann ein typisches Feld, das unter Verwendung dieser Erfindung hergestellt wird mit 0,18 Mikrometer oder kleinerer Technologie vier (4) Millionen Speicherzellen enthalten, die in einer Konfiguration von 1000 mal 4000 angeordnet sind.
Falls gewünscht, kann eine geringere Spannung an das Steuergatter 208-11 während des Auslesens als während der Programmierung angelegt werden. Dies wird Leistung sparen, aber die Operation des Feldes etwas verlangsamen.
In der beschriebenen Ausführungsform wird das Auslesen von mehr als einer Kapazität, die mit einem Transistor mit schwebendem Gatter in Verbindung steht, während des Lesens der Ladung, die in einer bestimmten Speicherzelle in dem Speicherfeld gespeichert ist, wie in Verbindung mit 1d beschrieben, vermieden. Dies ist so, da die Nullspannung, die an eine Programmierungsbitleitung, wie etwa Bitleitung 218-1, während des Auslesens eines beliebigen Transistors mit schwebendem Gatter Fr1 in Speicherzelle r1 angelegt wird, die mit Programmierungsbitleitung 218-1 verbunden ist, dazu führt, dass alle Auswahltransistoren Qr1 in den nicht-ausgewählten Speicherzellen, die mit der gleichen Lesebitleitung 214-1 verbunden sind, minus Eins Komma fünf (–1,5) Volt haben, die durch Anschluss 214-1 mit ihrer P-Region "b" verbunden sind. Die Spannungen in den Gattern 208-r1 der nicht-ausgewählten Steuertransistoren Qr1, die von X-Leitungsdecoder 226 zugeführt werden, werden jedoch Null (0) sein. Deshalb bleiben die nicht-ausgewählten Steuertransistoren Qr1 aus. Während des Auslesens werden die Regionen vom p-Typ "a" der Transistoren mit schwebendem Gatter Fr1 auf Null (0) Volt sein, der Spannung in Programmierungsleitung 218-1. Deshalb werden die Steuertransistoren Qr1, die mit den Transistoren mit schwebendem Gatter Fr1 in den nicht-ausgewählten Speicherzellen r1 in Verbindung stehen, die mit der gleichen Programmierungsbitleitung 218-1 verbunden sind, während des Lesens einer gegebenen Speicherzelle aus sein, die mit dieser Bitleitung verbunden ist, und die Kanalkapazitäten, die mit diesen Transistoren mit schwebendem Gatter in Verbindung stehen, werden den Leseverstärker 228-1 nicht beeinflussen, der mit Lesebitleitung 214-1 in der Ladungsabtastschaltungstechnik 228 verbunden ist. Entsprechend wird der Leseverstärker 228-1 (nicht gezeigt) in dem Ladungsabtastblock 228, der mit Lesebitleitung 214-1 verbunden ist, nur die Kapazität abtasten, die mit F11 in Verbindung steht, da Transistor Q11 mit minus drei (–3) Volt in seinem Steuergatter und minus Eins Komma fünf (–1,5) Volt in seinem Drain "b" (was die Source von Q11 während der Programmierung war) eingeschaltet wurde.
Entsprechend erlaubt diese Erfindung, dass eine geringere Spannung sowohl angelegt als auch mit dem Flashspeicher verwendet wird, während zur gleichen Zeit das Vorhandensein überschüssiger und nicht vorhersagbarer Kapazität in der Spaltenleitung (d.h. der Bitleitung) während des Auslesens des Zustands einer Speicherzelle vermieden wird. Die p-Kanal-Transistoren, die bei dieser Erfindung verwendet werden, enthalten jeder erste und zweite Regionen vom p-Typ (die entweder als Sourcen oder als Drains abhängig von den relativen Größen der Spannungen, die an diese Regionen angelegt werden, funktionieren können). Wie oben beschrieben, sind diese Regionen vom p-Typ in einem Träger vom n-Typ ausgebildet, der eine N-Wanne genannt wird. Die N-Wanne ist auf einer Spannung, die an einen kranzförmigen Ring N+ angelegt wird, der das Speicherfeld innerhalb des Die (Plättchens) umgibt, in der das Speicherfeld ausgebildet ist. Dieser kranzförmige Ring wird typischerweise durch Ionenimplantation von Störstellen vom n-Typ in die Fläche des Die ausgebildet, um eine Region hoher Leitfähigkeit vorzusehen, die dann erlaubt, dass eine Spannung an die N+-Region angelegt wird, die der N-Wanne zuzuführen ist.
Während der Programmierung ist dennoch ein hoher Strom erforderlich, um den Transistor mit schwebendem Gatter Frc in einer Speicherzelle rc zu programmieren. Um diese Programmierung zu erreichen, würde der typische Strom, der in die Kanalregion des Transistors mit schwebendem Gatter und dadurch zu dem schwebenden Gatter des Transistor mit schwebendem Gatter Frc fließen muss, typischerweise ungefähr 80 Mikroampere umfassen. Dieser Strom würde für ungefähr 10 Mikrosekunden während der Programmierung fließen.
Angesichts der obigen Offenbarung werden andere Ausführungsformen dieser Erfindung offensichtlich sein. Entsprechend wird die Erfindung nur begrenzt, wie in den angefügten Ansprüchen dargelegt.

Claims

Ein einmalig programmierbares Speicherfeld, umfassend: eine Lesebitleitung; eine Programmierungsbitleitung; eine Vielzahl von Speicherzellen, wobei jede Speicherzelle einen Steuertransistor und einem Transistor mit schwebendem Gatter enthält, die in einem Träger ausgebildet sind, der Steuertransistor und der Transistor mit schwebendem Gatter jeder eine erste Region und eine zweite Region eines Leitfähigkeitstyps entgegengesetzt zu dem Leitfähigkeitstyp des Trägers hat, die erste Region des Steuertransistors mit der Lesebitleitung verbunden ist und die zweite Region des Steuertransistors mit der ersten Region des Transistors mit schwebendem Gatter verbunden ist, die zweite Region des Transistors mit schwebendem Gatter mit der Programmierungsbitleitung verbunden ist; eine erste Source zum Bereitstellen einer ersten Spannung zu der Programmierungsbitleitung während der Programmierung eines Transistors mit schwebendem Gatter, der mit der Programmierungsbitleitung verbunden ist, und zum Bereitstellen einer zweiten Spannung zu der Programmierungsbitleitung während des Lesens der Speicherzelle, die den Transistor mit schwebendem Gatter enthält; und eine zweite Source, die mit der Lesebitleitung verbunden ist zum Zuführen einer dritten Spannung zu der ersten Region des Steuertransistors in der Speicherzelle während der Programmierung des Transistors mit schwebendem Gatter in der Speicherzelle und zum Bereitstellen einer vierten Spannung zu der ersten Region des Steuertransistors während des Lesens des Transistors mit schwebendem Gatter.
Das Feld nach Anspruch 1, wobei: die Programmierungsbitleitung, die mit der zweiten Region von jedem Transistor mit schwebendem Gatter verbunden ist, der entlang der Programmierungsbitleitung angeordnet ist, fähig ist zum Ausführen einer ersten Spannung zur Verwendung in einer Programmierung eines Transistors mit schwebendem Gatter in der Speicherzelle, die mit der Programmierungsbitleitung verbunden ist, und einer zweiten Spannung, die an die zweiten Regionen aller Transistoren mit schwebendem Gatter anzulegen ist während des Lesens eines Transistors mit schwebendem Gatter in einer Speicherzelle, die mit der Programmierungsbitleitung verbunden ist.
Ein einmalig programmierbares Speicherfeld, umfassend: C Lesebitleitungen, wobei C eine erste ausgewählte ganze Zahl ist; R Zeilenleitungen, wobei R eine zweite ausgewählte ganze Zahl ist; C Programmierungsbitleitungen; eine Vielzahl von Speicherzellen, wobei jede Speicherzelle einen Steuertransistor und einen Transistor mit schwebendem Gatter enthält, wobei jede aus der Vielzahl von Speicherzellen mit einer ausgewählten der Lesebitleitungen, einer ausgewählten der Zeilenleitungen und einer ausgewählten der Programmierungsbitleitungen verbunden ist; eine erste Spannungsquelle zum Zuführen einer ersten Spannung zu einer ausgewählten der Programmierungsbitleitungen während der Programmierung eines Transistors mit schwebendem Gatter, der mit der ausgewählten einen der Programmierungsbitleitungen verbunden ist, und zum Zuführen einer zweiten Spannung zu der ausgewählten einen der Programmierungsbitleitungen während des Auslesens von einem der Transistoren mit schwebendem Gatter, der mit der ausgewählten einen der Programmierungsbitleitungen verbunden ist; eine zweite Spannungsquelle zum Zuführen einer ersten Gatterspannung zu den Steuertransistoren, die mit einer gegebenen Zeilenleitung verbunden sind während der Programmierung von einer oder mehr der Speicherzellen, die die Steuertransistoren enthalten, die mit der Zeilenleitung verbunden sind, und zum Bereitstellen einer zweiten Gatterspannung zu den Steuertransistoren während des Auslesens von einer oder mehr der Speicherzellen, die mit der Zeilenleitung verbunden sind; und eine dritte Spannungsquelle, die mit jeder der C Lesebitleitungen verbunden werden kann, um eine dritte Spannung einer ausgewählten Lesebitleitung während der Programmierung der Speicherzellen bereitzustellen, die mit der Bitleitung verbunden sind, und um eine vierte Spannung der ausgewählten Bitleitung während des Auslesens einer ausgewählten Speicherzelle bereitzustellen, die mit der Bitleitung verbunden ist.
Das Feld nach Anspruch 3, wobei der Steuertransistor und der Transistor mit schwebendem Gatter in jeder Speicherzelle Transistoren vom p-Typ sind.
Das Feld nach Anspruch 4, wobei die erste Spannung ungefähr minus sechs (–6) Volt ist.
Das Feld nach Anspruch 5, wobei die zweite Spannung ungefähr Null (0) Volt ist.
Das Feld nach Anspruch 6, wobei die erste Gatterspannung die gleiche wie die zweite Gatterspannung ist.
Das Feld nach Anspruch 7, wobei die ersten und zweiten Gatterspannungen ungefähr minus drei (–3) Volt sind.
Das Feld nach Anspruch 3, wobei die dritte Spannung Null (0) Volt ist und die vierte Spannung eine negative Spannung ist.
Das Feld nach Anspruch 9, wobei die vierte Spannung ungefähr minus eins Komma fünf (–1,5) Volt ist.
Ein Flashspeicherfeld, umfassend: R Zeilenleitungen; C Lesebitleitungen; C Programmierungsbitleitungen; und eine Vielzahl von Speicherzellen, wobei jede Speicherzelle mit einer ausgewählten der Zeilenleitungen, einer ausgewählten der Lesebitleitungen und einer ausgewählten der Programmierungsbitleitungen verbunden ist.
Das Verfahren zum Betreiben eines Flashspeicherfeldes, das eine Vielzahl von Speicherzellen enthält, wobei jede Speicherzelle mit einer ausgewählten von R Zeilenleitungen, einer ausgewählten von C Lesebitleitungen und einer ausgewählten von C Programmierungsbitleitungen verbunden ist, was umfasst: Programmieren einer ausgewählten Speicherzelle durch: Bereitstellen einer ersten Spannung der Speicherzelle in der Programmierungsbitleitung, die mit der Speicherzelle verbunden ist, während eine zweite Spannung der Speicherzelle in der Zeilenleitung bereitgestellt wird, die mit der Speicherzelle verbunden ist, und während eine dritte Spannung der Speicherzelle in der Lesebitleitung bereitgestellt wird, die mit der Speicherzelle verbunden ist; und Auslesen der Speicherzelle durch: Bereitstellen einer vierten Spannung der Speicherzelle in der Programmierungsbitleitung, die mit der Speicherzelle verbunden ist, während eine fünfte Spannung der Speicherzelle in der Zeilenleitung bereitgestellt wird, die mit der Speicherzelle verbunden ist, und während eine sechste Spannung der Speicherzelle in der Lesebitleitung bereitgestellt wird, die mit der Speicherzelle verbunden ist.
Das Verfahren nach Anspruch 12, wobei die zweite Spannung und die fünfte Spannung die gleichen sind.
Das Verfahren nach Anspruch 12, wobei die erste Spannung ungefähr minus sechs (–6) Volt ist, die zweite Spannung ungefähr minus drei (–3) Volt ist, die dritte Spannung ungefähr Null (0) Volt ist, die vierte Spannung ungefähr Null (0) Volt ist, die fünfte Spannung ungefähr minus drei (–3) Volt ist und die sechste Spannung ungefähr minus eins Komma fünf (–1,5) Volt ist.
Das Verfahren nach Anspruch 12, wobei jede Speicherzelle einen Steuertransistor vom p-Typ umfasst, der mit einem Transistor mit schwebendem Gatter vom p-Typ in Reihe verbunden ist.