DE112006000661B4 - Stromkompensierte Drainspannungsregelungs-Schaltung - Google Patents

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Abstract

Drainspannungsregelungs-Schaltung (600), die ausgebildet ist, eine im Wesentlichen konstante Spannung an einem Drain (610) einer Speicherzelle (604) beizubehalten, indem parasitäre Anteile in einem Bitleitungsdecodierweg (626) kompensiert werden, wobei die Schaltung umfasst: eine Stromkompensationsrückkopplungskomponente (624), die eine Einstellung der Drainspannung Vd ermöglicht, indem eine Spannung DATAB (661) in dem Bitleitungsdecodierweg (626) als eine Funktion eines Stromes Icore (612), der durch den Bitleitungsdecodierweg fließt, eingestellt wird, wobei der durch den Bitleitungsdecodierweg fließende Strom zu einem Spannungsabfall über den parasitären Bitleitungskomponenten (662) führt, der die Drainspannung reduziert, wobei das Einstellen der Spannung DATAB (661) den Spannungsabfall über den parasitären Bitleitungskomponenten kompensiert, um damit die Drainspannung Vd auf einem im Wesentlichen konstanten Pegel zu halten.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft im Allgemeinen Speicher für elektronische Systeme und dergleichen und betrifft insbesondere eine stromkompensierte Drainspannungsregelungs-Schaltung für die Handhabung parasitärer Verluste und Leckströme, die beim Auslesen einer Speicherzelle auftreten können.
  • Hintergrund der Erfindung
  • Es gibt viele unterschiedliche Arten von Speichern, um Daten für Computer und dergleichen zu speichern. Z. B. sind aktuell Speicher mit wahlfreiem Zugriff (RAM), dynamische Speicher mit wahlfreiem Zugriff (DRAM), statische Speicher mit wahlfreiem Zugriff (SRAM), Nur-Lese-Speicher (ROM), programmierbare Nur-Lese-Speicher (PROM), elektrisch programmierbare Nur-Lese-Speicher (EPROM), elektrisch löschbare programmierbare Nur-Lese-Speicher (EEPROM) und Flash-Speicher gegenwärtig verfügbar, um Datenspeicherplatz bereitzustellen.
  • Jede Art an Speichereinrichtung besitzt eigene spezielle Vorteile und Nachteile. Beispielsweise ermöglichen DRAM und SRAM eine individuelle Löschung von Bits an Daten zu jedem Zeitpunkt, wobei ein derartiger Speicher jedoch die Daten verliert, wenn die Versorgungsspannung abgeschaltet wird. Alternativ können EEPROMs leicht ohne externe Geräte gelöscht werden, besitzen jedoch eine geringe Datenspeicherdichte, eine geringere Geschwindigkeit und sind teurer. EPROMs sind im Gegensatz dazu weniger teuer und besitzen eine größere Dichte, lassen sich aber nicht elektrisch löschen.
  • Der Flash-Speicher wurde zu einer beliebten Art von Speichereinrichtungen, da er die Vorteile der hohen Dichte und der geringen Kosten des EPROM's mit der elektrischen Löschbarkeit des EEPROMS verbindet. Ein Flash-Speicher kann beschrieben werden und kann seinen Inhalt ohne Versorgungsspannung bewahren, und ist somit ein nicht-flüchtiger Speicher. Er wird in vielen tragbaren elektronischen Produkten eingesetzt, etwa in Mobiltelefonen, mobilen Computern, Stimmaufzeichnungsgeräten, etc., sowie in vielen größeren elektronischen Systemen, etwa in Fahrzeugen, Flugzeugen, industriellen Steuerungssystemen, etc.
  • Wie bei anderen Speicherarten auch ist auch der Flash-Speicher im Wesentlichen aus vielen Speicherzellen aufgebaut, die binäre Informationen enthalten, die als Bits bezeichnet werden. Die entsprechenden Speicherzellen sind typischerweise aus einer Halbleiterstruktur aufgebaut, etwa einem Metall-Oxid-Halbleiter-(MOS)Transistor mit gestapeltem Gate. Die Speicherzellen sind im Wesentlichen in adressierbaren Einheiten oder Gruppen angeordnet, die zum Lesen, Schreiben und/oder für Löschoperationen angesprochen werden können. Die Zellen sind beispielsweise üblicherweise zu Bytes zusammengefasst, die 8 Zellen aufweisen, und Wörtern, die 16 oder mehr Zellen besitzen, die für gewöhnlich in Mehrfachen von 8 angeordnet sind. Die Lösch-, Schreib- und/oder Leseoperationen werden üblicherweise durch das Anlegen geeigneter Spannungen an gewisse Anschlüsse der Speicherzellen ausgeführt. In einem Lösch- oder Schreibvorgang werden beispielsweise die Spannungen so angelegt, dass ein Entfernen oder ein Hinzufügen von Ladung in einer Speicherzelle bewirkt wird. In einer Leseoperation werden andererseits geeignete Spannung so angelegt, dass ein Stromfluss in der Zelle hervorgerufen wird, wobei die Größe des Stromes u. a. eine Funktion der in der Zelle gespeicherten Ladungsmenge ist. Die in der Zelle gespeicherte Ladungsmenge entspricht einem Zustand der Zelle, und der Zustand der Zelle kann für die Datenspeicherung entsprechend zugeordnet werden. Z. B. kann eine gewisse Ladungsmenge einem „hochpegeligen” oder „höherwertigen” Datenzustand entsprechen, dem ein logisches „hoch” oder ein binäres Datenbit „1” zugeordnet wird. In ähnlicher Weise kann eine geringere Menge an gespeicherter Ladung einem „niedrig-pegeligen” bzw. „niederwertigen” Zustand entsprechen, dem ein logisches „niedrig” oder ein binäres Datenbit „0” zugeordnet wird. Eine Reihe aus Speicherzellen, die jeweils entsprechende binäre Bits enthalten, können zusammengefasst werden, um Daten, etwa ein 8-Bit-Wort, beispielsweise zu speichern.
  • Eine relativ junge Speichertechnologie ist der doppelseitige ONO-Flash-Speicher, der es ermöglicht, dass mehrere Bits in einer einzelnen Zelle gespeichert werden. In dieser Technologie wird eine Speicherzelle im Wesentlichen in zwei identische (duale) Teile aufgeteilt, wovon jeder so gestaltet ist, dass eines von zwei unabhängigen Bits gespeichert werden kann. Jede doppelseitige ONO-Flash-Speicherzelle besitzt, wie eine herkömmliche Zelle, ein Gate bzw. einen Tor-Anschluss mit einem Source- bzw. einer Elektronenquelle und einem Drain bzw. einer Elektronensenke. Anders als in einer üblichen Zelle mit gestapeltem Gate, in der das Source stets mit einer elektrischen Elektronenquelle und das Drain stets mit einer Elektronensenke verbunden ist, können das Source und das Drain einer doppelseitigen ONO-Flasch-Speicherzelle in ihrer Funktion in Abhängigkeit davon vertauscht werden, welche der beiden Bits/Seiten der Speicherzelle angesprochen wird.
  • Wie Arrays mit anderen Arten von Speicherzellen werden doppelseitige ONO-Flash-Speicherzellen erzeugt, indem zunächst leitende Bitleitungen innerhalb eines Halbleitersubstrats gebildet werden. Anstatt nur eine Oxidschicht über den Bitleitungen beim Herstellen der Transistoren, die als die Speicherzellen dienen, auszubilden, wird jedoch eine dreifache Schicht aus Oxid-Nitrid-Oxid-(ONO)Materialien dann über den Bitleitungen und dem Substrat beim Herstellen eines Arrays aus ONO-Flash-Speicherzellen hergestellt. Diese Dreifachschicht aus Material kann als eine „dielektrische Ladungseinfangschicht” bezeichnet werden, und enthält im Allgemeinen eine erste isolierende Schicht, eine Ladungseinfangschicht und eine zweite isolierende Schicht, wobei entsprechende Ladungsmengen in der Ladungseinfangschicht „eingefangen” werden können. Es werden dann Wortleitungen über der dielektrischen Ladungseinfangschicht im Wesentlichen senkrecht zu den Bitleitungen hergestellt. Die Steuerung der zwei Bits pro Zelle erfolgt durch Anlegen von Spannungssignalen an die Wortleitung, die als ein Steuergate wirkt, und durch Ändern der Bitleitungsverbindungen derart, dass ein einzelnes Bit angesprochen wird, wenn das Source und das Drain in einer gewissen Anordnung angeschlossen sind, und dass das komplementäre Bit angesprochen wird, wenn das Source und das Drain in einer anderen Anordnung angeschlossen sind. Eine festgelegte Masseleitung ist in einem Array aus ONO-Zellen auf Grund der unterschiedlichen Bitleitungsverbindungen und der resultierenden Source- und Drain-Anordnungen in den Zellen im Allgemeinen nicht erforderlich. Ein Array aus ONO-Zellen kann als eine Architektur mit virtueller Masse” bezeichnet werden.
  • Ein ständiges Bestreben in der Elektronikindustrie besteht darin, elektronische Geräte in der Größe zu reduzieren, um damit kleinere aber dennoch leistungsfähigere Geräte (beispielsweise Mobiltelefone, Digitalkameras, etc.) zu schaffen, die eine größere Anzahl an zunehmend komplexeren Funktionen schneller und mit weniger Versorgungsleistung ausführen können. Um dies zu erreichen, werden Halbleiterbauelemente und integrierte Schaltungen (beispielsweise Speicherzellen, Transistoren, etc.), die in diesen Geräten eingesetzt sind, ständig in ihrer Größe reduziert. Die Fähigkeit, immer mehr dieser Komponenten auf ein einzelnes Halbleitersubstrat oder einen Teil davon (der als Chip bekannt ist) zu „packen”, verbessert auch die Effizienz und die Ausbeute. Folglich gibt es ein ständiges Bestreben um u. a. die Anzahl der Speicherzellen zu erhöhen, die auf einer einzelnen Halbleiterscheibe (oder Chip) hergestellt werden können.
  • Eine Technik, um mehr Speicherzellen/Transistoren auf einer kleineren Fläche vorzusehen, besteht darin, ihre Strukturen und Komponenten näher aneinander anzuordnen. Das Ausbilden von Bitleitungen mit geringerem Abstand verkürzt beispielsweise die Länge eines Kanals, der dazwischen definiert ist, und erlaubt, dass mehr Bauelemente auf der gleichen Fläche hergestellt werden. Dies kann jedoch gewisse unerwünschte Phänomene mit sich bringen, die dann zunehmend in den Vordergrund treten. Beispielsweise wird das Trennen zweiter Bits oder Ladungen, die in einer Ladungsspeicherschicht gespeichert sind, zunehmend schwierig, wenn die Kanallänge abnimmt und die einzelnen Bits innerhalb der Ladungseinfangschicht näher aneinander angeordnet werden. Beispielsweise können die gespeicherten Ladungen einander stören oder beeinflussen, wenn sie näher aneinander angeordnet werden. Dies kann beispielsweise bewirken, dass ein in der Speicherzelle während eines Lesevorgang auftretender Strom als übermäßig stark gesehen wird, was zu einer falschen Interpretation und damit zu einem logisch höherwertigen Zustand oder einer „1” führen kann, wenn tatsächlich der Lesevorgang einen logischen niederwertigen Zustand oder eine logische „0” ergeben sollte. Die Tatsache, dass gespeicherte Ladungen oder doppelte Bits einander beeinflussen können, wird manchmal auch als komplementäre Bitstörung oder CBD bezeichnet. Derartige „fehlerhafte Leseoperationen” können noch verschärft werden durch parasitäre Effekte, die angetroffen werden können, wenn eine Speicherzelle ausgelesen wird, sowie durch Leckströme, die in einer Architektur mit „virtueller Masse” auftreten können.
  • Aus der Druckschrift US 6 768 679 B1 ist eine Speicherschaltungsanordnung bekannt, wobei eine Bitleitung einer Speicherzelle mit einer Vorladeschaltung über einen Knoten verbunden ist. Zum Reduzieren einer Leckspannung zu dem Knoten wird diesem Knoten eine Vorladespannung zugeführt.
  • Daher ist es wünschenswert, die Möglichkeit zu besitzen, eine Speicherzelle einschließlich einer Doppelbitspeicherzelle so auszulesen, dass diese Probleme berücksichtigt werden und ein präziseres Auslesen gefördert wird.
  • Überblick über die Erfindung Das Folgende repräsentiert eine vereinfachte Zusammenfassung der Erfindung, um damit ein grundlegendes Verständnis einiger Aspekte der Erfindung zu vermitteln. Dieser Überblick ist kein erschöpfender Überblick über die Erfindung. Es ist weder beabsichtigt, wesentliche oder entscheidende Elemente der Erfindung anzugeben, noch den Schutzbereich der Erfindung abzugrenzen. Es ist vielmehr beabsichtigt, dass lediglich einige oder mehrere Konzepte der Erfindung in einer vereinfachten Form als Vorspann zu der detaillierteren Beschreibung, die nachfolgend angegeben ist, zu präsentieren.
  • Ein oder mehrere Aspekte der vorliegenden Erfindung dienen dazu, eine relativ konstante Spannung an einem Drain einer Speicherzelle beizubehalten, indem ein parasitäres Verhalten kompensiert wird, das innerhalb eines Bitleitungsdecodierweges auftreten kann. Eine relativ konstante Spannung kann in ähnlicher Weise an einem Schutzknoten bewahrt werden, der benachbart zu der Speicherzelle liegt, indem ein parasitäres Verhalten in einem Vorverstärkerweg kompensiert wird. Die Spannung an dem Schutzknoten wird im Wesentlichen auf dem gleichen Pegel wie die Drainspannung gehalten. Dies behindert die Ausbildung von seitlichen Leckströmen zwischen der Speicherzelle und dem benachbarten Schutzknoten. Eine Kompensation von parasitären Effekte bzw. Anteilen und das Beibehalten von im Wesentlichen konstanten Spannungen an diesen Knoten verhindert eine Beeinträchtigung des Betriebsbereichs und ermöglicht eine zuverlässige Datenerfassung.
  • Gemäß einem oder mehreren Aspekten der vorliegenden Erfindung ist eine Schaltung offenbart, die ausgebildet ist, eine im Wesentlichen konstante Spannung an einem Drain einer Speicherzelle zu bewahren. Die Spannung wird beibehalten, indem parasitäre Effekte innerhalb eines Bitleitungsdecodierweges kompensiert werden. Die Schaltung umfasst eine Stromkompensationsrückkopplungskomponente, die Einstellungen an der Drainspannung Vd ermöglicht, indem eine DATAB-Spannung in dem Bitleitungsdecodierweg als eine Funktion eines Stromes Icore, der durch den Bitleitungsdecodierweg fließt, eingestellt wird, wobei der durch den Bitleitungsdecodierweg fließende Strom zu einem Spannungsabfall an den parasitären Komponenten der Bitleitung führt, der die Drainspannung reduziert. Das Einstellen der DATAB-Spannung kompensiert den Spannungsabfall über den parasitären Komponenten der Bitleitung, um damit die Drainspannung Vt auf einem im Wesentlichen konstanten Pegel zu halten.
  • Gemäß einem oder mehreren anderen Aspekten der vorliegenden Erfindung ist eine Schaltung offenbart, die ausgebildet ist, eine im Wesentlichen konstante Spannung an einem Schutzknoten benachbart zu einem Drain einer Speicherzelle beizubehalten, um das Entstehen von Leckströmen zwischen dem Drain und dem Schutzknoten zu verhindern. Die Spannung wird beibehalten, indem parasitäre Effekte in einem Vorverstärkerwerg kompensiert werden. Die Schaltung umfasst eine Stromkompensationsrückkopplungskomponente, die Einstellungen an der Schutzknotenspannung Vp ermöglicht, indem eine PRE-Spannung bzw. eine Vorspannung in dem Vorverstärkerweg als eine Funktion eines Stromes Ip, der durch den Vorverstärkerweg fließt, eingestellt wird, wobei der durch den Vorverstärkerweg fließende Strom zu einem Spannungsabfall über den parasitären Komponenten des Vorverstärkers führt, der die Schutzknotenspannung reduziert. Das Einstellen der PRE-Spannung führt zu einer Kompensation des Spannungsabfalls über den parasitären Komponenten des Vorverstärkers, um damit die Schutzknotenspannung Vp auf einem im Wesentlichen konstanten Pegel zu halten.
  • Um die vorhergehenden Ziele und damit verknüpfte Faktoren zu erreichen, zeigen die folgende Beschreibung und die beigefügten Zeichnungen detailliert gewisse anschauliche Aspekte und Ausführungsformen der Erfindung. Diese sind für einige wenige der diversen Arten kennzeichnend, auf die ein oder mehrere Aspekte der vorliegenden Erfindung angewendet werden können. Andere Aspekte, Vorteile und neue Merkmale der Erfindung gehen aus der folgenden detaillierten Beschreibung der Erfindung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Draufsicht von mindestens einem Teil eines Speicherarray.
  • 2 ist eine Querschnittsisometrieansicht eines Teils eines Speicherarrays, wobei die Ansicht entlang der Linie 2-2 aus 1 genommen ist.
  • 3 ist eine Querschnittsdarstellung einer Doppelbitspeicherzelle.
  • 4 ist ein Graph, der eine Situation darstellt, in der Doppelbits auf vier unterschiedliche Pegel programmiert werden können.
  • 5 ist eine schematische Darstellung eines Teils eines Speicherkerns, der etwa zumindest teilweise das in 1 dargestellte Array enthalten kann.
  • 6 ist eine schematische Diagrammdarstellung, in der eine beispielhafte Schaltung gemäß einem oder mehreren Aspekten der vorliegenden Erfindung gezeigt ist, die das Kompensieren von parasitären Effekten ermöglicht.
  • 7 ist eine schematische Darstellung, wobei eine beispielhafte Schaltung gemäß einem oder mehreren Aspekten der vorliegenden Erfindung angegeben ist, die das Kompensieren von parasitären Effekten an einem Schutzknoten ermöglicht, so dass Leckströme vermieden werden.
  • 8 ist eine Blockansicht auf höherer Ebene, wobei eine beispielhafte Kompensierschaltung gemäß einem oder mehreren Aspekten der vorliegenden Erfindung angegeben ist, wobei eine Konfiguration mit gemeinsamem Source gezeigt ist.
  • 9 ist eine Blockansicht auf höherer Ebene, wobei eine beispielhafte Kompensierschaltung gemäß einem oder mehreren Aspekten der vorliegenden Erfindung angegeben ist, die eine Konfiguration mit einem Source-Folger besitzt.
  • Art(en) zum Ausführen der Erfindung Es werden ein oder mehrere Aspekte der vorliegenden Erfindung mit Bezug zu den Zeichnungen beschrieben, wobei gleiche Bezugszeichen im Allgemeinen durchgängig gleiche Elemente bezeichnen, und wobei die diversen Strukturen nicht notwendigerweise maßstabsgetreu gezeigt sind. In der folgenden Beschreibung werden zum Zwecke der Erläuterung zahlreiche spezielle Details dargelegt, um ein gründliches Verständnis eines oder mehrerer Aspekte der vorliegenden Erfindung zu ermöglichen. Der Fachmann erkennt jedoch, dass ein oder mehrere Aspekte der vorliegenden Erfindung mit einem geringeren Grad an Details praktiziert werden können. In anderen Fällen sind gut bekannte Strukturen und Bauelemente nur in einer Blockansicht gezeigt oder in einer anderen Form, um das Beschreiben eines oder mehrerer Aspekte der vorliegenden Erfindung zu erleichtern.
  • Die vorliegende Erfindung verbessert eine präzisere Datenauslesung durch Beibehalten einer im Wesentlichen konstanten Spannung an einem oder mehreren gewünschten Knoten bzw. Knotenpunkten. Beispielsweise zeigt 1 gemäß dem Stand der Technik eine Draufsicht zumindest eines Teils eines Speicherarrays 100. Das Speicherarray 100 ist auf einem Halbleitersubstrat 102, etwa einer Halbleiterscheibe, einem Chip der Scheibe, etc. ausgebildet. Das Array 100 enthält mehrere Bitleitungen 104, die in das Substrat 102 implantiert sind und die sich im Wesentlichen parallel zueinander erstrecken. Das Array 100 umfasst ferner mehrere Wortleitungen 106, die über den implantierten Bitleitungen 104 und dem Substrat 102 ausgebildet sind. Die Wortleitungen 106 sind im dem vorliegenden Beispiel im Wesentlichen parallel zueinander und sind im Wesentlichen senkrecht zu dem implantierten Bitleitungen 104 angeordnet.
  • 2 ist eine Querschnittsisometriedarstellung eines Bereichs 200 eines konventionellen Speicherarrays, etwa entlang dem Schnitt II-II des Arrays 100 in 1. Es ist zu beachten, dass zum Zwecke der Erläuterung die Speicherzelle des Doppelbit-Typs in dem in 2 gezeigten Beispiel dargestellt ist. Des weiteren ist zu beachten, dass die Anwendung eines oder mehrerer Aspekte der vorliegenden Erfindung nicht auf Doppelbitspeicherzellen und auch nicht auf Speicherzellen im Allgemeinen beschränkt ist.
  • In dem dargestellten Beispiel sind erste und zweite leitende Bitleitungen 104a und 104b in einem Halbleitersubstrat 102 gebildet. Zu beachten ist, dass eine beliebige Anzahl derartiger Bitleitungen in das Halbleitersubstrat 102 implantiert werden kann, und dass derartige Bitleitungen den in 1 gezeigten Bitleitungen 104 entsprechen. Die Bitleitungen werden typischerweise aus einem implantierten n-Material, etwa Arsen, hergestellt, um ein Beispiel zu nennen. Die erste und zweite leitende Bitleitung 104a und 104b sind durch eine effektive Länge (Leff) getrennt, und es ist ein Kanalgebiet 208 zwischen den Bitleitungen 104a, 104b gebildet.
  • Das Substrat 102 ist in dem dargestellten Beispiel mit einer p-Verunreinigung, etwa Bor, dotiert, um ein Schwellwerteinstellimplantations-(Vtadjust)Gebiet 210 darin zu bilden. Die Schwellwerteinstellimplantation bildet ein Gebiet 210, das starker dotiert ist als das Halbleitersubstrat 102. Das Vtadjust-Gebiet 210 dient dazu, eine Schwellwertspannung Vt der Transistorbauelemente festzulegen, wobei bei dieser Spannung ein Strom in einer Speicherzelle auf Transistorbasis, die in/auf dem Substrat 102 gebildet ist, geführt werden kann. Beispielsweise kann das Substrat 102 aus Silizium hergestellt sein und kann selbst mit einer p-Verunreinigung dotiert sein. Eine dielektrische Ladungseinfangschicht 212 ist über dem Halbleitersubstrat 102 und den implantierten Bitleitungen 104a, 104b gebildet. Die dielektrische Ladungseinfangschicht 212 ist im Wesentlichen aus drei separaten Schichten aufgebaut: eine erste isolierende Schicht 214, eine Ladungseinfangschicht 216 und eine zweite isolierende Schicht 218. Die erste und die zweite isolierende Schicht 214 und 218 sind typischerweise aus einem Oxiddielektrikum, etwa Siliziumdioxid (SiO2) aufgebaut, und die Ladungseinfangschicht 216 ist im Wesentlichen aus einem Nitriddielektrikum, etwa Siliziumnitrid (SixNy) aufgebaut. Die Oxid-Nitrid-Oxid-Konfiguration wird üblicherweise der Einfachheit halber als eine ONO-Schicht bezeichnet.
  • Elektrisch leitende Wortleitungen 106a, 106b liegen über der dielektrischen Ladungseinfangschicht 212. Zu beachten ist, dass eine beliebige Anzahl derartiger Wortleitungen über der dielektrischen Ladungseinfangschicht 212 ausgebildet sein kann, und dass derartige Wortleitungen den Wortleitungen 106 entsprechen, die in 1 gezeigt sind. Die Wortleitungen können z. B. aus Polysiliziummaterial aufgebaut sein, wobei das Polysiliziummaterial über der dielektrischen Ladungseinfangschicht 212 abgeschieden und anschließend strukturiert und geätzt werden kann, um die Form der Wortleitungen zu erhalten.
  • Es ist zu beachten, dass ein Transistor, der als eine Speicherzelle 220a dient, somit durch einen Teil der Wortleitung 106a, der über dem Kanalgebiet 208 liegt, einen Teil der dielektrischen Ladungseinfangschicht 212, der in ähnlicher Weise über dem Kanalgebiet 208 liegt, den Bereich des Substrats 102, der das Kanalgebiet 208 bildet und entsprechende Bereiche der Bitleitungen 104a, 104b, die benachbart zu dem Kanalgebiet 208 angeordnet sind, gebildet ist. Ferner ist zu beachten, dass eine weitere transistorgestützte Speicherzelle 220b in ähnlicher Weise hinter der Zelle 220a aufgebaut ist, und dass andere ähnliche Zellen links und rechts der Zellen 220a und 220b gebildet sein können, um damit ein Array aus derartigen Zellen aufzubauen. Obwohl dies nicht gezeigt ist, kann erkannt werden, dass benachbarte Zellen in dieser Architektur Bitleitungen gemeinsam benutzen.
  • Wie in allen derartigen transistorbasierten Speicherzellen dient die Wortleitung 106a als ein Gate für die Zelle 220a, und ermöglicht, dass eine Gatespannung an das Gate der Zelle 220a angelegt wird, etwa mittels einer elektrischen Verbindung 222a, die funktionsmäßig mit der Wortleitung 106a gekoppelt ist. In ähnlicher Weise kann eine Gatespannung an das Gate der Zelle 220b durch einen elektrischen Kontakt 222b angelegt werden, der funktionsmäßig mit der Wortleitung 106b gekoppelt ist. Es ist zu beachten, dass eine Gatespannung im Allgemeinen gleichzeitig an jeweilige Gates von Speicherzellen, die in der gleichen Reihe sind, angelegt wird, etwa entsprechende Zellen (nicht gezeigt), die links und rechts der Zellen 220a und 220b beispielsweise angeordnet sind, da die Wortleitungen durchgängig sind.
  • Bereiche der Bitleitungen 104a, 104b, die benachbart zu dem Kanalgebiet 208 liegen, dienen als Source- und Draingebiete der transistorbasierten Speicherzelle 220a. Wie bei den Wortleitungen kann eine Spannung an diese Gebiete beispielsweise durch elektrische Kontakte 224a und 224b angelegt werden. Da ferner die Bitleitungen 104a, 104b durchgängig sind, erreicht eine angelegte Vorspannung alle Speicherzellen auf den gleichen Bitleitungen (wobei Verluste auf Grund des Widerstands, etc. auftreten können). Da in dem dargestellten Beispiel eine Doppelbitspeicherzelle gezeigt ist, können alle Bitleitungen als das Source (S) oder das Drain (D) des Transistor 220a in Abhängigkeit davon dienen, welche Seite des Transistors betrieben wird, auf Grund der zuvor genannten Architektur mit virtueller Masse. Die Positionen 226 und 228 geben in allgemeiner Weise an, wo entsprechende Ladungsmengen in der Ladungseinfangschicht 216 der Speicherzelle 220 gespeichert werden können, um entsprechende Zustände zweier separater Datenbits zu repräsentieren.
  • Es ist jedoch zu beachten, dass die unterschiedlichen Ladungen, die in der Ladungseinfangschicht 216 gespeichert sind, näher zusammengebracht werden, wenn eine Größenreduzierung auftritt und beispielsweise die Kanallänge reduziert wird. Dies führt zu einer komplementären Bitstörung (CBD), deren Effekte insbesondere beobachtbar sind, wenn Daten aus der Speicherzelle ausgelesen werden. Z. B. wird zum Auslesen von der Zelle 220a eine Gatespannung an das Gate der Zelle angelegt, etwa über den Kontakt 222a, während gleichzeitig eine Versorgungsspannung (V) an eine der beiden Bitleitungen 104a oder 104b angelegt wird, etwa über den Kontakt 224a oder 224b. Die spezielle Bitleitung 104a oder 104b, die die Versorgungsspannung erhält, wird abhängig davon ausgewählt, welche der Bitleitungen als das Drain der Zelle 220a dient, was wiederum davon abhängt, welche Seite der Zelle ausgelesen wird. Das Anlegen dieser Spannungen bewirkt einen Stromfluss durch die Zelle, d. h. im Wesentlichen durch den Kanal 208 von dem Drain zu dem Source, wobei die Größe des Stromes eine Funktion der in dieser Seite der Zelle 220a, die ausgelesen wird, gespeicherten Ladungsmenge ist. Bei Auftreten von CBD kann der aus der Zelle ausgelesene Strom größer in Erscheinung treten oder kleiner sein, als dies normalerweise bei Fehlen der benachbarten Ladungen der Fall wäre. Folglich kann der ausgelesene Strom fälschlicherweise so interpretiert werden, dass dieser einem Datenbit „1” anstatt „0” und umgekehrt entspricht. Es ist daher wünschenswert, die Auflösung des Stromes zu verbessern, der aus einer transistorgestützten Speicherzelle ausgelesen wird, so dass eine genauere Bestimmung eines Zellenzustandes/Bitpegels erfolgen kann. Wie nachfolgend erläutert ist, ist das Erhöhen des Bitleitungsspannungspegels während des Lesevorgangs eine Art, um CBD zu verhindern und um genauer Auslesevorgänge zu ermöglichen.
  • Um ferner dem ständigen Bestreben nachzukommen, immer größere Speicherkapazitäten in zunehmend kleineren elektronischen Bauelementen bereitzustellen, werden Doppelbitspeicherzellen, etwa die Zelle 220a, so gestaltet, dass diese mehrere Pegel an Ladungen an beiden Seiten der Ladungseinfangschicht 216 speichern. Dies ist möglich, da die Ladungseinfangschicht 216 im Wesentlichen nicht leitend ist und somit eine darin eingebrachte Ladung (beispielsweise durch Anlegen einer geeigneten Wortleitungsspannung) im Wesentlichen an den Positionen 226 und 228 lokal erhalten bleibt. Dadurch ist es möglich, dass die Speicherzelle 220a und damit auch ein Array aus derartigen Zellen, eine größere Datenmenge speichert. Wenn beispielsweise vier unterschiedliche Pegel für die Ladung (beispielsweise 1, 2, 3 und 4) auf beiden Seiten der Zelle 220a an den Positionen 226 und 228 gespeichert werden können, dann kann die Zelle 220a 16 unterschiedliche Kombinationen aus Bitzuständen repräsentieren (beispielsweise 1-1, 1-2, 1-3, 1-4, 2-1, 2-2, 2-3, 2-4, 3-1, 3-2, 3-3, 3-4, 4-1, 4-2, 4-3 und 4-4). Es ist jedoch zu beachten, dass dies die Auslesebereiche zum Auslesen der unterschiedlichen Bitpegel verringert und die Schwierigkeiten für ein korrektes Erkennen der unterschiedlichen Bitzustände noch verschärft.
  • 3 ist eine Querschnittsdarstellung einer doppelseitigen ONO-Flash-Speicherzelle 220, die die Fähigkeit der Zelle darstellt, unterschiedliche Mengen an Ladungen an den Positionen 226, 228 zu speichern. Zu beachten ist, dass die Speicherzelle 220 beispielsweise der in 2 dargestellten Speicherzelle 220a entspricht. Die Zelle 220 enthält eine dielektrische Ladungseinfangschicht 212, die eine Ladungseinfangschicht 216 aufweist, die zwischen zwei dielektrischen Schichten 214, 218 eingeschlossen ist. Die Ladungseinfangschicht 216 ist aus einer oder mehreren im Wesentlichen nicht leitenden Substanzen, etwa nitridbasierten Materialien, aufgebaut. Die dielektrischen Schichten 214, 218 sind in ähnlicher Weise aus einer oder mehreren elektrisch isolierenden Substanzen, etwa oxidierten Materialien, hergestellt. Die Anordnung von Schicht zu Schicht der dielektrischen Ladungseinfangschicht 212 wird häufig als eine ONO-Schicht bezeichnet.
  • Die dielektrische Ladungseinfangschicht 212 ist über einem Substrat 102 gebildet, das beispielsweise aus Silizium oder einem anderen Halbleitermaterial hergestellt ist. Das Substrat 102 kann selektiv mit einem p-Dotiermittel, etwa Bor, dotiert sein, um ein Beispiel zu nennen, um damit die elektrischen Eigenschaften zu ändern. In dem dargestellten Beispiel besitzt das Substrat 102 vergrabene Bitleitungen oder Bitleitungsdiffusionsgebiete mit einer ersten Bitleitung 104a und einer zweiten Bitleitung 104b. Die Bitleitungen 104a und 104b sind beispielsweise durch ein implantiertes n-Dottermittel gebildet. Ein Kanal 208 ist in dem Substrat zwischen dem ersten Bitleitungsdiffusiongebiet 104a und dem zweiten Bitleitungsdiffusionsgebiet 104b gebildet.
  • Über der oberen dielektrischen Schicht 218 der dielektrischen Ladungseinfangschicht 212 ist ein Gate 106 (beispielsweise ein Teil einer Wortleitung) ausgebildet. Dieses Gate 106 kann beispielsweise aus einem Polysiliziummaterial hergestellt sein und kann mit einer n-Verunreinigung (beispielsweise Phosphor) dotiert sein, um das elektrische Verhalten zu ändern. Das Gate 106 dient als eine Einrichtung, die es ermöglicht, eine Spannung an die Zelle 220 so anzulegen, dass entsprechende Ladungen an den Positionen 226, 228 gespeichert und auch aus der Zelle ausgelesen und gelöscht werden können, abhängig von der elektrischen Anschlusskonfiguration der Bitleitungsdiffusionsgebiete 104a, 104b als Source und Drain.
  • Die doppelseitige ONO-Flash-Speicherzelle 220 ist im Wesentlichen symmetrisch, so dass die Bitleitungen 104a und 104b in ihrer Funktion als Source und Drain austauschbar sind. Die Zelle 220 kann programmiert werden, indem eine Spannung über dem Gate 106 und einem als Drain agierenden Gebiet angelegt wird und in dem ein als Source fungierendes Gebiet mit Masse verbunden wird. Man erkennt, dass, wenn die zum Programmieren der linken Bitposition 226 und der rechten Bitposition 228 der Zelle 220 angewendeten Spannungen erhöht oder für längere Zeit beibehalten werden, die Anzahl der Elektronen oder die Ladungsmenge, die an diesen Positionen gespeichert wird, erhöht oder anderweitig variiert werden kann. Dies macht es möglich, dass die Zelle 220 für eine weitere Ladungsspeicherung verwendet werden kann. Beispielsweise können unterschiedliche Ladungsmengen unterschiedlich programmierten Zuständen entsprechen. In dem dargestellten Beispiel kann beispielsweise die linke Bitposition 226 und die rechte Bitposition 228 so gesehen werden, dass diese vier unterschiedliche Zustände oder Pegel besitzen, d. h. 1, 2, 3 und 4, wobei der Pegel 1 einer Situation entspricht, in der die Positionen blank bzw. leer oder nicht programmiert sind, und die Pegel 2, 3 und 4 entsprechen zunehmend größeren gespeicherten Ladungsmengen. In Bezug auf die linke Bitposition 226 entspricht beispielsweise ein Pegel 2 einer relativ geringen gespeicherten Ladungsmenge 340, während die Pegel 3 und 4 zunehmend größeren Mengen an gespeicherter Ladung 342 bzw. 344 entsprechen.
  • Man erkennt, dass die Menge der Ladung, die in den jeweiligen Positionen 226 und 228 gespeichert ist, die Größe des Stromes beeinflusst, der zwischen dem als Source fungierenden Gebiet und dem als Drain fungierenden Gebiet während einer Leseoperation fließt, und auch den Pegel einer Schwellwertspannung (Vt) beeinflusst, der an das Gate 106 angelegt werden muss, um einen derartigen Stromfluss hervorzurufen. Somit kann der Pegel der gespeicherten Bits bestimmt werden, indem die Drain-Source-Ströme (die manchmal auch als Kernstrom Icore bezeichnet werden) sowie die entsprechenden angelegten Schwellwertgate-(Wortleitungs-)Spannungen untersucht werden. Z. B. können gemessene Ströme und/oder Schwellwertspannungen, die innerhalb eines ersten, zweiten, dritten oder vierten Bereichs liegen, etwa kennzeichnend sein für einen Pegel 1, Pegel 2, Pegel 3 oder Pegel 4 für ein spezielles Bit.
  • Es kann ferner beachtet werden, dass, obwohl die Ladungseinfangschicht 216 im Wesentlichen nicht leitend ist und darin eingefangene Elektronen im Wesentlichen in den Gebieten 226 oder 228 lokal erhalten bleiben, die Wirkungen der komplementären Bitsteuerung sich in einem höheren Maße bemerkbar machen können, wenn duale Bits auf verschiedene Pegel programmiert werden können, etwa 340, 342 und 344. Wenn beispielsweise die linke Bitposition 226 nicht programmiert (Pegel 1) oder nur geringfügig programmiert ist (Pegel 2) und die rechte Bitposition 228 stark programmiert ist (Pegel 4), können einige der Ladungen, die zum Programmieren des rechten Bits verwendet werden, das linke Bit beeinflussen, und es kann ein Stromfluss in der Zelle während des Auslesens des linken Bits hervorgerufen werden, der beispielsweise höher als erwartet ist. Dies kann in ähnlicher Weise bewirken, dass die zum Auslesen des linken Bits erforderliche Schwellwertspannung erhöht wird, so dass diese Vt mehr einem Pegel 3 als dem eigentlichen Pegel 1 oder dem Pegel 2 des linken Bits entspricht. In ähnlicher Weise kann die Ladung (bzw. der Mangel davon) des linken Bits bewirken, dass das rechte Bit bei einem geringeren Strom als erwartet ausgelesen wird, oder dass die Schwellwertspannung, die zum Auslesen des rechten Bits erforderlich ist, abgesenkt ist, so dass diese Vt mehr einem tieferen Bitpegel entspricht.
  • 4 ist ein Graph 400, der eine derartige Situation darstellt, in der duale bzw. doppelte Bits innerhalb einer Zelle auf vier unterschiedliche Pegel programmiert werden können, und wobei die Ladungen in den Zellen einander beeinflussen können. Ein Bereich für Schwellwertlesespannungen (Vt) für eines der Bits wird in Millivolt (mV) gemessen und ist auf der x-Achse aufgetragen, während die Verteilung oder die Anzahl der Häufigkeit des Auftretens für spezielle Vt's auf der x-Achse im logarithmischen Maßstab aufgetragen ist. Der Graph 400 enthält vier unterschiedliche beispielhafte Gruppierungen von Gruppen 402, 404, 406, 408, die den vier unterschiedlichen Pegeln entsprechen, die das Bit besitzen kann. Jede der Gruppen enthält mehrere Kurven, die die Verschiebung in der Auslese-Vt für das gemessene Bit angeben, wenn der Pegel des benachbarten oder komplementären Bits geändert wird (beispielsweise erhöht).
  • Z. B. enthält die Gruppe 402 drei Kurven 412, 414, 416, die den Zuständen 1-2, 1-3 und 1-4 entsprechend zugeordnet sind. Man erkennt, dass wenn das benachbarte Bit stärker programmiert ist, ein Bereich von Werten für Vt für das gelesene Bit (das in allen Kurven 412, 414, 416 in der Gruppe 402 auf dem Pegel 1 bleibt) ansteigt. In der Kurve 412, in der das komplementäre Bit auf einen Pegel 2 programmiert ist, fällt beispielsweise der Wert der Vt für das ausgelesen Bit innerhalb eines Bereichs von ungefähr 3000 bis ungefähr 3500 mV. In der Kurve 416 in der das komplementäre Bit auf den Pegel 4 programmiert wird, wird jedoch der Bereich der Vt-Werte für das ausgelesene Bit in einem Bereich von ungefähr 3700 bis ungefähr 4200 mV nach oben verschoben. Man erkennt, dass ähnliche Verschiebungen, jedoch nicht so ausgeprägt, auftreten, wenn das ausgelesene Bit auf die Pegel 2, 3 und 4 programmiert wird und das benachbarte Bit die programmierten Pegel 1, 2, 3 und 4 durchläuft. Dies kann man entsprechend in den Gruppen 404, 406 und 408 erkennen.
  • 5 zeigt schematisch einen Bereich 500 eines Speicherkerns, wenn dieser beispielsweise zumindest den Teil des Arrays 100 enthält, der in 1 gezeigt ist. Das schematische Schaltbild zeigt eine Zeile oder Reihe aus Speicherzellen, die Speicherzellen 501 bis 504 enthält, wovon jede der in 3 dargestellten Speicherzelle 220 und/oder der in 2 dargestellten Speicherzelle 220a entsprechen kann. Die jeweiligen Speicherzellen 501 bis 504 sind in einer Anordnung entsprechend einer virtuellen Masse angeordnet, so dass Paare der Speicherzellen eine gemeinsame Bitleitung aufweisen. Beispielsweise ist in dem gezeigten Beispiel die Speicherzelle 501 mit den Bitleitungen 508 und 509 verknüpft; die Speicherzelle 502 ist mit den Bitleitungen 509 und 510 verknüpft; die Speicherzelle 503 ist mit den Bitleitungen 510 und 511 verknüpft; und die Speicherzelle 504 ist mit den Bitleitungen 511 und 512 verknüpft. Die Zellen 501 und 502 besitzen die gemeinsame Bitleitung 509, die Zellen 502 und 503 besitzen die gemeinsame Bitleitung 510 und die Zellen 503 und 504 besitzen die gemeinsame Bitleitung 511. Des weiteren sind die Speicherzelle mit einer gemeinsamen Wortleitung 106 verbunden, die als ein Steuergate für die Zellen dient.
  • Die Speicherzellen in dem dargestellten Beispiel sind Doppelbitzellen derart, dass abhängig von den Wortleitungsspannungen und den Bitleitungsanschlüssen, die Speicherzellen 501 bis 504 in der Lage sind, an den Positionen 515 bis 522 Bits zu schreiben, auszulesen und zu löschen. Die Speicherung mehrerer Bits wird ermöglicht, zumindest teilweise, durch eine dielektrische Ladungseinfangschicht 212, die zwischen den Bitleitungen und der Wortleitung angeordnet ist. Die dielektrische Ladungseinfangschicht 212 enthält mehrere isolierende Schichten 214, 218 (beispielsweise ein oxidbasiertes Material), die eine Ladungseinfangschicht 216 einschließen (beispielsweise ein nitridbasiertes Material). Um eine Leseoperation beispielsweise an der Stelle 515 auszuführen, wird das Source so ausgewählt, dass es mit der Bitleitung 508 verbunden ist und das Drain wird so augewählt, dass es mit der Bitleitung 509 verbunden ist, und eine Versorgungsspannung wird an die Bitleitung 508 und eine Gatespannung an die Wortleitung 106 angelegt. Während eines Programmiervorgangs an der Stelle 515 werden die Funktionen des Source und des Drains vertauscht, so dass das Source so festgelegt ist, dass es mit der Bitleitung 509 verbunden ist, während das Drain so festgelegt ist, dass es mit der Bitleitung 508 verbunden ist. Um beispielsweise an der Position 516 einen Auslesevorgang vorzunehmen, wird das Drain mit der Bitleitung 508 verbunden und das Source mit der Bitleitung 509 verbunden.
  • Die Ladungseinfangschicht oder ONO-Schicht 216 ermöglicht es, dass unterschiedliche Bits in mehreren Zuständen oder Pegeln gespeichert werden. Beispielsweise können abhängig von der an die Speicherzellen 501 bis 504 durch das Steuergate oder die Wortleitung 106 während des Programmierens angelegten Spannung unterschiedliche Ladungsmengen an den Positionen 515 bis 522 gespeichert werden. Die unterschiedlichen Ladungsmengen entsprechen beispielsweise unterschiedlichen Bitzuständen oder Pegeln. Wenn vier unterschiedliche Ladungspegel (z. B. 1, 2, 3 und 4) an jeder der Bitpositionen 515 bis 522 gespeichert sind, dann kann jede 2-Bit-Zelle 501 bis 504 16 unterschiedliche Kombinationen an gespeicherten Daten aufweisen (z. B. 1-1, 1-2, 1-3, 1-4, 2-1, 2-2-, 2-3, 2-4, 3-1, 3-2, 3-3, 3-4, 4-1, 4-2, 4-3 und 4-4).
  • Ein oder mehrere Aspekte der vorliegenden Erfindung ermöglichen eine sehr genaue Bestimmung der Bitpegel durch Kompensieren von parasitären Komponenten oder dem parasitären Verhalten, das in einem Bitleitungsdecodiersignalweg bzw. Bitleitungsdecodierweg vorhanden ist. Dies ermöglicht es, dass eine Spannung an dem Drain einer Kernspeicherzelle auf einem relativ konstanten Pegel unabhängig von Änderungen im Stromfluss durch den Bitleitungsdecodierweg gehalten werden kann, wobei derartige Änderungen im Strom ansonsten bewirken würde, dass die Spannung an dem Drain der Kernspeicherzelle variiert, da diese Drainspannung von einem Spannungsabfall über den parasitären Komponenten in dem Bitleitungsweg beeinflusst wird, und der Spannungsabfall über diesen parasitären Komponenten ändert sich, wenn der Strom in dem Bitleitungsdecodierweg variiert. Das Beibehalten dieser Drainspannung auf einem relativ konstanten Pegel ist wichtig, da die Schwankungen in dieser Spannung das Auslesen von Daten aus der Kernspeicherzelle stören können, da diese Drainspannung dann unter Umständen nicht mit einer Drainspannung einer Referenzspeicherzelle „übereinstimmt”, mit der die Kernzelle verglichen wird. Dies würde beispielsweise zu einem Vergleichsergebnis für „ungleiche” Zellen führen, da die Kernspeicherzelle und die Referenzspeicherzelle nicht unter den gleichen Bedingungen betrieben bzw. ausgelesen würden, was zu ungenauen Datenauslesevorgängen führen kann.
  • Da ferner Architekturen mit virtueller Masse in Doppelbitspeichern verwendet werden, so dass die Kernspeicherzellen zusammen in einer Kette verbunden sind, kann ein großer (im Allgemeinen seitlich gerichteter) Leckstrom auftreten, wenn die Drainspannung erhöht wird (beispielsweise um eine Zelle auszulesen), da die umgebenden Knoten lediglich auf einem tieferen Spannungspegel unangeschlossen bzw. potentialfrei oder schwebend gehalten werden. Um diese Leckströme zu vermeiden, können ein oder mehrere benachbarte „Schutz-(P-)Knoten” von einem Vorverstärker auf dem gleichen Spannungspegel wie das Drain der gerade ausgelesenen Kernzelle aufgeladen werden. Wenn dies durchgeführt wird, gibt es keine Vorspannung oder Spannungsdifferenz zwischen dem Drain und dem P-Knoten, so dass kein Strom dazwischen fließt oder „als Leckstrom” auftritt. Man kann somit erkennen, dass es wichtig ist, die Spannung an dem P-Knoten sehr nahe an der Drain-Spannung zu halten, um seitliche Leckströme zwischen dem Drain- und dem P-Knoten zu unterbinden (beispielsweise von einem höheren Potential zu einem niedrigeren Potential). Ein Leckstrom würde einen Fehler in dem Strom hervorrufen, der gerade ausgelesen wird, wobei ein zu geringer Strom ausgelesen wird, wenn ein gewisser Anteil des Stromes von dem Drain in den P-Knoten abfließt oder wobei ein zu großer Strom ausgelesen wird, wenn ein Teil des Stromes von dem P-Knoten in das Drain zufließt. Wie bei der Kernzelle kann die Spannung an dem P-Knoten auf Grund von parasitären Komponenten in einem Bitleitungsdecodierweg variieren.
  • Wie bei der Spannung an dem Drain einer Kernspeicherzelle wird folglich gemäß einem oder mehreren Aspekten der vorliegenden Erfindung eine Kompensation im Hinblick auf parasitäre Komponenten bzw. Anteile innerhalb eines Bitleitungsdecodierweges vorgesehen, um eine im Wesentlichen konstante Spannung an einem „Schutzknoten” beizubehalten, der wiederum dazu dient, seitliche Leckströme zu unterbinden. Des weiteren wird in konventionellen Gestaltungsformen, wie sie etwa offenbart sind in „Erfassungs- bzw. Fühlverfahren mit virtueller Masse für schnelle Flash-Speicher mit geringer Leistung und 1,8 Volt 2-2-Bitzellen”, BINH QUANG LE, aus einer Dissertation, die in der Elektrotechnikabteilung für fortgeschrittene Studien der Stanford-Universität unter teilweise Erfüllung der Erfordernisse für den Grad des Doktors der Philosophie eingereicht wurde, November 2003, 148 Seiten, versucht, diese seitlichen Leckströme zu unterbinden, indem mehrere (beispielsweise drei Drain- und drei Schutzknoten) Knoten auf benachbarten Bitleitungen aufgeladen werden. Die hierin vorgeschlagene Vorgehensweise benötigt lediglich einen einzelnen „D”- und „P”-Knoten, die aufgeladen werden müssen, – so dass die Fühlgeschwindigkeit für den Strom bzw. die Erfassungsgeschwindigkeit ansteigt und die Leistungsaufnahme deutlich absinkt.
  • 6 ist eine schematische Darstellung, in der eine beispielhafte Schaltungsanordnung 600 gemäß einem oder mehreren Aspekten der vorliegenden Erfindung gezeigt ist, wodurch das Kompensieren im Hinblick auf bitleitungsparasitäre Effekte ermöglicht wird. Insbesondere können Verluste, die über den bitleitungsparasitären Elementen bzw. Komponenten auftreten, so kompensiert werden, dass eine Drainspannung auf einem relativ konstanten Pegel gehalten werden kann, was wiederum eine genauere Bestimmung von Bitpegeln ermöglicht. Ohne auf die angegebenen Beispiele einschränken zu wollen, wird die Schaltung 600 im Zusammenhang mit dem Fühlen bzw. Erfassen von Strom in einer transistorbasierten Speicherzelle, etwa einer Doppelbit-Flash-Speicherzelle, beschrieben. Folglich ist die Schaltung 600 funktionsmäßig mit einer Reihe oder Kette 602 aus derartigen Doppel-Speicherzellen verbunden. In dem dargestellten Beispiel ist die Schaltung 600 funktionsmäßig mit einer speziellen Zelle 604 innerhalb der Reihe 602 so verbunden, dass eine Bestimmung des Stromflusses durch die Zelle 604 möglich ist, wenn spezielle Spannungen an die Zelle 604 angelegt sind. Zum Zwecke der Erläuterung soll in dem dargestellten Beispiel die linke Seite der Doppelbitzelle 604 ausgelesen werden (beispielsweise an der Position 606) derart, dass eine Bitleitung 608, die mit der Zelle 604 verbunden ist, einem als Drain 610 fungierenden Bereich der Zelle 604 entspricht. Folglich fließt ein Strom (Icore) 612, der durch die Zelle 604 fließt, wenn geeignete Spannungen an die Zelle angelegt werden, von dem Drain 610 zu dem Source 614 der Zelle 604, wenn eine geregelte Spannung 616 an die Bitleitung 608 und eine ausreichende Gatespannung Vg 618 an das Gate 620 der Zelle 604 angelegt werden (beispielsweise über eine Wortleitung, die als ein Gate für die jeweiligen Zellen in der Reihe 602 dient).
  • Die Schaltung enthält eine Differenzverstärkerkomponente 622 und eine Stromkompensationsrückkopplungskomponente 624, die beide funktionsmäßig mit einem Bitleitungsweg 626 verbunden sind. Die Stromkompensationsrückkopplungskomponente 624 umfasst ferner eine Rückkopplungsklemmeinrichtung 628. Die Differenzverstärkerkomponente 622, die Bitleitung 626 und eine Ausgangsstufe 630 sind funktionsmäßig mit der Versorgungsspannung Vcc 616 verbunden. In ähnlicher Weise enthalten die Differenzverstärkerkomponente 622, die Bitleitung 626 und die Ausgangsstufe 630 in dem vorliegenden Beispiel jeweilige Abschalt-(PD)P- oder PMOS-Transistoren 632, 643, 636, die funktionsmäßig mit der Versorgungsspannung 616 verbunden sind, wobei die jeweiligen Source-Anschlüsse (S) der PD-Transistoren mit der Versorgungsspannung 616 verbunden sind. Zu beachten ist, dass wenn ein PD-Signal hochpegelig ist, die jeweiligen Transistoren 632, 634, 636 ausgeschaltet sind, so dass die Schaltung 600 deaktiviert ist. Des weiteren ist zu beachten, dass ein sehr geringer Spannungsabfall über den PD-Bauelementen 632, 634, 636 auftritt (beispielsweise in der Größenordnung von ungefähr 1 bis 5 mV). Die Abschalteinrichtungen 632, 634, 636 werden lediglich als Durchgangskomponenten für Vcc 616 für die jeweiligen dahinterliegenden Knoten erachtet.
  • Die Differenzverstärkerkomponente 622 enthält einen linken und einen rechten Zweig 638, 639, die jeweils einen ersten 640 und einen zweiten 642 oberen Transistor parallel zueinander, und einen ersten 644 und einen zweiten 646 unteren Transistor parallel zueinander aufweisen, wobei diese in Reihe mit den oberen Transistoren angeschlossen sind. In dem dargestellten Beispiel sind der erste 640 und der zweite 642 obere Transistor P- oder PMOS-Transistoren, während der erste 644 und der zweite 646 untere Transistor jeweils ein N- oder NMOS-Transistor ist. Der Differenzverstärker 622 ist so gestaltet, dass das Drain (D) des ersten oberen Transistors 640 mit dem Drain (D) des ersten unteren Transistors 644 verbunden ist. In ähnlicher Weise ist das Drain (D) des zweiten oberen Transistors 642 funktionsmäßig mit dem Drain (D) des zweiten unteren Transistors 646 verbunden. Des weiteren sind die jeweiligen Dreinanschlüsse des ersten oberen und des ersten unteren Transistors 640, 644 mit einem Knoten 645 verbunden, der einem Steuersignal (CASCTL) 647 entspricht. Des weiteren ist das Drain des zweiten oberen Transistors 642 mit dem Gate dieses Transistors 642 verbunden. Die Sourceanschlüsse (S) der unteren Transistoren 644 und 646 sind mit dem Drain eines NMOS-Transistors 648 verbunden, dessen Source mit Masse verbunden ist, und dem Gate (G) dieses Transistors ist ein Vorspannungssignal (CAS-BIAS) 649 zugeleitet. Die jeweiligen Source-Anschlüsse (S) der oberen Transistoren 640, 642 sind funktionsmäßig mit dem Drain (D) des Abschalt-PD-Transistors 632 verbunden. Die Gateanschlüsse der oberen Transistoren 640, 642 sind miteinander verbunden (und damit mit dem Drain (D) des zweiten oberen Transistors 642), während die Gates (G) der unteren Transistoren 644, 646 mit Spannungspegeln CASREF 650 und CASFB 651 entsprechend verbunden sind.
  • Das Drain des Abschalttransistors 634 in der Bitleitung 608 ist mit dem Source (S) eines Bitleitungs-PMOS-Transistors 658 in dem Bitleitungsweg 626 verbunden. Das Gate (G) des Bitleitungs-PMOS-Transistors 658 ist mit einem Knoten 645 und damit mit dem Steuersignal CASCTL 647 verbunden. Das Drain (D) des Bitleitungsweg-PMOS 658 ist mit einem Knoten 660 verbunden, an welchem ein Spannungspegel von DATAB 661 anliegt. Das Drain (D) des Bitleitungsweg-PMOS 658 ist ferner mit dem als Drain (D) 610 fungierenden Bereich der Speicherzelle 604 verbunden. Diverse Elemente 662 (beispielsweise Widerstände, Transistoren, etc.) sind in dem Bitleitungsweg 626 zwischen dem Knoten 660 und dem Drain (D) 610 der Speicherzelle 604 dargestellt, um das parasitäre Verhalten zu repräsentieren, das innerhalb des Bitleitungsdecodierweges 626 auftritt. Es ist zu beachten, dass parasitäre Bitleitungskomponenten einen zugehörigen Widerstandswert (Rp) ergeben, der einen Spannungsabfall entlang des Bitleitungswegs 626 als Funktion des Stroms Icore 612, der durch den Bitleitungsweg fließt, erzeugt. Entsprechend dem Spannungsabfall über Rp ist die Spannung (Vd) an dem als Drain (D) 610 fungierenden Gebiet der Kernspeicherzelle 604 gleich zu der Spannung an DATAB 661 minus dem Widerstand der parasitären Bitleitungskomponenten Rp mal dem Strom Icore 612. Diese reduzierte Drainspannung kann zu ungenauen Datenausleseergebnissen führen, wenn die Drainspannung (Vd) eigentlich im Wesentlichen gleich DATAB 661 sein soll, so als wenn ein Vergleich zwischen einer Referenzzelle, an deren Drain beispielsweise DATAB angelegt ist, durchgeführt wurde.
  • Das Drain (D) des Abschalttransistors 636 der Ausgangsstufe 630 ist mit dem Source (S) eines P- oder PMOS-Transistors 666 verbunden, wobei das Drain (D) des Transistors 666 mit einem Ende eines Verstärkungseinstellwiderstands Rgain 667 verbunden ist, dessen anderes Ende mit Masse verbunden ist. Das Gate (G) des Transistors 666 wird mit dem Gate (G) des Bitleitungs-PMOS-Transistors 658 und damit mit dem Steuersignal CASCTL 647 verbunden. Beispielsweise kann Rgain 667 einen Wert von ungefähr 15000 bis ungefähr 30000 Ohm aufweisen. Der Ausgang der Schaltung 600 kann an einem Knoten 668, der zwischen dem Drain (D) des Transistors 666 und dem ersten Ende des Verstärkungseinstellwiderstands 667 angeordnet ist, abgegriffen werden. Das Ausgangssignal der Schaltung ist eine Funktion des Stromes Icore 612, der in der Bitleitung 608 und damit durch die Speicherzelle 604 fließt. Dieser Kernstrom 612 ist wiederum eine Funktion der in der Speicherzelle 604 gespeicherten Ladungsmenge und insbesondere in der linken Hälfte der Zelle gespeicherten Ladungsmenge – in dem dargestellten Beispiel, die Position 606, – und ist ferner eine Funktion der jeweiligen Spannungen Vd und Vg an dem Drain (D) 610 und dem Gate (G) 620 der Zelle 600 während eines Lesevorgangs. Das Ausgangssignal der Schaltung 600 kann als Eingangssignal (SAIN) 669 für einen Fühlerverstärker (nicht gezeigt) verwendet werden, der dieses Eingangssignal verwendet, um den Pegel der in der Position 609 gespeicherten Ladung zu bestimmen. Die Stromkompensationsrückkopplungskomponente 624 umfasst einen linken und einen rechten Zweig 670, 671, wobei der linke Zweig einen oberen Widerstand R1 672 und einen unteren NMOS-Transistor 673 aufweist und wobei der rechte Zweig einen oberen PMOS-Transistor 674 und einen unteren NMOS-Transistor 675 besitzt. Das Source (S) des oberen PMOS-Transistors 674 ist funktionsmäßig mit dem Drain (D) des Abschalttransistors 632 verbunden. Das Drain (D) des oberen PMOS-Transistors 674 ist mit dem Drain (D) des unteren NMOS-Transistors 675 verbunden. Jeweilige Sourceanschlüsse (S) der unteren NMOS-Transistoren 673, 675 sind funktionsmäßig mit dem Drain (D) eines NMOS-Transistors 628 verbunden, der als eine Rückkopplungsklemmeinrichtung dient. Das Source (S) des NMOS-Transistors 628 ist mit Masse verbunden, während das Gate (G) des Transistors 628 mit einem Vorspannungssignal (CAS-BIAS) 649 verbunden ist. Das Gate des NMOS-Transistors 675 ist auf das Drain (D) dieses Transistors 675 sowie auf das Gate des NMOS-Transistors 673 zurückgekoppelt. Das Drain (D) des unteren Transistors 673 ist mit einem ersten Ende eines Widerstands R1 672 über einen Knoten 677 verbunden, der mit dem Gate (G) des Transistors 646 und somit dem Spannungspegel CASFB 651 verbunden ist. Das zweite Ende des Widerstands R1 672 ist mit dem Spannungspegel DATAB 661 verbunden. In ähnlicher Weise ist das Gate (G) des oberen PMOS-Transistors 674 mit der Steuersignalspannung CASCTL 647 verbunden.
  • Im Hinblick auf die Funktionsweise der Schaltung 600 dient die Stromkompensationsrückkopplungskomponente 624 dazu, die Spannung Vd an dem als Drain 610 fungierenden Gebiet in Reaktion auf Änderungen im Strom Icore 612 in dem Bitleitungsdecodierweg 626 einzustellen, der den Spannungsabfall der parasitären Komponenten 662 in der Bitleitung (beispielsweise auf Grund von RP) beeinflusst und damit auch die Drainspannung Vd beeinflusst. Die Drainspannung Vd kann auf einem gewünschten Pegel unabhängig von Änderungen in dem Bitleitungsstrom Icore 612 konstant gehalten werden, so dass diese Spannung mit einer Drainspannung einer Referenzzelle „übereinstimmt”. Auf diese Weise können die Kernzelle und die Referenzzelle miteinander unter idealen Spannungsbedingungen verglichen werden, um Auslesefehler und einen Verlust an Arbeitsbereich zu vermeiden.
  • Da insbesondere das Steuersignal CASCTL 647, das an das Gate (G) des Bitleitungstransistors 658 angelegt wird, auch an dem Gate (G) des oberen Transistors 674 in der Stromkompensationsrückkopplungskomponente 624 anliegt, fließt der gleiche Strom durch diese beiden Bauelemente 658 und 674 (vorausgesetzt dass diese Bauelemente gleich dimensioniert sind). Diese gleichen Vorspannungsbedingungen ermöglichen auch, dass die Bauelemente so dimensioniert werden, dass sie ein gewünschtes Verhältnis, etwa 1 zu 2, 1 zu 4, etc. aufweisen. Der rechte Zweig 671 der Stromkompensationsrückkopplungskomponente bzw. Netzwerke 624 besitzt einen Strom 680, der ein Verhältnis des Stromes in dem Bitleitungsweg oder k mal Icore beträgt, wobei k das Verhältnis angibt.
  • Der untere Transistor 675 in dem rechten Zweig 671 der Stromkompensationsrückkopplungskomponente 624 bildet einen Stromspiegel mit dem unteren Transistor 673 in dem linken Zweig 670. Der Strom 680 in dem rechten Zweig 671 wird über den linken Zweig 670 gespiegelt und damit fließ dieser durch den Widerstand 672. Da der Strom, der durch den Widerstand R 671 fließt, in einem bestimmten Verhältnis zum Strom steht, der durch den Bitleitungsweg fließt, oder k mal Icore ist, ist die am Knoten 677 auftretende Spannung gleich der DATAB-Spannung 661, die an dem zweiten Ende des Widerstands 672 anliegt, minus dem Spannungsasbfall an R1, wobei dieser Spannungsabfall gleich R1 mal dem k-fachen von Icore ist. Wenn folglich der Strom Icore 612, der durch den Bitleitungsweg 626 fließt, ansteigt, steigt auch der durch R1 fließende Strom an, wodurch der Spannungsabfall über R1 erhöht wird, wodurch die Spannung an dem Knoten 677 verringert wird. Die verringerte Spannung an dem Knoten 677 wird auf den Transistor 646 in der Differenzverstärkerkomponente 622 zurückgekoppelt. Folglich bewirkt die Differenzverstärkerkomponente 622, dass die CASCTL-Spannung 647 an dem Knoten 645 reduziert wird in dem Versuch, ein Gleichgewicht in dem linken und dem rechten Zweig 638, 6309 aufrecht zu erhalten. Das Reduzieren von CASCTL 647 bewirkt, dass der PMOS-Transistor 648 in dem Bitleitungsweg 626 starker durchschaltet, da CASCTL 647 seinem Gate (G) zugeleitet ist, und die Gate-zu-Source-Vorspannung an diesem Bauelement 658 somit ansteigt. Dies bewirkt, dass der PMOS-Transistor 658 starker leitet, wodurch der Spannungsabfall an ihm verringert wird, so dass DATAB 661 an dem Knoten 660 näher an Vcc durch eine größere Einwirkung von Vcc 616 herangezogen wird. Die Kompensationskomponente 624 und die Differenzverstärkerkomponente 622 erhöhen damit die DATA-Spannung 661 an dem Knoten 660, wenn Icore 612 ansteigt, wodurch der Spannungsabfall über den parasitären Bitleitungskomponenten kompensiert wird und damit die Spannung Vd an dem als Drain 610 fungierenden Bereich im Wesentlichen konstant gehalten wird.
  • Die Rückkopplungsklemmeinrichtung 628 verhindert eine positive Rückkopplung, die sich aus der Stromkompensationsrückkopplungskomponente 624 ergeben kann, wenn das Erhöhen der DATAB-Spannung 661 an den Knoten 660 selbst zu einem erhöhten Strom Icore 612 in dem Bitleitungsdecodierweg 626 führt. Die Rückkopplungsklemmeinrichtung 628 begrenzt das Ausmaß an positiver Rückkopplung, so dass der Betrag an Kompensation gesteuert werden kann. Insbesondere legt die Vorspannung CAS-BIAS 649 (die typischerweise von einer Vorspannungserzeugungsschaltung erzeugt wird), die dem Gate (G) der Rückkopplungsklemmeinrichtung 628 zugeführt wird, den maximalen Strom fest, der durch die Einrichtung 628 fließen kann, was wiederum den Betrag des Stromes begrenzt, der durch den linken und den rechten Zweig 670, 671 der Stromkompensationsrückkopplungskomponente 624 fließen kann. Das Begrenzen der Höhe des Stromes, der durch den linken Zweig 670 fließen kann, regelt, wie klein CASFB 651 an dem Knoten 677 werden kann, da die Spannung CASFB 651 an dem Knoten 677 gleich ist zu der Spannung von DATAB 661 an dem zweiten Ende des Widerstands 672 minus dem Strom 680 in dem linken Zweig mal R1. Das Definieren einer unteren Grenze für CASFB 651 begrenzt, wie weit CASCTL 647 abfallen kann und damit auch um wie viel DATAB 661 in dem Bitleitungsweg 626 während des aktiven Kompensierens heraufgesetzt oder erhöht werden kann. Zu beachten ist, dass obwohl die Erläuterung hierin das Erhöhen von DATAB 661 und damit zur Spannung Vd an dem als Drain 610 fungierenden Bereich betrifft, die Spannung DATAB 661 und damit die Drainspannung Vd in einem oder mehreren Aspekten der vorliegenden Erfindung in ähnlicher Weise auch verringert werden kann.
  • Zu beachten ist, dass die Drainspannung Vd im Wesentlichen so gesteuert wird, dass diese möglichst nahe an CASREF 650 liegt (beispielsweise da eine Drainspannung einer Referenzzelle ebenfalls im Wesentlichen bei CASREF gehalten wird). Beispielsweise kann das Potential, das zum Kompensieren des Spannungsabfalls an den parasitären Bitleitungskomponenten erforderlich ist, als Vcomp bezeichnet werden. Wenn kein Strom durch die Bitleitung fließt, ist Vcomp 0 und der Knoten 660 (sowie das Kernzellendrain (Knoten 610)) werden auf CASREF eingestellt. Wenn ein positiver Strom von der Kernzelle gezogen wird, wird jedoch DATAB 661 an dem Knoten 660 um Vcomp verschoben, so dass das Kerndrain (Knoten 610) weiterhin auf CASREF bleibt. Das Verhältnis Vcomp/Icore kann als die Kompensationsimpedanz der Schaltung definiert werden. Vorzugsweise ist die Kompensationsimpedanz gleich den parasitären Bitleitungskomponenten, die an dem DATAB-Knoten 660 gesehen werden. Zu beachten ist, dass der Stromspiegelfaktor K und der Wert des Widerstandes R1 so gewählt sind, dass die gewünschte Kompensationsimpedanz festgelegt wird. Ferner kann durch Steuern der Rückkopplung der Schaltung die Rückkopplungsklemmeinrichtung 628 in effizienter Weise den maximalen Wert für Vcomp festlegen. Des weitem ist zu beachten, dass ein oder mehrere Aspekte der vorliegenden Erfindung Anwendungsmöglichkeiten besitzen, die über Flash-Speicher und/oder eine Architektur mit virtueller Masse hinausgehen. Eine Verwendung ist eine beliebige Stromfühleranwendung bzw. Stromerfassungsanwendung, in der ein geregelter Fühlerknoten (DATAB) benötigt wird.
  • 7 ist eine schematisch Darstellung, in der eine weitere anschauliche Schaltungsanordnung 700 ähnlich zu jener in 6 gezeigt ist, die aber zum Regulieren der Spannung Vp an einem Schutz-(P)Knoten dient, anstatt dass die Spannung Vd an einem als Drain fungierenden Bereich 610 gesteuert wird. Der Schutzknoten 710 ist jedoch benachbart zu dem Drain 610 einer Speicherzelle 604, die gerade ausgelesen wird, angeordnet, um seitliche Leckströme 713 zu unterbinden, wobei derartige Leckströme sich zwischen dem Drain 610 und diesem Knoten 710 einstellen können, wenn die Drainspannung Vd erhöht wird, um einen Lesevorgang auszuführen. Viele der Komponenten, Elemente, Teile, etc., die in 7 gezeigt sind, sind ähnlich zu jenen in 6 und werden daher mit den gleichen Bezugszeichen belegt. Da diese ähnlichen Komponenten, Elemente, Teile, etc. in ähnlicher Weise wie ihre jeweiligen zugeordneten Komponenten in 6 funktionieren, werden diese der Einfachheit halber in 7 nicht erläutert.
  • Um die seitlichen Leckströme 713 zwischen dem Drain 610 und dem Knoten 710 zu unterbinden, wird die Spannung Vg an dem Knoten 710 auf ein Spannungspotential Vp gelegt, das im Wesentlichen gleich ist der Spannung Vd an dem Drain 610. Auf diese Weise wird kein Strom hervorgerufen, der von dem Drain 610 zu dem Knoten 710 oder umgekehrt als „Leckstrom” auftritt. Dennoch kann der Spannungspegel Vp an diesem Knoten 710 durch einen Spannungsabfall über den parasitären Komponenten 762 in einem Vorverstärkerweg 726, der zu dem Schutzknoten 710 führt, beeinflusst werden. Genauer gesagt, die Spannung Vp an dem Schutzknoten 710 ist im Wesentlichen gleich einem Spannungspegel eines Vorverstärkers (PRE) 761, der an dem Knoten 760 anliegt. Jedoch besitzen die parasitären Komponenten 762, die zwischen dem Knoten 760 und dem Knoten 710 angeordnet sind, einen zugehörigen Widerstandswert Rp und es entsteht ein Spannungsabfall an diesem Widerstand, wenn ein Strom Ip 712 durch den Vorverstärkerweg 726 fließt. Die Spannung Vp an dem Knoten 710 ist damit gleich dem Spannungspegel PRE 713 minus dem Spannungsabfall an Rp mal dem Strom Ip. Es ist zu beachten, dass eine Änderung in der Spannung Vp bei 710 zu seitlichen Leckströmen 713 führen kann, da das Drain 610 und der Knoten 710 unähnliche Potentiale aufweisen. Folglich dient die Stromkompensationsrückkopplungskomponente 624 dazu, die Schutzknotenspannung Vp auf einem gewünschten Pegel (beispielsweise bei oder ungefähr Vd) zu halten, unabhängig von Schwankungen, sowohl wechselstrommäßig als auch gleichstrommäßig, in Ip.
  • Ähnlich zu der Funktionsweise der Schaltung 600 in 6 wird ein Steuersignal PRECTL 747, das dem Gate (G) eines PMOS-Transistors 758 in dem Vorverstärkerweg 726 zugeführt wird, auch dem Gate (G) des oberen Transistors 674 in der Stromkompensationsrückkopplungskomponente 624 in der Anordnung 700, die in 7 gezeigt ist, zugeleitet. Auf diese Weise wird ein gleicher Stromfluss durch die Transistoreinrichtungen 758 und 674 hervorgerufen. Es wird auf diese Weise ein Strom 780 in dem rechten Zweig 671 der Stromkompensationsrückkopplungskomponente 624 erzeugt, der gleich einem Verhältnisfaktor mal dem Strom Ip 712 ist, der durch den Vorverstärker 726 fließt. Dieser Strom 780 ist gleich k mal Ip, wobei k dem Verhältnisfaktor entspricht, und wobei k eine Funktion der relativen Dimensionierung der Transistoren 758 und 674 ist. Dieser Strom 780 wird dann in den linken Zweig 670 der Stromkompensationsrückkopplungskomponente 624 gespiegelt, so dass ein Spannungspegel PREFB 751 am Knoten 677 absinkt, wenn der Strom k mal Ip 780 ansteigt (und damit eine Funktion einer Zunahme des Vorverstärkerstroms Ip ist). PREFB 751 wird kleiner, wenn Ip ansteigt, da die Spannung an dem Knoten 677 gleich der PRE-Spannung 761 ist, die an dem zweiten Ende des Widerstands R1 angelegt ist, minus dem Spannungsabfall über diesem Widerstand 672, der gleich R1 mal k mal Ip ist.
  • Eine Abnahme von PREFB 751 bewirkt, dass der Pegel von PRECTL 747 kleiner wird, wenn die Differenzverstärkerkomponente 622 versucht, ein Gleichgewicht in dem linken und dem rechten Zweig 638, 639 Aufrecht zu erhalten. Das Reduzieren von PRECTL 747 bewirkt, dass das PMOS-Bauelement 758 in dem Vorverstärkerweg 726 starker durchschaltet, da PRECTL 747 an dessen Gate (G) anliegt, und die Gate-zu-Source-Vorspannung an diesem Bauelement 758 somit ansteigt. Dies führt dazu, dass das PMOS-Bauelement 758 besser leitet, wodurch der Spannungsabfall darüber verringert wird, so dass PRE 761 an dem Knoten 760 näher an die Referenzspannung Vcc 616 gezogen wird. Die Kompenstionskomponente 624 und die Differenzverstärkerkomponente 622 in dieser Anordnung 700 erhöhen somit die REF-Spannung 761 an dem Knoten 760, wenn Ip 712 ansteigt, wodurch der Spannungsabfall in den parasitären Komponenten des Vorverstärkers kompensiert wird und somit die Spannung Vp an dem Schutzknoten 710 im Wesentlichen konstant gehalten wird (beispielsweise bei oder nahe der Drainspannung Vd), um damit seitliche Leckströme 713 zwischen dem Drain 610 und dem Schutzknoten 710 zu unterbinden.
  • Der Transistor 628 dient in ähnlicher Weise als eine Rückkopplungsklemmeinrichtung in der Schaltung 700, indem der Betrag des Stroms 780 begrenzt wird, der in der Stromkompensationsrückkopplungskomponente 624 fließen kann, und somit kann das Ausmaß, mit welchem PREFB 751 und PRECTL 747 herabgesetzt werden können, und damit PRE 761 und Vp erhöht werden können, eingestellt werden. Zu beachten ist, dass der NMOS-Transistor 790 als eine Vorspannungsquelle für die Ausgangsstufe der Differenzverstärkerkomponente 622 dient. Zu beachten ist auch, dass, obwohl ein einzelner Schutzknoten 710 hierin erläutert ist, eine beliebige geeignete Anzahl an derartigen Schutzknoten in der Nähe einer Speicherzelle angeordnet werden kann, um Leckströme zu unterbinden, und dass jeweilige Spannungen an weiteren derartigen Schutzknoten in ähnlicher Weise relativ konstant gehalten werden können, wie dies hierin beschrieben ist.
  • 8 ist eine Blockansicht, in der eine vereinfachte schematische Darstellung einer beispielhaften Kompensationsschaltung 800 gemäß einem oder mehreren Aspekten der vorliegenden Erfindung gezeigt ist, wobei eine Konfiguration mit einem gemeinsamen Source angegeben ist. Ein Operationsverstärker 802 ist vorgesehen, der ausgebildet ist, CASREF 650 und CASFB 651 als Signale an entsprechend dem invertierenden und dem nicht invertierenden Eingang zu empfangen. Der Ausgang des Operationsverstärkers 802 ist mit den jeweiligen Gates (G) von PMOS-Transistoren 658, 674 verbunden, deren Sourceanschlüsse (S) mit der Versorgungsspannung Vcc 616 verbunden sind. Das Drain (D) des Transistors 658 ist mit dem Knoten 660 verbunden, der wiederum mit einem ersten Anschluss eines Widerstands Rp verbunden ist, der den Widerstand von parasitären Komponenten in einem Bitleitungsweg 626 simuliert, durch den ein Kernstrom Icore 612 fließt. Der zweite Anschluss des Widerstands Rp ist mit dem Drain (D) 610 einer Kernspeicherzelle (nicht gezeigt) verbunden. Ferner ist ein Spannungspegel bei DATAB 660 einer Stromkompensationsrückkopplungskomponente 624 von dem Knoten 660 zugeleitet.
  • Das Drain (D) des Transistors 674 ist mit der Stromkompensationsrückkopplungskomponente 624 verbunden, und es wird ein Strom 680 durch den Transistor 624 in die Stromkompensationsrückkopplungskomponente 624 eingeprägt. Dieser Strom 680 ist gleich k mal Icore, wobei k ein Verhältnis angibt, das aus den relativen Größen der Transistoren 658 und 674 abgeleitet wird. Die Stromkompensationsrückkopplungskomponente erfasst die DATAB-Spannung und den Strom, der durch die Bitleitung fließt. Diese beiden Informationen werden verwendet, um eine stromkompensierte DATAB-Spannung (CASFB) zu erzeugen. Folglich wird in Abhängigkeit der jeweiligen Pegel von CASREF 650 und CASFB 651 das Gate des Transistors 658 starker angesteuert, um den Pegel von DATAB 660 anzuheben, und damit eine Stromkompensation davon zu erreichen.
  • 9 zeigt in ähnlicher Weise eine vereinfachte schematische Ansicht einer beispielhaften Kompensationsschaltung 900 gemäß einem oder mehreren Aspekten der vorliegenden Erfindung, wobei die Schaltung 900 eine Konfiguration mit Source-Folger aufweist. Wie in 8 ist ein Operationsverstärker 902 vorgesehen der ausgebildet ist, CASREF 650 und CASFB 651 als Signale zu empfangen. Jedoch liegen diese Signale an dem nicht invertierenden und dem invertierenden Eingangsanschluss des Operationsverstärkers an. Der Ausgang des Operationsverstärkers ist mit dem Gate (G) eines NMOS-Transistors 904 verbunden, dessen Source (S) mit dem Knoten 660 verbunden ist, und dessen Drain (D) mit dem Drain (D) eines PMOS-Transistors 906 verbunden ist. Der Knoten 660 ist mit dem Drain (D) 610 einer Kernspeicherzelle (nicht gezeigt) über den Widerstand R1 verbunden, und es fließt ein Kernstrom Icore 612 durch die Zelle.
  • Es wird ein Spannungspegel von DATAB 661 an die Stromkompensationsrückkopplungskomponente 624 durch den Knoten 660 angelegt. Das Gate (G) des PMOS-Transistors 906 ist mit dem Gate (G) des PMOS-Transistors 674 gekoppelt, und ist auf das Drain (D) des Bauelements 906 zurückgekoppelt. Entsprechende Sourceanschlüsse (S) der Transistoren 906 und 674 sind mit der Versorgungsspannung Vcc 616 verbunden. Das Drain (D) des Transistors 674 ist mit der Stromkompensationsrückkopplungskomponente 624 verbunden und liefert einen Strom 680, der ein Verhältnisfaktor mal dem Strom 612 in dem Bitleitungsweg 626 ist. Insbesondere ist der Strom 689 gleich k mal Icore, wobei k ein Verhältnisfaktor ist, der eine Funktion der relativen Größen der Transistoren 906 und 674 ist. Daher werden abhängig von den Werten CASREF und CASFB die Transistoren 904, 906 und 674 so angesteuert, dass der Strom k mal Icore 680 und der Spannungspegel DATAB 661 der Stromkompensationsrückkopplungskomponente 624 zugeleitet werden, wodurch in Reaktion darauf eine stromkompensierte DATAB-Spannung erzeugt wird. Zu beachten ist, dass obwohl die Schaltungen 800 und 900 der 8 und 9 im Hinblick auf die Signale CASREF und CASFB einem Kernstrom, etc. erläutert sind, diese Schaltungen nicht darauf eingeschränkt sind. Beispielsweise können die Schaltungsanordnungen 800 und 900 auch auf einen Schutzknoten P angewendet werden, der in etwa in 7 dargestellt ist, sowie auf andere geeignete Arten von Schaltungen.
  • Obwohl die Erfindung mit Bezug zu einer oder mehreren Ausführungsformen gezeigt und beschrieben ist, erkennt der Fachmann, dass äquivalente Änderungen oder Modifizierungen möglich sind, wenn er diese Anmeldung und die beigefügten Zeichnungen studiert. Die Erfindung umschließt alle derartigen Modifizierungen und Änderungen. Im Hinblick auf die diversen Funktionen, die von den zuvor beschriebenen Komponenten (Anordnungen, Bauelemente, Schaltungen, etc.) ausgeführt werden, sollen die Begriffe (einschließlich einer Referenz auf eine „Einrichtung”), die zum Beschreiben derartiger Komponenten eingesetzt werden, einer beliebigen Komponente entsprechen, sofern dies nicht anders angegeben ist, die die spezifizierte Funktion der beschriebenen Komponente ausführt (d. h. mit dieser funktionell äquivalent ist), selbst wenn diese strukturell nicht mit der offenbarten Struktur übereinstimmt, die die Funktion in den hierin dargestellten beispielhaften Ausführungsformen der Erfindung ausführt. Obwohl ein spezielles Merkmal der Erfindung unter Umständen in Bezug auf lediglich eine von mehreren Ausführungsformen offenbart ist, kann ein derartiges Merkmal auch mit einem oder mehreren anderen Merkmalen der anderen Ausführungsformen nach Bedarf und, wenn dies vorteilhaft ist, für eine gegebene spezielle Anwendung kombiniert werden. Ferner sollen in dem Maße, in dem die Begriffe „enthält”, „besitzt”, „hat”, „mit” oder Variationen davon, in der detaillierten Beschreibung oder in den Ansprüchen verwendet werden, diese Begriffe eine einschließende Bedeutung ähnlich zu dem Begriff „umfassend” besitzen. Auch der Begriff „beispielhaft”, wie er hierin verwendet ist, soll lediglich ein Beispiel bedeuten und nicht die bestmögliche Art und Weise.
  • Industrielle Anwendbarkeit
  • Die hierin offenbarte Stromfühlerschaltungsarchitektur kann auf dem Gebiet der Datenspeicherung und Datenauslese angewendet werden, um falsche oder fehlerhafte Ausleseergebnisse zu unterbinden.

Claims (10)

  1. Drainspannungsregelungs-Schaltung (600), die ausgebildet ist, eine im Wesentlichen konstante Spannung an einem Drain (610) einer Speicherzelle (604) beizubehalten, indem parasitäre Anteile in einem Bitleitungsdecodierweg (626) kompensiert werden, wobei die Schaltung umfasst: eine Stromkompensationsrückkopplungskomponente (624), die eine Einstellung der Drainspannung Vd ermöglicht, indem eine Spannung DATAB (661) in dem Bitleitungsdecodierweg (626) als eine Funktion eines Stromes Icore (612), der durch den Bitleitungsdecodierweg fließt, eingestellt wird, wobei der durch den Bitleitungsdecodierweg fließende Strom zu einem Spannungsabfall über den parasitären Bitleitungskomponenten (662) führt, der die Drainspannung reduziert, wobei das Einstellen der Spannung DATAB (661) den Spannungsabfall über den parasitären Bitleitungskomponenten kompensiert, um damit die Drainspannung Vd auf einem im Wesentlichen konstanten Pegel zu halten.
  2. Schaltung (600) nach Anspruch 1, die ferner umfasst: eine Differenzverstärkerkomponente (622), die funktionsmäßig zwischen der Stromkompensationsrückkopplungskomponente (624) und dem Bitleitungsdecodierweg (626) angeschlossen ist, wobei die Differenzverstärkerkomponente (622) eine Spannung CASFB (651) von der Stromkompensationsrückkopplungskomponente (624) empfängt und in Reaktion darauf eine Spannung CASCTL (647) einstellt, wobei die Spannung CASCTL (647) das Einstellen der Spannung DATAB (661) durch Regeln der Einwirkung einer Versorgungsspannung Vcc (616) auf den Bitleitungsdecodierweg (626) ermöglicht.
  3. Schaltung (600) nach Anspruch 2, die ferner umfasst: einen Bitleitungstransistor (658) in dem Bitleitungsdecodierweg (626), der von der eingestellten Spannung CASCTL (647) angesteuert ist, wodurch die Einwirkung der Versorgungsspannung Vcc (616) auf den Bitleitungsdecodierweg (626) in selektiver Weise regelbar ist.
  4. Schaltung (600) nach Anspruch 3, wobei die Spannung CASFB (651), die von der Stromkompensationsrückkopplungskomponente (624) ausgegeben wird, gleich der Spannung DATAB (661) weniger einem Faktor ist, der eine Funktion des Kernstroms Icore (612) ist.
  5. Schaltung (600) nach Anspruch 4, wobei die Stromkompensationsrückkopplungskomponente (624) umfasst: einen linken Zweig (670) mit einem oberen Widerstand R1 (672) und einem unteren Transistor (673); und einen rechten Zweig (671) mit einem oberen Transistor (674) und einem unteren Transistor (675), wobei die Spannung CASCTL (674) an den oberen Transistor (674) angelegt wird, um einen Strom k mal Icore (680) in dem rechten Zweig (671) zu erzeugen, der gleich dem Strom Icore (612), der in dem Bitleitungsweg (626) fließt, mal einem Verhältnisfaktor ist, wobei der Verhältnisfaktor k eine Funktion der relativen Grollen des oberen Transistors (674) und des Bitleitungstransistors (658) ist, wobei die unteren Transistoren (673, 675) ausgebildet sind, den Strom in dem rechten Zweig (671) in den linken Zweig (670) zu spiegeln, und wobei ein erster Anschluss des Widerstands R1 (672) mit einem Knoten (677) verbunden ist, wobei die Spannung CASFB (651) von der Stromkompensationsrückkopplungskomponente (624) ausgegeben wird, und ein zweiter Anschluss des Widerstandes R1 (672) daran anliegend die Spannung DATAB (661) aufweist, so dass die Spannung CASFB (651) gleich der Spannung DATAB (661) minus dem Spannungsabfall über dem Widerstand R1 (672) ist, wobei der Spannungsabfall an R1 gleich k mal Icore mal R1 ist.
  6. Schaltung (600) nach Anspruch 5, die ferner umfasst: eine Rückkopplungsklemmeinrichtung (628), die funktionsmäßig mit der Stromkompensationsrückkopplungskomponente (624) verbunden ist, um den Grad an Kompensation zu begrenzen, den die Stromkompensationsrückkopplungskomponente bereitstellen kann.
  7. Schaltung (600) nach Anspruch 6, wobei die Rückkopplungsklemmeinrichtung umfasst: einen Transistor (628), der funktionsmäßig mit dem linken (670) und dem rechten (671) Zweig der Stromkompensationsrückkopplungskomponente (624) verbunden ist, um den Strom zu begrenzen, der durch diese Zweige fließen kann, und damit den Spannungsabfall zu begrenzen, der über dem Widerstand R1 (672) auftritt, und damit auch das Ausmaß zu reduzieren, mit welchem die Spannung CASFB (651) reduziert wird.
  8. Schaltung (600) nach Anspruch 7, wobei die Differenzverstärkerkomponente (622) umfasst: einen linken Zweig (638) mit einem ersten oberen Transistor (640) und einem ersten unteren Transistor (644), die in Reihe geschaltet sind; und einen rechten Zweig (639) mit einem zweiten oberen Transistor (642) und einem zweiten unteren Transistor (646), die in Reihe geschaltet sind, wobei der erste obere Transistor (646) und der zweite obere Transistor (642) parallel zueinander geschaltet sind und der erste untere Transistor (644) und der zweite untere Transistor (646) parallel zueinander geschaltet sind, wobei die Spannung CASFB (651) aus der Stromkompensationsrückkopplungskomponente (645) dem zweiten unteren Transistor (646) zugeleitet ist, und wobei die eingestellte Spannung CASCTL (647) an den Bitleitungstransistor (658) von einem Knoten (645) der Differenzverstärkerkomponente (622), der zwischen dem ersten oberen Transistor (640) und dem ersten unteren Transistor (644) angeordnet ist, ausgegeben wird.
  9. Schaltung (600) nach Anspruch 8, die ferner umfasst: eine Ausgangsstufe (630), die funktionsmäßig mit dem Bitleitungsdecodierweg (626) verbunden ist, und von der eine Spannung SAIN (669) abgegriffen werden kann, die kennzeichnend ist für den Strom (612), der durch den Bitleitungsdecodierweg (626) und damit durch die Speicherzelle (604) fließt, wobei diese Spannung verwendet werden kann, um einen in der Speicherzelle (604) gespeicherten Bitpegel zu bestimmen.
  10. Schaltung (600) nach Anspruch 9, wobei: ein Vorverstärkertransistor einen PMOS-Transistor umfasst, und/oder der erste (640) und der zweite (642) obere Transistor der Differenzverstärkerkomponente (622) jeweils PMOS-Transistoren aufweisen, und/oder der erste (644) und der zweite (646) untere Transistor der Differenzverstärkerkomponente (622) entsprechend einen NMOS-Transistor aufweisen, und/oder der untere Transistor (673) in dem linken Zweig (670) der Stromkompensationsrückkopplungskomponente (624) einen NMOS-Transistor aufweist, und/oder der obere Transistor (674) in dem rechten Zweig (671) der Stromkompensationsrückkopplungskomponente (624) einen PMOS-Transistor aufweist, und/oder der untere Transistor (675) in dem rechten Zweig (671) der Stromkompensationsrückkopplungskomponente (624) einen NMOS-Transistor aufweist, und/oder der Transistor (628) der Rückkopplungsklemmeinrichtung einen NMOS-Transistor aufweist, und/oder der Wert von R1 (672) auf einem gewünschten Kompensationspotential Vcomp und einem Strommultiplikationsfaktor k basiert.
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