DE4028575C2 - Speicheranordnung mit einer Vielzahl elektrisch programmier- und löschbarer Speicherzellen - Google Patents

Speicheranordnung mit einer Vielzahl elektrisch programmier- und löschbarer Speicherzellen

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Description

Die Erfindung bezieht sich auf eine Speicheranordnung mit einer Vielzahl elektrisch programmier- und löschbarer Speicherzellen nach dem Oberbegriff des Anspruchs 1.
Elektrisch programmierbare Metalloxidhalbleiter-Nur- Lese-Speicher (MOS-EPROMs) enthalten häufig Speicherzellen mit elektrisch isolierten Gate-Elektroden (auf schwebendem Potential befindlichen Gates). Diese schwebenden Gates sind in typischer Ausführung vollständig von Isoliermaterial um­ geben und aus einer polykristallinen Siliziumschicht (Polysiliziumschicht) hergestellt. Informationen werden in Speicherzellen oder -elementen durch Ladung der schwebenden Gates gespeichert. Die Ladung wird auf die schwebenden Gates durch verschiedene Mechanismen, wie Avalanche-Injektion, Ka­ nal-Injektion, Durchtunneln usw. je nach Konstruktion der Zellen transportiert. Die Zellen werden allgemein dadurch gelöscht, daß man die Matrix ultravioletter Strahlung aus­ setzt. Beispiele für diese Zellen sind in den US-PS'n 3 500 142, 3 660 819, 3 755 721 und 4 099 196 beschrieben. In ei­ nigen Fällen sind diese Zellen elektrisch löschbar (EEPROM- Zelle). Ein Beispiel einer solchen Zelle ist in der US-PS 4 203 158 gezeigt.
Es ist seit vielen Jahren bekannt, daß bei Verwendung von EPROM-Zellen in einer Speichermatrix teilweise eine Schaltung erforderlich ist, welche die Bauelemente voneinan­ der elektrisch trennt. Dies kann erforderlich sein, um das Lesen einer Zelle ohne Beeinträchtigung von benachbarten Zellen oder das Programmieren einer Zelle ohne die Zerstö­ rung der Programmierung einer anderen Zelle zu ermöglichen. Hierzu wird als Beispiel auf die US-PS'n 3 728 695 und 4 698 787 hingewiesen.
Die nach Auffassung der Anmelderin dem Gegenstand der vorliegenden Anmeldung am nächsten kommende Druckschrift ist die US-PS 4 698 787. Diese Druckschrift beschreibt die Verwendung einer Zelle mit asymmetrischen Source- und Drain- Zonen in einer Speichermatrix. Dort sind Verfahren zum se­ lektiven Löschen beschrieben. Das Patent beschreibt die Verwendung von Ansteuertransistoren in Zuordnung zu Wort­ leitungen zum Isolieren. Wie zu sehen sein wird, ermöglicht die Erfindung ein Blocklöschen in einer Matrix ohne Verwen­ dung von Entkopplungs- oder anderen Transistoren, die über die Wortleitung der Matrix aktiviert werden.
Aufgabe der Erfindung ist es, bei einer Speicheranord­ nung der eingangs genannten Art ein selektives Löschen eines Teils der Speicherzellen zu ermöglichen.
Diese Aufgabe wird erfindungsgemäß durch eine Speicher­ anordnung mit den Merkmalen des Patentanspruchs 1 gelöst.
Die vorliegende Erfindung wird in Verbindung mit einer EPROM-Zelle, insbesondere einer elektrisch löschbaren Zelle, die als "Flash"-EPROM-Zelle bezeichnet wird, verwendet.
Die Erfindung befaßt sich mit einer Speicheranordnung mit einer Vielzahl von elektrisch programmierbaren und elek­ trisch löschbaren Speicherzellen, von denen jede einen Sour­ ce-Bereich, einen Drain-Bereich, ein schwebendes Gate und ein Steuergate aufweist. Verwendet werden mehrere Blöcke, von denen jeder mehrere im wesentlichen parallele Bitlei­ tungen (Spalten) hat. Die Drain-Bereiche der Zellen sind mit den Bitleitungen gekoppelt. Der Speicher weist eine Vielzahl von Wortleitungen auf, die im wesentlichen rechtwinklig zu den Bitleitungen verlaufen, wobei jede Wortleitung durchge­ hend ist und sich durch die Blöcke erstreckt. Bei einem be­ vorzugten Ausführungsbeispiel bilden Polysilizium-Wortlei­ tungen die Steuergates der Zellen. Jedem der Blöcke ist ein Source-Schalter zugeordnet. Jeder Schalter koppelt selektiv alle Source-Bereiche der Zellen in einem vorgegebenen Block mit einem von drei Potentialen. Eine Spalten-Adreßdecodier­ einrichtung dient zum Auswählen einer Mehrzahl von Bitlei­ tungen in einem der Blöcke zum Lesen und Programmieren. Wäh­ rend des Programmierens koppelt der Source-Schalter eines ausgewählten Blocks alle Source-Bereiche im ausgewählten Block an ein erstes Potential (z. B. Erde). Die Source-Berei­ che der Zellen in den nicht ausgewählten Blöcken werden mit einem zweiten Potential (z. B. 3,5 Volt) von den Source- Schaltern der nicht-ausgewählten Blöcke angelegt. Während des Löschens liegen allen Source-Bereiche im gewählten Block an einem dritten Potential (z. B. 12 Volt), und die Source- Bereiche der Zelle in den nicht-angesteuerten Blöcken sind mit Erde verbunden. Ein Teil der Spalten-Adreßdecodierein­ richtung dient zur Steuerung der Source-Schalter. Ein Zei­ len-Adreßdecodierer wählt die Wortleitungen im Speicher aus.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläu­ tert. In der Zeichnung zeigen:
Fig. 1 eine Schnittansicht durch eine Speicherzelle mit schwebendem Gate, die bei dem beschriebe­ nen Ausführungsbeispiel der Erfindung verwen­ det wird;
Fig. 2a die an die Source-Bereiche eines ausgewählten Blocks und eines nicht-ausgewählten Blocks während eines Löschvorgangs angelegten Po­ tentiale;
Fig. 2b die an die Source-Bereiche eines ausgewählten Blocks und eines nicht-ausgewählten Blocks während des Programmierens angelegten Poten­ tiale; und
Fig. 3 ein Blockschaltbild einer bevorzugten Anord­ nung des erfindungsgemäßen Speichers.
Beschrieben wird eine Flash-EPROM-Speicheranordnung, die ein selektives Löschen ermöglicht. In der folgenden Be­ schreibung werden zahlreiche spezielle Einzelheiten, bei­ spielsweise eine spezielle Anzahl von Bitleitungen in einem Block, angegeben, um das Verständnis für die vorliegende Erfindung zu erleichtern. Es ist jedoch für den Fachmann klar, daß die Erfindung auch ohne diese speziellen Einzel­ heiten realisiert werden kann. In anderen Fällen sind be­ kannte Prozesse und bekannte Schaltungen nicht im einzelnen beschrieben, um die Erläuterungen der Erfindung nicht mit überflüssigen Details zu belasten.
In einer älteren Anmeldung ist eine Schaltung beschrie­ ben, die in Verbindung mit der vorliegenden Erfindung ver­ wendet werden kann. Diese Schaltung verhindert Störbedin­ gungen in Bezugsbauelementen, die in den mit den Bitleitun­ gen gekoppelten Abtastverstärkern verwendet werden.
Gemäß Fig. 1 ist das Speicherelement bzw. die Speicher­ zelle, die bei dem beschriebenen Ausführungsbeispiel verwendet wird, auf einem Siliziumsubstrat, beispielsweise einem p-lei­ tenden Substrat 15 gebildet. (Das Bauelement in Fig. 1 ist in einer Zwischenphase seiner Herstellung gezeigt, die den Aufbau des Bauelements am besten erkennen läßt.) Das Bauelement weist zwei in gegenseitigem Abstand angeordnete dotierte Substratbe­ reiche, speziell einen Drain-Bereich 12 und einen Source-Be­ reich 13 auf. Ein schwebendes Gate 10 aus Polysilizium liegt allgemein über und zwischen diesen Bereichen und ist von diesen Bereichen durch eine Siliziumdioxid- oder andere Isolierschicht 14 isoliert. Die schwebende Gate-Elektrode 10 ist nach Beendi­ gung des Herstellungsprozesses vollständig von Isolierschichten umgeben und befindet sich daher auf elektrisch schwimmendem Po­ tential. Ein zweites Gate (Steuergate 11) ist über dem schwe­ bendem Gate 10 angeordnet; bei dem beschriebenen Ausführungs­ beispiel ist dieses Gate aus einer zweiten Polysiliziumschicht hergestellt. Dieses Steuergate ist ein durchgehender Polysili­ ziumstreifen, der eine Wortleitung im Speicher gemäß Fig. 3 bildet.
Das Speicherelement bei dem beschriebenen Ausführungsbei­ spiel verwendet asymmetrisch dotierte Source- und Drain-Berei­ che. Die Source- und Drain-Bereiche sind beide mit einem Arsen­ dotierstoff dotiert, und der Source-Bereich ist zusätzlich mit einem Phosphor-Dotierstoff dotiert. Daher ist der Source-Be­ reich tiefer dotiert, und außerdem überlappt der Source-Bereich das darüberliegende schwebende Gate. Die Verwendung dieser Be­ reiche beim Programmieren und Löschen ist in der o. g. älteren Anmeldung erörtert.
Es ist verständlich, daß die Zelle gemäß Fig. 1 unter Ver­ wendung bekannter NMOS-Technologie oder CMOS-Technologie herge­ stellt werden kann. Das in Fig. 1 dargestellte n-Kanal-Bauele­ ment kann direkt in einem p-leitenden Substrat oder bei Verwen­ dung eines n-leitenden Substrats in einer p-leitenden Vertie­ fung im Substrat hergestellt werden. Andere bekannte Variatio­ nen, beispielsweise die Verwendung sowohl von p-Vertiefungen als auch von n-Vertiefungen sind im Stande der Technik bekannt.
Die Speicherelemente werden in ihrer derzeitigen Verwendung dadurch programmiert (d. h. negative Ladung des schwebenden Ga­ tes), daß die Wortleitungen oder das Steuergate 11 an ein Po­ tential von angenähert +12 V, der Drain-Bereich auf ein Poten­ tial von angenähert +7 V und der Source-Bereich an Erde gelegt wird. Unter diesen Bedingungen tritt eine heiße Kanal-Elektro­ neninjektion durch die Oxid-Schicht 14 auf, die eine Stärke von etwa 11,5 nm bei dem beschriebenen Ausführungsbeispiel hat. Um die Zelle zu löschen, wird die Drain-Zone auf schwebendes Po­ tential gelegt, die Wortleitung oder das Steuergate 11 wird geerdet, und ein Potential von etwa +12 V wird an den Source-Be­ reich angelegt. Unter diesen Umständen wird Ladung vom schwe­ bendem Gate durchtunnelt. Während des Lesens der Zelle wird ein positives Potential, das kleiner als das zur Ladungsübertragung auf das schwebende Gate erforderliche Potential ist, an das Steuergate angelegt (z. B. 5 V), und ein Potential (z. B. 1 V) wird an den Drain-Bereich angelegt. Strom durch das Bauelement wird abgetastet, um festzustellen, ob das schwebende Gate negativ aufgeladen ist oder nicht. Wie bei anderen schwebenden Gate- Bauelementen verschiebt die negative Ladung auf dem schwebenden Gate die Schwellenspannung des Bauelements und macht es weniger leitend. Auf diese Weise kann mit Hilfe eines Abtast- bzw. Le­ severstärkers das Vorhandensein oder Fehlen von Ladung auf dem schwebenden Gate festgestellt werden. Daraus ergibt sich, ob eine Zelle mit einer binären Eins oder Null programmiert ist.
Überblick über die Speicherarchitektur
Im folgenden wird auf Fig. 3 Bezug genommen, gemäß der Speicherzellen bei dem beschriebenen Ausführungsbeispiel an den Schnittstellen der Wort- und Bitleitungen gebildet sind, was herkömmlicher Praxis entspricht. Die Drain-Anschlüsse der Speicherzellen sind mit der Bitleitung verbunden. Die Steuerga­ tes sind aus durchgehenden Polysiliziumstreifen gebildet, wel­ che sich über die Gesamtanordnung bzw. -Matrix erstrecken. Die allgemein parallelen Bitleitungen verlaufen rechtwinklig zu den untereinander allgemein parallelen Wortleitungen. So ist bei­ spielsweise der Drain-Bereich der Zelle 27 mit der Bitleitung 38 und der Source-Bereich 39 dieser Zelle mit einem Source- Schalter 51 gekoppelt. Die Wortleitung 29 erstreckt sich über eine Vielzahl anderer entlang der Wortleitung angeordneten Zel­ len.
Erfindungsgemäß sind die Zellen in Blöcken organisiert. Je­ der Block weist eine Vielzahl von Bitleitungen auf; so hat bei­ spielsweise jeder der Blöcke 40, 41, 42 in Fig. 3 bei dem be­ schriebenen Ausführungsbeispiel 128 Bitleitungen. Die Source- Bereiche aller Zellen in jedem der Blöcke sind mit einem ge­ meinsamen Knotenpunkt verbunden, wodurch der Knotenpunkt mit Hilfe eines Source-Schalters auf eines von drei Potentialen ge­ schaltet werden kann. Jedem der Blöcke ist ein Source-Schalter zugeordnet; so ist beispielsweise Block 40 mit dem Source- Schalter 50, Block 41 mit Source-Schalter 41 und Block 42 mit dem Source-Schalter 52 gekoppelt.
Der X-Decodierer 43 wählt eine einzelne Wortleitung im Speicher für jede der an ihn angelegten Adressen aus. Die Y-De­ codierer 44, 45 und 46 für jede der Y-Adressen wählen ein Byte (8 Bitleitungen) aus einem der Blöcke aus und koppeln 8 Bitlei­ tungen aus dem ausgewählten Block mit dem Abtast- bzw. Lesever­ stärker und Ausgangspuffern 54. (Nur ein Block ist für jede vorgegebene Y-Adresse ein ausgewählter Block). Die Source- Schalter werden vom Source-Y-Decodierer 60 gesteuert, der bei dem beschriebenen Ausführungsbeispiel Bestandteil der Y-Deco­ dierer 44, 45, 46 ist. Wie noch erläutert werden wird, bewirkt der Decodierer 60, daß die Source-Bereiche der Zellen in den ausgewählten und nicht-ausgewählten Blöcken mit einem von drei Potentialen zum Lesen, Programmieren und Löschen gekoppelt wer­ den.
Lösch/Programmier-Source-Bereich-Potentiale
Im folgenden wird auf Fig. 2A Bezug genommen, in der die während des Löschens für einen ausgewählten und einen nicht­ ausgewählten Block verwendeten Spannungen dargestellt sind. (Ein Block ist ausgewählt, wenn Zellen in diesem Block zum Pro­ grammieren oder Lesen ausgewählt sind. Die gesamten Blöcke wer­ den zum Löschen einzeln ausgewählt.) Block 20 stellt einen aus­ gewählten Block dar und weist eine Mehrzahl von Speicherzellen, beispielsweise Zelle 25 auf. Block 21 stellt einen nicht-aus­ gewählten Block dar, wobei wiederum eine Mehrzahl von Zellen innerhalb des Blocks angeordnet sind. Alle Source-Bereiche al­ ler Zellen innerhalb des Blocks 20 sind mit einem gemeinsamen Knoten oder einer Leitung 22 gekoppelt. In ähnlicher Weise sind alle Source-Bereiche der Zellen im Block 21 mit einer gemeinsa­ men Leitung oder einem Knotenpunkt 23 gekoppelt.
Wenn Block 20 ausgewählt ist, sind während des Löschens die Source-Bereiche der Zellen mit dem Programmierpotential (VPP) über die Source-Schalter (Fig. 3) verbunden. Dieses Program­ mierpotential beträgt bei dem beschriebenen Beispiel +12 V. Die Source-Bereiche für die nicht-ausgewählten Blöcke liegen über die Source-Schalter an Erde; dementsprechend ist die Leitung 23 mit Erde verbunden gezeigt. Zum Löschen sind alle Steuergates mit Erdpotential verbunden. Alle Drain-Bereiche werden schwe­ bend gelassen, so beispielsweise die Leitung 28 von Block 20, und die anderen Bitleitungen in den ausgewählten und nicht aus­ gewählten Blöcken bleiben schwebend. Bei diesen Bedingungen wird jede negative Ladung an den schwebenden Gates der Zellen in dem ausgewählten Block über den Source-Bereich entfernt, wo­ durch die schwebenden Gates gelöscht werden (wobei sie neutral geladen bleiben). Unter diesen Bedingungen werden alle Zellen in einem Einzelblock gelöscht, und die Speicherzellen in den nicht-ausgewählten Blöcken bleiben unverändert.
Fig. 2B zeigt die während des Programmierens von Zellen angelegten Potentiale. Auch hier sind zwei Blöcke gezeigt, ein ausgewählter Block 30 und nicht-ausgewählter Block 31. Jeder der Blöcke enthält eine Mehrzahl von Zellen, wobei alle Source- Bereiche der Zellen im Block 30 mit der Leitung 34 und alle Source-Bereiche aller Zellen im Block 31 mit Leitung 35 gekop­ pelt sind. Während des Programmierens sind alle Source-Bereiche im ausgewählten Block über den Source-Schalter mit Erde gekop­ pelt, und alle Source-Bereiche im ungewählten Block sind auf ein Potential VDI (Stör-Sperr-Potential) gelegt, das noch er­ läutert werden wird. Bei dem beschriebenen Beispiel ist VDI etwa +3,5 V.
Es sei angenommen, daß der X-Decodierer die Leitung 32 zum Programmieren ausgewählt hat und daß die Zellen entlang dieser Wortleitung im Block 30 programmiert werden sollen. Wenn bei­ spielsweise die Zelle 36 programmiert werden soll (d. h. das zu­ gehörige schwebende Gate wird negativ aufgeladen), so wird der Drain-Bereich der Speicherzelle 36 mit einem Programmierpoten­ tial VP (z. B. +7 V) verbunden, während die ausgewählte Wortlei­ tung 32 auf 12 V gehalten wird. Unter diesen Bedingungen wird Ladung vom Substrat auf das schwebende Gate übertragen. Da die Wortleitung 33 und die anderen Wortleitungen auf Null Potential gehalten werden, wird keine der anderen Zellen entlang der Bit­ leitung 37 programmiert. Die nicht-ausgewählten Bitleitungen sowohl im Block 30 als auch in den nicht-ausgewählten Blöcken werden auf Null Potential gehalten, so daß keine Programmierung in den anderen Speicherzellen sowohl entlang der ausgewählten Wortleitung als auch entlang der nicht-ausgewählten Wortleitung programmiert wird.
Die Programmieroperation ist typischerweise eine langsame Operation, und es ist möglich, daß die +12 V, die an der ausge­ wählten Wortleitung anstehen, eine langsame Programmierung in Zellen entlang dieser Wortleitung in nicht-ausgewählten Blöcken bewirken, obwohl die Drain-Bereiche der Zellen in diesen Blöc­ ken mit Erde verbunden sind. Dies kann dadurch verhindert wer­ den, daß das Potential an den Source-Bereichen auf beispiels­ weise +5 V (das vom Speicher verwendete Nennpotential) angehoben wird. Dies ist in der US-PS 4 698 787 beschrieben. Es wurde je­ doch gefunden, daß durch diese Maßnahme ein langsame Löschung in Zellen entlang nicht-ausgewählter Wortleitungen stattfindet, da deren Steuergate auf Nullpotential, deren Drain-Bereiche auf Nullpotential und deren Source-Bereiche auf +5 V sind. Es wurde außerdem gefunden, daß es effektiver ist, die Source-Bereiche auf einem unterhalb von beispielsweise +5 V befindlichen Poten­ tial zu halten; dieses Potential ist als Potential VDI in Fig. 2B gezeigt. Bei dem beschriebenen Ausführungsbeispiel beträgt dieses Potential etwa +3,5 V. Dieses Potential ist genügend niedrig, um ein Löschen entlang nicht-ausgewählter Wortleitun­ gen zu verhindern, andererseits aber genügend hoch, um ein Pro­ grammieren entlang ausgewählter Wortleitungen zu verhindern.
Ausführungsbeispiel gemäß Fig. 3
In Fig. 3 sind nur drei Blöcke gezeigt. In der Praxis wer­ den wesentlich mehr Blöcke verwendet. Jeder Block enthält eine Mehrzahl von Bitleitungen (z. B. 128 Leitungen). Die spezielle Anzahl von Blöcken, die spezielle Anzahl von Bitleitungen pro Block und die spezielle Anzahl von Wortleitungen sind für die Erfindung, unkritisch.
Die Y-Decodierer 44, 45 und 46 können gewöhnliche Decodie­ rer sein, welche 8 Bitleitungen (oder irgendeine andere Anzahl) aus einem der Blöcke für die Kopplung mit den Abtastverstärkern auswählen. Eine Untergruppe der Y-Adressen wird vom Source-Y- Decodierer 60 benötigt, um ein Signal zu entwickeln, das an­ zeigt, welcher Block ausgewählt und - umgekehrt - welche Blöcke nicht-ausgewählt sind. Daher können die Signale für die Source- Schalter 50, 51 und 52 von einer Zwischendecodierstufe und dem zum Auswählen der Bytes aus den Blöcken verwendeten Y-Decodie­ rer kommen, oder es kann ein separater Source-Decodierer 60 verwendet werden. Wie gezeigt ist, koppelt jeder der Source- Schalter 50, 51 und 52 den ihm zugeordneten Block entweder an Erde, das Stör-Sperr-Potential oder das Programmierpotential VPP. Diese Schalter können gewöhnliche aus Feldeffekt-Transi­ storen hergestellte Schalter sein.
Es sei angenommen, daß der gesamte Speicher in Fig. 3 mit einem neuen Programm programmiert werden soll. Bevor dies ge­ schehen kann, werden alle Blöcke gelöscht. Wie in Verbindung mit 2A gesagt, koppeln die Source-Schalter jedes der Blöcke den ihnen jeweils zugeordneten Block (sequentiell zur Minimierung des Stromflusses) an das VPP-Potential. Die Source-Schalter für die nicht-ausgewählten Blöcke halten letztere auf Null. Die Y- Decodierer ermöglichen während dieser Löschoperation ein schwe­ bendes Potential der Drain-Elektronen. Der X-Decodierer koppelt die Wortleitungen mit Erdpotential. Auf diese Weise werden alle Zellen und alle Blöcke gelöscht. (Nach der Anfangsprogrammie­ rung ist zu erwarten, daß ein oder mehrere Blöcke zum Neupro­ grammieren ausgewählt wird oder werden. In diesem Falle werden nur die umzuprogrammierenden Blöcke gelöscht.)
Nach dem Löschen können die Zellen programmiert werden. Beispielsweise können alle Zellen im Block 41 programmiert wer­ den - jeweils ein Byte pro Zeiteinheit. Zum Programmieren kop­ peln die Source-Schalter 50 und 52 die Source-Bereiche für Blöcke 40 und 42 mit dem Stör-Sperr-Potential. Der Source- Schalter 51 verbindet die Source-Bereiche der Zellen im Block 41 mit Erde. Der X-Decodierer 43 wählt sequentiell eine Wort­ leitung pro Zeiteinheit zum Programmieren aus, und zwar durch Kopplung dieser Leitung mit +12 V. Die zu programmierenden Zel­ len liegen dann mit ihren Drain-Bereichen auf VP-Potential. Alle anderen Drain-Anschlüsse sowohl in den ausgewählten als auch nicht-ausgewählten Blöcken bleiben auf Erdpotential. Dies geschieht mit Hilfe der Y-Decodierer. Die Eingangsdaten bestim­ men, welche der Drain-Bereiche zum Programmieren mit VP gekop­ pelt werden.
Während des Lesens von Daten wird eine Wortleitung vom X- Decodierer ausgewählt, und bei dem beschriebenen Beispiel wird ein Byte von einem der Blöcke ausgewählt. Zum Lesen verbinden alle Source-Schalter sowohl der ausgewählten als auch der nicht-ausgewählten Blöcke die Source-Bereiche mit Erde. Die Drain-Bereiche (Bitleitungen) der ausgewählten Zellen in den ausgewählten Blöcken werden mit einem Potential von angenähert einem Volt verbunden. Die ausgewählte Wortleitung wird auf an­ genähert 5 V gehalten. Ob eine Zelle programmiert ist oder nicht, kann danach durch die Leitfähigkeit der Zelle unter Ver­ wendung gewöhnlicher Abtastverstärker festgestellt werden.
Vorstehend wurde eine Speicheranordnung für Flash-EPROMs beschrieben, welche so ausgebildet ist, daß sie ein blockweises Löschen ermöglicht.

Claims (10)

1. Speicheranordnung mit einer Vielzahl elektrisch pro­ grammier- und löschbarer Speicherzellen, die jeweils einen ersten Bereich (13; S), einen zweiten Bereich (12; D), ein schwebendes Gate (10) und ein Steuergate (11) aufweisen,
wobei die Speicherzellen in einer Matrix von im wesent­ lichen rechtwinklig zueinander verlaufenden Zeilen und Spal­ ten angeordnet sind,
wobei die Speicherzellen jeweils einer Zeile mit einer Wortleitung und die Speicherzellen jeweils einer Spalte mit einer Bitleitung gekoppelt sind,
wobei die Bitleitungen (28; 37; 38) mit den zweiten Be­ reichen (D) der zugehörigen Speicherzellen und die Wortlei­ tungen (32, 33; 29) mit den Steuergates der zugehörigen Speicherzellen verbunden sind, dadurch gekennzeichnet,
daß mehrere Blöcke (20, 21; 30, 31; 40, 41, 42) aus mit mehreren parallelen Bitleitungen (28; 37; 38) gekoppelten Speicherzellen gebildet sind, wobei jedem der Blöcke eine Schalteinrichtung (50, 51, 52) zum selektiven Koppeln der ersten Bereiche (S) der Speicherzellen (27) des Blocks mit einem ersten, zweiten oder dritten Potential zugeordnet ist,
daß eine erste Decodiereinrichtung (43) mit den Wortlei­ tungen (32, 33; 29) gekoppelt ist und erste Adreßsignale (AXO ... AXM) empfängt, um wenigstens eine der Wortleitungen (32, 33; 29) derart auszuwählen, daß das Potential der Steu­ ergates (11) der Speicherzellen entlang dieser Wortleitung (32, 33; 29) geändert wird, und
daß eine zweite Decodiereinrichtung (44, 45, 46; 60) mit den Bitleitungen und den Schalteinrichtungen (50, 51, 52) der Blöcke gekoppelt ist und zweite Adreßsignale (AYO ... AYP) empfängt, um wenigstens eine der Bitleitungen (38) in einem ausgewählten Block (20; 30; 41) auszuwählen und um die ersten Bereiche (S) der Speicherzellen mit einem der ersten, zweiten und dritten Potentiale zu koppeln.
2. Speicheranordnung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Bitleitungen jedes Blocks benachbarte Bit­ leitungen sind.
3. Speicheranordnung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß die ersten Bereiche Source-Bereiche (S) und die zweiten Bereiche Drain-Bereiche (D) sind.
4. Speicheranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Decodiereinrichtung (44-46, 60) zum Programmieren oder Löschen mehrere Bitlei­ tungen eines ausgewählten Blocks (20; 30; 41) auswählt und die Schalteinrichtungen (50, 51, 52) derart ansteuert, daß zum Programmieren die ersten Bereiche (S) der Speicherzellen in dem ausgewählten Block (30) mit dem ersten Potential und die ersten Bereiche der Speicherzellen in den nicht ausgewählten Blöcken (31) mit dem zweiten Potential (VDI) gekoppelt und beim Löschen die ersten Berei­ che (S) der Speicherzellen in dem ausgewählten Block (20) mit dem dritten Potential (VPP) und die ersten Bereiche (S) der Speicherzellen in den nicht ausgewählten Blöcken (21) mit dem ersten Potential gekoppelt sind.
5. Speicheranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das erste Potential ein Erdpo­ tential ist.
6. Speicheranordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das zweite Potential ein Stör- Sperr-Potential (VDI) von etwa +3,5 V ist.
7. Speicheranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das dritte Potential ein Pro­ grammierpotential (VPP) von +12 V ist.
8. Speicheranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Steuergates (11) der Spei­ cherzellen aus Abschnitten der Wortleitungen (32, 33; 29) gebildet sind.
9. Speicheranordnung nach Anspruch 8, dadurch gekenn­ zeichnet, daß die Wortleitungen (32, 33; 29) aus Polysilizi­ umstreifen bestehen.
10. Speicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Decodiereinrichtung während des Programmierens die zweiten Bereiche (D) der ausgewählten Speicherzellen (36) auf ein Programmierpotential (VPP) und die zweiten Bereiche (D) der nicht ausgewählten Speicherzel­ len sowohl in den ausgewählten (30) als auch in den nicht ausgewählten (31) Blöcken an Erdpotential legt und während des Löschens die zweiten Bereiche (D) der Speicherzellen so­ wohl der ausgewählten (20) als auch der nicht ausgewählten (21) Blöcke auf einem schwebenden Potential beläßt.
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