JP3737528B2 - フラッシュ・メモリ・デバイス、それのページ・バッファー資源の割り当てをする方法および回路 - Google Patents
フラッシュ・メモリ・デバイス、それのページ・バッファー資源の割り当てをする方法および回路 Download PDFInfo
- Publication number
- JP3737528B2 JP3737528B2 JP15064494A JP15064494A JP3737528B2 JP 3737528 B2 JP3737528 B2 JP 3737528B2 JP 15064494 A JP15064494 A JP 15064494A JP 15064494 A JP15064494 A JP 15064494A JP 3737528 B2 JP3737528 B2 JP 3737528B2
- Authority
- JP
- Japan
- Prior art keywords
- page buffer
- plane
- circuit
- page
- host bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/20—Employing a main memory using a specific memory technology
- G06F2212/202—Non-volatile memory
- G06F2212/2022—Flash memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
Description
【産業上の利用分野】
本発明は集積回路メモリ・デバイスの分野に関する。特に、本発明はフラッシュ・メモリ・デバイスのシェア・ページ・バッファー資源に関する。
【0002】
【従来の技術】
フラッシュ・メモリ・デバイスは、コンピュータ・システムの不揮発性ランダム・アクセス・データ記憶のためのフラッシュ・セル・アレイを搭載している。従来のフラッシュ・メモリ・デバイスは、フラッシュ・セル・アレイのエリアをプログラム設定し且つ消去する書き込み制御回路を有している。書き込み制御回路は、予め設定されたシーケンスのプログラム・レベル電圧をフラッシュ・セルに印加して、フラッシュ・セルをプログラム設定している。
【0003】
従来のフラッシュ・メモリ・デバイスは、オンチップ・プログラミング・データ・バッファーを採用して、フラッシュ・セル・アレイに対するプログラミング処理能力に高めていた。データ・バッファーは、一組のプログラミング・データをバッファーして、プログラミング速度の向上を可能にしている。データ・バッファーは、書き込み制御回路を用いて、プログラミング・データに対する高速アクセスを可能にしている。プログラミング・データに対する高速アクセスは、書き込み制御回路が、フラッシュ・セル・アレイの複数のバイトに対するプログラム・レベル電圧のサイクル化を解消している。
【0004】
このような従来のフラッシュ・メモリ・デバイスにおいて、ユーザは、一般的にプログラミング・データ・ブロックをデータ・バッファーにロードする入力/出力ドライバーを用いている。入力/出力ドライバーはフラッシュ・アレイ・プログラム・コマンドを書き込み制御回路に送り、その後、書き込み制御回路は、プログラミング・データをデータ・バッファーにアクセスして、フラッシュ・セル・アレイをプログラム設定する。入力/出力ドライバーは、書き込み制御回路が前のプログラミング・データ・ブロックからのプログラミングを終了した後に、次のプログラミング・データ・ブロックをデータ・バッファーにロードする。
【0005】
【発明が解決しようとする課題】
このような従来のフラッシュ・メモリ・デバイスでは、通常、書き込み制御回路がフラッシュ・セル・アレイをデータ・バッファーからプログラム設定している間に、入力/出力ドライバーがデータ・バッファーにアクセスできない欠陥があった。その結果、入力/出力ドライバーは、プログラム・オペレーションが終了するまでアイドル状態になる。この入力/出力ドライバーのアイドル時間は、プログラミングの性能をフラッシュ・メモリ・デバイスに対して低下させる結果になっていた。
【0006】
本発明の1つの目的は、フラッシュ・メモリ・デバイスのフラッシュ・アレイ・コントローラーとユーザの間にページ・バッファー資源を共有することによって、フラッシュ・メモリ・デバイスに対するプログラミング処理能力を改善することにある。
【0007】
本発明の別の目的は、各々ページ・プレーンがユーザ・モードまたはフラッシュ・アレイ・コントローラー・モードの何れかで機能する、複数のページ・プレーン・ページ・バッファーをフラッシュ・メモリ・デバイスのために提供することにある。
【0008】
本発明の別の目的は、プレーンがユーザ・モードの時に、ユーザがページ・プレーンにアクセスできるようにし、なおかつ、プレーンがフラッシュ・アレイ・コントローラー・モードの時に、フラッシュ・アレイ・コントローラーがページ・プレーンにアクセスできるようにすることにある。
【0009】
本発明の更なる目的は、ユーザがデータを他のページ・プレーンにロードしている間に、フラッシュ・アレイ・コントローラーが或るページ・プレーンからのデータによってフラッシュ・アレイをプログラム設定するようにして、ページ・バッファー・ページ・プレーンのなかでユーザ・モードとフラッシュ・アレイ・コントローラー・モードの割当を調整することにある。
【0010】
【課題を解決するための手段】
発明のこれらと他の目的は、フラッシュ・セル・アレイを備えたフラッシュ・メモリ・デバイスと、フラッシュ・セル・アレイをプログラム設定するフラッシュ・アレイ・コントローラー回路と、フラッシュ・アレイ・コントローラー回路とユーザの間で共有される資源を与えるページ・バッファー回路によって達成される。ページ・バッファー回路は、ページ・プレーンが各々スタティック・ランダム・アクセス・メモリ・アレイからなる一組のページ・プレーンを搭載している。ページ・バッファー回路は、ユーザ・モードにおいてホスト・バスでページ・プレーンに対するアクセスと、フラッシュ・アレイ・コントローラー・モードにおいてフラッシュ・アレイ・コントローラーによるページ・プレーンに対するアクセスを可能にするモード制御回路を更に搭載している。各々ページ・プレーンのためのユーザ・モードとフラッシュ・アレイ・コントローラー・モードは、複数の制御信号によって決定される。フラッシュ・メモリ・デバイスは、コマンドをホスト・バスで処理するインタフェース回路を更に搭載している。インタフェース回路は、制御信号を生成して、ページ・プレーンをユーザとフラッシュ・アレイ・コントローラー・モードに、ユーザからのコマンドの要求に基づいて割り当てている。
【0011】
本発明の他の目的と特徴と長所は、添付図面と次に示す詳細な説明から明らかになる。
【0012】
【実施例】
図1は、コンピュータ・システム300のブロック図である。コンピュータ・システム300は、中央処理装置(CPU)302と主記憶装置サブシステム304と一組のフラッシュ・メモリ・デバイス 310−314 から構成している。CPU302は主記憶装置サブシステム304とフラッシュ・メモリ・デバイス310−314とホスト・バス306で通信している。
【0013】
フラッシュ・メモリ・デバイス310−314はコンピュータ・システム300のランダム・アクセス不揮発性大型データ記憶を構成している。CPU302は、読取メモリ・サイクルをホスト・バス306上に生成して、フラッシュ・メモリ・デバイス310−314の内容を読み取る。CPU302は、書き込みコマンドと書き込みデータ・ブロックをフラッシュ・デバイス310−314にホスト・バス306で転送して、フラッシュ・メモリ・デバイス310−314に書き込む。
【0014】
図2は、フラッシュ・メモリ・デバイス310のブロック図である。フラッシュ・メモリ・デバイス310は、フラッシュ・セル・アレイ20とインタフェース回路40とフラッシュ・アレイ・コントローラー50と一組のページ・バッファー回路70と一組の制御レジスター回路80−85と一組の読取/書き込みパス回路30から構成している。
【0015】
フラッシュ・セル・アレイ20は、ランダム・アクセス不揮発性大型データ記憶を構成する。或る実施態様に対して、フラッシュ・セル・アレイ20は、一組の32個のフラッシュ・アレイ・ブロックとして構成されている。各々フラッシュ・アレイ・ブロックは64Kバイトのデータを記憶する。
【0016】
フラッシュ・メモリ・デバイス310が、ホスト・バス306に結合された状態で図示されている。ホスト・バス306は、ユーザ・アドレス・バス102と、ユーザ・データ・バス104と、ユーザ・コントロール・バス106を有している。
【0017】
読取/書き込みパス回路30は、フラッシュ・アレイ20にアクセスする読取/書き込み回路を備えている。例えば、読取/書き込みパス回路30は、フラッシュ・アレイ20のための列及び行アドレス・デコード回路を含んでいる。読取/書き込みパス回路30は、不具合なフラッシュ・セルがフラッシュ・アレイ20で検出される時に、アドレスをオーバーライドする冗長回路も含んでいる。読取/書き込みパス回路30は、参照フラッシュ・ビットを生成するミニ・アレイ回路と、参照フラッシュ・ビットとフラッシュ・アレイ20のビットを比較して、ビットがロジック・ステート1またはロジック・ステート0であるかについて決定するセンスパス回路も含んでいる。
【0018】
読取/書き込みパス回路30は、フラッシュ・アレイ20のビットと冗長ビットを選択するマルチプレクサー回路と、フラッシュ・アレイ20のハイとロー・バイトを選択して8ビット・アクセスと16ビット・アクセスを決めるマルチプレクサー回路も含んでいる。読取/書き込みパス回路30は、フラッシュ・アレイ20からフラッシュ・メモリ・デバイス310の出力パッドに対してデータを与える出力バッファー回路を含んでいる。
【0019】
読取/書き込みパス回路30はアドレス変更検出回路を含んでいる。アドレス変更検出回路は、アドレス変更が検出される時に制御パルスを生成する。制御パルスは、データが準備される前に、フラッシュ・アレイ20の出力に列をチャージする速度をはやくするために採用されている。
【0020】
読取/書き込みパス回路30は、フラッシュ・アレイ20にアクセスするための高電圧回路を含んでいる。例えば、読取/書き込みパス回路30は、フラッシュ・アレイ20のプログラミング・データのためにワードライン電圧を設定するVPXスイッチング回路と、プログラミング・ロード・ラインを設定するVPYゼネレーター回路を含んでいる。読取/書き込みパス回路30は、プログラミング中にフラッシュ・アレイ20の選択されていないブロックのソース電圧を設定するVSIゼネレーター回路も含んでいる。
【0021】
読取/書き込みパス回路30は、消去確認と消去後修復オペレーションだけでなく、プログラム確認オペレーションのために参照電圧レベルを生成するデジタル/アナログ変換回路も含んでいる。読取/書き込みパス回路30は、消去オペレーション中にソース電圧レベルをVPPに設定するVPSスイッチ回路も含んでいる。
【0022】
制御レジスター回路80−85は、一組の特殊制御レジスターと、読取/書き込みパス30を制御する付随回路を含んでいる。特殊制御レジスターは、中央制御バス100を介してプログラム設定されてアクセスされる。
【0023】
インタフェース回路40は、ホスト・バス306のコマンドを受けて処理して、フラッシュ・セル・アレイ20へのアクセスをホスト・バス306で可能にする。インタフェース回路40は、コマンドをユーザ・データ・バス104から受けて、コマンドを確認し、キュー・バス41でフラッシュ・アレイ・コントローラー50にコマンドを登録する。その後、フラッシュ・アレイ・コントローラー50は、フラッシュ・メモリ・デバイス310の適切な部分を用いて、コマンドを実行する。
【0024】
フラッシュ・アレイ・コントローラー50は、書き込みオペレーションをフラッシュ・アレイ20で実行するために特別に減少された命令セット・プロセッサーである。フラッシュ・アレイ・コントローラー50は、演算ロジック・ユニットと汎用レジスターと制御記憶装置と制御シーケンサーを含んでいる。フラッシュ・アレイ・コントローラー50は、キュー・バス41から受けたコマンドを用いて、制御記憶装置の適切なロケーションに送ってコマンドを実行する。
【0025】
制御アクセス回路60は、インタフェース回路40とフラッシュ・アレイ・コントローラー50の両方が中央制御バス100で制御レジスター回路80−85にアクセスできるようにする。フラッシュ・メモリ・デバイス310のノーマル・モード中に、フラッシュ・アレイ・コントローラー50は、制御アクセス回路60を制御して、中央制御バス100で制御レジスター回路80−85にアクセスする。
【0026】
フラッシュ・アレイ・コントローラー50は、書き込み制御信号とレジスター・アドレスを対応する書き込みデータと共に、制御アクセス回路60にバス52で転送して、特殊制御レジスターに書き込む。制御アクセス回路60は、書き込みサイクルを中央制御バス100で生成して、アドレス指定された特殊制御レジスターのプログラムを作成する。フラッシュ・アレイ・コントローラー50は、レジスター・アドレスと読取制御信号を制御アクセス回路60にバス52で転送して、特殊制御レジスターを読み取る。制御アクセス回路60は、読取アクセス・サイクルを中央制御バス100で生成して、アドレス指定された特殊制御レジスターを読み取る。
【0027】
制御レジスター回路80は、特殊制御レジスターと、一組の制御信号90に基づいて読取/書き込みパス30の高電圧回路を制御する回路を含んでいる。高電圧制御レジスターは、ソース・スイッチ・インタフェース・レジスターと、VPXとVPIXマルチプレクサーを制御するインタフェース・レジスターと、VPP/VCCスイッチ・インタフェース・レジスターと、参照ゼネレーターとマルチプレクサーとコンパレータを制御するインタフェース・レジスターと、プログラミング・データ・パス・インタフェース・レジスターを含んでいる。
【0028】
制御レジスター回路81は、一組の制御信号91に基づいて読取/書き込みパス30の特殊カラム・アクセス回路を制御する制御レジスターと回路を含んでいる。特殊カラム・アクセス制御レジスターは、ミニアレイ・インタフェース・レジスターと冗長インタフェース・レジスターと転写インタフェース・レジスターと内容アドレス指定可能メモリ・インタフェース・レジスターを含んでいる。
【0029】
制御レジスター回路82は、読取/書き込みパス30から一組のステータス信号92をセンスしてラッチする一組の読取専用レジスターを含んでいる。ステータス信号92は、フラッシュ・メモリ・デバイス310の入力パッドに対応するTTLバッファーの出力と、フラッシュ・セル・アレイ20の感知増幅器の出力と、ページ・バッファー・カウンター出力と、読取/書き込みパス30とフラッシュ・アレイ・コントローラー50プログラム・カウンターの出力とを含んでいる。
【0030】
制御レジスター回路83は、一組の制御信号93に基づいて読取/書き込みパス30の読み取られたパスを制御する制御レジスターと回路を含んでいる。読取パス制御レジスターは、自動変更検出インタフェース・レジスターと、感知インタフェース・レジスターx,y,zパス・インタフェース・レジスターと、cパス・インタフェース・レジスターとを含んでいる。
【0031】
制御レジスター回路84は、ページ・バッファー回路70の一組のテスト・モードを制御するレジスターを含んでいる。制御レジスター回路84の制御レジスターは、一組のテスト・モード制御信号94を生成する。制御レジスター回路84の制御レジスターは、フラッシュ・アレイ・コントローラー50またはインタフェース回路40によって中央制御バス100を介してプログラム設定される。
【0032】
制御レジスター回路85は、一組の制御信号95に基づいてフラッシュ・メモリ・デバイス310の特殊なテストの特徴を制御するレジスターを含んでいる。特殊テスト・レジスターは、テスト・モード・アクセス・レジスターと、VPP捕獲レジスターと、レディ・ビジィ調整レジスターと、アドレス割当レジスターを含んでいる。
【0033】
インタフェース回路40は、入力アドレス・マルチプレクサー35を制御して、読取/書き込みパス30の入力アドレス36を選択する。選択された入力アドレス36は、ユーザ・アドレス・バス102でTTLバッファー(図示されていない)によって選択されるアドレス、またはインタフェース回路40からラッチされるアドレス37になる。
【0034】
インタフェース回路40は、出力データ・マルチプレクサー45を制御して、ユーザ・データ・バス104への出力データ転送のためのソースを選択する。選択された出力データは、読取/書き込みパス30からのフラッシュ・アレイ・データ46、またはページ・バッファー回路70からのページ・バッファー・データ47、またはインタフェース回路40内に搭載されている一組のブロック・ステータス・レジスターからのブロック・ステータス・レジスター(BSR)データ48の何れかになる。
【0035】
CPU302は、ユーザ制御バス106で読取サイクルを送信しながら、ユーザ・アドレス・バス102でアドレスを転送して、フラッシュ・セル・アレイ20を読み取る。インタフェース回路40は、読取りサイクルを検出して、入力アドレス・マルチプレクサー35にアドレスをユーザ・アドレス・バス102から読取/書き込みパス30のxとyデコード回路に転送させる。インタフェース回路40も、出力データ・マルチプレクサー45に、アドレス指定された読取データを読取/書き込みパス30からユーザ・データ・バス104で転送させる。
【0036】
CPU302は、プログラミング・データ・ブロックをページ・バッファー回路70に転送するためにI/O書き込みサイクルをホスト・バス306で生成して、データをフラッシュ・セル・アレイ20に書き込む。インタフェース回路40は、書き込みコマンドを確認して、書き込みコマンドをフラッシュ・アレイ・コントローラー50に登録する。フラッシュ・アレイ・コントローラー50は、プログラミング・データをページ・バッファーからコントローラー・バス51で読み取り、なおかつ、フラッシュ・アレイ20の適切なエリアをプログラム設定して、書き込みコマンドを実行する。
【0037】
フラッシュ・アレイ・コントローラー50は、フラッシュ・セル・アレイ20のフラッシュ・セルにチャージを加え且つチャージを取り除くために、読取/書き込みパス30の高電圧回路のシーケンスを設定するアルゴリズムを実行する。フラッシュ・アレイ・コントローラー50は、制御レジスター回路80−85に中央制御バス100でアクセスして、高電圧回路を制御し且つフラッシュ・アレイ20のアドレスを指定する。
【0038】
読取/書き込みパス30は、フラッシュ・セル・アレイ20に消去機能のために適切な電圧レベルを印加するソース・スイッチ回路を含んでいる。読取/書き込みパス30は、プログラム作成中に、プログラム・レベル電圧をフラッシュ・セル・アレイ20のビット・ラインに加えるプログラム・ロード回路も含んでいる。
【0039】
インタフェース回路40は、32のブロック・ステータス・レジスターを含んでいる。各々のブロック・ステータス・レジスターは、フラッシュ・セル・アレイ20のブロックの1つに対応している。フラッシュ・アレイ・コントローラー50は、ブロック・ステータス・レジスターのステータス・ビットを保持して、フラッシュ・セル・アレイ20の各々ブロックのステータスを示す。CPU302はブロック・ステータス・レジスターの内容をホスト・バス306で読み取る。
【0040】
図3はインタフェース回路40のブロック図である。インタフェース回路40は、コマンド・ステート・マシン210と、データ/アドレス・キュー212と、オペレーション・キュー214と、一組のブロック・ステータス・レジスター(BSR)216とから構成されている。
【0041】
コマンド・ステート・マシン210は、コマンドをCPU302からホスト・バス306で受け取る。CPU302からのコマンドは、ページ・バッファー回路70に記憶されているデータをプログラムし、消去するコマンドだけでなく、フラッシュ・アレイ20の個々のバイトまたはワードをプログラムし、消去するコマンドを含んでいる。
【0042】
コマンド・ステート・マシン210は、コマンドを確認して、コマンドと付随するパラメーターをフラッシュ・アレイ・コントローラー50にオペレーション・キュー214を経由して転送する。コマンド・ステート・マシン210は、制御信号をコマンド・バス220で転送して、ページ・バッファー回路70の一組のモードも制御する。
【0043】
コマンド・ステート・マシン210はBSR216のステータス・レジスターを読み取るコマンドを処理する。コマンド・ステート・マシン210は、アドレスと制御信号をBSR216にコマンド・バス220で転送して、BSR 216 のステータス・レジスターを選択する。BSR216のステータス・レジスターは、ページ・バッファー回路70のステータスを示すグローバル・ステータス・レジスターを含んでいる。
【0044】
オペレーション・キュー214は、ラッチされたアドレス37をデータ/アドレス/キュー212から入力マルチプレクサー35に転送する。オペレーション・キュー214は、ラッチされたアレイ・データ38もデータ/アドレス・キュー212から読取/書き込みパス30に転送する。オペレーション・キュー214は、確認されたコマンドと付随するパラメーターをフラッシュ・アレイ・コントローラー50にキュー・バス41で転送する。
【0045】
BSR216は、フラッシュ・アレイ20のフラッシュ・アレイ・ブロックの各々用のブロック・ステータス・レジスターを含んでいる。BSR216の各々のブロック・ステータス・レジスターは、ブロック指定ステータス・インフォーメーションをユーザに与えるステータス・ビットを記憶する。
【0046】
フラッシュ・アレイ・コントローラー50はBSR216のステータス・レジスターのステータス・ビットを保持する。フラッシュ・アレイ・コントローラー50は、BSR216のステータス・レジスターに中央制御バス100でアクセスする。フラッシュ・アレイ・コントローラー50はBSR216に対する読取と書き込みの両方を中央制御バス100で実施する。
【0047】
インタフェース回路40は、ステータス・レジスターの読み取られたアクセスをホスト・バス306でイネーブルする。CPU302は、読取ステータス・レジスター・コマンドをコマンド・ステート・マシン210にホスト・バス306で転送して、BSR216のステータス・レジスターを読み取る。読取ブロック・ステータス・レジスター・コマンドは、BSR216の32個のブロック・ステータス・レジスターを選択するステータス・レジスター・アドレスを含んでいる。
【0048】
コマンド・ステート・マシン210は、ステータス・レジスター・アドレスをコマンド・バス220で転送して、BSR216のステータス・レジスターを選択する。選択されたステータス・レジスターの内容はBSR216から出力マルチプレクサー45にBSRデータ・バス48で転送される。コマンド・ステート・マシン210は、出力マルチプレクサー45に、ユーザ・データ・バス104上の BSR データ・バス48のステータス・レジスター読取データを転送させる。
【0049】
図4は、ページ・バッファー回路70を示すブロック図である。ページ・バッファー回路70は、2つの別々の256×8ビットスタティック・ランダム・アクセス・メモリ(SRAM)プレーンを有している。2つのSRAMプレーンは、プレーンA310とプレーンB320とからなる。
【0050】
コマンド・バス220は、インタフェース回路(IC)アドレス・バス222と一組のIC制御信号226とICバイト信号344と初期化ページ・バッファー信号331を有する図示されている。コントローラー・バス51は、フラッシュ・アレイ・コントローラー(FAC)データ・バス232とFACアドレス・バス236とFACプログラム・カウンター・バス238とFAC命令バス230と一組のFAC制御信号234からなるように図示されている。
【0051】
プレーンA310とプレーンB320の列は、ICアドレス・バス222とFACアドレス・バス236とFACプログラム・カウンター・バス238でアドレス指定される。コマンド・ステート・マシン210は、プレーンA310とプレーンB320のアドレスをICアドレス・バス222で指定する。フラッシュ・アレイ・コントローラー50は、プレーンA310とプレーンB320のアドレスをデータ・アクセス中にFACアドレス・バス236で指定する。フラッシュ・アレイ・コントローラー50は、プレーンA310とプレーンB320のアドレスを命令フェッチ中にFACプログラム・カウンター・バス238で指定する。
【0052】
ページ・バッファー回路70は、モード検出回路300とカラム選択回路302とペアの入力マルチプレクサー304と306と出力データ整列回路315も有している。
【0053】
図5は、プレーンA310とプレーンB320のアーキテクチャーを示している。プレーンA310とプレーンB320は、2つの128×8ビット・カラム(カラムAとカラムB)と1つの128×3ビット・カラム(カラムC)から各々構成されている。カラムAとBはバイトまたはワードの値を記憶する。カラムCは、ページ・バッファー回路70の特殊テスト・モードの残りのビットを記憶する。
【0054】
図6は、或る実施態様のページ・バッファー回路70のモードを示している。ページ・バッファー回路70のオペレーション・モードは、モード0〜7からなる。
【0055】
モード0において、ページ・バッファー回路70に対するアクセスは禁止される。ページ・バッファー回路70は、ユーザまたはフラッシュ・アレイ・コントローラー50によってアクセスできない。
【0056】
モード1において、ページ・バッファー回路70は、特殊テスト・モードにおけるフラッシュ・アレイ・コントローラー50の制御記憶装置として機能する。フラッシュ・アレイ・コントローラー50は、命令アドレスをページ・バッファー回路70にFACアドレス・バス236で転送して、命令をフェッチする。フラッシュ・アレイ・コントローラー50は、対応する命令をページ・バッファー回路70からFAC命令バス230で受け取る。
【0057】
モード2において、インタフェース回路40はページ・バッファー回路70をユーザ・モードで読み取る。インタフェース回路40は、読み取られたページ・バッファー・コマンドをホスト・バス306で受け取る。読み取られたページ・バッファー・コマンドは、ページ・バッファー回路70の読み取たれたアドレスを指定する。コマンド・ステート・マシン210は、読み取られたアドレスをページ・バッファー回路70にICアドレス・バス222で転送する。ページ・バッファー回路70は対応する読取りデータをページ・バッファー・データ・バス47で転送する。インタフェース回路40は、マルチプレクサー45に、読取りデータをユーザ・データ・バス104で転送させる。
【0058】
モード3において、インタフェース回路40はページ・バッファー回路70にユーザ・モードで書き込む。ページ・バッファー回路70に対するユーザ・モード書き込みは、書き込みバイト/ワード・トランザクションまたは書き込みシーケンス・トランザクションの何れかになる。ページ・バッファー回路70に対する書き込みバイト/ワード・トランザクションは、インタフェース回路40が書き込みページ・バッファー・コマンドをホスト・バス306で受ける時に始まる。書き込みページ・バッファー・コマンドは、書き込みデータ値だけでなく、ページ・バッファー回路70のための書き込みアドレスを指定する。コマンド・ステート・マシン210は、書き込みアドレスをページ・バッファー回路70にICアドレス・バス222で転送する。ページ・バッファー回路70は、書き込みデータ値をユーザ・データ・バス104で受け取る。
【0059】
ページ・バッファー回路70に対する書き込みシーケンス・トランザクションは、インタフェース回路40が書き込みページ・バッファー・シーケンス・コマンドをホスト・バス306で受ける時に始まる。書き込みページ・バッファー・シーケンス・コマンドは、バイト・カウントだけでなく、ページ・バッファー回路70のためのスタート・アドレスも指定する。インタフェース回路40は書き込みカウンター回路(図示されていない)を搭載している。書き込みカウンター回路には、書き込みページ・バッファー・シーケンス・コマンドの受信時にバイト・カウントが送られる。その後、書き込みカウンター回路は、ページ・バッファー回路70が書き込みデータ値をユーザ・データ・バス104で受けると、カウント・ダウンする。書き込みデータ値が受信されている間、コマンド・ステート・マシン210は、書き込みカウンター回路に基づいてICアドレス・バス222でページ・バッファー回路70のアドレスを指定する。
【0060】
モード4において、フラッシュ・アレイ・コントローラー50はユーザ・モードでページ・バッファー回路70から読み取る。例えば、フラッシュ・アレイ・コントローラー50は、プログラミング・データをページ・バッファー回路70からページ・バッファー・オペレーションによるプログラム中に読み取る。フラッシュ・アレイ・コントローラー50はページ・バッファー回路70のアドレスをFACアドレス・バス236で指定する。フラッシュ・アレイ・コントローラー50は、対応するプログラミング・データをページ・バッファー回路70からFACデータ・バス232で受け取る。
【0061】
モード5において、フラッシュ・アレイ・コントローラー50は、ページ・バッファー回路70にユーザ・モードで書き込む。フラッシュ・アレイ・コントローラー50は、ページ・バッファー回路70のアドレスをFACアドレス・バス236で指定し、なおかつ、対応する書き込みデータをページ・バッファー回路70にFACデータ・バス232で転送する。
【0062】
モード6において、インタフェース回路40は、拡大されたスペースを備えた特殊テスト・モードでページ・バッファー回路70を読み取る。インタフェース回路40は、ホスト・バス306で読み取られるアドレスを指定する読取ページ・バッファー・コマンドを受け取る。コマンド・ステート・マシン210は、読み取られたアドレスをページ・バッファー回路70にICアドレス・バス222で転送し、なおかつ、ページ・バッファー回路70は対応して読取りデータをページ・バッファー・データ・バス47で転送する。
【0063】
モード7において、インタフェース回路40は、拡大されたスペースを備えた特殊テスト・モードでページ・バッファー回路70に書き込む。インタフェース回路40は、ホスト・バス306で書き込みアドレスと書き込みデータ値を指定する書き込みページ・バッファー・コマンドを受ける。コマンド・ステート・マシン210は、書き込みアドレスをページ・バッファー回路70にICアドレス・バス222で転送する。ページ・バッファー回路70は書き込みデータ値をユーザ・データ・バス104で受け取る。
【0064】
図7は、各々モードに相応するページ・バッファー回路70のアドレス・マッピングを示している。モード1において、プレーンA310の行A,B,CとプレーンB320の行A,B,Cを搭載する全体のページ・バッファーは、256×19ビットの制御記憶装置にマップされる。モード1において、ページ・バッファー回路70は、フラッシュ・アレイ・コントローラー50の256エントリ制御記憶装置として機能する。
【0065】
モード2〜5において、ページ・バッファー回路70は、2つの独自のプレーン(PLANE AとPLANE B)にマップされる。PLANE AとPLANE Bは各々256×8ビットである。PLANE AとPLANE Bは、インタフェース回路40またはフラッシュ・アレイ・コントローラー50によって8ビット・モードまたは16ビット・モードでアクセスされる。モード2〜5において、インタフェース回路40は、ホスト・バス306で受信されたコマンドに基づいてPLANE AとPLANE Bに対するアクセスを調整する。インタフェース回路40は、インタフェース回路40とフラッシュ・アレイ・コントローラー50が共に同じプレーンにアクセスしないことを保証している。
【0066】
モード6と7において、PLANE AとPLANE Bは1つの連続して拡大されたメモリ・スペースにマップされる。拡大されたメモリ・スペースはプレーンA 310の行A,B,C とプレーンB320の行A,B,Cを含んでいる。モード6と7はページ・バッファー回路70をテストする特殊テスト・モードである。
【0067】
図8は、ページ・バッファー回路70にアクセスするアドレス・ビット・フィールドを示している。図示されているアドレス・ビットは、モードに応じて、FACアドレス・バス236、ICアドレス・バス222、またはFACプログラム・カウンター・バス238で転送される。
【0068】
アドレス・ビットA9はモード1とモード6〜7のプレーンA310とプレーンB320のカラムCを選択する残りのデータ選択として機能する。アドレス・ビットA8はプレーンA310またはプレーンB320を選択するプレーン選択として機能する。アドレス・ビットA7〜A1は、プレーンA310とプレーンB320の列を選択する。アドレス・ビットA0は上位バイトまたは下位ビットの列を選択する。
【0069】
モード検出回路300は、ページ・バッファー回路70のためのモードを決定する。モード検出回路300はplane_Aモード333とplane_Bモード335を生成する。plane_Aモード333とplane_Bモード335は各々3つのビットからなる。plane_Aモード333はプレーンA310のモードを決定する。plane_Bモード335はプレーンB320のモードを決定する。
【0070】
モード検出回路300は、フラッシュ・アレイ・コントローラー50からのFAC制御信号234と、コマンド・ステート・マシン210からのIC制御信号224、およびテスト・モード制御信号94に基づいて、plane_Aモード333とplane_Bモード335を生成する。
【0071】
FAC制御信号234は、FACプログラム・カウンターのビット7と、FACアドレス・バス236のビット8と、カレントFAC命令とからなる。
【0072】
IC制御信号224は、ICアドレス・バス222のビット8と、ICプレーン・ステータス信号と、ICプレーン選択信号からなる。IC制御信号224も、FACプレーン・ステータス信号と、FACプレーン選択信号と、シングル・バイト/ワード書き込み信号と、書き込みシーケンス信号からなる。
【0073】
テスト・モード制御信号94は、FAC制御記憶作動信号とテスト・モード拡大信号と2ビットFACオーバーライド信号を含んでいる。FAC制御記憶作動信号は、ページ・バッファー回路70がフラッシュ・アレイ・コントローラー50の制御記憶装置として機能するかどうかについて決定する。テスト・モード拡大信号は、ページ・バッファー回路70が拡大されたモード6−7で機能するかどうかについて決定する。
【0074】
図9は、フラッシュ・アレイ・コントローラー50に依るアクセスのためのプレーンA310とプレーンB320の割当構成を示している。FACプレーン割当構成は、FACプレーン選択信号とFACプレーン・ステータス信号とFACオーバーライド信号によって決定される。
【0075】
FACオーバーライド信号のビット0と1が共にゼロの時に、FACプレーン選択信号は、フラッシュ・アレイ・コントローラー50がプレーンA310またはプレーンB320に指定されているかどうかについて決定する。FACプレーン・ステータス信号は、FACプレーン選択信号によって決定されたプレーンが使用可能であるかどうかについて示す。
【0076】
FACオーバーライド信号は、ノーマル・プレーン指定メカニズムをオーバーライドして、プレーンA310またはプレーンB320をフラッシュ・アレイ・コントローラー50に指定する。
【0077】
図10は、インタフェース回路40に依るアクセスのためのプレーンA310とプレーンB320の割当構成を示している。インタフェース回路40のためのプレーン割当構成は、ICプレーン・ステータス信号とICプレーン選択信号とテスト・モード拡大信号によって決定される。
【0078】
テスト・モード拡大信号が示される時に、インタフェース回路40は、拡大されたメモリ・スペースに残っているビットを含めてプレーンA310とプレーンB320にアクセスする。
【0079】
テスト・モード拡大信号が示されない時に、ICプレーン選択信号は、インタフェース回路40がプレーンA310またはプレーンB320に指定されているかどうかについて決定する。ICプレーン・ステータス信号は、ICプレーン選択信号によって選択されたプレーンが使用可能であるかどうかについて示す。
【0080】
コマンド・ステート・マシン210は、ICプレーン・ステータス信号とICプレーン選択信号とFACプレーン・ステータス信号とFACプレーン選択信号を生成して、プレーンA310とプレーンB320をフラッシュ・アレイ・コントローラー50とインタフェース回路40に割り当てる。コマンド・ステート・マシン210は、ICとFACプレーン・ステータスとプレーン選択信号を生成して、プレーンA310がフラッシュ・アレイ・コントローラー50とインタフェース回路40の両方に同時に割り当てられないことを保証する。同様に、コマンド・ステート・マシン210は、ICとFACプレーン・ステータスとプレーン選択信号を生成して、プレーンB320がフラッシュ・アレイ・コントローラー50とインタフェース回路40の両方に同時に割り当てられないことを保証する。
【0081】
モード検出回路300はFACバイト信号352も生成する。FACバイト信号352は、フラッシュ・アレイ・コントローラー50がページ・バッファー回路70に対するバイトまたはワード・アクセスを実施しているかどうかについて示す。モード検出回路300は、カレントFAC命令をデコードして、バイトまたはワード・アクセスを決定する。
【0082】
カラム選択回路302は、plane_Aモード333と、plane_Bモード335、およびモード検出回路300からのFACバイト信号352を受ける。カラム選択回路302はICバイト信号344も受ける。ICバイト信号344は、ユーザが、ページ・バッファー回路70のバイトまたはワード・アクセスを実施しているかどうかについて示す。ユーザからのバイトまたはワード・アクセスは、ユーザ・コントロール・バス106に結合されている制御信号ピンによって決定される。
【0083】
カラム選択回路302は、ICアドレス・バス222のビット0を信号ライン346で、なおかつ、ICアドレス・バス222のビット9を信号ライン348で受ける。カラム選択回路302は、FACアドレス・バス236のビット0を信号ライン350で受ける。更に、カラム選択回路302は初期化ページ・バッファー信号331も受ける。
【0084】
カラム選択回路302は、3ビットのplane_A選択337と3ビットのplane_B選択339を生成する。plane_A選択337はプレーンA310のカラム選択信号を生成する。plane_B選択339はプレーンB320のカラム選択信号を生成する。
【0085】
図11は、カラム選択回路302によって生成されるplane_B選択339のステートを示す真理値表である。plane_B選択339は、plane_Bモード335、FACオーバーライド信号、初期化ページ・バッファー(INIT PB)信号331、FACアドレス・ビット0、ICアドレス・ビット9と0、FACバイト信号352、ICバイト信号344によって決定される。
【0086】
図12は、カラム選択回路302によって生成されるplane_A選択337のステートを示す真理値表である。plane_A選択 337は、plane_Aモード333、FACオーバーライド信号、初期化ページ・バッファー信号331、FACアドレス・ビット0、ICアドレス・ビット9と0、FACバイト信号352、ICバイト信号344から決定される。
【0087】
プレーンA310は入力データを入力マルチプレクサー304を経由して受ける。入力マルチプレクサー304は、データを、FACデータ・バス232でフラッシュ・アレイ・コントローラー50から、なおかつ、ユーザ・データ・バス104でユーザから受ける。入力マルチプレクサー304は、plane_Aモード333と初期化ページ・バッファー信号331によって制御される。
【0088】
モード2と3と6と7において、plane_Aモード333は、入力マルチプレクサー304に、入力データをユーザ・データ・バス104からプレーンA310の入力に転送させる。モード4と5において、plane_Aモード333は、入力マルチプレクサー304に、入力データをFACデータ・バス232からプレーンA310の入力に転送させる。
【0089】
プレーンB320は入力データを入力マルチプレクサー306を経由して受ける。入力マルチプレクサー306は、データを、FACデータ・バス232でフラッシュ・アレイ・コントローラー50から、なおかつ、ユーザ・データ・バス104でユーザから受ける。入力マルチプレクサー306は、plane_Bモード335と初期化ページ・バッファー信号331によって制御される。
【0090】
モード2と3と6と7において、plane_Bモード335は、入力マルチプレクサー306に、入力データをユーザ・データ・バス104からプレーンB320の入力に転送させる。モード4と5において、plane_Bモード335は、入力マルチプレクサー306に、入力データをFACデータ・バス232からプレーンB320の入力に転送させる。
【0091】
プレーンA310は、出力データをplane_Aデータ・バス340で転送する。plane_Aデータ・バス340はカラムAの上位バイトと、カラムBの下位バイトと、カラムCの3つの残りのビットを含む19ビットのデータを送ることができる。
【0092】
プレーンB320は、出力データをplane_Bデータ・バス342で転送する。plane_Bデータ・バス342は、カラムAの上位バイトと、カラムBの下位バイトと、カラムCの3つの残りのビットを含めて、19ビットのデータを含む。
【0093】
図13は出力データ整列回路315を示す。出力データ整列回路315は、出力データを、プレーンA310とプレーンB320からFAC命令バス230とFACデータ・バス232とページ・バッファー・データ・バス47で、plane_Aモード333とplane_Bモード335とplane_A選択337とplane_B選択339に基づいて転送する。
【0094】
出力データ整列回路315は、出力データをplane_A データ・バス340とplane_Bデータ・バス342で受ける。出力データ整列回路315は、マルチプレクサー制御回路360とデコード回路372を一組のマルチプレクサー362−370とから構成されている。
【0095】
マルチプレクサー制御回路360は、plane_A選択337とplane_B選択339とplane_Aモード333とplane_Bモード335を受ける。マルチプレクサー制御回路360はペアのマルチプレクサー制御信号380と381を生成する。
【0096】
デコード回路372はplane_Aモード333とplane_Bモード335を受ける。デコード回路372は、マルチプレクサー制御信号382を生成する。
【0097】
マルチプレクサー362は、plane_Aデータ・バス340とplane_Bデータ・バス342をマルチプレクサー366の入力に選択して結合する。plane_Aデータ・バス340はプレーンA310の上位バイトと下位バイトと残りのビットをキャリーする。plane_Bデータ・バス342は、プレーンB320の上位バイトと下位バイトと残りのビットをキャリーする。マルチプレクサー362は、plane_Aデータ・バス340とplane_Bデータ・バス342をマルチプレクサー366にマルチプレクサー制御信号380の制御のもとで選択して結合する。
【0098】
マルチプレクサー366は、受信された上位バイトと受信された下位バイトと受信された残りのビットをページ・バッファー・データ・バス47にマルチプレクサー制御信号380の制御のもとで結合する。ある実施態様の場合、ページ・バッファー・データ・バス47は16ビットを搭載している。
【0099】
マルチプレクサー364は、plane_A データ・バス340とplane_Bデータ・バス342をマルチプレクサー368の入力に選択して結合する。マルチプレクサー364は、plane_Aデータ・バス340とplane_Bデータ・バス342をマルチプレクサー368にマルチプレクサー制御信号381の制御のもとで選択して結合する。
【0100】
マルチプレクサー368は、受信された上位バイトと受信された下位バイトと受信された残りのビットをFACデータ・バス232にマルチプレクサー制御信号381の制御のもとで結合する。ある実施態様の場合、FACデータ・バス232は16ビットからなる。
【0101】
マルチプレクサー370は、プレーンA310の出力データをplane_A データ・バス340で、なおかつプレーンB320の出力データをplane_B データ・バス342で受ける。マルチプレクサー370は、プレーンAまたはプレーンB出力データをFAC命令バス230にマルチプレクサー制御信号382の制御のもとで選択して結合する。或る実施態様の場合、FAC命令バス230は、カラムAとBの上位と下位のバイトとカラムCの3つの残りのビットを含めて19ビットからなる。
【0102】
図14は、ページ・バッファー・データ・バス47で転送されるデータを示す出力データ整列回路315の真理値表である。ページ・バッファー・データ・バス47で転送されるデータは、plane_Aモード333とplane_A選択337とplane_Bモード335とplane_B選択339によって決定される。
【0103】
図15は、FACデータ・バス232で転送されるデータを示す出力データ整列回路315の真理値表である。FACデータ・バス232で転送されるデータは、plane_Aモード333とplane_A選択337とplane_Bモード335とplane_B選択339によって決定される。
【0104】
図16は、FAC命令バス230で転送されるデータを示す出力データ整列回路315の真理値表である。FAC命令バス230で転送されるデータは、plane_Aモード333とplane_Bモード335によって決定される。
【0105】
図17aは、フラッシュ・メモリ・デバイス310のグローバル・ステータス・レジスターを示す。グローバル・ステータス・レジスターは、ページ・バッファー回路70のステータスを示すステータス・ビットを有している。グローバル・ステータス・レジスターはインタフェース回路40の内部に含まれている。ユーザは、グローバル・ステータス・レジスターをホスト・バス306で読み取って、モード2−5に於けるプレーンA310とプレーンB320のステータスを決定する。
【0106】
グローバル・ステータス・レジスターは、ページ・バッファー使用可能ビット(PB AVAIL)とページ・バッファー選択ビット(PB SEL)とページ・バッファー・ステータス・ビット(PB STAT)を記憶する。
【0107】
ページ・バッファー使用可能ビットは、ページ・バッファー・プレーン(プレーンAまたはB)の1つがユーザ・アクセスに使用できるかどうかについて示す。ページ・バッファー・プレーンは、ページ・バッファー・プレーンの1つがフラッシュ・アレイ・コントローラー50に割り当てられていない時に、ユーザ・アクセスに使用できる。
【0108】
ページ・バッファー選択ビットは、どのページ・バッファー・プレーン(プレーンAまたはB)がユーザ・アクセスに割り当てられているかについて示す。
【0109】
ページ・バッファー・ステータス・ビットは、ページ・バッファー選択ビットによって示されたページ・バッファー・プレーンがユーザ・アクセスに使用できるかどうかについて示す。
【0110】
図17bは、ページ・バッファー回路70を採用するフラッシュ・アレイ20のプログラム・シーケンスを示している。時間1において、ユーザは、グローバル・ステータス・レジスターを読み取って、ページ・バッファー・プレーンがユーザ・アクセスに使用できるかどうかについて決定する。図示されている例の場合、グローバル・ステータス・レジスターは、プレーンAがユーザ・アクセスに使用できることを示している。
【0111】
その後、ユーザは、ユーザ・データ・バス306で書き込みデータ・ブロックの前に書き込みシーケンス・コマンドを転送して、プログラム・データを割り当てられていたプレーンAに転送する。ページ・バッファー回路は、書き込みデータ・ブロックをプレーンA310に前述のように自動的に送る。
【0112】
時間2において、ユーザは、プログラムをページ・バッファー・コマンドによってフラッシュ・メモリ・デバイス310に送る。コマンド・ステート・マシン210は、プログラムをページ・バッファー・コマンドによって受け、プログラムをページ・バッファー・コマンドによってフラッシュ・アレイ・コントローラー50に登録し、IC制御信号224を生成して、プレーンA310をフラッシュ・アレイ・コントローラー50に、プレーンB320をユーザ・アクセスに指定する。その後、フラッシュ・アレイ・コントローラー50は、プレーンAのデータによってフラッシュ・アレイ20のプログラムを設定する。
【0113】
時間2と3の間で、フラッシュ・アレイ・コントローラー50がプレーンAからプログラム設定している時に、ユーザはプレーンBをロードする。ユーザは、ユーザ・データ・バス306で書き込みデータ・ブロックの前に書き込みシーケンス・コマンドを転送して、プログラム・データを指定されたプレーンBに転送する。ページ・バッファー回路は、書き込みデータ・ブロックをプレーンB320に自動的に送る。
【0114】
時間3において、ユーザは、プログラムをページ・バッファー・コマンドによってフラッシュ・メモリ・デバイス310に送る。コマンド・ステート・マシン210は、プログラムをページ・バッファー・コマンドによって受け、プログラムをページ・バッファー・コマンドによってフラッシュ・アレイ・コントローラー50に登録して、IC制御信号224を生成し、なおかつ、フラッシュ・アレイ・コントローラー50がプレーンAからのプログラム・オペレーションを終了した後に、プレーンB320をフラッシュ・アレイ・コントローラー50に、プレーンA310をユーザ・アクセスに指定する。その後、フラッシュ・アレイ・コントローラー50は、ユーザがプレーンAに新しいプログラム・データ・ブロックをロードしている間に、プレーンBからのデータによってフラッシュ・アレイ20のプログラムを設定する。
【0115】
ユーザは、スワップ・ページ・バッファー・コマンドを発行して、ページ・バッファー・プレーンAとBの指定を交換する。スワップ・ページ・バッファー・コマンドは、コマンド・ステート・マシン210に、プレーンAとBの指定をフラッシュ・アレイ・コントローラー50とユーザ・アクセスの間で切り替えさせる。
【0116】
前述の明細な説明において、発明は、その特定の実施態様を参照して説明されてきた。しかし、種々の修正と変更は、添付する請求の範囲で指摘される発明の幅広い範囲と精神を逸脱せずに、そこに加えられることできることが明らかである。明細書と図面は、そこで、限定というよりも、むしろ図解するものと見なされる。
【図面の簡単な説明】
【図1】 中央処理装置(CPU)と主記憶サブシステムと一組のフラッシュ・メモリ・デバイスを含むコンピュータ・システムのブロック図である。
【図2】 フラッシュ・セル・アレイとインタフェース回路とフラッシュ・アレイ・コントローラーと一組のページ・バッファーと一組の制御レジスター回路と一組の読取/書き込みパス回路を含んでいるフラッシュ・メモリ・デバイスのブロック図である。
【図3】 コマンド・ステート・マシンとデータ/アクセス・キューとオペレーション・キューと一組のブロック・ステータス・レジスター(BSR)を搭載するインタフェース回路のブロック図である。
【図4】 2つの別の256×8ビットスタティック・ランダム・アクセス・メモリ(SRAM)プレーンと残りのビットから構成するページ・バッファー回路を示すブロック図である。
【図5】 2つの128×8ビット・カラム(カラムAとB)と1つの128×3ビット・カラム(カラムC)から各々構成するプレーンAとプレーンBのアーキテクチャーを示す。
【図6】 モードがモード0〜7を搭載しているページ・バッファー回路のモードを示す。
【図7】 モード1〜7のためのページ・バッファー回路のアドレス・マッピングを示す。
【図8】 ページ・バッファー回路にアクセスするためのアドレス・ビット・フィールドを図示していて、そこでは、図示されているアドレス・ビットはFACアドレス・バスまたはICアドレス・バスまたはFACプログラム・カウンターでモードに基づいて転送される。
【図9】 フラッシュ・アレイ・コントローラーに依るアクセスのためのプレーンAとプレーンBのFACプレーン構成を示す。
【図10】 インタフェース回路に依るアクセスのためのプレーンAとプレーンBの構成を示す。
【図11】 カラム選択回路によって生成されるplane_B選択のステートを示す真理値表である。
【図12】 カラム選択回路によって生成されるplane_A選択のステートを示す真理値表である。
【図13】 モードに基づいてFAC命令バスとFACデータ・バスとページ・バッファー・データ・バスでプレーンAとプレーンBから出力データを転送する出力データ整列回路を示す。
【図14】 モードに基づいてICデータ・バスで転送されるデータを示す出力データ整列回路の真理値表である。
【図15】 モードに基づいてFACデータ・バスで転送されるデータを示す出力データ整列回路の真理値表である。
【図16】 モードに基づいてFAC命令バスで転送されるデータを示す出力データ整列回路の真理値表である。
【図17】 フラッシュ・メモリ・デバイスのためのページ・バッファー回路のステータスを表すステータス・ビットを搭載しているグローバル・ステータス・レジスターページ・バッファー回路を採用しているフラッシュ・アレイのプログラム・シーケンスとを示す。
【符号の説明】
20...フラッシュ・アレイ、30...読取/書き込みパス、40...インタフェース回路、50...フラッシュ・アレイ・コントローラー、60...制御アクセス回路、70...ページ・バッファー、302...CPU、304...主記憶装置、310...フラッシュ・チップ0、312...フラッシュ・チップ1、314...フラッシュ・チップN。
Claims (13)
- フラッシュ・メモリ・デバイスにおいて:
書き込みデータを受け得るようホスト・バスへ結合され且つ内部のバスへ結合されたページ・バッファー回路にして、複数のページ・プレーンおよびモード制御回路を有しているページ・バッファー回路を備え、そのモード制御回路は、ページ・プレーンに対するアクセスを、ユーザ・モードではホスト・バスを介して、フラッシュ・アレイ・コントローラー・モードでは内部のバスを介して、それぞれ可能とし、ユーザ・モードとフラッシュ・アレイ・コントローラー・モードは少なくとも1つの制御信号によって決定され;
コマンド・バスを介してページ・バッファー回路に結合され且つホスト・バスに結合されているインタフェース回路を備え、このインタフェース回路は、ホスト・バスを介してコマンドを受けて、そのコマンドに応じてページ・プレーンをユーザ・モードとフラッシュ・アレイ・コントローラー・モードとに割り当てる少なくとも1つの制御信号をコマンド・バス上に発生し;
ページ・バッファー回路に内部のバスを介して結合されたフラッシュ・アレイ・コントローラー回路を備え、このフラッシュ・アレイ・コントローラー回路は、フラッシュ・アレイ・コントローラー・モードではページ・バッファー回路に対して内部のバスを介してアクセスできる
ことを特徴とする、フラッシュ・メモリ・デバイス。 - 請求項1記載のフラッシュ・メモリ・デバイスにおいて、ホスト・バスに結合され、フラッシュ・セル・アレイからのフラッシュ・アレイ・データまたはページ・バッファー回路からのページ・バッファー・データを選択的にホストバスへと送る出力データ・マルチプレクサーを備えていることを特徴とする、フラッシュ・メモリ・デバイス。
- 請求項2記載のフラッシュ・メモリ・デバイスにおいて、出力データ・マルチプレクサーには、その制御のためにインタフェース回路が結合されていることを特徴とする、フラッシュ・メモリ・デバイス。
- 請求項3記載のフラッシュ・メモリ・デバイスにおいて、出力データ・マルチプレクサーは、一組のブロック・ステータス・レジスターからのブロック・ステータス・レジスター(BSR)データを選択的に出力できるよう結合され、一組のブロック・ステータス・レジスターのそれぞれはフラッシュ・セル・アレイのブロックの1つに対応していることを特徴とする、フラッシュ・メモリ・デバイス。
- フラッシュ・メモリ・デバイスにおいて、ホスト・バスへ結合され且つ内部のバスに結合されているページ・バッファー資源の割り当てをする方法であって:
書き込みページ・バッファー・シーケンス・コマンドをホスト・バスを介して受け、ページ・バッファー資源の第1のページ・プレーンを、ユーザ・モードにおいてホスト・バスを介してアクセス可能とするように、ユーザ・モードに割り当て;
書き込みデータ・ブロックをホスト・バスを介して受け、それを第1のページ・プレーンへと転送し、
ページ・バッファー・コマンドを受け、ページ・バッファー資源の第1のページ・プレーンを、フラッシュ・アレイ・コントローラー・モードにおいてフラッシュ・アレイ・コントローラーから内部のバスを介してアクセス可能とするように、フラッシュ・アレイ・コントローラー・モードに割り当て、
ページ・バッファー資源の第2のページ・プレーンを、それがフラッシュ・アレイ・コントローラー・モードに割り当てられていなければ、ユーザ・モードに割り当てる
過程を備えることを特徴とする、ページ・バッファー資源の割り当てをする方法。 - 請求項5記載の方法において、2番目の書き込みページ・バッファー・シーケンス・コマンドをホスト・バスを介して受け、ホスト・バスを介して2番目の書き込みデータ・ブロックを受け、それを第2のページ・プレーンへと転送する過程を更に備えることを特徴とする、ページ・バッファー資源の割り当てをする方法。
- 請求項5記載の方法において、フラッシュ・セル・アレイを第1ページ・プレーンからの書き込みデータ・ブロックでプログラムする動作を、2番目の書き込みページ・バッファー・シーケンス・コマンドをホスト・バス介して受け、2番目の書き込みデータ・ブロックをホスト・バス介して受け、その2番目の書き込みデータ・ブロックを第2のページ・プレーンに転送する動作と並行的に、行う過程を更に備えていることを特徴とする、ページ・バッファー資源の割り当てをする方法。
- フラッシュ・メモリ・デバイスにあって、ページ・バッファー資源は、ページ・プレーンAおよびページ・プレーンBを含み、ホスト・バスに結合され且つ内部のバスに結合されており、そのページ・バッファー資源の割り当てをする方法であって:
書き込みページ・バッファー・シーケンス・コマンドをホスト・バスを介して受け、ページ・バッファー資源のページ・プレーンAを、ユーザ・モードにおいてホスト・バスを介してアクセス可能とするように、ユーザ・モードに割り当て;
書き込みデータ・ブロックをホスト・バスを介して受け、それをページ・プレーンAへと転送し;
ページ・バッファー・コマンドを受け、ページ・バッファー資源のページ・プレーンAを、フラッシュ・アレイ・コントローラー・モードにおいてフラッシュ・アレイ・コントローラーから内部のバスを介してアクセス可能とするように、フラッシュ・アレイ・コントローラー・モードに割り当て;
スワップ・ページ・バッファー・コマンドをホスト・バスを介して受け、ユーザ・モードとフラッシュ・アレイ・コントローラー・モードを、ページ・プレーンAとページ・プレーンBとの間で交換する
過程を備えることを特徴とする、ページ・バッファー資源の割り当てをする方法。 - フラッシュ・メモリ・デバイスにおいて、ホスト・バスへ結合され且つ内部のバスに結合されているページ・バッファー資源の割り当てをする回路であって:
書き込みページ・バッファー・シーケンス・コマンドをホスト・バスを介して受け、ページ・バッファー資源の第1のページ・プレーンを、ユーザ・モードにおいてホスト・バスを介してアクセス可能とするように、ユーザ・モードに割り当てる回路と;
書き込みデータ・ブロックをホスト・バスを介して受け、それを第1のページ・プレーンへと転送する回路と;
ページ・バッファー・コマンドを受け、ページ・バッファー資源の第1のページ・プレーンを、フラッシュ・アレイ・コントローラー・モードにおいてフラッシュ・アレイ・コントローラーから内部のバスを介してアクセス可能とするように、フラッシュ・アレイ・コントローラー・モードに割り当てる回路と;
ページ・バッファー資源の第2のページ・プレーンを、それがフラッシュ・アレイ・コントローラー・モードに割り当てられていなければ、ユーザ・モードに割り当てる回路と
を備えることを特徴とする、ページ・バッファー資源の割り当てをする回路。 - 請求項9記載の回路において、2番目の書き込みページ・バッファー・シーケンス・コマンドをホスト・バスを介して受け、ホスト・バスを介して2番目の書き込みデータ・ブロックを受け、それを第2のページ・プレーンへと転送する過程を更に備えることを特徴とする、ページ・バッファー資源の割り当てをする回路。
- 請求項9記載の回路において、フラッシュ・セル・アレイを第1ページ・プレーンからの書き込みデータ・ブロックでプログラムする動作を、2番目の書き込みページ・バッファー・シーケンス・コマンドをホスト・バス介して受け、2番目の書き込みデータ・ブロックをホスト・バス介して受け、その2番目の書き込みデータ・ブロックを第2のページ・プレーンに転送する動作と並行的に、行う過程を更に備えていることを特徴とする、ページ・バッファー資源の割り当てをする回路。
- コンピュータ・システムであって、
コマンドおよび書き込みデータ・ブロックをホスト・バスを介して送る中央処理装置と、
フラッシュ・メモリ・デバイスとを備え、このフラッシュ・メモリ・デバイスには:
ホスト・バスに結合され且つ内部のバスに結合されたページ・バッファー資源が備えられ、フラッシュ・メモリ・デバイスが、(1) ホスト・バスを介してコマンドを受けてそのコマンドに応じてページ・バッファー資源を割り当てる動作をなし、(2) 書き込みデータ・ブロックの受信およびページ・バッファー資源でのバッファを、他の書き込みデータ・ブロックのフラッシュ・メモリ・セル・アレイへのロード中に、行う動作をなすよう構成され、
内部のバスに結合されたフラッシュ・アレイ・コントローラー回路が備えられ、
ホスト・バスと、ページ・バッファー資源とに結合されたインタフェース回路が備えられ、このインタフェース回路は、コマンドを受けて、ページ・バッファー資源のページ・プレーンをコマンドに応じてユーザ・モードとフラッシュ・アレイ・コントローラー・モードとに割り当てる制御信号を生成するよう構成されている
ことを特徴とするコンピュータ・システム。 - コンピュータ・システムであって、
コマンドおよび書き込みデータ・ブロックをホスト・バスを介して送る中央処理装置と、
第1および第2のポートを有し、第1のポートを介してホスト・バスに結合されたページ・バッファー資源と、
ホスト・バスとページ・バッファー資源の第2のポートとに結合された回路にして、コマンドを受けてページ・バッファー資源を割り当てて、書き込みデータ・ブロックの受信およびバッファを、他の書き込みデータ・ブロックのフラッシュ・メモリ・セル・アレイへのロード中に、行うよう構成された回路
とを備え、この回路には、
書き込みページ・バッファー・シーケンス・コマンドをホスト・バスを介して受け、ページ・バッファー資源の第1のページ・プレーンを、ユーザ・モードにおいてホスト・バスを介してアクセス可能であるように、ユーザ・モードに割り当てる回路と、
書き込みデータ・ブロックをホスト・バスを介して受け、それを第1のページ・プレーンへと転送する回路と、
ページ・バッファー・コマンドを受け、ページ・バッファー資源の第1のページ・プレーンを、フラッシュ・アレイ・コントローラー・モードにおいてフラッシュ・アレイ・コントローラーから内部のバスを介してアクセス可能であるように、フラッシュ・アレイ・コントローラー・モードに割り当てる回路と、
ページ・バッファー資源の第2のページ・プレーンを、それがフラッシュ・アレイ・コントローラー・モードに割り当てられていなければ、ユーザ・モードに割り当てる回路とが備えられていることを特徴とするコンピュータ・システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US8554593A | 1993-06-30 | 1993-06-30 | |
US085545 | 1993-06-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07105072A JPH07105072A (ja) | 1995-04-21 |
JP3737528B2 true JP3737528B2 (ja) | 2006-01-18 |
Family
ID=22192321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15064494A Expired - Fee Related JP3737528B2 (ja) | 1993-06-30 | 1994-06-09 | フラッシュ・メモリ・デバイス、それのページ・バッファー資源の割り当てをする方法および回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5802552A (ja) |
JP (1) | JP3737528B2 (ja) |
Families Citing this family (65)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6122758A (en) | 1997-05-13 | 2000-09-19 | Micron Electronics, Inc. | System for mapping environmental resources to memory for program access |
US6179486B1 (en) | 1997-05-13 | 2001-01-30 | Micron Electronics, Inc. | Method for hot add of a mass storage adapter on a system including a dynamically loaded adapter driver |
US6247080B1 (en) | 1997-05-13 | 2001-06-12 | Micron Electronics, Inc. | Method for the hot add of devices |
US6138250A (en) | 1997-05-13 | 2000-10-24 | Micron Electronics, Inc. | System for reading system log |
US6247079B1 (en) | 1997-05-13 | 2001-06-12 | Micron Electronics, Inc | Apparatus for computer implemented hot-swap and hot-add |
US6304929B1 (en) | 1997-05-13 | 2001-10-16 | Micron Electronics, Inc. | Method for hot swapping a programmable adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals |
US6134673A (en) | 1997-05-13 | 2000-10-17 | Micron Electronics, Inc. | Method for clustering software applications |
US6170028B1 (en) | 1997-05-13 | 2001-01-02 | Micron Electronics, Inc. | Method for hot swapping a programmable network adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals |
US6170067B1 (en) | 1997-05-13 | 2001-01-02 | Micron Technology, Inc. | System for automatically reporting a system failure in a server |
US6243773B1 (en) | 1997-05-13 | 2001-06-05 | Micron Electronics, Inc. | Configuration management system for hot adding and hot replacing devices |
US5892928A (en) | 1997-05-13 | 1999-04-06 | Micron Electronics, Inc. | Method for the hot add of a network adapter on a system including a dynamically loaded adapter driver |
US6148355A (en) | 1997-05-13 | 2000-11-14 | Micron Electronics, Inc. | Configuration management method for hot adding and hot replacing devices |
US6249828B1 (en) | 1997-05-13 | 2001-06-19 | Micron Electronics, Inc. | Method for the hot swap of a mass storage adapter on a system including a statically loaded adapter driver |
US6134668A (en) | 1997-05-13 | 2000-10-17 | Micron Electronics, Inc. | Method of selective independent powering of portion of computer system through remote interface from remote interface power supply |
US6163849A (en) | 1997-05-13 | 2000-12-19 | Micron Electronics, Inc. | Method of powering up or powering down a server to a maintenance state |
US6073255A (en) | 1997-05-13 | 2000-06-06 | Micron Electronics, Inc. | Method of reading system log |
US6249885B1 (en) | 1997-05-13 | 2001-06-19 | Karl S. Johnson | Method for managing environmental conditions of a distributed processor system |
US6330690B1 (en) | 1997-05-13 | 2001-12-11 | Micron Electronics, Inc. | Method of resetting a server |
US6243838B1 (en) | 1997-05-13 | 2001-06-05 | Micron Electronics, Inc. | Method for automatically reporting a system failure in a server |
US6122746A (en) | 1997-05-13 | 2000-09-19 | Micron Electronics, Inc. | System for powering up and powering down a server |
US6192434B1 (en) | 1997-05-13 | 2001-02-20 | Micron Electronics, Inc | System for hot swapping a programmable adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals |
US6253334B1 (en) | 1997-05-13 | 2001-06-26 | Micron Electronics, Inc. | Three bus server architecture with a legacy PCI bus and mirrored I/O PCI buses |
US6526333B1 (en) | 1997-05-13 | 2003-02-25 | Micron Technology, Inc. | Computer fan speed control system method |
US6269417B1 (en) | 1997-05-13 | 2001-07-31 | Micron Technology, Inc. | Method for determining and displaying the physical slot number of an expansion bus device |
US5962933A (en) * | 1997-05-13 | 1999-10-05 | Micron Electronics, Inc. | Computer fan speed control method |
US6338150B1 (en) | 1997-05-13 | 2002-01-08 | Micron Technology, Inc. | Diagnostic and managing distributed processor system |
US6173346B1 (en) | 1997-05-13 | 2001-01-09 | Micron Electronics, Inc. | Method for hot swapping a programmable storage adapter using a programmable processor for selectively enabling or disabling power to adapter slot in response to respective request signals |
US6145098A (en) | 1997-05-13 | 2000-11-07 | Micron Electronics, Inc. | System for displaying system status |
US6266721B1 (en) | 1997-05-13 | 2001-07-24 | Micron Electronics, Inc. | System architecture for remote access and control of environmental management |
US6499073B1 (en) | 1997-05-13 | 2002-12-24 | Micron Electronics, Inc. | System using programmable processor for selectively enabling or disabling power to adapter in response to respective request signals |
US6202111B1 (en) | 1997-05-13 | 2001-03-13 | Micron Electronics, Inc. | Method for the hot add of a network adapter on a system including a statically loaded adapter driver |
US6363497B1 (en) | 1997-05-13 | 2002-03-26 | Micron Technology, Inc. | System for clustering software applications |
US5990582A (en) * | 1997-05-13 | 1999-11-23 | Micron Electronics, Inc. | Computer fan speed control device |
US5987554A (en) | 1997-05-13 | 1999-11-16 | Micron Electronics, Inc. | Method of controlling the transfer of information across an interface between two buses |
US6195717B1 (en) | 1997-05-13 | 2001-02-27 | Micron Electronics, Inc. | Method of expanding bus loading capacity |
US6272648B1 (en) | 1997-05-13 | 2001-08-07 | Micron Electronics, Inc. | System for communicating a software-generated pulse waveform between two servers in a network |
US6249834B1 (en) | 1997-05-13 | 2001-06-19 | Micron Technology, Inc. | System for expanding PCI bus loading capacity |
US6324608B1 (en) | 1997-05-13 | 2001-11-27 | Micron Electronics | Method for hot swapping of network components |
US6282673B1 (en) | 1997-05-13 | 2001-08-28 | Micron Technology, Inc. | Method of recording information system events |
US6219734B1 (en) | 1997-05-13 | 2001-04-17 | Micron Electronics, Inc. | Method for the hot add of a mass storage adapter on a system including a statically loaded adapter driver |
US6202160B1 (en) | 1997-05-13 | 2001-03-13 | Micron Electronics, Inc. | System for independent powering of a computer system |
US6292905B1 (en) | 1997-05-13 | 2001-09-18 | Micron Technology, Inc. | Method for providing a fault tolerant network using distributed server processes to remap clustered network resources to other servers during server failure |
US6182180B1 (en) | 1997-05-13 | 2001-01-30 | Micron Electronics, Inc. | Apparatus for interfacing buses |
US6269412B1 (en) | 1997-05-13 | 2001-07-31 | Micron Technology, Inc. | Apparatus for recording information system events |
US6247898B1 (en) | 1997-05-13 | 2001-06-19 | Micron Electronics, Inc. | Computer fan speed control system |
US6088816A (en) | 1997-10-01 | 2000-07-11 | Micron Electronics, Inc. | Method of displaying system status |
US6154835A (en) | 1997-10-01 | 2000-11-28 | Micron Electronics, Inc. | Method for automatically configuring and formatting a computer system and installing software |
US6212585B1 (en) | 1997-10-01 | 2001-04-03 | Micron Electronics, Inc. | Method of automatically configuring a server after hot add of a device |
US6035420A (en) | 1997-10-01 | 2000-03-07 | Micron Electronics, Inc. | Method of performing an extensive diagnostic test in conjunction with a bios test routine |
US6009541A (en) | 1997-10-01 | 1999-12-28 | Micron Electronics, Inc. | Apparatus for performing an extensive diagnostic test in conjunction with a bios test routine |
US6175490B1 (en) | 1997-10-01 | 2001-01-16 | Micron Electronics, Inc. | Fault tolerant computer system |
US6065053A (en) | 1997-10-01 | 2000-05-16 | Micron Electronics, Inc. | System for resetting a server |
US6263387B1 (en) | 1997-10-01 | 2001-07-17 | Micron Electronics, Inc. | System for automatically configuring a server after hot add of a device |
US6823435B1 (en) | 1997-11-20 | 2004-11-23 | Advanced Micro Devices, Inc. | Non-volatile memory system having a programmably selectable boot code section size |
US6298409B1 (en) | 1998-03-26 | 2001-10-02 | Micron Technology, Inc. | System for data and interrupt posting for computer devices |
US6421746B1 (en) | 1998-03-26 | 2002-07-16 | Micron Electronics, Inc. | Method of data and interrupt posting for computer devices |
US6223234B1 (en) | 1998-07-17 | 2001-04-24 | Micron Electronics, Inc. | Apparatus for the hot swap and add of input/output platforms and devices |
US6205503B1 (en) | 1998-07-17 | 2001-03-20 | Mallikarjunan Mahalingam | Method for the hot swap and add of input/output platforms and devices |
US6640267B1 (en) * | 1999-09-27 | 2003-10-28 | Cypress Semiconductor Corp. | Architecture for multi-queue storage element |
KR20020029760A (ko) * | 2000-06-27 | 2002-04-19 | 롤페스 요하네스 게라투스 알베르투스 | 집적 회로 시스템 |
JP2004348817A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、そのページバッファリソース割当方法及び回路、コンピュータシステム並びに携帯電子機器 |
US7280398B1 (en) * | 2006-08-31 | 2007-10-09 | Micron Technology, Inc. | System and memory for sequential multi-plane page memory operations |
KR100877610B1 (ko) * | 2007-01-23 | 2009-01-09 | 삼성전자주식회사 | 페이지 데이터 저장 방법과 저장 장치 |
KR102395538B1 (ko) * | 2017-04-28 | 2022-05-10 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 그것의 동작 방법 |
US11294572B2 (en) | 2017-07-06 | 2022-04-05 | Seagate Technology, Llc | Data storage system with late read buffer assignment after arrival of data in cache |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5371855A (en) * | 1979-06-04 | 1994-12-06 | Unisys Corporation | Disc cache subsystem having plural-level cache memories |
US4536836A (en) * | 1981-11-27 | 1985-08-20 | Storage Technology Corporation | Detection of sequential data stream |
US4875155A (en) * | 1985-06-28 | 1989-10-17 | International Business Machines Corporation | Peripheral subsystem having read/write cache with record access |
US4956803A (en) * | 1987-07-02 | 1990-09-11 | International Business Machines Corporation | Sequentially processing data in a cached data storage system |
US5053990A (en) * | 1988-02-17 | 1991-10-01 | Intel Corporation | Program/erase selection for flash memory |
US5222046A (en) * | 1988-02-17 | 1993-06-22 | Intel Corporation | Processor controlled command port architecture for flash memory |
JPH0664838B2 (ja) * | 1988-09-02 | 1994-08-22 | 松下電器産業株式会社 | 光デイスクファイル装置 |
US5065364A (en) * | 1989-09-15 | 1991-11-12 | Intel Corporation | Apparatus for providing block erasing in a flash EPROM |
US5159672A (en) * | 1989-12-28 | 1992-10-27 | Intel Corporation | Burst EPROM architecture |
US5177745A (en) * | 1990-09-26 | 1993-01-05 | Intel Corporation | Memory device with a test mode |
US5229866A (en) * | 1990-10-10 | 1993-07-20 | Fuji Xerox Co., Ltd. | Image processing system for reducing wait time before image data transfer to an image output section |
US5233559A (en) * | 1991-02-11 | 1993-08-03 | Intel Corporation | Row redundancy for flash memories |
US5249158A (en) * | 1991-02-11 | 1993-09-28 | Intel Corporation | Flash memory blocking architecture |
US5265059A (en) * | 1991-05-10 | 1993-11-23 | Intel Corporation | Circuitry and method for discharging a drain of a cell of a non-volatile semiconductor memory |
US5245572A (en) * | 1991-07-30 | 1993-09-14 | Intel Corporation | Floating gate nonvolatile memory with reading while writing capability |
JP3451099B2 (ja) * | 1991-12-06 | 2003-09-29 | 株式会社日立製作所 | 外部記憶サブシステム |
US5224070A (en) * | 1991-12-11 | 1993-06-29 | Intel Corporation | Apparatus for determining the conditions of programming circuitry used with flash EEPROM memory |
US5488711A (en) * | 1993-04-01 | 1996-01-30 | Microchip Technology Incorporated | Serial EEPROM device and associated method for reducing data load time using a page mode write cache |
US5353256A (en) * | 1993-06-30 | 1994-10-04 | Intel Corporation | Block specific status information in a memory device |
-
1994
- 1994-06-09 JP JP15064494A patent/JP3737528B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-01 US US08/942,187 patent/US5802552A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07105072A (ja) | 1995-04-21 |
US5802552A (en) | 1998-09-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3737528B2 (ja) | フラッシュ・メモリ・デバイス、それのページ・バッファー資源の割り当てをする方法および回路 | |
US5835927A (en) | Special test modes for a page buffer shared resource in a memory device | |
US5519847A (en) | Method of pipelining sequential writes in a flash memory | |
US5692138A (en) | Flexible user interface circuit in a memory device | |
US5592641A (en) | Method and device for selectively locking write access to blocks in a memory array using write protect inputs and block enabled status | |
US6798696B2 (en) | Method of controlling the operation of non-volatile semiconductor memory chips | |
US5369754A (en) | Block specific status information in a memory device | |
US7843758B2 (en) | Multi-chip package flash memory device and method for reading status data therefrom | |
EP1242868B1 (en) | Organization of blocks within a nonvolatile memory unit to effectively decrease sector write operation time | |
US20020004878A1 (en) | System and method which compares data preread from memory cells to data to be written to the cells | |
US5715423A (en) | Memory device with an internal data transfer circuit | |
EP0140752A2 (en) | Memory subsystem | |
JPH064399A (ja) | 半導体記憶装置 | |
JPWO2002052416A1 (ja) | フラッシュメモリシステム | |
US8473710B2 (en) | Multiple partitioned emulated electrically erasable (EEE) memory and method of operation | |
US5748939A (en) | Memory device with a central control bus and a control access register for translating an access request into an access cycle on the central control bus | |
JP2001266579A (ja) | 不揮発性半導体記憶装置および半導体ディスク装置 | |
US11861227B2 (en) | Storage device with task scheduler and method for operating the device | |
KR20000030974A (ko) | 시리얼 플래쉬 메모리의 소거검증장치 및 방법 | |
JP4273106B2 (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 | |
JP2002358233A (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 | |
US20030103392A1 (en) | Method of controlling the operation of non-volatile semiconductor memory chips | |
JP2000148583A (ja) | 半導体記憶装置 | |
JP3821911B2 (ja) | メモリ初期化制御方式 | |
KR20230115195A (ko) | 액티브 존 리프레시를 수행하는 스토리지 컨트롤러, 그것의 동작하는 방법, 및 그것을 포함하는 스토리지 장치의 동작하는 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040525 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040622 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040922 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040928 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050927 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051027 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131104 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |