JP2002358233A - メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリに対する一連のデータ書き
込み処理をより高速に行うことができるメモリコントロ
ーラを提供する。 【解決手段】 本発明によるメモリコントローラは、ホ
ストコンピュータより供給されるホストアドレスに基づ
いて、複数の物理ブロックからなるメモリにアクセスす
るメモリコントローラであって、各物理ブロックを複数
のグループに分類する手段と、互いに異なるグループに
属する複数の物理ブロックを仮想的に結合することによ
り複数の仮想ブロックを形成する手段と、隣り合うホス
トアドレスを仮想ブロック内において互いに異なる物理
ブロックに割り当てる手段と、仮想ブロックに含まれる
空きページを検出する手段とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する利用分野】本発明は、メモリコントロー
ラ、フラッシュメモリシステム及びフラッシュメモリの
制御方法に関し、特に、フラッシュメモリに対する一連
のデータ書き込み処理をより高速に行うことができるメ
モリコントローラ、フラッシュメモリシステム及びフラ
ッシュメモリの制御方法に関する。

【０００２】

【従来の技術】近年、メモリカードやシリコンディスク
などに用いられる半導体メモリとして、フラッシュメモ
リ、特にＮＡＮＤ型フラッシュメモリが用いられること
が多い。ＮＡＮＤ型フラッシュメモリは、メモリセルを
消去状態（論理値＝１）から書込状態（論理値＝０）に
変化させる場合は、これをメモリセル単位で行うことが
可能である一方、メモリセルを書込状態（０）から消去
状態（１）に変化させる場合は、これをメモリセル単位
で行うことができず、複数のメモリセルからなる所定の
消去単位（ブロック単位）でしかこれを行うことができ
ない。かかる一括消去動作は、一般的に「ブロック消
去」と呼ばれる。

【０００３】このように、ＮＡＮＤ型フラッシュメモリ
においては、書込状態（０）から消去状態（１）への変
化をメモリセル単位で行うことができないため、フラッ
シュメモリにデータを書き込む場合には、データを書き
込むべき領域に含まれる全てのメモリセルを事前にブロ
ック消去しておく必要がある。ブロック消去された領域
は、データが格納されていない空きブロックとなり、フ
ラッシュメモリに新たなデータを書き込む場合には、こ
のような空きブロックが検索され、発見された空きブロ
ックに対して当該データが書き込まれることになる。こ
こで、各ブロックは、それぞれ、データの読み出し及び
書き込みにおけるアクセス単位である複数の「ページ」
によって構成されている。

【０００４】このようなフラッシュメモリへのデータの
書き込みは、次のようにして行われる。

【０００５】まず、ホストコンピュータからデータ書き
込み要求が発行され、書き込み先のアドレス及び書き込
むべきデータが送信されると、かかるデータが、コント
ローラ内に設けられたメモリに一時的に格納される。次
いで、コントローラは、一時的にメモリに格納されてい
るデータをフラッシュメモリへ転送し、これを書き込み
先のアドレスが示すページに書き込むよう、フラッシュ
メモリに対して指示する。これに応答して、フラッシュ
メモリは、コントローラから転送されたデータを指定さ
れたページに格納し、これにより、一連のデータ書き込
み処理が完了する。

【０００６】

【発明が解決しようとする課題】従来より、同一ブロッ
ク内における各ページは、ホストコンピュータから見
て、連続するアドレスを有するものとして取り扱われて
いる。一方、ホストコンピュータからのデータ書き込み
要求は、連続する複数アドレスに対してなされることが
多く、この場合、コントローラは、あるブロック内の連
続する複数ページに、次々とデータを書き込む必要があ
る。

【０００７】この場合、コントローラはまず、最初のペ
ージに書き込むべきデータをフラッシュメモリに転送
し、かかるデータを当該ページに書き込むよう、フラッ
シュメモリに対して指示する。これに応答して、フラッ
シュメモリが、転送されたデータを指定されたページに
格納すると、次いで、コントローラは、次のページに書
き込むべきデータをフラッシュメモリに転送し、当該ペ
ージに書き込むよう、フラッシュメモリに対して指示す
る。このような処理を、要求された複数アドレスについ
て次々と実行することにより、連続する複数ページへの
一連のデータの書き込み処理が完了する。

【０００８】ここで、ひとつのページに対する書き込み
処理に要する時間は、主に、書き込むべきデータをコン
トローラからフラッシュメモリに転送するために必要な
時間（データ転送時間）、コントローラからフラッシュ
メモリに書き込み命令を発行する時間（命令発行時
間）、実際にフラッシュメモリにデータが書き込まれる
時間（フラッシュプログラム時間）等からなり、このう
ち、フラッシュプログラム時間は、特に長い時間（例え
ば、約２００μｓｅｃ）を要する。

【０００９】従来は、このように比較的長い時間を要す
る１回のデータ書き込み処理を、ページ単位で次々と行
っているため、ホストコンピュータより、連続する複数
アドレスに対してデータ書き込み要求がなされた場合、
一連のデータの書き込み処理が完了するには、データを
書き込むべきページ数に実質的に比例した時間が必要で
あった。

【００１０】このため、ホストコンピュータより連続す
る複数アドレスに対してデータ書き込み要求がなされた
場合に、一連のデータの書き込み処理をより高速に行う
ことができるメモリコントローラ、フラッシュメモリシ
ステム及びフラッシュメモリの制御方法が望まれてい
た。

【００１１】したがって、本発明の目的は、フラッシュ
メモリに対する一連のデータ書き込み処理をより高速に
行うことができるメモリコントローラ及びこのようなメ
モリコントローラを備えるフラッシュメモリシステムを
提供することである。

【００１２】また、本発明の他の目的は、フラッシュメ
モリに対する一連のデータ書き込み処理をより高速に行
うことができるフラッシュメモリの制御方法を提供する
ことである。

【００１３】

【課題を解決するための手段】本発明のかかる目的は、
ホストコンピュータより供給されるホストアドレスに基
づいて、複数の物理ブロックからなるメモリにアクセス
するメモリコントローラであって、前記各物理ブロック
を複数のグループに分類する手段と、互いに異なるグル
ープに属する複数の物理ブロックを仮想的に結合するこ
とにより複数の仮想ブロックを形成する手段と、隣り合
うホストアドレスを前記仮想ブロック内において互いに
異なる物理ブロックに割り当てる手段と、前記仮想ブロ
ックに含まれる空きページを検出する手段とを備えるメ
モリコントローラによって達成される。

【００１４】本発明によれば、隣り合うホストアドレス
が、仮想ブロック内において互いに異なる物理ブロック
に割り当てられているため、連続する複数アドレスに対
するアクセスがホストコンピュータから要求された場
合、これらアドレスによりアクセスされる物理ブロック
は、互いに異なる物理ブロックとなる。このため、アク
セスされた各物理ブロックがそれぞれ独立して動作する
ことにより、一連の処理を並列に行うことができる。こ
れにより、フラッシュメモリに対する一連の処理をより
高速に行うことが可能となる。

【００１５】本発明の好ましい実施態様においては、メ
モリコントローラが、前記ホストコンピュータより空き
ページに対するユーザデータの書き込みが要求されたこ
とに応答して、前記空きページが属する物理ブロックに
ついてのブロック間転送を行うことなく、前記空きペー
ジへ前記ユーザデータを書き込む書込手段とをさらに備
えている。

【００１６】本発明の好ましい実施態様によれば、ブロ
ック間転送を行うことなく、ユーザデータの書き込みを
行っているので、ブロック間転送の頻度が低くなる。こ
のため、データの書き込みに必要な一連の処理を高速に
行うことが可能となる。

【００１７】本発明のさらに好ましい実施態様において
は、メモリコントローラが、前記ホストコンピュータよ
り使用済みページに対するユーザデータの書き込みが要
求されたことに応答して、前記使用済みページが属する
仮想ブロックを構成する複数の物理ブロックのうち、前
記使用済みページが属する物理ブロック以外の物理ブロ
ックについてのブロック間転送を行うことなく、前記使
用済みページが属する物理ブロックについてブロック間
転送を行う手段をさらに備えている。

【００１８】本発明のさらに好ましい実施態様によれ
ば、前記使用済みページが属する物理ブロックについて
のみブロック間転送を行っているので、ブロック間転送
の頻度が低くなる。このため、データの書き込みに必要
な一連の処理を高速に行うことが可能となる。

【００１９】本発明のさらに好ましい実施態様において
は、メモリコントローラが、各仮想ブロックに含まれる
仮想ページのうち、先頭の仮想ページからユーザデータ
が書き込まれている最後の仮想ページまでの仮想ページ
を使用済みページとして取り扱い、それ以外の仮想ペー
ジを空きページとして取り扱う。

【００２０】本発明のさらに好ましい実施態様において
は、前記グループが、前記複数の物理ブロックを少なく
ともメモリチップ別に分類するものである。

【００２１】本発明の好ましい実施態様によれば、メモ
リチップ別に各物理ブロックがグループ分けされている
ことから、連続する複数のホストアドレスに対応する物
理ブロックは、それぞれ異なるメモリチップに属するこ
ととなる。このため、これらメモリチップが、並列処理
を行うことができない通常のメモリチップであっても、
それぞれのメモリチップが独立して動作することによ
り、並列処理を行うことが可能となる。

【００２２】本発明のさらに好ましい実施態様において
は、前記グループが、前記複数の物理ブロックを少なく
ともバンク別に分類するものである。

【００２３】本発明のさらに好ましい実施態様によれ
ば、バンク別に各物理ブロックがグループ分けされてい
ることから、連続する複数のホストアドレスに対応する
物理ブロックは、それぞれ異なるバンクに属することと
なる。このため、メモリチップが一つのみであっても、
それぞれのバンクが独立して動作することにより、並列
処理を行うことが可能となる。特に、メモリチップを複
数個用い、互いに異なるバンクに属する複数の物理ブロ
ックを、複数のメモリチップに亘って仮想的に結合する
ことにより仮想ブロックを構成すれば、より多くの処理
を並列に実行することが可能となるので、フラッシュメ
モリに対する一連の処理をより高速に行うことが可能と
なる。

【００２４】本発明の前記目的はまた、ホストコンピュ
ータより供給されるホストアドレスに基づいて、それぞ
れｎ個の物理ページからなる複数の物理ブロックによっ
て構成されるメモリにアクセスするメモリコントローラ
であって、前記ホストコンピュータよりユーザデータの
書き込みが要求されたことに応答して、ｍ個の物理ブロ
ックを仮想的に結合することによってｎ×ｍ個の仮想ペ
ージからなる仮想ブロックを形成する手段と、前記ｎ×
ｍ個の仮想ページのうち、前記ホストアドレスにより特
定される第１の仮想ページのユーザ領域内へ前記ユーザ
データを書き込む手段と、前記ｎ×ｍ個の仮想ページの
うち、先頭の仮想ページの冗長領域内へ空きページ情報
を書き込む手段とを備えるメモリコントローラによって
達成される。

【００２５】本発明によれば、ｍ個の物理ブロックを仮
想的に結合することによってｎ×ｍ個の仮想ページから
なる仮想ブロックを形成するとともに、先頭の仮想ペー
ジの冗長領域内へ空きページ情報を書き込んでいること
から、これを参照することにより、ユーザデータの書き
込みが行われた後における当該仮想ブロックの空きペー
ジを知ることができる。

【００２６】本発明の好ましい実施態様においては、前
記空きページ情報が、空きページが存在するか否かを示
す空きページフラグと、空きページを特定する空きペー
ジデータとを少なくとも含んでいる。

【００２７】本発明のさらに好ましい実施態様において
は、前記空きページデータが、前記第１の仮想ページに
続く第２の仮想ページを特定するデータである。

【００２８】本発明のさらに好ましい実施態様によれ
ば、第２の仮想ページ以降の仮想ページが空きページで
あることが保証されるため、第２の仮想ページ以降の仮
想ページへの新たなユーザデータの書き込みが要求され
た場合に、ブロック間転送を行うことなく、ユーザデー
タの追加的な書き込みを行うことが可能となる。

【００２９】本発明のさらに好ましい実施態様において
は、前記第１の仮想ページと前記第２の仮想ページが互
いに異なる物理ブロックに属している。

【００３０】本発明のさらに好ましい実施態様によれ
ば、隣り合うホストアドレスが、同じ仮想ブロック内の
互いに異なる物理ブロックに対応することになるため、
各物理ブロックがそれぞれ独立して動作することができ
る。これにより、フラッシュメモリに対する一連の処理
をより高速に行うことが可能となる。

【００３１】本発明のさらに好ましい実施態様において
は、メモリコントローラが、前記ホストコンピュータよ
り前記仮想ブロックに対するユーザデータの書き込みが
さらに要求されたことに応答して、前記空きページ情報
に基づき、前記ホストコンピュータより供給されたホス
トアドレスにより特定される第３の仮想ページへの前記
ユーザデータの追加的な書き込みが可能であるか否かを
判断する手段と、前記判断の結果、ユーザデータの追加
的な書き込みが可能であると判断されたことに応答し
て、前記第３の仮想ページのユーザ領域内へ前記ユーザ
データを書き込む手段と、前記第２の仮想ページの冗長
領域内へ前記第３の仮想ページに続く第４の仮想ページ
を特定する空きページデータを書き込む手段とをさらに
備えている。

【００３２】本発明のさらに好ましい実施態様によれ
ば、第４の仮想ページ以降の仮想ページが空きページで
あることが保証されるため、第４のページ以降のページ
への新たなユーザデータの書き込みが要求された場合
に、ブロック間転送を行うことなく、ユーザデータの追
加的な書き込みを行うことが可能となる。

【００３３】本発明のさらに好ましい実施態様において
は、前記第３の仮想ページと前記第４の仮想ページが互
いに異なる物理ブロックに属している。

【００３４】本発明のさらに好ましい実施態様において
は、メモリコントローラが、前記判断の結果、ユーザデ
ータの追加的な書き込みが不可能であると判断されたこ
とに応答して、前記第３の仮想ページが属する物理ブロ
ックを他の物理ブロックに入れ替える手段をさらに備え
ている。

【００３５】本発明のさらに好ましい実施態様によれ
ば、ユーザデータの追加的な書き込みが不可能な仮想ペ
ージが属する物理ブロックについてのみブロック間転送
を行っているので、ブロック間転送の頻度が低くなる。
このため、データの書き込みに必要な一連の処理を高速
に行うことが可能となる。

【００３６】本発明のさらに好ましい実施態様において
は、メモリコントローラが、前記ホストコンピュータよ
り前記仮想ブロックの最後の仮想ページに対するユーザ
データの書き込みがさらに要求されたことに応答して、
前記空きページ情報に基づき、前記最後の仮想ページへ
の前記ユーザデータの追加的な書き込みが可能であるか
否かを判断する手段と、前記判断の結果、ユーザデータ
の追加的な書き込みが可能であると判断されたことに応
答して、前記最後の仮想ページのユーザ領域内へ前記ユ
ーザデータを書き込む手段と、前記先頭の仮想ページの
冗長領域内に格納された前記空きページフラグを変化さ
せる手段とをさらに備えている。

【００３７】本発明のさらに好ましい実施態様によれ
ば、最後の仮想ページに対してユーザデータを書き込む
際に、先頭の仮想ページの冗長領域内に格納された空き
ページフラグを変化させていることから、これを参照す
ることにより、当該物理ブロックへの新たなユーザデー
タの書き込みを禁止することができる。

【００３８】本発明のさらに好ましい実施態様において
は、前記先頭の仮想ページと前記最後の仮想ページが互
いに異なる物理ブロックに属している。

【００３９】本発明の前記目的はまた、複数の物理ブロ
ックからなるフラッシュメモリと、ホストコンピュータ
より供給されるホストアドレスに基づいて前記フラッシ
ュメモリにアクセスするメモリコントローラとを備え、
前記コントローラが、前記各物理ブロックを複数のグル
ープに分類する手段と、互いに異なるグループに属する
複数の物理ブロックを仮想的に結合することにより複数
の仮想ブロックを形成する手段と、隣り合うホストアド
レスを前記仮想ブロック内において互いに異なる物理ブ
ロックに割り当てる手段と、前記仮想ブロックに含まれ
る空きページを検出する手段とを備えることを特徴とす
るフラッシュメモリシステムによって達成される。

【００４０】本発明においても、隣り合うホストアドレ
スが、仮想ブロック内において互いに異なる物理ブロッ
クに割り当てられているため、アクセスされた各物理ブ
ロックがそれぞれ独立して動作することにより、一連の
処理を並列に行うことができる。これにより、フラッシ
ュメモリに対する一連の処理をより高速に行うことが可
能となる。

【００４１】本発明の好ましい実施態様においては、前
記各物理ブロックがユーザ領域と冗長領域とを備え、前
記冗長領域には、自己が属する仮想ブロックを特定する
情報が記録されている。

【００４２】本発明のさらに好ましい実施態様において
は、前記冗長領域には、自己が属する仮想ブロックに含
まれる前記空きページに関する情報がさらに格納されて
いる。

【００４３】本発明の前記目的はまた、複数の物理ブロ
ックを仮想的に結合することにより仮想ブロックを形成
するステップと、ホストコンピュータよりデータの書き
込みが指示された場合、前記仮想ブロックを構成する全
ての物理ブロックの追書込不能領域が書き込み対象とな
っていることに応答して、前記仮想ブロックを構成する
全ての物理ブロックを他の物理ブロックに置き換えるス
テップとを備えるフラッシュメモリの制御方法によって
達成される。

【００４４】本発明の好ましい実施態様においては、フ
ラッシュメモリの制御方法が、前記ホストコンピュータ
よりデータの書き込みが指示された場合、前記仮想ブロ
ックを構成する一部の物理ブロックの追書込不能領域が
書き込み対象となっており、前記仮想ブロックを構成す
る残りの物理ブロックの追書込不能領域が書き込み対象
となっていないことに応答して、前記残りの物理ブロッ
クを他の物理ブロックに置き換えることなく、前記一部
の物理ブロックを他の物理ブロックに置き換えるステッ
プをさらに備えている。

【００４５】本発明の好ましい実施態様においては、フ
ラッシュメモリの制御方法が、前記残りの物理ブロック
の追書込可能領域が書き込み対象となっていることに応
答して、前記データを前記残りの物理ブロックに対して
追加的に書き込むステップをさらに備えている。

【００４６】

【発明の好ましい実施の形態】以下、添付図面を参照し
ながら、本発明の好ましい実施態様について詳細に説明
する。

【００４７】図１は、本発明の好ましい実施態様にかか
るフラッシュメモリシステム１を概略的に示すブロック
図である。

【００４８】図１に示されるように、フラッシュメモリ
システム１はカード形状であり、４個のフラッシュメモ
リチップ２−０〜２−３と、コントローラ３と、コネク
タ４とが、一つのカード内に集積されて構成される。フ
ラッシュメモリシステム１は、ホストコンピュータ５に
着脱可能に装着されて使用され、ホストコンピュータ５
に対する一種の外部記憶装置として用いられる。ホスト
コンピュータ５としては、文字、音声、あるいは画像情
報等の種々の情報を処理するパーソナルコンピュータや
デジタルスチルカメラをはじめとする各種情報処理装置
が挙げられる。

【００４９】各フラッシュメモリチップ２−０〜２−３
は、それぞれ１２８Ｍバイト（１Ｇビット）の記憶容量
を有する半導体チップである。フラッシュメモリシステ
ム１においては、５２８バイトを１ページとし、これを
最小アクセス単位としている。したがって、これら各フ
ラッシュメモリチップ２−０〜２−３は、それぞれ２５
６Ｋページのアドレス空間を含み、フラッシュメモリチ
ップ２−０〜２−３の合計で、１Ｍページのアドレス空
間を備えることになる。また、フラッシュメモリシステ
ム１においては、これら４つのフラッシュメモリチップ
２−０〜２−３は、５１２Ｍバイト（４Ｇビット）の記
憶容量を有し、１Ｍページのアドレス空間を備える一つ
の大きなメモリとして取り扱われる。このため、これら
１Ｍページからなるアドレス空間から特定のページにア
クセスするためには、２０ビットのアドレス情報が必要
となる。したがって、ホストコンピュータ５は、フラッ
シュメモリシステム１に対し、２０ビットのアドレス情
報を供給することによって、特定のページに対するアク
セスを行う。以下、ホストコンピュータ５よりフラッシ
ュメモリシステム１に供給される２０ビットのアドレス
情報を「ホストアドレス」と呼ぶ。

【００５０】コントローラ３は、マイクロプロセッサ６
と、ホストインターフェースブロック７と、ＳＲＡＭワ
ークエリア８と、バッファ９と、フラッシュメモリイン
ターフェースブロック１０と、ＥＣＣ（エラー・コレク
ション・コード）ブロック１１と、フラッシュシーケン
サブロック１２とから構成される。これら機能ブロック
によって構成されるコントローラ３は、一つの半導体チ
ップ上に集積されている。

【００５１】マイクロプロセッサ６は、コントローラ３
を構成する各機能ブロック全体の動作を制御するための
機能ブロックである。

【００５２】ホストインターフェースブロック７は、バ
ス１３を介してコネクタ４に接続されており、マイクロ
プロセッサ６による制御のもと、ホストコンピュータ５
とのデータやアドレス情報、ステータス情報、外部コマ
ンド情報の授受を行う。すなわち、フラッシュメモリシ
ステム１がホストコンピュータ５に装着されると、フラ
ッシュメモリシステム１とホストコンピュータ５とは、
バス１３、コネクタ４及びバス１４を介して相互に接続
され、かかる状態において、ホストコンピュータ５より
フラッシュメモリシステム１に供給されるデータ等は、
ホストインターフェースブロック７を入口としてコント
ローラ３の内部に取り込まれ、また、コントローラ３よ
りホストコンピュータ５に供給されるデータ等は、ホス
トインターフェースブロック７を出口としてホストコン
ピュータ５に供給される。さらに、ホストインターフェ
ースブロック７は、ホストコンピュータ５より供給され
るホストアドレス及び外部コマンドを一時的に格納する
タスクファイルレジスタ（図示せず）及びエラーが発生
した場合にセットされるエラーレジスタ等（図示せず）
を有している。

【００５３】ＳＲＡＭワークエリア８は、マイクロプロ
セッサ６によるフラッシュメモリチップ２−０〜２−３
の制御に必要なデータが一時的に格納される作業領域で
あり、複数のＳＲＡＭセルによって構成される。

【００５４】バッファ９は、フラッシュメモリチップ２
−０〜２−３から読み出されたデータ及びフラッシュメ
モリチップ２−０〜２−３に書き込むべきデータを一時
的に蓄積するバッファである。すなわち、フラッシュメ
モリチップ２−０〜２−３から読み出されたデータは、
ホストコンピュータ５が受け取り可能な状態となるまで
バッファ９に保持され、フラッシュメモリチップ２−０
〜２−３に書き込むべきデータは、フラッシュメモリチ
ップ２−０〜２−３が書き込み可能な状態となるととも
に、後述するＥＣＣブロック１１によってエラーコレク
ションコードが生成されるまでバッファ９に保持され
る。

【００５５】フラッシュメモリインターフェースブロッ
ク１０は、バス１５を介して、フラッシュメモリチップ
２−０〜２−３とのデータやアドレス情報、ステータス
情報、内部コマンド情報の授受を行うとともに、各フラ
ッシュメモリチップ２−０〜２−３に対して対応するチ
ップ選択信号＃０〜＃３を供給するための機能ブロック
である。チップ選択信号＃０〜＃３は、ホストコンピュ
ータ５からデータの読み出しまたは書き込みが要求され
た場合、ホストコンピュータ５より供給されるホストア
ドレスに基づいて生成される内部アドレスの上位２ビッ
トに基づいて、そのいずれかが活性化される信号であ
る。具体的には、内部アドレスの上位２ビットが「０
０」であればチップ選択信号＃０が活性化され、「０
１」であればチップ選択信号＃１が活性化され、「１
０」であればチップ選択信号＃２が活性化され、「１
１」であればチップ選択信号＃３が活性化される。対応
するチップ選択信号が活性化されたフラッシュメモリチ
ップ２−０〜２−３は選択状態となり、データの読み出
しまたは書き込みが可能となる。尚、「内部コマンド」
とは、コントローラ３がフラッシュメモリチップ２−０
〜２−３を制御するためのコマンドであり、ホストコン
ピュータ５がフラッシュメモリシステム１を制御するた
めの「外部コマンド」と区別される。

【００５６】ＥＣＣブロック１１は、フラッシュメモリ
チップ２−０〜２−３に書き込むデータに付加すべきエ
ラーコレクションコードを生成するとともに、読み出し
データに付加されたエラーコレクションコードに基づい
て、読み出しデータに含まれる誤りを訂正するための機
能ブロックである。

【００５７】フラッシュシーケンサブロック１２は、フ
ラッシュメモリチップ２−０〜２−３とバッファ９との
データの転送を制御するための機能ブロックである。フ
ラッシュシーケンサブロック１２は、複数のレジスタ
（図示せず）を備え、マイクロプロセッサ６による制御
のもと、フラッシュメモリチップ２−０〜２−３からの
データの読み出しまたはフラッシュメモリチップ２−０
〜２−３へのデータの書き込みに必要な値がこれらレジ
スタに設定されると、データの読み出しまたは書き込み
に必要な一連の動作を自動的に実行する。

【００５８】次に、各フラッシュメモリチップ２−０〜
２−３を構成する各フラッシュメモリセルの具体的な構
造について説明する。

【００５９】図２は、フラッシュメモリチップ２−０〜
２−３を構成する各フラッシュメモリセル１６の構造を
概略的に示す断面図である。

【００６０】図２に示されるように、フラッシュメモリ
セル１６は、Ｐ型半導体基板１７に形成されたＮ型のソ
ース拡散領域１８及びドレイン拡散領域１９と、ソース
拡散領域１８とドレイン拡散領域１９との間のＰ型半導
体基板１７を覆って形成されたトンネル酸化膜２０と、
トンネル酸化膜２０上に形成されたフローティングゲー
ト電極２１と、フローティングゲート電極２１上に形成
された絶縁膜２２と、絶縁膜２２上に形成されたコント
ロールゲート電極２３とから構成される。このような構
成を有するフラッシュメモリセル１６は、フラッシュメ
モリチップ２−０〜２−３内において、複数個直列に接
続されて、ＮＡＮＤ型フラッシュメモリを構成する。

【００６１】フラッシュメモリセル１６は、フローティ
ングゲート電極２１に電子が注入されているか否かによ
って、「消去状態」と「書込状態」のいずれかの状態が
示される。フラッシュメモリセル１６が消去状態である
ことは、当該フラッシュメモリセル１６にデータ「１」
が保持されていることを意味し、フラッシュメモリセル
１６が書込状態であることは、当該フラッシュメモリセ
ル１６にデータ「０」が保持されていることを意味す
る。すなわち、フラッシュメモリセル１６は、１ビット
のデータを保持することが可能である。

【００６２】図２に示されるように、消去状態とは、フ
ローティングゲート電極２１に電子が注入されていない
状態を指す。消去状態におけるフラッシュメモリセル１
６は、デプレッション型のトランジスタとなり、コント
ロールゲート電極２３に読み出し電圧が印加されている
か否かに関わらず、ソース拡散領域１８とドレイン拡散
領域１９との間のＰ型半導体基板１７の表面にはチャネ
ル２４が形成される。したがって、ソース拡散領域１８
とドレイン拡散領域１９とは、コントロールゲート電極
２３に読み出し電圧が印加されているか否かに関わら
ず、チャネル２４によって常に電気的に接続状態とな
る。

【００６３】図３は、書込状態であるフラッシュメモリ
セル１６を概略的に示す断面図である。

【００６４】図３に示されるように、書込状態とは、フ
ローティングゲート電極２１に電子が蓄積されている状
態を指す。フローティングゲート電極２１はトンネル酸
化膜２０及び絶縁膜２２に挟まれているため、一旦、フ
ローティングゲート電極２１に注入された電子は、きわ
めて長時間フローティングゲート電極２１内にとどま
る。書込状態におけるフラッシュメモリセル１６は、エ
ンハンスメント型のトランジスタとなり、コントロール
ゲート電極２３に読み出し電圧が印加されていないとき
には、ソース拡散領域１８とドレイン拡散領域１９との
間のＰ型半導体基板１７の表面にはチャネルが形成され
ず、コントロールゲート電極２３に読み出し電圧が印加
されているときには、ソース拡散領域１８とドレイン拡
散領域１９との間のＰ型半導体基板１７の表面にチャネ
ル（図示せず）が形成される。したがって、コントロー
ルゲート電極２３に読み出し電圧が印加されていない状
態では、ソース拡散領域１８とドレイン拡散領域１９と
は電気的に絶縁され、コントロールゲート電極２３に読
み出し電圧が印加された状態では、ソース拡散領域１８
とドレイン拡散領域１９とが電気的に接続される。

【００６５】ここで、選択されたフラッシュメモリセル
１６が消去状態であるか書込状態であるかは、次のよう
にして読み出すことができる。すなわち、複数個直列に
接続されたフラッシュメモリセル１６のうち、選択され
たフラッシュメモリセル１６以外の全てのフラッシュメ
モリセル１６のコントロールゲート電極２３に読み出し
電圧を印加し、この状態において、これらフラッシュメ
モリセル１６の直列体に電流が流れるか否かを検出す
る。その結果、かかる直列体に電流が流れれば、選択さ
れたフラッシュメモリセル１６が消去状態であると判断
することができ、かかる直列体に電流が流れなければ、
選択されたフラッシュメモリセル１６が書込状態である
と判断することができる。このようにして、直列体に含
まれる任意のフラッシュメモリセル１６に保持されたデ
ータが「０」であるのか「１」であるのかを読み出すこ
とができる。但し、ＮＡＮＤ型フラッシュメモリにおい
ては、ひとつの直列体に含まれる２以上のフラッシュメ
モリセル１６に保持されたデータを同時に読み出すこと
はできない。

【００６６】また、消去状態であるフラッシュメモリセ
ル１６を書込状態に変化させる場合、コントロールゲー
ト電極２３に正の高電圧が印加され、これによって、ト
ンネル酸化膜２０を介してフローティングゲート電極２
１へ電子が注入される。フローティングゲート電極２１
への電子の注入は、ＦＮトンネル電流による注入が可能
である。一方、書込状態であるフラッシュメモリセル１
６を消去状態に変化させる場合、コントロールゲート電
極２３に負の高電圧が印加され、これによって、トンネ
ル酸化膜２０を介してフローティングゲート電極２１に
蓄積された電子が排出される。

【００６７】次に、各フラッシュメモリチップ２−０〜
２−３の持つアドレス空間の具体的な構成について説明
する。

【００６８】図４は、フラッシュメモリチップ２−０の
アドレス空間の構造を概略的に示す図である。

【００６９】図４に示されるように、フラッシュメモリ
チップ２−０のアドレス空間は、物理ブロック＃０〜＃
８１９１からなる８１９２個の物理ブロックによって構
成される。また、図４には示されていないが、フラッシ
ュメモリチップ２−１〜２−３も、フラッシュメモリチ
ップ２−０と同様に物理ブロック＃０〜＃８１９１から
なる８１９２個の物理ブロックによって構成されてい
る。これら各ブロックは、いずれも１６Ｋバイトの記憶
容量を有する。

【００７０】ここで、上記各物理ブロックは、データの
消去単位である。すなわち、フラッシュメモリチップ２
−０〜２−３では、各フラッシュメモリセル１６ごと
に、その状態を書込状態から消去状態に変化させること
はできず、フラッシュメモリセル１６を書込状態から消
去状態に変化させる場合は、当該フラッシュメモリセル
１６が属するブロックに含まれる全てのフラッシュメモ
リセル１６が一括して消去状態とされる。逆に、フラッ
シュメモリチップ２−０〜２−３では、各フラッシュメ
モリセル１６ごとに、その状態を消去状態から書込状態
に変化させることは可能である。

【００７１】さらに、図４に示されるように、フラッシ
ュメモリチップ２−０を構成する各物理ブロック＃０〜
＃８１９１は、それぞれ物理ページ＃０〜＃３１からな
る３２個の物理ページによって構成されている。また、
フラッシュメモリチップ２−１〜２−３を構成する各物
理ブロック＃０〜＃８１９１も、フラッシュメモリチッ
プ２−０を構成する各物理ブロック＃０〜＃８１９１と
同様に、それぞれ３２個の物理ページによって構成され
ている。

【００７２】これら各ページはデータの読み出し及び書
き込みにおけるアクセス単位であり、図４に示されるよ
うに、ビットｂ０〜ｂ７からなる８ビットを１バイトと
して、それぞれ５１２バイトのユーザ領域２５と１６バ
イトの冗長領域２６によって構成される。ユーザ領域２
５は、ホストコンピュータ５より供給されるユーザデー
タが格納される領域である。

【００７３】図５は、冗長領域２６のデータ構造を概略
的に示す図である。

【００７４】図５に示されるように、冗長領域２６は、
エラーコレクションコード格納領域２７、仮想ブロック
アドレス格納領域２８、スタートページフラグ２９、ス
タートページデータ格納領域３０及びその他の付加情報
によって構成される。

【００７５】エラーコレクションコード格納領域２７
は、対応するユーザ領域２５に格納されたユーザデータ
の誤りを訂正するための付加情報（エラーコレクション
コード）を格納するための領域であり、ユーザ領域２５
に格納されたデータに含まれるデータの誤りが所定数以
下であれば、エラーコレクションコード格納領域２７に
格納されたエラーコレクションコードを用いてこれを訂
正し、正しいデータとすることができる。

【００７６】仮想ブロックアドレス格納領域２８は、当
該物理ブロックが属する仮想ブロックのアドレス（仮想
ブロックアドレス）を格納するための領域である。仮想
ブロック及び仮想ブロックアドレスの詳細については後
述する。また、スタートページフラグ２９及びスタート
ページデータ格納領域３０についての説明も後述する。

【００７７】冗長領域２６のその他の領域には、当該ブ
ロックについての異常を表示するブロックステータス等
が格納されているが、これらについての説明は省略す
る。

【００７８】このように、各ページは、５１２バイトの
ユーザ領域２５と１６バイトの冗長領域２６からなるの
で、各ページは、８×（５１２バイト＋１６バイト）＝
４２２４個のフラッシュメモリセルによって構成される
ことになる。

【００７９】このように、各フラッシュメモリチップ２
−０〜２−３はそれぞれ８１９２個の物理ブロックによ
って構成されるが、このうち、８０００個の物理ブロッ
クは実際にデータを格納することができるブロック（以
下、「実使用ブロック」という）として取り扱われ、残
りの１９２個のブロックは「冗長ブロック」として取り
扱われる。冗長ブロックは、データ書き込みに備えて待
機している空きブロックである。フラッシュメモリチッ
プ２−０〜２−３のアドレス空間は、実使用ブロックの
みによって構成される。また、ある物理ブロックに不良
が発生し、使用不能となった場合には、不良が発生した
ブロックの数だけ冗長ブロックとして割り当てられる物
理ブロックの数が減らされる。

【００８０】さらに、実使用ブロックは、各フラッシュ
メモリチップ２−０〜２−３から一つずつ選ばれた４つ
の物理ブロックが仮想的に結合された「仮想ブロック」
を構成する。これにより、仮想ブロック＃０〜＃７９９
９からなる最大８０００個の仮想ブロックが構成され
る。

【００８１】図６は、仮想ブロックのマッピングの一例
を示す図である。

【００８２】図６に示される例では、フラッシュメモリ
チップ２−０に含まれる物理ブロック＃１５０、フラッ
シュメモリチップ２−１に含まれる物理ブロック＃６８
１１、フラッシュメモリチップ２−２に含まれる物理ブ
ロック＃８１９１、フラッシュメモリチップ２−３に含
まれる物理ブロック＃３０４８が仮想的に結合され、一
つの仮想ブロックを構成している。このように、本実施
態様においては、ひとつの仮想ブロックを構成する４つ
の物理ブロックは互いに異なるフラッシュメモリチップ
に含まれていることが必要である。このようにして、最
大８０００個の仮想ブロックが構成される。

【００８３】図７は、図６に示された仮想ブロックの仮
想ページ構造を示す図である。

【００８４】図７に示されるように、仮想ブロックは、
仮想ページ＃０〜仮想ページ＃１２７からなる１２８個
の仮想ページによって構成される一つのブロックとして
取り扱われる。ここで、仮想ブロックのうち、物理ブロ
ック＃１５０からなる部分に含まれる３２個のページ
は、仮想ページ番号として４ｉ（ｉは、物理ページ番
号）が与えられ、物理ブロック＃６８１１からなる部分
に含まれる３２個のページは、仮想ページ番号として４
ｉ＋１が与えられ、物理ブロック＃８１９１からなる部
分に含まれる３２個のページは、仮想ページ番号として
４ｉ＋２が与えられ、物理ブロック＃３０４８からなる
部分に含まれる３２個のページは、仮想ページ番号とし
て４ｉ＋３が与えられる。詳細は後述するが、これら仮
想ページ番号は、ホストアドレスの下位７ビットと対応
している。

【００８５】ここで、図５に示したスタートページフラ
グ２９及びスタートページデータ格納領域３０について
説明する。

【００８６】スタートページフラグ２９は、２ビットで
構成されるフラグであり、このうち、上位の１ビットは
仮想ページ＃０において有効なビットであり、下位の１
ビットは仮想ページ＃０〜＃１２６において有効なビッ
トである。具体的には、仮想ページ＃０のスタートペー
ジフラグ２９が「１ｘ（ｘは任意）」であれば当該仮想
ブロックにスタートページが存在することを示し、仮想
ページ＃０のスタートページフラグ２９が「０ｘ」であ
れば当該仮想ブロックにスタートページが存在しないこ
とを示す。また、仮想ページ＃０〜＃１２６のスタート
ページフラグ２９が「ｘ０」であれば、対応するスター
トページデータ格納領域３０の内容が有効であることを
示し、スタートページフラグ２９が「ｘ１」であれば、
対応するスタートページデータ格納領域３０の内容が無
効であることを示す。

【００８７】スタートページデータ格納領域３０は、当
該仮想ブロックのスタートページを特定するための付加
情報（スタートページデータ）を格納するための領域で
ある。ここで、「スタートページ」とは、当該仮想ブロ
ックにおいて、最終ページ（仮想ページ＃１２７）を含
む１または２以上の連続する仮想ページが、データの格
納されていない空きページとなっている場合に、これら
連続する仮想ページの中の先頭の仮想ページを指す。例
えば、ある仮想ブロックの仮想ページ＃０〜＃５０にの
みデータが格納されている場合にはスタートページは仮
想ページ＃５１となり、ある仮想ブロックの仮想ページ
＃８３にのみデータが格納されている場合にはスタート
ページは仮想ページ＃８４となる。したがって、各仮想
ブロックにおいて、スタートページ以降の仮想ページ
は、データの格納されていない空きページであることが
保証される。

【００８８】スタートページデータを用いたスタートペ
ージの特定は、「スタートページ検索」によって行うこ
とができる。スタートページ検索においては、まず、仮
想ページ＃０のスタートページデータ格納領域３０に格
納されているスタートページデータが参照され、かかる
スタートページデータが示す仮想ページのスタートペー
ジフラグ２９が参照される。例えば、仮想ページ＃０の
スタートページデータ格納領域３０に格納されているス
タートページデータが「０１００１１１Ｂ（３９）」で
あれば、次に、仮想ページ＃３９のスタートページフラ
グ２９が参照される。その結果、スタートページフラグ
２９が「ｘ０」であるために、対応するスタートページ
データ格納領域３０の内容が有効であると判断されれ
ば、さらにその内容が示すページのスタートページフラ
グ２９が参照される。このようにして、スタートページ
データに基づき、対応するスタートページフラグ２９が
有効であるか否かを次々に判定し、参照されたスタート
ページフラグ２９が「ｘ１」となったところでスタート
ページ検索を終了し、かかる仮想ページが「スタートペ
ージ」であると判断される。例えば、上記の例のよう
に、仮想ページ＃０のスタートページデータ格納領域３
０に格納されているスタートページデータが「０１００
１１１Ｂ（３９）」であり、仮想ページ＃３９のスター
トページフラグ２９が「ｘ１」であれば、仮想ページ＃
３９がスタートページであると判断される。

【００８９】次に、仮想ブロックとこれを構成する４つ
の物理ブロックとの関係について説明する。

【００９０】上述のとおり、本実施態様においては、各
フラッシュメモリチップ２−０〜２−３に含まれる８１
９２個の物理ブロックによって、最大８０００個の仮想
ブロックが構成されるが、これら８０００個の仮想ブロ
ックと各仮想ブロックを構成する４つの物理ブロックと
の関係は、ＳＲＡＭワークエリア８上に展開されるアド
レス変換テーブル３１に保持される。

【００９１】図８は、アドレス変換テーブル３１のデー
タ構造を示す概略図である。

【００９２】図８に示されるように、アドレス変換テー
ブル３１は、仮想ブロック表示領域＃０〜＃７９９９か
らなる８０００個の仮想ブロック表示領域がこの順に並
んで構成され、これら各仮想ブロック表示領域＃０〜＃
７９９９は、それぞれセル＃ｊ−０〜セル＃ｊ−３（ｊ
は、仮想ブロックアドレス）からなる４個のセル、スタ
ートページ格納領域＃ｊ及びフラグ＃ｊによって構成さ
れる。例えば、仮想ブロック表示領域＃０はセル＃０−
０〜セル＃０−３、スタートページ格納領域＃０及びフ
ラグ＃０によって構成され、仮想ブロック表示領域＃１
はセル＃１−０〜セル＃１−３、スタートページ格納領
域＃１及びフラグ＃１によって構成される。したがっ
て、アドレス変換テーブル３１は、３２０００個のセル
と、８０００個のスタートページ格納領域と、８０００
個のフラグによって構成されることになる。ここで、セ
ル＃ｊ−０を構成するスロット＃０はフラッシュメモリ
チップ２−０に対応し、セル＃ｊ−１を構成するスロッ
ト＃１はフラッシュメモリチップ２−１に対応し、セル
＃ｊ−２を構成するスロット＃２はフラッシュメモリチ
ップ２−２に対応し、セル＃ｊ−３を構成するスロット
＃３はフラッシュメモリチップ２−３に対応している。

【００９３】各仮想ブロック表示領域に含まれるセル＃
ｊ−０〜＃ｊ−３には、それぞれ当該仮想ブロックを構
成する物理ブロックのアドレス（物理ブロックアドレ
ス）が格納される。ここで、「物理ブロックアドレス」
とは、各物理ブロックに割り当てられたブロック番号を
２進数で表したアドレスであり、１３ビットで構成され
る。例えば、図６及び図７に示された仮想ブロックが、
仮想ブロック＃０であるとすれば、当該仮想ブロック
は、物理ブロック＃１５０、物理ブロック＃６８１１、
物理ブロック＃８１９１及び物理ブロック＃３０４８よ
り構成されることから、これら物理ブロックの物理ブロ
ックアドレスはそれぞれ「０００００１００１０１１０
Ｂ」、「１１０１０１００１１０１１Ｂ」、「１１１１
１１１１１１１１１Ｂ」及び「０１０１１１１１０１０
００Ｂ」となり、セル＃０−０〜＃０−３には、これら
物理ブロックアドレスがそれぞれ格納されることにな
る。

【００９４】また、各仮想ブロックに含まれるフラグ＃
ｊは、当該仮想ブロック表示領域が有効であるか無効で
あるかを示している。具体的には、フラグ＃ｊが「１」
を示していれば当該仮想ブロック表示領域＃ｊは有効で
あり、フラグ＃ｊが「０」を示していれば当該仮想ブロ
ック表示領域＃ｊは無効である。したがって、フラグ＃
ｊが「０」を示している仮想ブロック表示領域について
は、これに含まれるセル＃ｊ−０〜＃ｊ−３及びスター
トページ格納領域＃ｊに格納されている内容は無視され
る。

【００９５】さらに、スタートページ格納領域＃０〜＃
７９９９には、対応する仮想ブロックのスタートページ
に関する情報が７ビットで格納されている。具体的に
は、スタートページ格納領域に格納されたスタートペー
ジが「０００００００Ｂ（０）」である場合には、対応
する仮想ブロックにはスタートページが存在しないこと
が示され、「００００００１Ｂ（１）」である場合に
は、対応する仮想ブロックにスタートページは存在する
が、上述したスタートページ検索によってスタートペー
ジを求める必要があることが示され、それ以外の値であ
る場合には、その値がスタートページであることが示さ
れる。例えば、スタートページ格納領域に格納されたス
タートページが「０１０１１００Ｂ（４４）」である場
合には、当該仮想ブロックのスタートページは仮想ペー
ジ＃４４となる。

【００９６】上述のように、アドレス変換テーブル３１
は、３２０００個のセルと８０００個のスタートページ
格納領域と８０００個のフラグによって構成されてお
り、各セルには１３ビットの情報（物理ブロックアドレ
ス）、各スタートページ格納領域には７ビットの情報
（スタートページ）、各フラグには１ビットの情報を格
納する必要があるから、アドレス変換テーブル３１は、
ＳＲＡＭワークエリア８の記憶容量のうち、約７２ｋバ
イトを占有することとなる。

【００９７】アドレス変換テーブル３１の生成は、次の
ように行われる。

【００９８】フラッシュメモリチップ２−０〜２−３を
構成する各物理ブロックのうち、データが格納されてい
るブロックの各先頭ページ（物理ページ＃０）の冗長領
域２６に含まれる仮想ブロックアドレス格納領域２８に
は、当該物理ブロックがどの仮想ブロックに属するかを
示す仮想ブロックアドレスが含まれており、各物理ブロ
ックの各先頭ページ（物理ページ＃０）に含まれている
仮想ブロックアドレスがマイクロプロセッサ６による制
御のもと、フラッシュメモリインターフェースブロック
１０を介して読み出される。

【００９９】ここで、消去済みの空きブロックにおいて
は、冗長領域２６の仮想ブロックアドレス格納領域２８
に格納されている仮想ブロックアドレスは「オール１
（１１１１１１１１１１１１１Ｂ）」となっているはず
である。すなわち、仮想ブロックは、上述のとおり、＃
０（０００００００００００００Ｂ）〜＃７９９９（１
１１１１００１１１１１１Ｂ）までしかなく、したがっ
て、これがオール１（１１１１１１１１１１１１１Ｂ）
である場合には、当該物理ブロックが消去済みの空きブ
ロックであると判断することができる。一方、冗長領域
２６の仮想ブロックアドレス格納領域２８に格納された
仮想ブロックアドレスが「０００００００００００００
Ｂ」〜「１１１１１００１１１１１１Ｂ」である場合に
は、当該仮想ブロックアドレスは有効な仮想ブロックア
ドレスである。

【０１００】したがって、マイクロプロセッサ６は、各
物理ブロックの先頭ページ（物理ページ＃０）の冗長領
域２６に含まれる仮想ブロックアドレスを参照し、これ
がオール１ではなく有効な仮想ブロックのアドレスを示
していれば、アドレス変換テーブル３１を構成するセル
のうち、チップ番号（＃０〜＃３）及び読み出された仮
想ブロックアドレスによって特定されるセルに、当該物
理ブロックの物理ブロックアドレスを格納する。例え
ば、フラッシュメモリチップ２−０に属する物理ブロッ
ク＃１２より読み出された仮想ブロックアドレスが「１
２３」であれば、セル＃１２３−０に、物理ブロックア
ドレスとして「１２」が書き込まれ、さらに、対応する
フラグ＃１２３が「１」にされる。

【０１０１】さらに、マイクロプロセッサ６は、上記仮
想ブロックアドレスが有効な仮想ブロックのアドレスを
示していれば、当該仮想ブロックの先頭ページ（仮想ペ
ージ＃０）の冗長領域２６に格納されているスタートペ
ージフラグ２９を参照する。仮想ページ＃０におけるス
タートページフラグ２９は、上述のとおり、「１ｘ」で
あれば当該仮想ブロックにスタートページが存在するこ
とを示し、「０ｘ」であれば当該仮想ブロックにスター
トページが存在しないことを示す。そして、スタートペ
ージフラグ２９を参照した結果、これが「１ｘ」であれ
ば、アドレス変換テーブル３１内の対応するスタートペ
ージ格納領域の内容を「００００００１Ｂ（１）」と
し、これが「０ｘ」であれば、アドレス変換テーブル３
１内の対応するスタートページ格納領域の内容を「００
０００００Ｂ（０）」とする。

【０１０２】このような処理が、データが格納されてい
る全ての物理ブロックについて行われる。これにより、
アドレス変換テーブル３１の生成が完了する。

【０１０３】次に、ＳＲＡＭワークエリア８に格納され
る消去済みブロックキュー３２のデータ構造について説
明する。

【０１０４】図９は、ＳＲＡＭワークエリア８に格納さ
れる消去済みブロックキュー３２のデータ構造を示す概
略図である。

【０１０５】図９に示されるように、消去済みブロック
キュー３２は、キューセット＃０〜＃５からなる６つの
キューセットによって構成され、これらは、それぞれキ
ュー＃ｋ−０〜キュー＃ｋ−３（ｋは、キューセット番
号）からなる４個のキューによって構成される。例え
ば、キューセット＃０はキュー＃０−０〜キュー＃０−
３によって構成され、キューセット＃１はキュー＃１−
０〜キュー＃１−３によって構成される。したがって、
消去済みブロックキュー３２は、２４個のキューによっ
て構成される。ここで、キュー＃ｋ−０はフラッシュメ
モリチップ２−０に対応し、キュー＃ｋ−１はフラッシ
ュメモリチップ２−１に対応し、キュー＃ｋ−２はフラ
ッシュメモリチップ２−２に対応し、キュー＃ｋ−３は
フラッシュメモリチップ２−３に対応している。

【０１０６】各キューセット＃０〜＃５を構成するキュ
ー＃ｋ−０〜＃ｋ−３には、ユーザ領域２５を構成する
全てのフラッシュメモリセル１６が消去状態となってい
る物理ブロックの物理ブロックアドレスが格納される。
したがって、例えば、フラッシュメモリチップ２−０に
属する消去済みの物理ブロック＃１５３を消去済みブロ
ックキュー３２に登録する場合、当該物理ブロックアド
レスである「０００００１００１１００１Ｂ（１５
３）」がキュー＃０−０〜＃５−０のいずれかに格納さ
れる。同様にして、例えば、フラッシュメモリチップ２
−２に属する消去済みのブロック＃６５５２を消去済み
ブロックキュー３２に登録する場合、当該物理ブロック
アドレスである「１１００１１００１１０００Ｂ（６５
５２）」がキュー＃０−２〜＃５−２のいずれかに格納
される。

【０１０７】このようにして、各フラッシュメモリチッ
プ２−０〜２−３ごとに最大６つの消去済みブロックの
物理ブロックアドレスが消去済みブロックキュー３２に
登録され、これによって最大６つのキューセット＃０〜
＃５が生成される。

【０１０８】消去済みブロックキュー３２の生成は、マ
イクロプロセッサ６による制御のもと、上述したアドレ
ス変換テーブル３１の生成の際に行われ、データ書き込
みに備えて待機している冗長ブロックの中から、これら
キューに登録すべき物理ブロックが選ばれる。

【０１０９】次に、本実施態様にかかるフラッシュメモ
リシステム１の動作について、データの読み出し動作、
データの書き込み動作の順に説明する。

【０１１０】まず、本実施態様にかかるフラッシュメモ
リシステム１によるデータの読み出し動作について説明
する。

【０１１１】データの読み出し動作においては、ホスト
アドレスから内部アドレスへの変換が行われた後、かか
る内部アドレスを用いてユーザデータの読み出し実行さ
れる。以下、かかる動作について、具体的な例を挙げて
詳細に説明する。

【０１１２】ここでは、ホストコンピュータ５より、バ
ス１４、コネクタ４及びバス１３を介して、外部コマン
ドの一種である外部読み出しコマンドとともにホストア
ドレス、例えば「０００００１１１１１１１１１１００
０００Ｂ」がフラッシュメモリシステム１に供給された
場合を例に説明する。

【０１１３】まず、ホストアドレス及び外部読み出しコ
マンドがコントローラ３に供給されると、これらホスト
アドレス及び外部読み出しコマンドは、ホストインター
フェースブロック７が有するタスクファイルレジスタ
（図示せず）に一時的に格納される。

【０１１４】次に、タスクファイルレジスタ（図示せ
ず）に格納されたホストアドレスが正しいアドレスであ
るか否か、すなわち、かかるホストアドレスが、本来存
在しない物理アドレスや無効なアドレスを示していない
か否かが、ホストインターフェースブロック７によって
判定される。

【０１１５】かかる判定の結果、タスクファイルレジス
タ（図示せず）に格納されたホストアドレスが有効なア
ドレスであると判断されれば、アドレス変換テーブル３
１を用いて内部アドレスに変換される。一方、これが異
常なアドレスであると判断されれば、ホストインターフ
ェースブロック７が有するエラーレジスタ（図示せず）
がセットされ、ホストコンピュータは、かかるレジスタ
の内容を参照することにより、エラーの発生を知ること
ができる。

【０１１６】次に、アドレス変換テーブル３１を用いた
内部アドレスへの変換について、図１０を参照しながら
説明する。

【０１１７】図１０においては、便宜上、ホストアドレ
スから上位１３ビットを「Ａ」とし、上位１４ビット目
〜上位１８ビット目からなる５ビットを「Ｂ」とし、下
位２ビットを「Ｃ」と表記している。

【０１１８】まず、マイクロプロセッサ６による制御の
もと、２０ビットのホストアドレスから上位１３ビット
（Ａ）が取り出され、これによってアドレス変換テーブ
ル３１内のいずれかの仮想ブロック表示領域が選択され
る。本例では、ホストアドレスの上位１３ビット（Ａ）
が「０００００１１１１１１１１Ｂ（２５５）」である
から、選択される仮想ブロック表示領域は、仮想ブロッ
ク表示領域＃２５５となる。

【０１１９】次に、マイクロプロセッサ６による制御の
もと、選択された仮想ブロック表示領域＃２５５に含ま
れる４個のセルのうち、ホストアドレスの下位２ビット
（Ｃ）と同じ枝番号を有するセルの内容が読み出され
る。この場合、ホストアドレスの下位２ビット（Ｃ）が
「００Ｂ（０）」であるから、その内容が読み出される
セルは、セル＃２５５−０となる。図１０に示されるよ
うに、本例では、かかるセル＃２５５−０の内容が「０
０００１００００１１１１Ｂ」であるものとする。

【０１２０】次に、マイクロプロセッサ６による制御の
もと、ホストアドレスの下位２ビット（Ｃ）、読み出さ
れたセルの内容、及びホストアドレスの上位１４ビット
目〜上位１８ビット目からなる５ビット（Ｂ）がこの順
に結合される。結合されたアドレスは、内部アドレスと
なる。この場合、ホストアドレスの下位２ビット（Ｃ）
は「００Ｂ」であり、読み出されたセルの内容は「００
００１００００１１１１Ｂ」であり、ホストアドレスの
上位１４ビット目〜上位１８ビット目からなる５ビット
（Ｂ）は「１１０００Ｂ」であることから、得られる内
部アドレスは、図１０に示されるように、「０００００
０１００００１１１１１１０００Ｂ」となる。

【０１２１】以上より、ホストアドレスから内部アドレ
スへの変換が完了する。

【０１２２】一方、ホストインターフェースブロック７
が有するタスクファイルレジスタ（図示せず）に外部読
み出しコマンドが格納されていることに応答して、マイ
クロプロセッサ６による制御のもと、フラッシュシーケ
ンサブロック１２が有するレジスタ（図示せず）に対す
る設定がなされる。かかる設定は、次のように行われ
る。

【０１２３】まず、マイクロプロセッサ６による制御の
もと、内部コマンドの一種である内部読み出しコマンド
がフラッシュシーケンサブロック１２内の所定のレジス
タ（図示せず）に設定される。さらに、マイクロプロセ
ッサ６による制御のもと、２０ビット長の内部アドレス
がフラッシュシーケンサブロック１２内の所定のレジス
タ（図示せず）に設定される。

【０１２４】このようにしてフラッシュシーケンサブロ
ック１２に含まれる各種レジスタに対する設定が完了す
ると、フラッシュシーケンサブロック１２による一連の
読み出し動作が実行される。フラッシュシーケンサブロ
ック１２による一連の読み出し動作は、次の通りであ
る。

【０１２５】まず、フラッシュシーケンサブロック１２
は、所定のレジスタに格納された内部アドレスの上位２
ビットに基づき、フラッシュメモリチップ２−０〜２−
３のうち、アクセスすべきページが属するフラッシュメ
モリチップに対応するチップ選択信号を活性化するよ
う、フラッシュメモリインターフェースブロック１０に
指示する。この場合、内部アドレスの上位２ビットは
「００Ｂ（０）」であるから、アクセスすべきページが
属するフラッシュメモリチップは、フラッシュメモリチ
ップ２−０であり、チップ選択信号＃０が活性化され
る。これにより、フラッシュメモリチップ２−０は、デ
ータの読み出しが可能な状態となる。一方、チップ選択
信号＃１〜＃３は、非活性状態が保たれる。

【０１２６】次に、フラッシュシーケンサブロック１２
は、所定のレジスタに格納された内部アドレスの下位１
８ビット「００００１００００１１１１１１０００Ｂ」
を、所定のレジスタに格納された内部読み出しコマンド
とともにバス１５に供給するよう、フラッシュメモリイ
ンターフェースブロック１０に指示する。バス１５に供
給された１８ビットの内部アドレス及び内部読み出しコ
マンドは、フラッシュメモリチップ２−０〜２−３に対
し共通に供給されるが、上述のとおり、チップ選択信号
＃０は活性状態となっており、チップ選択信号＃１〜＃
３は非活性状態となっているので、バス１５に供給され
た内部アドレス及び内部読み出しコマンドは、フラッシ
ュメモリチップ２−０に対してのみ有効となる。

【０１２７】これに応答して、フラッシュメモリチップ
２−０は、供給された１８ビットの内部アドレス「００
００１００００１１１１１１０００Ｂ」に格納されたデ
ータの読み出しを実行する。ここで、供給された１８ビ
ットの内部アドレス「００００１００００１１１１１１
０００Ｂ」のうち、上位１３ビットは物理ブロックを特
定し、下位５ビットは当該物理ブロック内の物理ページ
を特定するために用いられる。この場合、上位１３ビッ
トは「００００１００００１１１１Ｂ（２７１）」であ
り、下位５ビットは「１１０００Ｂ（２４）」であるか
ら、特定される物理ブロックはブロック＃２７１とな
り、特定される物理ページは物理ページ＃２４となる。
すなわち、フラッシュメモリチップ２−０は、ブロック
＃２７１の物理ページ＃２４に格納されたデータの読み
出しを実行する。かかる読み出し動作においては、ユー
ザ領域２５に格納されたユーザデータのみならず、冗長
領域２６に格納された各種付加情報も読み出される。

【０１２８】尚、図７において説明したように、本実施
態様においては、４つの物理ブロックが仮想的に結合さ
れて一つの仮想ブロックが構成されているので、フラッ
シュメモリチップ２−０に属する物理ブロック＃２７１
の物理ページ＃２４は、仮想ブロック＃２５５の仮想ペ
ージ＃９６に対応する。

【０１２９】このようにしてフラッシュメモリチップ２
−０から読み出されたユーザデータ及び付加情報は、バ
ス１５を介してフラッシュメモリインターフェースブロ
ック１０に供給される。フラッシュメモリインターフェ
ースブロック１０がユーザデータ及び付加情報を受け取
ると、フラッシュシーケンサブロック１２による制御の
もと、付加情報に含まれるエラーコレクションコードが
抽出され、ユーザデータ及び抽出されたエラーコレクシ
ョンコードがＥＣＣブロック１１に供給される。ユーザ
データ及びエラーコレクションコードがＥＣＣブロック
１１に供給されると、ＥＣＣブロック１１は、エラーコ
レクションコードに基づき、ユーザデータに誤りがある
か否かを判断し、誤りがないと判断すれば、供給された
ユーザデータをそのままバッファ９に格納し、誤りがあ
ると判断すれば、これをエラーコレクションコードに基
づいて訂正し、訂正後のユーザデータをバッファ９に格
納する。このようにしてバッファ９に誤りのないユーザ
データが格納されると、フラッシュシーケンサブロック
１２による一連の読み出し動作が完了する。

【０１３０】そして、バッファ９に格納されたユーザデ
ータは、マイクロプロセッサ６による制御のもと、ホス
トインターフェースブロック７より、バス１３、コネク
タ４及びバス１４を介してホストコンピュータ５に供給
される。

【０１３１】以上により、一連の読み出し動作が完了す
る。

【０１３２】次に、本実施態様にかかるフラッシュメモ
リシステム１による種々のデータ書き込み動作について
説明する。

【０１３３】書き込み動作１（空きブロックにデータを
書き込む場合） 空きブロックにデータを書き込む場合、すなわち新規デ
ータの書き込み動作においては、仮想ブロックの生成、
生成された仮想ブロックの仮想ページ＃０〜＃３に対す
る冗長データの書き込み、生成された仮想ブロックの所
定の仮想ページに対するユーザデータの書き込みが実行
される。以下、かかる動作について、具体的な例を挙げ
て詳細に説明する。

【０１３４】ここでは、ホストコンピュータ５より、バ
ス１４、コネクタ４及びバス１３を介して、外部コマン
ドの一種である外部書き込みコマンドと、対応する仮想
ブロックにデータが割り当てられていない連続した複数
のホストアドレス、例えば「０００１０１０１０１０１
０１０００１００Ｂ」〜「０００１０１０１０１０１０
１０００１１１Ｂ」と、これら各アドレスに書き込むべ
きデータとがフラッシュメモリシステム１に供給された
場合を例に説明する。ここでは、これら連続するホスト
アドレスを、ホストアドレス＃０〜＃３と呼ぶ。

【０１３５】まず、ホストアドレス＃０〜＃３及び外部
書き込みコマンドがコントローラ３に供給されると、こ
れらホストアドレス＃０〜＃３及び外部書き込みコマン
ドは、ホストインターフェースブロック７が有するタス
クファイルレジスタ（図示せず）に一時的に格納され
る。さらに、ホストアドレス＃０〜＃３にそれぞれ対応
する書き込みデータがコントローラ３に供給されると、
マイクロプロセッサ６による制御のもと、これらデータ
がＥＣＣブロック１１に送出される。これらデータの供
給を受けたＥＣＣブロック１１は、これらデータを解析
してエラーコレクションコードを生成し、これを一時的
に保持する。さらに、ＥＣＣブロック１１は、スタート
ページデータとして、ホストアドレス＃３の下位７ビッ
トに１を加算したデータを生成し、これを一時的に保持
する。この場合、スタートページデータは、「１００１
０００（７２）」となる。

【０１３６】次に、タスクファイルレジスタ（図示せ
ず）に格納されたホストアドレス＃０〜＃３が正しいア
ドレスであるか否か、すなわち、かかるホストアドレス
＃０〜＃３が、本来存在しない物理アドレスや無効なア
ドレスを示していないか否かが、ホストインターフェー
スブロック７によって判定される。

【０１３７】かかる判定の結果、タスクファイルレジス
タ（図示せず）に格納されたホストアドレス＃０〜＃３
が有効なアドレスであると判断されれば、アドレス変換
テーブル３１を用いて内部アドレスに変換される。一
方、これが異常なアドレスであると判断されれば、ホス
トインターフェースブロック７が有するエラーレジスタ
（図示せず）がセットされ、ホストコンピュータは、か
かるレジスタの内容を参照することにより、エラーの発
生を知ることができる。

【０１３８】図１１は、アドレス変換テーブル３１を用
いた内部アドレスへの変換方法を説明するための図であ
る。

【０１３９】図１１に示されるように、本例では、ホス
トアドレス＃０〜＃３の上位１３ビット（Ａ）が「００
０１０１０１０１０１０Ｂ（６８２）」であるから、選
択される仮想ブロック表示領域は、仮想ブロック表示領
域＃６８２となる。

【０１４０】次に、マイクロプロセッサ６による制御の
もと、ＳＲＡＭワークエリア８に格納されているアドレ
ス変換テーブル３１から、仮想ブロック表示領域＃６８
２の内容が読み出される。ここでは、新規データの書き
込み動作、すなわち対応する仮想ブロックに現在データ
が割り当てられていないホストアドレスに対して新しく
データを割り当てる動作であるので、仮想ブロック表示
領域＃６８２内のフラグ＃６８２は「０（無効）」を示
している。

【０１４１】次に、マイクロプロセッサ６による制御の
もと、消去済みブロックキュー３２を構成するキューセ
ット＃０〜＃５のいずれか、例えば、キューセット＃０
が選択され、かかるキューセット＃０を構成する各キュ
ー＃０−０〜＃０−３に格納された内容が読み出され
る。上述のとおり、各キューに格納されているのは、消
去済みブロックの物理ブロックアドレスである。図１１
に示されるように、本例では、これらキュー＃０−０〜
＃０−３の内容がそれぞれ「０００００００００１１１
１Ｂ（１５）」、「１１１００００１１００１１Ｂ（７
２１９）」、「０１０１１１１１１００００Ｂ（３０５
６）」、「１０００１００００００００Ｂ（４３５
２）」であるものとする。

【０１４２】キュー＃０−０〜＃０−３に格納された内
容が読み出されると、これらが仮想ブロック表示領域＃
６８２のセル＃６８２−０〜セル＃６８２−３にそれぞ
れ格納されるとともに、対応するスタートページ格納領
域＃６８２に、上記スタートページ「１００１０００
（７２）」が格納される。さらに、対応するフラグ＃６
８２が「１（有効）」に書き換えられる。これにより、
仮想ブロックの生成が完了する。

【０１４３】そして、図１１に示されるように、マイク
ロプロセッサ６による制御のもと、ホストアドレス＃０
〜＃３それぞれの下位２ビット（Ｃ）、対応するキュー
の内容、及びホストアドレス＃０〜＃３の上位１４ビッ
ト目〜上位１８ビット目からなる５ビット（Ｂ）がこの
順に結合される。結合されたアドレスは、それぞれ内部
アドレス＃０〜＃３となる。この場合、ホストアドレス
＃０〜＃３の下位２ビット（Ｃ）はそれぞれ「００Ｂ」
〜「１１Ｂ」であり、読み出されたセルの内容は「００
０００００００１１１１Ｂ」、「１１１００００１１０
０１１Ｂ」、「０１０１１１１１１００００Ｂ」、「１
０００１００００００００Ｂ」であり、ホストアドレス
＃０〜＃３の上位１４ビット目〜上位１８ビット目から
なる５ビット（Ｂ）はいずれも「１０００１Ｂ」である
ことから、得られる４つの内部アドレス＃０〜＃３の値
は、図１１に示される値となる。

【０１４４】これにより、ホストアドレス＃０〜＃３か
ら内部アドレス＃０〜＃３への変換が完了する。上述の
とおり、内部アドレスの上位２ビットは、アクセスすべ
きフラッシュメモリチップの番号を示し、内部アドレス
の上位３ビット目〜上位１５ビット目は、アクセスすべ
き物理ブロックアドレスを示し、内部アドレスの下位５
ビットは、アクセスすべき物理ページを示している。し
たがって、内部アドレス＃０によって特定される物理ペ
ージは、フラッシュメモリチップ２−０の物理ブロック
＃１５の物理ページ＃１７となり、内部アドレス＃１に
よって特定される物理ページは、フラッシュメモリチッ
プ２−１の物理ブロック＃７２１９の物理ページ＃１７
となり、内部アドレス＃２によって特定される物理ペー
ジは、フラッシュメモリチップ２−２の物理ブロック＃
３０５６の物理ページ＃１７となり、内部アドレス＃３
によって特定される物理ページは、フラッシュメモリチ
ップ２−３の物理ブロック＃４３５２の物理ページ＃１
７となる。

【０１４５】さらに、ホストインターフェースブロック
７が有するタスクファイルレジスタ（図示せず）に外部
書き込みコマンドが格納されていることに応答して、マ
イクロプロセッサ６による制御のもと、フラッシュシー
ケンサブロック１２が有するレジスタ（図示せず）に対
する設定がなされる。かかる設定は、次のように行われ
る。

【０１４６】まず、マイクロプロセッサ６による制御の
もと、内部コマンドの一種であるデータ転送コマンド及
び内部書き込みコマンドがフラッシュシーケンサブロッ
ク１２内の所定のレジスタ（図示せず）に設定される。
さらに、マイクロプロセッサ６による制御のもと、上記
生成された４つの内部アドレス＃０〜＃３がフラッシュ
シーケンサブロック１２内の所定のレジスタ（図示せ
ず）に設定される。

【０１４７】このようにしてフラッシュシーケンサブロ
ック１２に含まれる各種レジスタ（図示せず）に対する
設定が完了すると、フラッシュシーケンサブロック１２
による一連の書き込み動作が実行される。本例において
は、フラッシュシーケンサブロック１２による一連の書
き込み動作は、仮想ブロック＃６８２の仮想ページ＃０
〜＃３に対する各種冗長データの書き込み、並びに、仮
想ブロック＃６８２の仮想ページ＃６８〜＃７１に対す
るユーザデータ及び各種冗長データの書き込みの順に実
行される。

【０１４８】図１２は、フラッシュシーケンサブロック
１２による仮想ブロック＃６８２の仮想ページ＃０〜＃
３に対する一連の書き込み動作を概略的に示すタイミン
グ図である。

【０１４９】まず、フラッシュシーケンサブロック１２
は、仮想ブロック＃６８２の仮想ページ＃０に対応する
内部アドレス＃５を生成する。ここで、仮想ブロック＃
６８２の仮想ページ＃０に対応する内部アドレス＃５と
は、フラッシュメモリチップ２−０内の物理ブロック＃
１５の物理ページ＃０に対応し、その値は、「００００
０００００００１１１１０００００Ｂ」である。

【０１５０】次に、このようにして生成された内部アド
レス＃５の上位２ビットに基づいて、フラッシュメモリ
チップ２−０〜２−３のうち、アクセスすべきページが
属するフラッシュメモリチップに対応するチップ選択信
号を活性化するよう、フラッシュメモリインターフェー
スブロック１０に指示する。この場合、内部アドレス＃
５の上位２ビットは「００Ｂ（０）」であるから、チッ
プ選択信号＃０が活性化される。これにより、フラッシ
ュメモリチップ２−０は、データの書き込みが可能な状
態となる。一方、チップ選択信号＃１〜＃３は、非活性
状態が保たれる。

【０１５１】次に、フラッシュシーケンサブロック１２
は、上記内部アドレス＃５の下位１８ビット「００００
０００００１１１１０００００Ｂ」を、所定のレジスタ
（図示せず）に格納されたデータ転送コマンドとともに
バス１５に供給するよう、フラッシュメモリインターフ
ェースブロック１０に指示する。バス１５に供給された
内部アドレス＃５の下位１８ビット及びデータ転送コマ
ンドは、フラッシュメモリチップ２−０〜２−３に対し
共通に供給されるが、上述のとおり、チップ選択信号＃
０は活性状態となっており、チップ選択信号＃１〜＃３
は非活性状態となっているので、バス１５に供給された
内部アドレス＃５の下位１８ビット及びデータ転送コマ
ンドは、フラッシュメモリチップ２−０に対してのみ有
効となる（転送先指定）。

【０１５２】これにより、フラッシュメモリチップ２−
０は、供給された内部アドレス＃５の下位１８ビット
「０００００００００１１１１０００００Ｂ」に対応す
るページに書き込まれるべきデータの受け付けが許可さ
れた状態となる。

【０１５３】次に、仮想ブロック＃６８２の仮想ページ
＃０に書き込むべきデータが、フラッシュシーケンサブ
ロック１２により、フラッシュメモリインターフェース
ブロック１０を介して、バス１５に供給される。ここ
で、仮想ブロック＃６８２の仮想ページ＃０とは、フラ
ッシュメモリチップ２−０内の物理ブロック＃１５の物
理ページ＃０に対応し、ここに書き込むべきデータと
は、仮想ブロックアドレス、スタートページフラグ、ス
タートページデータ及びその他の付加情報であり、これ
らはいずれも冗長領域２６に書き込まれるデータであ
る。この場合、仮想ブロックアドレスは「０００１０１
０１０１０１０Ｂ（６８２）」であり、スタートページ
フラグは「１０」であり、スタートページデータは「１
００１０００（７２）」である。フラッシュメモリチッ
プ２−０内の物理ブロック＃１５の物理ページ＃０のそ
の他の部分、すなわち、ユーザ領域２５の全部分、冗長
領域２６のうちエラーコレクションコード格納領域２７
等には何らのデータも書き込まれない。但し、各ページ
に対するデータの書き込みは、ページ単位で一括して行
われるため、実際には、上記データを書き込まない部分
については、書き込み処理が実行されないのではなく、
「オール１」からなる書き込みデータが書き込まれるこ
とになる。

【０１５４】バス１５に供給された仮想ブロックアドレ
ス、スタートページフラグ、スタートページデータ及び
冗長領域２６に格納されるその他の付加情報も、やはり
フラッシュメモリチップ２−０〜２−３に対し共通に供
給されるが、上述のとおり、チップ選択信号＃０が活性
状態となっているため、フラッシュメモリチップ２−０
に対してのみ有効となる（データ転送）。

【０１５５】このようにして、書き込みデータの受け付
けが許可された状態にあるフラッシュメモリチップ２−
０に対して仮想ブロックアドレスやスタートページフラ
グ等の付加情報が転送されると、かかる付加情報は、フ
ラッシュメモリチップ２−０内に備えられたレジスタ
（図示せず）に一時的に格納される。

【０１５６】次に、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納された内部書き
込みコマンドを、フラッシュメモリチップ２−０に対し
て発行する（書き込み命令）。

【０１５７】これに応答して、フラッシュメモリチップ
２−０は、所定のレジスタに格納されている上記付加情
報を、転送先指定処理によって指定されたアドレスに書
き込む（フラッシュプログラミング）。すなわち、レジ
スタに格納されている付加情報が、内部アドレス＃５の
下位１８ビット「０００００００００１１１１００００
０Ｂ」により特定されるページ、つまり、フラッシュメ
モリチップ２−０の物理ブロック＃１５の物理ページ＃
０に書き込まれる。フラッシュメモリチップ２−０の物
理ブロック＃１５の物理ページ＃０は、仮想ブロック＃
６８２の仮想ページ＃０に対応する。

【０１５８】フラッシュメモリチップ２−０がフラッシ
ュプログラミングを実行している間、フラッシュシーケ
ンサブロック１２は、仮想ブロック＃６８２の仮想ペー
ジ＃１に対応する内部アドレス＃６を生成し、当該内部
アドレスにより示される物理ページに、仮想ページ＃０
に書き込んだ情報と同じ情報を書き込む。ここで、仮想
ブロック＃６８２の仮想ページ＃１に対応する内部アド
レス＃６とは、フラッシュメモリチップ２−１内の物理
ブロック＃７２１９の物理ページ＃０に対応し、その値
は、「０１１１１００００１１００１１０００００Ｂ」
である。

【０１５９】このような書き込み動作が、内部アドレス
＃７、＃８を用いて仮想ブロック＃６８２の仮想ページ
＃２及び仮想ページ＃３に対しても行われ、これによ
り、仮想ブロック＃６８２の仮想ページ＃０〜仮想ペー
ジ＃３の冗長領域２６には、いずれも同じ情報が書き込
まれる。ここで、仮想ブロック＃６８２の仮想ページ＃
２とは、フラッシュメモリチップ２−２の物理ブロック
＃３０５６の物理ページ＃０に対応し、仮想ブロック＃
６８２の仮想ページ＃３とは、フラッシュメモリチップ
２−３の物理ブロック＃４３５２の物理ページ＃０に対
応する。

【０１６０】図１３は、仮想ブロック＃６８２の仮想ペ
ージ＃０〜＃３に対する一連の書き込み処理が完了した
状態における仮想ブロック＃６８２の内容を示す概略図
である。

【０１６１】図１３では、冗長領域２６については、仮
想ブロックアドレス格納領域２８、スタートページフラ
グ２９及びスタートページデータ格納領域３０のみが示
され、エラーコレクションコード格納領域２７等のその
他の付加情報については省略されている。

【０１６２】このようにして、仮想ブロック＃６８２の
仮想ページ＃０〜＃３に対する一連の書き込み処理が完
了すると、次に、仮想ブロック＃６８２の仮想ページ＃
６８〜＃７１に対するユーザデータ及び各種冗長データ
の書き込みが実行される。

【０１６３】フラッシュシーケンサブロック１２による
仮想ブロック＃６８２の仮想ページ＃６８〜＃７１に対
する一連の書き込み動作も、図１２に示されるタイミン
グで実行される。以下、仮想ブロック＃６８２の仮想ペ
ージ＃６８〜＃７１に対する一連の書き込み動作につい
て詳細に説明する。

【０１６４】まず、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納された内部アド
レスのうち、上位２ビットが「００Ｂ（０）」である内
部アドレス＃０を選択し、当該内部アドレス＃０の上位
２ビットに基づいて、フラッシュメモリチップ２−０〜
２−３のうち、アクセスすべきページが属するフラッシ
ュメモリチップに対応するチップ選択信号を活性化する
よう、フラッシュメモリインターフェースブロック１０
に指示する。この場合、内部アドレス＃０の上位２ビッ
トは「００Ｂ（０）」であるから、アクセスすべきペー
ジが属するフラッシュメモリチップは、フラッシュメモ
リチップ２−０であり、チップ選択信号＃０が活性化さ
れる。これにより、フラッシュメモリチップ２−０は、
データの書き込みが可能な状態となる。一方、チップ選
択信号＃１〜＃３は、非活性状態が保たれる。

【０１６５】次に、フラッシュシーケンサブロック１２
は、内部アドレス＃０の下位１８ビット「００００００
０００１１１１１０００１Ｂ」を、所定のレジスタ（図
示せず）に格納されたデータ転送コマンドとともにバス
１５に供給するよう、フラッシュメモリインターフェー
スブロック１０に指示する。バス１５に供給された内部
アドレス＃０の下位１８ビット及びデータ転送コマンド
は、フラッシュメモリチップ２−０〜２−３に対し共通
に供給されるが、上述のとおり、チップ選択信号＃０は
活性状態となっており、チップ選択信号＃１〜＃３は非
活性状態となっているので、バス１５に供給された内部
アドレス＃０の下位１８ビット及びデータ転送コマンド
は、フラッシュメモリチップ２−０に対してのみ有効と
なる（転送先指定）。

【０１６６】これにより、フラッシュメモリチップ２−
０は、供給された内部アドレス＃０の下位１８ビット
「０００００００００１１１１１０００１Ｂ」に対応す
るページに書き込まれるべきデータの受け付けが許可さ
れた状態となる。

【０１６７】次に、バッファ９に格納されている書き込
みデータのうち、ホストアドレス＃０に対応するデータ
及び対応するエラーコレクションコード等の冗長領域２
６に格納すべき付加情報が、フラッシュシーケンサブロ
ック１２により、フラッシュメモリインターフェースブ
ロック１０を介して、バス１５に供給される。ここで、
冗長領域２６に格納すべき付加情報のうち、仮想ブロッ
クアドレス、スタートページフラグ及びスタートページ
データについては、仮想ページ＃０〜＃３に格納された
内容と同じである。バス１５に供給されたデータ及びエ
ラーコレクションコード等の付加情報も、やはりフラッ
シュメモリチップ２−０〜２−３に対し共通に供給され
るが、上述のとおり、チップ選択信号＃０が活性状態と
なっているため、フラッシュメモリチップ２−０に対し
てのみ有効となる（データ転送）。

【０１６８】このようにして、書き込みデータの受け付
けが許可された状態にあるフラッシュメモリチップ２−
０に対して書き込みデータ及びエラーコレクションコー
ド等の付加情報が転送されると、かかる書き込みデータ
及びエラーコレクションコードは、フラッシュメモリチ
ップ２−０内に備えられたレジスタ（図示せず）に一時
的に格納される。

【０１６９】次に、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納された内部書き
込みコマンドを、フラッシュメモリチップ２−０に対し
て発行する（書き込み命令）。

【０１７０】これに応答して、フラッシュメモリチップ
２−０は、所定のレジスタに格納されているデータ及び
エラーコレクションコード等の付加情報を、転送先指定
処理によって指定されたアドレスに書き込む（フラッシ
ュプログラミング）。すなわち、レジスタに格納されて
いるデータ及びエラーコレクションコード等の付加情報
が、内部アドレス＃０の下位１８ビット「００００００
０００１１１１１０００１Ｂ」により特定されるペー
ジ、つまり、フラッシュメモリチップ２−０の物理ブロ
ック＃１５の物理ページ＃１７に書き込まれる。フラッ
シュメモリチップ２−０の物理ブロック＃１５の物理ペ
ージ＃１７は、仮想ブロック＃６８２の仮想ページ＃６
８に対応する。

【０１７１】フラッシュメモリチップ２−０がフラッシ
ュプログラミングを実行している間、フラッシュシーケ
ンサブロック１２は、所定のレジスタ（図示せず）に格
納された内部アドレスのうち、上位２ビットが「０１Ｂ
（０）」である内部アドレス＃１を選択し、当該内部ア
ドレス＃１の上位２ビットに基づいて、チップ選択信号
＃１を活性化させる。これにより、フラッシュメモリチ
ップ２−１は、データの書き込みが可能な状態となる。

【０１７２】次に、フラッシュシーケンサブロック１２
は、内部アドレス＃１の下位１８ビット「１１１０００
０１１００１１１０００１Ｂ」を、所定のレジスタ（図
示せず）に格納されたデータ転送コマンドとともにバス
１５に供給するよう、フラッシュメモリインターフェー
スブロック１０に指示する。この場合、上述のとおり、
チップ選択信号＃１が活性状態となっているので、バス
１５に供給された内部アドレス＃１の下位１８ビット及
びデータ転送コマンドは、フラッシュメモリチップ２−
１に対してのみ有効となる（転送先指定）。

【０１７３】その後、上述のとおり、フラッシュメモリ
チップ２−１に対してデータ転送、及び書き込み命令の
発行が行われ、ホストアドレス＃１に対応するデータ及
び対応するエラーコレクションコード等の付加情報が、
内部アドレス＃１により特定されるページに書き込まれ
る。この場合、内部アドレス＃１の下位１８ビットは
「１１１００００１１００１１１０００１Ｂ」であるか
ら、ホストアドレス＃１に対応するデータ及び対応する
エラーコレクションコード等の付加情報は、フラッシュ
メモリチップ２−１の物理ブロック＃７２１９の物理ペ
ージ＃１７に書き込まれる。フラッシュメモリチップ２
−１の物理ブロック＃７２１９の物理ページ＃１７は、
仮想ブロック＃６８２の仮想ページ＃６９に対応する。

【０１７４】このようなデータ書き込み動作が、内部ア
ドレス＃２及び＃３に対しても実行され、これにより、
ホストアドレス＃２及び＃３に対応するデータ及び対応
するエラーコレクションコード等の付加情報も、それぞ
れ内部アドレス＃２及び＃３により特定されるページへ
書き込まれる。この場合、内部アドレス＃２の下位１８
ビットは「０１０１１１１１１００００１０００１Ｂ」
であるから、ホストアドレス＃２に対応するデータ及び
対応するエラーコレクションコード等の付加情報は、フ
ラッシュメモリチップ２−２の物理ブロック＃３０５６
の物理ページ＃１７に書き込まれる。同様に、内部アド
レス＃３の下位１８ビットは「１０００１００００００
００１０００１Ｂ」であるから、ホストアドレス＃３に
対応するデータ及び対応するエラーコレクションコード
等の付加情報は、フラッシュメモリチップ２−３の物理
ブロック＃４３５２の物理ページ＃１７に書き込まれ
る。

【０１７５】ここで、フラッシュメモリチップ２−２の
物理ブロック＃３０５６の物理ページ＃１７は、仮想ブ
ロック＃６８２の仮想ページ＃７０に対応し、フラッシ
ュメモリチップ２−３の物理ブロック＃４３５２の物理
ページ＃１７は、仮想ブロック＃６８２の仮想ページ＃
７１に対応する。

【０１７６】また、マイクロプロセッサ６は、上述のデ
ータ書き込みによって、消去済みブロックキュー３２の
キューセット＃０に格納された物理ブロックアドレス
が、消去済みブロックの物理ブロックアドレスではなく
なったことに応答して、新たな消去済みブロックを冗長
ブロックの中から選択し、選択された消去済みブロック
の物理ブロックアドレスを新たにキュー＃０−０〜＃０
−３に格納する。

【０１７７】このようにして、フラッシュシーケンサブ
ロック１２による一連の書き込み動作が完了する。

【０１７８】図１４は、仮想ブロック＃６８２の仮想ペ
ージ＃６８〜＃７１に対する一連の書き込み処理が完了
した状態における仮想ブロック＃６８２の内容を示す概
略図である。

【０１７９】図１４では、ユーザ領域２５のうち、ユー
ザデータの格納されている部分にはハッチングが施され
ている。

【０１８０】かかる一連の書き込み動作においては、連
続するホストアドレス＃０〜＃３に対応するデータが、
それぞれ異なるフラッシュメモリチップ２−０〜２−３
に属する異なる物理ブロック内に書き込まれた点が重要
である。これら４つの物理ブロックは、上述のとおり一
つの仮想ブロック＃６８２を構成し、連続するホストア
ドレス＃０〜＃３に対応するデータは、当該仮想ブロッ
ク＃６８２内の連続する仮想ページ＃６８〜＃７１に書
き込まれたことになる。

【０１８１】また、図１４に示されるように、仮想ブロ
ック＃６８２の仮想ページ＃６８〜＃７１にのみユーザ
データが格納されており、その他の仮想ページにはユー
ザデータが格納されていないので、当該仮想ブロックに
おけるスタートページは「７２」であり、かかる値が仮
想ページ＃０のスタートページデータ格納領域３０に格
納されていることが分かる。このため、コントローラ３
は、この仮想ブロックの仮想ページ＃７２〜＃１２７が
空きページであることを知ることが可能となり、その
後、ホストコンピュータ５より仮想ブロック＃６８２の
仮想ページ＃７２〜＃１２７に対するデータの書き込み
が要求された場合であっても、ブロック間転送を行うこ
となく、仮想ページ＃７２〜＃１２７へ直接データを書
き込むことが可能となる。

【０１８２】尚、上記の例では、仮想ブロックの先頭ペ
ージである仮想ページ＃０以外のページ（仮想ページ＃
１〜＃３、＃６８〜＃７１）にも、スタートページフラ
グ及びスタートページデータを書き込んでいるが、これ
らは参照されることがないので、省略しても構わない。

【０１８３】さらに、上記の例では、各物理ブロックの
先頭ページである仮想ページ＃０〜＃３以外のページ
（仮想ページ＃６８〜＃７１）にも、仮想ブロックアド
レスを書き込んでいるが、これを省略しても構わない。

【０１８４】書き込み動作２（使用済みブロックにデー
タを全て追加して書き込む場合） すでにデータの格納されている仮想ブロック（使用済み
ブロック）にデータを追加して書き込む場合、アドレス
変換テーブル３１内の対応するスタートページ格納領域
を参照することによって、当該ブロックへの全てのデー
タの追加的な書き込みが可能であるか否かが判断され
る。

【０１８５】かかる判断においては、まず、当該ブロッ
クに関するスタートページの特定が行われる。スタート
ページの特定は、上述のとおり、スタートページ検索に
よって特定する方法と、アドレス変換テーブル３１内の
スタートページ格納領域に格納されたスタートページか
ら直接特定する方法がある。

【０１８６】前者の方法によるスタートページの特定
は、スタートページは存在するものの、コントローラ３
が起動されてから当該仮想ブロックへのデータの書き込
みが未だ行われていない場合に実行される。すなわち、
アドレス変換テーブル３１の作成の際に、当該仮想ブロ
ックの仮想ページ＃０〜＃３に含まれる仮想ブロックア
ドレスが有効な仮想ブロックアドレスを示しており、且
つ、スタートページフラグ２９が「１ｘ」であった場
合、アドレス変換テーブル３１内の対応するスタートペ
ージ格納領域は「００００１Ｂ」とされるので、この場
合、コントローラ３は、スタートページ検索を行うこと
によって当該仮想ブロックに関するスタートページを特
定することが可能となる。

【０１８７】一方、後者の方法によるスタートページの
特定は、上記書き込み動作１において説明したように、
コントローラ３が起動された後、当該仮想ブロックへの
データの書き込みが少なくとも１回行われた場合に実行
される。すなわち、当該ブロックへのデータの書き込み
が少なくとも１回行われた場合、上述のとおり、アドレ
ス変換テーブル３１内の対応するスタートページ格納領
域にスタートページが書き込まれるので、この場合、コ
ントローラ３は、対応するスタートページ格納領域を参
照することによって当該仮想ブロックに関するスタート
ページを特定することが可能となる。

【０１８８】このようにいずれかの方法でスタートペー
ジが特定されると、次に、かかるスタートページと書き
込み対象である仮想ページの先頭ページとが比較され、
これによってデータの追加的な書き込みが可能であるか
否かが最終的に判断される。かかる判断は、書き込み対
象である仮想ページの先頭ページを示す７ビットの値
が、スタートページを示す７ビットの値と同じか、また
はこれを超えていれば、すべてのデータの追加的な書き
込みが可能であるとされ、書き込み対象である仮想ペー
ジの先頭ページを示す７ビットの値が、スタートページ
を示す７ビットの値未満であれば、全てのデータを追加
的に書き込むことは不可能であるとされる。尚、書き込
み対象の仮想ページ番号は、上述のとおり、ホストアド
レスの下位７ビット（Ｂ＋Ｃ）によって示される。

【０１８９】全てのデータの追加的な書き込み処理を行
う場合、ユーザデータを書き込むべき仮想ページの先頭
ページがスタートページと一致しているか否かによっ
て、行われる処理が異なる。

【０１９０】まず、ユーザデータを書き込むべき仮想ペ
ージの先頭ページがスタートページと一致している場
合、すなわち、スタートページに対してユーザデータの
書き込みが行われる場合には、当該書き込み処理によっ
て新たなスタートページとなる仮想ページの番号が、ス
タートページデータとしてユーザデータを書き込むべき
各仮想ページの冗長領域２６内のスタートページデータ
格納領域３０に書き込まれる。

【０１９１】一方、書き込み対象である仮想ページの先
頭ページがスタートページと一致していない場合、すな
わち、スタートページに対してユーザデータの書き込み
が行われない場合には、当該書き込み処理によって新た
なスタートページとなる仮想ページの番号が、スタート
ページデータとして現在のスタートページ及び書き込み
対象の各仮想ページの冗長領域２６内のスタートページ
データ格納領域３０に書き込まれる。

【０１９２】また、書き込み処理を行うとスタートペー
ジが存在しなくなる場合、すなわち、ユーザデータを書
き込むべき仮想ページに最終ページ（仮想ページ＃１２
７）が含まれている場合には、仮想ページ＃０の冗長領
域２６のスタートページフラグ２９が「０ｘ」に書き換
えられる。

【０１９３】ここで、新たなスタートページとなる仮想
ページとは、書き込み対象である最後の仮想ページの次
のページである。

【０１９４】以上説明した、使用済みブロックに対する
全てのデータの追加的な書き込み処理について、具体的
な例を挙げてより詳細に説明する。

【０１９５】まず、ユーザデータを書き込むべき仮想ペ
ージの先頭ページがスタートページと一致している場合
について説明する。

【０１９６】ユーザデータを書き込むべき仮想ページの
先頭ページがスタートページと一致している場合 ここでは、上述した書き込み動作１が完了した直後の状
態（図１４参照）において、ホストコンピュータ５よ
り、バス１４、コネクタ４及びバス１３を介して、外部
コマンドの一種である外部書き込みコマンドと、２つの
ホストアドレス「０００１０１０１０１０１０１００１
０００Ｂ」（ホストアドレス＃０）及び「０００１０１
０１０１０１０１００１００１Ｂ」（ホストアドレス＃
１）と、これらホストアドレスにそれぞれ書き込むべき
データとがフラッシュメモリシステム１に供給された場
合を例に説明する。尚、これらホストアドレスは、それ
ぞれ仮想ブロック＃６８２の仮想ページ＃７２、＃７３
に対応する。

【０１９７】ホストアドレス＃０、＃１及び外部書き込
みコマンドがコントローラ３に供給された場合の、コン
トローラ３の基本的な動作は上述したとおりであり、重
複する部分の説明は省略する。

【０１９８】図１５は、ホストアドレス＃０、＃１を内
部アドレス＃０、＃１に変換する方法を説明するための
図である。

【０１９９】図１５に示されるように、本例では、ホス
トアドレス＃０、＃１の上位１３ビット（Ａ）が「００
０１０１０１０１０１０Ｂ」であるから、選択される仮
想ブロックは、仮想ブロック＃６８２となる。

【０２００】次に、マイクロプロセッサ６による制御の
もと、ＳＲＡＭワークエリア８に格納されているアドレ
ス変換テーブル３１から仮想ブロック表示領域＃６８２
が選択され、仮想ブロック表示領域＃６８２を構成する
４個のセルのうち、ホストアドレスの下位２ビット
（Ｃ）と同じ枝番号を有するセルの内容が読み出され
る。この場合、ホストアドレス＃０の下位２ビット
（Ｃ）が「００Ｂ（０）」であり、ホストアドレス＃１
の下位２ビット（Ｃ）が「０１Ｂ（１）」であるから、
その内容が読み出されるセルは、セル＃６８２−０及び
セル＃６８２−１となる。本例では、セル＃６８２−０
及びセル＃６８２−１の内容は、上述のとおり、それぞ
れ「０００００００００１１１１Ｂ」及び「１１１００
００１１００１１Ｂ」である。

【０２０１】次に、マイクロプロセッサ６による制御の
もと、ホストアドレスの下位２ビット（Ｃ）、読み出さ
れたセルの内容、及びホストアドレスの上位１４ビット
目〜上位１８ビット目からなる５ビット（Ｂ）がこの順
に結合される。結合されたアドレスは、それぞれ内部ア
ドレス＃０及び＃１となる。この場合、ホストアドレス
＃０については、その下位２ビット（Ｃ）が「００Ｂ」
であり、対応するセルの内容が「０００００００００１
１１１Ｂ」であり、ホストアドレス＃０の上位１４ビッ
ト目〜上位１８ビット目からなる５ビット（Ｂ）が「１
００１０Ｂ」であることから、得られる内部アドレス＃
０は、「０００００００００００１１１１１００１０
Ｂ」となる。また、ホストアドレス＃１については、そ
の下位２ビット（Ｃ）が「０１Ｂ」であり、対応するセ
ルの内容が「１１１００００１１００１１Ｂ」であり、
ホストアドレス＃１の上位１４ビット目〜上位１８ビッ
ト目からなる５ビット（Ｂ）が「１００１０Ｂ」である
ことから、得られる内部アドレス＃１は、「０１１１１
００００１１００１１１００１０Ｂ」となる。

【０２０２】以上より、ホストアドレス＃０、＃１から
内部アドレス＃０、＃１への変換が完了する。

【０２０３】次に、マイクロプロセッサ６による制御の
もと、アドレス変換テーブル３１から対応するスタート
ページ格納領域＃６８２が選択され、ここに格納された
内容が読み出される。本例においては、スタートページ
格納領域＃６８２の内容は「１００１０００Ｂ（７
２）」である。

【０２０４】このようにしてスタートページが読み出さ
れると、マイクロプロセッサ６による制御のもと、書き
込み対象である仮想ページの先頭ページとの比較が行わ
れる。この場合、書き込み対象である仮想ページの先頭
ページは、ホストアドレス＃０によって示されているの
で、スタートページの値「１００１０００Ｂ（７２）」
と、ホストアドレス＃０の下位７ビットの値「１００１
０００Ｂ（７２）」とが比較されることとなる。このよ
うに、本例では、ホストアドレス＃０の下位７ビットの
値「１００１０００Ｂ（７２）」がスタートページの値
「１００１０００Ｂ（７２）」と一致しているので、デ
ータの追加的な書き込みが可能であると判断される。

【０２０５】さらに、マイクロプロセッサ６による制御
のもと、ユーザデータが書き込まれるべき仮想ページの
最終ページを示すホストアドレス＃１の下位７ビットに
１を加算したデータ、すなわち新たなスタートページが
生成される。かかるスタートページの値は、スタートペ
ージデータとして、ＥＣＣブロック１１内に一時的に保
持される。この場合、ホストアドレス＃１の下位７ビッ
トが「１００１００１Ｂ（７３）」であるから、ＥＣＣ
ブロック１１内に格納される新たなスタートページデー
タは「１００１０１０Ｂ（７４）」となる。

【０２０６】さらに、アドレス変換テーブル３１内の対
応するスタートページ格納領域＃６８２に、上記新たな
スタートページ「１００１０１０Ｂ（７４）」が上書き
される。

【０２０７】以上より、内部アドレス＃０によってアク
セスされるのはフラッシュメモリチップ２−０内の物理
ブロック＃１５の物理ページ＃１８となり、内部アドレ
ス＃１によってアクセスされるのはフラッシュメモリチ
ップ２−１内の物理ブロック＃７２１９の物理ページ＃
１８となる。

【０２０８】その後、フラッシュシーケンサブロック１
２が有するレジスタ（図示せず）への設定が完了する
と、フラッシュシーケンサブロック１２による一連の書
き込み動作が実行される。

【０２０９】すなわち、本例においては、まず内部アド
レス＃０を用いて転送先指定が行われた後、バッファ９
に格納されている書き込みデータのうち、ホストアドレ
ス＃０に対応するデータ及び対応するエラーコレクショ
ンコード等の冗長領域２６に格納すべき付加情報が、フ
ラッシュメモリチップ２−０に対してデータ転送され、
その後、書き込み命令が発行される。これにより、フラ
ッシュメモリチップ２−０の物理ブロック＃１５の物理
ページ＃１８に対する書き込み処理が完了する。ここ
で、フラッシュメモリチップ２−０の物理ブロック＃１
５の物理ページ＃１８に書き込むべきデータとは、ホス
トアドレス＃０に対応するユーザデータ、当該ユーザデ
ータに対応するエラーコレクションコード、仮想ブロッ
クアドレス、スタートページフラグ、スタートページデ
ータ及び冗長領域２６に格納されるその他の付加情報で
ある。この場合、書き込むべきスタートページフラグ２
９の値は「１０」であり、スタートページデータの値は
「１００１０１０Ｂ（７４）」である。尚、フラッシュ
メモリチップ２−０の物理ブロック＃１５の物理ページ
＃１８は、仮想ブロック＃６８２の仮想ページ＃７２に
対応する。

【０２１０】さらに、フラッシュメモリチップ２−０の
物理ブロック＃１５の物理ページ＃１８に対するフラッ
シュプログラミングが実行されている途中で、内部アド
レス＃１を用いて転送先指定が行われた後、バッファ９
に格納されている書き込みデータのうち、ホストアドレ
ス＃１に対応するデータ及び対応するエラーコレクショ
ンコード等の冗長領域２６に格納すべき付加情報が、フ
ラッシュメモリチップ２−１に対してデータ転送され、
その後、書き込み命令が発行される。これにより、フラ
ッシュメモリチップ２−１の物理ブロック＃７２１９の
物理ページ＃１８に対する書き込み処理が完了する。こ
こで、フラッシュメモリチップ２−１の物理ブロック＃
７２１９の物理ページ＃１８に書き込むべきデータと
は、ホストアドレス＃１に対応するユーザデータ、当該
ユーザデータに対応するエラーコレクションコード、仮
想ブロックアドレス、スタートページフラグ、スタート
ページデータ及び冗長領域２６に格納されるその他の付
加情報である。この場合、書き込むべきスタートページ
フラグ２９の値は「１０」であり、スタートページデー
タの値は「１００１０１０Ｂ（７４）」である。尚、フ
ラッシュメモリチップ２−１の物理ブロック＃７２１９
の物理ページ＃１８は、仮想ブロック＃６８２の仮想ペ
ージ＃７３に対応する。

【０２１１】図１６は、仮想ブロック＃６８２の仮想ペ
ージ＃７２、＃７３に対する一連の書き込み処理が完了
した状態における仮想ブロック＃６８２の内容を示す概
略図である。

【０２１２】かかる一連の書き込み動作においてもは、
連続するホストアドレス＃０、＃１に対応するデータ
が、それぞれ異なるフラッシュメモリチップ２−０、２
−１に属する異なる物理ブロック内に書き込まれてい
る。

【０２１３】また、図１６に示されるように、仮想ブロ
ック＃６８２の仮想ページ＃６８〜＃７３にのみユーザ
データが格納されており、その他の仮想ページにはユー
ザデータが格納されていないので、当該仮想ブロックに
おけるスタートページは「７４」であり、かかる値が仮
想ページ＃７２のスタートページデータ格納領域３０に
格納されていることが分かる。このため、コントローラ
３は、スタートページ検索によって、この仮想ブロック
の仮想ページ＃７４〜＃１２７が空きページであること
を知ることが可能となり、その後、ホストコンピュータ
５より仮想ブロック＃６８２の仮想ページ＃７４〜＃１
２７に対するデータの書き込みが要求された場合であっ
ても、ブロック間転送を行うことなく、仮想ページ＃７
４〜＃１２７へ直接データを書き込むことが可能とな
る。

【０２１４】尚、上記の例では、書き込み対象の仮想ペ
ージ＃７２及び＃７３のうち、従前のスタートページ
（仮想ページ＃７２）以外のページ（仮想ページ＃７
３）にも、スタートページフラグ及びスタートページデ
ータを書き込んでいるが、これらは参照されることがな
いので、省略しても構わない。

【０２１５】さらに、上記の例では、書き込み対象の仮
想ページ＃７２及び＃７３に仮想ブロックアドレスを書
き込んでいるが、仮想ページ＃７２、＃７３の仮想ブロ
ックアドレス格納領域２８に格納された仮想ブロックア
ドレスは参照されることがないので、これを省略しても
構わない。

【０２１６】また、上記の例では、スタートページ格納
領域＃６８２から直接スタートページを入手している
が、上記書き込み動作１が行われた後、コントローラ３
がリセットされたことによりＳＲＡＭワークエリア８の
内容が一旦消去されている場合には、スタートページ格
納領域＃６８２から直接スタートページを入手すること
はできない。この場合、コントローラ３のリセット時に
実行されるアドレス変換テーブル３１の作成作業によっ
て、スタートページ格納領域＃６８２の内容が「０００
０００１Ｂ」となるので、上述したスタートページ検索
によってスタートページを入手する必要がある。

【０２１７】次に、ユーザデータを書き込むべきページ
の先頭ページがスタートページと一致していない場合に
ついて説明する。

【０２１８】ユーザデータを書き込むべきページの先頭
ページがスタートページと一致していない場合 ここでは、上述した書き込み動作１が完了した直後の状
態（図１４参照）において、ホストコンピュータ５よ
り、バス１４、コネクタ４及びバス１３を介して、外部
コマンドの一種である外部書き込みコマンドと、ホスト
アドレス「０００１０１０１０１０１０１００１０１０
Ｂ」（ホストアドレス＃０）及び「０００１０１０１０
１０１０１００１０１１Ｂ」（ホストアドレス＃１）
と、これらホストアドレスにそれぞれ書き込むべきデー
タとがフラッシュメモリシステム１に供給された場合を
例に説明する。尚、これらホストアドレスは、それぞれ
仮想ブロック＃６８２の仮想ページ＃７４、＃７５に対
応する。

【０２１９】ホストアドレス＃０、＃１及び外部書き込
みコマンドがコントローラ３に供給された場合の、コン
トローラ３の基本的な動作は上述したとおりであり、重
複する部分の説明は省略する。

【０２２０】図１７は、ホストアドレス＃０、＃１を内
部アドレス＃０、＃１に変換する方法を説明するための
図である。

【０２２１】図１７に示されるように、本例では、ホス
トアドレス＃０の下位２ビット（Ｃ）は「１０Ｂ」であ
り、読み出されるセルの内容は「０１０１１１１１１０
０００Ｂ」であり、ホストアドレス＃０の上位１４ビッ
ト目〜上位１８ビット目からなる５ビット（Ｂ）は「１
００１０Ｂ」であることから、得られる内部アドレス＃
０は、「１００１０１１１１１１００００１００１０
Ｂ」となる。また、ホストアドレス＃１の下位２ビット
（Ｃ）は「１１Ｂ」であり、読み出されるセルの内容は
「１０００１００００００００Ｂ」であり、ホストアド
レス＃１の上位１４ビット目〜上位１８ビット目からな
る５ビット（Ｂ）は「１００１０Ｂ」であることから、
得られる内部アドレス＃１は、「１１１０００１０００
０００００１００１０Ｂ」となる。

【０２２２】以上より、ホストアドレス＃０、＃１から
内部アドレス＃０、＃１への変換が完了する。

【０２２３】次に、マイクロプロセッサ６による制御の
もと、アドレス変換テーブル３１から対応するスタート
ページ格納領域＃６８２が選択され、ここに格納された
内容が読み出される。上述のとおり、スタートページ格
納領域＃６８２の内容は「１００１０００Ｂ（７２）」
である。

【０２２４】このようにしてスタートページが読み出さ
れると、マイクロプロセッサ６による制御のもと、書き
込み対象である仮想ページの先頭ページとの比較が行わ
れる。この場合、書き込み対象である仮想ページの先頭
ページは、ホストアドレス＃０によって示されているの
で、スタートページの値「１００１０００Ｂ（７２）」
と、ホストアドレス＃０の下位７ビットの値「１００１
０１０Ｂ（７４）」とが比較されることとなる。このよ
うに、本例においても、ホストアドレス＃０の下位７ビ
ットの値「１００１０１０Ｂ（７４）」がスタートペー
ジの値「１００１０００Ｂ（７２）」を超えているの
で、データの追加的な書き込みが可能であると判断され
る。

【０２２５】さらに、マイクロプロセッサ６による制御
のもと、ユーザデータが書き込まれるべき仮想ページの
最終ページを示すホストアドレス＃１の下位７ビットに
１を加算したデータ、すなわち新たなスタートページが
生成される。かかるスタートページの値は、スタートペ
ージデータとして、ＥＣＣブロック１１内に一時的に保
持される。この場合、ホストアドレス＃１の下位７ビッ
トが「１００１０１１Ｂ（７５）」であるから、ＥＣＣ
ブロック１１内に格納されるスタートページデータは
「１００１１００Ｂ（７６）」となる。

【０２２６】さらに、アドレス変換テーブル３１内の対
応するスタートページ格納領域＃６８２に、上記スター
トページ「１００１１００Ｂ（７６）」が上書きされ
る。

【０２２７】以上より、内部アドレス＃０によってアク
セスされるのはフラッシュメモリチップ２−２内の物理
ブロック＃３０５６の物理ページ＃１８となり、内部ア
ドレス＃１によってアクセスされるのはフラッシュメモ
リチップ２−３内の物理ブロック＃４３５２の物理ペー
ジ＃１８となる。

【０２２８】その後、フラッシュシーケンサブロック１
２が有するレジスタ（図示せず）への設定が完了する
と、フラッシュシーケンサブロック１２による一連の書
き込み動作が実行される。本例においては、フラッシュ
シーケンサブロック１２による一連の書き込み動作は、
フラッシュメモリチップ２−０内の物理ブロック＃１５
の物理ページ＃１８（従前のスタートページ）に対する
各種冗長データの書き込み、フラッシュメモリチップ２
−２内の物理ブロック＃３０５６の物理ページ＃１８
（ホストアドレス＃０に対応）に対するユーザデータ及
び各種冗長データの書き込み、フラッシュメモリチップ
２−３内の物理ブロック＃４３５２の物理ページ＃１８
（ホストアドレス＃１に対応）に対するユーザデータ及
び各種冗長データの書き込みの順に実行される。

【０２２９】すなわち、本例においては、まず従前のス
タートページに対する転送先指定が行われた後、バッフ
ァ９に格納されている書き込みデータのうち、従前のス
タートページの冗長領域２６に格納すべき付加情報が、
フラッシュメモリチップ２−０に対してデータ転送さ
れ、その後、書き込み命令が発行される。これにより、
フラッシュメモリチップ２−０の物理ブロック＃１５の
物理ページ＃１８に対する書き込み処理が完了する。こ
こで、フラッシュメモリチップ２−０の物理ブロック＃
１５の物理ページ＃１８に書き込むべきデータとは、ス
タートページフラグ及びスタートページデータであり、
その値は、それぞれ「１０」及び「１００１１００Ｂ
（７６）」である。尚、フラッシュメモリチップ２−０
の物理ブロック＃１５の物理ページ＃１８は、仮想ブロ
ック＃６８２の仮想ページ＃７２に対応する。

【０２３０】次に、フラッシュメモリチップ２−０の物
理ブロック＃１５の物理ページ＃１８に対するフラッシ
ュプログラミングが実行されている途中で、内部アドレ
ス＃０を用いて転送先指定が行われた後、バッファ９に
格納されている書き込みデータのうち、ホストアドレス
＃０に対応するデータ及び対応するエラーコレクション
コード等の冗長領域２６に格納すべき付加情報が、フラ
ッシュメモリチップ２−２に対してデータ転送され、そ
の後、書き込み命令が発行される。これにより、フラッ
シュメモリチップ２−２の物理ブロック＃３０５６の物
理ページ＃１８に対する書き込み処理が完了する。ここ
で、フラッシュメモリチップ２−２の物理ブロック＃３
０５６の物理ページ＃１８に書き込むべきデータとは、
ホストアドレス＃０に対応するユーザデータ、当該ユー
ザデータに対応するエラーコレクションコード、仮想ブ
ロックアドレス、スタートページフラグ、スタートペー
ジデータ及び冗長領域２６に格納されるその他の付加情
報である。この場合、書き込むべきスタートページフラ
グ２９の値は「１０」であり、スタートページデータの
値は「１００１１００Ｂ（７６）」である。尚、フラッ
シュメモリチップ２−２の物理ブロック＃３０５６の物
理ページ＃１８は、仮想ブロック＃６８２の仮想ページ
＃７４に対応する。

【０２３１】さらに、フラッシュメモリチップ２−２の
物理ブロック＃３０５６の物理ページ＃１８に対するフ
ラッシュプログラミングが実行されている途中で、内部
アドレス＃１を用いて転送先指定が行われた後、バッフ
ァ９に格納されている書き込みデータのうち、ホストア
ドレス＃１に対応するデータ及び対応するエラーコレク
ションコード等の冗長領域２６に格納すべき付加情報
が、フラッシュメモリチップ２−３に対してデータ転送
され、その後、書き込み命令が発行される。これによ
り、フラッシュメモリチップ２−３の物理ブロック＃４
３５２の物理ページ＃１８に対する書き込み処理が完了
する。ここで、フラッシュメモリチップ２−３の物理ブ
ロック＃４３５２の物理ページ＃１８に書き込むべきデ
ータとは、ホストアドレス＃１に対応するユーザデー
タ、当該ユーザデータに対応するエラーコレクションコ
ード、仮想ブロックアドレス、スタートページフラグ、
スタートページデータ及び冗長領域２６に格納されるそ
の他の付加情報である。この場合、書き込むべきスター
トページフラグ２９の値は「１０」であり、スタートペ
ージデータの値は「１００１１００Ｂ（７６）」であ
る。尚、フラッシュメモリチップ２−３の物理ブロック
＃４３５２の物理ページ＃１８は、仮想ブロック＃６８
２の仮想ページ＃７５に対応する。

【０２３２】図１８は、仮想ブロック＃６８２の仮想ペ
ージ＃７４、＃７５に対する一連の書き込み処理が完了
した状態における仮想ブロック＃６８２の内容を示す概
略図である。

【０２３３】かかる一連の書き込み動作においても、連
続するホストアドレス＃０、＃１に対応するデータが、
それぞれ異なるフラッシュメモリチップ２−２、２−３
に属する異なる物理ブロック内に書き込まれている。

【０２３４】また、図１８に示されるように、仮想ブロ
ック＃６８２の仮想ページ＃６８〜＃７１、＃７４、＃
７５にのみユーザデータが格納されており、その他の仮
想ページにはユーザデータが格納されていないので、当
該仮想ブロックにおけるスタートページは「７６」であ
り、かかる値が仮想ページ＃７２のスタートページデー
タ格納領域３０に格納されていることが分かる。このた
め、コントローラ３は、スタートページ検索によって、
この仮想ブロックの仮想ページ＃７６〜＃１２７が空き
ページであることを知ることが可能となり、その後、ホ
ストコンピュータ５より仮想ブロック＃６８２の仮想ペ
ージ＃７６〜＃１２７に対するデータの書き込みが要求
された場合であっても、ブロック間転送を行うことな
く、仮想ページ＃７６〜＃１２７へ直接データを書き込
むことが可能となる。

【０２３５】尚、上記の例においては、従前のスタート
ページである仮想ページ＃７２や、書き込み対象の仮想
ページ＃７４及び＃７５に仮想ブロックアドレスを書き
込んでいるが、仮想ページ＃７２、＃７４、＃７５に格
納された仮想ブロックアドレスは参照されることがない
ので、これを省略しても構わない。

【０２３６】また、上記の例においては、書き込み対象
の仮想ページ＃７４及び＃７５にスタートページフラグ
及びスタートページデータを書き込んでいるが、仮想ペ
ージ＃７４、＃７５に格納されたスタートページフラグ
及びスタートページデータは参照されることがないの
で、これを省略しても構わない。

【０２３７】さらに、上記の例では、スタートページ格
納領域＃６８２から直接スタートページを入手している
が、上記書き込み動作１が行われた後、コントローラ３
がリセットされたことによりＳＲＡＭワークエリア８の
内容が一旦消去されている場合には、上述したスタート
ページ検索によってスタートページを入手する必要があ
る。

【０２３８】書き込み動作３（ブロック間転送を伴う場
合） 上述のとおり、すでにデータの格納されている仮想ブロ
ック（使用済みブロック）にデータを追加して書き込む
場合、当該仮想ブロックのスタートページと書き込み対
象である仮想ページの先頭ページとが比較され、書き込
み対象である仮想ページの先頭ページを示す７ビットの
値が、スタートページを示す７ビットの値と同じか、ま
たはこれを超えていれば、すべてのデータの追加的な書
き込みが可能となる。一方、書き込み対象である仮想ペ
ージの先頭ページを示す７ビットの値がスタートページ
を示す７ビットの値よりも小さい場合には、「ブロック
間転送」が行われる。

【０２３９】ここで、ブロック間転送について説明す
る。

【０２４０】上述のとおり、フラッシュメモリチップ２
−０〜２−３を構成するフラッシュメモリセル１６は、
これをメモリセル単位にて消去状態から書込状態へ変化
させることはできる一方、これを書込状態から消去状態
へ変化させることは、メモリセル単位で行うことができ
ず、ブロック単位でしか行うことができない。このた
め、ある物理ページにデータを書き込む際には、その物
理ページのユーザ領域２５及び冗長領域２６を構成する
全てのフラッシュメモリセル１６が消去状態となってい
る必要があり、既に何らかのデータが書き込まれている
物理ページ、すなわち、その物理ページのユーザ領域２
５を構成するフラッシュメモリセル１６が一つでも書込
状態となっているページに、これと異なるデータを直接
上書きすることはできない。したがって、既にデータの
書き込まれた物理ページに対し、これと異なる新しいデ
ータを書き込むためには、一旦、この物理ページが属す
る物理ブロックを構成するフラッシュメモリセル１６を
全て消去状態とし、その後に新しいデータを書き込むと
いう処理が必要となる。

【０２４１】したがって、ある物理ページに格納された
古いデータに新しいデータを上書きしようとする場合、
この物理ページが属する物理ブロックに含まれる他の物
理ページに格納されたデータが消失するのを防ぐために
は、当該他の物理ページに格納されたデータを、他の物
理ブロックに移動させるという処理が必要となるのであ
る。

【０２４２】このような上書き処理に伴うデータの移動
が「ブロック間転送」と呼ばれる。尚、本明細書におい
ては、転送元の物理ブロックの物理ブロックアドレスを
「転送元ブロックアドレス」、転送先の物理ブロックの
物理ブロックアドレスを「転送先ブロックアドレス」と
呼ぶ。

【０２４３】さて、書き込み対象である仮想ページの先
頭ページを示す７ビットの値がスタートページを示す７
ビットの値よりも小さい場合には、上述のとおり、ブロ
ック間転送が行われるが、この場合、書き込み対象であ
る仮想ページのうち、スタートページ以前に属する仮想
ページ（以下、このような仮想ページ群を「追書込不能
領域」と呼ぶことがある）とスタートページ以降（スタ
ートページを含む）に属する仮想ページ（以下、このよ
うな仮想ページ群を「追書込可能領域」と呼ぶことがあ
る）に分類され、仮想ブロックを構成する全ての物理ブ
ロックの追書込不能領域が書き込み対象となっている場
合には、仮想ブロックを構成する４つの物理ブロック全
てについてブロック間転送が実行される。

【０２４４】一方、仮想ブロックを構成する一部の物理
ブロックの追書込不能領域が書き込み対象となってお
り、残りのブロックの追書込不能領域が書き込み対象と
なっていない場合には、仮想ブロックを構成する４つの
物理ブロックのうち、追書込不能領域が書き込み対象と
なっている物理ブロックについてのみブロック間転送が
実行され、残りの物理ブロックについてはブロック間転
送が省略される。この場合、上記残りの物理ブロックの
追書込可能領域が書き込み対象である否かによって行わ
れる処理が異なる。具体的には、上記残りの物理ブロッ
クの追書込可能領域が書き込み対象となっていない場合
には、上記一部の物理ブロックについてのブロック間転
送のみが実行され、上記残りの物理ブロックの追書込可
能領域が書き込み対象となっている場合には、上記一部
の物理ブロックについてのブロック間転送と、上記残り
の物理ブロックに対するデータの追加的な書き込み（書
き込み動作２参照）の両方が実行される。

【０２４５】以下、それぞれの場合における動作につい
て説明する。

【０２４６】まず、仮想ブロックを構成する全ての物理
ブロックついてブロック間転送を行う場合の動作につい
て説明する。

【０２４７】仮想ブロックを構成する全ての物理ブロッ
クついてブロック間転送を行う場合 ここでは、上述した書き込み動作１が完了した直後の状
態（図１４参照）において、ホストコンピュータ５よ
り、バス１４、コネクタ４及びバス１３を介して、外部
コマンドの一種である外部書き込みコマンドと、４つの
ホストアドレス「０００１０１０１０１０１０１０００
０００Ｂ」（ホストアドレス＃０）、「０００１０１０
１０１０１０１０００００１Ｂ」（ホストアドレス＃
１）、「０００１０１０１０１０１０１００００１０
Ｂ」（ホストアドレス＃２）、「０００１０１０１０１
０１０１００００１１Ｂ」（ホストアドレス＃３）と、
これらホストアドレスにそれぞれ書き込むべきデータと
がフラッシュメモリシステム１に供給された場合を例に
説明する。尚、これらホストアドレスは、それぞれ仮想
ブロック＃６８２の仮想ページ＃６４〜＃６７に対応す
る。

【０２４８】まず、ホストアドレス＃０〜＃３及び外部
書き込みコマンドがコントローラ３に供給されると、こ
れらホストアドレス＃０〜＃３及び外部書き込みコマン
ドは、ホストインターフェースブロック７が有するタス
クファイルレジスタ（図示せず）に一時的に格納され
る。さらに、ホストアドレス＃０〜＃３にそれぞれ対応
する書き込みデータがコントローラ３に供給されると、
マイクロプロセッサ６による制御のもと、これらデータ
がＥＣＣブロック１１に送出される。これらデータの供
給を受けたＥＣＣブロック１１は、これらデータを解析
してエラーコレクションコードを生成し、これを一時的
に保持する。

【０２４９】次に、アドレス変換テーブル３１を用いた
転送元ブロックアドレス及び転送先ブロックアドレスの
生成が行われる。

【０２５０】図１９は、転送元ブロックアドレス及び転
送先ブロックアドレスの生成方法を説明するための図で
ある。

【０２５１】図１９に示されるように、本例では、ホス
トアドレス＃０〜＃３の上位１３ビット（Ａ）が「００
０１０１０１０１０１０Ｂ」であるから、選択される仮
想ブロックは仮想ブロック＃６８２である。

【０２５２】次に、マイクロプロセッサ６による制御の
もと、ＳＲＡＭワークエリア８に格納されているアドレ
ス変換テーブル３１から仮想ブロック表示領域＃６８２
が選択され、仮想ブロック表示領域＃６８２の内容が読
み出される。上述のとおり、仮想ブロック＃６８２には
書き込み動作１においてすでにデータが割り当てられて
いるので、対応するフラグ＃６８２は「１」を示してい
るはずである。また、セル＃６８２−０〜＃６８２−３
の内容は、上述のとおりそれぞれ「０００００００００
１１１１Ｂ」、「１１１００００１１００１１Ｂ」、
「０１０１１１１１１００００Ｂ」、「１０００１００
００００００Ｂ」である。

【０２５３】セル＃６８２−０〜＃６８２−３に格納さ
れた内容が読み出されると、マイクロプロセッサ６によ
る制御のもと、これを用いて転送元ブロックアドレスが
生成される。

【０２５４】転送元ブロックアドレスは、マイクロプロ
セッサ６による制御のもと、ホストアドレス＃０〜＃３
それぞれの下位２ビット（Ｃ）及び読み出されたセルの
内容がこの順に結合されて生成される。この場合、ホス
トアドレス＃０〜＃３の下位２ビット（Ｃ）はそれぞれ
「００Ｂ」〜「１１Ｂ」であり、読み出されたセルの内
容は「０００００００００１１１１Ｂ」、「１１１００
００１１００１１Ｂ」、「０１０１１１１１１００００
Ｂ」、「１０００１００００００００Ｂ」であることか
ら、得られる４つの転送元ブロックアドレス＃０〜＃３
の値は、図１９に示される値となる。

【０２５５】これにより、転送元ブロックアドレス＃０
〜＃３の生成が完了する。

【０２５６】次に、マイクロプロセッサ６による制御の
もと、消去済みブロックキュー３２を構成するキューセ
ット＃０〜＃５のいずれか、例えば、キューセット＃１
が選択され、かかるキューセット＃１を構成する各キュ
ー＃１−０〜＃１−３に格納された内容が読み出され
る。上述のとおり、各キューに格納されているのは、消
去済みブロックの物理ブロックアドレスである。本例で
は、これらキュー＃１−０〜＃１−３の内容がそれぞれ
「００１０００００１００００Ｂ」、「１００００００
１０００００Ｂ」、「０１１１１０１００００００
Ｂ」、「００１０１１０００００００Ｂ」であるものと
する。

【０２５７】キュー＃１−０〜＃１−３に格納された内
容が読み出されると、マイクロプロセッサ６による制御
のもと、これらがアドレス変換テーブル３１の仮想ブロ
ック表示領域＃６８２を構成するセル＃６８２−０〜＃
６８２−３に上書きされるとともに、これらを用いて転
送先ブロックアドレスが生成される。

【０２５８】転送先ブロックアドレスは、マイクロプロ
セッサ６による制御のもと、ホストアドレス＃０〜＃３
それぞれの下位２ビット（Ｃ）及び読み出されたキュー
の内容がこの順に結合されて生成される。この場合、ホ
ストアドレス＃０〜＃３の下位２ビット（Ｃ）はそれぞ
れ「００Ｂ」〜「１１Ｂ」であり、読み出されたキュー
の内容は「００１０００００１００００Ｂ」、「１００
００００１０００００Ｂ」、「０１１１１０１００００
００Ｂ」、「００１０１１０００００００Ｂ」であるこ
とから、得られる４つの転送先ブロックアドレス＃０〜
＃３の値は、図１９に示される値となる。

【０２５９】これにより、転送先ブロックアドレス＃０
〜＃３の生成が完了する。

【０２６０】さらに、マイクロプロセッサ６による制御
のもと、仮想ブロック＃６８２に対応するスタートペー
ジと書き込み対象である仮想ページの最終ページとが比
較され、これによってスタートページの更新が必要であ
るか否かが判断される。かかる判断は、書き込み対象で
ある仮想ページの最終ページを示す７ビットの値が、ス
タートページを示す７ビットの値と同じか、またはこれ
を超えていれば、スタートページの更新が必要であると
され、書き込み対象である仮想ページの先頭ページを示
す７ビットの値が、スタートページを示す７ビットの値
未満であれば、スタートページの更新が不要であるとさ
れる。

【０２６１】上述のとおり、書き込み対象の仮想ページ
は、ホストアドレスの下位７ビットによって示される。
本例では、仮想ブロック＃６８２のスタートページが
「１００１０００Ｂ（７２）」であり、書き込み対象で
ある仮想ページの最終ページが「１００００１１Ｂ（６
７）」であるから、スタートページの更新が不要である
と判断される。したがって、スタートページ格納領域＃
６８２の更新は行われない。

【０２６２】以上の処理が完了すると、次に、マイクロ
プロセッサ６による制御のもと、フラッシュシーケンサ
ブロック１２が有するレジスタ（図示せず）に対する設
定がなされる。かかる設定は、次のように行われる。

【０２６３】まず、マイクロプロセッサ６による制御の
もと、データ転送コマンド、内部書き込みコマンド及び
内部読み出しコマンドがフラッシュシーケンサブロック
１２内の所定のレジスタ（図示せず）に設定される。さ
らに、マイクロプロセッサ６による制御のもと、上記生
成された転送元ブロックアドレス＃０〜＃３及び転送先
ブロックアドレス＃０〜＃３がフラッシュシーケンサブ
ロック１２内の所定のレジスタ（図示せず）に設定され
る。

【０２６４】このようにしてフラッシュシーケンサブロ
ック１２に含まれる各種レジスタ（図示せず）に対する
設定が完了すると、フラッシュシーケンサブロック１２
による一連の書き込み動作が実行される。フラッシュシ
ーケンサブロック１２による一連の書き込み動作は、次
の通りである。

【０２６５】まず、フラッシュシーケンサブロック１２
は、所定のレジスタに格納された転送元ブロックアドレ
ス＃０に「０００００Ｂ（０）」を付加して２０ビット
の転送元内部アドレスを生成する。この場合、転送元内
部アドレスは、「０００００００００００１１１１００
０００Ｂ」となる。次に、フラッシュシーケンサブロッ
ク１２は、生成された転送元内部アドレスの上位２ビッ
トに基づき、フラッシュメモリチップ２−０〜２−３の
うち、アクセスすべきページが属するフラッシュメモリ
チップに対応するチップ選択信号を活性化するよう、フ
ラッシュメモリインターフェースブロック１０に指示す
る。この場合、生成された転送元内部アドレスの上位２
ビットは「００Ｂ（０）」であるから、アクセスすべき
ページが属するフラッシュメモリチップは、フラッシュ
メモリチップ２−０であり、チップ選択信号＃０が活性
化される。これにより、フラッシュメモリチップ２−０
は、データの読み出しが可能な状態となる。一方、チッ
プ選択信号＃１〜＃３は、非活性状態が保たれる。

【０２６６】次に、フラッシュシーケンサブロック１２
は、転送元内部アドレスの下位１８ビット「０００００
００００１１１１０００００Ｂ」を、所定のレジスタに
格納された内部読み出しコマンドとともにバス１５に供
給するよう、フラッシュメモリインターフェースブロッ
ク１０に指示する。

【０２６７】これにより、フラッシュメモリチップ２−
０は、供給された転送元内部アドレスの下位１８ビット
「０００００００００１１１１０００００Ｂ」に格納さ
れたデータの読み出しを実行する。すなわち、フラッシ
ュメモリチップ２−０は、物理ブロック＃１５の物理ペ
ージ＃０に格納されたデータの読み出しを実行する。
尚、フラッシュメモリチップ２−０の物理ブロック＃１
５の物理ページ＃０は、仮想ブロック＃６８２の仮想ペ
ージ＃０に対応する。

【０２６８】このようにしてフラッシュメモリチップ２
−０から読み出されたデータは、バス１５を介してフラ
ッシュメモリインターフェースブロック１０に供給され
る。フラッシュメモリインターフェースブロック１０が
ユーザデータを受け取ると、これがバッファ９に一時的
に格納されるとともに、ＥＣＣブロック１１に送出さ
れ、新たにエラーコレクションコードの生成が行われ
る。ＥＣＣブロック１１にて新たに生成されたエラーコ
レクションコードは、ＥＣＣブロック１１内に一時的に
保持される。

【０２６９】このような読み出し動作が、転送元ブロッ
クアドレス＃１〜＃３に「０００００Ｂ（０）」が付加
されることによって、フラッシュメモリチップ２−１〜
２−３に対しても実行され、その結果、フラッシュメモ
リチップ２−１に属する物理ブロック＃７２１９の物理
ページ＃０に格納されたデータ、フラッシュメモリチッ
プ２−２に属する物理ブロック＃３０５６の物理ページ
＃０に格納されたデータ、及びフラッシュメモリチップ
２−３に属する物理ブロック＃４３５２の物理ページ＃
０に格納されたデータも読み出されることになる。尚、
仮想ブロック上においては、フラッシュメモリチップ２
−１の物理ブロック＃７２１９の物理ページ＃０は仮想
ページ＃１であり、フラッシュメモリチップ２−２の物
理ブロック＃３０５６の物理ページ＃０は仮想ページ＃
２であり、フラッシュメモリチップ２−３の物理ブロッ
ク＃４３５２の物理ページ＃０は仮想ページ＃３に対応
する。すなわち、以上の処理によって、仮想ブロック＃
６８２の仮想ページ＃０〜＃３に格納されているデータ
が読み出されたことになる。

【０２７０】次に、バッファ９に一時的に格納されたデ
ータの書き込み動作が行われる。かかる書き込み動作
は、図１２に示したタイミングで行われる。

【０２７１】まず、フラッシュシーケンサブロック１２
は、所定のレジスタに格納された転送先ブロックアドレ
ス＃０に「０００００Ｂ（０）」を付加して２０ビット
の転送先内部アドレスを生成する。この場合、転送先内
部アドレスは、「００００１０００００１００００００
０００Ｂ」となる。

【０２７２】次に、フラッシュシーケンサブロック１２
は、生成された転送先内部アドレスの上位２ビットに基
づき、フラッシュメモリチップ２−０〜２−３のうち、
アクセスすべきページが属するフラッシュメモリチップ
に対応するチップ選択信号を活性化するよう、フラッシ
ュメモリインターフェースブロック１０に指示する。こ
の場合、転送先内部アドレスの上位２ビットは「００Ｂ
（０）」であるから、アクセスすべきページが属するフ
ラッシュメモリチップは、フラッシュメモリチップ２−
０であり、チップ選択信号＃０が活性化される。これに
より、フラッシュメモリチップ２−０は、データの書き
込みが可能な状態となる。

【０２７３】次に、フラッシュシーケンサブロック１２
は、転送先内部アドレスの下位１８ビットを、所定のレ
ジスタ（図示せず）に格納されたデータ転送コマンドと
ともにバス１５に供給するよう、フラッシュメモリイン
ターフェースブロック１０に指示する。バス１５に供給
された書き込みアドレス及びデータ転送コマンドは、フ
ラッシュメモリチップ２−０〜２−３に対し共通に供給
されるが、上述のとおり、チップ選択信号＃０は活性状
態となっており、チップ選択信号＃１〜＃３は非活性状
態となっているので、バス１５に供給された転送先内部
アドレス及びデータ転送コマンドは、フラッシュメモリ
チップ２−０に対してのみ有効となる（転送先指定）。

【０２７４】次に、バッファ９に格納されているデータ
のうち、フラッシュメモリチップ２−０から読み出した
データ及び対応するエラーコレクションコード等の冗長
領域２６に格納すべき付加情報が、フラッシュシーケン
サブロック１２により、フラッシュメモリインターフェ
ースブロック１０を介して、バス１５に供給される。バ
ス１５に供給されたデータ及びエラーコレクションコー
ド等の付加情報も、やはりフラッシュメモリチップ２−
０〜２−３に対し共通に供給されるが、上述のとおり、
チップ選択信号＃０が活性状態となっているため、フラ
ッシュメモリチップ２−０に対してのみ有効となる（デ
ータ転送）。フラッシュメモリチップ２−０に転送され
たデータ及びエラーコレクションコード等の付加情報
は、フラッシュメモリチップ２−０内に備えられたレジ
スタ（図示せず）に一時的に格納される。

【０２７５】次に、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納された内部書き
込みコマンドを、フラッシュメモリチップ２−０に対し
て発行する（書き込み命令）。

【０２７６】これに応答して、フラッシュメモリチップ
２−０は、所定のレジスタに格納されているデータ及び
エラーコレクションコード等の付加情報を、転送先指定
処理によって指定されたアドレスに書き込む（フラッシ
ュプログラミング）。すなわち、レジスタに格納されて
いるデータ及びエラーコレクションコード等の付加情報
が、転送先内部アドレスの下位１８ビット「００１００
０００１０００００００００Ｂ」により特定されるペー
ジ、つまり、フラッシュメモリチップ２−０の物理ブロ
ック＃１０４０の物理ページ＃０に書き込まれる。フラ
ッシュメモリチップ２−０の物理ブロック＃１０４０の
物理ページ＃０は、仮想ブロック＃６８２の仮想ページ
＃０に対応する。

【０２７７】フラッシュメモリチップ２−０がフラッシ
ュプログラミングを実行している間、フラッシュシーケ
ンサブロック１２は、所定のレジスタに格納された転送
先ブロックアドレス＃１に「０００００Ｂ（０）」を付
加して２０ビットの新たな転送先内部アドレスを生成す
る。この場合、転送先内部アドレスは、「０１１０００
０００１００００００００００Ｂ」となる。次いで、フ
ラッシュシーケンサブロック１２は、新たな転送先内部
アドレスの上位２ビットに基づいて、チップ選択信号＃
１を活性化させる。これにより、フラッシュメモリチッ
プ２−１は、データの書き込みが可能な状態となる。

【０２７８】次に、フラッシュシーケンサブロック１２
は、新たな転送先内部アドレスの下位１８ビット「１０
０００００１００００００００００Ｂ」を、所定のレジ
スタ（図示せず）に格納されたデータ転送コマンドとと
もにバス１５に供給するよう、フラッシュメモリインタ
ーフェースブロック１０に指示する。この場合、上述の
とおり、チップ選択信号＃１が活性状態となっているの
で、バス１５に供給された内部アドレス＃１の下位１８
ビット及びデータ転送コマンドは、フラッシュメモリチ
ップ２−１に対してのみ有効となる（転送先指定）。

【０２７９】次に、バッファ９に格納されているデータ
のうち、フラッシュメモリチップ２−１から読み出した
データ及び対応するエラーコレクションコード等の冗長
領域２６に格納すべき付加情報が、上述と同様にしてフ
ラッシュメモリチップ２−１に対して転送され、その
後、書き込み命令の発行が行われる。これにより、フラ
ッシュメモリチップ２−１はフラッシュプログラミング
を行い、レジスタに格納されているデータ及びエラーコ
レクションコード等の付加情報が、転送先内部アドレス
の下位１８ビット「１００００００１００００００００
００Ｂ」により特定されるページ、つまり、フラッシュ
メモリチップ２−１の物理ブロック＃４１２８の物理ペ
ージ＃０に書き込まれる。フラッシュメモリチップ２−
１の物理ブロック＃４１２８の物理ページ＃０は、仮想
ブロック＃６８２の仮想ページ＃１に対応する。

【０２８０】このような、書き込み処理が、転送先ブロ
ックアドレス＃２及び＃３に「０００００Ｂ（０）」が
付加されることによって、フラッシュメモリチップ２−
２及び２−３に対しても実行され、これにより、フラッ
シュメモリチップ２−２から読み出したデータ及び対応
するエラーコレクションコード等の冗長領域２６に格納
すべき付加情報が、フラッシュメモリチップ２−２の物
理ブロック＃３９０４の物理ページ＃０に書き込まれ、
フラッシュメモリチップ２−３から読み出したデータ及
び対応するエラーコレクションコード等の冗長領域２６
に格納すべき付加情報が、フラッシュメモリチップ２−
３の物理ブロック＃１４０８の物理ページ＃０に書き込
まれる。フラッシュメモリチップ２−２の物理ブロック
＃３９０４の物理ページ＃０は、仮想ブロック＃６８２
の仮想ページ＃２に対応し、フラッシュメモリチップ２
−３の物理ブロック＃１４０８の物理ページ＃０は、仮
想ブロック＃６８２の仮想ページ＃３に対応する。

【０２８１】これにより、転送元の仮想ブロックの仮想
ページ＃０〜＃３に格納されているデータが、転送先の
仮想ブロックの仮想ページ＃０〜＃３に書き込まれたこ
とになる。すなわち、転送元の仮想ブロックの仮想ペー
ジ＃０〜＃３から転送先の仮想ブロックの仮想ページ＃
０〜＃３へのデータの転送が行われたことになる。

【０２８２】このようなデータの転送動作は、転送元ブ
ロックアドレス及び転送先ブロックアドレスに付加する
５ビットの値をインクリメントすることによって、次々
と行われる。すなわち、転送元ブロックアドレス及び転
送先ブロックアドレスに付加される５ビットの値が「０
０００１（１）」であれば、転送元の仮想ブロックの仮
想ページ＃４〜＃７から転送先の仮想ブロックの仮想ペ
ージ＃４〜＃７へのデータの転送が行われ、「０００１
０（２）」であれば、転送元の仮想ブロックの仮想ペー
ジ＃８〜＃１１から転送先の仮想ブロックの仮想ページ
＃８〜＃１１へのデータの転送が行われることになる。

【０２８３】このような転送動作は、付加される５ビッ
トの値が、ホストアドレスの上位１４ビット目〜上位１
８ビット目からなる５ビット（Ｂ）である「１００００
Ｂ（１６）」に一致するまで連続的に行われる。すなわ
ち、付加される５ビットがインクリメントされた結果、
これが「１００００Ｂ（１６）」となり、ホストアドレ
スの上位１４ビット目〜上位１８ビット目からなる５ビ
ット（Ｂ）に一致すると、一旦、上述した転送動作が中
断される。本例では、転送元の仮想ブロックの仮想ペー
ジ＃０〜＃６３から転送先の仮想ブロックの仮想ページ
＃０〜＃６３へのデータの転送が完了した時点で、付加
される５ビットの値が、ホストアドレスの上位１４ビッ
ト目〜上位１８ビット目からなる５ビット（Ｂ）に一致
することになる。

【０２８４】付加される５ビットがホストアドレスの上
位１４ビット目〜上位１８ビット目からなる５ビット
（Ｂ）に一致すると、フラッシュシーケンサブロック１
２は、かかる５ビット「１００００Ｂ（１６）」を用い
たデータの読み出しを行わず、これを転送先ブロックア
ドレス＃０〜＃３にそれぞれ付加して、新たな転送先内
部アドレスを生成する。例えば、転送先ブロックアドレ
ス＃０に「１００００Ｂ（１６）」が付加されて生成さ
れた転送先内部アドレスは、「００００１０００００１
００００１００００Ｂ」である。

【０２８５】次に、フラッシュシーケンサブロック１２
は、生成された転送先内部アドレスの上位２ビットに基
づいてチップ選択信号＃０を活性化しつつ、転送先内部
アドレスの下位１８ビットを、データ転送コマンドとと
もにバス１５に供給するよう、フラッシュメモリインタ
ーフェースブロック１０に指示する（転送先指定）。

【０２８６】次に、ホストアドレス＃０に対応する書き
込みデータ及び対応するエラーコレクションコード等の
付加情報が、フラッシュシーケンサブロック１２によ
り、フラッシュメモリインターフェースブロック１０を
介して、バス１５に供給される。このとき、チップ選択
信号＃０が活性状態となっているため、フラッシュメモ
リチップ２−０に転送されたデータ及びエラーコレクシ
ョンコードは、フラッシュメモリチップ２−０内に備え
られたレジスタ（図示せず）に一時的に格納される（デ
ータ転送）。

【０２８７】次に、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納された内部書き
込みコマンドを、フラッシュメモリチップ２−０に対し
て発行する（書き込み命令）。

【０２８８】このようにして、フラッシュメモリチップ
２−０がホストアドレス＃０に対応する書き込みデータ
及び対応するエラーコレクションコード等の付加情報を
フラッシュプログラミングを実行している間、フラッシ
ュシーケンサブロック１２は、ホストアドレス＃１に対
応する書き込みデータ及び対応するエラーコレクション
コード等の付加情報を、フラッシュメモリチップ２−１
に書き込むべく、転送先指定処理、データ転送処理等を
実行する。このように、あるフラッシュメモリチップが
フラッシュプログラミングを実行している途中で、これ
と異なるフラッシュメモリチップに対して転送先指定処
理、データ転送処理等を実行する点はすでに説明したと
おりであり、これによって、ホストアドレス＃０に対応
する書き込みデータは、フラッシュメモリチップ２−０
内の物理ブロック＃１０４０の物理ページ＃１６に書き
込まれ、ホストアドレス＃１に対応する書き込みデータ
は、フラッシュメモリチップ２−１内の物理ブロック＃
４１２８の物理ページ＃１６に書き込まれ、ホストアド
レス＃２に対応する書き込みデータは、フラッシュメモ
リチップ２−２内の物理ブロック＃３９０４の物理ペー
ジ＃１６に書き込まれ、ホストアドレス＃３に対応する
書き込みデータは、フラッシュメモリチップ２−３内の
物理ブロック＃１４０８の物理ページ＃１６に書き込ま
れる。

【０２８９】これにより、ホストアドレス＃０〜＃３に
対応する書き込みデータが、転送先の仮想ブロックの仮
想ページ＃６４〜＃６７にそれぞれ書き込まれたことに
なる。

【０２９０】かかるデータの書き込みが完了すると、再
び、転送元ブロックアドレス及び転送先ブロックアドレ
スに付加される５ビットがインクリメントされ、新しい
転送元内部アドレス及び転送先内部アドレスを用いたデ
ータの転送が再開される。かかる転送動作は、付加され
る５ビットが「１１１１１（３１）」である場合のデー
タ転送が完了するまで連続的に行われる。すなわち、転
送元の仮想ブロックの仮想ページ＃６８〜＃１２７から
転送先の仮想ブロックの仮想ページ＃６８〜＃１２７へ
のデータの転送が完了するまで行われ、これにより、フ
ラッシュシーケンサブロック１２による一連のデータ転
送動作が完了する。

【０２９１】また、マイクロプロセッサ６は、上述のデ
ータ書き込みによって、消去済みブロックキュー３２の
キューセット＃１に格納された物理ブロックアドレス
が、消去済みブロックの物理ブロックアドレスではなく
なったことに応答して、新たな消去済みブロックを冗長
ブロックの中から選択し、選択された消去済みブロック
の物理ブロックアドレスを新たにキュー＃１−０〜＃１
−３に格納する。

【０２９２】尚、転送元の各物理ブロックは、いずれも
ブロック消去され、これによって新たな消去済みブロッ
クとなる。かかるブロック消去においても、転送元の各
物理ブロックがそれぞれ異なるフラッシュメモリチップ
に属していることから、これらブロックに対するブロッ
ク消去動作を並列に実行することができる。

【０２９３】以上により、一連のブロック間転送動作が
完了する。

【０２９４】図２０は、上述したブロック間転送動作が
完了した状態における仮想ブロック＃６８２の内容を示
す概略図である。

【０２９５】図２０に示されるように、ブロック間転送
後における仮想ブロック＃６８２においては、仮想ペー
ジ＃６４〜＃７１にのみユーザデータが格納されてお
り、その他の仮想ページにはユーザデータが格納されて
いないので、当該仮想ブロックにおけるスタートページ
は「７２」であり、かかる値が仮想ページ＃０のスター
トページデータ格納領域３０に格納されていることが分
かる。このため、コントローラ３は、スタートページ検
索によって、この仮想ブロックの仮想ページ＃７２〜＃
１２７が空きページであることを知ることが可能とな
り、その後、ホストコンピュータ５より仮想ブロック＃
６８２の仮想ページ＃７２〜＃１２７に対するデータの
書き込みが要求された場合であっても、ブロック間転送
を行うことなく、仮想ページ＃７２〜＃１２７へ直接デ
ータを書き込むことが可能となる。

【０２９６】尚、上記の例では、書き込み対象である仮
想ページの最終ページ（仮想ページ＃６７）がスタート
ページ（仮想ページ＃７２）未満であるために、スター
トページの更新が行われていないが、書き込み対象であ
る仮想ページの最終ページがスタートページと同じか、
またはこれを超えている場合には、書き込み対象である
仮想ページの最終ページが新たなスタートページとな
る。このように、書き込み対象である仮想ページの最終
ページがスタートページと同じか、またはこれを超えて
いるためにスタートページの更新が必要である場合に
は、かかる新たなスタートページが、対応するスタート
ページ格納領域に格納されるとともに、新たな仮想ブロ
ックの先頭ページ（仮想ページ＃０）のスタートページ
データ格納領域３０に格納される。

【０２９７】次に、仮想ブロックを構成する一部の物理
ブロックついてのみブロック間転送を行う場合の動作に
ついて説明する。上述のとおり、一部の物理ブロックつ
いてのみブロック間転送を行う場合、データの追加的な
書き込みを伴うケースと伴わないケースが存在するの
で、それぞれについて説明する。

【０２９８】仮想ブロックを構成する一部の物理ブロッ
クついてブロック間転送を行う場合（データの追加的な
書き込みを伴わないケース） 上述のとおり、仮想ブロックを構成する一部の物理ブロ
ックの追書込不能領域が書き込み対象となっており、残
りのブロックの追書込可能領域が書き込み対象となって
いない場合には、書き込み対象の仮想ブロックを構成す
る４つの物理ブロックのうち、上記一部の物理ブロック
のみについてブロック間転送が実行される。

【０２９９】例えば、上述した書き込み動作１が完了し
た直後の状態（図１４参照）において、２つのホストア
ドレス「０００１０１０１０１０１０１０００００１
Ｂ」（ホストアドレス＃０）、「０００１０１０１０１
０１０１００００１０Ｂ」（ホストアドレス＃１）と、
これらホストアドレスにそれぞれ書き込むべきデータと
がフラッシュメモリシステム１に供給された場合、これ
らホストアドレスはそれぞれ仮想ブロック＃６８２の仮
想ページ＃６５、＃６６に対応することから、これらは
それぞれ、セル＃６８２−１に対応する物理ブロック
（フラッシュメモリチップ２−１の物理ブロック＃７２
１９）及びセル＃６８２−２に対応する物理ブロック
（フラッシュメモリチップ２−２の物理ブロック＃３０
５６）の追書込不能領域に属する。一方、セル＃６８２
−０に対応する物理ブロック（フラッシュメモリチップ
２−０の物理ブロック＃１５）及びセル＃６８２−３に
対応する物理ブロック（フラッシュメモリチップ２−３
の物理ブロック＃４３５２）へのユーザデータの書き込
みは指示されていないことから、セル＃６８２−０及び
セル＃６８２−３に対応する物理ブロックの追書込可能
領域は書き込み対象となっていない。

【０３００】このような場合には、セル＃６８２−１及
びセル＃６８２−２に対応する物理ブロックについての
み上述したブロック間転送が行われ、セル＃６８２−０
及びセル＃６８２−３に対応する物理ブロックに対して
は何らの処理も行われない。この場合、アドレス変換テ
ーブル３１についても、セル＃６８２−１及びセル＃６
８２−２の内容のみが、消去済みブロックキュー３２内
の選択されたキューセット、例えばキューセット＃１を
構成するキュー＃１−１〜＃１−２に格納された内容に
更新される。

【０３０１】図２１は、このような部分的なブロック間
転送動作が完了した状態における仮想ブロック＃６８２
の内容を示す概略図である。

【０３０２】図２１に示されるように、ブロック間転送
後における仮想ブロック＃６８２は、セル＃６８２−１
に対応する物理ブロックが、フラッシュメモリチップ２
−１の物理ブロック＃７２１９からフラッシュメモリチ
ップ２−１の物理ブロック＃４１２８に置き換えられ、
セル＃６８２−１に対応する物理ブロックが、フラッシ
ュメモリチップ２−２の物理ブロック＃３０５６からフ
ラッシュメモリチップ２−２の物理ブロック＃３９０４
に置き換えられている。一方、セル＃６８２−０に対応
する物理ブロック（フラッシュメモリチップ２−０の物
理ブロック＃１５）や、セル＃６８２−３に対応する物
理ブロック（フラッシュメモリチップ２−３の物理ブロ
ック＃４３５２）に対しては何らの処理もされていな
い。

【０３０３】このように、仮想ブロックを構成する一部
の物理ブロックの追書込不能領域が書き込み対象となっ
ており、残りのブロックの追書込可能領域が書き込み対
象となっていない場合には、追書込不能領域が書き込み
対象となっている物理ブロックのみに対してブロック間
転送処理を行うことにより、一連の処理を高速に行うこ
とができる。

【０３０４】次に、仮想ブロックを構成する一部の物理
ブロックついてブロック間転送を行う場合（データの追
加的な書き込みを伴うケース）について説明する。

【０３０５】仮想ブロックを構成する一部の物理ブロッ
クついてブロック間転送を行う場合（データの追加的な
書き込みを伴うケース） 上述のとおり、仮想ブロックを構成する一部の物理ブロ
ックの追書込不能領域が書き込み対象となっており、残
りのブロックの追書込可能領域が書き込み対象となって
いる場合には、追書込不能領域が書き込み対象となって
いる物理ブロックについてのブロック間転送と、追書込
可能領域が書き込み対象となっている物理ブロックに対
するデータの追加的な書き込み（書き込み動作２）の両
方が実行される。

【０３０６】例えば、上述した書き込み動作１が完了し
た直後の状態（図１４参照）において、２つのホストア
ドレス「０００１０１０１０１０１０１０００１１１
Ｂ」（ホストアドレス＃０）、「０００１０１０１０１
０１０１００１０００Ｂ」（ホストアドレス＃１）と、
これらホストアドレスにそれぞれ書き込むべきデータと
がフラッシュメモリシステム１に供給された場合、これ
らホストアドレスはそれぞれ仮想ブロック＃６８２の仮
想ページ＃７１、＃７２に対応する。この場合、仮想ブ
ロック＃６８２の仮想ページ＃７１は、セル＃６８２−
３に対応する物理ブロック（フラッシュメモリチップ２
−３の物理ブロック＃４３５２）の追書込不能領域に属
し、仮想ブロック＃６８２の仮想ページ＃７２は、セル
＃６８２−０に対応する物理ブロック（フラッシュメモ
リチップ２−０の物理ブロック＃１５）の追書込可能領
域に属する。

【０３０７】このような場合には、セル＃６８２−３に
対応する物理ブロックについては上述したブロック間転
送が行われ、セル＃６８２−０に対応する物理ブロック
については、書き込み動作２において説明したデータの
追加的な書き込みが行われる。セル＃６８２−１及びセ
ル＃６８２−２に対応する物理ブロックに対しては何ら
の処理も行われない。この場合、アドレス変換テーブル
３１についても、セル＃６８２−３の内容が、消去済み
ブロックキュー３２内の選択されたキューセット、例え
ばキューセット＃１を構成するキュー＃１−３に格納さ
れた内容に更新されるとともに、スタートページ格納領
域＃６８２に新たなスタートページが上書きされる。

【０３０８】図２２は、このような部分的なブロック間
転送動作及びデータの追加的な書き込みが完了した状態
における仮想ブロック＃６８２の内容を示す概略図であ
る。

【０３０９】図２２に示されるように、ブロック間転送
及びデータの追加的な書き込みが完了した後における仮
想ブロック＃６８２は、セル＃６８２−３に対応する物
理ブロックが、フラッシュメモリチップ２−３の物理ブ
ロック＃４３５２からフラッシュメモリチップ２−３の
物理ブロック＃１４０８に置き換えられているととも
に、セル＃６８２−０に対応するフラッシュメモリチッ
プ２−０の物理ブロック＃１５の物理ページ＃１８に対
して、データの追加的な書き込みがされている。一方、
セル＃６８２−１に対応する物理ブロック（フラッシュ
メモリチップ２−１の物理ブロック＃７２１９）や、セ
ル＃６８２−２に対応する物理ブロック（フラッシュメ
モリチップ２−２の物理ブロック＃３０５６）に対して
は何らの処理もされていない。

【０３１０】このように、仮想ブロックを構成する一部
の物理ブロックの追書込不能領域が書き込み対象となっ
ており、残りのブロックの追書込可能領域が書き込み対
象となっている場合には、追書込不能領域が書き込み対
象となっている物理ブロックについてのブロック間転送
と、追書込可能領域が書き込み対象となっている物理ブ
ロックに対するデータの追加的な書き込み（書き込み動
作２）の両方を実行することにより、一連の処理を高速
に行うことができる。

【０３１１】書き込み動作４（仮想ブロックの最終ペー
ジ（仮想ページ＃１２７）にデータを書き込む場合） 仮想ブロックの最終ページ（仮想ページ＃１２７）にデ
ータを書き込む場合は、かかる書き込み動作が新規ブロ
ックに対する書き込み動作（書き込み動作１）である
か、すでにデータの格納されているブロック（使用済み
ブロック）に対する書き込み動作（書き込み動作２、書
き込み動作３）であるかに関わらず、当該仮想ブロック
の先頭ページ（仮想ページ＃０）のスタートページフラ
グ２９に「０ｘ」が格納され、さらに、アドレス変換テ
ーブル３１の対応するスタートページ格納領域に「００
０００００Ｂ」が格納される。これにより、当該ブロッ
クに対するデータの追加的な書き込みができないことが
示される。

【０３１２】以上説明した、仮想ブロックの最終ページ
（仮想ページ＃１２７）に対するデータの書き込み処理
について、具体的な例を挙げてより詳細に説明する。

【０３１３】ここでは、上述した書き込み動作１が完了
した直後の状態（図１４参照）において、ホストコンピ
ュータ５より、バス１４、コネクタ４及びバス１３を介
して、外部コマンドの一種である外部書き込みコマンド
と、ホストアドレス「０００１０１０１０１０１０１１
１１１１１Ｂ」（ホストアドレス＃０）と、かかるホス
トアドレスに書き込むべきデータとがフラッシュメモリ
システム１に供給された場合を例に説明する。尚、かか
るホストアドレス＃０は、仮想ブロック＃６８２の仮想
ページ＃１２７に対応する。

【０３１４】まず、ホストアドレス＃０及び外部書き込
みコマンドがコントローラ３に供給された場合の、コン
トローラ３の基本的な動作は上述したとおりであり、重
複する部分の説明は省略する。

【０３１５】本例においては、スタートページ格納領域
＃６８２に格納されたスタートページの値「１００１０
００Ｂ（７２）」と、ユーザデータを書き込むべき仮想
ページの先頭ページとの比較が行われる。この場合、ユ
ーザデータを書き込むべき仮想ページの先頭ページは、
ホストアドレス＃０によって示されているので、スター
トページの値「１００１０００Ｂ（７２）」と、ホスト
アドレス＃０の下位７ビットの値「１１１１１１１Ｂ
（１２７）」とが比較されることとなる。このように、
本例では、ホストアドレス＃０の下位７ビットの値「１
１１１１１１Ｂ（１２７）」がスタートページの値「１
００１０００Ｂ（７２）」を超えているので、データの
追加的な書き込みが可能であると判断される。

【０３１６】ホストアドレスから内部アドレスへの変換
の手順については、すでに説明したとおりであり、得ら
れる内部アドレス＃０は、「１１１０００１０００００
０００１１１１１Ｂ」となる。

【０３１７】さらに、ホストアドレス＃０の下位７ビッ
トの値が「１１１１１１１Ｂ（１２７）」であることに
応答して、アドレス変換テーブル３１内のスタートペー
ジ格納領域＃６８２に、値「０００００００（０）」が
上書きされる。

【０３１８】以上より、ホストアドレス＃０から内部ア
ドレス＃０への変換が完了する。これにより、内部アド
レス＃０によってアクセスされるのはフラッシュメモリ
チップ２−３内の物理ブロック＃４３５２の物理ページ
＃３１となる。尚、フラッシュメモリチップ２−３内の
物理ブロック＃４３５２の物理ページ＃３１は、仮想ブ
ロック＃６８２の仮想ページ＃１２７に対応する。

【０３１９】その後、フラッシュシーケンサブロック１
２が有するレジスタ（図示せず）への設定が完了する
と、フラッシュシーケンサブロック１２による一連の書
き込み動作が実行される。本例においては、フラッシュ
シーケンサブロック１２による一連の書き込み動作は、
仮想ブロック＃６８２の先頭ページであるフラッシュメ
モリチップ２−０内の物理ブロック＃１５の物理ページ
＃０に対するスタートページフラグ２９の書き込み、フ
ラッシュメモリチップ２−３内の物理ブロック＃４３５
２の物理ページ＃０３１に対するユーザデータ及び各種
冗長データの書き込みの順に実行される。

【０３２０】まず、フラッシュメモリチップ２−０内の
物理ブロック＃１５の物理ページ＃０に対する書き込み
処理について説明する。

【０３２１】フラッシュメモリチップ２−０内の物理ブ
ロック＃１５の物理ページ＃０に対する書き込みにおい
ては、当該ページのスタートページフラグ２９に、値
「００」が格納される。一連の書き込み処理の詳細につ
いては、既に説明したとおりである。尚、フラッシュメ
モリチップ２−０内の物理ブロック＃１５の物理ページ
＃０には、上記書き込み動作１において、すでに仮想ブ
ロックアドレスやスタートページフラグ等の書き込みが
実行されているが、スタートページフラグ２９の上位ビ
ットを構成するフラッシュメモリセル１６は消去状態
（論理値＝１）に保たれているので、スタートページフ
ラグの上位ビットの書き換えは可能である。

【０３２２】このようにして、フラッシュメモリチップ
２−０内の物理ブロック＃１５の物理ページ＃０に対す
るフラッシュプログラミングが実行されている間に、フ
ラッシュメモリチップ２−３内の物理ブロック＃４３５
２の物理ページ＃３１に対する書き込み処理が実行され
る。

【０３２３】フラッシュメモリチップ２−３内の物理ブ
ロック＃４３５２の物理ページ＃３１に対する書き込み
処理は内部アドレス＃０を用いて行われ、その手順は、
すでに繰り返し説明したとおりである。これによって、
フラッシュメモリチップ２−３内の物理ブロック＃４３
５２の物理ページ＃３１のユーザ領域２５には、ホスト
アドレス＃０に対応するユーザデータが格納され、冗長
領域２６には、エラーコレクションコード及びその他の
付加情報が格納される。

【０３２４】これにより、一連の書き込み処理が完了す
る。

【０３２５】図２３は、上記一連の書き込み処理が完了
した状態における仮想ブロック＃６８２の内容を示す概
略図である。

【０３２６】図２３に示されるように、仮想ブロック＃
６８２の最終ページ＃１２７にユーザデータが格納され
ているため、当該仮想ブロックにはスタートページは存
在しない。これを示すため、先頭の仮想ページ＃０のス
タートページフラグ２９の値が「００」とされており、
さらに、当該ブロックに対応するスタートページ格納領
域＃６８２の内容が「０００００００Ｂ」とされてい
る。このため、コントローラ３は、この仮想ブロックに
はスタートページが存在しないことを知ることが可能と
なり、その後、ホストコンピュータ５より仮想ブロック
＃６８２のいずれかの仮想ページに対するデータの書き
込みが要求された場合、仮想ブロック＃６８２を構成す
る物理ブロックの少なくとも一つについて、ブロック間
転送が行われる（書き込み動作３）。

【０３２７】このように、本実施態様によるフラッシュ
メモリシステム１では、「仮想ブロック」という概念を
用い、互いに異なるフラッシュメモリチップに属する複
数の物理ブロックを仮想的に一つのブロックとして取り
扱っているので、ホストコンピュータ５から、連続する
複数アドレスに対してデータ書き込み要求がなされた場
合に、ある書き込みデータについてフラッシュプログラ
ミングが実行されている途中で、次の書き込みデータに
対し、転送先指定やデータ転送等の処理を並行して実行
することができ、これにより一連のデータ書き込みに要
する時間を大幅に短縮させることが可能となる。すなわ
ち、一連のデータ書き込み動作のうち、フラッシュプロ
グラミングには比較的長い時間、典型的には約２００μ
ｓｅｃ程度が必要とされるところ、本実施態様によるフ
ラッシュメモリシステム１によれば、かかるフラッシュ
プログラミングと並行して他の処理を実行可能であるこ
とから、一連のデータ書き込みに要する時間は大幅に短
縮される。

【０３２８】さらに、本実施態様にかかるフラッシュメ
モリシステム１おいては、「スタートページ」という概
念を用い、各仮想ブロックを構成する複数の仮想ページ
のうち、スタートページ以降の仮想ページが必ず空きペ
ージであることを保証しているので、すでにデータの書
き込まれている仮想ブロックに対するデータの書き込み
が要求された場合であっても、これがスタートページ以
降の仮想ページに対するデータの書き込み要求である場
合には、ブロック間転送を行うことなく、当該物理ブロ
ックに対して直接データを書き込むことが可能となる。
このため、データの書き込みに必要な一連の処理をより
高速に行うことができる。

【０３２９】しかも、本実施態様にかかるフラッシュメ
モリシステム１おいては、各ページの冗長領域２６のス
タートページデータ格納領域３０にスタートページデー
タを格納し、かかるスタートページデータを用いたリン
クによってスタートページを表現しているので、アドレ
ス変換テーブル３１を作成する際には、各仮想ブロック
の先頭ページ（仮想ページ＃０）に対して読み出しを実
行するだけでよい。このような読み出し処理は、コント
ローラ３の初期設定時（リセット時）において通常行わ
れる処理であるため、本発明の適用によって初期設定動
作に要する時間が増大することはない。

【０３３０】また、本実施態様にかかるフラッシュメモ
リシステム１おいては、一旦データの書き込みが実行さ
れた仮想ブロックのスタートページを、対応するスター
トページ格納領域に格納しているので、次に同じ仮想ブ
ロックに対して書き込みが行われる場合、極めて速やか
にスタートページを得ることができる。

【０３３１】さらに、本実施態様にかかるフラッシュメ
モリシステム１おいては、すでにデータの書き込まれて
いる仮想ブロックに対するデータの書き込みが要求され
た場合、これがスタートページ以前の仮想ページに対す
るデータの書き込み要求であっても、仮想ブロックを構
成する一部の物理ブロックの追書込不能領域が書き込み
対象となっており、残りのブロックの追書込可能領域が
書き込み対象となっていない場合には、書き込み対象の
仮想ブロックを構成する４つの物理ブロックのうち、上
記一部の物理ブロックについてのブロック間転送のみが
実行される。したがって、この場合には、上記残りの物
理ブロックに対してはブロック間転送が行われないの
で、データの書き込みに必要な一連の処理を高速に行う
ことができる。

【０３３２】さらに、本実施態様にかかるフラッシュメ
モリシステム１おいては、すでにデータの書き込まれて
いる仮想ブロックに対するデータの書き込みが要求され
た場合、これがスタートページ以前の仮想ページに対す
るデータの書き込み要求であっても、仮想ブロックを構
成する一部の物理ブロックの追書込不能領域が書き込み
対象となっており、残りのブロックの追書込可能領域が
書き込み対象となっている場合には、書き込み対象の仮
想ブロックを構成する４つの物理ブロックのうち、上記
一部の物理ブロックについてのブロック間転送と、上記
残りの物理ブロックに対するデータの追加的な書き込み
の両方が行われる。したがって、この場合には、上記残
りの物理ブロックに対してはブロック間転送が行われな
いので、データの書き込みに必要な一連の処理を高速に
行うことができる。

【０３３３】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。

【０３３４】例えば、上記実施態様にかかるフラッシュ
メモリシステム１においては、それぞれ異なるフラッシ
ュメモリチップに属する４個のブロックを仮想的に結合
させることによって、４個のセルからなる仮想ブロック
を構成しているが、仮想ブロックを構成するセルの数は
４個に限定されず、他の数、例えば２個や８個であって
もよい。この場合、仮想ブロックを構成するセルの数を
搭載されたフラッシュメモリチップの数と一致させるこ
とは必須ではなく、仮想ブロックを構成するセルの数を
搭載されるフラッシュメモリチップの数よりも少なく設
定しても構わない。例えば、フラッシュメモリチップの
数が８個である場合に、仮想ブロックを構成するセルの
数を４個としてもよい。

【０３３５】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、それぞれ異なるフラッシュ
メモリチップに属する４個のブロックを仮想的に結合さ
せることによって、４個のセルからなる仮想ブロックを
構成しているが、フラッシュメモリチップが「バンクタ
イプ」と呼ばれるチップ、すなわち、物理ブロックがそ
れぞれ独立したレジスタを有する複数のバンクに分類さ
れ、それぞれ異なるバンクに属する複数のブロックに対
して同時に書き込み処理を行うことができるフラッシュ
メモリチップを用いれば、互いに同じフラッシュメモリ
チップに属する複数のブロックを仮想的に結合させるこ
とによって、仮想ブロックを構成することができる。但
し、この場合、仮想ブロックを構成する複数の物理ブロ
ックは、それぞれ異なるバンクに属している必要があ
る。

【０３３６】また、バンクタイプのチップを複数個用い
た場合、あるフラッシュメモリチップより選ばれた複数
の物理ブロックと、異なるフラッシュメモリチップより
選ばれた複数の物理ブロックとを仮想的に結合させるこ
とによって仮想ブロックを構成しても構わない。この場
合、搭載されるフラッシュメモリチップの個数や各フラ
ッシュメモリチップが備えるバンク数を超える数のブロ
ックからなる仮想ブロックを構成することが可能とな
る。このことは、データ書き込み時において並列処理が
可能なページ数が多くなるとともに、データの追加的な
書き込みの可能性が高まることを意味するので、データ
書き込み処理をより高速に行うことが可能となる。

【０３３７】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、各ページの冗長領域２６
のスタートページデータ格納領域３０にスタートページ
データを格納し、かかるスタートページデータを用いた
リンクによってスタートページを表現しているが、本発
明におけるスタートページの表現方法がこれに限定され
るものではなく、他の方法によってスタートページを表
現しても構わない。例えば、各仮想ブロックについて、
全ての空きページに関する情報をアドレス変換テーブル
３１内に展開し、これに基づいて、データの追加的な書
き込みを行っても構わない。この場合、上記実施態様に
かかるフラッシュメモリシステム１とは異なり、全ての
空きページに関する情報を用いていることから、より効
果的にデータの追加的な書き込みが行われ、ブロック間
転送の頻度を一層低下させることができる。但し、この
場合、全ての空きページに関する情報をアドレス変換テ
ーブル３１内に展開するのに多くの時間を要することか
ら、コントローラ３の初期設定動作が遅くなる。

【０３３８】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、２ビットのスタートページ
フラグ２９を用いているが、スタートページフラグ２９
を１ビットとし、仮想ページ＃０においては当該仮想ブ
ロックにスタートページが存在するか否かを表示するた
めに用い、仮想ページ＃１〜＃１２６においては対応す
るスタートページが有効であるか否かを表示するために
用いてもよい。

【０３３９】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、スタートページ検索にお
いて、参照されたスタートページフラグ２９が「ｘ０」
であれば検索を終了し、当該ページをスタートページと
しているが、スタートページ検索においてスタートペー
ジデータ３０を参照し、参照されたスタートページデー
タ３０が「１１１１１１１Ｂ（１２７）」であれば検索
を終了し、当該仮想ページをスタートページとしてもよ
い。この場合、少なくとも、スタートページデータ３０
が「１１１１１１１Ｂ（１２７）」であるページについ
ては、かかるスタートページデータ「１１１１１１１Ｂ
（１２７）」がスタートページ検索の終了を示している
のか、或いは、スタートページが仮想ページ＃１２７で
あることを示しているのかを、スタートページフラグ２
９等を利用して区別する必要がある。

【０３４０】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、スタートページ検索におい
て、参照先のスタートページフラグ２９が属するページ
に制限を設けていないが、参照先のスタートページフラ
グ２９が属するページのページ番号が参照元のスタート
ページフラグ２９が属するページのページ番号よりも小
さい場合には、対応するスタートページデータに誤りが
あるものと判断して、エラー処理を行ってもよい。

【０３４１】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、スタートページ検索にお
いて、参照回数に制限を設けていないが、これを所定の
回数（例えば３０回）に制限し、これを越えた場合に
は、少なくとも一のスタートページデータに誤りがある
ものと判断して、エラー処理を行ってもよい。

【０３４２】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、各物理ブロックが３２個の
物理ページによって構成されているが、各物理ブロック
を構成する物理ページ数が３２個に限定されるものでは
なく、他の数、例えば、１６個や６４個であってもよ
い。本発明は、各ブロックを構成するページ数が多いほ
ど、より顕著な効果を得ることができる。

【０３４３】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、データの格納された全て
の物理ブロックに関わるアドレス変換テーブル３１をＳ
ＲＡＭワークエリア８上に展開しているが、本発明にお
いて、これら全ての物理ブロックに関わるアドレス変換
テーブルを展開することは必須ではなく、これらの一部
のみを展開してもよい。この場合、ＳＲＡＭワークエリ
ア８に必要とされる記憶容量を削減することができる。
但し、このように一部の物理ブロックに関わるアドレス
変換テーブルのみを展開する場合、アドレス変換テーブ
ルに含まれていない物理ブロックへのアクセスが要求さ
れる度に、アドレス変換テーブルを更新する必要があ
る。

【０３４４】また、上記実施態様においては、フラッシ
ュメモリシステム１はカード形状であり、４個のフラッ
シュメモリチップ２−０〜２−３とコントローラ３が、
一つのカード内に集積されて構成されているが、本発明
にかかるフラッシュメモリシステムがカード形状に限定
されることはなく、他の形状、例えばスティック状であ
ってもよい。

【０３４５】さらに、上記実施態様においては、フラッ
シュメモリシステム１は、４個のフラッシュメモリチッ
プ２−０〜２−３とコントローラ３とが、一つのカード
内に集積されて構成されているが、フラッシュメモリチ
ップ２−０〜２−３とコントローラ３とが、同一筐体に
集積されている必要はなく、それぞれ別個の筐体にパッ
ケージングされてもよい。この場合、フラッシュメモリ
チップ２−０〜２−３がパッケージングされた筐体及び
コントローラ３がパッケージングされた筐体には、それ
ぞれ他方との電気的及び機械的接続を実現するためのコ
ネクタが必要とされ、かかるコネクタによって、フラッ
シュメモリチップ２−０〜２−３がパッケージングされ
た筐体が、コントローラ３がパッケージングされた筐体
に着脱可能に装着される。さらに、フラッシュメモリチ
ップ２−０〜２−３についても、これらが同一筐体に集
積されている必要はなく、それぞれ別個の筐体にパッケ
ージングされてもよい。

【０３４６】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、各フラッシュメモリチップ
２−０〜２−３は、それぞれ１２８Ｍバイト（１Ｇビッ
ト）の記憶容量を有する半導体チップであるが、各フラ
ッシュメモリチップ２−０〜２−３の記憶容量は１２８
Ｍバイト（１Ｇビット）に限定されず、これとは異なる
容量、例えば３２Ｍバイト（２５６Ｍビット）であって
もよい。

【０３４７】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、５１２バイトを１ページ
とし、これを最小アクセス単位としているが、最小アク
セス単位としては５１２バイトに限定されず、これとは
異なる容量であってもよい。

【０３４８】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、フラッシュメモリチップ２
−０〜２−３を構成する各フラッシュメモリセル１６
が、１ビットのデータを保持しているが、フローティン
グゲート電極２１に注入すべき電子の量を複数段階に制
御することによって、２ビット以上のデータを保持可能
に構成してもよい。

【０３４９】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、消去済みブロックキュー３
２が６つのキューセット＃０〜＃５によって構成されて
いるが、消去済みブロックキュー３２を構成する６つの
キューセットの数としては６組に限定されず、他の数、
例えば、１組や８組であってもよい。

【０３５０】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、フラッシュメモリチップ
２としてＮＡＮＤ型のフラッシュメモリチップを用いて
いるが、本発明により制御可能なフラッシュメモリがＮ
ＡＮＤ型に限定されるものではなく、他の種類、例え
ば、ＡＮＤ型のフラッシュメモリを制御することも可能
である。

【０３５１】さらに、本発明において、手段とは、必ず
しも物理的手段を意味するものではなく、各手段の機能
がソフトウエアによって実現される場合も包含する。さ
らに、一つの手段の機能が二以上の物理的手段により実
現されても、二以上の手段の機能が一つの物理的手段に
より実現されてもよい。

【０３５２】尚、本発明は、ＰＣＭＣＩＡ（Ｐｅｒｓｏ
ｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏ
ｎ）が発表した統一規格に基づくＰＣカードとして実現
することが可能である。さらに、近年、半導体素子の高
集積化技術の発展に伴い、より小型化された小型メモリ
カード、例えば、ＣＦＡ（ＣｏｍｐａｃｔＦｌａｓｈ
Ａｓｓｏｃｉａｔｉｏｎ）が提唱する「Ｃｏｍｐａｃｔ
Ｆｌａｓｈ」や、ＭｕｌｔｉＭｅｄｉａＣａｒｄＡｓｓ
ｏｃｉａｔｉｏｎの提唱する「ＭＭＣ（ＭｕｌｔｉＭｅ
ｄｉａＣａｒｄ）」、ソニー株式会社が提唱する「メモ
リースティック」、松下電器産業株式会社等が提唱する
「ＳＤメモリーカード」などに本発明を適用することが
可能である。

【０３５３】

【発明の効果】以上説明したように、本発明によれば、
フラッシュメモリに対する一連のデータ書き込み処理を
より高速に行うことができるメモリコントローラ、フラ
ッシュメモリシステム及びフラッシュメモリの制御方法
を提供することができる。

【図面の簡単な説明】

【図１】本発明の好ましい実施態様にかかるフラッシュ
メモリシステム１を概略的に示すブロック図である。

【図２】フラッシュメモリチップ２−０〜２−３を構成
する各フラッシュメモリセル１６の構造を概略的に示す
断面図である。

【図３】書込状態であるフラッシュメモリセル１６を概
略的に示す断面図である。

【図４】フラッシュメモリチップ２−０のアドレス空間
の構造を概略的に示す図である。

【図５】冗長領域２６のデータ構造を概略的に示す図で
ある。

【図６】仮想ブロックのマッピングの一例を示す図であ
る。

【図７】図６に示された仮想ブロックの仮想ページ構造
を示す図である。

【図８】アドレス変換テーブル３１のデータ構造を示す
概略図である。

【図９】消去済みブロックキュー３２のデータ構造を示
す概略図である。

【図１０】データ読み出し動作時における、アドレス変
換テーブル３１を用いた内部アドレスへの変換方法を説
明するための図である。

【図１１】データ書き込み動作時における、アドレス変
換テーブル３１を用いた内部アドレスへの変換方法を説
明するための図である。

【図１２】フラッシュシーケンサブロック１２による一
連の書き込み動作タイミング概略的に示すタイミング図
である。

【図１３】仮想ブロック＃６８２の仮想ページ＃０〜＃
３に対する一連の書き込み処理が完了した状態における
仮想ブロック＃６８２の内容を示す概略図である。

【図１４】仮想ブロック＃６８２の仮想ページ＃６８〜
＃７１に対する一連の書き込み処理が完了した状態にお
ける仮想ブロック＃６８２の内容を示す概略図である。

【図１５】ホストアドレス＃０、＃１を内部アドレス＃
０、＃１に変換する方法を説明するための図である。

【図１６】仮想ブロック＃６８２の仮想ページ＃７２、
＃７３に対する一連の書き込み処理が完了した状態にお
ける仮想ブロック＃６８２の内容を示す概略図である。

【図１７】ホストアドレス＃０、＃１を内部アドレス＃
０、＃１に変換する方法を説明するための図である。

【図１８】仮想ブロック＃６８２の仮想ページ＃７４、
＃７５に対する一連の書き込み処理が完了した状態にお
ける仮想ブロック＃６８２の内容を示す概略図である。

【図１９】転送元ブロックアドレス及び転送先ブロック
アドレスの生成方法を説明するための図である。

【図２０】全ての物理ブロックについてのブロック間転
送動作が完了した状態における仮想ブロック＃６８２の
内容を示す概略図である。

【図２１】一部の物理ブロックについてのブロック間転
送動作が完了した状態における仮想ブロック＃６８２の
内容を示す概略図である。

【図２２】一部の物理ブロックについてのブロック間転
送動作及びデータの追加的な書き込み動作が完了した状
態における仮想ブロック＃６８２の内容を示す概略図で
ある。

【図２３】仮想ブロック＃６８２の仮想ページ＃１２７
に対する一連の書き込み処理が完了した状態における仮
想ブロック＃６８２の内容を示す概略図である。

【符号の説明】

１ フラッシュメモリシステム ２−０〜２−３ フラッシュメモリチップ ３ コントローラ ４ コネクタ ５ ホストコンピュータ ６ マイクロプロセッサ ７ ホストインターフェースブロック ８ ＳＲＡＭワークエリア ９ バッファ １０ フラッシュメモリインターフェースブロック １１ ＥＣＣブロック １２ フラッシュシーケンサブロック １３〜１５ バス １６ フラッシュメモリセル １７ Ｐ型半導体基板 １８ ソース拡散領域 １９ ドレイン拡散領域 ２０ トンネル酸化膜 ２１ フローティングゲート電極 ２２ 絶縁膜 ２３ コントロールゲート電極 ２４ チャネル ２５ ユーザ領域 ２６ 冗長領域 ２７ エラーコレクションコード格納領域 ２８ 仮想ブロックアドレス格納領域 ２９ スタートページフラグ ３０ スタートページデータ格納領域 ３１ アドレス変換テーブル ３２ 消去済みブロックキュー

───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺崎 幸夫 東京都中央区日本橋一丁目13番１号 ティ ーディーケイ株式会社内 Ｆターム(参考） 5B060 AA02 AA06 AA08 AB26 CA15

Claims (21)

【特許請求の範囲】
1. 【請求項１】 ホストコンピュータより供給されるホス
   トアドレスに基づいて、複数の物理ブロックからなるメ
   モリにアクセスするメモリコントローラであって、前記
   各物理ブロックを複数のグループに分類する手段と、互
   いに異なるグループに属する複数の物理ブロックを仮想
   的に結合することにより複数の仮想ブロックを形成する
   手段と、隣り合うホストアドレスを前記仮想ブロック内
   において互いに異なる物理ブロックに割り当てる手段
   と、前記仮想ブロックに含まれる空きページを検出する
   手段とを備えるメモリコントローラ。
2. 【請求項２】 前記ホストコンピュータより空きページ
   に対するユーザデータの書き込みが要求されたことに応
   答して、前記空きページが属する物理ブロックについて
   のブロック間転送を行うことなく、前記空きページへ前
   記ユーザデータを書き込む書込手段とをさらに備えるこ
   とを特徴とする請求項１に記載のメモリコントローラ。
3. 【請求項３】 前記ホストコンピュータより使用済みペ
   ージに対するユーザデータの書き込みが要求されたこと
   に応答して、前記使用済みページが属する仮想ブロック
   を構成する複数の物理ブロックのうち、前記使用済みペ
   ージが属する物理ブロック以外の物理ブロックについて
   のブロック間転送を行うことなく、前記使用済みページ
   が属する物理ブロックについてブロック間転送を行う手
   段をさらに備えることを特徴とする請求項１または２に
   記載のメモリコントローラ。
4. 【請求項４】 前記メモリコントローラは、各仮想ブロ
   ックに含まれる仮想ページのうち、先頭の仮想ページか
   らユーザデータが書き込まれている最後の仮想ページま
   での仮想ページを使用済みページとして取り扱い、それ
   以外の仮想ページを空きページとして取り扱うことを特
   徴とする請求項１乃至３のいずれか１項に記載のメモリ
   コントローラ。
5. 【請求項５】 前記グループが、前記複数の物理ブロッ
   クを少なくともメモリチップ別に分類するものであるこ
   とを特徴とする請求項１乃至４のいずれか１項に記載の
   メモリコントローラ。
6. 【請求項６】 前記グループが、前記複数の物理ブロッ
   クを少なくともバンク別に分類するものであることを特
   徴とする請求項１乃至５のいずれか１項に記載のメモリ
   コントローラ。
7. 【請求項７】 ホストコンピュータより供給されるホス
   トアドレスに基づいて、それぞれｎ個の物理ページから
   なる複数の物理ブロックによって構成されるメモリにア
   クセスするメモリコントローラであって、前記ホストコ
   ンピュータよりユーザデータの書き込みが要求されたこ
   とに応答して、ｍ個の物理ブロックを仮想的に結合する
   ことによってｎ×ｍ個の仮想ページからなる仮想ブロッ
   クを形成する手段と、前記ｎ×ｍ個の仮想ページのう
   ち、前記ホストアドレスにより特定される第１の仮想ペ
   ージのユーザ領域内へ前記ユーザデータを書き込む手段
   と、前記ｎ×ｍ個の仮想ページのうち、先頭の仮想ペー
   ジの冗長領域内へ空きページ情報を書き込む手段とを備
   えるメモリコントローラ。
8. 【請求項８】 前記空きページ情報が、空きページが存
   在するか否かを示す空きページフラグと、空きページを
   特定する空きページデータとを少なくとも含むことを特
   徴とする請求項７に記載のメモリコントローラ。
9. 【請求項９】 前記空きページデータが、前記第１の仮
   想ページに続く第２の仮想ページを特定するデータであ
   ることを特徴とする請求項８に記載のメモリコントロー
   ラ。
10. 【請求項１０】 前記第１の仮想ページと前記第２の仮
    想ページが互いに異なる物理ブロックに属していること
    を特徴とする請求項９に記載のメモリコントローラ。
11. 【請求項１１】 前記ホストコンピュータより前記仮想
    ブロックに対するユーザデータの書き込みがさらに要求
    されたことに応答して、前記空きページ情報に基づき、
    前記ホストコンピュータより供給されたホストアドレス
    により特定される第３の仮想ページへの前記ユーザデー
    タの追加的な書き込みが可能であるか否かを判断する手
    段と、前記判断の結果、ユーザデータの追加的な書き込
    みが可能であると判断されたことに応答して、前記第３
    の仮想ページのユーザ領域内へ前記ユーザデータを書き
    込む手段と、前記第２の仮想ページの冗長領域内へ前記
    第３の仮想ページに続く第４の仮想ページを特定する空
    きページデータを書き込む手段とをさらに備えることを
    特徴とする請求項９または１０に記載のメモリコントロ
    ーラ。
12. 【請求項１２】 前記第３の仮想ページと前記第４の仮
    想ページが互いに異なる物理ブロックに属していること
    を特徴とする請求項１１に記載のメモリコントローラ。
13. 【請求項１３】 前記判断の結果、ユーザデータの追加
    的な書き込みが不可能であると判断されたことに応答し
    て、前記第３の仮想ページが属する物理ブロックを他の
    物理ブロックに入れ替える手段をさらに備えることを特
    徴とする請求項１１または１２に記載のメモリコントロ
    ーラ。
14. 【請求項１４】 前記ホストコンピュータより前記仮想
    ブロックの最後の仮想ページに対するユーザデータの書
    き込みがさらに要求されたことに応答して、前記空きペ
    ージ情報に基づき、前記最後の仮想ページへの前記ユー
    ザデータの追加的な書き込みが可能であるか否かを判断
    する手段と、前記判断の結果、ユーザデータの追加的な
    書き込みが可能であると判断されたことに応答して、前
    記最後の仮想ページのユーザ領域内へ前記ユーザデータ
    を書き込む手段と、前記先頭の仮想ページの冗長領域内
    に格納された前記空きページフラグを変化させる手段と
    をさらに備えることを特徴とする請求項８乃至１３のい
    ずれか１項に記載のメモリコントローラ。
15. 【請求項１５】 前記先頭の仮想ページと前記最後の仮
    想ページが互いに異なる物理ブロックに属していること
    を特徴とする請求項１４に記載のメモリコントローラ。
16. 【請求項１６】 複数の物理ブロックからなるフラッシ
    ュメモリと、ホストコンピュータより供給されるホスト
    アドレスに基づいて前記フラッシュメモリにアクセスす
    るメモリコントローラとを備え、前記コントローラが、
    前記各物理ブロックを複数のグループに分類する手段
    と、互いに異なるグループに属する複数の物理ブロック
    を仮想的に結合することにより複数の仮想ブロックを形
    成する手段と、隣り合うホストアドレスを前記仮想ブロ
    ック内において互いに異なる物理ブロックに割り当てる
    手段と、前記仮想ブロックに含まれる空きページを検出
    する手段とを備えることを特徴とするフラッシュメモリ
    システム。
17. 【請求項１７】 前記各物理ブロックがユーザ領域と冗
    長領域とを備え、前記冗長領域には、自己が属する仮想
    ブロックを特定する情報が記録されていることを特徴と
    する請求項１６に記載のフラッシュメモリシステム。
18. 【請求項１８】 前記冗長領域には、自己が属する仮想
    ブロックに含まれる前記空きページに関する情報がさら
    に格納されていることを特徴とする請求項１７に記載の
    フラッシュメモリシステム。
19. 【請求項１９】 複数の物理ブロックを仮想的に結合す
    ることにより仮想ブロックを形成するステップと、ホス
    トコンピュータよりデータの書き込みが指示された場
    合、前記仮想ブロックを構成する全ての物理ブロックの
    追書込不能領域が書き込み対象となっていることに応答
    して、前記仮想ブロックを構成する全ての物理ブロック
    を他の物理ブロックに置き換えるステップとを備えるフ
    ラッシュメモリの制御方法。
20. 【請求項２０】 前記ホストコンピュータよりデータの
    書き込みが指示された場合、前記仮想ブロックを構成す
    る一部の物理ブロックの追書込不能領域が書き込み対象
    となっており、前記仮想ブロックを構成する残りの物理
    ブロックの追書込不能領域が書き込み対象となっていな
    いことに応答して、前記残りの物理ブロックを他の物理
    ブロックに置き換えることなく、前記一部の物理ブロッ
    クを他の物理ブロックに置き換えるステップをさらに備
    えることを特徴とする請求項１９に記載のフラッシュメ
    モリの制御方法。
21. 【請求項２１】 前記残りの物理ブロックの追書込可能
    領域が書き込み対象となっていることに応答して、前記
    データを前記残りの物理ブロックに対して追加的に書き
    込むステップをさらに備えることを特徴とする請求項２
    ０に記載のフラッシュメモリの制御方法。