JP2003122630A - メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリに対する一連のデータ書き
込み処理をより高速に行うことができるメモリコントロ
ーラを提供する。 【解決手段】 各メモリに含まれる物理ブロックを複数
のグループに分類する手段と、所定のメモリ内の一部の
グループに属する複数の物理ブロックであって互いに異
なるグループに属する複数の物理ブロック及び前記所定
のメモリとは異なるメモリ内の一部のグループに属する
複数の物理ブロックであって互いに異なるグループに属
する複数の物理ブロックを仮想的に結合することにより
複数の仮想ブロックを形成する手段と、隣り合うホスト
アドレスを仮想ブロック内において互いに異なる物理ブ
ロックに割り当てる手段とを備える。これにより、連続
する複数アドレスに対するアクセスが要求された場合、
各物理ブロックがそれぞれ独立して動作することが可能
となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリコントローラ、
フラッシュメモリシステム及びフラッシュメモリの制御
方法に関し、特に、フラッシュメモリに対する一連のデ
ータ書き込み処理をより高速に行うことができるメモリ
コントローラ、フラッシュメモリシステム及びフラッシ
ュメモリの制御方法に関する。

【０００２】

【従来の技術】近年、メモリカードやシリコンディスク
などに用いられる半導体メモリとして、フラッシュメモ
リ、特にＮＡＮＤ型フラッシュメモリが用いられること
が多い。ＮＡＮＤ型フラッシュメモリは、メモリセルを
消去状態（論理値＝１）から書込状態（論理値＝０）に
変化させる場合は、これをメモリセル単位で行うことが
可能である一方、メモリセルを書込状態（０）から消去
状態（１）に変化させる場合は、これをメモリセル単位
で行うことができず、複数のメモリセルからなる所定の
消去単位でしかこれを行うことができない。かかる一括
消去動作は、一般的に「ブロック消去」と呼ばれる。

【０００３】このように、ＮＡＮＤ型フラッシュメモリ
においては、書込状態（０）から消去状態（１）への変
化をメモリセル単位で行うことができないため、フラッ
シュメモリにデータを書き込む場合には、データを書き
込むべき領域に含まれる全てのメモリセルを事前にブロ
ック消去しておく必要がある。ブロック消去された領域
は、データが格納されていない空き領域となり、フラッ
シュメモリに新たなデータを書き込む場合には、このよ
うな空き領域が検索され、発見された空き領域に対して
当該データが書き込まれることになる。ここで、各ブロ
ックは、それぞれ、データの読み出し及び書き込みにお
けるアクセス単位である複数の「ページ」によって構成
されている。

【０００４】このようなフラッシュメモリへのデータの
書き込みは、次のようにして行う。

【０００５】まず、ホストコンピュータからデータ書き
込み要求が発行され、書き込み先のアドレス及び書き込
むべきデータが送信されると、かかるデータが、コント
ローラ内に設けられたメモリに一時的に格納される。次
いで、コントローラは、一時的にメモリに格納されてい
るデータをフラッシュメモリへ転送し、これを書き込み
先のアドレスが示すページに書き込むよう、フラッシュ
メモリに対して指示する。これに応答して、フラッシュ
メモリは、コントローラから転送されたデータを指定さ
れたページに格納し、これにより、データ書き込み処理
が完了する。

【０００６】

【発明が解決しようとする課題】従来より、同一ブロッ
ク内における各ページは、ホストコンピュータから見
て、連続するアドレスを有するものとして取り扱われて
いる。一方、ホストコンピュータからのデータ書き込み
要求は、連続する複数アドレスに対してなされることが
多く、この場合、コントローラは、あるブロック内の連
続する複数ページに、次々とデータを書き込む必要があ
る。

【０００７】この場合、コントローラはまず、最初のペ
ージに書き込むべきデータをフラッシュメモリに転送
し、かかるデータを当該ページに書き込むよう、フラッ
シュメモリに対して指示する。これに応答して、フラッ
シュメモリが、転送されたデータを指定されたページに
格納すると、次いで、コントローラは、次のページに書
き込むべきデータをフラッシュメモリに転送し、当該ペ
ージに書き込むよう、フラッシュメモリに対して指示す
る。このような処理を、要求された複数アドレスについ
て次々と実行することにより、連続する複数ページへの
一連のデータの書き込み処理が完了する。

【０００８】ここで、ひとつのページに対する書き込み
処理に要する時間は、主に、書き込むべきデータをコン
トローラからフラッシュメモリに転送するために必要な
時間（データ転送時間）、コントローラからフラッシュ
メモリに書き込み命令を発行する時間（命令発行時
間）、実際にフラッシュメモリにデータが書き込まれる
時間（フラッシュプログラム時間）等からなり、このう
ち、フラッシュプログラム時間は、特に長い時間（例え
ば、約２００μｓｅｃ）を要する。

【０００９】従来は、このように比較的長い時間を要す
る１回のデータ書き込み処理を、ページ単位で次々と行
っているため、ホストコンピュータより、連続する複数
アドレスに対してデータ書き込み要求がなされた場合、
一連のデータの書き込み処理が完了するには、データを
書き込むべきページ数に実質的に比例した時間が必要で
あった。

【００１０】このため、ホストコンピュータより連続す
る複数アドレスに対してデータ書き込み要求がなされた
場合に、一連のデータの書き込み処理をより高速に行う
ことができるメモリコントローラ、フラッシュメモリシ
ステム及びフラッシュメモリの制御方法が望まれてい
た。

【００１１】したがって、本発明の目的は、フラッシュ
メモリに対する一連のデータ書き込み処理をより高速に
行うことができるメモリコントローラ及びこのようなメ
モリコントローラを備えるフラッシュメモリシステムを
提供することである。

【００１２】また、本発明の他の目的は、フラッシュメ
モリに対する一連のデータ書き込み処理をより高速に行
うことができるフラッシュメモリの制御方法を提供する
ことである。

【００１３】

【課題を解決するための手段】本発明のかかる目的は、
ホストコンピュータより供給されるホストアドレスに基
づいて、それぞれ複数の物理ブロックからなる複数のメ
モリにアクセスするメモリコントローラであって、前記
各メモリに含まれる物理ブロックを複数のグループに分
類する手段と、所定のメモリ内の一部のグループに属す
る複数の物理ブロックであって互いに異なるグループに
属する複数の物理ブロック及び前記所定のメモリとは異
なるメモリ内の一部のグループに属する複数の物理ブロ
ックであって互いに異なるグループに属する複数の物理
ブロックを仮想的に結合することにより複数の仮想ブロ
ックを形成する手段と、隣り合うホストアドレスを前記
仮想ブロック内において互いに異なる物理ブロックに割
り当てる手段とを備えるメモリコントローラによって達
成される。

【００１４】本発明によれば、隣り合うホストアドレス
が、仮想ブロック内において互いに異なる物理ブロック
に割り当てられているため、連続する複数アドレスに対
するアクセスがホストコンピュータから要求された場
合、これらアドレスによりアクセスされる物理ブロック
は、互いに異なる物理ブロックとなる。このため、アク
セスされた各物理ブロックがそれぞれ独立して動作する
ことにより、一連の処理を並列に行うことができる。こ
れにより、フラッシュメモリに対する一連の処理をより
高速に行うことが可能となる。

【００１５】本発明の好ましい実施態様においては、前
記一部のグループの数が、各メモリに含まれるグループ
の数の半分である。

【００１６】本発明のさらに好ましい実施態様において
は、複数の連続するホストアドレスに基づくデータの書
き込みが前記ホストコンピュータから要求されたことに
応答して、前記連続するホストアドレスがそれぞれ割り
当てられた複数のブロックであって互いに前記仮想ブロ
ックを構成する複数のブロックをそれぞれ含むメモリへ
連続的に前記データを転送する手段と、前記転送したデ
ータを前記各ブロックに書き込むよう前記メモリに対し
て実質的に同時に指示する手段とをさらに備える。

【００１７】本発明のさらに好ましい実施態様によれ
ば、転送したデータの書き込み実行を、各データについ
て実質的に同時に指示しているので、一連のデータ書き
込み処理を高速に行うことが可能となる。

【００１８】本発明のさらに好ましい実施態様において
は、前記ホストコンピュータよりデータの上書きが要求
されたことに応答して、上書き対象となる仮想ブロック
を構成する各物理ブロックに格納されているデータを、
それぞれ異なるメモリに属する物理ブロックにブロック
間転送する。

【００１９】本発明のさらに好ましい実施態様によれ
ば、転送先となるメモリがデータの書き込みを行ってい
る間に、転送元となるメモリからデータを読み出すこと
が可能となるので、一連のブロック間転送処理を高速に
行うことが可能となる。

【００２０】本発明のさらに好ましい実施態様において
は、少なくとも一つのグループに含まれる不良物理ブロ
ックの数が所定数を超えている場合には、当該グループ
より選ばれるべき物理ブロックを他のグループに属する
物理ブロックによって代替することにより前記仮想ブロ
ックを形成する手段をさらに備える。

【００２１】本発明のさらに好ましい実施態様によれ
ば、不良物理ブロックの集中的な発生によって使用可能
なアドレス空間が制限される可能性を大幅に低減するこ
とができる。

【００２２】本発明のさらに好ましい実施態様において
は、前記ホストコンピュータよりデータの上書きが要求
されたことに応答して、上書き対象となる仮想ブロック
を構成する少なくとも一部の物理ブロックについて、い
ずれのメモリに属しているかを判断する手段をさらに備
える。

【００２３】本発明のさらに好ましい実施態様によれ
ば、かかる判断の結果に応じた適切なブロック間転送を
行うことによって、一連のブロック間転送処理を高速に
行うことが可能となる。

【００２４】本発明の前記目的はまた、ホストコンピュ
ータより供給されるホストアドレスを内部アドレスに変
換し、前記内部アドレスに基づいてそれぞれ複数の物理
ブロックからなる複数のメモリにアクセスするメモリコ
ントローラであって、第１のホストアドレスを所定のメ
モリに属する第１の物理ブロックに対応する内部アドレ
スに変換し、前記第１のホストアドレスに続く第２のホ
ストアドレスを前記所定のメモリに属する第２の物理ブ
ロックに対応する内部アドレスに変換し、前記第２のホ
ストアドレスに続く第３のホストアドレスを前記所定の
メモリとは異なるメモリに属する第３の物理ブロックに
対応する内部アドレスに変換することを特徴とするメモ
リコントローラによって達成される。

【００２５】本発明によれば、連続する３つのホストア
ドレスがそれぞれ異なる物理ブロックに割り当てられて
いるので、これらホストアドレスに対するアクセスがホ
ストコンピュータから要求された場合、アクセスされた
各物理ブロックがそれぞれ独立して動作することによ
り、一連の処理を並列に行うことができる。

【００２６】本発明の好ましい実施態様においては、前
記第１及び第２の物理ブロックが、同一のメモリチップ
内の互いに異なるバンクに属する。

【００２７】本発明の前記目的はまた、それぞれ複数の
物理ブロックからなる複数のフラッシュメモリと、ホス
トコンピュータより供給されるホストアドレスに基づい
て前記フラッシュメモリにアクセスするメモリコントロ
ーラとを備え、前記コントローラが、前記各物理ブロッ
クを複数のグループに分類する手段と、所定のフラッシ
ュメモリ内の一部のグループに属する複数の物理ブロッ
クであって互いに異なるグループに属する複数の物理ブ
ロック及び前記所定のフラッシュメモリとは異なるフラ
ッシュメモリ内の一部のグループに属する複数の物理ブ
ロックであって互いに異なるグループに属する複数の物
理ブロックを仮想的に結合することにより複数の仮想ブ
ロックを形成する手段と、隣り合うホストアドレスを前
記仮想ブロック内において互いに異なる物理ブロックに
割り当てる手段と備えることを特徴とするフラッシュメ
モリシステムによって達成される。

【００２８】本発明の好ましい実施態様においては、前
記各フラッシュメモリには、各グループごとに、書き込
むべきデータを一時的に格納する複数のレジスタが備え
られている。

【００２９】本発明のさらに好ましい実施態様において
は、前記各物理ブロックがユーザ領域と冗長領域とを備
え、前記冗長領域には、自己が構成する仮想ブロックを
特定する情報が記録されている。

【００３０】本発明の前記目的はまた、それぞれ複数の
物理ブロックを有する複数のフラッシュメモリの制御方
法であって、前記各物理ブロックに含まれる冗長領域に
仮想ブロックアドレスを書き込むステップと、所定のフ
ラッシュメモリに属し、同じ仮想ブロックアドレスが書
き込まれた複数の物理ブロック及び前記所定のフラッシ
ュメモリとは異なるフラッシュメモリに属し、同じ仮想
ブロックアドレスが書き込まれた複数の物理ブロックを
仮想的に結合することにより仮想ブロックを形成するス
テップと、連続するホストアドレスを、前記仮想ブロッ
ク内において、互いに異なる物理ブロックにそれぞれ割
り当てるステップとを備えるフラッシュメモリの制御方
法によって達成される。

【００３１】

【発明の好ましい実施の形態】以下、添付図面に基づい
て、本発明の好ましい実施態様につき、詳細に説明を加
える。

【００３２】図１は、本発明の好ましい実施態様にかか
るフラッシュメモリシステム１を概略的に示すブロック
図である。

【００３３】図１に示されるように、フラッシュメモリ
システム１はカード形状であり、４個のフラッシュメモ
リチップ２−０〜２−３と、コントローラ３と、コネク
タ４とが、一つのカード内に集積されて構成される。フ
ラッシュメモリシステム１は、ホストコンピュータ５に
着脱可能に装着されて使用され、ホストコンピュータ５
に対する一種の外部記憶装置として用いられる。ホスト
コンピュータ５としては、文字、音声、あるいは画像情
報等の種々の情報を処理するパーソナルコンピュータや
デジタルスチルカメラをはじめとする各種情報処理装置
が挙げられる。

【００３４】各フラッシュメモリチップ２−０〜２−３
は、それぞれ１２８Ｍバイト（１Ｇビット）の記憶容量
を有する半導体チップである。フラッシュメモリシステ
ム１においては、５２８バイトを１ページとし、これを
最小アクセス単位としている。したがって、これら各フ
ラッシュメモリチップ２−０〜２−３は、それぞれ２５
６Ｋページのアドレス空間を含み、フラッシュメモリチ
ップ２−０〜２−３の合計で、１Ｍページのアドレス空
間を備えることになる。また、フラッシュメモリシステ
ム１においては、これら４つのフラッシュメモリチップ
２−０〜２−３は、５１２Ｍバイト（４Ｇビット）の記
憶容量を有し、１Ｍページのアドレス空間を備える一つ
の大きなメモリとして取り扱われる。このため、これら
１Ｍページからなるアドレス空間から特定のページにア
クセスするためには、２０ビットのアドレス情報が必要
となる。したがって、ホストコンピュータ５は、フラッ
シュメモリシステム１に対し、２０ビットのアドレス情
報を供給することによって、特定のページに対するアク
セスを行う。以下、ホストコンピュータ５よりフラッシ
ュメモリシステム１に供給される２０ビットのアドレス
情報を「ホストアドレス」と呼ぶ。

【００３５】コントローラ３は、マイクロプロセッサ６
と、ホストインターフェースブロック７と、ＳＲＡＭワ
ークエリア８と、バッファ９と、フラッシュメモリイン
ターフェースブロック１０と、ＥＣＣ（エラー・コレク
ション・コード）ブロック１１と、フラッシュシーケン
サブロック１２とから構成される。これら機能ブロック
によって構成されるコントローラ３は、一つの半導体チ
ップ上に集積されている。

【００３６】マイクロプロセッサ６は、コントローラ３
を構成する各機能ブロック全体の動作を制御するための
機能ブロックである。

【００３７】ホストインターフェースブロック７は、バ
ス１３を介してコネクタ４に接続されており、マイクロ
プロセッサ６による制御のもと、ホストコンピュータ５
とのデータやアドレス情報、ステータス情報、外部コマ
ンド情報の授受を行う。すなわち、フラッシュメモリシ
ステム１がホストコンピュータ５に装着されると、フラ
ッシュメモリシステム１とホストコンピュータ５とは、
バス１３、コネクタ４及びバス１４を介して相互に接続
され、かかる状態において、ホストコンピュータ５より
フラッシュメモリシステム１に供給されるデータ等は、
ホストインターフェースブロック７を入口としてコント
ローラ３の内部に取り込まれ、また、コントローラ３よ
りホストコンピュータ５に供給されるデータ等は、ホス
トインターフェースブロック７を出口としてホストコン
ピュータ５に供給される。さらに、ホストインターフェ
ースブロック７は、ホストコンピュータ５より供給され
るホストアドレス及び外部コマンドを一時的に格納する
タスクファイルレジスタ（図示せず）及びエラーが発生
した場合にセットされるエラーレジスタ等（図示せず）
を有している。

【００３８】ＳＲＡＭワークエリア８は、マイクロプロ
セッサ６によるフラッシュメモリチップ２−０〜２−３
の制御に必要なデータが一時的に格納される作業領域で
あり、複数のＳＲＡＭセルによって構成される。

【００３９】バッファ９は、フラッシュメモリチップ２
−０〜２−３から読み出されたデータ及びフラッシュメ
モリチップ２−０〜２−３に書き込むべきデータを一時
的に蓄積するバッファである。すなわち、フラッシュメ
モリチップ２−０〜２−３から読み出されたデータは、
ホストコンピュータ５が受け取り可能な状態となるまで
バッファ９に保持され、フラッシュメモリチップ２−０
〜２−３に書き込むべきデータは、フラッシュメモリチ
ップ２−０〜２−３が書き込み可能な状態となるととも
に、後述するＥＣＣブロック１１によってエラーコレク
ションコードが生成されるまでバッファ９に保持され
る。

【００４０】フラッシュメモリインターフェースブロッ
ク１０は、バス１５を介して、フラッシュメモリチップ
２−０〜２−３とのデータやアドレス情報、ステータス
情報、内部コマンド情報の授受を行うとともに、各フラ
ッシュメモリチップ２−０〜２−３に対して対応するチ
ップ選択信号＃０〜＃３を供給するための機能ブロック
である。チップ選択信号＃０〜＃３は、ホストコンピュ
ータ５からデータの読み出しまたは書き込みが要求され
た場合、ホストコンピュータ５より供給されるホストア
ドレスに基づいて生成される内部アドレスの上位２ビッ
トに基づいて、そのいずれかが活性化される信号であ
る。具体的には、内部アドレスの上位２ビットが「０
０」であればチップ選択信号＃０が活性化され、「０
１」であればチップ選択信号＃１が活性化され、「１
０」であればチップ選択信号＃２が活性化され、「１
１」であればチップ選択信号＃３が活性化される。対応
するチップ選択信号が活性化されたフラッシュメモリチ
ップ２−０〜２−３は選択状態となり、データの読み出
しまたは書き込みが可能となる。尚、「内部コマンド」
とは、コントローラ３がフラッシュメモリチップ２−０
〜２−３を制御するためのコマンドであり、ホストコン
ピュータ５がフラッシュメモリシステム１を制御するた
めの「外部コマンド」と区別される。

【００４１】ＥＣＣブロック１１は、フラッシュメモリ
チップ２−０〜２−３に書き込むデータに付加すべきエ
ラーコレクションコードを生成するとともに、読み出し
データに付加されたエラーコレクションコードに基づい
て、読み出しデータに含まれる誤りを訂正するための機
能ブロックである。

【００４２】フラッシュシーケンサブロック１２は、フ
ラッシュメモリチップ２−０〜２−３とバッファ９との
データの転送を制御するための機能ブロックである。フ
ラッシュシーケンサブロック１２は、複数のレジスタ
（図示せず）を備え、マイクロプロセッサ６による制御
のもと、フラッシュメモリチップ２−０〜２−３からの
データの読み出しまたはフラッシュメモリチップ２−０
〜２−３へのデータの書き込みに必要な値がこれらレジ
スタに設定されると、データの読み出しまたは書き込み
に必要な一連の動作を自動的に実行する。

【００４３】次に、各フラッシュメモリチップ２−０〜
２−３を構成する各フラッシュメモリセルの具体的な構
造について説明する。

【００４４】図２は、フラッシュメモリチップ２−０〜
２−３を構成する各フラッシュメモリセル１６の構造を
概略的に示す断面図である。

【００４５】図２に示されるように、フラッシュメモリ
セル１６は、Ｐ型半導体基板１７に形成されたＮ型のソ
ース拡散領域１８及びドレイン拡散領域１９と、ソース
拡散領域１８とドレイン拡散領域１９との間のＰ型半導
体基板１７を覆って形成されたトンネル酸化膜２０と、
トンネル酸化膜２０上に形成されたフローティングゲー
ト電極２１と、フローティングゲート電極２１上に形成
された絶縁膜２２と、絶縁膜２２上に形成されたコント
ロールゲート電極２３とから構成される。このような構
成を有するフラッシュメモリセル１６は、フラッシュメ
モリチップ２−０〜２−３内において、複数個直列に接
続されて、ＮＡＮＤ型フラッシュメモリを構成する。

【００４６】フラッシュメモリセル１６は、フローティ
ングゲート電極２１に電子が注入されているか否かによ
って、「消去状態」と「書込状態」のいずれかの状態が
示される。フラッシュメモリセル１６が消去状態である
ことは、当該フラッシュメモリセル１６にデータ「１」
が保持されていることを意味し、フラッシュメモリセル
１６が書込状態であることは、当該フラッシュメモリセ
ル１６にデータ「０」が保持されていることを意味す
る。すなわち、フラッシュメモリセル１６は、１ビット
のデータを保持することが可能である。

【００４７】図２に示されるように、消去状態とは、フ
ローティングゲート電極２１に電子が注入されていない
状態を指す。消去状態におけるフラッシュメモリセル１
６は、デプレッション型のトランジスタとなり、コント
ロールゲート電極２３に読み出し電圧が印加されている
か否かに関わらず、ソース拡散領域１８とドレイン拡散
領域１９との間のＰ型半導体基板１７の表面にはチャネ
ル２４が形成される。したがって、ソース拡散領域１８
とドレイン拡散領域１９とは、コントロールゲート電極
２３に読み出し電圧が印加されているか否かに関わら
ず、チャネル２４によって常に電気的に接続状態とな
る。

【００４８】図３は、書込状態であるフラッシュメモリ
セル１６を概略的に示す断面図である。

【００４９】図３に示されるように、書込状態とは、フ
ローティングゲート電極２１に電子が蓄積されている状
態を指す。フローティングゲート電極２１はトンネル酸
化膜２０及び絶縁膜２２に挟まれているため、一旦、フ
ローティングゲート電極２１に注入された電子は、きわ
めて長時間フローティングゲート電極２１内にとどま
る。書込状態におけるフラッシュメモリセル１６は、エ
ンハンスメント型のトランジスタとなり、コントロール
ゲート電極２３に読み出し電圧が印加されていないとき
には、ソース拡散領域１８とドレイン拡散領域１９との
間のＰ型半導体基板１７の表面にはチャネルが形成され
ず、コントロールゲート電極２３に読み出し電圧が印加
されているときには、ソース拡散領域１８とドレイン拡
散領域１９との間のＰ型半導体基板１７の表面にチャネ
ル（図示せず）が形成される。したがって、コントロー
ルゲート電極２３に読み出し電圧が印加されていない状
態では、ソース拡散領域１８とドレイン拡散領域１９と
は電気的に絶縁され、コントロールゲート電極２３に読
み出し電圧が印加された状態では、ソース拡散領域１８
とドレイン拡散領域１９とが電気的に接続される。

【００５０】ここで、選択されたフラッシュメモリセル
１６が消去状態であるか書込状態であるかは、次のよう
にして読み出すことができる。すなわち、複数個直列に
接続されたフラッシュメモリセル１６のうち、選択され
たフラッシュメモリセル１６以外の全てのフラッシュメ
モリセル１６のコントロールゲート電極２３に読み出し
電圧を印加し、この状態において、これらフラッシュメ
モリセル１６の直列体に電流が流れるか否かを検出す
る。その結果、かかる直列体に電流が流れれば、選択さ
れたフラッシュメモリセル１６が消去状態であると判断
することができ、かかる直列体に電流が流れなければ、
選択されたフラッシュメモリセル１６が書込状態である
と判断することができる。このようにして、直列体に含
まれる任意のフラッシュメモリセル１６に保持されたデ
ータが「０」であるのか「１」であるのかを読み出すこ
とができる。但し、ＮＡＮＤ型フラッシュメモリにおい
ては、ひとつの直列体に含まれる２以上のフラッシュメ
モリセル１６に保持されたデータを同時に読み出すこと
はできない。

【００５１】また、消去状態であるフラッシュメモリセ
ル１６を書込状態に変化させる場合、コントロールゲー
ト電極２３に正の高電圧が印加され、これによって、ト
ンネル酸化膜２０を介してフローティングゲート電極２
１へ電子が注入される。フローティングゲート電極２１
への電子の注入は、ＦＮトンネル電流による注入が可能
である。一方、書込状態であるフラッシュメモリセル１
６を消去状態に変化させる場合、コントロールゲート電
極２３に負の高電圧が印加され、これによって、トンネ
ル酸化膜２０を介してフローティングゲート電極２１に
蓄積された電子が排出される。

【００５２】次に、各フラッシュメモリチップ２−０〜
２−３の持つアドレス空間の具体的な構成について説明
する。

【００５３】図４は、フラッシュメモリチップ２−０の
アドレス空間の構造を概略的に示す図である。

【００５４】図４に示されるように、フラッシュメモリ
チップ２−０のアドレス空間は、物理ブロック＃０〜＃
８１９１からなる８１９２個の物理ブロックによって構
成される。また、図４には示されていないが、フラッシ
ュメモリチップ２−１〜２−３も、フラッシュメモリチ
ップ２−０と同様に物理ブロック＃０〜＃８１９１から
なる８１９２個の物理ブロックによって構成されてい
る。これら各ブロックは、いずれも１６Ｋバイトの記憶
容量を有する。

【００５５】ここで、上記各物理ブロックは、データの
消去単位である。すなわち、フラッシュメモリチップ２
−０〜２−３では、各フラッシュメモリセル１６ごと
に、その状態を書込状態から消去状態に変化させること
はできず、フラッシュメモリセル１６を書込状態から消
去状態に変化させる場合は、当該フラッシュメモリセル
１６が属するブロックに含まれる全てのフラッシュメモ
リセル１６が一括して消去状態とされる。逆に、フラッ
シュメモリチップ２−０〜２−３では、各フラッシュメ
モリセル１６ごとに、その状態を消去状態から書込状態
に変化させることは可能である。

【００５６】さらに、図４に示されるように、フラッシ
ュメモリチップ２−０を構成する各物理ブロック＃０〜
＃８１９１は、それぞれ物理ページ＃０〜＃３１からな
る３２個の物理ページによって構成されている。また、
フラッシュメモリチップ２−１〜２−３を構成する各物
理ブロック＃０〜＃８１９１も、フラッシュメモリチッ
プ２−０を構成する各物理ブロック＃０〜＃８１９１と
同様に、それぞれ３２個の物理ページによって構成され
ている。

【００５７】これら各ページはデータの読み出し及び書
き込みにおけるアクセス単位であり、図４に示されるよ
うに、ビットｂ０〜ｂ７からなる８ビットを１バイトと
して、それぞれ５１２バイトのユーザ領域２５と１６バ
イトの冗長領域２６によって構成される。ユーザ領域２
５は、ホストコンピュータ５より供給されるユーザデー
タが格納される領域である。

【００５８】ここで、フラッシュメモリチップ２−０〜
２−３は、いずれも「バンクタイプ」と呼ばれるチップ
であり、各ブロックは、それぞれ独立したレジスタを有
するいずれかのバンクに分類される。それぞれ異なるバ
ンクに属する複数のブロックについては、互いに同時に
書き込み処理を行うことができる他、互いに同時にブロ
ック消去を行うことができる。

【００５９】図５は、フラッシュメモリチップ２−０の
バンク構造を概略的に示す図である。

【００６０】図５に示されるように、フラッシュメモリ
チップ２−０を構成する物理ブロック＃０〜＃８１９１
は、バンク＃０〜＃７からなる８つのバンクに分類され
ている。詳細には、物理ブロック＃８ｍ（ｍは０〜１０
２３の整数）はバンク＃０に属し、物理ブロック＃８ｍ
＋１はバンク＃１に属し、物理ブロック＃８ｍ＋２はバ
ンク＃２に属し、物理ブロック＃８ｍ＋３はバンク＃３
に属し、物理ブロック＃８ｍ＋４はバンク＃４に属し、
物理ブロック＃８ｍ＋５はバンク＃５に属し、物理ブロ
ック＃８ｍ＋６はバンク＃６に属し、物理ブロック＃８
ｍ＋７はバンク＃７に属している。

【００６１】また、フラッシュメモリチップ２−０は、
レジスタ＃０〜＃７からなる８つのレジスタを備えてお
り、これらレジスタ＃０〜＃７はバンク＃０〜＃７にそ
れぞれ対応している。これら各レジスタ＃０〜＃７は、
それぞれ１ページ分のデータを一時的に保持することが
できる。すなわち、バンク＃０に属する物理ブロックか
らデータが読み出される場合、読み出されたデータは一
旦レジスタ＃０に保持された後、バス１５を介してコン
トローラ３に転送され、バンク＃０に属する物理ブロッ
クへデータが書き込まれる場合、バス１５を介してコン
トローラ３から転送されたデータは、一旦レジスタ＃０
に保持された後、所定の物理ブロックに書き込まれるこ
とになる。上記動作は、バンク＃１〜＃７に属する物理
ブロックに対するデータの読み出し及び書き込みにおい
ても同様に、それぞれ対応するレジスタ＃１〜＃７が用
いられる。

【００６２】また、各物理ブロックから対応するレジス
タへのデータの転送動作（データの読み出し）や、各レ
ジスタから対応する物理ブロックへのデータの転送動作
（データの書き込み）は、各バンクにおいて独立して実
行可能である。したがって、フラッシュメモリチップ２
−０は、８ページ分のデータの書き込みを並列に行うこ
とができる。また、それぞれ異なるバンクに属する複数
の物理ブロックに対して、並列したブロック消去を行う
ことができる。

【００６３】尚、図５には示されていないが、フラッシ
ュメモリチップ２−１〜２−３についても、フラッシュ
メモリチップ２−０と同様、各ブロックがバンク＃０〜
＃７からなる８つのバンクに分類されるとともに、各バ
ンクに対応するレジスタ＃０〜＃７を備えている。

【００６４】図６は、冗長領域２６のデータ構造を概略
的に示す図である。

【００６５】図６に示されるように、冗長領域２６は、
エラーコレクションコード格納領域２７、仮想ブロック
アドレス格納領域２８及びその他の付加情報によって構
成される。

【００６６】エラーコレクションコード格納領域２７
は、対応するユーザ領域２５に格納されたユーザデータ
の誤りを訂正するための付加情報（エラーコレクション
コード）を格納するための領域であり、ユーザ領域２５
に格納されたデータに含まれるデータの誤りが所定数以
下であれば、エラーコレクションコード格納領域２７に
格納されたエラーコレクションコードを用いてこれを訂
正し、正しいデータとすることができる。

【００６７】仮想ブロックアドレス格納領域２８は、当
該物理ブロックが属する仮想ブロックのアドレス（仮想
ブロックアドレス）及びセル番号を格納するための領域
である。仮想ブロック、仮想ブロックアドレス及びセル
番号の詳細については後述する。

【００６８】冗長領域２６のその他の領域には、当該ブ
ロックについての異常を表示するブロックステータス等
が格納されているが、これらについての説明は省略す
る。

【００６９】このように、各ページは、５１２バイトの
ユーザ領域２５と１６バイトの冗長領域２６からなるの
で、各ページは、８×（５１２バイト＋１６バイト）＝
４２２４個のフラッシュメモリセルによって構成される
ことになる。

【００７０】このように、各フラッシュメモリチップ２
−０〜２−３はそれぞれ８１９２個の物理ブロックによ
って構成されるので、合計で３２７６８個の物理ブロッ
クが存在することになる。これら３２７６８個の物理ブ
ロックは、あるフラッシュメモリチップのバンク＃０〜
＃３に属する物理ブロック及びこれと異なるフラッシュ
メモリチップのバンク＃４〜＃７に属する物理ブロック
からなる４つのゾーンに分類される。

【００７１】図７は、ゾーン＃０の構成を示す図であ
る。

【００７２】図７に示されるように、ゾーン＃０は、フ
ラッシュメモリチップ２−０のバンク＃０〜＃３に属す
る物理ブロック及びフラッシュメモリチップ２−１のバ
ンク＃４〜＃７に属する物理ブロックによって構成され
る。

【００７３】図８は、ゾーン＃１の構成を示す図であ
る。

【００７４】図８に示されるように、ゾーン＃１は、フ
ラッシュメモリチップ２−１のバンク＃０〜＃３に属す
る物理ブロック及びフラッシュメモリチップ２−０のバ
ンク＃４〜＃７に属する物理ブロックによって構成され
る。

【００７５】図９は、ゾーン＃２の構成を示す図であ
る。

【００７６】図９に示されるように、ゾーン＃２は、フ
ラッシュメモリチップ２−２のバンク＃０〜＃３に属す
る物理ブロック及びフラッシュメモリチップ２−３のバ
ンク＃４〜＃７に属する物理ブロックによって構成され
る。

【００７７】図１０は、ゾーン＃３の構成を示す図であ
る。

【００７８】図１０に示されるように、ゾーン＃３は、
フラッシュメモリチップ２−３のバンク＃０〜＃３に属
する物理ブロック及びフラッシュメモリチップ２−２の
バンク＃４〜＃７に属する物理ブロックによって構成さ
れる。

【００７９】このように、各ゾーンは８１９２個の物理
ブロックによって構成されるが、このうち、８０００個
の物理ブロックは実際にデータを格納することができる
ブロック（以下、「実使用ブロック」という）として取
り扱われ、残りの１９２個の物理ブロックは冗長ブロッ
クとして取り扱われる。フラッシュメモリチップ２−０
〜２−３のアドレス空間は、実使用ブロックのみによっ
て構成される。より詳細には、各ゾーンに含まれる８１
９２個の物理ブロックは、各々が属するバンクに基づい
て１０２４個ずつに分類され、このうち、１０００個の
物理ブロックが実使用ブロックとして取り扱われ、残り
の２４個の物理ブロックが冗長ブロックとして取り扱わ
れる。本明細書においては、上述のように各ゾーンにお
いて１０２４個ずつに分類された各領域を「スロット」
と呼ぶことがある。

【００８０】ここで、ある物理ブロックに不良が発生
し、使用不能となった場合には、不良が発生した物理ブ
ロックの数だけ、当該ゾーンの当該スロットにおいて冗
長ブロックとして割り当てられる物理ブロックの数が減
らされるが、あるゾーンのあるスロットにおいて２４個
を超える物理ブロックに不良が発生した場合、当該ゾー
ン内の他のバンクに属する物理ブロックを実使用ブロッ
クとして代替使用し、これによって、当該スロットにお
いて１０００個の実使用ブロックを確保する。尚、本明
細書においては、このように当該ゾーン内の他のバンク
に属する物理ブロックを実使用ブロックとして代替使用
する処理を「代替処理」と呼ぶことがある。

【００８１】また、本実施態様にかかるフラッシュメモ
リシステム１では、各ゾーンごとに、バンク＃０〜＃７
から一つずつ選ばれた４つの実使用ブロックが仮想的に
結合された「仮想ブロック」が構成される。これによ
り、各ゾーンごとに、仮想ブロック＃０〜＃９９９から
なる最大１０００個の仮想ブロックが構成される。但
し、あるゾーンのあるスロットにおいて２４個を超える
物理ブロックに不良が発生し、これにより上述した代替
処理が行われている場合は、同じバンクから２以上の実
使用ブロックが選ばれることがある。

【００８２】図１１は、ゾーン＃０における仮想ブロッ
クのマッピングの一例を示す図である。

【００８３】図１１に示される例では、フラッシュメモ
リチップ２−０のバンク＃０〜＃３にそれぞれ含まれる
物理ブロック＃８、＃６４０１、＃４２４２、＃８１８
７、フラッシュメモリチップ２−１のバンク＃０〜＃３
にそれぞれ含まれる物理ブロック＃８１８８、＃６４０
５、＃６、＃２４８７が仮想的に結合され、一つの仮想
ブロックを構成している。このように、本実施態様にお
いては、原則として、ひとつの仮想ブロックを構成する
８つの物理ブロックは互いに異なるバンクに属すること
が必要である。このようにして、各ゾーンごとに、最大
１０００個の仮想ブロックが構成され、フラッシュメモ
リシステム１の全体で最大４０００個の仮想ブロックが
構成される。

【００８４】図１２は、ゾーン＃０において代替処理が
行われている仮想ブロックのマッピングの一例を示す図
である。

【００８５】本例は、ゾーン＃０内においてバンク＃０
に２４個を超える物理ブロックに不良が発生した場合に
おけるマッピングの一例であり、フラッシュメモリチッ
プ２−０のバンク＃１に含まれる物理ブロック＃１７、
＃６４０１、フラッシュメモリチップ２−０のバンク＃
２、＃３にそれぞれ含まれる物理ブロック＃４２４２、
＃８１８７、フラッシュメモリチップ２−１のバンク＃
０〜＃３にそれぞれ含まれる物理ブロック＃８１８８、
＃６４０５、＃６、＃２４８７が仮想的に結合され、一
つの仮想ブロックを構成している。このように、代替処
理が行われている場合、ひとつの仮想ブロック内に、同
じバンクに属する２以上の物理ブロックが含まれること
がある。

【００８６】図１３は、図１１に示された仮想ブロック
の仮想ページ構造を示す図である。

【００８７】図１３に示されるように、仮想ブロック
は、仮想ページ＃０〜仮想ページ＃２５５からなる２５
６個の仮想ページによって構成される一つのブロックと
して取り扱われる。ここで、仮想ブロックのうち、フラ
ッシュメモリチップ２−０の物理ブロック＃８からなる
部分に含まれる３２個のページは、仮想ページ番号とし
て８ｉ（ｉは、物理ページ番号）が与えられ、フラッシ
ュメモリチップ２−０の物理ブロック＃６４０１からな
る部分に含まれる３２個のページは、仮想ページ番号と
して８ｉ＋１が与えられ、フラッシュメモリチップ２−
０の物理ブロック＃４２４２からなる部分に含まれる３
２個のページは、仮想ページ番号として８ｉ＋２が与え
られ、フラッシュメモリチップ２−０の物理ブロック＃
８１８７からなる部分に含まれる３２個のページは、仮
想ページ番号として８ｉ＋３が与えられ、フラッシュメ
モリチップ２−１の物理ブロック＃８１８８からなる部
分に含まれる３２個のページは、仮想ページ番号として
８ｉ＋４が与えられ、フラッシュメモリチップ２−１の
物理ブロック＃６４０５からなる部分に含まれる３２個
のページは、仮想ページ番号として８ｉ＋５が与えら
れ、フラッシュメモリチップ２−１の物理ブロック＃６
からなる部分に含まれる３２個のページは、仮想ページ
番号として８ｉ＋６が与えられ、フラッシュメモリチッ
プ２−１の物理ブロック＃２４８７からなる部分に含ま
れる３２個のページは、仮想ページ番号として８ｉ＋７
が与えられる。詳細は後述するが、これら仮想ページ番
号は、ホストアドレスの下位８ビットと対応している。

【００８８】また、代替処理が行われている場合におけ
る仮想ページ構造も、図１３に示される構造と同様であ
り、例えば、図１２に示した仮想ブロックの仮想ページ
構造は、図１３に示されるフラッシュメモリチップ２−
０の物理ブロック＃８からなる部分に含まれる３２個の
ページが、フラッシュメモリチップ２−０の物理ブロッ
ク＃１７に含まれる３２個のページに置き換えられる。

【００８９】次に、仮想ブロックとこれを構成する８つ
の物理ブロックとの関係について説明する。

【００９０】図１４は、あるゾーンを構成する１０００
個の仮想ブロックと、これら各仮想ブロックを構成する
８つの物理ブロックとの関係を示すアドレス変換テーブ
ル２９のデータ構造を示す概略図である。

【００９１】図１４に示されるように、アドレス変換テ
ーブル２９は、テーブル＃０、＃１からなる２つのテー
ブルからなり、これら各テーブルには、それぞれ一つの
ゾーンに関わるアドレス変換情報が格納される。具体的
には、これら各テーブル＃０、＃１は、それぞれ１００
０個の仮想ブロック表示領域＃０〜＃９９９によって構
成され、これら各仮想ブロック表示領域＃０〜＃９９９
は、それぞれセル＃ｊ−０〜セル＃ｊ−７（ｊは、仮想
ブロックアドレス）からなる８個のセル及びフラグ＃ｊ
−０〜フラグ＃ｊ−７からなる８個のフラグによって構
成される。例えば、仮想ブロック表示領域＃０はセル＃
０−０〜セル＃０−７及びフラグ＃０−０〜フラグ＃０
−７によって構成され、仮想ブロック表示領域＃１はセ
ル＃１−０〜セル＃１−７及びフラグ＃１−０〜フラグ
＃１−７によって構成される。

【００９２】本実施態様においては、原則として、スロ
ット＃０〜＃７はそれぞれバンク＃０〜＃７に対応する
が、代替処理が行われている場合にはこの限りではな
い。

【００９３】各仮想ブロック表示領域に含まれるセル＃
ｊ−０〜＃ｊ−７には、それぞれ当該仮想ブロックを構
成する物理ブロックのアドレス（物理ブロックアドレ
ス）が格納される。ここで、「物理ブロックアドレス」
とは、各物理ブロックに割り当てられたブロック番号を
２進数で表したアドレスであり、１３ビットで構成され
る。

【００９４】また、各仮想ブロックに含まれるフラグ＃
ｊ−０〜フラグ＃ｊ−７は、当該セルに格納されている
内容が有効であるか無効であるかを示している。具体的
には、フラグが「１」を示していれば対応するセルの内
容は有効であり、フラグが「０」を示していれば対応す
るセルの内容は無効である。したがって、対応するフラ
グが「０」を示しているセルについては、その内容は無
視される。

【００９５】尚、これらテーブル＃０、＃１が、それぞ
れどのゾーンに対応するのかは、後述する管理テーブル
３０によって示される。ここでは、アドレス変換テーブ
ル２９に含まれるテーブル数（２個）が、ゾーン数（４
個）よりも少ない点に留意されたい。すなわち、アドレ
ス変換テーブル２９には、全てのゾーンに関わるアドレ
ス変換情報は格納されておらず、その一部、つまり２ゾ
ーン分のアドレス変換情報のみがそれぞれテーブル＃
０、＃１に格納されている。

【００９６】上述のように、アドレス変換テーブル２９
は、１６０００個のセルと１６０００個のフラグによっ
て構成されており、各セルには１３ビットの情報（物理
ブロックアドレス）、各フラグには１ビットの情報を格
納する必要があるから、アドレス変換テーブル２９は、
ＳＲＡＭワークエリア８の記憶容量のうち、約３２ｋバ
イトを占有することとなる。

【００９７】アドレス変換テーブル２９の生成は、次の
ように行われる。

【００９８】フラッシュメモリチップ２−０〜２−３を
構成する各物理ブロックのうち、データが格納されてい
るブロックの各先頭ページ（物理ページ＃０）の冗長領
域２６に含まれる仮想ブロックアドレス格納領域２８に
は、当該物理ブロックがどの仮想ブロックに属するかを
示す仮想ブロックアドレス及びセル番号が含まれてお
り、各物理ブロックの各先頭ページ（物理ページ＃０）
に含まれている仮想ブロックアドレス及びセル番号がマ
イクロプロセッサ６による制御のもと、フラッシュメモ
リインターフェースブロック１０を介して読み出され
る。

【００９９】ここで、消去済みの空きブロックにおいて
は、冗長領域２６の仮想ブロックアドレス格納領域２８
に格納されている仮想ブロックアドレスは「オール１
（１１１１１１１１１１Ｂ）」となっているはずであ
る。すなわち、仮想ブロックは、上述のとおり、＃０
（００００００００００Ｂ）〜＃９９９（１１１１１０
０１１１Ｂ）までしかなく、したがって、これがオール
１（１１１１１１１１１１Ｂ）である場合には、当該物
理ブロックが消去済みの空きブロックであると判断する
ことができる。一方、冗長領域２６の仮想ブロックアド
レス格納領域２８に格納された仮想ブロックアドレスが
「００００００００００Ｂ」〜「１１１１１００１１１
Ｂ」である場合には、当該仮想ブロックアドレスは有効
な仮想ブロックアドレスである。

【０１００】したがって、マイクロプロセッサ６は、所
定のゾーンに属する各物理ブロックの先頭ページ（物理
ページ＃０）の冗長領域２６に含まれる仮想ブロックア
ドレスを参照し、これがオール１ではなく有効な仮想ブ
ロックのアドレスを示していれば、当該ゾーンに対応す
るテーブルを構成するセルのうち、読み出された仮想ブ
ロックアドレス及び読み出されたセル番号によって特定
されるセルに、当該物理ブロックの物理ブロックアドレ
スを格納する。例えば、フラッシュメモリチップ２−０
のバンク＃０に属する物理ブロック＃１６より読み出さ
れた仮想ブロックアドレスが「１２３」であり、読み出
されたセル番号が「０」であれば、セル＃１２３−０
に、物理ブロック＃１６に対応する物理アドレスとして
「１６」が書き込まれ、さらに、対応するフラグ＃１２
３−０が「１」にされる。

【０１０１】ここで、冗長領域２６の仮想ブロックアド
レス格納領域２８に格納されているセル番号は、当該物
理ブロックが属するスロット番号と一致している。この
ことは、セル番号とバンク番号とが通常一致しているこ
とを意味する。しかしながら、上述した代替処理が行わ
れた結果、あるスロットに属する物理ブロックが他のス
ロットの実使用ブロックとして使用されている場合にお
いては、当該物理ブロックのセル番号はバンク番号と一
致しない。換言すれば、仮想ブロックアドレス格納領域
２８に格納されているセル番号は、代替処理を可能とす
るために備えられている要素である。

【０１０２】このような処理が、所定のゾーンを構成す
る物理ブロックの全てについて行われ、これにより、対
応するテーブルを構成する仮想ブロック表示領域に、そ
れぞれ対応する物理ブロックアドレスが格納されること
になる。

【０１０３】そして、このような処理を所定の２つのゾ
ーンについて行うことにより、アドレス変換テーブル２
９を構成する２つのテーブル内にアドレス変換情報が展
開され、アドレス変換テーブル２９の作成作業が完了す
る。尚、４個のゾーンのうち、どのゾーンについてアド
レス変換情報を作成するかについては、後述する管理テ
ーブル３０によって定められる。

【０１０４】上述のとおり、アドレス変換テーブル２９
を構成するテーブルの数（２テーブル）は、ゾーンの数
（４ゾーン）よりも少なく、このため、アドレス変換テ
ーブル２９に展開されるアドレス変換情報は、一部のゾ
ーンに関わるアドレス変換情報に限られる。したがっ
て、アドレス変換テーブル２９にアドレス変換情報が展
開されていないゾーンに対して、ホストコンピュータ５
からアクセスが要求された場合には、アドレス変換テー
ブル２９の内容を更新する必要がある。すなわち、マイ
クロプロセッサ６は、アドレス変換テーブル２９を構成
する２つのテーブルの中からいずれか一方のテーブルを
選び、その内容を消去して、アクセスが要求されたゾー
ンに関わるアドレス変換情報を当該テーブル内に新たに
展開する必要がある。したがって、アドレス変換テーブ
ル２９を構成する２つのテーブルの中から、その内容が
消去されるべきテーブルを選ぶためには、アドレス変換
テーブル２９を構成する２つのテーブルに優先順位を設
け、優先順位の低いテーブルの内容を消去する必要があ
る。

【０１０５】優先順位の付加方法としては任意の方法を
用いれば良く、例えば、アドレス変換テーブル２９に１
ビットのフラグを設け、テーブル＃０に対するアクセス
が要求された場合これを「０」、テーブル＃１に対する
アクセスが要求された場合これを「１」とし、これによ
っていずれのテーブルが高い優先順位を有しているかを
示せばよい。この場合、例えばフラグが「０」であれ
ば、アドレス変換テーブル２９にアドレス変換情報が展
開されていないゾーンに対してホストコンピュータ５か
らアクセスが要求された場合、テーブル＃１の内容を消
去し、更新すればよい。

【０１０６】次に、ＳＲＡＭワークエリア８に格納され
る管理テーブル３０のデータ構造について説明する。

【０１０７】図１５は、ＳＲＡＭワークエリア８に格納
される管理テーブル３０のデータ構造を示す概略図であ
る。

【０１０８】図１５に示されるように、管理テーブル３
０は、ゾーン番号格納領域＃０、＃１からなる２つのゾ
ーン番号格納領域によって構成される。これら各ゾーン
番号格納領域＃０、＃１は、それぞれＳＲＡＭワークエ
リア８の１バイトの記憶領域を使用しており、それぞれ
にはゾーン番号が２ビットのデータによって格納されて
いる。したがって、管理テーブル３０は、ＳＲＡＭワー
クエリア８の記憶容量のうち、２バイトを占有すること
となる。

【０１０９】管理テーブル３０は、アドレス変換テーブ
ル２９を構成するテーブル＃０、＃１が、それぞれどの
ゾーンに関わるアドレス変換情報を格納しているかを示
している。具体的には、ゾーン番号格納領域＃０に格納
されたゾーン番号は、テーブル＃０に格納されているア
ドレス変換情報が当該ゾーンに関わるアドレス変換情報
であることを示し、ゾーン番号格納領域＃１に格納され
たゾーン番号は、テーブル＃１に格納されているアドレ
ス変換情報が当該ゾーンに関わるアドレス変換情報であ
ることを示す。

【０１１０】管理テーブル３０の生成は、マイクロプロ
セッサ６による制御のもと、上述したアドレス変換テー
ブル２９の生成の際に行われる。

【０１１１】次に、ＳＲＡＭワークエリア８に格納され
る消去済みブロックキュー３２のデータ構造について説
明する。

【０１１２】図１６は、ＳＲＡＭワークエリア８に格納
される消去済みブロックキュー３２のデータ構造を示す
概略図である。

【０１１３】図１６に示されるように、消去済みブロッ
クキュー３２は、キューセット＃０〜＃４からなる４つ
のキューセットによって構成され、これらは、それぞれ
キュー＃ｋ−０〜キュー＃ｋ−７（ｋは、キューセット
番号）からなる８個のキューによって構成される。例え
ば、キューセット＃０はキュー＃０−０〜キュー＃０−
７によって構成され、キューセット＃１はキュー＃１−
０〜キュー＃１−７によって構成される。したがって、
消去済みブロックキュー３２は、３２個のキューによっ
て構成される。

【０１１４】各キューセット＃０〜＃３を構成するキュ
ー＃ｋ−０〜＃ｋ−７には、ユーザ領域２５を構成する
全てのフラッシュメモリセル１６が消去状態となってい
る物理ブロックの物理アドレスが格納される。

【０１１５】ここで、キューセット＃０、＃１はテーブ
ル＃０に対応するキューセットであり、キューセット＃
２、＃３はテーブル＃１に対応するキューセットであ
る。さらに、キュー＃ｋ−０〜キュー＃ｋ−７は、それ
ぞれスロット＃０〜＃７に対応している。

【０１１６】消去済みブロックキュー３２の生成は、マ
イクロプロセッサ６による制御のもと、上述したアドレ
ス変換テーブル２９の生成の際に行われ、データ書き込
みに備えて待機している冗長ブロックの中から、これら
キューに登録すべき物理ブロックが選ばれる。したがっ
て、キュー＃ｋ−０〜＃ｋ−７に登録される消去済みブ
ロックは、原則として、それぞれバンク＃０〜＃７に属
する冗長ブロックから選ばれる。但し、代替処理が行わ
れる場合にはこの限りではない。

【０１１７】次に、ホストコンピュータ５より供給され
るホストアドレスを内部アドレスに変換する方法の詳細
について説明する。

【０１１８】本実施態様にかかるフラッシュメモリシス
テム１においては、上述の通り、８つの物理ブロックが
仮想的に結合して仮想ブロックを構成し、仮想ブロック
内における仮想ページの仮想ページ番号がホストアドレ
スの下位８ビットに対応していることから、代替処理が
行われている場合を除き、連続するホストアドレスはあ
る仮想ブロックを構成する異なる物理ブロック内の物理
ページに割り当てられることになる。以下、その詳細に
ついて、データの読み出し動作、データの書き込み動作
の順に説明する。

【０１１９】まず、本実施態様にかかるフラッシュメモ
リシステム１によるデータの読み出し動作について説明
する。

【０１２０】ここでは、ホストコンピュータ５より、バ
ス１４、コネクタ４及びバス１３を介して、外部コマン
ドの一種である外部読み出しコマンドとともにホストア
ドレス、例えば「０００００１１１１１１１１１１００
０００Ｂ」がフラッシュメモリシステム１に供給された
場合を例に説明する。

【０１２１】まず、ホストアドレス及び外部読み出しコ
マンドがコントローラ３に供給されると、これらホスト
アドレス及び外部読み出しコマンドは、ホストインター
フェースブロック７が有するタスクファイルレジスタ
（図示せず）に一時的に格納される。

【０１２２】次に、タスクファイルレジスタ（図示せ
ず）に格納されたホストアドレスが正しいアドレスであ
るか否か、すなわち、かかるホストアドレスが、本来存
在しない物理アドレスや無効なアドレスを示していない
か否かが、ホストインターフェースブロック７によって
判定される。

【０１２３】かかる判定の結果、タスクファイルレジス
タ（図示せず）に格納されたホストアドレスが有効なア
ドレスであると判断されれば、アドレス変換テーブル２
９を用いて内部アドレスに変換される。一方、これが異
常なアドレスであると判断されれば、ホストインターフ
ェースブロック７が有するエラーレジスタ（図示せず）
がセットされ、ホストコンピュータは、かかるレジスタ
の内容を参照することにより、エラーの発生を知ること
ができる。

【０１２４】次に、アドレス変換テーブル２９を用いた
内部アドレスへの変換について、図１７を参照しながら
説明する。

【０１２５】図１７においては、便宜上、ホストアドレ
スから上位１２ビットを「Ａ」とし、上位１３ビット目
〜上位１７ビット目からなる５ビットを「Ｂ」とし、下
位３ビットを「Ｃ」と表記している。

【０１２６】まず、マイクロプロセッサ６による制御の
もと、２０ビットのホストアドレスから上位１２ビット
（Ａ）が取り出され、これが「１０００」で除される。
そして、かかる除算によって得られた商（０〜３）によ
ってゾーンが特定され、剰余（０〜９９９）によって仮
想ブロック表示領域が特定される。本例では、ホストア
ドレスの上位１２ビット（Ａ）が「０００００１１１１
１１１Ｂ」であるから、商は「００Ｂ（０）」であり、
剰余は「０００１１１１１１１Ｂ（１２７）」となる。
これにより、選択されるゾーンはゾーン＃０となり、選
択される仮想ブロック表示領域は、対応するテーブル内
の仮想ブロック表示領域＃１２７となる。ここで、どの
テーブルがゾーン＃０に対応するテーブルであるのか
は、上述のとおり、管理テーブル３０に表示されてい
る。本例では、ゾーン番号格納領域＃０、＃１のうち、
ゾーン番号として「００Ｂ（０）」が格納されているゾ
ーン番号格納領域に対応するテーブルがゾーン＃０に対
応するテーブルとなる。いずれのゾーン番号格納領域＃
０、＃１にもゾーン番号として「００Ｂ（０）」が格納
されていない場合には、テーブル＃０、＃１のうち、優
先順位の低いテーブルが更新され、これに伴って管理テ
ーブル３０の内容が更新される。

【０１２７】次に、ホストアドレスの下位３ビット
（Ｃ）に基づいて、選択された仮想ブロック表示領域内
の所定のセルが特定される。例えば、上述のように仮想
ブロック表示領域＃１２７が選択された場合において、
ホストアドレスの下位３ビット（Ｃ）が「０００Ｂ
（０）」であれば、選択されるセルは、セル＃１２７−
０となる。

【０１２８】また、本例はデータの読み出し動作である
から、フラグ＃１２７−０は「１（有効）」となってい
るはずである。したがって、仮にフラグ＃１２７−０が
「０（無効）」である場合には、エラーとなる。

【０１２９】そして、かかるフラグ＃１２７−０が
「１」となっていれば、選択されたセル＃１２７−０の
内容が読み出される。本例では、かかるセル＃１２７−
０の内容が「１０１０１０１０１００００Ｂ」であるも
のとする。

【０１３０】次に、マイクロプロセッサ６による制御の
もと、読み出されたセルの内容の下位３ビット目及びゾ
ーン番号の下位ビットに基づいて、値Ｄが生成される。
ここで、値Ｄは、ゾーン番号の下位ビットが「０」であ
る場合には、読み出されたセルの内容の下位３ビット目
と同じ値となり、ゾーン番号の下位ビットが「１」であ
る場合には、読み出されたセルの内容の下位３ビット目
と逆の値となる。

【０１３１】そして、マイクロプロセッサ６による制御
のもと、ゾーン番号の上位ビット、値Ｄ、読み出された
セルの内容及びホストアドレスの上位１３ビット目〜上
位１７ビット目からなる５ビット（Ｂ）がこの順に結合
される。結合されたアドレスは、内部アドレスとなる。
この場合、ゾーン番号の上位１ビットは「０」であり、
値Ｄは「０」であり、読み出されたセルの内容は「１０
１０１０１０１００００Ｂ」であり、ホストアドレスの
上位１３ビット目〜上位１７ビット目からなる５ビット
（Ｂ）は「１１１００Ｂ」であることから、得られる内
部アドレスは、「００１０１０１０１０１００００１１
１００Ｂ」となる。

【０１３２】以上より、ホストアドレスから内部アドレ
スへの変換が完了する。

【０１３３】一方、ホストインターフェースブロック７
が有するタスクファイルレジスタ（図示せず）に外部読
み出しコマンドが格納されていることに応答して、マイ
クロプロセッサ６による制御のもと、フラッシュシーケ
ンサブロック１２が有するレジスタ（図示せず）に対す
る設定がなされる。かかる設定は、次のように行われ
る。

【０１３４】まず、マイクロプロセッサ６による制御の
もと、内部コマンドの一種である内部読み出しコマンド
がフラッシュシーケンサブロック１２内の所定のレジス
タ（図示せず）に設定される。さらに、マイクロプロセ
ッサ６による制御のもと、２０ビット長の内部アドレス
がフラッシュシーケンサブロック１２内の所定のレジス
タ（図示せず）に設定される。

【０１３５】このようにしてフラッシュシーケンサブロ
ック１２に含まれる各種レジスタに対する設定が完了す
ると、フラッシュシーケンサブロック１２による一連の
読み出し動作が実行される。フラッシュシーケンサブロ
ック１２による一連の読み出し動作は、次の通りであ
る。

【０１３６】まず、フラッシュシーケンサブロック１２
は、所定のレジスタに格納された内部アドレスの上位２
ビットに基づき、フラッシュメモリチップ２−０〜２−
３のうち、アクセスすべきページが属するフラッシュメ
モリチップに対応するチップ選択信号を活性化するよ
う、フラッシュメモリインターフェースブロック１０に
指示する。この場合、内部アドレスの上位２ビットは
「００Ｂ（０）」であるから、アクセスすべきページが
属するフラッシュメモリチップは、フラッシュメモリチ
ップ２−０であり、チップ選択信号＃０が活性化され
る。これにより、フラッシュメモリチップ２−０は、デ
ータの読み出しが可能な状態となる。一方、チップ選択
信号＃１〜＃３は、非活性状態が保たれる。

【０１３７】次に、フラッシュシーケンサブロック１２
は、所定のレジスタに格納された内部アドレスの下位１
８ビット「１０１０１０１０１００００１１１００Ｂ」
を、所定のレジスタに格納された内部読み出しコマンド
とともにバス１５に供給するよう、フラッシュメモリイ
ンターフェースブロック１０に指示する。バス１５に供
給された１８ビットの内部アドレス及び内部読み出しコ
マンドは、フラッシュメモリチップ２−０〜２−３に対
し共通に供給されるが、上述のとおり、チップ選択信号
＃０は活性状態となっており、チップ選択信号＃１〜＃
３は非活性状態となっているので、バス１５に供給され
た内部アドレス及び内部読み出しコマンドは、フラッシ
ュメモリチップ２−０に対してのみ有効となる。

【０１３８】これにより、フラッシュメモリチップ２−
０は、供給された１８ビットの内部アドレス「１０１０
１０１０１００００１１１００Ｂ」に格納されたデータ
の読み出しを実行する。ここで、供給された１８ビット
の内部アドレス「１０１０１０１０１００００１１１０
０Ｂ」のうち、上位１３ビットは物理ブロックを特定
し、下位５ビットは当該ブロック内の物理ページを特定
するために用いられる。この場合、上位１３ビットは
「１０１０１０１０１００００Ｂ」であり、下位５ビッ
トは「１１１００Ｂ」であるから、特定される物理ブロ
ックはブロック＃５４５６となり、特定される物理ペー
ジは物理ページ＃２８となる。すなわち、フラッシュメ
モリチップ２−０は、ブロック＃５４５６の物理ページ
＃２８に格納されたデータの読み出しを実行する。かか
る読み出し動作においては、ユーザ領域２５に格納され
たユーザデータのみならず、冗長領域２６に格納された
付加情報も読み出される。

【０１３９】尚、図１３において説明したように、本実
施態様においては、８つの物理ブロックが仮想的に結合
されて一つの仮想ブロックが構成されているので、フラ
ッシュメモリチップ２−０に属するブロック＃５４５６
の物理ページ＃２８は、仮想ページ＃２２４となる。

【０１４０】このようにしてフラッシュメモリチップ２
−０から読み出されたユーザデータ及び付加情報は、バ
ス１５を介してフラッシュメモリインターフェースブロ
ック１０に供給される。フラッシュメモリインターフェ
ースブロック１０がユーザデータ及び付加情報を受け取
ると、フラッシュシーケンサブロック１２による制御の
もと、付加情報に含まれるエラーコレクションコードが
抽出され、ユーザデータ及び抽出されたエラーコレクシ
ョンコードがＥＣＣブロック１１に供給される。ユーザ
データ及びエラーコレクションコードがＥＣＣブロック
１１に供給されると、ＥＣＣブロック１１は、エラーコ
レクションコードに基づき、ユーザデータに誤りがある
か否かを判断し、誤りがないと判断すれば、供給された
ユーザデータをそのままバッファ９に格納し、誤りがあ
ると判断すれば、これをエラーコレクションコードに基
づいて訂正し、訂正後のユーザデータをバッファ９に格
納する。このようにしてバッファ９に誤りのないユーザ
データが格納されると、フラッシュシーケンサブロック
１２による一連の読み出し動作が完了する。

【０１４１】そして、バッファ９に格納されたユーザデ
ータは、マイクロプロセッサ６による制御のもと、ホス
トインターフェースブロック７より、バス１３、コネク
タ４及びバス１４を介してホストコンピュータ５に供給
される。

【０１４２】以上により、一連の読み出し動作が完了す
る。

【０１４３】また、上記ホストアドレスに続く次のホス
トアドレス「０００００１１１１１１１１１１００００
１Ｂ」に対してデータの読み出しが要求された場合、図
１７から明らかなように、内部アドレスとしては、「０
０１１１０１１１００１００１１１１１００Ｂ」が生成
される。かかる内部アドレスにより特定される物理ペー
ジは、フラッシュメモリチップ２−０に属するブロック
＃７６２５の物理ページ＃２８となり、上記データの読
み出しが行われた仮想ブロックの仮想ページ＃２２５に
対応する。このように、本実施態様にかかるフラッシュ
メモリシステム１においては、連続するホストアドレス
が同じ仮想ブロックを構成する他の物理ブロック内の物
理ページに対応していることが分かる。その意義につい
ては、以下に詳述するデータの書き込み動作の説明にお
いて明らかとなる。

【０１４４】次に、本実施態様にかかるフラッシュメモ
リシステム１のデータの書き込み動作について説明す
る。

【０１４５】フラッシュメモリシステム１によるデータ
の書き込み動作においては、上述の通り、連続するホス
トアドレスが仮想ブロックを構成する異なる物理ブロッ
ク内の物理ページに対応していることから、連続するホ
ストアドレスに対してデータの書き込みが要求された場
合、これら各データは、ある仮想ブロック内の互いに異
なる物理ブロック内の物理ページに書き込まれることに
なる。ここで、仮想ブロックを構成する物理ブロック
は、上述の通り、原則として互いに異なるバンクに属し
ていることから、これら書き込み動作は一括して実行可
能である。以下、フラッシュメモリシステム１によるデ
ータの書き込み動作について、新規データの書き込み動
作、すなわち現在データが割り当てられていないホスト
アドレスに対して新しくデータを割り当てる動作と、デ
ータの上書き動作、すなわち、現在データが割り当てら
れているホストアドレスに対してこれと異なるデータを
割り当てる動作とに分けて詳細に説明する。

【０１４６】まず、フラッシュメモリシステム１による
新規データの書き込み動作について説明する。新規デー
タの書き込み動作においては、空きブロックにデータが
書き込まれる。

【０１４７】書き込み動作１（空きブロックにデータを
書き込む場合） 空きブロックにデータを書き込む場合、すなわち新規デ
ータの書き込み動作においては、仮想ブロックの生成、
生成された仮想ブロックの仮想ページ＃０〜＃７に対す
る冗長データの書き込み、生成された仮想ブロックの所
定の仮想ページに対するユーザデータの書き込みが実行
される。

【０１４８】ここでは、図１８に示すように、ホストコ
ンピュータ５より、バス１４、コネクタ４及びバス１３
を介して、外部コマンドの一種である外部書き込みコマ
ンドと、対応する仮想ブロックにデータが割り当てられ
ていない連続した複数のホストアドレス、例えば「００
０１０１０１０１０１０１００００００Ｂ」〜「０００
１０１０１０１０１０１０００１１１Ｂ」と、これら各
アドレスに書き込むべきデータとがフラッシュメモリシ
ステム１に供給された場合を例に説明する。ここでは、
これら連続するホストアドレスを、ホストアドレス＃０
〜＃７と呼ぶ。

【０１４９】まず、ホストアドレス＃０〜＃７及び外部
書き込みコマンドがコントローラ３に供給されると、こ
れらホストアドレス＃０〜＃７及び外部書き込みコマン
ドは、ホストインターフェースブロック７が有するタス
クファイルレジスタ（図示せず）に一時的に格納され
る。さらに、ホストアドレス＃０〜＃７にそれぞれ対応
する書き込みデータがコントローラ３に供給されると、
マイクロプロセッサ６による制御のもと、これらデータ
がＥＣＣブロック１１に送出される。これらデータの供
給を受けたＥＣＣブロック１１は、これらデータを解析
してエラーコレクションコードを生成し、これを一時的
に保持する。

【０１５０】次に、タスクファイルレジスタ（図示せ
ず）に格納されたホストアドレス＃０〜＃７が正しいア
ドレスであるか否か、すなわち、かかるホストアドレス
＃０〜＃７が、本来存在しない物理アドレスや無効なア
ドレスを示していないか否かが、ホストインターフェー
スブロック７によって判定される。

【０１５１】かかる判定の結果、タスクファイルレジス
タ（図示せず）に格納されたホストアドレス＃０〜＃７
が有効なアドレスであると判断されれば、アドレス変換
テーブル２９を用いて内部アドレスに変換される。一
方、これが異常なアドレスであると判断されれば、ホス
トインターフェースブロック７が有するエラーレジスタ
（図示せず）がセットされ、ホストコンピュータは、か
かるレジスタの内容を参照することにより、エラーの発
生を知ることができる。

【０１５２】本例では、ホストアドレス＃０〜＃７が
「０００１０１０１０１０１０００００１００Ｂ」〜
「０００１０１０１０１０１０１０００１１１Ｂ」であ
るから、ホストアドレス＃０〜＃７の上位１２ビット
（Ａ）が「０００１０１０１０１０１Ｂ」を１０００で
除した場合の商は「００Ｂ（０）」であり、剰余は「０
１０１０１０１０１Ｂ（３４１）」となる。これによ
り、選択されるゾーンはゾーン＃０となり、選択される
仮想ブロック表示領域は、対応するテーブル内の仮想ブ
ロック表示領域＃３４１となる。どのテーブルがゾーン
＃０に対応するテーブルであるのかは、上述のとおり、
管理テーブル３０に表示されている。また、ホストアド
レス＃０〜＃７の下位３ビット（Ｃ）がそれぞれ「００
０Ｂ（０）」〜「１１１Ｂ（７）」であるから、選択さ
れるセルは、セル＃３４１−０〜セル＃３４１−７とな
る。

【０１５３】しかしながら、本例は、新規データの書き
込み動作、すなわち対応する仮想ブロックに現在データ
が割り当てられていないホストアドレスに対して新しく
データを割り当てる動作であるので、対応する仮想ブロ
ック表示領域＃３４１内の各フラグ＃３４１−０〜＃３
４１−７はいずれも「０（無効）」を示しているはずで
ある。このため、このままアドレス変換テーブル２９を
用いた内部アドレスの生成を行うことはできず、以下に
説明する新たな仮想ブロックの割り当てが行われる。
尚、これらフラグ＃３４１−０〜＃３４１−７が「１
（有効）」となっている場合は、当該書き込み処理は
「データの上書き処理」であり、その動作については後
述する。

【０１５４】新たな仮想ブロックの割り当ては、次のよ
うに行われる。まず、マイクロプロセッサ６による制御
のもと、消去済みブロックキュー３２を構成するキュー
セット＃０〜＃３のうち、ゾーン＃０に対応するテーブ
ル（例えば、テーブル＃０）に対応するキューセット、
例えば、キューセット＃０が選択され、かかるキューセ
ット＃０を構成する各キュー＃０−０〜＃０−７に格納
された内容が読み出される。上述のとおり、各キューに
格納されているのは、消去済みブロックの物理アドレス
である。本例では、これらキュー＃０−０〜＃０−７の
内容がそれぞれ「０００００００１１１０００Ｂ（５
６）」、「０１１００００１１０００１Ｂ（３１２
１）」、「０１０１１１１１１００１０Ｂ（３０５
８）」、「００００１００００００１１Ｂ（２５
９）」、「１１０００１１００１１００（６３４
８）」、「１０００００１０１１１０１（４１８
９）」、「０１０１１１１０００１１０（３０１
４）」、「００００００００００１１１（７）」である
ものとする。

【０１５５】キュー＃０−０〜＃０−７に格納された内
容が読み出されると、これらが仮想ブロック表示領域＃
３４１のセル＃３４１−０〜セル＃３４１−７にそれぞ
れ格納され、対応する各フラグ＃３４１−０〜＃３４１
−７が全て「１（有効）」に書き換えられる。これによ
り、仮想ブロックの生成が完了する。

【０１５６】そして、ゾーン番号の上位１ビット、値
Ｄ、読み出されたキューの内容、及びホストアドレスの
上位１３ビット目〜上位１７ビット目からなる５ビット
（Ｂ）がこの順に結合され、ホストアドレス＃０〜＃７
にそれぞれ対応する内部アドレス＃０〜＃７が生成され
る。本例においては、内部アドレス＃０〜＃７はそれぞ
れ図１８に示す値となる。

【０１５７】以上より、ホストアドレス＃０〜＃７から
内部アドレス＃０〜＃７への変換が完了する。上述のと
おり、内部アドレスの上位２ビットは、アクセスすべき
フラッシュメモリチップの番号を示し、内部アドレスの
上位３ビット目〜上位１５ビット目は、アクセスすべき
物理ブロックアドレスを示し、内部アドレスの下位５ビ
ットは、アクセスすべき物理ページを示している。した
がって、内部アドレス＃０によって特定される物理ペー
ジは、フラッシュメモリチップ２−０の物理ブロック＃
５６の物理ページ＃８となり、内部アドレス＃１によっ
て特定される物理ページは、フラッシュメモリチップ２
−０の物理ブロック＃３１２１の物理ページ＃８とな
り、内部アドレス＃２によって特定される物理ページ
は、フラッシュメモリチップ２−０の物理ブロック＃３
０５８の物理ページ＃８となり、内部アドレス＃３によ
って特定される物理ページは、フラッシュメモリチップ
２−０の物理ブロック＃２５９の物理ページ＃８とな
り、内部アドレス＃４によって特定される物理ページ
は、フラッシュメモリチップ２−１の物理ブロック＃６
３４８の物理ページ＃８となり、内部アドレス＃５によ
って特定される物理ページは、フラッシュメモリチップ
２−１の物理ブロック＃４１８９の物理ページ＃８とな
り、内部アドレス＃６によって特定される物理ページ
は、フラッシュメモリチップ２−１の物理ブロック＃３
０１４の物理ページ＃８となり、内部アドレス＃７によ
って特定される物理ページは、フラッシュメモリチップ
２−１の物理ブロック＃７の物理ページ＃８となり、こ
れらは、互いに異なるバンクに属している。

【０１５８】さらに、ホストインターフェースブロック
７が有するタスクファイルレジスタ（図示せず）に外部
書き込みコマンドが格納されていることに応答して、マ
イクロプロセッサ６による制御のもと、フラッシュシー
ケンサブロック１２が有するレジスタ（図示せず）に対
する設定がなされる。かかる設定は、次のように行われ
る。

【０１５９】まず、マイクロプロセッサ６による制御の
もと、内部コマンドの一種であるデータ転送コマンド及
び内部書き込みコマンドがフラッシュシーケンサブロッ
ク１２内の所定のレジスタ（図示せず）に設定される。
さらに、マイクロプロセッサ６による制御のもと、上記
生成された８つの内部アドレス＃０〜＃７がフラッシュ
シーケンサブロック１２内の所定のレジスタ（図示せ
ず）に設定される。

【０１６０】このようにしてフラッシュシーケンサブロ
ック１２に含まれる各種レジスタ（図示せず）に対する
設定が完了すると、フラッシュシーケンサブロック１２
による一連の書き込み動作が実行される。本例において
は、フラッシュシーケンサブロック１２による一連の書
き込み動作は、仮想ブロック＃３４１の仮想ページ＃０
〜＃７に対する各種冗長データの書き込み、並びに、仮
想ブロック＃３４１の仮想ページ＃６４〜＃７１に対す
るユーザデータ及び各種冗長データの書き込みの順に実
行される。

【０１６１】図１９は、一連の書き込み動作を概略的に
示すタイミング図である。

【０１６２】まず、フラッシュシーケンサブロック１２
は、仮想ブロック＃３４１の仮想ページ＃０に対応する
内部アドレス＃８を生成する。ここで、仮想ブロック＃
３４１の仮想ページ＃０に対応する内部アドレス＃８と
は、フラッシュメモリチップ２−０内の物理ブロック＃
５６の物理ページ＃０に対応し、その値は、「００００
０００００１１１００００００００Ｂ」である。

【０１６３】次に、このようにして生成された内部アド
レス＃８の上位２ビットに基づいて、フラッシュメモリ
チップ２−０〜２−３のうち、アクセスすべきページが
属するフラッシュメモリチップに対応するチップ選択信
号を活性化するよう、フラッシュメモリインターフェー
スブロック１０に指示する。この場合、内部アドレス＃
８の上位２ビットは「００Ｂ（０）」であるから、チッ
プ選択信号＃０が活性化される。これにより、フラッシ
ュメモリチップ２−０は、データの書き込みが可能な状
態となる。一方、チップ選択信号＃１〜＃３は、非活性
状態が保たれる。

【０１６４】次に、フラッシュシーケンサブロック１２
は、上記内部アドレス＃８の下位１８ビット「００００
０００１１１００００００００Ｂ」を、所定のレジスタ
（図示せず）に格納されたデータ転送コマンドとともに
バス１５に供給するよう、フラッシュメモリインターフ
ェースブロック１０に指示する。バス１５に供給された
内部アドレス＃８の下位１８ビット及びデータ転送コマ
ンドは、フラッシュメモリチップ２−０〜２−３に対し
共通に供給されるが、上述のとおり、チップ選択信号＃
０は活性状態となっており、チップ選択信号＃１〜＃３
は非活性状態となっているので、バス１５に供給された
内部アドレス＃８の下位１８ビット及びデータ転送コマ
ンドは、フラッシュメモリチップ２−０に対してのみ有
効となる。このとき、内部アドレスの上位１３ビット目
〜上位１５ビット目からなる３ビットである「０００Ｂ
（０）」に基づき、フラッシュメモリチップ２−０に設
けられたレジスタ＃０が活性化される（転送先指定）。

【０１６５】これにより、フラッシュメモリチップ２−
０は、供給された内部アドレス＃８の下位１８ビット
「０００００００１１１００００００００Ｂ」に対応す
るページに書き込まれるべきデータのレジスタ＃０への
受け入れが許可された状態となる。

【０１６６】次に、仮想ブロック＃３４１の仮想ページ
＃０に書き込むべきデータが、フラッシュシーケンサブ
ロック１２により、フラッシュメモリインターフェース
ブロック１０を介して、バス１５に供給される。ここ
で、仮想ブロック＃３４１の仮想ページ＃０とは、フラ
ッシュメモリチップ２−０内の物理ブロック＃５６の物
理ページ＃０に対応し、ここに書き込むべきデータと
は、仮想ブロックアドレス、セル番号及びその他の付加
情報であり、これらはいずれも冗長領域２６に書き込ま
れるデータである。この場合、仮想ブロックアドレスは
「０１０１０１０１０１Ｂ（３４１）」であり、セル番
号は「００Ｂ（０）」である。この場合、フラッシュメ
モリチップ２−０に設けられたレジスタ＃０が活性化さ
れているため、バス１５に供給されたこれら仮想ブロッ
クアドレス、セル番号及びその他の付加情報は、フラッ
シュメモリチップ２−０内のレジスタ＃０に格納される
（データ転送）。

【０１６７】次に、フラッシュシーケンサブロック１２
は、仮想ブロック＃３４１の仮想ページ＃１に対応する
内部アドレス＃９を生成し、フラッシュメモリチップ２
−０内のレジスタ＃１に、レジスタ＃０に格納した情報
と同じ情報を格納させる。ここで、仮想ブロック＃３４
１の仮想ページ＃１に対応する内部アドレス＃９とは、
フラッシュメモリチップ２−０内の物理ブロック＃３１
２１の物理ページ＃０に対応し、その値は、「０００１
１００００１１０００１０００００Ｂ」である。

【０１６８】このような転送先指定処理及びデータ転送
処理が、内部アドレス＃１０及び＃１１を用いることに
より仮想ブロック＃３４１の仮想ページ＃２、＃３に対
しても行われ、これにより、フラッシュメモリチップ２
−０内に備えられたレジスタ＃０〜＃３への仮想ブロッ
クアドレス、セル番号及びその他の付加情報の一時的な
格納が完了する。ここで、仮想ブロック＃３４１の仮想
ページ＃２、＃３は、フラッシュメモリチップ２−０の
物理ブロック＃３０５８の物理ページ＃０及びフラッシ
ュメモリチップ２−０の物理ブロック＃２５９の物理ペ
ージ＃０にそれぞれ対応し、レジスタ＃２、＃３に格納
される仮想ブロックアドレス、セル番号及びその他の付
加情報は、レジスタ＃０に格納したこれらと同じ内容で
ある。

【０１６９】次に、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納された内部書き
込みコマンドを、フラッシュメモリチップ２−０に対し
て発行する（書き込み命令）。

【０１７０】これに応答して、フラッシュメモリチップ
２−０は、レジスタ＃０〜＃３に格納されているデータ
及びエラーコレクションコード等の付加情報を、転送先
指定処理によって指定されたアドレスに一斉に書き込む
（フラッシュプログラミング）。

【０１７１】フラッシュメモリチップ２−０がフラッシ
ュプログラミングを実行している間、フラッシュシーケ
ンサブロック１２は、仮想ブロック＃３４１の仮想ペー
ジ＃４〜＃７に対応する内部アドレス＃１２〜＃１５を
生成し、フラッシュメモリチップ２−１内に備えられた
レジスタ＃４〜＃７へ仮想ブロックアドレス、セル番号
及びその他の付加情報を一時的に格納する。ここで、仮
想ブロック＃３４１の仮想ページ＃４〜＃７は、それぞ
れフラッシュメモリチップ２−１の物理ブロック＃６３
４８、＃４１８９、＃３０１４、＃７の物理ページ＃０
にそれぞれ対応し、格納すべき内容は、フラッシュメモ
リチップ２−０のレジスタ＃０に格納したこれらと同じ
内容である。

【０１７２】そして、フラッシュシーケンサブロック１
２は、所定のレジスタ（図示せず）に格納された内部書
き込みコマンドを、フラッシュメモリチップ２−１に対
して発行する（書き込み命令）。

【０１７３】このようにして、仮想ブロック＃３４１の
仮想ページ＃０〜＃７に対する一連の書き込み処理が完
了すると、次に、仮想ブロック＃３４１の仮想ページ＃
６４〜＃７１に対するユーザデータ及び各種冗長データ
の書き込みが実行される。

【０１７４】フラッシュシーケンサブロック１２による
仮想ブロック＃３４１の仮想ページ＃６４〜＃７１に対
する一連の書き込み動作も、図１９に示されるタイミン
グで実行され、書き込まれるデータに、ホストアドレス
＃０〜＃７に対応するユーザデータ及び対応するエラー
コレクションコードが追加される他、上述した仮想ブロ
ック＃３４１の仮想ページ＃０〜＃７に対する一連の書
き込み動作と同様の動作が行われる。このようにして、
フラッシュシーケンサブロック１２による一連の書き込
み動作が完了する。

【０１７５】かかる一連の書き込み動作においては、連
続するホストアドレス＃０〜＃７に対応するデータが、
それぞれ異なるバンク＃０〜＃７に属する異なる物理ブ
ロック内に書き込まれた点が重要である。これら８つの
物理ブロックは、上述のとおり一つの仮想ブロック＃３
４１を構成し、連続するホストアドレス＃０〜＃７に対
応するデータは、当該仮想ブロック＃３４１内の連続す
る仮想ページ＃６４〜＃７１に書き込まれたことにな
る。

【０１７６】また、上記の例では、各物理ブロックの先
頭ページである仮想ページ＃０〜＃７以外のページ（仮
想ページ＃６４〜＃７１）にも、仮想ブロックアドレス
やセル番号を書き込んでいるが、これを省略しても構わ
ない。

【０１７７】また、上記の例では、キュー＃０−０〜＃
０−７に格納されていた物理アドレスの下位３ビットが
それぞれ「０００Ｂ（０）」〜「１１１Ｂ（７）」であ
ったことから、連続するホストアドレス＃０〜＃７に対
応するデータが書き込まれるべき物理ブロックがそれぞ
れ異なるバンク＃０〜＃７に属していたが、代替処理が
行われている場合には、下位３ビットが同じである物理
アドレスがこれらキューに格納されていることがあり、
この場合には、あるホストアドレスに対応するデータが
書き込まれるべき物理ブロックと、他のホストアドレス
に対応するデータが書き込まれるべき物理ブロックが、
互いに同じバンクに属することになる。したがって、こ
の場合、一つのフラッシュメモリチップに対するフラッ
シュプログラミングを２回に分けて実行する必要があ
る。

【０１７８】このように、本実施態様によるフラッシュ
メモリシステム１では、「仮想ブロック」という概念を
用い、互いに異なるフラッシュメモリチップに属する複
数のブロックを仮想的に一つのブロックとして取り扱っ
ているので、ホストコンピュータ５から、連続する複数
アドレスに対してデータ書き込み要求がなされた場合
に、複数のデータについて同時にフラッシュプログラミ
ングを実行することができるので、一連のデータ書き込
みに要する時間を大幅に短縮させることが可能となる。
すなわち、一連のデータ書き込み動作のうち、フラッシ
ュプログラミングには比較的長い時間、典型的には約２
００μｓｅｃ程度が必要とされるところ、本実施態様に
よるフラッシュメモリシステム１によれば、かかるフラ
ッシュプログラミングを複数の物理ページについて同時
に実行可能であることから、一連のデータ書き込みに要
する時間は大幅に短縮される。

【０１７９】尚、仮想ブロックを構成する物理ブロック
を２つのフラッシュメモリチップから選択している意義
については、以下に詳述するデータの上書き動作の説明
において明らかとなる。

【０１８０】書き込み動作２（仮想ブロックにデータを
上書きする場合） すでにデータの格納されている仮想ブロック（使用済み
ブロック）にデータを追加して書き込む場合、「ブロッ
ク間転送」が行われる。

【０１８１】ここで、ブロック間転送について説明す
る。

【０１８２】上述のとおり、フラッシュメモリチップ２
−０〜２−３を構成するフラッシュメモリセル１６は、
これをメモリセル単位にて消去状態から書込状態へ変化
させることはできる一方、これを書込状態から消去状態
へ変化させることは、メモリセル単位で行うことができ
ず、ブロック単位でしか行うことができない。このた
め、ある物理ページにデータを書き込む際には、その物
理ページのユーザ領域２５及び冗長領域２６を構成する
全てのフラッシュメモリセル１６が消去状態となってい
る必要があり、既に何らかのデータが書き込まれている
物理ページ、すなわち、その物理ページのユーザ領域２
５を構成するフラッシュメモリセル１６が一つでも書込
状態となっているページに、これと異なるデータを直接
上書きすることはできない。したがって、既にデータの
書き込まれた物理ページに対し、これと異なる新しいデ
ータを書き込むためには、一旦、この物理ページが属す
る物理ブロックを構成するフラッシュメモリセル１６を
全て消去状態とし、その後に新しいデータを書き込むと
いう処理が必要となる。

【０１８３】したがって、ある物理ページに格納された
古いデータに新しいデータを上書きしようとする場合、
この物理ページが属する物理ブロックに含まれる他の物
理ページに格納されたデータが消失するのを防ぐために
は、当該他の物理ページに格納されたデータを、他の物
理ブロックに移動させるという処理が必要となるのであ
る。

【０１８４】このような上書き処理に伴うデータの移動
が「ブロック間転送」と呼ばれる。尚、本明細書におい
ては、転送元の物理ブロックの物理ブロックアドレスを
「転送元ブロックアドレス」、転送先の物理ブロックの
物理ブロックアドレスを「転送先ブロックアドレス」と
呼ぶ。

【０１８５】以下、本実施態様にかかるフラッシュメモ
リシステム１によるデータの上書き動作について説明す
る。

【０１８６】フラッシュメモリシステム１によるデータ
の上書き動作においては、まず、消去済みブロックキュ
ー３２を用いることによって、転送先の物理ブロックか
らなる新たな仮想ブロック（転送先仮想ブロック）が生
成される。次に、転送元の物理ブロックからなる仮想ブ
ロック（転送元仮想ブロック）に含まれる仮想ページの
うち、書き込み対象である仮想ページ以前の各仮想ペー
ジに格納されているデータが、転送先仮想ブロックの同
じ仮想ページにブロック間転送される。次に、上書きす
べきデータが転送先仮想ブロックの対応する仮想ページ
に書き込まれ、そして、転送元仮想ブロックに含まれる
仮想ページのうち、書き込み対象である仮想ページ以降
の各仮想ページに格納されているデータが、転送先仮想
ブロックの同じ仮想ページにブロック間転送される。そ
の後、転送元仮想ブロックを構成する各物理ブロックが
ブロック消去されて、一連の処理が完了する。

【０１８７】かかるブロック間転送においては、原則と
して、転送元仮想ブロックのバンク＃０〜＃３に格納さ
れていたデータは転送先仮想ブロックのバンク＃４〜＃
７に転送され、転送元仮想ブロックのバンク＃４〜＃７
に格納されていたデータは転送先仮想ブロックのバンク
＃０〜＃３に転送される。つまり、バンクの入れ替えが
行われる。本明細書においては、このようなバンクの入
れ替えを「反転処理」と呼ぶことがある。かかる反転処
理につき、図面を用いて説明する。

【０１８８】図２０は、スロット＃０〜＃７にそれぞれ
バンク＃０〜＃７が割り当てられている仮想ブロックＡ
に対して上書きが発生した場合における反転処理の様子
を模式的に示す図である。

【０１８９】図２０に示されるように、スロット＃０〜
＃７にそれぞれバンク＃０〜＃７が割り当てられている
仮想ブロックＡに対して上書きが発生し、仮想ブロック
Ａに格納されているデータが新たな仮想ブロックＢにブ
ロック間転送される場合、転送元仮想ブロックである仮
想ブロックＡのバンク＃０〜＃３に格納されていたデー
タは、転送先仮想ブロックである仮想ブロックＢのバン
ク＃４〜＃７に転送され、仮想ブロックＡのバンク＃４
〜＃７に格納されていたデータは仮想ブロックＢのバン
ク＃０〜＃３に転送される。このため、原則として、各
ブロック間転送はいずれも異なるフラッシュメモリチッ
プ間において実行されることになる。

【０１９０】以下に詳述するが、ブロック間転送におい
ては、コントローラ３は転送元の物理ブロックから１ペ
ージ分のデータを読み出し、これを転送先の物理ブロッ
クの対応する物理ページに書き込むという処理を連続的
に行う必要があるが、このようにブロック間転送を異な
るフラッシュメモリチップ間において行えば、コントロ
ーラ３は、転送先の物理ブロックがフラッシュプログラ
ミングを実行している間に、次に転送すべきデータを転
送元の物理ブロックから読み出すことができ、一連の処
理をより高速に行うことが可能となる。

【０１９１】但し、代替処理が行われている結果、仮想
ブロックのスロット＃０〜＃３を構成する４つの物理ブ
ロックが２つのフラッシュメモリチップに跨って存在し
ている場合においては、同じフラッシュメモリチップ内
においてブロック間転送が行われることがある。この様
子についても図面を用いて説明する。

【０１９２】図２１は、代替処理によりスロット＃３に
フラッシュメモリチップ２−１のバンク＃６が割り当て
られている仮想ブロックＣに対して上書きが発生した場
合における反転処理の様子を模式的に示す図である。

【０１９３】図２１に示されるように、スロット＃３に
おいて、他のフラッシュメモリチップに属する物理ブロ
ックが代替使用されている仮想ブロックＣに対して上書
きが発生し、仮想ブロックＣに格納されているデータが
新たな仮想ブロックＤにブロック間転送される場合、ス
ロット＃３については、同じフラッシュメモリチップ２
−１内において、ブロック間転送が行われることにな
る。この場合、一連のブロック間転送に要する時間は、
図２０に示した場合に比べて若干長くなる。したがっ
て、代替処理が行われている仮想ブロックに対してデー
タの上書きが発生した場合、場合によっては反転処理を
行わない方がより高速に一連のブロック間転送を実行で
きる場合もあり得る。

【０１９４】この点に着目し、本実施態様においては、
データの上書きが発生した場合、転送元仮想ブロックを
構成する各物理ブロックがいずれのフラッシュメモリチ
ップに属しているかを判断し、これに基づいて、反転処
理を行うか否かを決定している。かかる決定の基準とし
ては特に限定されないが、スロット＃０〜＃３を構成す
る各物理ブロックのうち、一方のフラッシュメモリチッ
プ（例えば２−０）に属している物理ブロックの数をカ
ウントし、これが３つ以上（３つ又は４つ）であれば、
スロット＃０〜＃３が他方のフラッシュメモリチップ
（例えば２−１）に割り当てられ、スロット＃４〜＃７
が上記一方のフラッシュメモリチップに割り当てられる
ようにブロック間転送し、１つ以下（１つ又はゼロ）で
あれば、逆に、スロット＃０〜＃３が上記一方のフラッ
シュメモリチップに割り当てられ、スロット＃４〜＃７
が上記他方のフラッシュメモリチップに割り当てられる
ようにブロック間転送すればよい。この場合、一方のフ
ラッシュメモリチップに属している物理ブロックの数が
２つであれば、さらにスロット＃４〜＃７を構成する各
物理ブロックのうち、上記他方のフラッシュメモリチッ
プに属している物理ブロックの数をカウントし、これが
２つ以上（２つ〜４つ）であれば、スロット＃０〜＃３
が上記他方のフラッシュメモリチップに割り当てられ、
スロット＃４〜＃７が上記一方のフラッシュメモリチッ
プに割り当てられるようにブロック間転送し、１つ以下
（１つ又はゼロ）であれば、逆に、スロット＃０〜＃３
が上記一方のフラッシュメモリチップに割り当てられ、
スロット＃４〜＃７が上記他方のフラッシュメモリチッ
プに割り当てられるようにブロック間転送すればよい。

【０１９５】これにより、代替処理が行われていない仮
想ブロックに対してデータの上書きが発生した場合には
常に反転処理が行われ、他のフラッシュメモリチップへ
の所定数以上の代替処理が行われている仮想ブロックに
対してデータの上書きが発生した場合には反転処理が行
われなくなり、より高速なブロック間転送を担保するこ
とが可能となる。

【０１９６】以下、具体例に基づいてより詳細に説明す
る。

【０１９７】本具体例においては、ホストコンピュータ
５より、バス１４、コネクタ４及びバス１３を介して、
外部コマンドの一種である外部書き込みコマンドと、８
つのホストアドレス「１１００１１００１１００１１０
０１０００Ｂ」〜「１１００１１００１１００１１００
１１１１Ｂ」と、これら各アドレスに書き込むべきデー
タとがフラッシュメモリシステム１に供給された場合を
例に説明する。ここでは、これら連続するホストアドレ
スを、ホストアドレス＃８〜＃１５と呼ぶ。

【０１９８】まず、ホストアドレス＃８〜＃１５及び外
部書き込みコマンドがコントローラ３に供給されると、
これらホストアドレス＃８〜＃１５及び外部書き込みコ
マンドは、ホストインターフェースブロック７が有する
タスクファイルレジスタ（図示せず）に一時的に格納さ
れる。さらに、ホストアドレス＃８〜＃１５にそれぞれ
対応する書き込みデータがコントローラ３に供給される
と、マイクロプロセッサ６による制御のもと、これらデ
ータがＥＣＣブロック１１に送出される。これらデータ
の供給を受けたＥＣＣブロック１１は、これらデータを
解析してエラーコレクションコードを生成し、これを一
時的に保持する。

【０１９９】次に、アドレス変換テーブル２９を用いた
転送元ブロックアドレス及び転送先ブロックアドレスの
生成が行われる。

【０２００】本例では、ホストアドレス＃８〜＃１５が
「１１００１１００１１００１１００１０００Ｂ」〜
「１１００１１００１１００１１００１１１１Ｂ」であ
るから、ホストアドレス＃８〜＃１５の上位１２ビット
（Ａ）が「１１００１１００１１００Ｂ」を１０００で
除した場合の商は「１１Ｂ（３）」であり、剰余は「０
１０００１０１００Ｂ（２７６）」となる。これによ
り、選択されるゾーンはゾーン＃３となり、選択される
仮想ブロック表示領域は、対応するテーブル内の仮想ブ
ロック表示領域＃２７６となる。また、ホストアドレス
＃８〜＃１５の下位３ビット（Ｃ）がそれぞれ「０００
Ｂ（０）」〜「１１１Ｂ（７）」であるから、選択され
るセルは、セル＃２７６−０〜セル＃２７６−７とな
る。

【０２０１】次に、マイクロプロセッサ６による制御の
もと、ＳＲＡＭワークエリア８に格納されているアドレ
ス変換テーブル２９の対応するテーブルから仮想ブロッ
ク表示領域＃２７６が選択され、セル＃２７６−０〜セ
ル＃２７６−７の内容が読み出される。ここで本例は、
データの上書き処理であるから、仮想ブロック＃２７６
にはすでにデータが割り当てられており、このため、対
応する各フラグ＃２７６−０〜＃２７６−７はいずれも
「１」を示しているはずである。

【０２０２】セル＃２７６−０〜セル＃２７６−７に格
納された内容が読み出されると、マイクロプロセッサ６
による制御のもと、これを用いて転送元ブロックアドレ
スが生成される。

【０２０３】図２２は、転送元ブロックアドレスの生成
方法を示す図である。

【０２０４】図２２に示されるように、転送元ブロック
アドレスの生成においては、マイクロプロセッサ６によ
る制御のもと、ゾーン番号の上位ビット、値Ｄ及び読み
出されたセルの内容がこの順に結合され、ホストアドレ
ス＃８〜＃１５にそれぞれ対応する転送元ブロックアド
レス＃０〜＃７が生成される。ここでは、ゾーン番号の
下位ビットが「１」であるから、値Ｄとしては、読み出
されたセルの内容の下位３ビット目と逆の値となってい
る。これにより、転送元ブロックアドレス＃０〜＃７は
それぞれ図２２に示す値となる。

【０２０５】これにより、転送元ブロックアドレス＃０
〜＃７の生成が完了する。

【０２０６】転送元ブロックアドレス＃０〜＃７の生成
が完了すると、マイクロプロセッサ６による制御のも
と、転送先ブロックアドレスが生成される。

【０２０７】図２３は、転送先ブロックアドレスの生成
方法を示す図である。

【０２０８】転送先ブロックアドレスの生成において
は、まず、マイクロプロセッサ６による制御のもと、転
送元ブロックアドレス＃０〜＃３の上位２ビット目
（Ｄ）が参照され、これがゾーン番号の下位ビット
（１）と一致している転送元ブロックアドレスの数がカ
ウントされる。

【０２０９】次に、消去済みブロックキュー３２を構成
するキューセット＃０〜＃３のうち、ゾーン＃３に対応
するテーブル（例えば、テーブル＃１）に対応するキュ
ーセット、例えば、キューセット＃２が選択され、かか
るキューセット＃２を構成する各キュー＃２−０〜＃２
−７に格納された内容が読み出される。そして、キュー
＃２−０〜＃２−７に格納された内容が読み出される
と、マイクロプロセッサ６による制御のもと、ゾーン番
号の上位１ビット、値Ｄ及び読み出されたキューの内容
がこの順に結合される。

【０２１０】この場合、上記カウントされた値が３以上
（３又は４）であれば、キュー＃２−０〜＃２−３を用
いて生成された内容が転送先ブロックアドレス＃４〜＃
７とされ、キュー＃２−４〜＃２−７を用いて生成され
た内容が転送先ブロックアドレス＃０〜＃３とされる。
一方、上記カウントされた値が１以下（１又は０）であ
れば、キュー＃２−０〜＃２−３を用いて生成された内
容が転送先ブロックアドレス＃０〜＃３とされ、キュー
＃２−４〜＃２−７を用いて生成された内容が転送先ブ
ロックアドレス＃４〜＃７とされる。

【０２１１】また、上記カウントされた値が２であれ
ば、マイクロプロセッサ６による制御のもと、転送元ブ
ロックアドレス＃４〜＃７の上位２ビット目（Ｄ）がさ
らに参照され、これがゾーン番号の下位ビット（１）と
一致している転送元ブロックアドレスの数がカウントさ
れる。その結果、上記カウントされた値が２以上（２〜
４）であれば、キュー＃２−０〜＃２−３を用いて生成
された内容が転送先ブロックアドレス＃４〜＃７とさ
れ、キュー＃２−４〜＃２−７を用いて生成された内容
が転送先ブロックアドレス＃０〜＃３とされる。一方、
上記カウントされた値が１以下（１又は０）であれば、
キュー＃２−０〜＃２−３を用いて生成された内容が転
送先ブロックアドレス＃０〜＃３とされ、キュー＃２−
４〜＃２−７を用いて生成された内容が転送先ブロック
アドレス＃４〜＃７とされる。

【０２１２】本例においては、転送元ブロックアドレス
＃０〜＃３のうち、上位２ビット目（Ｄ）がゾーン番号
の下位ビット（１）と一致しているものが４つあること
から、キュー＃２−０〜＃２−３を用いて生成された内
容が転送先ブロックアドレス＃４〜＃７とされ、キュー
＃２−４〜＃２−７を用いて生成された内容が転送先ブ
ロックアドレス＃０〜＃３とされる。これにより、本例
においては、ホストアドレス＃８〜＃１５にそれぞれ対
応する転送先ブロックアドレス＃０〜＃７は、それぞれ
図２３に示す値となる。

【０２１３】これにより、転送先ブロックアドレス＃０
〜＃７の生成が完了する。

【０２１４】以上の処理が完了すると、次に、マイクロ
プロセッサ６による制御のもと、フラッシュシーケンサ
ブロック１２が有するレジスタ（図示せず）に対する設
定がなされる。かかる設定は、次のように行われる。

【０２１５】まず、マイクロプロセッサ６による制御の
もと、データ転送コマンド、内部書き込みコマンド及び
内部読み出しコマンドがフラッシュシーケンサブロック
１２内の所定のレジスタ（図示せず）に設定される。さ
らに、マイクロプロセッサ６による制御のもと、上記生
成された転送元ブロックアドレス＃０〜＃７及び転送先
ブロックアドレス＃０〜＃７がフラッシュシーケンサブ
ロック１２内の所定のレジスタ（図示せず）に設定され
る。

【０２１６】このようにしてフラッシュシーケンサブロ
ック１２に含まれる各種レジスタ（図示せず）に対する
設定が完了すると、フラッシュシーケンサブロック１２
による一連の書き込み動作が実行される。フラッシュシ
ーケンサブロック１２による一連の書き込み動作は、次
の通りである。

【０２１７】まず、フラッシュシーケンサブロック１２
は、所定のレジスタに格納された転送元ブロックアドレ
ス＃０に「０００００Ｂ（０）」を付加して２０ビット
の転送元内部アドレスを生成する。この場合、転送元内
部アドレスは、「１１１１０１００１１０００００００
０００Ｂ」となる。次に、フラッシュシーケンサブロッ
ク１２は、生成された転送元内部アドレスの上位２ビッ
トに基づき、フラッシュメモリチップ２−０〜２−３の
うち、アクセスすべきページが属するフラッシュメモリ
チップに対応するチップ選択信号を活性化するよう、フ
ラッシュメモリインターフェースブロック１０に指示す
る。この場合、生成された転送元内部アドレスの上位２
ビットは「１１Ｂ（３）」であるから、アクセスすべき
ページが属するフラッシュメモリチップは、フラッシュ
メモリチップ２−３であり、チップ選択信号＃３が活性
化される。これにより、フラッシュメモリチップ２−３
は、データの読み出しが可能な状態となる。一方、チッ
プ選択信号＃０〜＃２は、非活性状態が保たれる。

【０２１８】次に、フラッシュシーケンサブロック１２
は、転送元内部アドレスの下位１８ビット「１１０１０
０１１００００００００００Ｂ」を、所定のレジスタに
格納された内部読み出しコマンドとともにバス１５に供
給するよう、フラッシュメモリインターフェースブロッ
ク１０に指示する。

【０２１９】これにより、フラッシュメモリチップ２−
３は、供給された転送元内部アドレスの下位１８ビット
「１１０１００１１００００００００００Ｂ」に格納さ
れたデータの読み出しを実行する。すなわち、フラッシ
ュメモリチップ２−３は、物理ブロック＃６７５２の物
理ページ＃０に格納されたデータの読み出しを実行す
る。尚、フラッシュメモリチップ２−３の物理ブロック
＃６７５２の物理ページ＃０は、仮想ブロック＃２７６
の仮想ページ＃０に対応する。

【０２２０】このようにしてフラッシュメモリチップ２
−０から読み出されたデータは、バス１５を介してフラ
ッシュメモリインターフェースブロック１０に供給され
る。フラッシュメモリインターフェースブロック１０が
ユーザデータを受け取ると、これがバッファ９に一時的
に格納されるとともに、ＥＣＣブロック１１に送出さ
れ、新たにエラーコレクションコードの生成が行われ
る。ＥＣＣブロック１１にて新たに生成されたエラーコ
レクションコードは、ＥＣＣブロック１１内に一時的に
保持される。

【０２２１】このような読み出し動作が、転送元ブロッ
クアドレス＃１〜＃３に「０００００Ｂ（０）」が付加
されることによって次々と実行され、その結果、仮想ブ
ロック＃２７６の仮想ページ＃１〜＃３に格納されてい
るデータも読み出される。

【０２２２】次に、バッファ９に一時的に格納されたデ
ータの書き込み動作が行われる。

【０２２３】まず、フラッシュシーケンサブロック１２
は、所定のレジスタに格納された転送先ブロックアドレ
ス＃０に「０００００Ｂ（０）」を付加して２０ビット
の転送先内部アドレスを生成する。この場合、転送先内
部アドレスは、「１０１００１０１１０１０１００００
０００Ｂ」となる。

【０２２４】次に、フラッシュシーケンサブロック１２
は、生成された転送先内部アドレスの上位２ビットに基
づき、フラッシュメモリチップ２−０〜２−３のうち、
アクセスすべきページが属するフラッシュメモリチップ
に対応するチップ選択信号を活性化するよう、フラッシ
ュメモリインターフェースブロック１０に指示する。こ
の場合、転送先内部アドレスの上位２ビットは「１０Ｂ
（２）」であるから、アクセスすべきページが属するフ
ラッシュメモリチップは、フラッシュメモリチップ２−
２であり、チップ選択信号＃２が活性化される。これに
より、フラッシュメモリチップ２−２は、データの書き
込みが可能な状態となる。

【０２２５】次に、フラッシュシーケンサブロック１２
は、転送先内部アドレスの下位１８ビットを、所定のレ
ジスタ（図示せず）に格納されたデータ転送コマンドと
ともにバス１５に供給するよう、フラッシュメモリイン
ターフェースブロック１０に指示する。バス１５に供給
された書き込みアドレス及びデータ転送コマンドは、フ
ラッシュメモリチップ２−０〜２−３に対し共通に供給
されるが、上述のとおり、チップ選択信号＃２が活性状
態となっており、チップ選択信号＃０、＃１、＃３は非
活性状態となっているので、バス１５に供給された転送
先内部アドレス及びデータ転送コマンドは、フラッシュ
メモリチップ２−２に対してのみ有効となる（転送先指
定）。

【０２２６】次に、バッファ９に格納されているデータ
のうち、転送元ブロックアドレス＃０を用いて読み出さ
れたデータ及び対応するエラーコレクションコード等の
冗長領域２６に格納すべき付加情報が、フラッシュシー
ケンサブロック１２により、フラッシュメモリインター
フェースブロック１０を介して、バス１５に供給され
る。バス１５に供給されたデータ及びエラーコレクショ
ンコード等の付加情報も、やはりフラッシュメモリチッ
プ２−０〜２−３に対し共通に供給されるが、上述のと
おり、チップ選択信号＃２が活性状態となっているた
め、フラッシュメモリチップ２−２に対してのみ有効と
なる（データ転送）。フラッシュメモリチップ２−２に
転送されたデータ及びエラーコレクションコード等の付
加情報は、転送先ブロックアドレス＃０の下位３ビット
に基づいて特定されるレジスタに一時的に格納される。
この場合、転送先ブロックアドレス＃０の下位３ビット
は「１００Ｂ（４）」であるから、対応するレジスタは
レジスタ＃４となる。

【０２２７】このようなデータ転送動作が、転送先ブロ
ックアドレス＃１〜＃３に「０００００Ｂ（０）」が付
加されることによって次々と実行され、転送元ブロック
アドレス＃１〜＃３を用いて読み出されたデータ等がフ
ラッシュメモリチップ２−２内に備えられたレジスタ＃
５〜＃７にそれぞれ一時的に格納される。

【０２２８】次に、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納された内部書き
込みコマンドを、フラッシュメモリチップ２−２に対し
て発行する（書き込み命令）。

【０２２９】これに応答して、フラッシュメモリチップ
２−２は、レジスタ＃４〜＃７に格納されているデータ
及びエラーコレクションコード等の付加情報を、転送先
指定処理によって指定されたアドレスに書き込む（フラ
ッシュプログラミング）。かかるフラッシュプログラミ
ングが終了すると、仮想ページ＃０〜＃３についての転
送処理が完了する。

【０２３０】ここで、フラッシュメモリチップ２−２が
フラッシュプログラミングを実行している間、フラッシ
ュシーケンサブロック１２は、転送元ブロックアドレス
＃０〜＃３に「００００１Ｂ（１）」を付加して２０ビ
ットの転送元内部アドレスを生成し、これを用いてフラ
ッシュメモリチップ２−３からのデータの読み出しを行
う。これにより、仮想ブロック＃２７６の仮想ページ＃
８〜＃１１に格納されているデータが読み出される。

【０２３１】そして、フラッシュメモリチップ２−２の
上記フラッシュプログラミングが完了した時点で、フラ
ッシュシーケンサブロック１２は、転送先ブロックアド
レス＃０〜＃３に「００００１Ｂ（１）」を付加して２
０ビットの転送先内部アドレスを生成し、これを用いて
フラッシュメモリチップ２−２へのデータの書き込みを
行う。すなわち、仮想ブロック＃２７６の仮想ページ＃
８〜＃１１に対応するデータの書き込みが行われる。

【０２３２】このようなデータの転送動作は、転送元ブ
ロックアドレス及び転送先ブロックアドレス＃０〜＃３
に付加する５ビットの値をインクリメントすることによ
って、次々と行われる。すなわち、転送元ブロックアド
レス及び転送先ブロックアドレスに付加される５ビット
の値が「００００１０（２）」であれば、転送元の仮想
ブロックの仮想ページ＃１６〜＃１９から転送先の仮想
ブロックの仮想ページ＃１６〜＃１９へのデータの転送
が行われ、「０００１１（３）」であれば、転送元の仮
想ブロックの仮想ページ＃２４〜＃２７から転送先の仮
想ブロックの仮想ページ＃２４〜＃２７へのデータの転
送が行われることになる。

【０２３３】このような転送動作は、付加される５ビッ
トの値が、ホストアドレスの上位１３ビット目〜上位１
７ビット目からなる５ビット（Ｂ）である「１１００１
Ｂ（２５）」に一致するまで連続的に行われる。すなわ
ち、付加される５ビットがインクリメントされた結果、
これが「１１００１Ｂ（２５）」となり、ホストアドレ
スの上位１３ビット目〜上位１７ビット目からなる５ビ
ット（Ｂ）に一致すると、一旦、上述した転送動作が中
断される。

【０２３４】付加される５ビットがホストアドレスの上
位１３ビット目〜上位１７ビット目からなる５ビット
（Ｂ）に一致すると、フラッシュシーケンサブロック１
２は、かかる５ビット「１１００１Ｂ（２５）」を用い
たデータの読み出しを行わず、これを転送先ブロックア
ドレス＃０〜＃３にそれぞれ付加して、新たな転送先内
部アドレスを生成する。例えば、転送先ブロックアドレ
ス＃０に「１１００１Ｂ（２５）」が付加されて生成さ
れた転送先内部アドレスは、「１０１００１０１１０１
０１００１１００１Ｂ」である。

【０２３５】次に、フラッシュシーケンサブロック１２
は、生成された転送先内部アドレスの上位２ビットに基
づいてチップ選択信号＃２を活性化しつつ、転送先内部
アドレスの下位１８ビットを、データ転送コマンドとと
もにバス１５に供給するよう、フラッシュメモリインタ
ーフェースブロック１０に指示する（転送先指定）。

【０２３６】次に、ホストアドレス＃８に対応する書き
込みデータ及び対応するエラーコレクションコード等の
付加情報が、フラッシュシーケンサブロック１２によ
り、フラッシュメモリインターフェースブロック１０を
介して、バス１５に供給される。このとき、チップ選択
信号＃２が活性状態となっているため、フラッシュメモ
リチップ２−２に転送されたデータ及びエラーコレクシ
ョンコードは、フラッシュメモリチップ２−２内に備え
られたレジスタ＃４に一時的に格納される（データ転
送）。

【０２３７】このようなデータ転送動作が、転送先ブロ
ックアドレス＃１〜＃３に「１１００１Ｂ（２５）」が
付加されることによって次々と実行され、ホストアドレ
ス＃９〜＃１１に対応する書き込みデータ等がフラッシ
ュメモリチップ２−２内に備えられたレジスタ＃５〜＃
７にそれぞれ一時的に格納される。

【０２３８】次に、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納された内部書き
込みコマンドを、フラッシュメモリチップ２−２に対し
て発行する（書き込み命令）。

【０２３９】これに応答して、フラッシュメモリチップ
２−２は、レジスタ＃４〜＃７に格納されているデータ
及びエラーコレクションコード等の付加情報を、転送先
指定処理によって指定されたアドレスに書き込む（フラ
ッシュプログラミング）。かかるフラッシュプログラミ
ングが終了すると、ホストアドレス＃８〜＃１１に対応
する書き込みデータが、転送先の仮想ブロックの仮想ペ
ージ＃２００〜＃２０３にそれぞれ書き込まれることに
なる。

【０２４０】フラッシュメモリチップ２−２がフラッシ
ュプログラミングを実行している間、フラッシュシーケ
ンサブロック１２は、再び、転送元ブロックアドレス及
び転送先ブロックアドレスに付加する５ビットをインク
リメントし、新しい転送元内部アドレス及び転送先内部
アドレスを用いたデータの転送を再開する。かかる転送
動作は、付加される５ビットが「１１１１１（３１）」
である場合のデータ転送が完了するまで連続的に行われ
る。これにより、一連のデータ転送動作のうち、フラッ
シュメモリチップ２−３からフラッシュメモリチップ２
−２へ転送動作と、ホストアドレス＃８〜＃１１に対応
するデータの書き込みが完了する。

【０２４１】その後、同様にして、転送元ブロックアド
レス＃４〜＃７及び転送先ブロックアドレス＃４〜＃７
を用いた転送動作が行われ、これにより、一連のデータ
転送動作のうち、フラッシュメモリチップ２−２からフ
ラッシュメモリチップ２−３へ転送動作と、ホストアド
レス＃１２〜＃１５に対応するデータの書き込みが完了
する。

【０２４２】また、マイクロプロセッサ６は、上記ブロ
ック間転送が行われたことに応答して、アドレス変換テ
ーブル２９の内容を更新する。具体的には、キュー＃２
−４〜＃２−７の内容を仮想ブロック表示領域＃２７６
を構成するセル＃２７６−０〜＃２７６−３にコピー
し、キュー＃２−０〜＃２−３の内容をセル＃２７６−
４〜＃２７６−７にコピーする。さらに、マイクロプロ
セッサ６は、上述のデータ書き込みによって、消去済み
ブロックキュー３２のキューセット＃２に格納された物
理ブロックアドレスが、消去済みブロックの物理アドレ
スではなくなったことに応答して、新たな消去済みブロ
ックを冗長ブロックの中から選択し、選択された消去済
みブロックの物理ブロックアドレスを新たにキュー＃２
−０〜＃２−７に格納する。

【０２４３】尚、転送元の各物理ブロックは、いずれも
ブロック消去され、これによって新たな消去済みブロッ
クとなる。かかるブロック消去においても、転送元の各
物理ブロックがそれぞれ異なるフラッシュメモリチップ
に属していることから、これらブロックに対するブロッ
ク消去動作を並列に実行することができる。

【０２４４】以上により、一連のブロック間転送動作が
完了する。

【０２４５】このように、本実施態様においては、ブロ
ック間転送が原則として異なるフラッシュメモリチップ
間において行われることから、転送先となるフラッシュ
メモリチップがフラッシュプログラミングを実行してい
る間に、転送元となるフラッシュメモリチップに対し
て、次にフラッシュプログラミングすべきデータの読み
出しを実行することができるので、一連のブロック間転
送を高速に行うことが可能となる。

【０２４６】以上説明したように、本実施態様によるフ
ラッシュメモリシステム１では、「仮想ブロック」とい
う概念を用い、原則として互いに異なるバンクに属する
複数のブロックを仮想的に一つのブロックとして取り扱
っているので、ホストコンピュータ５から、連続する複
数アドレスに対してデータ書き込み要求がなされた場
合、複数のデータについて並列にフラッシュプログラミ
ングを実行することができ、これにより一連のデータ書
き込みに要する時間を大幅に短縮させることが可能とな
る。

【０２４７】しかも、本実施態様にかかるフラッシュメ
モリシステム１においては、あるフラッシュメモリチッ
プ内において原則的に互いに異なるバンクに属する複数
の物理ブロックと、他のフラッシュメモリチップ内にお
いて原則的に互いに異なるバンクに属する複数の物理ブ
ロックとを仮想的に結合させることによって仮想ブロッ
クを構成していることから、データの上書きが発生した
場合に必要となるブロック間転送処理をより高速に行う
ことが可能となる。

【０２４８】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。

【０２４９】例えば、上記実施態様にかかるフラッシュ
メモリシステム１においては、それぞれ異なるバンクに
属する８個のブロックを仮想的に結合させることによっ
て、８個のセルからなる仮想ブロックを構成している
が、仮想ブロックを構成するセルの数は８個に限定され
ず、他の数、例えば４個や１６個であってもよい。

【０２５０】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、２つのフラッシュメモリチ
ップの属する物理ブロックを仮想的に結合させることに
よって仮想ブロックを構成しているが、仮想ブロックを
構成する物理ブロックを３以上のフラッシュメモリチッ
プから選択しても構わない。

【０２５１】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、図７乃至図１０を用いて説
明したように、フラッシュメモリチップ２−０のバンク
＃０〜＃３に属する物理ブロック及びフラッシュメモリ
チップ２−１のバンク＃４〜＃７に属する物理ブロック
によってゾーン＃０が構成され、フラッシュメモリチッ
プ２−１のバンク＃０〜＃３に属する物理ブロック及び
フラッシュメモリチップ２−０のバンク＃４〜＃７に属
する物理ブロックによってゾーン＃１が構成され、フラ
ッシュメモリチップ２−２のバンク＃０〜＃３に属する
物理ブロック及びフラッシュメモリチップ２−３のバン
ク＃４〜＃７に属する物理ブロックによってゾーン＃２
が構成され、フラッシュメモリチップ２−３のバンク＃
０〜＃３に属する物理ブロック及びフラッシュメモリチ
ップ２−２のバンク＃４〜＃７に属する物理ブロックに
よってゾーン＃３が構成されている。しかしながら、ゾ
ーン構成としてはこれに限定されず、例えば、図２４に
示すように、フラッシュメモリチップ２−０のバンク＃
０〜＃３に属する物理ブロック及びフラッシュメモリチ
ップ２−１のバンク＃４〜＃７に属する物理ブロックに
よってゾーン＃０を構成し、フラッシュメモリチップ２
−１のバンク＃０〜＃３に属する物理ブロック及びフラ
ッシュメモリチップ２−２のバンク＃４〜＃７に属する
物理ブロックによってゾーン＃１を構成し、フラッシュ
メモリチップ２−２のバンク＃０〜＃３に属する物理ブ
ロック及びフラッシュメモリチップ２−３のバンク＃４
〜＃７に属する物理ブロックによってゾーン＃２を構成
し、フラッシュメモリチップ２−３のバンク＃０〜＃３
に属する物理ブロック及びフラッシュメモリチップ２−
０のバンク＃４〜＃７に属する物理ブロックによってゾ
ーン＃３を構成しても構わない。このように、各ゾーン
を構成するフラッシュメモリチップの組み合わせを互い
に異ならせれば、使用するフラッシュメモリチップの数
が奇数個である場合においても、複数のフラッシュメモ
リチップより選ばれた物理ブロックによって仮想ブロッ
クを構成することが可能となる。

【０２５２】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、データの上書きが発生し
た場合、より高速にブロック間転送を行うべく、スロッ
ト＃０〜＃３（場合によっては、スロット＃０〜＃７）
に対応する物理ブロックがいずれのフラッシュメモリチ
ップに属しているかを判断し、その結果に基づいて反転
処理を行うか否かを決定しているが、このような判断を
行うことなく、データの上書きが発生する度に、必ず反
転処理が行われるよう構成しても構わない。この場合、
アドレス変換テーブル２９の各仮想ブロック表示領域に
対応する１ビットのフラグを付加し、これが「０」を示
している場合には、消去済みブロックキュー３２のキュ
ー＃ｋ−０〜＃ｋ−３より生成された転送先ブロックア
ドレスをスロット＃０〜＃３に割り当てるとともに、キ
ュー＃ｋ−４〜＃ｋ−７より生成された転送先ブロック
アドレスをスロット＃４〜＃７に割り当て、「１」を示
している場合には、キュー＃ｋ−０〜＃ｋ−３より生成
された転送先ブロックアドレスをスロット＃４〜＃７に
割り当てるとともに、キュー＃ｋ−４〜＃ｋ−７より生
成された転送先ブロックアドレスをスロット＃０〜＃３
に割り当てて、ブロック間転送の度にかかるフラグを反
転させればよい。これにより、代替処理が行われていな
ければ、常に、異なるフラッシュメモリチップ間でブロ
ック間転送が行われることになる。この方法によれば、
極めて簡単に反転処理を行うことが可能となる。

【０２５３】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、データの上書き処理を行う
際に、転送元の仮想ブロックを構成する８つの物理ブロ
ックのうち、４つの物理ブロックからそれぞれ１ページ
分のデータを読み出してこれら４ページ分のデータを一
時的に保持し、これら４ページ分のデータを転送先の仮
想ブロックを構成する８つの物理ブロックのうち、４つ
の物理ブロックへそれぞれ書き込んでいるが、一時的に
保持すべきデータは、４ページ分のデータに限定され
ず、１ページ分のデータであってもよいし、２ページ分
のデータであってもよい。このように一時的に保持すべ
きデータの数が、仮想ブロックを構成するセルの数を下
回る場合には、バッファ９に必要とされる記憶容量を低
減することができる一方、転送効率が低下するため、一
連の処理に要する時間は長くなる。

【０２５４】また、上記実施態様にかかるフラッシュメ
モリシステム１はカード形状であり、４個のフラッシュ
メモリチップ２−０〜２−３とコントローラ３とが、一
つのカード内に集積されて構成されているが、本発明に
かかるフラッシュメモリシステムがカード形状に限定さ
れることはなく、他の形状、例えばスティック状であっ
てもよい。

【０２５５】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、４個のフラッシュメモリ
チップ２−０〜２−３とコントローラ３とが、一つのカ
ード内に集積されて構成されているが、フラッシュメモ
リチップ２−０〜２−３とコントローラ３とが、同一筐
体に集積されている必要はなく、それぞれ別個の筐体に
パッケージングされてもよい。この場合、フラッシュメ
モリチップ２−０〜２−３がパッケージングされた筐体
及びコントローラ３がパッケージングされた筐体には、
それぞれ他方との電気的及び機械的接続を実現するため
のコネクタが必要とされ、かかるコネクタによって、フ
ラッシュメモリチップ２−０〜２−３がパッケージング
された筐体が、コントローラ３がパッケージングされた
筐体に着脱可能に構成される。さらに、フラッシュメモ
リチップ２−０〜２−３についても、これらが同一筐体
に集積されている必要はなく、それぞれ別個の筐体にパ
ッケージングされてもよい。

【０２５６】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、各フラッシュメモリチップ
２−０〜２−３として、それぞれ１２８Ｍバイト（１Ｇ
ビット）の記憶容量を有する半導体チップを用いている
が、各フラッシュメモリチップ２−０〜２−３の記憶容
量は１２８Ｍバイト（１Ｇビット）に限定されず、これ
とは異なる容量、例えば３２Ｍバイト（２５６Ｍビッ
ト）であってもよい。

【０２５７】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、５１２バイトを１ページ
とし、これを最小アクセス単位としているが、最小アク
セス単位としては５１２バイトに限定されず、これとは
異なる容量であってもよい。

【０２５８】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、フラッシュメモリチップ２
−０〜２−３を構成する各フラッシュメモリセル１６
が、１ビットのデータを保持しているが、フローティン
グゲート電極２１に注入すべき電子の量を複数段階に制
御することによって、２ビット以上のデータを保持可能
に構成してもよい。

【０２５９】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、各ブロックを３２個のペ
ージによって構成しているが、各ブロックを構成するペ
ージ数は３２個には限定されず、他の数、例えば、１６
個や６４個であってもよい。

【０２６０】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、消去済みブロックキュー３
２が４つのキューセット＃０〜＃３によって構成されて
いるが、消去済みブロックキュー３２を構成するキュー
セットの数としては４組に限定されず、他の数、例え
ば、２組や８組であってもよい。

【０２６１】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、フラッシュメモリチップ２
−０〜２−３からなる物理ブロック空間を４個のゾーン
に分割しているが、ゾーン数は４個には限定されず、他
の数、例えば、２個や８個であってもよい。すなわち、
物理ブロック空間を分割するゾーン数は、少なければ少
ないほど、アドレス変換テーブル２９の更新頻度が低く
なりアクセス速度の低下が防止されるという利点がある
一方、各テーブルが大型化し、ＳＲＡＭワークエリア８
に必要とされる記憶容量が増大するという欠点があり、
多ければ多いほど、各テーブルが小型化されＳＲＡＭワ
ークエリア８に必要とされる記憶容量を低減することが
できるという利点がある一方、アドレス変換テーブル２
９の更新頻度が高くなりアクセス速度が低下するという
欠点がある。したがって、物理ブロック空間の分割数
（ゾーン数）は、要求されるアクセス速度及びＳＲＡＭ
ワークエリア８の記憶容量に基づいて決定すればよい。

【０２６２】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、アドレス変換テーブル２９
をテーブル＃０、＃１からなる２つのテーブルによって
構成しているが、アドレス変換テーブル２９を構成する
テーブルの数は２つには限定されず、他の数、例えば、
１つや３つであってもよい。すなわち、アドレス変換テ
ーブル２９を構成するテーブルの数は、少なければ少な
いほどＳＲＡＭワークエリア８に必要とされる記憶容量
を低減することができるという利点がある一方、アドレ
ス変換テーブル２９の更新頻度が高くなりアクセス速度
が低下するという欠点があり、アドレス変換テーブル２
９を構成するテーブル数は、多ければ多いほどアドレス
変換テーブル２９の更新頻度が低くなりアクセス速度の
低下が防止されるという利点がある一方、ＳＲＡＭワー
クエリア８に必要とされる記憶容量が増大するという欠
点がある。したがって、アドレス変換テーブル２９を構
成するテーブルの数は、要求されるアクセス速度及びＳ
ＲＡＭワークエリア８の記憶容量に基づいて決定すれば
よい。

【０２６３】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、フラッシュメモリチップ
２としてＮＡＮＤ型のフラッシュメモリチップを用いて
いるが、本発明により制御可能なフラッシュメモリがＮ
ＡＮＤ型に限定されるものではなく、他の種類、例え
ば、ＡＮＤ型のフラッシュメモリを制御することも可能
である。

【０２６４】さらに、本発明において、手段とは、必ず
しも物理的手段を意味するものではなく、各手段の機能
がソフトウエアによって実現される場合も包含する。さ
らに、一つの手段の機能が二以上の物理的手段により実
現されても、二以上の手段の機能が一つの物理的手段に
より実現されてもよい。

【０２６５】尚、本発明は、ＰＣＭＣＩＡ（Ｐｅｒｓｏ
ｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏ
ｎ）が発表した統一規格に基づくＰＣカードとして実現
することが可能である。さらに、近年、半導体素子の高
集積化技術の発展に伴い、より小型化された小型メモリ
カード、例えば、ＣＦＡ（ＣｏｍｐａｃｔＦｌａｓｈ
Ａｓｓｏｃｉａｔｉｏｎ）が提唱する「Ｃｏｍｐａｃｔ
Ｆｌａｓｈ」や、ＭｕｌｔｉＭｅｄｉａＣａｒｄＡｓｓ
ｏｃｉａｔｉｏｎの提唱する「ＭＭＣ（ＭｕｌｔｉＭｅ
ｄｉａＣａｒｄ）」、ソニー株式会社が提唱する「メモ
リースティック」、松下電器産業株式会社等が提唱する
「ＳＤメモリーカード」などに本発明を適用することが
可能である。

【０２６６】

【発明の効果】以上説明したように、本発明によれば、
フラッシュメモリに対する一連のデータ書き込み処理を
より高速に行うことができるメモリコントローラ、フラ
ッシュメモリシステム及びフラッシュメモリの制御方法
を提供することができる。

【図面の簡単な説明】

【図１】本発明の好ましい実施態様にかかるフラッシュ
メモリシステム１を概略的に示すブロック図である。

【図２】フラッシュメモリチップ２−０〜２−３を構成
する各フラッシュメモリセル１６の構造を概略的に示す
断面図である。

【図３】書込状態であるフラッシュメモリセル１６を概
略的に示す断面図である。

【図４】フラッシュメモリチップ２−０のアドレス空間
の構造を概略的に示す図である。

【図５】フラッシュメモリチップ２−０のバンク構造を
概略的に示す図である。

【図６】冗長領域２６のデータ構造を概略的に示す図で
ある。

【図７】ゾーン＃０の構成を示す図である。

【図８】ゾーン＃１の構成を示す図である。

【図９】ゾーン＃２の構成を示す図である。

【図１０】ゾーン＃３の構成を示す図である。

【図１１】ゾーン＃０における代替処理が行われていな
い仮想ブロックのマッピングの一例を示す図である。

【図１２】ゾーン＃０において代替処理が行われている
仮想ブロックのマッピングの一例を示す図である。

【図１３】図１１に示された仮想ブロックの仮想ページ
構造を示す図である。

【図１４】あるゾーンを構成する１０００個の仮想ブロ
ックと、これら各仮想ブロックを構成する８つの物理ブ
ロックとの関係を示すアドレス変換テーブル２９のデー
タ構造を示す概略図である。

【図１５】ＳＲＡＭワークエリア８に格納される管理テ
ーブル３０のデータ構造を示す概略図である。

【図１６】ＳＲＡＭワークエリア８に格納される消去済
みブロックキュー３２のデータ構造を示す概略図であ
る。

【図１７】データ読み出し動作時における、アドレス変
換テーブル２９を用いた内部アドレスへの変換方法を説
明するための図である。

【図１８】データ書き込み動作時における、アドレス変
換テーブル２９を用いた内部アドレスへの変換方法を説
明するための図である。

【図１９】フラッシュシーケンサブロック１２による一
連の書き込み動作のタイミングを概略的に示すタイミン
グ図である。

【図２０】スロット＃０〜＃７にそれぞれバンク＃０〜
＃７が割り当てられている仮想ブロックＡに対して上書
きが発生した場合における反転処理の様子を模式的に示
す図である。

【図２１】代替処理によりスロット＃３にフラッシュメ
モリチップ２−１のバンク＃６が割り当てられている仮
想ブロックＣに対して上書きが発生した場合における反
転処理の様子を模式的に示す図である。

【図２２】転送元ブロックアドレスの生成方法を示す図
である。

【図２３】転送先ブロックアドレスの生成方法を示す図
である。

【図２４】ゾーン構成の他の例を示す図である。

【符号の説明】

１ フラッシュメモリシステム ２−０〜２−３ フラッシュメモリチップ ３ コントローラ ４ コネクタ ５ ホストコンピュータ ６ マイクロプロセッサ ７ ホストインターフェースブロック ８ ＳＲＡＭワークエリア ９ バッファ １０ フラッシュメモリインターフェースブロック １１ ＥＣＣブロック １２ フラッシュシーケンサブロック １３〜１５ バス １６ フラッシュメモリセル １７ Ｐ型半導体基板 １８ ソース拡散領域 １９ ドレイン拡散領域 ２０ トンネル酸化膜 ２１ フローティングゲート電極 ２２ 絶縁膜 ２３ コントロールゲート電極 ２４ チャネル ２５ ユーザ領域 ２６ 冗長領域 ２７ エラーコレクションコード格納領域 ２８ 仮想ブロックアドレス格納領域 ２９ アドレス変換テーブル ３０ 管理テーブル ３２ 消去済みブロックキュー

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AD00 AD01 AD04 AE05 5B060 AB26 HA01 HA05 MM09

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ホストコンピュータより供給されるホス
   トアドレスに基づいて、それぞれ複数の物理ブロックか
   らなる複数のメモリにアクセスするメモリコントローラ
   であって、前記各メモリに含まれる物理ブロックを複数
   のグループに分類する手段と、所定のメモリ内の一部の
   グループに属する複数の物理ブロックであって互いに異
   なるグループに属する複数の物理ブロック及び前記所定
   のメモリとは異なるメモリ内の一部のグループに属する
   複数の物理ブロックであって互いに異なるグループに属
   する複数の物理ブロックを仮想的に結合することにより
   複数の仮想ブロックを形成する手段と、隣り合うホスト
   アドレスを前記仮想ブロック内において互いに異なる物
   理ブロックに割り当てる手段とを備えるメモリコントロ
   ーラ。
2. 【請求項２】 前記一部のグループの数が、各メモリに
   含まれるグループの数の半分であることを特徴とする請
   求項１に記載のメモリコントローラ。
3. 【請求項３】 複数の連続するホストアドレスに基づく
   データの書き込みが前記ホストコンピュータから要求さ
   れたことに応答して、前記連続するホストアドレスがそ
   れぞれ割り当てられた複数のブロックであって互いに前
   記仮想ブロックを構成する複数のブロックをそれぞれ含
   むメモリへ連続的に前記データを転送する手段と、前記
   転送したデータを前記各ブロックに書き込むよう前記メ
   モリに対して実質的に同時に指示する手段とをさらに備
   えることを特徴とする請求項１または２に記載のメモリ
   コントローラ。
4. 【請求項４】 前記ホストコンピュータよりデータの上
   書きが要求されたことに応答して、上書き対象となる仮
   想ブロックを構成する各物理ブロックに格納されている
   データを、それぞれ異なるメモリに属する物理ブロック
   にブロック間転送することを特徴とする請求項１乃至３
   のいずれか１項に記載のメモリコントローラ。
5. 【請求項５】 少なくとも一つのグループに含まれる不
   良物理ブロックの数が所定数を超えている場合には、当
   該グループより選ばれるべき物理ブロックを他のグルー
   プに属する物理ブロックによって代替することにより前
   記仮想ブロックを形成する手段をさらに備えることを特
   徴とする請求項１乃至４のいずれか１項に記載のメモリ
   コントローラ。
6. 【請求項６】 前記ホストコンピュータよりデータの上
   書きが要求されたことに応答して、上書き対象となる仮
   想ブロックを構成する少なくとも一部の物理ブロックに
   ついて、いずれのメモリに属しているかを判断する手段
   をさらに備えることを特徴とする請求項５に記載のメモ
   リコントローラ。
7. 【請求項７】 ホストコンピュータより供給されるホス
   トアドレスを内部アドレスに変換し、前記内部アドレス
   に基づいてそれぞれ複数の物理ブロックからなる複数の
   メモリにアクセスするメモリコントローラであって、第
   １のホストアドレスを所定のメモリに属する第１の物理
   ブロックに対応する内部アドレスに変換し、前記第１の
   ホストアドレスに続く第２のホストアドレスを前記所定
   のメモリに属する第２の物理ブロックに対応する内部ア
   ドレスに変換し、前記第２のホストアドレスに続く第３
   のホストアドレスを前記所定のメモリとは異なるメモリ
   に属する第３の物理ブロックに対応する内部アドレスに
   変換することを特徴とするメモリコントローラ。
8. 【請求項８】 前記第１及び第２の物理ブロックが、同
   一のメモリチップ内の互いに異なるバンクに属すること
   を特徴とする請求項７に記載のメモリコントローラ。
9. 【請求項９】 それぞれ複数の物理ブロックからなる複
   数のフラッシュメモリと、ホストコンピュータより供給
   されるホストアドレスに基づいて前記フラッシュメモリ
   にアクセスするメモリコントローラとを備え、前記コン
   トローラが、前記各物理ブロックを複数のグループに分
   類する手段と、所定のフラッシュメモリ内の一部のグル
   ープに属する複数の物理ブロックであって互いに異なる
   グループに属する複数の物理ブロック及び前記所定のフ
   ラッシュメモリとは異なるフラッシュメモリ内の一部の
   グループに属する複数の物理ブロックであって互いに異
   なるグループに属する複数の物理ブロックを仮想的に結
   合することにより複数の仮想ブロックを形成する手段
   と、隣り合うホストアドレスを前記仮想ブロック内にお
   いて互いに異なる物理ブロックに割り当てる手段と備え
   ることを特徴とするフラッシュメモリシステム。
10. 【請求項１０】 前記各フラッシュメモリには、各グル
    ープごとに、書き込むべきデータを一時的に格納する複
    数のレジスタが備えられていることを特徴とする請求項
    ９に記載のフラッシュメモリシステム。
11. 【請求項１１】 前記各物理ブロックがユーザ領域と冗
    長領域とを備え、前記冗長領域には、自己が構成する仮
    想ブロックを特定する情報が記録されていることを特徴
    とする請求項９または１０に記載のフラッシュメモリシ
    ステム。
12. 【請求項１２】 それぞれ複数の物理ブロックを有する
    複数のフラッシュメモリの制御方法であって、前記各物
    理ブロックに含まれる冗長領域に仮想ブロックアドレス
    を書き込むステップと、所定のフラッシュメモリに属
    し、同じ仮想ブロックアドレスが書き込まれた複数の物
    理ブロック及び前記所定のフラッシュメモリとは異なる
    フラッシュメモリに属し、同じ仮想ブロックアドレスが
    書き込まれた複数の物理ブロックを仮想的に結合するこ
    とにより仮想ブロックを形成するステップと、連続する
    ホストアドレスを、前記仮想ブロック内において、互い
    に異なる物理ブロックにそれぞれ割り当てるステップと
    を備えるフラッシュメモリの制御方法。