JP2001243110A - メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリへのアクセス方法 - Google Patents

Abstract

(57)【要約】 【課題】 アドレス変換テーブルに要求される記憶容量
が低減されたメモリコントローラを提供する。 【解決手段】 それぞれアドレス変換情報が格納された
スコープ０〜スコープ３を含むアドレス変換テーブル２
７と、スコープ０〜スコープ３のそれぞれがメモリのい
ずれのエリアに対応するかを示す管理テーブル２８とを
備え、ホストアドレスの上位５ビットに基づいていずれ
かのスコープを選択し、選択されたスコープに格納され
たアドレス変換情報に基づいて、ホストアドレスに含ま
れる論理ブロックアドレスを物理ブロックアドレスに変
換する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリコントローラ、
フラッシュメモリシステム及びフラッシュメモリへのア
クセス方法に関し、さらに詳細には、論理アドレスを物
理アドレスに変換するためのアドレス変換テーブルに要
求される記憶容量が低減されたメモリコントローラ及び
フラッシュメモリシステム、並びに、記憶容量が低減さ
れたアドレス変換テーブルを用いたフラッシュメモリへ
のアクセス方法に関する。

【０００２】

【従来の技術】近年、メモリカードやシリコンディスク
などに用いられる半導体メモリとして、フラッシュメモ
リが用いられることが多い。フラッシュメモリは、メモ
リセルを消去状態から書込状態に変化させる場合は、こ
れをメモリセル単位で行うことが可能である一方、メモ
リセルを書込状態から消去状態に変化させる場合は、こ
れをメモリセル単位で行うことができず、複数のメモリ
セルからなる所定の消去単位でしかこれを行うことがで
きない。かかる所定の消去単位は、一般に「ブロック」
と呼ばれる。

【０００３】このように、フラッシュメモリでは、ブロ
ック単位でしかメモリセルを書込状態から消去状態に変
化させることができないので、既にデータの書き込まれ
たブロックに対し、これと異なる新しいデータを書き込
むためには、一旦、このブロックに含まれるメモリセル
を全て消去状態とし、その後に新しいデータを書き込む
という処理が必要となる。したがって、あるブロックに
格納された古いデータに新しいデータを上書きしようと
する場合、このブロックに含まれる上書き対象外のデー
タが消失するのを防ぐためには、このブロックに含まれ
るデータを、他のブロックに移動させる必要がある。

【０００４】このため、あるブロックに格納された古い
データに新しいデータを上書きすべき旨がホストコンピ
ュータから指示されると、当該新しいデータと、このブ
ロックに含まれる上書き対象外のデータが、未使用のブ
ロックに書き込まれるとともに、その後、当該古いデー
タが格納されているブロックに含まれるメモリセルが全
て消去状態とされる。これにより、当該古いデータが格
納されていたブロックは、新たに未使用のブロックとな
る。

【０００５】このように、フラッシュメモリでは、ホス
トコンピュータからデータの上書きが指示される度に、
新しいデータ及び上書き対象外のデータを、別のブロッ
クに移動させる必要がある。したがって、ホストコンピ
ュータから与えられる論理アドレスと、当該論理アドレ
スに対応するフラッシュメモリ上の物理アドレスとの関
係は、ホストコンピュータからデータの上書きが指示さ
れる度に動的に変化する。このため、ホストコンピュー
タからフラッシュメモリをアクセスするためには、ホス
トコンピュータから与えられる論理アドレスと、当該論
理アドレスに対応するフラッシュメモリ上の物理アドレ
スとの関係を示す情報が格納されるアドレス変換テーブ
ルが必要となる。

【０００６】図１３は、従来のフラッシュメモリシステ
ム３１を示す概略図である。

【０００７】図１３に示されるように、フラッシュメモ
リシステム３１は、アドレス変換テーブル３２及びフラ
ッシュメモリ３３によって構成される。

【０００８】アドレス変換テーブル３２は、それぞれ論
理アドレス０００１〜００１３が割り当てられた複数の
記憶単位３４−１〜３４−１３によって構成され、これ
ら各記憶単位３４−１〜３４−１３には、それぞれ対応
する物理アドレスが格納されている。

【０００９】また、フラッシュメモリ３３は、それぞれ
物理アドレス００００〜００１２が割り当てられた複数
のブロック３５−０〜３５−１２によって構成され、こ
れら各ブロック３５−０〜３５−１２は、複数のメモリ
セルからなるユーザ領域３６と複数のメモリセルからな
る冗長領域３７によって構成されている。ユーザ領域３
６には、ユーザデータが格納され、冗長領域３７には、
対応する論理アドレスが格納される。なお、これら各ブ
ロック３５−０〜３５−１２は、それぞれ一括消去の単
位である。

【００１０】このような構成からなる従来のメモリシス
テム３１に対し、ホストコンピュータ（図示せず）から
論理アドレスが供給されると、まず、アドレス変換テー
ブル３２を構成する複数の記憶単位３４−１〜３４−１
３のうち、ホストコンピュータ（図示せず）から供給さ
れた論理アドレスが割り当てられた記憶単位に格納され
た物理アドレスが読み出される。例えば、ホストコンピ
ュータ（図示せず）から供給された論理アドレスが「０
００９」であれば、この論理アドレスアドレスが割り当
てられた記憶単位３４−９に格納された物理アドレス
「０００１」が読み出される。そして、フラッシュメモ
リ３３を構成する複数のブロック３５−０〜３５−１２
のうち、アドレス変換テーブル３２から読み出された物
理アドレスが割り当てられたブロックがアクセスされ
る。例えば、アドレス変換テーブル３２から読み出され
た物理アドレスアドレスが「０００１」であれば、この
物理アドレスが割り当てられたブロック３５−１がアク
セスされる。

【００１１】このように、フラッシュメモリシステムに
おいては、アドレス変換テーブルを用いることによっ
て、ホストコンピュータ５から与えられる論理アドレス
と、当該論理アドレスに対応するフラッシュメモリ上の
物理アドレスとの関係を、動的に変化させることが可能
となる。

【００１２】

【発明が解決しようとする課題】しかし、近年、フラッ
シュメモリの記憶容量は徐々に大容量化しており、一括
消去の単位であるブロックの数も徐々に増大している。
このため、従来のフラッシュメモリシステムにおいて
は、フラッシュメモリに含まれるブロック数が増大する
と、これに比例して、アドレス変換テーブルに要求され
る記憶容量が増大するという問題が生じていた。

【００１３】しかも、アドレス変換テーブルは、一般
に、フラッシュメモリを制御するメモリコントローラ内
に設けられたＳＲＡＭ（スタティック・ランダム・アク
セス・メモリ）に格納されるが、ＳＲＡＭは、アクセス
速度がきわめて速いという利点を有している反面、ＳＲ
ＡＭセル１個あたりに必要なトランジスタ数が多いた
め、集積度を高めることが困難であるという欠点があ
る。このため、アドレス変換テーブルに要求される記憶
容量が増大すると、フラッシュメモリを制御するメモリ
コントローラのチップ面積が増大し、結果として、フラ
ッシュメモリシステムのコストの増大をもたらすという
問題があった。

【００１４】したがって、本発明の目的は、アドレス変
換テーブルに要求される記憶容量が低減されたメモリコ
ントローラ及びフラッシュメモリシステム、並びに、記
憶容量が低減されたアドレス変換テーブルを用いたフラ
ッシュメモリへのアクセス方法を提供することである。

【００１５】

【課題を解決するための手段】本発明のかかる目的は、
ホストコンピュータより供給されるホストアドレスに基
づいて、複数のエリアに分割されたメモリをアクセスす
るメモリコントローラであって、それぞれアドレス変換
情報が格納された複数のスコープを含むアドレス変換テ
ーブルと、前記ホストアドレスの第１の部分に基づいて
前記複数のスコープのいずれかを選択する手段と、前記
選択されたスコープに格納されたアドレス変換情報に基
づいて、前記ホストアドレスの第２の部分を変換アドレ
スに変換する手段と、少なくとも前記変換アドレスに基
づいて前記メモリをアクセスする手段とを備え、前記複
数のスコープに格納されたアドレス変換情報が、それぞ
れ対応するエリアに関わるアドレス変換情報であり、且
つ、前記スコープの数が、前記エリアの数よりも少ない
ことを特徴とするメモリコントローラによって達成され
る。

【００１６】本発明によれば、スコープの数がエリアの
数よりも少ないので、アドレス変換テーブルが占有する
記憶容量を低減することができる。

【００１７】本発明の好ましい実施態様においては、前
記ホストアドレスの前記第１の部分によって特定される
エリアに関わるアドレス変換情報が前記アドレス変換テ
ーブルに格納されていないことに応答して、前記アドレ
ス変換テーブルに含まれる複数のスコープのいずれかに
格納されたアドレス変換情報を、前記特定されるエリア
に関わるアドレス変換情報に置き換える手段をさらに備
える。

【００１８】本発明のさらに好ましい実施態様において
は、前記置き換える手段による置き換えが行われるスコ
ープを、前記ホストコンピュータからのアクセス履歴に
基づき決定する手段をさらに備える。

【００１９】本発明のさらに好ましい実施態様によれ
ば、ホストコンピュータからのアクセス履歴に基づい
て、内容が更新されるスコープが決定されるので、アク
セス頻度が低いエリアに関わるアドレス変換情報が格納
されたスコープから順にその内容を更新することが可能
となる。

【００２０】本発明の前記目的はまた、フラッシュメモ
リと、ホストコンピュータより供給されるホストアドレ
スに基づいて前記フラッシュメモリをアクセスするメモ
リコントローラとを備え、前記フラッシュメモリがそれ
ぞれ複数のブロックからなる複数のエリアに分割され、
前記メモリコントローラが、それぞれアドレス変換情報
が格納された複数のスコープを含むアドレス変換テーブ
ルと、前記ホストアドレスの第１の部分に基づいて前記
複数のスコープのいずれかを選択する手段と、前記選択
されたスコープに格納されたアドレス変換情報に基づい
て、前記ホストアドレスの第２の部分を物理ブロックア
ドレスに変換する手段と、前記ホストアドレスの第１の
部分に基づいて前記複数のエリアのいずれかを選択する
手段と、前記物理ブロックアドレスに基づいて前記選択
されたエリアに含まれる複数のブロックのいずれかを選
択する手段とを含み、前記アドレス変換テーブルに含ま
れるスコープの数が、前記エリアの数よりも少ないこと
を特徴とするフラッシュメモリシステムにより達成され
る。

【００２１】本発明によれば、スコープの数がエリアの
数よりも少ないので、アドレス変換テーブルが占有する
記憶容量を低減することができる。

【００２２】本発明の好ましい実施態様においては、前
記フラッシュメモリと前記メモリコントローラとが、同
一の筐体に収容されている。

【００２３】本発明のさらに好ましい実施態様において
は、前記筐体がカード形状である。

【００２４】本発明の前記目的はまた、ｍ個のエリアに
分割されたフラッシュメモリへのアクセス方法であっ
て、ホストコンピュータより供給されるホストアドレス
を受けるステップと、前記供給されたホストアドレスの
第１の部分に基づいて、アドレス変換テーブルに含まれ
るｎ個（ｎ＜ｍ）のスコープのいずれかを選択するステ
ップと、前記選択されたスコープに含まれるアドレス変
換情報に基づいて、前記ホストアドレスの第２の部分を
変換アドレスに変換するステップと、少なくとも前記変
換アドレスに基づいてフラッシュメモリをアクセスする
ステップとを備えるフラッシュメモリへのアクセス方法
により達成される。

【００２５】本発明によれば、スコープの数がエリアの
数よりも少ないので、アドレス変換テーブルが占有する
記憶容量を低減することができる。

【００２６】本発明の好ましい実施態様においては、前
記ホストアドレスの前記第１の部分によって特定される
エリアに関わるアドレス変換情報が前記アドレス変換テ
ーブルに格納されていないことに応答して、前記アドレ
ス変換テーブルに含まれるｎ個のスコープのいずれかに
格納されたアドレス変換情報を、前記特定されるエリア
に関わるアドレス変換情報に置き換えるステップをさら
に備える。

【００２７】本発明のさらに好ましい実施態様において
は、前記置き換えるステップによる置き換えが行われる
スコープを、前記ホストコンピュータからのアクセス履
歴に基づき決定するステップをさらに備える。

【００２８】本発明のさらに好ましい実施態様によれ
ば、ホストコンピュータからのアクセス履歴に基づい
て、内容が更新されるスコープが決定されるので、アク
セス頻度が低いエリアに関わるアドレス変換情報が格納
されたスコープから順にその内容を更新することが可能
となる。

【００２９】

【発明の好ましい実施の形態】以下、添付図面に基づい
て、本発明の好ましい実施態様につき、詳細に説明を加
える。

【００３０】図１は、本発明の好ましい実施態様にかか
るフラッシュメモリシステム１を概略的に示すブロック
図である。

【００３１】図１に示されるように、フラッシュメモリ
システム１はカード形状であり、４個のフラッシュメモ
リチップ２−０〜２−３と、コントローラ３と、コネク
タ４とが、一つのカード内に集積されて構成される。フ
ラッシュメモリシステム１は、ホストコンピュータ５に
着脱可能に装着されて使用され、ホストコンピュータ５
に対する一種の外部記憶装置として用いられる。ホスト
コンピュータ５としては、文字、音声、あるいは画像情
報等の種々の情報を処理するパーソナルコンピュータや
デジタルスチルカメラをはじめとする各種情報処理装置
が挙げられる。

【００３２】各フラッシュメモリチップ２−０〜２−３
は、それぞれ１２８Ｍバイト（１Ｇビット）の記憶容量
を有する半導体チップである。フラッシュメモリシステ
ム１においては、５１２バイトを１ページとし、これを
最小アクセス単位としている。したがって、これら各フ
ラッシュメモリチップ２−０〜２−３は、それぞれ２５
６Ｋページのアドレス空間を含み、フラッシュメモリチ
ップ２−０〜２−３の合計で、１Ｍページのアドレス空
間を備えることになる。また、フラッシュメモリシステ
ム１においては、これら４つのフラッシュメモリチップ
２−０〜２−３は、５１２Ｍバイト（４Ｇビット）の記
憶容量を有し、１Ｍページのアドレス空間を備える一つ
の大きなメモリとして取り扱われる。このため、これら
１Ｍページからなるアドレス空間から特定のページにア
クセスするためには、２０ビットのアドレス情報が必要
となる。したがって、ホストコンピュータ５は、フラッ
シュメモリシステム１に対し、２０ビットのアドレス情
報を供給することによって、特定のページに対するアク
セスを行う。以下、ホストコンピュータ５よりフラッシ
ュメモリシステム１に供給される２０ビットのアドレス
情報を「ホストアドレス」と呼ぶ。

【００３３】コントローラ３は、マイクロプロセッサ６
と、ホストインターフェースブロック７と、ＳＲＡＭワ
ークエリア８と、バッファ９と、フラッシュメモリイン
ターフェースブロック１０と、ＥＣＣ（エラー・コレク
ション・コード）ブロック１１と、フラッシュシーケン
サブロック１２とから構成される。これら機能ブロック
によって構成されるコントローラ３は、一つの半導体チ
ップ上に集積されている。

【００３４】マイクロプロセッサ６は、コントローラ３
を構成する各機能ブロック全体の動作を制御するための
機能ブロックである。

【００３５】ホストインターフェースブロック７は、バ
ス１３を介してコネクタ４に接続されており、マイクロ
プロセッサ６による制御のもと、ホストコンピュータ５
とのデータやアドレス情報、ステータス情報、外部コマ
ンド情報の授受を行う。すなわち、フラッシュメモリシ
ステム１がホストコンピュータ５に装着されると、フラ
ッシュメモリシステム１とホストコンピュータ５とは、
バス１３、コネクタ４及びとバス１４を介して相互に接
続され、かかる状態において、ホストコンピュータ５よ
りフラッシュメモリシステム１に供給されるデータ等
は、ホストインターフェースブロック７を入口としてコ
ントローラ３の内部に取り込まれ、また、コントローラ
３よりホストコンピュータ５に供給されるデータ等は、
ホストインターフェースブロック７を出口としてホスト
コンピュータ５に供給される。

【００３６】ＳＲＡＭワークエリア８は、マイクロプロ
セッサ６によるフラッシュメモリチップ２−０〜２−３
の制御に必要なデータが一時的に格納される作業領域で
あり、複数のＳＲＡＭセルによって構成される。

【００３７】バッファ９は、フラッシュメモリチップ２
−０〜２−３から読み出されたデータ及びフラッシュメ
モリチップ２−０〜２−３に書き込むべきデータを一時
的に蓄積するバッファである。すなわち、フラッシュメ
モリチップ２−０〜２−３から読み出されたデータは、
ホストコンピュータ５が受け取り可能な状態となるまで
バッファ９に保持され、フラッシュメモリチップ２−０
〜２−３に書き込むべきデータは、フラッシュメモリチ
ップ２−０〜２−３が書き込み可能な状態となるまでバ
ッファ９に保持される。

【００３８】フラッシュメモリインターフェースブロッ
ク１０は、バス１５を介して、フラッシュメモリチップ
２−０〜２−３とのデータやアドレス情報、ステータス
情報、内部コマンド情報の授受を行うとともに、各フラ
ッシュメモリチップ２−０〜２−３に対して対応するチ
ップ選択信号＃０〜＃３を供給するための機能ブロック
である。チップ選択信号＃０〜＃３は、ホストコンピュ
ータ５からデータの読み出しまたは書き込みが要求され
た場合、ホストコンピュータ５より供給されるホストア
ドレスの上位２ビットに基づいて、そのいずれかが活性
化される信号である。具体的には、ホストアドレスの上
位２ビットが「００」であればチップ選択信号＃０が活
性化され、「０１」であればチップ選択信号＃１が活性
化され、「１０」であればチップ選択信号＃２が活性化
され、「１１」であればチップ選択信号＃３が活性化さ
れる。対応するチップ選択信号が活性化されたフラッシ
ュメモリチップ２−０〜２−３は選択状態となり、デー
タの読み出しまたは書き込みが可能となる。尚、「内部
コマンド」とは、コントローラ３がフラッシュメモリチ
ップ２−０〜２−３を制御するためのコマンドであり、
ホストコンピュータ５がフラッシュメモリシステム１を
制御するための「外部コマンド」と区別される。

【００３９】ＥＣＣブロック１１は、フラッシュメモリ
チップ２−０〜２−３に書き込むデータに付加すべきエ
ラーコレクションコードを生成するとともに、読み出し
データにを付加されたエラーコレクションコードに基づ
いて、読み出しデータに含まれる誤りを訂正するための
機能ブロックである。

【００４０】フラッシュシーケンサブロック１２は、フ
ラッシュメモリチップ２−０〜２−３とバッファ９との
データの転送を制御するための機能ブロックである。フ
ラッシュシーケンサブロック１２は、複数のレジスタ
（図示せず）を備え、マイクロプロセッサ６による制御
のもと、フラッシュメモリチップ２−０〜２−３からの
データの読み出しまたはフラッシュメモリチップ２−０
〜２−３へのデータの書き込みに必要な値がこれらレジ
スタに設定されると、データの読み出しまたは書き込み
に必要な一連の動作を自動的に実行する。

【００４１】次に、各フラッシュメモリチップ２−０〜
２−３を構成する各フラッシュメモリセルの具体的な構
造について説明する。

【００４２】図２は、フラッシュメモリチップ２−０〜
２−３を構成する各フラッシュメモリセル１６の構造を
概略的に示す断面図である。

【００４３】図２に示されるように、フラッシュメモリ
セル１６は、Ｐ型半導体基板１７に形成されたＮ型のソ
ース拡散領域１８及びドレイン拡散領域１９と、ソース
拡散領域１８とドレイン拡散領域１９との間のＰ型半導
体基板１７を覆って形成されたトンネル酸化膜２０と、
トンネル酸化膜２０上に形成されたフローティングゲー
ト電極２１と、フローティングゲート電極２１上に形成
された絶縁膜２２と、絶縁膜２２上に形成されたコント
ロールゲート電極２３とから構成される。このような構
成を有するフラッシュメモリセル１６は、フラッシュメ
モリチップ２−０〜２−３内において、複数個直列に接
続されて、ＮＡＮＤ型フラッシュメモリを構成する。

【００４４】フラッシュメモリセル１６は、フローティ
ングゲート電極２１に電子が注入されているか否かによ
って、「消去状態」と「書込状態」のいずれかの状態が
示される。フラッシュメモリセル１６が消去状態である
ことは、当該フラッシュメモリセル１６にデータ「１」
が保持されていることを意味し、フラッシュメモリセル
１６が書込状態であることは、当該フラッシュメモリセ
ル１６にデータ「０」が保持されていることを意味す
る。すなわち、フラッシュメモリセル１６は、１ビット
のデータを保持することが可能である。

【００４５】図２に示されるように、消去状態とは、フ
ローティングゲート電極２１に電子が注入されていない
状態を指す。消去状態においては、コントロールゲート
電極２３に読み出し電圧が印加されていないときには、
ソース拡散領域１８とドレイン拡散領域１９との間のＰ
型半導体基板１７の表面にはチャネルが形成されず、し
たがって、ソース拡散領域１８とドレイン拡散領域１９
とは、Ｐ型半導体基板１７によって電気的に絶縁され
る。一方、コントロールゲート電極２３に読み出し電圧
が印加されると、ソース拡散領域１８とドレイン拡散領
域１９との間のＰ型半導体基板１７の表面にチャネル
（図示せず）が形成され、これにより、ソース拡散領域
１８とドレイン拡散領域１９とは、チャネルによって電
気的に接続される。すなわち、コントロールゲート電極
２３に読み出し電圧が印加されていない状態では、ソー
ス拡散領域１８とドレイン拡散領域１９とは電気的に絶
縁され、コントロールゲート電極２３に読み出し電圧が
印加された状態では、ソース拡散領域１８とドレイン拡
散領域１９とは電気的に接続される。

【００４６】図３は、書込状態であるフラッシュメモリ
セル１６を概略的に示す断面図である。

【００４７】図３に示されるように、書込状態とは、フ
ローティングゲート電極２１に電子が蓄積されている状
態を指す。フローティングゲート電極２１はトンネル酸
化膜２０及び絶縁膜２２に挟まれているため、一旦、フ
ローティングゲート電極２１に注入された電子は、きわ
めて長時間フローティングゲート電極２１内にとどま
る。書込状態においては、フローティングゲート電極２
１に電子が蓄積されているので、コントロールゲート電
極２３に読み出し電圧が印加されているか否かに関わら
ず、ソース拡散領域１８とドレイン拡散領域１９との間
のＰ型半導体基板１７の表面にはチャネル２４が形成さ
れる。したがって、ソース拡散領域１８とドレイン拡散
領域１９とは、コントロールゲート電極２３に読み出し
電圧が印加されているか否かに関わらず、チャネル２４
によって常に電気的に接続状態となる。

【００４８】ここで、選択されたフラッシュメモリセル
１６が消去状態であるか書込状態であるかは、次のよう
にして読み出すことができる。すなわち、複数個直列に
接続されたフラッシュメモリセル１６のうち、選択され
たフラッシュメモリセル１６以外の全てのフラッシュメ
モリセル１６のコントロールゲート電極２３に読み出し
電圧が印加され、この状態において、これらフラッシュ
メモリセル１６の直列体に電流が流れるか否かの検出が
行われる。その結果、かかる直列体に電流が流れれば、
選択されたフラッシュメモリセル１６が書込状態である
と判断され、かかる直列体に電流が流れなければ、選択
されたフラッシュメモリセル１６が消去状態であると判
断される。このようにして、直列体に含まれる任意のフ
ラッシュメモリセル１６に保持されたデータが「０」で
あるのか「１」であるのかを読み出すことができる。但
し、ＮＡＮＤ型フラッシュメモリにおいては、ひとつの
直列体に含まれる２以上のフラッシュメモリセル１６に
保持されたデータを同時に読み出すことはできない。

【００４９】また、消去状態であるフラッシュメモリセ
ル１６を書込状態に変化させる場合、コントロールゲー
ト電極２３に正の高電圧が印加され、これによって、ト
ンネル酸化膜２０を介してフローティングゲート電極２
１へ電子が注入される。フローティングゲート電極２１
への電子の注入は、ＦＮトンネル電流による注入が可能
である。一方、書込状態であるフラッシュメモリセル１
６を消去状態に変化させる場合、コントロールゲート電
極２３に負の高電圧が印加され、これによって、トンネ
ル酸化膜２０を介してフローティングゲート電極２１に
蓄積された電子が排出される。

【００５０】次に、各フラッシュメモリチップ２−０〜
２−３の持つアドレス空間の具体的な構成について説明
する。

【００５１】図４は、フラッシュメモリチップ２−０の
アドレス空間の構造を概略的に示す図である。

【００５２】図４に示されるように、フラッシュメモリ
チップ２−０のアドレス空間は、エリア０〜エリア７か
らなる８つのエリアに分割される。また、図４には示さ
れていないが、フラッシュメモリチップ２−１〜２−３
も、フラッシュメモリチップ２−０と同様に８つのエリ
アに分割されており、フラッシュメモリチップ２−１
は、エリア８〜エリア１５からなる８つのエリアに分割
され、フラッシュメモリチップ２−２は、エリア１６〜
エリア２３からなる８つのエリアに分割され、フラッシ
ュメモリチップ２−３は、エリア２４〜エリア３１から
なる８つのエリアに分割されている。これら各エリア０
〜エリア３１は、いずれも１６Ｍバイトの記憶容量を有
する。

【００５３】さらに、フラッシュメモリチップ２−０を
構成する各エリア０〜エリア７は、それぞれ１０２４の
ブロックによって構成される。例えば、エリア０は、図
４に示されるようにブロック０〜ブロック１０２３によ
って構成され、エリア１は、ブロック１０２４〜ブロッ
ク２０４７によって構成され、エリア７は、ブロック７
１６８〜ブロック８１９１によって構成される。したが
って、図４に示されるように、フラッシュメモリチップ
２−０は、ブロック０〜ブロック８１９１からなる８１
９２個のブロックによって構成されることになる。ま
た、図４には示されていないが、フラッシュメモリチッ
プ２−１〜２−３も、フラッシュメモリチップ２−０と
同様に８１９２個のブロックによって構成され、フラッ
シュメモリチップ２−１は、ブロック８１９２〜ブロッ
ク１６３８３を有し、フラッシュメモリチップ２−２
は、ブロック１６３８４〜ブロック２４５７５を有し、
フラッシュメモリチップ２−３は、ブロック２４５７６
〜ブロック３２７６７を有する。これら各ブロック０〜
ブロック３２７６７は、いずれも１６Ｋバイトの記憶容
量を有する。

【００５４】ここで、上記各ブロック０〜ブロック３２
７６７は、データの消去単位である。すなわち、フラッ
シュメモリチップ２−０〜２−３では、各フラッシュメ
モリセル１６ごとに、その状態を書込状態から消去状態
に変化させることはできず、フラッシュメモリセル１６
をを書込状態から消去状態に変化させる場合は、当該フ
ラッシュメモリセル１６が属するブロックに含まれる全
てのフラッシュメモリセル１６が一括して消去状態とさ
れる。逆に、フラッシュメモリチップ２−０〜２−３で
は、各フラッシュメモリセル１６ごとに、その状態を消
去状態から書込状態に変化させることは可能である。

【００５５】さらに、図４に示されるように、フラッシ
ュメモリチップ２−０を構成する各ブロック０〜ブロッ
ク８１９１は、それぞれ３２のページによって構成さ
れ、各ブロック０〜ブロック８１９１を構成する３２の
ページには、ページアドレスとしてページ０〜ページ３
１が割り当てられる。また、フラッシュメモリチップ２
−１〜２−３を構成する各ブロック８１９２〜ブロック
３２７６７も、フラッシュメモリチップ２−０を構成す
る各ブロック０〜ブロック８１９１と同様に、それぞれ
３２のページによって構成され、各ブロック８１９２〜
ブロック３２７６７を構成する３２のページには、ペー
ジアドレスとしてページ０〜ページ３１が割り当てられ
る。

【００５６】これら各ページはデータの読み出し及び書
き込みにおけるアクセス単位であり、図４に示されるよ
うに、ビットｂ０〜ｂ７からなる８ビットを１バイトと
して、それぞれ５１２バイトのユーザ領域２５と１６バ
イトの冗長領域２６によって構成される。ユーザ領域２
５は、ホストコンピュータ５より供給されるユーザデー
タが格納される領域であり、冗長領域２６は、ＥＣＣブ
ロック１１によって生成されたエラーコレクションコー
ド等の付加情報が格納される領域である。エラーコレク
ションコードは、対応するユーザ領域２５に格納された
データの誤りを訂正するための付加情報であり、ユーザ
領域２５に格納されたデータに含まれるデータの誤りが
所定数以下であれば、これを訂正し、正しいデータとす
るために用いられる。

【００５７】このような構成からなるフラッシュメモリ
チップ２−０〜２−３に対し、ホストコンピュータ５
は、ホストアドレスをフラッシュメモリシステム１に供
給することにより、特定のページに対して、５１２バイ
トを１単位としたデータの読み出し及び書き込みを指示
する。このように、各ページは、５１２バイトのユーザ
領域１０と１６バイトの冗長領域１１からなるので、各
ページは、８×（５１２バイト＋１６バイト）＝４２２
４個のフラッシュメモリセルによって構成されることに
なる。

【００５８】このような構成からなるフラッシュメモリ
チップ２−０〜２−３は、上述のとおり、１Ｍページの
アドレス空間を備える一つの大きなメモリとして取り扱
われるので、これら１Ｍページからなるアドレス空間か
ら特定のページにアクセスするためには、上述のとお
り、２０ビットのホストアドレスが用いられる。２０ビ
ットのホストアドレスのうち、上位５ビットは、エリア
０〜エリア３１からなる３２個のエリアのうちいずれか
一のエリアを特定するために用いられ、上位６ビット〜
上位１５ビットからなる１０ビットは、特定されたエリ
アに含まれる１０２４個のブロックのうちいずれか一の
ブロックを特定するために用いられ、残りの５ビット
（下位５ビット）は、特定されたブロックに含まれるペ
ージ０〜ページ３１からなる３２個のページのうちいず
れか一のページを特定するために用いられる。後述する
が、上位５ビットを用いたエリアの特定及び下位５ビッ
トを用いたページの特定は、ホストコンピュータ５から
供給されるホストアドレスによって一義的に決まる一
方、上位６ビット〜上位１５ビットからなる１０ビット
を用いたブロックの特定はホストアドレスによっては一
義的に決まらない。すなわち、ホストアドレスの上位６
ビット〜上位１５ビットからなる１０ビットを「論理ブ
ロックアドレス」と呼び、実際にアクセスされるブロッ
クのアドレスを「物理ブロックアドレス」と呼べば、論
理ブロックアドレスと物理ブロックアドレスとは一致せ
ず、後述する「アドレス変換テーブル」にて、論理ブロ
ックアドレスを物理ブロックアドレスに変換した後、物
理ブロックアドレスに基づいて実際にアクセスすべきブ
ロックが特定される。

【００５９】ここで、アドレス変換テーブルを用いて論
理ブロックアドレスを物理ブロックアドレスに変換する
必要性について説明する。

【００６０】上述のとおり、フラッシュメモリチップ２
−０〜２−３を構成するフラッシュメモリセル１６は、
これをメモリセル単位にて消去状態から書込状態へ変化
させることはできる一方、これを書込状態から消去状態
へ変化させることは、メモリセル単位で行うことができ
ず、ブロック単位でしか行うことができない。このた
め、あるページにデータを書き込む際には、そのページ
のユーザ領域２５を構成する全てのフラッシュメモリセ
ル１６が消去状態となっている必要があり、既に何らか
のデータが書き込まれているページ、すなわち、そのペ
ージのユーザ領域２５を構成するフラッシュメモリセル
１６が一つでも書込状態となっているページに、これと
異なるデータを直接上書きすることはできない。したが
って、既にデータの書き込まれたページに対し、これと
異なる新しいデータを書き込むためには、一旦、このペ
ージが属するブロックを構成するフラッシュメモリセル
１６を全て消去状態とし、その後に新しいデータを書き
込むという処理が必要となる。

【００６１】したがって、あるページに格納された古い
データに新しいデータを上書きしようとする場合、この
ページが属するブロックに含まれる他のページに格納さ
れたデータが消失するのを防ぐためには、当該他のペー
ジに格納されたデータを、他のブロックに移動させると
いう処理が必要となる。したがって、ホストアドレスに
含まれる論理ブロックアドレスと、当該論理ブロックア
ドレスに対応するフラッシュメモリチップ２−０〜２−
３上の物理ブロックアドレスとの関係は、ホストコンピ
ュータ５からデータの上書きが指示される度に動的に変
化する。このような理由から、ホストコンピュータ５か
らフラッシュメモリチップ２−０〜２−３をアクセスす
るためには、ホストコンピュータ５から与えられる論理
ブロックアドレスと、当該論理ブロックアドレスに対応
するフラッシュメモリ上の物理ブロックアドレスとの関
係を示す情報が格納されるアドレス変換テーブルが必要
となるのである。アドレス変換テーブルの詳細について
は後述する。

【００６２】ここで、各ブロックの先頭ページ（ページ
０）を構成する冗長領域２６には、上記エラーコレクシ
ョンコードの他、消去フラグ及び対応論理ブロックアド
レスが格納される。消去フラグ及び対応論理ブロックア
ドレスの詳細については後述するが、消去フラグは、当
該ブロックが消去済みブロック、すなわち、ユーザ領域
２５を構成するフラッシュメモリセル１６がすべて消去
状態となっているブロックであるか否かを示すフラグで
あり、対応論理ブロックアドレスは、対応する消去フラ
グによって、当該ブロックが消去済みブロックではなく
データが格納されているブロックであることが示されて
いる場合に格納される情報であり、当該ブロックがいか
なる論理ブロックアドレスによりアクセスされるかを示
している。

【００６３】次に、ＳＲＡＭワークエリア８に格納され
る各種作業データについて説明する。ＳＲＡＭワークエ
リア８には、少なくとも、アドレス変換テーブル２７、
管理テーブル２８、優先リンク２９及び消去済みブロッ
クキュー３０が格納される。

【００６４】図５は、ＳＲＡＭワークエリア８に格納さ
れるアドレス変換テーブル２７のデータ構造を示す概略
図である。

【００６５】図５に示されるように、アドレス変換テー
ブル２７は、スコープ０〜スコープ３からなる４つのス
コープによって構成され、これら各スコープ０〜スコー
プ３は、それぞれ１０２４の物理ブロックアドレス格納
領域によって構成される。例えば、スコープ０は、図５
に示されるように物理ブロックアドレス格納領域０〜物
理ブロックアドレス格納領域１０２３によって構成され
る。同様に、図５には示されていないが、スコープ１
は、物理ブロックアドレス格納領域１０２４〜物理ブロ
ックアドレス格納領域２０４７によって構成され、スコ
ープ２は、物理ブロックアドレス格納領域２０４８〜物
理ブロックアドレス格納領域３０７１によって構成さ
れ、スコープ３は、物理ブロックアドレス格納領域３０
７２〜物理ブロックアドレス格納領域４０９５によって
構成される。

【００６６】これら物理ブロックアドレス格納領域０〜
物理ブロックアドレス格納領域４０９５には、それぞれ
対応する物理ブロックアドレスが格納され、これによっ
て、スコープ０〜スコープ３は、それぞれ対応するエリ
アに関わるアドレス変換情報を構成する。すなわち、各
スコープ０〜スコープ３を構成する１０２４個の物理ブ
ロックアドレス格納領域には、それぞれ論理ブロックア
ドレス０〜論理ブロックアドレス１０２３からなる論理
ブロックアドレスが割り当てられ、これら割り当てられ
た論理ブロックアドレスと、これに格納された物理ブロ
ックアドレスとが、対応関係を有することになる。具体
的には、ホストコンピュータ５から供給された論理ブロ
ックアドレス（ホストアドレスの上位６ビット〜上位１
５ビットからなる１０ビット）が「０１０１０１０１０
１Ｂ」であれば、論理ブロックアドレスとして「３４
１」が割り当てられた物理ブロックアドレス格納領域が
選択され、ここに格納されている物理ブロックアドレ
ス、例えば、格納されている物理ブロックアドレスが
「０００００１１１１１Ｂ」であれば、物理ブロックア
ドレスとして「３１」が読み出され、これにより、論理
ブロックアドレス３４１から物理ブロックアドレス３１
への変換が完了する。

【００６７】なお、これらスコープ０〜スコープ３が、
それぞれどのエリアに対応するのかは、後述する管理テ
ーブル２８によって示される。ここでは、アドレス変換
テーブル２７に含まれるスコープ数（４個）が、フラッ
シュメモリチップ２−０〜２−３に含まれるエリア数
（３２個）よりも少ない点に留意されたい。すなわち、
アドレス変換テーブル２７は、フラッシュメモリチップ
２−０〜２−３に含まれる全てのエリアに関わるアドレ
ス変換情報が格納されるのではなく、その一部、つまり
４エリア分のアドレス変換情報のみが、それぞれスコー
プ０〜スコープ３に格納される。

【００６８】また、これら各物理ブロックアドレス格納
領域０〜物理ブロックアドレス格納領域４０９５は、そ
れぞれＳＲＡＭワークエリア８の１０ビットの記憶領域
を使用しており、それぞれには物理ブロックアドレス
が、１０ビットのデータによって格納されている。した
がって、アドレス変換テーブル２７は、ＳＲＡＭワーク
エリア８の記憶容量のうち、５．１２ｋバイト（４０９
６０ビット）を占有することとなる。

【００６９】アドレス変換テーブル２７の生成は、次の
ように行われる。

【００７０】フラッシュメモリチップ２−０〜２−３を
構成する各ブロックのうち、データが格納されているブ
ロックの各先頭ページ（ページ０）に含まれる冗長領域
２６には、上述のとおり、ＥＣＣブロック１１によって
生成されたエラーコレクションコードの他、当該ブロッ
クがいかなる論理ブロックアドレスによりアクセスされ
るかを示す「対応論理ブロックアドレス」が含まれてい
る。各ブロックにデータが格納されているか否かは、
「消去フラグ」を参照することにより判断することがで
きるので、マイクロプロセッサ６による制御のもと、消
去フラグによってデータが格納されていることが示され
ているブロックが検索され、データが格納されているこ
とが示されているブロックの先頭ページ（ページ０）に
含まれる冗長領域２６に格納された対応論理ブロックア
ドレスが、フラッシュメモリインターフェースブロック
１０を介して読み出される。そして、所定のスコープを
構成する物理ブロックアドレス格納領域のうち、読み出
された対応論理ブロックアドレスと同じ論理ブロックア
ドレスが割り当てられた物理ブロックアドレス格納領域
に、かかる対応論理ブロックアドレスを読み出したブロ
ックの物理ブロックアドレスを格納する。例えば、対応
論理ブロックアドレスを読み出したブロックの物理ブロ
ックアドレスが「１０」であり、読み出された対応論理
ブロックアドレスが、「１２３」であれば、論理ブロッ
クアドレスとして「１２３」が割り当てられた物理ブロ
ックアドレス格納領域に、物理ブロックアドレスとして
「１０」が書き込まれる。このようにして、所定のエリ
アを構成する物理ブロックアドレス「１０」についての
アドレス変換情報の作成が完了する。

【００７１】このような処理が、上記エリアを構成する
ブロックのうち、データが格納されている全てのブロッ
クについて行われ、これにより、上記所定のスコープを
構成する物理ブロックアドレス格納領域に、それぞれ対
応する物理ブロックアドレスが格納されることになる。

【００７２】そして、このような処理を所定の４つのエ
リアについて行うことにより、アドレス変換テーブル２
７を構成する４つのスコープを構成する物理ブロックア
ドレス格納領域に、それぞれ対応する物理ブロックアド
レスが格納され、アドレス変換テーブル２７の作成作業
が完了する。尚、３２個のエリアのうち、どのエリアに
ついてアドレス変換情報を作成するかについては、後述
する管理テーブル２８によって定められる。

【００７３】次に、ＳＲＡＭワークエリア８に格納され
る管理テーブル２８のデータ構造について説明する。

【００７４】図６は、ＳＲＡＭワークエリア８に格納さ
れる管理テーブル２８のデータ構造を示す概略図であ
る。

【００７５】図６に示されるように、管理テーブル２８
は、エリア番号格納領域０〜エリア番号格納領域３から
なる４つのエリア番号格納領域によって構成される。こ
れら各エリア番号格納領域０〜エリア番号格納領域３
は、それぞれＳＲＡＭワークエリア８の１バイトの記憶
領域を使用しており、それぞれにはエリア番号が、５ビ
ットのデータによって格納されている。したがって、管
理テーブル２８は、ＳＲＡＭワークエリア８の記憶容量
のうち、４バイトを占有することとなる。

【００７６】管理テーブル２８は、アドレス変換テーブ
ル２７を構成するスコープ０〜スコープ３が、それぞれ
フラッシュメモリチップ２−０〜２−３を構成するどの
エリアに関わるアドレス変換情報を格納しているかを示
す管理テーブルである。具体的には、エリア番号格納領
域０に格納されたエリア番号は、スコープ０に格納され
ているアドレス変換情報が、当該エリア番号により特定
されるエリアに関わるアドレス変換情報であることを示
し、エリア番号格納領域１に格納されたエリア番号は、
スコープ１に格納されているアドレス変換情報が、当該
エリア番号により特定されるエリアに関わるアドレス変
換情報であることを示し、エリア番号格納領域２に格納
されたエリア番号は、スコープ２に格納されているアド
レス変換情報が、当該エリア番号により特定されるエリ
アに関わるアドレス変換情報であることを示し、エリア
番号格納領域３に格納されたエリア番号は、スコープ３
に格納されているアドレス変換情報が、当該エリア番号
により特定されるエリアに関わるアドレス変換情報であ
ることを示す。

【００７７】管理テーブル２８の生成は、マイクロプロ
セッサ６による制御のもと、上述したアドレス変換テー
ブル２７の生成の際に行われる。

【００７８】次に、ＳＲＡＭワークエリア８に格納され
る優先リンク２９のデータ構造について説明する。

【００７９】図７は、ＳＲＡＭワークエリア８に格納さ
れる優先リンク２９のデータ構造を示す概略図である。

【００８０】図７に示されるように、優先リンク２９
は、ポインタ０〜ポインタ３からなる４つのポインタに
よって構成される。これら各ポインタ０〜ポインタ３
は、それぞれＳＲＡＭワークエリア８の１バイトの記憶
領域を使用しており、それぞれにはリンク先ポインタ番
号またはデータ「ＮＵＬＬ」が格納されている。したが
って、優先リンク２９は、ＳＲＡＭワークエリア８の記
憶容量のうち、４バイトを占有することとなる。

【００８１】優先リンク２９は、アドレス変換テーブル
２７を構成する４つのスコープ（スコープ０〜スコープ
３）の優先順位を示す要素であり、優先リンク２９を構
成するポインタ０〜ポインタ３は、それぞれアドレス変
換テーブル２７を構成するスコープ０〜スコープ３に対
応している。

【００８２】優先リンク２９によって、アドレス変換テ
ーブル２７を構成する４つのスコープの優先順位を示す
具体的な方法について説明する前に、アドレス変換テー
ブル２７を構成する４つのスコープに優先順位を設ける
必要性について説明する。

【００８３】上述のとおり、アドレス変換テーブル２７
を構成するスコープの数（４スコープ）は、フラッシュ
メモリチップ２−０〜２−３を構成するエリアの数（３
２エリア）よりも少なく、このため、アドレス変換テー
ブル２７に展開されるアドレス変換情報は、フラッシュ
メモリチップ２−０〜２−３を構成する全エリアの一部
に関わるアドレス変換情報に限られる。したがって、ア
ドレス変換テーブル２７にアドレス変換情報が展開され
ていないエリアに対して、ホストコンピュータ５からア
クセスが要求された場合には、アドレス変換テーブル２
７の内容を更新する必要がある。すなわち、マイクロプ
ロセッサ６は、アドレス変換テーブル２７を構成する４
つのスコープの中からいずれか１つのスコープを選び、
その内容を消去して、アクセスが要求されたエリアに関
わるアドレス変換情報を当該スコープ内に新たに展開す
る必要がある。したがって、アドレス変換テーブル２７
を構成する４つのスコープの中から、その内容が消去さ
れるべきスコープを選ぶためには、アドレス変換テーブ
ル２７を構成する４つのスコープに優先順位を設け、優
先順位の低いスコープから順にその内容を消去する必要
がある。

【００８４】かかる理由から、アドレス変換テーブル２
７を構成する４つのスコープには、優先順位が設けら
れ、かかる優先順位を記憶するために優先リンク２９が
設けられるのである。

【００８５】次に、優先リンク２９を用いた、スコープ
０〜スコープ３の優先順位の記憶方法について、図面を
用いて詳細に説明する。

【００８６】図８は、優先リンク２９によって、優先順
位としてスコープ０→スコープ１→スコープ２→スコー
プ３が記憶される場合を示す図である。

【００８７】図８に示されるように、優先順位がスコー
プ０→スコープ１→スコープ２→スコープ３の順である
場合、ポインタ０には、リンク先ポインタ番号として
「１」が格納され、ポインタ１には、リンク先ポインタ
番号として「２」が格納され、ポインタ２には、リンク
先ポインタ番号として「３」が格納され、ポインタ３に
は、データ「ＮＵＬＬ」が格納される。

【００８８】上述のとおり、優先リンク２９を構成する
ポインタ０〜ポインタ３は、それぞれアドレス変換テー
ブル２７を構成するスコープ０〜スコープ３に対応して
おり、いずれのポインタにもリンク先ポインタ番号とし
て格納されていないポインタ、すなわち、ポインタ０に
対応するスコープ（スコープ０）が最も優先順位の高い
スコープとなり、以下、当該ポインタ０に格納されたリ
ンク先ポインタ番号「１」により示されるポインタ、す
なわち、ポインタ１に対応するスコープ（スコープ１）
が次に優先順位の高いスコープとなり、当該ポインタ１
に格納されたリンク先ポインタ番号「２」により示され
るポインタ、すなわち、ポインタ２に対応するスコープ
（スコープ２）が次に優先順位の高いスコープとなり、
当該ポインタ２に格納されたリンク先ポインタ番号
「３」により示されるポインタ、すなわち、ポインタ３
に対応するスコープ（スコープ３）が最も優先順位の低
いスコープとなる。これにより、優先順位は、スコープ
０→スコープ１→スコープ２→スコープ３の順となる。
最も優先順位の低いスコープに対応するポインタ３に
は、データ「ＮＵＬＬ」が格納されている。

【００８９】優先リンク２９に、このような優先順位が
記憶されている状態において、ホストコンピュータ５か
ら、例えば、スコープ２に対応するエリアに対するアク
セスがされた場合、以下に説明するように、優先リンク
２９によって記憶される優先順位が変更され、いまアク
セスされたスコープ２の優先順位が最も高くなる。

【００９０】図９は、優先リンク２９によって、優先順
位としてスコープ２→スコープ０→スコープ１→スコー
プ３が記憶される場合を示す図である。

【００９１】図９に示されるように、優先順位がスコー
プ０→スコープ１→スコープ２→スコープ３の順である
状態において、スコープ２に対応するエリアに対するア
クセスがされると、マイクロプロセッサ６による制御の
もと、ポインタ１の内容であるリンク先ポインタ番号が
「３」に変更され、ポインタ２の内容であるリンク先ポ
インタ番号が「０」に変更される。かかる動作は、以下
の手順で行われる。

【００９２】まず、今アクセスされたスコープのスコー
プ番号「２」と同じ番号がリンク先ポインタ番号として
格納されているポインタ（ポインタ１）の内容が、いま
アクセスされたスコープに対応するポインタ（ポインタ
２）に格納されたポインタ番号「３」に書き換えられ
る。次に、いまアクセスされたスコープに対応するポイ
ンタ（ポインタ２）の内容が、リンク先ポインタ番号と
して現在最も優先順位の高いスコープに対応するポイン
タ番号「０」に書き換えられる。これによって、上述の
とおり、ポインタ１の内容であるリンク先ポインタ番号
が「３」に変更され、ポインタ２の内容であるリンク先
ポインタ番号が「０」に変更される。

【００９３】このように内容が書き換えられた優先リン
ク２９においても、いずれのポインタにもリンク先ポイ
ンタ番号として格納されていないポインタ、すなわち、
ポインタ２に対応するスコープ（スコープ２）が最も優
先順位の高いスコープとなり、以下、当該ポインタ２に
格納されたリンク先ポインタ番号「０」により示される
ポインタ、すなわち、ポインタ０に対応するスコープ
（スコープ０）が次に優先順位の高いスコープとなり、
当該ポインタ０に格納されたリンク先ポインタ番号
「１」により示されるポインタ、すなわち、ポインタ１
に対応するスコープ（スコープ１）が次に優先順位の高
いスコープとなり、当該ポインタ１に格納されたリンク
先ポインタ番号「３」により示されるポインタ、すなわ
ち、ポインタ３に対応するスコープ（スコープ３）が最
も優先順位の低いスコープとなる。これにより、優先順
位は、スコープ２→スコープ０→スコープ１→スコープ
３の順となる。最も優先順位の低いスコープに対応する
ポインタ３には、データ「ＮＵＬＬ」が格納されてい
る。

【００９４】このような動作により、いまアクセスされ
たスコープ（スコープ２）の優先順位が最も高くなり、
以降の優先順位は、以前記憶されていた優先順位と同じ
優先順位となる。

【００９５】同様にして、優先リンク２９に、このよう
な優先順位が記憶されている状態において、ホストコン
ピュータ５から、例えば、スコープ３に対応するエリア
に対するアクセスがされると、ポインタ１の内容である
リンク先ポインタ番号がデータ「ＮＵＬＬ」に変更さ
れ、ポインタ３の内容であるリンク先ポインタ番号が
「２」に変更されて、優先順位はスコープ３→スコープ
２→スコープ０→スコープ１に変更される。

【００９６】図１０は、優先リンク２９によって、優先
順位としてスコープ３→スコープ２→スコープ０→スコ
ープ１が記憶される場合を示す図である。

【００９７】さて、優先リンク２９に、このような優先
順位が記憶されている状態において、ホストコンピュー
タ５から、アドレス変換テーブル２７を構成するいずれ
のスコープにもアドレス変換情報が格納されていないエ
リアに対するアクセスがされた場合について説明する。

【００９８】ホストコンピュータ５から、アドレス変換
テーブル２７を構成するいずれのスコープにもアドレス
変換情報が格納されていないエリアに対するアクセスが
された場合、マイクロプロセッサ６による制御のもと、
現在最も優先順位が低いスコープに格納された内容（ア
ドレス変換情報）が消去され、代わりに、当該スコープ
に、今アクセスが要求されたエリアに関わるアドレス変
換情報が、新たに当該スコープ上に作成される。最も優
先順位が低いスコープの検索は、優先リンク２９を構成
するポインタ０〜ポインタ３のうち、データ「ＮＵＬ
Ｌ」が格納されているポインタを探すことにより行われ
る。上述のとおり、優先リンク２９の内容が図１０に示
される状態にある場合には、「ＮＵＬＬ」が格納されて
いるポインタはポインタ１であるので、ポインタ１に対
応するスコープであるスコープ１の優先順位が最も低い
ことが検出される。

【００９９】また、アドレス変換テーブル２３の内容が
更新される際の、アドレス変換情報の作成方法は上述の
とおりであり、アクセスが要求されたエリアを構成する
ブロックのうち、データが格納されているブロックの各
先頭ページ（ページ０）に含まれる冗長領域２６に格納
された対応論理ブロックアドレスが、マイクロプロセッ
サ６による制御のもと、フラッシュメモリインターフェ
ースブロック１０を介して順次読み出される。これによ
って、更新されるべきスコープ１上に、アクセスが要求
されたエリアに関わるアドレス変換情報が作成される。

【０１００】このようにして、最も優先順位が低いスコ
ープ１に格納されたアドレス変換情報が書き換えられる
と、スコープ１が、現在アクセスが要求されたエリアに
対応するスコープである旨を記憶すべく、マイクロプロ
セッサ６による制御のもと、管理テーブル２８の内容が
更新される。さらに、マイクロプロセッサ６による制御
のもと、優先リンク２９によって記憶される優先順位が
変更され、いま更新されアクセスされたスコープ１の優
先順位が最も高くなる。

【０１０１】図１１は、優先リンク２９によって、優先
順位としてスコープ１→スコープ３→スコープ２→スコ
ープ０が記憶される場合を示す図である。

【０１０２】図１１に示されるように、優先順位がスコ
ープ３→スコープ２→スコープ０→スコープ１の順であ
る状態において、ホストコンピュータ５から、アドレス
変換テーブル２７を構成するいずれのスコープにもアド
レス変換情報が格納されていないエリアに対するアクセ
スがされると、マイクロプロセッサ６による制御のも
と、ポインタ０の内容であるデータが「ＮＵＬＬ」に変
更され、ポインタ１の内容であるリンク先ポインタ番号
が「３」に変更される。かかる動作は、上述の手順と同
じであるので、重複する説明を省略する。

【０１０３】これによって、優先順位は、スコープ１→
スコープ３→スコープ２→スコープ０の順となる。最も
優先順位の低いスコープに対応するポインタ０には、デ
ータ「ＮＵＬＬ」が格納されている。

【０１０４】このようにして、優先リンク２９は、アク
セス履歴に基づいて各スコープ０〜スコープ３について
の優先順位を定め、これを記憶することができる。

【０１０５】次に、ＳＲＡＭワークエリア８に格納され
る消去済みブロックキュー３０のデータ構造について説
明する。

【０１０６】図１２は、ＳＲＡＭワークエリア８に格納
される消去済みブロックキュー３０のデータ構造を示す
概略図である。

【０１０７】図１２に示されるように、消去済みブロッ
クキュー３０は、キュー０〜キュー７からなる８つのキ
ューによって構成される。これら各キュー０〜キュー７
は、それぞれＳＲＡＭワークエリア８の２バイトの記憶
領域を使用しており、それぞれには物理ブロックアドレ
スが、１０ビットのデータによって格納されている。し
たがって、消去済みブロックキュー３０は、ＳＲＡＭワ
ークエリア８の記憶容量のうち、１６バイトを占有する
こととなる。

【０１０８】消去済みブロックキュー３０を構成するキ
ュー０〜キュー７のうち、キュー０及びキュー１は、ア
ドレス変換テーブル２７のスコープ０用のキューであ
り、キュー０及びキュー１には、スコープ０に対応する
エリアに含まれる消去済みブロック、すなわち、ユーザ
領域２５を構成する全てのフラッシュメモリセル１６が
消去状態となっているブロックの物理ブロックアドレス
が格納される。同様に、キュー２及びキュー３は、スコ
ープ１用のキューであり、キュー２及びキュー３には、
スコープ１に対応するエリアに含まれる消去済みブロッ
クの物理ブロックアドレスが格納され、キュー４及びキ
ュー５は、スコープ２用のキューであり、キュー４及び
キュー５には、スコープ２に対応するエリアに含まれる
消去済みブロックの物理ブロックアドレスが格納され、
キュー６及びキュー７は、スコープ３用のキューであ
り、キュー６及びキュー７には、スコープ３に対応する
エリアに含まれる消去済みブロックの物理ブロックアド
レスが格納される。

【０１０９】消去済みブロックキュー３０の生成は、マ
イクロプロセッサ６による制御のもと、上述したアドレ
ス変換テーブル２７の生成の際に行われる。

【０１１０】すなわち、フラッシュメモリチップ２−０
〜２−３を構成する各ブロックの各先頭ページ（ページ
０）に含まれる冗長領域２６には、上述のとおり、当該
ブロックが消去済みブロックであるか否かを示す消去フ
ラグが含まれており、アドレス変換テーブル２７が生成
される際、マイクロプロセッサ６による制御のもと、ア
ドレス変換テーブル２７にアドレス変換情報が展開され
るべきエリアを構成する各ブロックの各先頭ページ（ペ
ージ０）の冗長領域２６に格納された消去フラグの内容
が検索される。かかる検索により、アドレス変換テーブ
ル２７にアドレス変換情報が展開されるべき４つのエリ
アそれぞれについて、最大２つの消去済みブロックが検
出され、その物理ブロックアドレスが、対応するスコー
プ用の２つのキューに格納される。

【０１１１】次に、フラッシュメモリシステム１の動作
について、初期設定動作、データの読み出し動作、デー
タの書き込み動作の順に説明する。

【０１１２】まず、フラッシュメモリシステム１の初期
設定動作について説明する。

【０１１３】フラッシュメモリシステム１の初期設定動
作は、フラッシュメモリシステム１がホストコンピュー
タ５に装着された時や、ホストコンピュータ５によりリ
セットが指示された際に実行される。

【０１１４】フラッシュメモリシステム１の初期設定動
作では、まず、フラッシュメモリチップ２−０〜２−３
を構成するエリア０〜エリア３１のうち、最初の４エリ
アであるエリア０〜エリア３に関わるアドレス変換情報
が読み出され、それぞれアドレス変換テーブル２７を構
成するスコープ０〜スコープ３に展開される。アドレス
変換テーブル２７の作成方法は上述のとおりである。

【０１１５】次に、マイクロプロセッサ６による制御の
もと、管理テーブル２８が作成される。

【０１１６】上述のとおり、管理テーブル２８は、アド
レス変換テーブル２７を構成するスコープ０〜スコープ
３が、それぞれフラッシュメモリチップ２−０〜２−３
を構成するどのエリアに関わるアドレス変換情報を格納
しているかを示す管理テーブルであり、初期状態におい
てはスコープ０〜スコープ３には、それぞれエリア０〜
エリア３に関わるアドレス変換情報が格納されるから、
管理テーブル２８を構成するエリア番号格納領域０〜エ
リア番号格納領域３には、エリア番号としてそれぞれ
「０」〜「３」が格納される。

【０１１７】次に、マイクロプロセッサ６による制御の
もと、優先リンク２９が作成される。

【０１１８】上述のとおり、優先リンク２９は、アクセ
ス履歴に基づいて各スコープ０〜スコープ３についての
優先順位を定め、これを記憶する要素であるが、初期状
態においては、未だいかなるエリアに対してもアクセス
がされておらず、アクセス履歴に基づいて優先順位を定
めることができない。したがって、フラッシュメモリシ
ステム１の初期設定動作においては、マイクロプロセッ
サ６による制御のもと、優先リンク２９を構成する各ポ
インタ０〜ポインタ３には、暫定的に、図８に示される
リンク先ポインタ番号乃至はデータ「ＮＵＬＬ」が格納
される。このため、初期設定動作の完了時においては、
優先リンク２９により示される優先順位は、スコープ０
→スコープ１→スコープ２→スコープ３の順となる。

【０１１９】次に、マイクロプロセッサ６による制御の
もと、消去済みブロックキュー３０が作成される。

【０１２０】上述のとおり、消去済みブロックキュー３
０は、各スコープ０〜スコープ３に対応する各エリアに
含まれる消去済みブロックの物理ブロックアドレスを格
納する要素であり、その作成の方法は上述のとおりであ
る。

【０１２１】以上説明した動作が全て完了し、アドレス
変換テーブル２７、管理テーブル２８、優先リンク２９
及び消去済みブロックキュー３０が作成されると、フラ
ッシュメモリシステム１の初期設定動作は終了する。

【０１２２】尚、フラッシュメモリシステム１の初期設
定動作が行われている間は、コントローラ３はビジー状
態となり、ホストコンピュータ５からデータの読み出し
や書き込みが指示は拒否される。かかるビジー状態は、
フラッシュメモリシステム１の初期設定動作が終了する
と解除される。

【０１２３】次に、フラッシュメモリシステム１による
データの読み出し動作について説明する。

【０１２４】フラッシュメモリシステム１によるデータ
の読み出し動作については、ホストコンピュータ５より
供給されたホストアドレスに対応するエリアに関わるア
ドレス変換情報がアドレス変換テーブル２７に格納され
ている場合と、格納されていない場合とに分けて説明す
る。

【０１２５】まず、ホストアドレスに対応するエリアに
関わるアドレス変換情報がアドレス変換テーブル２７に
格納されている場合の、フラッシュメモリシステム１に
よるデータの読み出し動作について説明する。

【０１２６】ＳＲＡＭワークエリア８に格納されたアド
レス変換テーブル２７、管理テーブル２８、優先リンク
２９及び消去済みブロックキュー３０の状態が、上述し
たフラッシュメモリシステム１の初期設定動作が終了し
た直後の状態である場合において、ホストコンピュータ
５より、バス１４、コネクタ４及びバス１３を介して、
外部コマンドの一種である外部読み出しコマンドととも
にホストアドレスがフラッシュメモリシステム１に供給
されると、これら外部読み出しコマンド及びホストアド
レスは、ホストインターフェースブロック７よりコント
ローラ３内に取り込まれる。ここでは、例として、ホス
トアドレスが「００００１００００００００１１００１
１１Ｂ」であるとする。

【０１２７】外部読み出しコマンド及びホストアドレス
がコントローラ３に供給されると、ホストアドレスによ
り示されるフラッシュメモリチップ２−０〜２−３上の
データをバッファ９に転送させるべく、マイクロプロセ
ッサ６による制御のもと、フラッシュシーケンサブロッ
ク１２が有するレジスタ（図示せず）に対する設定がな
される。かかる設定は、次のように行われる。

【０１２８】まず、マイクロプロセッサ６による制御の
もと、内部コマンドの一種である内部読み出しコマンド
がフラッシュシーケンサブロック１２内の所定のレジス
タ（図示せず）に設定される。

【０１２９】さらに、マイクロプロセッサ６による制御
のもと、２０ビット長のホストアドレスのうち、上位２
ビットが抽出され、これがフラッシュシーケンサブロッ
ク１２内の所定のレジスタ（図示せず）に設定される。

【０１３０】さらに、マイクロプロセッサ６による制御
のもと、２０ビット長のホストアドレスのうち、上位５
ビットが抽出され、管理テーブル２８を構成するエリア
番号格納領域０〜エリア番号格納領域３のうち、エリア
番号としてホストアドレスの上位５ビットと同じ番号が
格納されているエリア番号格納領域が検索される。この
場合、ホストアドレスの上位５ビットは「００００１Ｂ
（１）」であるから、「００００１Ｂ（１）」が格納さ
れているエリア番号格納領域は、エリア番号格納領域１
となる。これにより、当該ホストアドレスに関わるアド
レス変換情報が、アドレス変換テーブル２７を構成する
スコープ１に格納されていることが判断される。

【０１３１】次に、マイクロプロセッサ６による制御の
もと、２０ビット長のホストアドレスのうち、上位６ビ
ット〜上位１５ビットからなる１０ビットが抽出され、
アドレス変換テーブル２７のスコープ１を構成する１０
２４個の物理ブロックアドレス格納領域１０２４〜物理
ブロックアドレス格納領域２０４７のうち、ホストアド
レスの上記１０ビットにより特定される物理ブロックア
ドレス格納領域に格納された物理ブロックアドレスが読
み出される。この場合、ホストアドレスの上記１０ビッ
トは「００００００００１１Ｂ（３）」であり、対応す
る物理ブロックアドレス格納領域は３＋１番目の物理ブ
ロックアドレス格納領域１０２７となり、ここに格納さ
れている物理ブロックアドレスが読み出されることとな
る。ここでは、物理ブロックアドレス格納領域１０２７
に格納されている物理ブロックアドレスが「０１０１０
１０１０１Ｂ（３４１）」であるとする。

【０１３２】次に、マイクロプロセッサ６による制御の
もと、ホストアドレスのうち、上位６ビット〜上位１５
ビットからなる１０ビットが、アドレス変換テーブル２
７から読み出された物理ブロックアドレスに置き換えら
れるとともに、上位２ビットが削除され、１８ビットの
内部アドレスが生成される。この場合、アドレス変換テ
ーブル２７から読み出された物理ブロックアドレスが
「０１０１０１０１０１Ｂ」であるから、生成される１
８ビットの内部アドレスは「００１０１０１０１０１０
１００１１１Ｂ」となる。

【０１３３】そして、このようにして生成された１８ビ
ットの内部アドレスがフラッシュシーケンサブロック１
２内の所定のレジスタ（図示せず）に設定される。

【０１３４】このようにしてフラッシュシーケンサブロ
ック１２に含まれる各種レジスタ（図示せず）に対する
設定が完了すると、フラッシュシーケンサブロック１２
による一連の読み出し動作が実行される。フラッシュシ
ーケンサブロック１２による一連の読み出し動作は、次
の通りである。

【０１３５】まず、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納されたホストア
ドレスの上位２ビットに基づき、フラッシュメモリチッ
プ２−０〜２−３のうち、アクセスすべきページが属す
るフラッシュメモリチップに対応するチップ選択信号を
活性化するよう、フラッシュメモリインターフェースブ
ロック１０に指示する。この場合、ホストアドレスの上
位２ビットは「００Ｂ（０）」であるから、アクセスす
べきページが属するフラッシュメモリチップは、フラッ
シュメモリチップ２−０であり、チップ選択信号＃０が
活性化される。これにより、フラッシュメモリチップ２
−０は、データの読み出しが可能な状態となる。一方、
チップ選択信号＃１〜＃３は、非活性状態が保たれる。

【０１３６】次に、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納された１８ビッ
トの内部アドレス「００１０１０１０１０１０１００１
１１Ｂ」を、所定のレジスタ（図示せず）に格納された
内部読み出しコマンドとともにバス１５に供給するよ
う、フラッシュメモリインターフェースブロック１０に
指示する。バス１５に供給された１８ビットの内部アド
レス及び内部読み出しコマンドは、フラッシュメモリチ
ップ２−０〜２−３に対し共通に供給されるが、上述の
とおり、チップ選択信号＃０は活性状態となっており、
チップ選択信号＃１〜＃３は非活性状態となっているの
で、バス１５に供給された内部アドレス及び内部読み出
しコマンドは、フラッシュメモリチップ２−０に対して
のみ有効となる。

【０１３７】これにより、フラッシュメモリチップ２−
０は、供給された１８ビットの内部アドレス「００１０
１０１０１０１０１００１１１Ｂ」に格納されたデータ
の読み出しを実行する。ここで、供給された１８ビット
の内部アドレス「００１０１０１０１０１０１００１１
１Ｂ」のうち、上位１３ビットはブロックを特定し、下
位５ビットは当該ブロック内のページを特定するために
用いられる。この場合、上位１３ビットは「００１０１
０１０１０１０１Ｂ」であり、下位５ビットは「００１
１１Ｂ」であるから、特定されるブロックはブロック１
３６５となり、特定されるページはページ７となる。す
なわち、フラッシュメモリチップ２−０は、ブロック１
３６５のページ７に格納されたデータの読み出しを実行
する。かかる読み出し動作においては、ユーザ領域１２
に格納されたユーザデータのみならず、冗長領域１３に
格納された付加情報も読み出される。

【０１３８】このようにしてフラッシュメモリチップ２
−０から読み出されたユーザデータ及び付加情報は、バ
ス１５を介してフラッシュメモリインターフェースブロ
ック１０に供給される。フラッシュメモリインターフェ
ースブロック１０がユーザデータ及び付加情報を受け取
ると、フラッシュシーケンサブロック１２による制御の
もと、付加情報に含まれるエラーコレクションコードが
抽出され、ユーザデータ及び抽出されたエラーコレクシ
ョンコードがＥＣＣブロック１１に供給される。ユーザ
データ及びエラーコレクションコードがＥＣＣブロック
１１に供給されると、ＥＣＣブロック１１は、エラーコ
レクションコードに基づき、ユーザデータに誤りがある
か否かを判断し、誤りがないと判断すれば、供給された
ユーザデータをそのままバッファ９に格納し、誤りがあ
ると判断されれば、これをエラーコレクションコードに
基づいて訂正し、訂正後のユーザデータをバッファ９に
格納する。このようにしてバッファ９に誤りのないユー
ザデータが格納されると、フラッシュシーケンサブロッ
ク１２による一連の読み出し動作が完了する。

【０１３９】そして、バッファ９に格納されたユーザデ
ータは、マイクロプロセッサ６による制御のもと、ホス
トインターフェースブロック７より、バス１３、コネク
タ４及びバス１４を介してホストコンピュータ５に供給
される。

【０１４０】また、マイクロプロセッサ６は、上述のア
クセスがなされたことに応答して、優先リンク２９の内
容を更新する。すなわち、優先リンク２９を構成する各
ポインタ０〜ポインタ３の現在の内容は、それぞれ
「１」、「２」、「３」及び「ＮＵＬＬ」であり、アド
レス変換テーブル２７を構成する各スコープの優先順位
は、スコープ０→スコープ１→スコープ２→スコープ３
の順となっているが、上述のアクセスにおいては、スコ
ープ１に対応するエリアに対してアクセスがされたの
で、アクセスされたスコープのスコープ番号「１」と同
じ番号がリンク先ポインタ番号として格納されているポ
インタ（ポインタ０）の内容が、いまアクセスされたス
コープに対応するポインタ（ポインタ１）に格納された
ポインタ番号「２」に書き換えられ、さらに、アクセス
されたスコープに対応するポインタ（ポインタ１）の内
容が、リンク先ポインタ番号として現在最も優先順位の
高いスコープに対応するポインタ番号「０」に書き換え
られる。これにより、優先リンク２９を構成する各ポイ
ンタ０〜ポインタ３の現在の内容は、それぞれ「２」、
「０」、「３」及び「ＮＵＬＬ」に変更され、アドレス
変換テーブル２７を構成する各スコープの優先順位は、
スコープ１→スコープ０→スコープ２→スコープ３の順
となる。

【０１４１】以上により、一連の読み出し動作が完了す
る。

【０１４２】次に、ホストアドレスに対応するエリアに
関わるアドレス変換情報がアドレス変換テーブル２７に
格納されていない場合の、フラッシュメモリシステム１
によるデータの読み出し動作について説明する。

【０１４３】ここでは、ＳＲＡＭワークエリア８に格納
されたアドレス変換テーブル２７、管理テーブル２８、
優先リンク２９及び消去済みブロックキュー３０の状態
が、上述の読み出し動作が行われた直後の状態である場
合において、ホストコンピュータ５より、アクセスすべ
きエリアに関わるアドレス変換情報がアドレス変換テー
ブル２７に格納されていないホストアドレス、例えば
「１１１１１０００００１１１１１０１０１０Ｂ」が外
部読み出しコマンドとともに供給された場合を例に説明
する。

【０１４４】外部読み出しコマンド及びホストアドレス
がコントローラ３に供給されると、ホストアドレスによ
り示されるフラッシュメモリチップ２−０〜２−３上の
データをバッファ９に転送させるべく、マイクロプロセ
ッサ６による制御のもと、フラッシュシーケンサブロッ
ク１２が有するレジスタ（図示せず）に対する設定がな
される。かかる設定は、次のように行われる。

【０１４５】まず、マイクロプロセッサ６による制御の
もと、内部読み出しコマンドがフラッシュシーケンサブ
ロック１２内の所定のレジスタ（図示せず）に設定され
る。

【０１４６】さらに、マイクロプロセッサ６による制御
のもと、２０ビット長のホストアドレスのうち、上位２
ビットが抽出され、これがフラッシュシーケンサブロッ
ク１２内の所定のレジスタ（図示せず）に設定される。

【０１４７】さらに、マイクロプロセッサ６による制御
のもと、２０ビット長のホストアドレスのうち、上位５
ビットを抽出して、管理テーブル２８を構成するエリア
番号格納領域０〜エリア番号格納領域３のうち、エリア
番号としてホストアドレスの上位５ビットと同じ番号が
格納されているエリア番号格納領域が検索される。この
場合、ホストアドレスの上位５ビットは「１１１１１Ｂ
（３１）」であり、「１１１１１Ｂ（３１）」が格納さ
れているエリア番号格納領域は存在しない。

【０１４８】このことは、アクセスすべきエリア３１に
関わるアドレス変換情報がアドレス変換テーブル２７に
格納されていないことを意味する。したがって、アクセ
スすべきエリア３１に関わるアドレス変換情報を、アド
レス変換テーブル２７に新しく展開する必要があり、か
かる動作は、以下の手順で行われる。

【０１４９】まず、優先リンク２９を構成するポインタ
０〜ポインタ３のうち、データ「ＮＵＬＬ」が格納され
ているポインタの検索が行われる。この場合、データ
「ＮＵＬＬ」が格納されているポインタは、上述のとお
り、ポインタ３である。データ「ＮＵＬＬ」が格納され
ていることは、当該ポインタに対応するスコープの優先
順位が最も低いことを意味するから、この場合、スコー
プ３の優先順位が最も低いと判断することができる。

【０１５０】スコープ３の優先順位が最も低いと判断さ
れると、スコープ３を構成する物理ブロックアドレス格
納領域２０４８〜物理ブロックアドレス格納領域３０７
１の内容が全てＳＲＡＭワークエリア８上から消去さ
れ、代わりに、アクセスすべきエリアであるエリア３１
に関わるアドレス変換情報がスコープ３上に展開され
る。エリア３１に関わるアドレス変換情報がスコープ３
上に展開されると、管理テーブル２８を構成するエリア
番号格納領域３の内容が「３１」に更新される。これに
よって、スコープ３に格納されたアドレス変換情報が、
エリア３１に関わるものであることが示される。

【０１５１】このようにして、アドレス変換テーブル２
７及び管理テーブル２８の内容の更新が完了すると、次
に、マイクロプロセッサ６による制御のもと、２０ビッ
ト長のホストアドレスのうち、上位６ビット〜上位１５
ビットからなる１０ビットが抽出され、アドレス変換テ
ーブル２７のスコープ３を構成する１０２４個の物理ブ
ロックアドレス格納領域３０７２〜物理ブロックアドレ
ス格納領域４０９５のうち、ホストアドレスの上記１０
ビットにより特定される物理ブロックアドレス格納領域
に格納された物理ブロックアドレスが読み出される。こ
の場合、ホストアドレスの上記１０ビットは「００００
０１１１１１Ｂ（３１）」であり、対応する物理ブロッ
クアドレス格納領域は３１＋１番目の物理ブロックアド
レス格納領域４１０３となり、ここに格納されている物
理ブロックアドレスが読み出されることとなる。ここで
は、物理ブロックアドレス格納領域４１０３に格納され
ている物理ブロックアドレスが「１１１１１０００００
Ｂ（９９２）」であるとする。

【０１５２】次に、マイクロプロセッサ６による制御の
もと、ホストアドレスのうち、上位６ビット〜上位１５
ビットからなる１０ビットが、アドレス変換テーブル２
７から読み出された物理ブロックアドレスに置き換えら
れるとともに、上位２ビットが削除され、１８ビットの
内部アドレスが生成される。この場合、アドレス変換テ
ーブル２７から読み出された物理ブロックアドレスが
「１１１１１０００００Ｂ」であるから、生成される１
８ビットの内部アドレスは「１１１１１１１１００００
００１０１０Ｂ」となる。

【０１５３】そして、このようにして生成された１８ビ
ットの内部アドレスがフラッシュシーケンサブロック１
２内の所定のレジスタ（図示せず）に設定される。

【０１５４】このようにしてフラッシュシーケンサブロ
ック１２に含まれる各種レジスタ（図示せず）に対する
設定が完了すると、フラッシュシーケンサブロック１２
による一連の読み出し動作が実行される。フラッシュシ
ーケンサブロック１２による一連の読み出し動作は、次
の通りである。

【０１５５】まず、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納されたホストア
ドレスの上位２ビットに基づき、フラッシュメモリチッ
プ２−０〜２−３のうち、アクセスすべきページが属す
るフラッシュメモリチップに対応するチップ選択信号を
活性化するよう、フラッシュメモリインターフェースブ
ロック１０に指示する。この場合、ホストアドレスの上
位２ビットは「１１Ｂ（３）」であるから、アクセスす
べきページが属するフラッシュメモリチップは、フラッ
シュメモリチップ２−３であり、チップ選択信号＃３が
活性化される。これにより、フラッシュメモリチップ２
−３は、データの読み出しが可能な状態となる。一方、
チップ選択信号＃０〜＃２は、非活性状態が保たれる。

【０１５６】次に、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納された１８ビッ
トの内部アドレス「１１１１１１１１００００００１０
１０Ｂ」を、所定のレジスタ（図示せず）に格納された
内部読み出しコマンドとともにバス１５に供給するよ
う、フラッシュメモリインターフェースブロック１０に
指示する。バス１５に供給された１８ビットの内部アド
レス及び内部読み出しコマンドは、フラッシュメモリチ
ップ２−０〜２−３に対し共通に供給されるが、上述の
とおり、チップ選択信号＃３は活性状態となっており、
チップ選択信号＃０〜＃２は非活性状態となっているの
で、バス１５に供給された内部アドレス及び内部読み出
しコマンドは、フラッシュメモリチップ２−３に対して
のみ有効となる。

【０１５７】これにより、フラッシュメモリチップ２−
３は、供給された１８ビットの内部アドレス「１１１１
１１１１００００００１０１０Ｂ」に格納されたデータ
の読み出しを実行する。ここで、供給された１８ビット
の内部アドレス「１１１１１１１１００００００１０１
０Ｂ」のうち、上位１３ビットはブロックを特定し、下
位５ビットは当該ブロック内のページを特定するために
用いられる。この場合、上位１３ビットは「１１１１１
１１１０００００Ｂ」であり、下位５ビットは「０１０
１０Ｂ」であるから、特定されるブロックはブロック３
２７３６（フラッシュメモリチップ２−３を構成する８
１５９番目のブロック）となり、特定されるページはペ
ージ１０となる。すなわち、フラッシュメモリチップ２
−３は、ブロック３２７３６のページ１０に格納された
データの読み出しを実行する。かかる読み出し動作にお
いては、ユーザ領域１２に格納されたユーザデータのみ
ならず、冗長領域１３に格納された付加情報も読み出さ
れる。

【０１５８】このようにしてフラッシュメモリチップ２
−３から読み出されたユーザデータ及び付加情報は、バ
ス１５を介してフラッシュメモリインターフェースブロ
ック１０に供給される。フラッシュメモリインターフェ
ースブロック１０がユーザデータ及び付加情報を受け取
ると、フラッシュシーケンサブロック１２による制御の
もと、付加情報に含まれるエラーコレクションコードが
抽出され、ユーザデータ及び抽出されたエラーコレクシ
ョンコードがＥＣＣブロック１１に供給される。ユーザ
データ及びエラーコレクションコードがＥＣＣブロック
１１に供給されると、ＥＣＣブロック１１は、エラーコ
レクションコードに基づき、ユーザデータに誤りがある
か否かを判断し、誤りがないと判断すれば、供給された
ユーザデータをそのままバッファ９に格納し、誤りがあ
ると判断されれば、これをエラーコレクションコードに
基づいて訂正し、訂正後のユーザデータをバッファ９に
格納する。このようにしてバッファ９に誤りのないユー
ザデータが格納されると、フラッシュシーケンサブロッ
ク１２による一連の読み出し動作が完了する。

【０１５９】そして、バッファ９に格納されたユーザデ
ータは、マイクロプロセッサ６による制御のもと、ホス
トインターフェースブロック７より、バス１３、コネク
タ４及びバス１４を介してホストコンピュータ５に供給
される。

【０１６０】また、マイクロプロセッサ６は、上述のア
クセスがなされたことに応答して、優先リンク２９の内
容を更新する。すなわち、優先リンク２９を構成する各
ポインタ０〜ポインタ３の現在の内容は、それぞれ
「２」、「０」、「３」及び「ＮＵＬＬ」であり、アド
レス変換テーブル２７を構成する各スコープの優先順位
は、スコープ１→スコープ０→スコープ２→スコープ３
の順となっているが、上述のアクセスにおいては、スコ
ープ３に対応するエリアに対してアクセスがされたの
で、アクセスされたスコープのスコープ番号「３」と同
じ番号がリンク先ポインタ番号として格納されているポ
インタ（ポインタ２）の内容が、いまアクセスされたス
コープに対応するポインタ（ポインタ３）に格納された
データ「ＮＵＬＬ」に書き換えられ、さらに、アクセス
されたスコープに対応するポインタ（ポインタ３）の内
容が、リンク先ポインタ番号として現在最も優先順位の
高いスコープに対応するポインタ番号「１」に書き換え
られる。これにより、優先リンク２９を構成する各ポイ
ンタ０〜ポインタ３の現在の内容は、それぞれ「２」、
「０」、「ＮＵＬＬ」及び「１」に変更され、アドレス
変換テーブル２７を構成する各スコープの優先順位は、
スコープ３→スコープ１→スコープ０→スコープ２の順
となる。

【０１６１】次に、フラッシュメモリシステム１による
データの書き込み動作について説明する。

【０１６２】フラッシュメモリシステム１によるデータ
の書き込み動作については、新規データの書き込み動
作、すなわち現在データが割り当てられていないホスト
アドレスに対して新しくデータを割り当てる動作と、デ
ータの上書き動作、すなわち、現在データが割り当てら
れているホストアドレスに対してこれと異なるデータを
割り当てる動作とに分けて説明する。

【０１６３】まず、フラッシュメモリシステム１による
新規データの書き込み動作について説明する。

【０１６４】ここでは、ＳＲＡＭワークエリア８に格納
されたアドレス変換テーブル２７、管理テーブル２８、
優先リンク２９及び消去済みブロックキュー３０の状態
が、上述の２回の読み出し動作が行われた直後の状態で
ある場合において、ホストコンピュータ５より、バス１
４、コネクタ４及びバス１３を介して、外部コマンドの
一種である外部書き込みコマンドと、現在データが割り
当てられていないホストアドレス、例えば「０００００
１１１１１１１１１１０００００Ｂ」と、当該アドレス
に書き込むべきデータとがフラッシュメモリシステム１
に供給された場合を例に説明する。

【０１６５】まず、外部書き込みコマンド、ホストアド
レス及び書き込みデータがコントローラ３に供給される
と、マイクロプロセッサ６による制御のもと、当該デー
タがＥＣＣブロック１１に送出される。当該データの供
給を受けたＥＣＣブロック１１は、このデータを解析し
てエラーコレクションコードを生成し、これを一時的に
保持する。

【０１６６】次に、バッファ９に格納されたデータを、
上記ホストアドレスにより示されるフラッシュメモリチ
ップ２−０〜２−３上のページに書き込むべく、マイク
ロプロセッサ６による制御のもと、フラッシュシーケン
サブロック１２が有するレジスタ（図示せず）に対する
設定がなされる。かかる設定は、次のように行われる。

【０１６７】まず、マイクロプロセッサ６による制御の
もと、内部コマンドの一種である内部書き込みコマンド
がフラッシュシーケンサブロック１２内の所定のレジス
タ（図示せず）に設定される。

【０１６８】さらに、マイクロプロセッサ６による制御
のもと、２０ビット長のホストアドレスのうち、上位２
ビットが抽出され、これがフラッシュシーケンサブロッ
ク１２内の所定のレジスタ（図示せず）に設定される。

【０１６９】さらに、マイクロプロセッサ６による制御
のもと、２０ビット長のホストアドレスのうち、上位５
ビットが抽出され、管理テーブル２８を構成するエリア
番号格納領域０〜エリア番号格納領域３のうち、エリア
番号としてホストアドレスの上位５ビットと同じ番号が
格納されているエリア番号格納領域が検索される。この
場合、ホストアドレスの上位５ビットは「０００００Ｂ
（０）」であるから、「０００００Ｂ（０）」が格納さ
れているエリア番号格納領域は、エリア番号格納領域０
となる。これにより、当該ホストアドレスに関わるアド
レス変換情報が、アドレス変換テーブル２７を構成する
スコープ０に格納されていることが判断される。

【０１７０】次に、マイクロプロセッサ６による制御の
もと、２０ビット長のホストアドレスのうち、上位６ビ
ット〜上位１５ビットからなる１０ビットが抽出され、
アドレス変換テーブル２７のスコープ０を構成する１０
２４個の物理ブロックアドレス格納領域０〜物理ブロッ
クアドレス格納領域１０２４のうち、ホストアドレスの
上記１０ビットにより特定される物理ブロックアドレス
格納領域に格納された物理ブロックアドレスが読み出さ
れる。この場合、ホストアドレスの上記１０ビットは
「１１１１１１１１１１Ｂ（１０２３）」であり、対応
する物理ブロックアドレス格納領域は１０２３＋１番目
の物理ブロックアドレス格納領域１０２３となり、ここ
に格納されている物理ブロックアドレスが読み出される
こととなる。ここでは、新規データの書き込み動作、す
なわち現在データが割り当てられていないホストアドレ
スに対して新しくデータを割り当てる動作であるので、
当該物理ブロックアドレス格納領域１０２３には、対応
する物理ブロックアドレスが格納されていない。

【０１７１】次に、マイクロプロセッサ６による制御の
もと、消去済みブロックキュー３０を構成するキュー０
〜キュー７のうち、アドレス変換テーブル２７のスコー
プ０用のキューであるキュー０に格納された物理ブロッ
クアドレスが読み出される。ここでは、例えば、キュー
０に格納された物理ブロックアドレスが「００００００
０１００Ｂ（４）」であるとする。上述のとおり、消去
済みブロックキュー３０のキュー０に格納された物理ブ
ロックアドレスは、スコープ０に対応するエリア（エリ
ア０）に含まれる消去済みブロック、すなわち、ユーザ
領域２５を構成する全てのフラッシュメモリセル１６が
消去状態となっているブロックの物理ブロックアドレス
である。

【０１７２】キュー０に格納された物理ブロックアドレ
ス「０００００００１００Ｂ（４）」が読み出される
と、これがアドレス変換テーブル２７のスコープ０の物
理ブロックアドレス格納領域１０２３に格納されるとと
もに、マイクロプロセッサ６による制御のもと、ホスト
アドレスのうち、上位６ビット〜上位１５ビットからな
る１０ビットを、キュー０に格納された物理ブロックア
ドレス「０００００００１００Ｂ（４）」に置き換える
とともに、上位２ビットを削除し、１８ビットの内部ア
ドレスを生成する。この場合、生成される１８ビットの
内部アドレスは「００００００００００１００００００
０Ｂ」となる。

【０１７３】そして、このようにして生成された１８ビ
ットの内部アドレスがフラッシュシーケンサブロック１
２内の所定のレジスタ（図示せず）に設定される。

【０１７４】このようにしてフラッシュシーケンサブロ
ック１２に含まれる各種レジスタ（図示せず）に対する
設定が完了すると、フラッシュシーケンサブロック１２
による一連の書き込み動作が実行される。フラッシュシ
ーケンサブロック１２による一連の書き込み動作は、次
の通りである。

【０１７５】まず、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納されたホストア
ドレスの上位２ビットに基づき、フラッシュメモリチッ
プ２−０〜２−３のうち、アクセスすべきページが属す
るフラッシュメモリチップに対応するチップ選択信号を
活性化するよう、フラッシュメモリインターフェースブ
ロック１０に指示する。この場合、ホストアドレスの上
位２ビットは「００Ｂ（０）」であるから、アクセスす
べきページが属するフラッシュメモリチップは、フラッ
シュメモリチップ２−０であり、チップ選択信号＃０が
活性化される。これにより、フラッシュメモリチップ２
−０は、データの書き込みが可能な状態となる。一方、
チップ選択信号＃１〜＃３は、非活性状態が保たれる。

【０１７６】次に、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納された１８ビッ
トの内部アドレス「００００００００００１０００００
００Ｂ」を、所定のレジスタ（図示せず）に格納された
内部書き込みコマンドとともにバス１５に供給するよ
う、フラッシュメモリインターフェースブロック１０に
指示する。バス１５に供給された１８ビットの内部アド
レス及び内部書き込みコマンドは、フラッシュメモリチ
ップ２−０〜２−３に対し共通に供給されるが、上述の
とおり、チップ選択信号＃０は活性状態となっており、
チップ選択信号＃１〜＃３は非活性状態となっているの
で、バス１５に供給された内部アドレス及び内部書き込
みコマンドは、フラッシュメモリチップ２−０に対して
のみ有効となる。

【０１７７】これにより、フラッシュメモリチップ２−
０は、供給された１８ビットの内部アドレス「００１０
１０１０１０１０１００１１１Ｂ」に対応するページへ
の書き込みが許可された状態となる。ここで、供給され
た１８ビットの内部アドレス「００００００００００１
０００００００Ｂ」のうち、上位１３ビットはブロック
を特定し、下位５ビットは当該ブロック内のページを特
定するために用いられるので、特定されるブロックはブ
ロック４となり、特定されるページはページ０となる。

【０１７８】次に、バッファ９に格納されている書き込
みデータが、フラッシュシーケンサブロック１２によ
り、フラッシュメモリインターフェースブロック１０を
介して、バス１５に供給される。バス１５に供給された
データも、やはりフラッシュメモリチップ２−０〜２−
３に対し共通に供給されるが、上述のとおり、チップ選
択信号＃０が活性状態となっているため、フラッシュメ
モリチップ２−０に対してのみ有効となる。

【０１７９】このようにして、ブロック４のページ０へ
の書き込みが許可された状態にあるフラッシュメモリチ
ップ２−０に対して、データが供給されると、ブロック
４のページ０のユーザ領域２５に当該データが書き込ま
れる。次に、ＥＣＣブロック１１に一時的に保持されて
いるエラーコレクションコードがフラッシュメモリイン
ターフェースブロック１０を介して、バス１５に供給さ
れる。ブロック４のページ０への書き込みが許可された
状態にあるフラッシュメモリチップ２−０に対して、エ
ラーコレクションコードが供給されると、ブロック４の
ページ０の冗長領域２６にエラーコレクションコードが
書き込まれる。このようにして、フラッシュシーケンサ
ブロック１２による一連の書き込み動作が完了する。

【０１８０】また、マイクロプロセッサ６は、上述のア
クセスがなされたことに応答して、優先リンク２９の内
容を更新する。すなわち、優先リンク２９を構成する各
ポインタ０〜ポインタ３の現在の内容は、それぞれ
「２」、「０」、「ＮＵＬＬ」及び「１」であり、アド
レス変換テーブル２７を構成する各スコープの優先順位
は、スコープ３→スコープ１→スコープ０→スコープ２
の順となっているが、上述のアクセスにおいては、スコ
ープ０に対応するエリアに対してアクセスがされたの
で、アクセスされたスコープのスコープ番号「０」と同
じ番号がリンク先ポインタ番号として格納されているポ
インタ（ポインタ１）の内容が、いまアクセスされたス
コープに対応するポインタ（ポインタ０）に格納された
ポインタ番号「２」に書き換えられ、さらに、アクセス
されたスコープに対応するポインタ（ポインタ０）の内
容が、リンク先ポインタ番号として現在最も優先順位の
高いスコープに対応するポインタ番号「３」に書き換え
られる。これにより、優先リンク２９を構成する各ポイ
ンタ０〜ポインタ３の現在の内容は、それぞれ「３」、
「２」、「ＮＵＬＬ」及び「１」に変更され、アドレス
変換テーブル２７を構成する各スコープの優先順位は、
スコープ０→スコープ３→スコープ１→スコープ２の順
となる。

【０１８１】さらに、マイクロプロセッサ６は、上述の
データ書き込みによって、消去済みブロックキュー３０
のキュー０に格納された物理ブロックアドレスが、消去
ブロックではなくなったことに応答して、キュー０に対
応するエリア（エリア０）に含まれる消去ブロックを検
索し、見つかった消去ブロックの物理ブロックアドレス
を新たにキュー０に格納する。

【０１８２】以上により、一連のデータ書き込み動作が
完了する。

【０１８３】次に、フラッシュメモリシステム１による
データの上書き動作について説明する。

【０１８４】以下に詳述するが、フラッシュメモリシス
テム１によるデータの上書き動作においては、上書き対
象のページが含まれるブロック内のデータを、他のブロ
ックに移動させる必要がある。その必要性については、
上述したとおりである。

【０１８５】ここでは、ＳＲＡＭワークエリア８に格納
されたアドレス変換テーブル２７、管理テーブル２８、
優先リンク２９及び消去済みブロックキュー３０の状態
が、上述の２回の読み出し動作及び１回の書き込み動作
が行われた直後の状態である場合において、ホストコン
ピュータ５より、バス１４、コネクタ４及びバス１３を
介して、外部書き込みコマンドと、現在データが割り当
てられているホストアドレス、例えば「１１０００００
０１００１００１１１０１１Ｂ」と、当該アドレスに書
き込むべきデータとがフラッシュメモリシステム１に供
給されると、これら外部書き込みコマンド、ホストアド
レス及びデータは、ホストインターフェースブロック７
よりコントローラ３内に取り込まれる。

【０１８６】外部書き込みコマンド、ホストアドレス及
び書き込みデータがコントローラ３に供給されると、マ
イクロプロセッサ６による制御のもと、当該データがＥ
ＣＣブロック１１に送出される。当該データの供給を受
けたＥＣＣブロック１１は、このデータを解析してエラ
ーコレクションコードを生成し、これを一時的に保持す
る。

【０１８７】次に、バッファ９に格納されたデータを、
上記ホストアドレスにより示されるフラッシュメモリチ
ップ２−０〜２−３上のページに書き込むべく、マイク
ロプロセッサ６による制御のもと、フラッシュシーケン
サブロック１２が有するレジスタ（図示せず）に対する
設定がなされる。かかる設定は、次のように行われる。

【０１８８】まず、マイクロプロセッサ６による制御の
もと、内部読み出しコマンド及び内部書き込みコマンド
がフラッシュシーケンサブロック１２内の所定のレジス
タ（図示せず）に設定される。

【０１８９】さらに、マイクロプロセッサ６による制御
のもと、２０ビット長のホストアドレスのうち、上位２
ビットが抽出され、これがフラッシュシーケンサブロッ
ク１２内の所定のレジスタ（図示せず）に設定される。

【０１９０】さらに、マイクロプロセッサ６による制御
のもと、転送元の物理ブロックアドレスと、転送先の物
理ブロックアドレスとが、フラッシュシーケンサブロッ
ク１２内の所定のレジスタ（図示せず）に設定される。

【０１９１】転送元の物理ブロックアドレスは、上書き
対象となっているページが属するブロックの物理アドレ
スである。すなわち、転送元の物理ブロックアドレスの
生成においては、まず、マイクロプロセッサ６による制
御のもと、２０ビット長のホストアドレスのうち、上位
５ビットが抽出され、管理テーブル２８を構成するエリ
ア番号格納領域０〜エリア番号格納領域３のうち、エリ
ア番号としてホストアドレスの上位５ビットと同じ番号
が格納されているエリア番号格納領域が検索される。こ
の場合、ホストアドレスの上位５ビットは「１１０００
Ｂ（２４）」であり、「１１１００Ｂ（２４）」が格納
されているエリア番号格納領域は存在しない。

【０１９２】このことは、アクセスすべきエリア２４に
関わるアドレス変換情報がアドレス変換テーブル２７に
格納されていないことを意味する。したがって、アクセ
スすべきエリア２４に関わるアドレス変換情報を、アド
レス変換テーブル２７に新しく展開する必要があり、か
かる動作は、以下の手順で行われる。

【０１９３】まず、マイクロプロセッサ６による制御の
もと、優先リンク２９を構成するポインタ０〜ポインタ
３のうち、データ「ＮＵＬＬ」が格納されているポイン
タの検索が行われる。この場合、データ「ＮＵＬＬ」が
格納されているポインタは、上述のとおり、ポインタ２
である。データ「ＮＵＬＬ」が格納されていることは、
当該ポインタに対応するスコープの優先順位が最も低い
ことを意味するから、この場合、スコープ２の優先順位
が最も低いと判断することができる。

【０１９４】スコープ２の優先順位が最も低いと判断さ
れると、スコープ２を構成する物理ブロックアドレス格
納領域２０４８〜物理ブロックアドレス格納領域３０７
１の内容が全てＳＲＡＭワークエリア８上から消去さ
れ、代わりに、アクセスすべきエリアであるエリア２４
に関わるアドレス変換情報がスコープ２上に展開され
る。エリア２４に関わるアドレス変換情報がスコープ２
上に展開されると、管理テーブル２８を構成するエリア
番号格納領域２の内容が「２４」に更新される。これに
よって、スコープ２に格納されたアドレス変換情報が、
エリア２４に関わるものであることが示される。さら
に、消去済みブロックキュー３０を構成するキュー０〜
キュー７のうち、スコープ２に対応して設けられたキュ
ー４及びキュー５の内容が消去され、新たに、エリア２
４に含まれる消去済みブロック、すなわち、ユーザ領域
２５を構成する全てのフラッシュメモリセル１６が消去
状態となっているブロックが検索され、その物理ブロッ
クアドレスが格納される。

【０１９５】このようにして、アドレス変換テーブル２
７及び管理テーブル２８の内容の更新が完了すると、マ
イクロプロセッサ６による制御のもと、２０ビット長の
ホストアドレスのうち、上位６ビット〜上位１５ビット
からなる１０ビットが抽出され、アドレス変換テーブル
２７のスコープ２を構成する１０２４個の物理ブロック
アドレス格納領域２０４８〜物理ブロックアドレス格納
領域３０７１のうち、ホストアドレスの上記１０ビット
により特定される物理ブロックアドレス格納領域に格納
された物理ブロックアドレスが読み出される。この場
合、ホストアドレスの上記１０ビットは「０００１００
１００１Ｂ（７３）」であり、対応する物理ブロックア
ドレス格納領域は７３＋１番目の物理ブロックアドレス
格納領域２１２１となり、ここに格納されている物理ブ
ロックアドレスが読み出されることとなる。ここでは、
物理ブロックアドレス格納領域２１２１に格納されてい
る物理ブロックアドレスが「１１１０００１１１１Ｂ
（９１１）」であるとする。これが、転送元の物理ブロ
ックアドレスとなり、フラッシュシーケンサブロック１
２のレジスタ（図示せず）に設定される。

【０１９６】一方、転送先の物理ブロックアドレスは、
実際にデータが書き込まれるブロックの物理アドレスで
ある。すなわち、転送先の物理ブロックアドレスの生成
においては、まず、マイクロプロセッサ６による制御の
もと、消去済みブロックキュー３０を構成するキュー０
〜キュー７のうち、アドレス変換テーブル２７のスコー
プ２用のキューであるキュー４に格納された物理ブロッ
クアドレスが読み出される。ここでは、例えば、キュー
４に格納された物理ブロックアドレスが「１０００００
００００Ｂ（５１２）」であるとする。これが、転送先
の物理ブロックアドレスとなり、フラッシュシーケンサ
ブロック１２のレジスタ（図示せず）に設定される。

【０１９７】このようにしてフラッシュシーケンサブロ
ック１２に含まれる各種レジスタ（図示せず）に対する
設定が完了すると、フラッシュシーケンサブロック１２
による一連の書き込み動作が実行される。フラッシュシ
ーケンサブロック１２による一連の書き込み動作は、次
の通りである。

【０１９８】まず、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納されたホストア
ドレスの上位２ビットに基づき、フラッシュメモリチッ
プ２−０〜２−３のうち、アクセスすべきページが属す
るフラッシュメモリチップに対応するチップ選択信号を
活性化するよう、フラッシュメモリインターフェースブ
ロック１０に指示する。この場合、ホストアドレスの上
位２ビットは「１１Ｂ（３）」であるから、アクセスす
べきページが属するフラッシュメモリチップは、フラッ
シュメモリチップ２−３であり、チップ選択信号＃３が
活性化される。これにより、フラッシュメモリチップ２
−３は、データの読み出しが可能な状態となる。一方、
チップ選択信号＃０〜＃２は、非活性状態が保たれる。

【０１９９】次に、フラッシュシーケンサブロック１２
は、所定のレジスタ（図示せず）に格納された転送元の
ブロックアドレスから、１８ビットの転送元内部アドレ
スを生成する。かかる転送元内部アドレスは、ホストア
ドレスの上位３ビット〜５ビット、転送元のブロックア
ドレス、及び「０００００Ｂ」を結合して生成され、そ
の値は、「０００１１１０００１１１１０００００Ｂ」
である。

【０２００】次に、フラッシュシーケンサブロック１２
は、生成された上記転送元内部アドレス「０００１１１
０００１１１１０００００Ｂ」を、所定のレジスタ（図
示せず）に格納された内部読み出しコマンドとともにバ
ス１５に供給するよう、フラッシュメモリインターフェ
ースブロック１０に指示する。バス１５に供給された１
８ビットの転送元内部アドレス及び内部読み出しコマン
ドは、フラッシュメモリチップ２−０〜２−３に対し共
通に供給されるが、上述のとおり、チップ選択信号＃３
は活性状態となっており、チップ選択信号＃０〜＃２は
非活性状態となっているので、バス１５に供給された転
送元内部アドレス及び内部読み出しコマンドは、フラッ
シュメモリチップ２−３に対してのみ有効となる。

【０２０１】これにより、フラッシュメモリチップ２−
３は、供給された１８ビットの転送元内部アドレス「０
００１１１０００１１１１０００００Ｂ」に格納された
データの読み出しを実行する。ここで、供給された１８
ビットの転送元内部アドレス「０００１１１０００１１
１１０００００Ｂ」のうち、上位１３ビットはブロック
を特定し、下位５ビットは当該ブロック内のページを特
定するために用いられる。この場合、上位１３ビットは
「０００１１１０００１１１１Ｂ」であり、下位５ビッ
トは「０００００Ｂ」であるから、特定されるブロック
はブロック２５４８７となり、特定されるページはペー
ジ０となる。すなわち、フラッシュメモリチップ２−３
は、ブロック２５４８７のページ０に格納されたデータ
の読み出しを実行する。

【０２０２】このようにしてフラッシュメモリチップ２
−３から読み出されたユーザデータは、バス１５を介し
てフラッシュメモリインターフェースブロック１０に供
給される。フラッシュメモリインターフェースブロック
１０がユーザデータを受け取ると、これがバッファ９に
一時的に格納されるとともに、ＥＣＣブロック１１に送
出され、新たにエラーコレクションコードの生成が行わ
れる。ＥＣＣブロック１１にて新たに生成されたエラー
コレクションコードは、ＥＣＣブロック１１内に一時的
に保持される。

【０２０３】次に、バッファ９に一時的に格納されたデ
ータの書き込み動作が行われる。

【０２０４】すなわち、フラッシュシーケンサブロック
１２は、所定のレジスタ（図示せず）に格納された転送
先のブロックアドレスから、１８ビットの転送先内部ア
ドレスを生成する。かかる転送先内部アドレスは、ホス
トアドレスの上位３ビット〜５ビット、転送先のブロッ
クアドレス、及び「０００００Ｂ」を結合して生成さ
れ、その値は、「０００１０００００００００００００
０Ｂ」である。

【０２０５】次に、フラッシュシーケンサブロック１２
は、生成された上記転送先内部アドレス「０００１００
００００００００００００Ｂ」を、所定のレジスタ（図
示せず）に格納された内部書き込みコマンドとともにバ
ス１５に供給するよう、フラッシュメモリインターフェ
ースブロック１０に指示する。バス１５に供給された１
８ビットの転送先内部アドレス及び内部書き込みコマン
ドは、フラッシュメモリチップ２−０〜２−３に対し共
通に供給されるが、上述のとおり、チップ選択信号＃３
のみが活性状態となっているので、バス１５に供給され
た転送先内部アドレス及び内部書き込みコマンドは、フ
ラッシュメモリチップ２−３に対してのみ有効となる。

【０２０６】これにより、フラッシュメモリチップ２−
３は、供給された１８ビットの転送先内部アドレス「０
００１００００００００００００００Ｂ」に対応するペ
ージへの書き込みが許可された状態となる。ここで、供
給された１８ビットの転送先内部アドレス「０００１０
０００００００００００００Ｂ」のうち、上位１３ビッ
トはブロックを特定し、下位５ビットは当該ブロック内
のページを特定するために用いられるので、特定される
ブロックはブロック２５０８８となり、特定されるペー
ジはページ０となる。

【０２０７】次に、ブロック２５４８７のページ０より
読み出され、バッファ９に一時的に格納されているデー
タが、フラッシュシーケンサブロック１２により、フラ
ッシュメモリインターフェースブロック１０を介して、
バス１５に供給される。バス１５に供給されたデータ
も、やはりフラッシュメモリチップ２−０〜２−３に対
し共通に供給されるが、上述のとおり、チップ選択信号
＃３が活性状態となっているため、フラッシュメモリチ
ップ２−３に対してのみ有効となる。

【０２０８】このようにして、ブロック２５０８８のペ
ージ０への書き込みが許可された状態にあるフラッシュ
メモリチップ２−３に対して、データが供給されると、
ブロック２５０８８のページ０のユーザ領域２５に上記
データが書き込まれる。次に、ＥＣＣブロック１１に一
時的に保持されているエラーコレクションコードがフラ
ッシュメモリインターフェースブロック１０を介して、
バス１５に供給される。ブロック２５０８８のページ０
への書き込みが許可された状態にあるフラッシュメモリ
チップ２−０に対して、エラーコレクションコードが供
給されると、ブロック２５０８８のページ０の冗長領域
２６にエラーコレクションコードが書き込まれる。この
ようにして、ブロック２５４８７のページ０から、ブロ
ック２５０８８のページ０へのデータの転送が完了す
る。

【０２０９】次に、転送元内部アドレスがインクリメン
トされ、新しい転送元内部アドレス「０００１１１００
０１１１１００００１Ｂ」が生成される。そして、上述
した手順により、新しい転送元内部アドレス「０００１
１１０００１１１１００００１Ｂ」により示されるペー
ジ（ページ１）のデータが、バッファ９に一時的に格納
される。

【０２１０】次に、転送先内部アドレスがインクリメン
トされ、新しい転送先内部アドレス「０００１００００
０００００００００１Ｂ」が生成される。そして、上述
した手順により、バッファ９に一時的に格納されたデー
タが、新しい転送先内部アドレス「０００１０００００
０００００００００Ｂ」により示されるページ（ページ
１）に書き込まれる。このようにして、ブロック２５４
８７のページ１から、ブロック２５０８８のページ１へ
のデータの転送が完了する。

【０２１１】このような転送動作は、転送元内部アドレ
スの下位５ビットが、ホストアドレスの下位５ビット
「１１０１１Ｂ（２７）」に一致するまで連続的に行わ
れる。すなわち、転送元内部アドレスがインクリメント
された結果、転送元内部アドレスの下位５ビットが「１
１０１１Ｂ（２７）」となり、ホストアドレスの下位５
ビット「１１０１１Ｂ（２７）」に一致すると、一旦、
転送元内部アドレスを用いた、ブロック２５０８８から
のデータの読み出しが中断される。転送元内部アドレス
の下位５ビットが、ホストアドレスの下位５ビット「１
１０１１Ｂ（２７）」に一致すると、フラッシュシーケ
ンサブロック１２は、転送先内部アドレスをインクリメ
ントし、得られた新しい転送先内部アドレス「０００１
０００００００００１１０１１Ｂ」に対し、ホストコン
ピュータ５より供給され、バッファ９に格納されたデー
タの書き込みを実行する。

【０２１２】かかるデータの書き込みが完了すると、再
び、転送元内部アドレスがインクリメントされ、新しい
転送元内部アドレス「０００１１１０００１１１１１１
１００Ｂ」が生成される。そして、転送元内部アドレス
を用いた、ブロック２５０８８からのデータの読み出し
が再開され、上述した手順により、新しい転送元内部ア
ドレス「０００１１１０００１１１１１１１００Ｂ」に
より示されるページ（ページ２８）のデータが、バッフ
ァ９に一時的に格納される。

【０２１３】同様に、転送先内部アドレスがインクリメ
ントされ、新しい転送先内部アドレス「０００１０００
００００００１１１００Ｂ」が生成される。そして、上
述した手順により、バッファ９に一時的に格納されたデ
ータが、新しい転送先内部アドレス「０００１００００
０００００１１１００Ｂ」により示されるページ（ペー
ジ２８）に書き込まれる。このようにして、ブロック２
５４８７のページ２８から、ブロック２５０８８のペー
ジ２８へのデータの転送が完了する。

【０２１４】このような転送動作が、ブロック２５４８
７の最終ページ（ページ３１）から、ブロック２５０８
８の最終ページ（ページ３１）へのデータ転送が完了す
るまで行われ、ブロック２５４８７の最終ページ（ペー
ジ３１）から、ブロック２５０８８の最終ページ（ペー
ジ３１）へのデータ転送が完了すると、フラッシュシー
ケンサブロック１２による一連のデータ転送動作が完了
する。

【０２１５】また、マイクロプロセッサ６は、ブロック
２５０８８の内容がブロック２５０８８に転送されたこ
とに応答して、アドレス変換テーブル２３を構成するス
コープ２がエリア２４に関わるアドレス変換情報を記憶
していることを示すべく、管理テーブル２８のエリア番
号格納領域２に、エリア番号として「２４」を格納す
る。

【０２１６】さらに、マイクロプロセッサ６は、上述の
アクセスがなされたことに応答して、優先リンク２９の
内容を更新する。すなわち、優先リンク２９を構成する
各ポインタ０〜ポインタ３の現在の内容は、それぞれ
「３」、「２」、「ＮＵＬＬ」及び「１」であり、アド
レス変換テーブル２７を構成する各スコープの優先順位
は、スコープ０→スコープ３→スコープ１→スコープ２
の順となっているが、上述のアクセスにおいては、スコ
ープ２に対応するエリアに対してアクセスがされたの
で、アクセスされたスコープのスコープ番号「２」と同
じ番号がリンク先ポインタ番号として格納されているポ
インタ（ポインタ１）の内容が、いまアクセスされたス
コープに対応するポインタ（ポインタ２）に格納された
データ「ＮＵＬＬ」に書き換えられ、さらに、アクセス
されたスコープに対応するポインタ（ポインタ２）の内
容が、リンク先ポインタ番号として現在最も優先順位の
高いスコープに対応するポインタ番号「０」に書き換え
られる。これにより、優先リンク２９を構成する各ポイ
ンタ０〜ポインタ３の現在の内容は、それぞれ「３」、
「ＮＵＬＬ」、「０」及び「１」に変更され、アドレス
変換テーブル２７を構成する各スコープの優先順位は、
スコープ２→スコープ０→スコープ３→スコープ１の順
となる。

【０２１７】さらに、マイクロプロセッサ６は、上述の
データ書き込みによって、消去済みブロックキュー３０
のキュー４に格納された物理ブロックアドレスが、消去
ブロックではなくなったことに応答して、キュー４に対
応するエリア（エリア２４）に含まれる消去ブロックを
検索し、見つかった消去ブロックの物理ブロックアドレ
スを新たにキュー４に格納する。

【０２１８】以上により、一連のデータ書き込み動作が
完了する。

【０２１９】このように、本実施態様によるフラッシュ
メモリシステム１では、フラッシュメモリチップ２−０
〜２−３のメモリ空間をエリア０〜エリア３１からなる
３２のエリアに分割し、エリア０〜エリア３１にそれぞ
れ対応するアドレス変換情報の全てをアドレス変換テー
ブル２７に格納せず、スコープ０〜スコープ３からなる
４個のスコープのみをアドレス変換テーブル２７に格納
しているので、アドレス変換テーブル２７に要求される
記憶容量を小さくすることができる。

【０２２０】尚、本発明は、ＰＣＭＣＩＡ（Ｐｅｒｓｏ
ｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏ
ｎ）が発表した統一規格に基づくＰＣカードとして実現
することが可能である。さらに、近年、半導体素子の高
集積化技術の発展に伴い、より小型化された小型メモリ
カード、例えば、ＣＦＡ（Ｃｏｍｐａｃｔ Ｆｌａｓｈ
Ａｓｓｏｃｉａｔｉｏｎ）が提唱する「Ｃｏｍｐａｃ
ｔ Ｆｌａｓｈ（サンディスク社の登録商標）」や、Ｓ
ＳＦＤＣ Ｆｏｒｕｍの「ＳｍａｒｔＭｅｄｉａ
（（株）東芝の登録商標）」、ＭｕｌｔｉＭｅｄｉａ
Ｃａｒｄ Ａｓｓｏｃｉａｔｉｏｎの提唱する「ＭＭＣ
（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）」、ソニー株式会
社が提唱する「メモリースティック（ソニー（株）の商
標）」などに本発明を適用することが可能である。

【０２２１】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。

【０２２２】例えば、上記実施態様においては、フラッ
シュメモリシステム１はカード形状であり、４個のフラ
ッシュメモリチップ２−０〜２−３とコントローラ３と
が、一つのカード内に集積されて構成されているが、本
発明にかかるフラッシュメモリシステムがカード形状に
限定されることはなく、他の形状、例えばスティック状
であってもよい。

【０２２３】また、上記実施態様においては、フラッシ
ュメモリシステム１は、４個のフラッシュメモリチップ
２−０〜２−３とコントローラ３とが、一つのカード内
に集積されて構成されているが、フラッシュメモリチッ
プ２−０〜２−３とコントローラ３とが、同一筐体に集
積されている必要はなく、それぞれ別個の筐体にパッケ
ージングされてもよい。この場合、フラッシュメモリチ
ップ２−０〜２−３がパッケージングされた筐体及びコ
ントローラ３がパッケージングされた筐体には、それぞ
れ他方との電気的及び機械的接続を実現するためのコネ
クタが必要とされ、かかるコネクタによって、フラッシ
ュメモリチップ２−０〜２−３がパッケージングされた
筐体が、コントローラ３がパッケージングされた筐体に
着脱可能に装着される。さらに、フラッシュメモリチッ
プ２−０〜２−３についても、これらが同一筐体に集積
されている必要はなく、それぞれ別個の筐体にパッケー
ジングされてもよい。

【０２２４】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、４個のフラッシュメモリ
チップ２−０〜２−３が備えられ、コントローラ３は、
４個のフラッシュメモリチップ２−０〜２−３に対する
制御を行っているが、本発明にかかるフラッシュメモリ
システムに備えられるフラッシュメモリチップの数や、
本発明にかかるコントローラが制御可能なフラッシュメ
モリチップの数は４個に限定されず、他の数、例えば１
個や８個であってもよい。

【０２２５】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、各フラッシュメモリチップ
２−０〜２−３は、それぞれ１２８Ｍバイト（１Ｇビッ
ト）の記憶容量を有する半導体チップであるが、各フラ
ッシュメモリチップ２−０〜２−３の記憶容量は１２８
Ｍバイト（１Ｇビット）に限定されず、これとは異なる
容量、例えば３２Ｍバイト（２５６Ｍビット）であって
もよい。

【０２２６】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、５１２バイトを１ページ
とし、これを最小アクセス単位としているが、最小アク
セス単位としては５１２バイトに限定されず、これとは
異なる容量であってもよい。

【０２２７】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、４つのフラッシュメモリチ
ップ２−０〜２−３を１Ｍページのアドレス空間を備え
る一つの大きなメモリとして取り扱っているが、これら
４つのフラッシュメモリチップ２−０〜２−３を一つの
大きなメモリとして取り扱う必要はなく、これら４つの
フラッシュメモリチップ２−０〜２−３をそれぞれ別個
のメモリとして取り扱ってもよい。

【０２２８】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、フラッシュメモリチップ
２−０〜２−３を構成する各フラッシュメモリセル１６
が、１ビットのデータを保持しているが、フローティン
グゲート電極２１に注入すべき電子の量を複数段階に制
御することによって、２ビット以上のデータを保持可能
に構成してもよい。

【０２２９】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、各フラッシュメモリチップ
２−０〜２−３を８個のエリアに分割しているが、エリ
ア数は８個には限定されず、他の数、例えば、４個や１
６個であってもよい。すなわち、各フラッシュメモリチ
ップ２−０〜２−３を分割するエリア数は、少なければ
少ないほど、アドレス変換テーブル２７の更新頻度が低
くなりアクセス速度の低下が防止されるという利点があ
る一方、各スコープを構成する物理ブロックアドレス格
納領域の数が増大し、ＳＲＡＭワークエリア８に必要と
される記憶容量が増大するという欠点があり、多ければ
多いほど、各スコープを構成する物理ブロックアドレス
格納領域の数が減少しＳＲＡＭワークエリア８に必要と
される記憶容量を低減することができるという利点があ
る一方、アドレス変換テーブル２７の更新頻度が高くな
りアクセス速度が低下するという欠点がある。したがっ
て、各フラッシュメモリチップ２−０〜２−３の分割数
は、要求されるアクセス速度及びＳＲＡＭワークエリア
８の記憶容量に基づいて決定すればよい。

【０２３０】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、各ブロックを３２個のペ
ージによって構成しているが、各ブロックを構成するペ
ージ数は３２個には限定されず、他の数、例えば、１６
個や６４個であってもよい。

【０２３１】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、アドレス変換テーブル２７
をスコープ０〜スコープ３からなる４つのスコープによ
って構成しているが、アドレス変換テーブル２７を構成
するスコープの数は４つには限定されず、他の数、例え
ば、２つや８つであってもよい。すなわち、アドレス変
換テーブル２７を構成するスコープの数は、少なければ
少ないほどＳＲＡＭワークエリア８に必要とされる記憶
容量を低減することができるという利点がある一方、ア
ドレス変換テーブル２７の更新頻度が高くなりアクセス
速度が低下するという欠点があり、アドレス変換テーブ
ル２７を構成するスコープの数は、多ければ多いほどア
ドレス変換テーブル２７の更新頻度が低くなりアクセス
速度の低下が防止されるという利点がある一方、ＳＲＡ
Ｍワークエリア８に必要とされる記憶容量が増大すると
いう欠点がある。したがって、アドレス変換テーブル２
７を構成するスコープの数は、要求されるアクセス速度
及びＳＲＡＭワークエリア８の記憶容量に基づいて決定
すればよい。

【０２３２】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、アドレス変換テーブル２
７構成するスコープ０〜スコープ３の優先順位を優先リ
ンク２９によって決定しているが、各スコープ０〜スコ
ープ３の優先順位の決定方法としてはこれに限定され
ず、他の方法、例えば、各スコープ０〜スコープ３ごと
にアクセス数をカウントするカウンタを設け、これらカ
ウンタのカウント値に基づいて各スコープ０〜スコープ
３の優先順位を決定してもよい。

【０２３３】また、上記実施態様にかかるフラッシュメ
モリシステム１においては、消去済みブロックキュー３
０を８個のキューによって構成し、各スコープに対して
２個のキューを割り当てているが、各スコープに対して
割り当てられるキューの数としては２個に限定されず、
他の数、例えば、１個や４個であってもよい。

【０２３４】さらに、上記実施態様にかかるフラッシュ
メモリシステム１においては、各ブロックの先頭ページ
（ページ０）を構成する冗長領域２６に、消去フラグが
設けられ、消去フラグによって当該ブロックが消去済み
ブロックである否かを判断可能としているが、冗長領域
２６に消去フラグを設けることは、本発明においては必
須ではなく、例えば、消去フラグを冗長領域２６に設け
ることなく、消去済みブロックの対応論理ブロックアド
レスをオール１（１０２３）とすることによって、当該
ブロックが消去済みブロックであることを表示してもよ
い。

【０２３５】また、本発明において、手段とは、必ずし
も物理的手段を意味するものではなく、各手段の機能が
ソフトウエアによって実現される場合も包含する。さら
に、一つの手段の機能が二以上の物理的手段により実現
されても、二以上の手段の機能が一つの物理的手段によ
り実現されてもよい。

【０２３６】

【発明の効果】以上説明したように、本発明によれば、
アドレス変換テーブルに要求される記憶容量が低減され
たメモリコントローラ及びフラッシュメモリシステム、
並びに、記憶容量が低減されたアドレス変換テーブルを
用いたフラッシュメモリへのアクセス方法を提供するこ
とができる。

【図面の簡単な説明】

【図１】図１は、本発明の好ましい実施態様にかかるフ
ラッシュメモリシステム１を概略的に示すブロック図で
ある。

【図２】図２は、フラッシュメモリチップ２−０〜２−
３を構成する各フラッシュメモリセル１６の構造を概略
的に示す断面図である。

【図３】図３は、書込状態であるフラッシュメモリセル
１６を概略的に示す断面図である。

【図４】図４は、フラッシュメモリチップ２−０のアド
レス空間の構造を概略的に示す図である。

【図５】図５は、ＳＲＡＭワークエリア８に格納される
アドレス変換テーブル２７のデータ構造を示す概略図で
ある。

【図６】図６は、ＳＲＡＭワークエリア８に格納される
管理テーブル２８のデータ構造を示す概略図である。

【図７】図７は、ＳＲＡＭワークエリア８に格納される
優先リンク２９のデータ構造を示す概略図である。

【図８】図８は、優先リンク２９によって、優先順位と
してスコープ０→スコープ１→スコープ２→スコープ３
が記憶される場合を示す図である。

【図９】図９は、優先リンク２９によって、優先順位と
してスコープ２→スコープ０→スコープ１→スコープ３
が記憶される場合を示す図である。

【図１０】図１０は、優先リンク２９によって、優先順
位としてスコープ３→スコープ２→スコープ０→スコー
プ１が記憶される場合を示す図である。

【図１１】図１１は、優先リンク２９によって、優先順
位としてスコープ１→スコープ３→スコープ２→スコー
プ０が記憶される場合を示す図である。

【図１２】図１２は、ＳＲＡＭワークエリア８に格納さ
れる消去済みブロックキュー３０のデータ構造を示す概
略図である。

【図１３】図１３は、従来のフラッシュメモリシステム
３１を示す概略図である。

【符号の説明】

１ フラッシュメモリシステム ２−０〜２−３ フラッシュメモリチップ ３ コントローラ ４ コネクタ ５ ホストコンピュータ ６ マイクロプロセッサ ７ ホストインターフェースブロック ８ ＳＲＡＭワークエリア ９ バッファ １０ フラッシュメモリインターフェースブロック １１ ＥＣＣブロック １２ フラッシュシーケンサブロック １３〜１５ バス １６ フラッシュメモリセル １７ Ｐ型半導体基板 １８ ソース拡散領域 １９ ドレイン拡散領域 ２０ トンネル酸化膜 ２１ フローティングゲート電極 ２２ 絶縁膜 ２３ コントロールゲート電極 ２４ チャネル ２５ ユーザ領域 ２６ 冗長領域 ２７ アドレス変換テーブル ２８ 管理テーブル ２９ 優先リンク ３０ 消去済みブロックキュー ３１ フラッシュメモリシステム ３２ アドレス変換テーブル ３３ フラッシュメモリ ３４−１〜３４−１３ 記憶単位 ３５−０〜３５−１２ ブロック ３６ ユーザ領域 ３７ 冗長領域

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ホストコンピュータより供給されるホス
   トアドレスに基づいて、複数のエリアに分割されたメモ
   リをアクセスするメモリコントローラであって、それぞ
   れアドレス変換情報が格納された複数のスコープを含む
   アドレス変換テーブルと、前記ホストアドレスの第１の
   部分に基づいて前記複数のスコープのいずれかを選択す
   る手段と、前記選択されたスコープに格納されたアドレ
   ス変換情報に基づいて、前記ホストアドレスの第２の部
   分を変換アドレスに変換する手段と、少なくとも前記変
   換アドレスに基づいて前記メモリをアクセスする手段と
   を備え、前記複数のスコープに格納されたアドレス変換
   情報が、それぞれ対応するエリアに関わるアドレス変換
   情報であり、且つ、前記スコープの数が、前記エリアの
   数よりも少ないことを特徴とするメモリコントローラ。
2. 【請求項２】 前記ホストアドレスの前記第１の部分に
   よって特定されるエリアに関わるアドレス変換情報が前
   記アドレス変換テーブルに格納されていないことに応答
   して、前記アドレス変換テーブルに含まれる複数のスコ
   ープのいずれかに格納されたアドレス変換情報を、前記
   特定されるエリアに関わるアドレス変換情報に置き換え
   る手段をさらに備えることを特徴とする請求項１に記載
   のメモリコントローラ。
3. 【請求項３】 前記置き換える手段による置き換えが行
   われるスコープを、前記ホストコンピュータからのアク
   セス履歴に基づき決定する手段をさらに備えることを特
   徴とする請求項２に記載のメモリコントローラ。
4. 【請求項４】 フラッシュメモリと、ホストコンピュー
   タより供給されるホストアドレスに基づいて前記フラッ
   シュメモリをアクセスするメモリコントローラとを備
   え、前記フラッシュメモリがそれぞれ複数のブロックか
   らなる複数のエリアに分割され、前記メモリコントロー
   ラが、それぞれアドレス変換情報が格納された複数のス
   コープを含むアドレス変換テーブルと、前記ホストアド
   レスの第１の部分に基づいて前記複数のスコープのいず
   れかを選択する手段と、前記選択されたスコープに格納
   されたアドレス変換情報に基づいて、前記ホストアドレ
   スの第２の部分を物理ブロックアドレスに変換する手段
   と、前記ホストアドレスの第１の部分に基づいて前記複
   数のエリアのいずれかを選択する手段と、前記物理ブロ
   ックアドレスに基づいて前記選択されたエリアに含まれ
   る複数のブロックのいずれかを選択する手段とを含み、
   前記アドレス変換テーブルに含まれるスコープの数が、
   前記エリアの数よりも少ないことを特徴とするフラッシ
   ュメモリシステム。
5. 【請求項５】 前記フラッシュメモリと前記メモリコン
   トローラとが、同一の筐体に収容されていることを特徴
   とする請求項３または４に記載のフラッシュメモリシス
   テム。
6. 【請求項６】 前記筐体がカード形状であることを特徴
   とする請求項５に記載のフラッシュメモリシステム。
7. 【請求項７】 ｍ個のエリアに分割されたフラッシュメ
   モリへのアクセス方法であって、ホストコンピュータよ
   り供給されるホストアドレスを受けるステップと、前記
   供給されたホストアドレスの第１の部分に基づいて、ア
   ドレス変換テーブルに含まれるｎ個（ｎ＜ｍ）のスコー
   プのいずれかを選択するステップと、前記選択されたス
   コープに含まれるアドレス変換情報に基づいて、前記ホ
   ストアドレスの第２の部分を変換アドレスに変換するス
   テップと、少なくとも前記変換アドレスに基づいてフラ
   ッシュメモリをアクセスするステップとを備えるフラッ
   シュメモリへのアクセス方法。
8. 【請求項８】 前記ホストアドレスの前記第１の部分に
   よって特定されるエリアに関わるアドレス変換情報が前
   記アドレス変換テーブルに格納されていないことに応答
   して、前記アドレス変換テーブルに含まれるｎ個のスコ
   ープのいずれかに格納されたアドレス変換情報を、前記
   特定されるエリアに関わるアドレス変換情報に置き換え
   るステップをさらに備えることを特徴とする請求項７に
   記載のフラッシュメモリへのアクセス方法。
9. 【請求項９】 前記置き換えるステップによる置き換え
   が行われるスコープを、前記ホストコンピュータからの
   アクセス履歴に基づき決定するステップをさらに備える
   ことを特徴とする請求項８に記載のフラッシュメモリへ
   のアクセス方法。